TW417232B - Semiconductor device and process for producing the same - Google Patents

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TW417232B
TW417232B TW088113341A TW88113341A TW417232B TW 417232 B TW417232 B TW 417232B TW 088113341 A TW088113341 A TW 088113341A TW 88113341 A TW88113341 A TW 88113341A TW 417232 B TW417232 B TW 417232B
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TW
Taiwan
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bump
substrate
semiconductor device
scope
bump substrate
Prior art date
Application number
TW088113341A
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English (en)
Inventor
Takehiro Kimura
Original Assignee
Nippon Electric Co
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Publication date
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Description

4.17232 · --------—.——~—---------------------- 五、發明說明（1) 【發明背景】 【發明領域】 本發明係關於一種具有一半導體晶粒之半導體裂置及 i 其製造方法，尤關於一種具有如下結構的半導體裝置及其丨 製造方法’該半導體裝置係在一基板上形成一溝槽或孔 洞，而此基板上有用以從其背表面電連接之凸塊，此基板 為例如一凸塊基板，此溝槽或孔洞和/或形成於用以連接 丨 凸塊基板到一半導體晶粒之黏接劑内。 丨
I 【相關技術之說明】 近來’半導體裝置的外部接點的數目隨著積體化的程 I度而增加。在這些高積體化半導體裝置中，半導體晶片並 j不是直接黏接在基板上，而是經由一些凸塊（bump)用基板 諸如一其上形成有焊料凸塊的黏貼帶而固定在基板上。圖 丨 1A係習用半導體裝置平面結構圊’圖1B係圖U中F-F線的I 丨剖面圖。 丨 I ! j 如圖1人和圖18’一半導體晶粒（(：]^〇)70〇以黏貼帶4〇〇 ! 為凸塊基板透過黏著劑600連接其上，電極3 0 0a是形成於 ； |淼貼帶400外部端子侧，而電極300b使形成於半導體晶粒 | 70 0侧，每個電極300a透過黏貼帶4 00内的線路設計連接到 I每個電極300b。 電極3 0 0 c形成於半導體晶粒70 0之黏貼帶4〇〇側，電極丨 300b透過凸塊500連接到電極3〇〇c。在電極透過凸塊5〇〇連 接後，黏著劑6 0 0注入到半導體晶粒700和黏貼帶4〇〇之間
417232__ 五、發明說明（2) 的區域’焊料球20 0形成於黏貼帶4 0 0中的電極3 0 0a上。此 半導體裝置在固定在透過焊料球2 00固定在基板上（未圖 I示）。
I | 在包含上述結構的半導體裝置中，假如外部端子焊料 凸塊的數目增加’焊料球固定的區域會變大，因此，假如 此半導體裝置固定在基板上，而且接下來因溫度改變而產 生應力，如此會使焊料球2 0 0易受應力影響而破裂，致造 成斷路缺陷（open inferiority)。 此應力是由於半導體裝置和固定其上的基板熱膨脹係 數的差別而產生，當半導體裝置運作而使溫度改變而上升 I時’半導體裝置和基板會膨脹，而當溫度下降時，半導體 |和基板會收縮，在這種情形下，假如半導體裝置和基板熱 丨膨脹係數彼此不同的話’膨脹和收縮的程度也就不一樣，丨 | 一般而言’基板的膨脹和收縮比半導體裝置要劇烈的多。 |當重複多次的膨脹和收縮後，應力將會主要集中在焊料球| | 20 0的接點部分。因此’焊料球2〇破裂造成斷路缺陷（〇pen ! inferiority)。 I 在1 996年2月27日’日未專利公開公報-平成8-55875 號揭露一種半導體裝置，用以克服此缺點。圖2係日本專 利公開公報-平成8-55875號揭露的習用半導體裝置剖面 圖。圖3係圖2之丰導體裝置半導體晶粒和封裝基板的.固定 結構平面示意圖。 在此公開的半導體裝置中，一封裝基板41 〇，其是一 凸塊基板，上面固定半導體晶粒71〇，而封裝基板41〇被分
第5頁 五、發明說明（3) 成四塊。半導體晶粒Ή0透過封裝基板41〇而固定於模組基 板800上，整個半導體晶粒71〇包括凸塊電極51〇，係利用 模製樹脂610包裝以及固定。此四塊封裝基板41〇和模組基 板800透過凸塊電極2丨〇彼此互相固定。 、 依上述公報揭露之習用半導體裝置，於其上固定有半 導體晶粒71 0之封裝基板係被分成四塊封裝基板4 i 〇。因 此j圖3中’在封裝基板並未分割的情形下，凸塊之間的 L1最大距離並不會比凸塊之間L〇最大距離的一半還大，這 樣將會降低因溫度改變而施加在凸塊電極5丨〇之間的應 變。 〜丨 然而’即使封裝基板包含四塊分割的封裝基板4丨〇， 封裝基板41 0之間的區域也會填入模製樹脂6丨〇，因此，實 質上是彼此互相結合。所以，基於溫度差所產生的應力經 四塊分割的封裝基板41 〇之間區域的模製樹脂6丨〇傳送，以 致施加在凸塊電極5丨〇之間的應變並未有效的降低。 由上述的公開中’並未考慮到降低封裝基板41 0和模 叙基板800之間因溫度差所產生的應力。 丨 為了焊接半導體晶粒71 0到四塊分割的封裝基板41 〇 上’需要執行下列步驟：將此四塊封裝基板41〇配置至彼 ! 此預定間距的配置步驟；在個別的封裝基板4丨〇之間的顧 離保持並且固定的情形下，半導體裝置71〇的固定步驟； 以及利用模製樹脂61〇來封裝半導體裝置71〇的封裝步驟。！ 然而’配置這些彼此分離的基板是很困難的，此外，還有 一個問題，因為步驟數增加使得固定需要許多時間。 — 五、發明說明（4) 【發明概述】 本發明的一目的在提供一種半導體裝置及其製造方 法，内有一半導體晶粒和一内有凸塊之基板（亦即凸塊基 板），可以容易的分散它們和它們所固定的基板之間，不 同溫度膨脹係數所產生的應为。 根據本發明一實施樣態，一種半導體裝置包含一凸塊 基板，此基板内有第一和第二表面，凸塊表面有至少一個 槽或複數的孔洞形成於第—表面上。此半導體裝置包含一 半導體晶粒’固定於凸塊基板第二表面；—膠黏劑，連接 半導體晶粒和凸塊基板；以及一複數個凸塊，形成於凸塊 基板第一表面。 而m 明一實施樣態，這個槽或者孔洞是在第- 二半導體裝置固定於基板後，槽或扎 ^ 在 ^ 的凸塊由溫度變化同心產生的應力 可以減輕由溫度變化施加:半導體裝置後’ 塊接合部的壽命延長，因應力’同時使 -改善。 此+導體裝置的可靠度獲 在本發明中’凸塊基板 因此，應力可以扃宕差藉由槽末疋義複數的區域 和。 在疋義的區域越多的情形Τ，更有效的 凸塊基板包含一丰暮_ 而槽或孔洞形成於未和線二二2的線路連接電極 路重疊的位置上。在這樣的情: ~~ —---------
五、發明說明（5) I 下，槽或孔洞可以是很多種形狀’例如環形或者細長形。 槽或孔洞可以完全穿透凸塊基板而形成，或者是完全 穿透凸塊基板到達黏接劑在冰度方向的中間位置。此外， 溝槽或孔洞可以是完全透過凸塊基板和黏接劑。 此半導體裝置包含一連接元件，連接半導體晶粒上的 電極和凸塊基板，此連接元件配置在黏接劑内。 為了達成本發明一實施樣態，一種半導體裝置之製程 $法包含形成一第一凸塊在一半導體晶粒之電極上；將黏i 劑錢覆在凸塊基板之第一表面，該凸塊基板包含一第一 | $極配置在第—表面且是要連接到第一凸塊，以及一第二 製核配置在相對於第一表面之第二表面。此半導體裝置之 電程方法也可以包含在凸塊基板内形成一溝槽；在將第一 f該第一凸塊結合同時’，將半導體晶粒和凸塊基板利用丨 劑彼此結合在一起；以及形成一第二凸塊在第二電極 上。 ί 此步驟可更包含移除凸塊基板邊緣不必要的部分。 ^开）成該溝槽的步驟包含衝壓凸塊基板之一預定區域，： 是切5凸塊基板之一預定區域。 此半導體裝置之製程方法可包含在該凸塊基板中形成 ^槽的步·驟後’在該黏接劑中形成一溝槽。 •^本發明中’溝槽係形成於凸塊基板内，因此，在半i 由體晶=結合到凸塊基板之前，凸塊基板是不會被分割。丨 導此s習用技術中’將基板分離成4個分離基板以及將半 體曰日粒和它們結合的步驟可以不必要。藉此，當結合半|
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五、發明說明（6) 導體裝置到凸塊基板時，配置步驟的次數僅需一次。因 此’製程步驟和成本可以降低。 【圖示之簡單說明】 圖1A係習用半導體裝置平面示意圖，圖1B係圖1A中 F - F線的刳面圖； 圖2係揭露在曰本專利公開公報__半成8-55875號之習 用半導體平面示意圖； * j 圖3係圖2之半導體裝置半導體晶粒和封裝基板的固定 結構平面示意圖； 圖4 A係本發明第一實施例半導體裝置平面示意圖，圖j 4 B係圖4 A中A - A線的剖面圖； | 圖5係本發明實施例之半導體裝置製程剖面圖；
! 圖6A係圖5之後的製程步驟平面圖，圖6B係圖6A中B-B j線的剖面圖； j 圖7係圖6A和圖6B之後的製程步驟剖面圖； j | 圖8係圖7之後的製裎步驟剖面圖； 丨 | 圖9係圖8之後的製程步驟剖面圖； ! j j ! 圖10係，溫度6時間以及壓力和時間的關係圖； i | 圖11 A係本發明第二實施例半導體裝、置平面示意圖， 圖11B係圖11A中C-C線的剖面圖； 圓1 2A件本發明第三實施例半導體裝置平面示意圖， 圖1 2 β係圖1 2 A中- D線的剖面圖；以及 圖1 3A係本發·明第四實施例半導體裝置平面示意圖，
第9頁 -- 五、發明說明（7) 圖13B係圖13A中E-E線的剖面圖。 【符號說明1 200 焊料球 210 凸塊電極 3 0 0a 電極 3 0 0 b 電極 30 0c 電極 4 黏貼帶 40 0 黏貼帶 410 封裝基板 5 0 0 凸塊 510 凸塊電極 6 黏接劑 6 0 0 黏著劑 610 模製樹脂 7 半導體晶片 70 0 半導體晶粒 710 半導體晶粒 800 模組基板 【較佳實施例之詳細說明】 根據本發明實施例的半導體裝置利用附圖將在下文詳 細描述。圖4A是本發明第一實施例的半導體裝置結構的平 面圖，而圖4B是圖4A的A_A線剖面圖。
第10頁 五、發明說明（8) 如圖4 A和圖4 β所示’在第一實施例中，一半導體晶片 7和一黏貼帶（彈性黏貼帶基板）4，其中4為一凸塊基板， 而半導體晶片7和基板4係利用黏接劑6彼此連接。一十字 形溝槽1形成於黏貼帶4和黏接劑6裡，而黏貼帶4和黏接劑 6就被溝槽1分成四個部分。複數個電極3a形成於黏貼帶4 外部端子側’複數個電極3b形成於黏貼帶4半導體晶粒7 側’而每個電極3a和每個電極3b透過排列在黏貼帶4上的 I線路（未圖示）彼此相連接。 ! 電極3c形成於半導體晶粒7上黏貼帶4側，而每個半導 體晶粒7的電極3c和每個黏貼帶4上的電極3b透過一金（Au) 凸塊（連接元件）5彼此相連接。焊料球2形成於黏貼帶4的 電極3a上。此結構的本實施例的半導體裝置透過烊料球 2(未圖示）固定於基板上。 黏接劑6較好非為注入硬化類型的黏接劑，而為黏貼 帶貼附型。黏接劑6是在透過金凸塊5將半導體晶粒7的電 ί極3c連接到黏貼帶4的電極3b之前，利用例如黏接在黏貼 帶4之上。黏接劑6的厚度設定為稍高於當電極扑透過金凸 塊2連接到電極3c完成後的高度。 本實施例的特點在於溝槽1 ’用以分開黏接劑6和黏貼 帶4為四個部分。如上所述’當從焊料球側觀看時，溝槽i 穿透黏接劑6和黏貼帶4層’且形成一十字狀。溝槽丨形^ 於不會切到黏貼帶4内的配線以及不會重疊到金凸塊5的位 |置。 溝槽1的寬度是10微米或更大，此寬度隨著半導體晶
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教7的大小、外部端子焊料球2的間距、金凸塊5的位置、 勘貼帶4的配線圖案以及其他類似的原因而改變。此寬度 特別適宜是從大約1 〇 〇到大約5 0 0微米。溝槽1的深度隨著 黏貼帶4的厚度、電極3b和3c的厚度以及金凸塊5a的厚度 而改變。此深度設計在大約30到大約2000微米。在實施例 中’溝槽1的深度是100微米。 由包含上述結構的第一實施例中，在裝置固定到基板 | (未圖示）上後，因溫度變化產生的應力會因為溝槽1形成 | 於黏貼帶4和黏接劑6裡面，而得到緩和，如上所述，此應 力是基板（未圖示）和半導體裝置之間的熱膨脹係數不同而 產生的《即是，此溫度變化係由半導體裝置運作而產生 | 的；當溫度上升時，半導體裝置和基板會膨脹，而當溫度 下降時，它們會收縮。在這樣的狀況下，假如基板和半導 體裝置彼此的熱膨脹係數不同，膨脹和收縮的程度就會不I 一樣。在上述中，一般而言基板的膨脹和收縮會比半導體 ! j裝置來的劇烈。假如此膨脹和收縮多次的重複後，應力架 I : |構上會主要集中在焊料球2和基板之間的接合點，而應力 | 強度是決定在半導體裝置和基板材料的熱膨脹係數’以及| .基板和半導體裝置之間的距離’此距離是決定於隨焊料球 2的直徑。 在第一實施例的半導體裝置中，如圖4A，G和Η之間的 距離係為焊料球2的固定距離’其並未比I和J之間距離的 1/2還大，而I和J的距離是無溝槽結構的習用半導體裝置 固定距離，如圖1Α。因此’施加在烊料球2的應力.因而減 |
第12頁 五、發明說明（10) 少 〇 既然這樣，由第一實施例的半導體裝 改變而產生的應力彳| N 中，基於bBL度 改善。 力ϋ減少’所以’連接點的可靠度獲得 ，：來描述上述半導體裝置的製程步驟 t明貫施例之半導體裝置製程 ^ __之後的製程步驟剖面圖，二面:，圖= 驟剖面圖19係圖8之後的_#_ =之後的製程步 半導：T H :雪f凸塊化首先利用球狀凸塊製程形成於 丰導體=粒7的電極3^上，金凸⑽結構包含，例如它的 尖端比電極3。側的底面還窄，或是說它的尖端變的比較 尖。 接著，如圖6A和圖6B，黏接劑6黏接在黏貼帶4電極3b 侧的表面，而黏貼帶4兩表面上分別設置有電極3a和扑，! |而連接電極3a和扑的内線路（未圖示）形成於黏貼帶4裡 i j面。黏接劑6可以是半固體型態。接著’黏貼帶4和黏接劑j 6利用十字形模具衝壓，以形成延伸至黏接劑6外之溝槽 | 1。黏貼帶4並未完全被溝槽1分離，而仍然是連讀的。亦 | 即，黏貼帶4並未在溝槽1的每一個末端部分分離。溝槽1 形成於不會切斷黏貼帶4内線路以及不會重疊到電極3a和 3b的位置。 I 接著，如圖7所示，其上形成有金凸塊5之半導體晶粒 j 7，向下面對著黏貼帶4黏接劑側之表面’使得金凸塊5的
第13頁 417232 ___ ~** ·— —_^ _ 五、發明說明（11) 位置和黏貼帶4的電極3b位置一致。 接著，如圖8所示，金凸塊5刺穿半固體型態之黏接劑 6，而金凸塊5被推至黏貼帶4的電極3b，使得金凸塊5變成 柱狀。因此，整體會被加熱β此時推動金凸塊5到達電極 3b的壓力最好是從大約每電極1到大約200克，更好是從每 電極15到125克。而加熱溫度是隨著黏接劑6種類不同而變 化，但是最好是從70到400 °C，更好是從150到300 t。加 熱時間最好是從1到180秒，更好是從3到30秒。 | 圖1 0係水平軸代表時間，縱軸代表溫度和壓力的推動 時間關係圖。在圖1 0中，實線代表時間和溫度的關係圖， 虛線代表時間和壓力的關係圖。如圖丨〇所示，例如，熱外 !首先施加而接著壓力再施加。 …此 如圖9所示，之後 以及在黏贴 邊緣部分被 由上述 6 B所示之黏 區域是彼此 基板彼此配 接合步驟中 一次，因此 在第一 法並不僅限 鋸齒或是其 焊料球2形成於龜貼帶4的電極3 a 帶4上超出的部分，而黏接劑6經推擠而超出的 切斷’如此則完成此半導體裝置。 = 當溝槽i形成肖’如嶋和圖 貼帶4並未元全被分離，被溝槽1分開而 =接,因此，不必如習用例-樣將4個分離 置η到一半導體晶粒。所以，在如圖7的 ，黏貼帶4和半導體晶粒7的配置動作次數 ，製程步驟以及製造成本會降低。 /、是 實施例之半導體裝置製程中，製 :十字形模具㈣，溝槽i可以利用切割口方 類似的方式或是雷射光形成十字形。在第—
——?-__ 五、發明說明（12) 只，例中’為了將黏貼帶4定義為四部分，溝槽1被作成是 十子形’然而，溝槽可以定義黏貼帶4為兩部分或者更 多〇 在上述製程中’黏貼帶4首先黏接在黏接劑6，而溝槽 1依上#述模式製造。然而’半導體晶粒7和黏貼帶4首先彼i 此Μ製在一起’接著將一個取代黏接劑之密封樹脂倒到他 們之間的區域裡。之後利用切割或其他類似方式形成溝槽 μ w在第一實施例中，如圖4 Α和圖4Β，溝槽1完全刺穿黏 貝π 4和黏接劑6，然而，.溝槽}僅可以到達黏接劑6的一 半，溝槽1的數目可以是一個或複數個。 金凸塊5可以不只利用球銲法（bau b〇 此伪〇(1 形成’亦可以利用其他方法，例*氣相沉g〇r deposition)或是電鍍法。 其板利凸塊基板之黏貼帶4並不限定是彈性黏貼帶 i板，如二ί:特別限定。凸塊基板可以是如-有機增 基板’或著是-陶曼基板，使匕如氧化 鋁、玻璃陶瓷或其他類似的材料。 ^ 接著將描述本發明第二實施例。在第二 一 溝槽並未形成於黏接劑内，e a把例中. 11Λ ^ 而、疋形成於一勘貼帶内。屋 = 「明第二實施例半導體裝置平面示意圖，廣 / 别面圖。在第二實施例中，如圖⑴ 和圖Μ，和圖4A和圖4B相同的參考符號代表和第一實施
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五、發明説明（13) 例相同的=件，因此，詳細的說明因而省略。 +字第一實施例的溝槽深度不同，即是，-I f 士成於黏貼帶4 ’並非形成於黏接劑6。 ^ ‘導體晶粒7之溝槽21相匹配的區域並未聂咖 在外面，所以，此區域被黏貼帶4保護住。 未暴路 $槽21係利用一切割裝置如切割從黏貼帶4焊料 側切割形成。 &amp;2 接下來將描述本發明第三實施例。由第三實施例，在 每個被一十字形溝槽定義的區域中，形成一更小的溝槽。 圖1 2A係本發明第三實施例半導體裝置平面示意圖，圖丨2β 係圖12A中D-D線的剖面圖β在圖12八和圖12β之第三實施例 中’和第一實施例之圖4A和圖4B相同的參考數字符號代表 相同的元件’因此，詳細的說明因而省略。 在第三實施例中’每個細長的溝槽丨〇a、丨ot)、1 〇c和 1 0 d形成於在每個被一十字形溝槽1定義的區域中β例如， 細長溝槽10a ' 10b、10c和l〇d的寬度小於溝槽1。細長溝 槽lGa、10b、10c和10d是形成於未切斷黏貼帶4線路且未 重疊電極3a和3b的位置上。細長溝槽l〇a、10b、l〇c和10d 從黏貼帶4的表面到達黏接劑6的中間位置。細長溝槽 1 0 a、1 0 b、1 〇 c和1 〇 d係設置在焊料球2之間。 在有上述結構之第三實施例中，由於溝槽的數目更大 於第一實施例之溝槽的數目，所以由熱引起的應力之影響 會降的更低》 接下來說明本發明之第四實施例。在第四實施例中’
五、發日啦日^^1波 — 並未形成線狀溝槽，而是形成複數個孔洞。圖13A係本發 明第四實施例之半導體裝置平面結構圖，圖i 3B係圖丨3 A裡 E_E線的橫剖面圖。在圖UA和圖13B中之第四實施例，和 第一實施例之圖4 A和圖4B相同的參考數字符號代表相同的 兀件，因此，詳細的說明因而省略。 在第四實施例中，溝槽並未形成於黏貼帶4中，也未 形成於點接劑6中。其形狀是圓形之複數個孔洞，分散設 置在焊料球2之間。孔洞！ ！從黏貼帶4表面到達黏接細的 中間。孔洞11形成於未切斷黏貼帶4線路且未重疊電極h 和3 b的位置上。 ，有上述」结構之第四實施例中’施加在個別焊料球2 ^ 未圖不）之間的應力會因為環繞在個別焊料球2的 孔洞1 1而分散a 孔洞11的數目並不特別限定，但是最好更多。 洞11的方法亦不特別限^。孔洞Π可以利用如推壓一上叹 細針的模子到黏貼帶4上，或者使用雷射光的方法 來形成。 本發明並*限定在上述實施例，例如，第三實施 細長溝槽1 Oa到1 〇d，和第四實施例孔洞丨丨，可以 =帶4上。溝槽和孔洞的形狀亦非限定是者、 形狀，亦可是例如星形。 |疋圓 作為黏接劑，可以使用黏接形材 帶4的平。上灌注在半導體晶粒7和黏貼帶4之間的區域'

Claims (1)

  1. Λ17232 !--------- ----—- - __________________ 六、申請專利範圍 1. 一種半導體裝置，包含： 一凸塊基板，該凸塊基板内有彼此相對之一第一和一 第一表面’至少一溝槽形成於該第一表面； | 一半導體晶粒固定於該凸塊基板之該第二表面； I 一黎接劑’連接該半導體晶粒和該凸塊基板；以及 複數個凸塊’形成於該凸塊基板之該第一表面。 2. 依申請專利範圍第1項之半導體裝置，其中： 該凸塊基板被該溝槽定義為複數個區域β 3‘ 依申請專利範圍第1項之半導體裝置，其中： 該凸塊基板内有一配線電路連接該半導體晶粒之電極 和該凸塊’該溝槽係形成於未重疊該配線電路的位置。 | 4. 依申請專利範圍第1項之半導體裝置，其中： | I 該溝槽係完全透過該凸塊基板而形成。 | ! 5 ·依申請專利範圍第1項之半導體裝置，其中：I j 該溝槽係完全透過該凸塊基板而形成，且到達該黏接丨 丨劑的在深度方向的中間位置。 丨 | I | 6. 依申睛專利範圍第1項之半導體裝置，其中·· ； 該溝槽係完全透過該凸塊基板和該黏接劑而形成。 | 7. 依申請專利範圍第1項之半導體裝置，更包含： 一連接元件’連接該半導體晶粒之電極和該凸塊基 板，該赛释.、元_件_.曝置在該黏接劑中。 8. 裝置，包含： I 一凸塊基板’該凸塊基板内有彼此相對之一第一和 第二表面，而複數個孔洞形成於該第—表面上；
    第】8頁 _---- 六、申請專利範圍 一半導體晶粒’固定於該凸塊基板之該第二表面； 一黏接劑，結合該半導體晶粒和凸塊基板；以及 複數個凸塊，形成於該凸塊基板之該第一表面。 9. 依申請專利範圍第8項之半導體裝置，其中： 該凸塊基板内有一配線電路連接該半導體晶粒之電極 和該凸塊’該溝槽係形成於未重疊該配線電路的位置。 10. 依申請專利範圍第8項之半導體裝置，其中： 該溝槽係完全透過該凸塊基板而形成。 11. 依申請專利範圍第8項之半導體裝置，其中： 該溝槽係完全透過該凸塊基板而形成，且到達該黏接 劑的在深度方向的中間位置。 | 12.依申請專利範圍第8項之半導體裝置，其中： I 該溝槽係完全透過該凸塊基板和該黏接劑而形成。 I 13.依申請專利範圍第8項之半導體裝置，更包含： I —連接元件’連接該半導體晶粗之電極和該凸塊基 I板’該連接元件配置在該黏接劑中。 14. 一種半導體裝置的製程方法’包含： 在一半導體晶粒之電極上形成一第一凸塊； 將黏接劑鑛覆在凸塊基板之第一表面，該凸塊基板 具有：一第一電極，配置在該第一表面上，且待連接到該 第一凸塊；及一第二電極，配置在與該第一表面反面之第 二表面； ! 在該凸塊基板内形成一溝槽； ί 在將該第一電極和該第一凸塊結合同時，將該半導體
    第19頁 _^17232_ 六、申請專利範圍 晶粒和該凸塊基板利用該黏接劑彼此結合在一起；以及 形成一第二凸塊在該第二電極上。 15. 依申請專利範圍第1 4項之製程方法，更包含： 移除該凸塊基板邊緣不必要的部分。 16. 依申請專利範圍第1 4項之製程方法，其中： 形成該溝槽的步驟包含衝壓該凸塊基板之一預定區 域。 17. 依申請專利範圍第1 4項之製程方法，其中： 形成該溝槽的步驟包含切割該凸塊基板之一預定區 域。 18. 依申請專利範圍第1 4項之製程方法，更包含： 在該凸塊基板中形成該溝槽的步驟後，在該黏接劑中 形成一溝槽。
    第20頁
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3394479B2 (ja) * 1999-10-19 2003-04-07 九州日本電気株式会社 半導体装置
DE10059176C2 (de) * 2000-11-29 2002-10-24 Siemens Ag Zwischenträger für ein Halbleitermodul, unter Verwendung eines derartigen Zwischenträgers hergestelltes Halbleitermodul sowie Verfahren zur Herstellung eines derartigen Halbleitermoduls
JPWO2003012863A1 (ja) 2001-07-31 2004-12-09 株式会社ルネサステクノロジ 半導体装置及びその製造方法
US6762495B1 (en) * 2003-01-30 2004-07-13 Qualcomm Incorporated Area array package with non-electrically connected solder balls
JP3891123B2 (ja) * 2003-02-06 2007-03-14 セイコーエプソン株式会社 半導体装置、電子デバイス、電子機器、及び半導体装置の製造方法
JP4110992B2 (ja) * 2003-02-07 2008-07-02 セイコーエプソン株式会社 半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法
JP2004259886A (ja) * 2003-02-25 2004-09-16 Seiko Epson Corp 半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法
JP4069771B2 (ja) * 2003-03-17 2008-04-02 セイコーエプソン株式会社 半導体装置、電子機器および半導体装置の製造方法
JP2004281818A (ja) * 2003-03-17 2004-10-07 Seiko Epson Corp 半導体装置、電子デバイス、電子機器、キャリア基板の製造方法、半導体装置の製造方法および電子デバイスの製造方法
JP2004281919A (ja) * 2003-03-18 2004-10-07 Seiko Epson Corp 半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法
JP2004281920A (ja) * 2003-03-18 2004-10-07 Seiko Epson Corp 半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法
JP3680839B2 (ja) * 2003-03-18 2005-08-10 セイコーエプソン株式会社 半導体装置および半導体装置の製造方法
JP4096774B2 (ja) * 2003-03-24 2008-06-04 セイコーエプソン株式会社 半導体装置、電子デバイス、電子機器、半導体装置の製造方法及び電子デバイスの製造方法
JP2004349495A (ja) * 2003-03-25 2004-12-09 Seiko Epson Corp 半導体装置、電子デバイス、電子機器および半導体装置の製造方法
DE102005035393B4 (de) * 2005-07-28 2007-05-24 Infineon Technologies Ag Verfahren zur Herstellung eines Bauelementes mit mehreren Chips sowie ein solches Bauelement
US20070090527A1 (en) * 2005-09-30 2007-04-26 Jochen Thomas Integrated chip device in a package
JP2007242890A (ja) * 2006-03-08 2007-09-20 Nec Electronics Corp テープ状配線基板及び半導体装置
JP2008066655A (ja) 2006-09-11 2008-03-21 Matsushita Electric Ind Co Ltd 半導体装置、半導体装置の製造方法、及び電気機器システム
JP2009049499A (ja) * 2007-08-14 2009-03-05 Fujifilm Corp 半導体チップの実装方法及び半導体装置
TW200910564A (en) * 2007-08-17 2009-03-01 United Test Ct Inc Multi-substrate block type package and its manufacturing method
JP5134899B2 (ja) * 2007-09-26 2013-01-30 三洋電機株式会社 半導体モジュール、半導体モジュールの製造方法および携帯機器
JP5031611B2 (ja) * 2008-02-18 2012-09-19 株式会社日立国際電気 基板処理装置、半導体装置の製造方法及び天井断熱体
JP2010050150A (ja) * 2008-08-19 2010-03-04 Panasonic Corp 半導体装置及び半導体モジュール
JP1686546S (zh) * 2020-05-13 2021-05-31

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01270239A (ja) 1988-04-21 1989-10-27 Fujitsu Ltd 電子部品の実装構造
JP3352705B2 (ja) 1991-06-07 2002-12-03 日東電工株式会社 異方導電性接着フィルムを用いた実装構造
KR950012658B1 (ko) * 1992-07-24 1995-10-19 삼성전자주식회사 반도체 칩 실장방법 및 기판 구조체
JPH0855875A (ja) 1994-08-17 1996-02-27 Hitachi Ltd 半導体装置
US5912507A (en) * 1998-02-04 1999-06-15 Motorola, Inc. Solderable pad with integral series termination resistor

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