TW400601B - Method of forming integrated circuit capacitor, semiconductor structure and memory device and method for manufacturing capacitor structure of integrated semiconductor memory device as well as integrated circuit capacitor - Google Patents

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A7 五、發明説明（} 相關率利Φ請 ,本發明與同時申請的_36,998與60/036,481兩案有 關，並併為本文參考。 發明領璏 廣義之’本發明與半導體元件有關 電路電容器及形成電容器的方法有關。 f谓槓 發明背景 積體电路的贫度不斷增加(例如動態隨機存取記憶體) ，，得用於電子元件(如電容器)之㈣的電介常數也需要 跟著增加。一般來說，電容器的電容與電極接觸電介質的 表面積直接有關，但受電極體積的影響不大。一般來說， 目前提同單位面積之電容的法是I!增㈣5樸以增加表面 積/單位面積’如使用二氧化碎、二氧化碎/四氮化三石夕為 電介質的溝狀或堆疊電容器，不過此方法用於製造256]^1^ 或1Gbit的DRAM時就非常困難。 另一種方法是使用高誘電率的電介材料。諸如鈣鈦礦 (perovskite)、鐵電、或很多高電介常數(後文中縮窝為扭^。 的材料，如(Ba，Sr)Ti〇3(BST)的電容密度都比標準的Si〇r Si^-SiO/ONO)電容器大很多。各種金屬及金屬複合物 ，及典型的貴金屬如鉑，及導電氧化物如二氧化釕(Ru〇2) ’都曾被提出做為這些HDC材料的電極。 例如，Yamamichi及其它人所提出的(Ba，Sr)Ti〇3(BST) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) •裝· 訂 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明説明（） 堆叠式電谷器及Ru〇2/Ru/TiN/TiSix的儲存節點（st〇rage node)。"An ECR MOCVD (Ba，Sr)Ti03(BST) base stacked capacitor technology with Ru02/Ru/TiN/TiSix storage node for Gbit-scale DRAMs," 1995 IEDM 119。在此製程中，製 造完全平面化的η-型多晶矽塞(pl〇ysiiic〇n如咱。接著使 用欽金屬把沈積5〇奈米的欽及50奈米的氮化欽層。此雙層 在700 °C的氮氣環境中以RTA處理3 0秒以形成Tis ix矽化物 層。此外，在二氧化釕與BST沈積層之間嵌入50—500奈米 的金屬釘層。 不幸的是，與HDC電介質相容之材料處理困難。例如， Yamamichi及其它人所教示的僅是二氧化釕簡單的塊狀結 構。很多工程上的努力針對鑽研矽、氧化物及氮化物等材料 的處理，但對較不普遍的材料卻很少有人研究。因此，除了 适些普遍使用的材料以外，其它材料的沈積與蝕刻技術就不 為人知。結果是，HDC材料除了最簡單的結構以外，很難被 使用。 發明概述 本發明提供一種積體電路電容器，它可用於各類型的 元件，包括動態存取記憶體(]〇]^;^)。動態存取記憶體的 體積不斷It小，密度相對以4倍的倍數增加，儲存格體積 愈來愈小，但所需儲存的電荷量卻保持不變。傳統氧氮化 物(腦)的包介質材料，其單位面積的電荷儲存量較 少’此類HDC材料有TaA、叫 xSrJi〇3(BST)、SrTi〇3、 -4- 本紙張尺度適用巾關家縣(cns ) mm- () (請先閱讀背面之注意事項再填寫本頁)
，1T 經濟部智慧財產局員工消費合作社印製 A7 ___B7_ 五、發明説明（） Ρυι·χΤι〇3(ΡΖΤ)。因此’已有人提出使用職^料的金 屬-絕緣層-金屬(ΜΙΜ)電容器，可在很小的儲存格中提供 較高的電荷儲存密度。本發明提供的自對齊刚^電容器 構造可以使用HDC材料。 对容關構造從轉崎區的基礎電極材料開始。 此基礎_材料包括多晶錢金屬。第一種材料層，如石夕 化物金屬，成形於基礎電極材料及毗鄰的絕緣區上。接著 藉第一種材料與基礎電極材料的反應成形自對齊電容器的 電極，並去除絕緣區上第一種材料未反應的部分」接著在 自對齊的電容器電極上成形電介質層及電介質層上的電容 器第二電極以完成該電容器。電介質或/及電容器第二電 極可與(但並非必要)儲存節點對齊。 在一種特疋的具體實例中，使用傳統的光阻與钱刻法 在摻雜的多晶矽上成形底部電極。以化孥蒸氣沈積法 (CVD)沈積金屬後’接著使用快速熱退火(rapid thermal anneal，RTA)矽化，沿著底部電極(或DRAM内的儲存節 經濟部智慧財產局員工消費合作社印製 點)成形均一的矽化物層，金屬層未被矽化的部分以選擇 性蝕刻去除。氮或氨(NH3)加上快速熱氮化(rapid thermal mtndation，RTN)的氮化處理，沿著底部電極成形金屬氮 化物的導電層。在此處理期間，毗鄰任何氧化物區的表面 會形成一SiON薄層。電介質與頂部電極順序沈積於底部 電極上’以構成自對齊的電容器。 所得到的結構係提供一創新的積體電路電容器。在一 種具體實例中，此電容器包括一半導體區域，矽化物層沈 * 5 - 本紙張尺度適用中國國家標準（CNS〉A4規格（210X 297公釐） 圖 經濟部智慧財產局員工消費合作社印製 面圖 A7 B7 五、發明説明（ 積於該半導體區域，導電的氮化物沈積於矽化物層上，電 介質層沈積於矽化物層上，導電層沈積於電介質層上。在 弟一具體實例的電谷器中具有第一電極，該電極包括半導 體區域及沈積在半導體區域上的導電氮化物層。該導電氮 化物包括金屬矽化物。 本發明揭示成形自對齊電容器板的獨特製程。此外， 此自對齊的電極具有良好的抗氧化能力與較高的工作性能 (work function)。例如，導電氮化物電極的抗氧化能力與 工，性能均優於純金屬電極。這些導電氮化物可直接做為 免谷器的電極’或做為電極據散的蔽障，該蔽障 或似時典型的需要。特別是，此自的電容器氣化物 電極適用於Ta205。 圖式簡| 連同附圖並從以下的說明將可更透徹瞭解以上 本發明特徵： 1疋本發明第-具體實例的堆疊式電容器的截面圖 圖2a-2c是本發彻—具體實湘電容器截面圖. 圖3a-3g的截面魏明本發明之龍電路電容器的截 路圖圖是使財發明之電容器的雜麵記憶體電 圖W是使用本發明之電容器成形動態存取記憶體 (請先閲讀背面之注意事項再填寫本頁) -----.---U-------裝-------杯------ -6-
、發明説明（ 經濟部智慧財產局員工消費合作社印製 之其中一種製造流程的截面圖。 圖6是利用本發明創新觀念之溝式電容器DRAM之截面 圖。 具體實例詳沭 〇以下將利用各種具體實例詳細討論。不過，必須瞭解 的是丄本發明提供許多實麟發明概念，可具體應用於各 種^疋的情況。本文中討論的特定具體實㈣是對本發明 特定用途的說明，並非限制本發明的範園。 、首先描述本發明的結構。接著描述一種簡單結構的製 造方法。最後，將利用某特定的用途描述本發明，即動態 存取記憶體。 〜 圖1說明第一種具體實例之積體電路電容器1〇的簡化 圖。必須注意的是，圖1以及後續圖中的各層尺寸，並非 嘗試按實際比崎製。特定的財將於雖後再以文字描 述提供。 電谷器10包括第一電極12、第二電極14及電介質層16 。如同任何電容器一般，電介質層16將第一電極12與第二 電極14隔開。儲存格的電容可表示成：CVA =8〇8^，其中 Cs是儲存格的電容、a是電容器的總表面積、t是電介質膜 的厚度，sQ與&分別代表在真空中與相對的謗電率 (pemuttivity)。習知技術電容器的電介質層16已有使用高 電介常數的材料。關於此，高電介常數材料的定義是該材 料的電介常數為50或以上。任何具有此特性的材料都包括 在内。本文也將揭示一些特定材料。當討論某指定材料時 ，以具有高電介常數的材料為佳，但並不表示必須具有高 (請先聞讀背面之注意事項再填寫本頁) ------3·^.------1T-- 木紙張尺度適用中國國家標準（CNS ) A4規格（210'〆297公釐） .線—------,——^------- A7 B7______ 五、發明說明（） 電介常數。 具有高電介常數的材料包括：Ta205、BST、SrTi〇3、 PZT°這些具有高電介常數的材料通常都是使用金屬有機 化學蒸氣沈積(MOCVD)法在氧的缳境中生長而成。因此 ’底部電極必須能抗氧化。如果在傳統的多晶$夕底部電極 12上直接沈積高電介常數的電介質層16，將會形成一層二 氧化石夕層’因此，典型上是金屬或導電的氮化物電握與高 電介常數的材料共同使用。 如範例所示’一種習知技術的報告中提出使用Ta2〇5 做為儲存的電介質’以多晶矽上層的CVD鎢板做為底部
電極。T, Kaga et al.，“A 0.29um2 ΜΙΜ-CROWN Cell and Process Technologies for 1-Gigabit DRAMs，” 1994 IEDM 927。鎢電極在4〇〇〇c以上的溫度下會氧化，因此，鎢並不 適合做為高電介常數電介質的電極候選材料，因為它在電 介質成形期間會被氧化。其它的CVD金屬，如鉑、銳、 紹或其它的導電氮化物，如TaSiN、TiSiN、WN、TiN、 及TiAIN等’也曾經被提出沈積於多晶矽上做為底部電極 。但這些材料都需要額外的製作圖案及蝕刻處理。此外， 上述的CVD製程目前既不適用也未發展成熟。為了有容 易的積體電極與強固的製程’吾等提出一種積體電路電容 器的底部電極自對齊製程，該電容器可使用高電介常數的 電介質。 要達此目標’圖1所示的第一電極12包括多層結構。 例如，第一電極12可包括半導體區域u、金屬層20與導電 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 訂--------肇--------------^ A7 五、發明說明,（.) 擴散蔽障層22。 在具體實例中，半導體區域18包括矽 ，不過也可以使 用其它材料。多晶矽是較佳的材料，因為現下已有許多與 矽結構製程有關的技術資料。其它種類的材料也可使用。 在另一具體實例中，半導體區域18可被金屬區域取代，在 共同提出申請的專利案60/039 998中有進一步的詳細描述 〇 層20以矽化物層為佳。很多種材料可供使用包括矽 化妨(TaSlx)、碎化鈦(TiSix)、碎化鋁(AlSix)、石夕化鎢(WSix) 、矽化鉬(MoSix)、矽化鈷(c〇Six)，及矽化合金。層2〇的 厚度範圍可從3奈米到1〇〇奈米。較薄的層所增加的應力較 少’因此，所使用的典型厚度至少大約3奈米。 在較佳具體實例中，電極層22包括導電氮化物層。可 用於此層的材料包括：担_$夕_氮、鈦_矽_氮、鎢石夕-氮、 鈦-氮、鉬-矽··氮、鈦-鋁-氮、鎢-氮、銷_氮，以及金屬合 金氮化石夕。（就本專利的目的，化學元素符號間使用了一 b短線，用以表示在化合物中的每一個元素可能不會呈現 等分。不需過度的實驗使用普通的技巧即可演譯出適當的 化合物)其它的具體實例可使用其它材料的蔽障層22，包 括其^•的二元(或更多）非晶氣化物(如丁a_B_N、τί-Β-Ν)、 exotic導電氮化物(例如鍺-氮化物、給·氮化物、镱氮化物 、銳-氮化物、鑭-氮化物、及其它的稀土族氮化物，缺 n^deficiem)的鋁-氣化物、摻雜的鋁_氮化物、鎂氣化物 、鈣-氮化物、鳃-氣化物、鋇-氮化物），或這些ex〇tic導電 -9- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) --裝 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（） 氮化物的合金連同普通的矽處理材料，如氮化鈦、氮化鎵 、鎳-氮化物、鉛-氣化物、:is-氮化物、鎮'氮化物。此外 ’還有貴金屬絕緣體合金如鉑·矽-氮、鈀-矽-氧、鈀·硼_( 氧，氮）、鈀-鋁-氮、釕-矽-(氧，氮）、銥-矽-氧、鍊-矽-氮、 姥-銘-氧、金-碎-氮、汞-碎-氮。此外，蔽障層22還包括 以上材料組合的複層。 在以上所描述的具體實例中，底部電極12包括多晶石夕 /矽化物/導電氮化物的結構。在另一種未予說明的具體實 例中，底部電極可包括金屬/導電氮化物結構。將在下文 中描述的矽化與氮化製程，會成形自對齊的電極，從多晶 矽或金屬電極開始《同時需注意的是，視矽化物的厚度及 氣化的條件而定’氮化製程(描述於下)可消耗掉所有的矽 化物20。在具體實例中，最終結構12應包括半導體(或金 屬)層18 ’與導電氮化物層22(不含介於其間的金屬層20) 〇 經濟部智慧財產局員工消費合作杜印製 I---------Q--裝--------訂 (請先閲讀背面之注意事項再填寫本頁) 如果電極18是成形自金屬，材料如鶴、欽、担、銷、 鉛、锆、釕、或金屬合金或矽化物。就金屬;&夕化物而言， 鎮是較佳的選擇，因為目前它用於其它製程中，且比鈦或 妓具有較佳的抗氧化及較大的工作性能。無論如何，無論 是鈦、鈕或其它材料都可使用。 本發明之電容器的優點之一是可以使用很多種類的電 介質材料16。雖然可使用標準的氧化物及氮化物材料，本 發明也可使用高電介常數的材料，包括五氧化鈕(Ta2〇5)、 鈥酸總鋇或單純的BST(BaUxSrxTi03)、鈦酸鳃(SrTi03)、及 -10- 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 X 297公髮） A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（） 欽酸^或單純的PZT(Pb“xZrxTi〇3)。如前所述，這些材 料與單純的矽結構並不相容。但這些材料可與本文所描述 的結構共同使用。 、頂部電極14可以只包括以上或任何導電材料。唯一的 標準是電極材料要與電介質材料16物理性地(例如附著性 、熱性質)相容。例如，電極14的材料包括矽(多晶矽” 金屬（例如··銘、銅、始、免、訂、金、銀、奴、欽、飼 、僞）、攻化物(如TaSix、TiSix、細χ、coSix、WSix、脇礼 、合金矽化物）、導電氮化物(例如鈦_氮、鈦_鋁氮、钽;; 矽-氮、鶴，-氮、鶴-氮、銷-氮、釘_氮、錫_氮、錯-氣） 、導電氧化物(例如二氡化釕、氧化錫、氧化锆、氧化銥） 、或其它導電材料(例如碳化物如碳化钽、硼化物如硼化 鈇）。 、本發明的優點之一是任何種類的結構都很容易製造。 雖“底部电極12可以是簡單的.平面結構，但也可成形為其 它式樣的結構’如冠狀及其它王維的儲存格形狀。關於此 ，此意欲包含非平面結構，而非簡單的“桌面，，結構。圖 2a-2c說明3種此類結構。圖2a說明簡單的冠狀結構與一圓 柱狀的底部電極12。圖2b說明的電容器包括一隔離物23， 圖2c說明同心圓柱的冠狀電容器。這些圖證明本發明可應 用於各種形狀的儲存節點。其它形狀的儲存節點(如翅狀） 也可應用。 成形本發明之電容器的製程將利用圖3a_3f說明。雖 然是以簡單的堆疊電容器來說明，但必須瞭解的是，各種 -11- (請先閲讀背面之注意事項再填寫本頁) θ-裝 B I an · 本紙張尺度適用中國國豕標準（CNS)A4規格（210 κ 297公爱） ——訂--------_----------卜1.----------- A7 B7 五、發明說明（） 結構形狀都可以使用相同的步驟成形。 現請參閲圖3a ’塞(piug)24是以傳统的方法製作圖案 後银刻成形，塞24的材料可以是摻雜的多晶矽或金屬。為 便於討論的緣故，以下的說明將假設塞24為多晶碎塞24。 塞的種類在本發明中並非關鍵，因此可完全不予考慮。例 如’可使用與儲存節點相同的材料填充該孔。 如圖3a的例子’多晶矽塞24成形於絕緣層26之内。在 較佳具體實例中，絕緣層26是分解原硅酸四乙酯 (tetraethyloxysilane ’ TEOS)沈積於棚鱗酸鹽娃玻璃(bpsG) 層上所構成的氧化層eTE0S製程是需要的，因為從破裂 、漏電、及密度等方面來看’合成氧化物所具有的氧化物 性質要優於BPSG。因此’要在BPSG的上方沈積TEOS氧 化物。 現請參閱圖3b ’金属層28成形於結構之上。在較佳具 體實例中，CVD金屬層28沈積於電極18與絕緣區域26的 整個表面。在較佳具體實例中，金屬層28應該是抗氧化性 較佳，且具有高工作性能的材料。較佳的材料包括鈕、鈦 、鋁、鎢、鉬、始、鈦鋁、及金屬合金。 接著的石夕化製程如圖3c之說明。該製程可在退火爐或 在純氣(如氬、氮、氫/氮、氦）環境中快速熱退火(rapid thermal anneal，RTA)，沿著底部電極18的部分形成金屬 石夕化物層20。在絕緣區26上方的未被守化的金屬層28將被 選擇性餘刻去除’因此金屬碎化物20仍完整保留，如圖3d 所示。 -12- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公楚） !| 丨！ {^1 -裝 i I (請先閱讀背面之注意事項再填寫本頁) 訂： 經濟部智慧財產局員工消費合作社印製 1 A7 __________B7 ________ 五、發明説明（） 如圖3e的說明’氮化製程使用氮或氨，施用於金屬矽 化物層20，以形成導電的氮化物層22。此製程可選擇性地 包括快速熱氮化(RTN)步驟。導電的氮化物層22為較佳選 擇’因為它的抗氧化性與工作功能要優於純金屬或金屬矽 化物。 如果基礎電極18使用金屬’可以使用氮或氨電漿加 RTN的氮化處理以形成金屬氮化物22(沒有中間層2〇)。此 金屬氮化物22的抗氧化性與工作功能也優於純金屬電極。 在另一種具體實例中’導電的氮化物層22成形為底部電極 12的一部分’以取代使用多晶矽為基礎電極18所成形的金 屬矽化物氮化物。同時提出申請之專利案6〇/〇36,998中提 供其它金屬電極的例子》 在金屬基礎電極18或金屬矽化物中間層2〇氮化後’成 形自對齊電極12。本製程的優點是底部電極12的成形與原 基礎電極18自對齊。因為可使用熟知的材料(如矽)做為基 礎電極’故此電極可成形為各種形狀與大小。它的優點將 在下文中參考DRAM元件做更詳細的探究。
在氮化處理期間，矽-氧化-氮化物(Si〇N)絕緣層（圖中 未顯示)可成形於氧化絕緣區域26上。因為si〇N不導電， 且電漿所造成的任何損害都會被!^修補，任何的si〇N 層都不會影響到格陣列。特別是，&〇1^層不會引發電容 器漏電。 現請參閱圖3f’在本圖中電介質層16被成形。在較佳 具體實例中，CVD(例如PECVD)的電介質層16可為五氧 -13- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公黎） (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 --------------^---.,0^!------1T-----_:.:線—------ A7 _______B7_ 五、發明説明（） 化鈕(Τ&2〇5) ’沿著底部電極12與絕緣區域％沈積 。如前 所討論，其它電介質材料，如BST或ρζτ等都可使用。圖 3f說明電介質層16延伸超過了儲存節點12的界限，必須瞭 解的是’此特徵並非必要。 _下步疋在電谷器的電介質層16上成形頂部電極14以
尤成整個電容器’如圖3g所示。此電極層14可利用cVD 法、％漿強化CVD、或濺鍍法成形。如前所討論，可供 選用的材料種類很多。也可採用多層結構。電極層14可延 伸超過電介質層16及/或儲存節點12 ,或與下方各層對齊 〇 使用本發明的教導構建三種實驗結構。這三種具體實 例的詳細製程見表1。這些例子意欲為製造電容器的幾個 關鍵處理步驟提供一般的參數。其它步驟將使用或以生產 元件的實際結構取代。 表1 (請先閲讀背面之注意事項再填寫本頁)
n _ _ n I -^ I-.i— I I I I I 裝— —----- I 經濟部智慧財產局員工消費合作社印製 處理步驟 —« 一 具體實例1 具體實例2 具體實例3 晶 圓 η-型矽晶圓 η-型矽晶圓 η-型碎晶圓 儲存節點 多晶碎 多晶蜂 多晶矽 金屬層 -S--- 矽化物 賤鍍鶴 (在室溫沈積） &熱至大約650 至750°C 1 至 10 分鐘 賤鍍鎢 (在室溫沈積） 濺鍍鎢 (在室溫沈積） 加熱至大約650 至 750°C 1 至 1〇 分鐘 ΝΑ -14- 本紙張尺度適用中國國家榡準（CNS ) A4規格（210X297公釐） 經濟部智慧財產局員工消費合作社印製 五、發明説明（） A7 __—___ΒΊ 氮化(一般而言 ，RTN的溫度 700到850°C，壓 力100到760托， 時間1$〗5分鐘） 無 在溫度800°C， 壓力760托的氦 中，RTN約2分 鐘 約400°C的氮電 紫，加上在溫度 800°C、壓力760 托的氨中RTN約 2分鐘 在大約400°C 中沈積Ta205 約15分鐘 約15分鐘 約15分鐘 〇2電漿 約300瓦400°C 15分鐘 約300瓦400°C 15分鐘 約300瓦400°C 15分鐘 臭氧退火 約270〇C 約10分鐘 約 27CTC 約10分鐘 約270°C 約10分鐘 氧化有效厚度 5.9奈米 5.9奈米 5.9奈米 lCT8A/cm2 之臨 界漏電密度時 的臨界電壓 十 Vc=0.85 伏 -Vc=3.8 伏 +VC=0.85 伏 -Vc=3.8 伏 +VC=0.85 伏 _VC=3.8伏 表中所描述的每一種實驗電容器都是使用遮蔽光罩沈 積金質的頂部電極。取自這些元件的數據顯示，最關鍵的 參數是氧化層的有效厚度(Teff)以及正臨界電壓。目標是丁也 低(格電容大)及臨界電壓高。臨界電壓應大於丨伏特戋記 憶體陣列電壓的一半。 < " 本發明的方法與結構提供一種積體電路電容器，它適 合極多樣的用途。例如，本發明的電容器可用於動態存取 記憶體(DRAM)，類比到數位轉換器(A/D)，數位到類比 轉換器(D/A)、或其它贿賴的碰電路⑼。為^ 某些優點特徵，本發明將利做進一步描述 圖蝴明DRAM陣列的簡化設計圖。如圖所= 行的陣列是由許多記憶體格所構成。，中僅顯示6條位 -15- 適用中國.國家標準（CNS ) A4規格（210父297公^ ) ~-------- I.^-------裝-------訂-----' 線 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 A7 __B7 五、發明説明（） 元線BL與4條字線WL，實際的陣列則遠大於此。每一個 記憶格的通路電晶體(pass transistor)Q具有一閘電極核合 到字線WL ’源/汲區域BLC耦合到位元線BL。一個通路 電晶體Q的轉換閘G為其它若干通路電晶體软合到字線wl 〇 雖然圖中未顯示，但記憶格是由位於外部的列與行的 定址信號所定址，分別被施加於列與行的位址緩衝器。接 著，列定址信號被施加於列解碼器，行定址信號被施加於 行解碼器。接著，列與行解碼器所產生的信號選擇要被存 取的位元線BL與字線WL。 圖4a中的記憶體陣列也有一些周邊電路。例如，每一 對位元與SI經由選擇電晶體Yq_Y2耦合到输入/輸出 線I/O與I/O。其它周邊電路如列解碼器、行解碼器、位址 緩衝器、I/O緩衝器等，在此不做說明，本發明的目的是 記憶體格及製造方法與記憶體架構無關。 、如例所述’記憶體陣列可設計成非對稱記憶體或對稱 記憶體。非對稱記憶體可以使用外部時計(未顯示)或内部 時计(未顯示)做為時序。元件可以具有單外部資料端點或 多外部資料端點（即寬字元）。陣列可儲存4百萬位元‘、Μ 百萬位元、64百萬位元、256百萬位元、十億位元或更多 的資料。 ^簡單的記憶體元件設計方塊圖如圖4b所示。内部元件 ^包括陣顯周邊魏。該_可分成若干方塊，視元 件架構而定。偵測放大器可插在陣列方塊之間。 -16- 本纸張尺度適用 tWi^TcNS ) A4^ ( 210X297^A )' ---------裝-------訂-----Itft------ (請先閲讀背面之注意事項再填寫本莧)
I 經濟部智慧財產局員工消費合作社印製 A7 —1 _B7 __ 五、發明説明（） 如圖4b所示具有數個外部端點。位址端點aq、Ai、 、An用以接收列及行的位址。這些端點可多工化（即，第 個時間施加第一位址，第二時間施加第二位址）。對單 資料端點D也加以說明。此端點包括輸入、輸出或輸入/輸 出。其它的資料端點也包括在内。例如，寬字線元件具有 多資料端點。一般來說，提供這些端點從陣列外部電路（ 圖中未顯示)接收輸入信號，以及提供輸出信號給陣列的 外部電路。 圖4b也說明若干控制/狀態信號。這些信號用來操作 記憶體元件。例如’非對稱記憶體元件是由施加於晶片的 列位址選通及行位址選通信號操作^其它信號還包括指示 要否要執行讀或寫的作業。在對稱的元件中，控制信號之 一是時計信號。狀態信號可將元件的資料提供給外部系統 。例如，元件的信號也包括指示是否發生重清作業，或那 一部分的陣列被存取。 本發明的記憶體陣列也可彼於大型積體電路元件之内 。嵌入的記憶體是一記憶體陣列，它與同一積體電路上的 控制電路結合，是為邏輯的實質量。圖4C包括說明嵌入記 憶體的簡單方塊圖。在本例中，DRAM陣列連同一處理器 (例如，微處理器、數位信號處理器、特種處理器、微控 制器），其它的記憶體陣列(例如SRAM、非揮發性記憶體 ’如RPROM、EEPROM、快閃記憶體、prom、R〇M、 其它的DRAM陣列）’以及其它的邏輯電路。選擇這些特 定的方塊用來說明可能包括的其它各種邏輯。可以包括任 -17- 本紙張尺度逋用中國國家標準（CNS ) A4規格（210X 297公釐） I.---1II ------IT-----❿線 (請先閱讀背面之注意事項再填寫本頁) A7 B7 五、發明説明（） 何元件的組合。 現以圖5a-5j描述成形DRAM元件的方法。此方法包 括說明如何將本發明很容易地併輸入DRAM的製作流程中 〇 現請參閱圖5a，DRAM元件50成形於半導體基材52之 上。圖5a說明場隔離區54與4條字線/通閘56。雖是以場隔 離區54說明，但必須瞭解的是，也可使用其它隔離技術（ 如隔離溝）。在這些圖中，通路電晶體56b及56c構成兩個 記憶體格的閘。另一方面’字線56a與56d是元件中其它列 的通路電晶體閘。 現請參閱圖5b ’在本圖中成形儲存極板塞58。區域58 類似圖3a到3g所說明的區域24。在字線(字線被氮化物包 圍，不過圖中未顯示)上沈積一層氧化物層57，接著蝕刻 貫穿氧化物層57的接觸孔，再以多晶矽或金屬在接觸孔内 成形塞58。 現請參閱圖5c，圖中形成字元線區域60 β如圖所說明 ，所製造的兩個記憶體格共用一條字元線(見圖4a的電路 权計圖）。雖然這非本發明的重點，但字元線可以利用任 何導電材料構成，如;5夕或金屬。 現請參閱圖5d ’繼績成形電容器的儲存節點。在字元 線60上成形絕緣層62。使用標準的製作圓案與蝕刻技術， 貫穿絕緣層62成形接觸孔以暴露出塞58。接著在絕緣層上 成形第二導電層64，並接觸到塞58。如前所述，導電層64 的材料以多晶$夕或金屬為佳。 -18· 紙張尺度適用中國國g準（CNS) Α4規格（_2 i 〇 χ 29-^-}-' (請先閲讀背面之注意事項再填窝本頁) >裝·
tT 線 經濟部智慧財產局員工消費合作杜印製 A7 ——---- B7___ 五、發明説明（） 現請參閲圖5e，在導電層64上成形假光罩層66。使用 標準的t作圖案與银刻技術，在光罩層66上製作圖案以保 邊部分的層64，它將成為儲存節點的一部分。接著兹刻光 罩層66與導電層64，以產生部分的儲存節點結構，如圖允 之說明。 現請參閱圖5f,第二導電層68成形於結構之上。在較 佳具體實例中，層68是由均一沈積的多晶矽材料所構成， 它將包覆假層66。接著以各向異性的方法蝕刻層68，以留 下沿著假層66的侧壁。在去除假層的之後，留下圓柱形的 儲存節點18，如圖5g所示。儲存節點18包括導電區58、64 、68 ’類似圖1-3中所說明的基礎電極a。 接著，使用習知處理技術，在儲存節點上成形標準的 ΟΝΟ電介質，做為電容器的電介質。另者，也可使用高 電介常數的材料’如五氧化鈥、BST、或ΡΖΤ。不過，如 前所討論’這些材料與矽並不相容。電極材料，如鉑，與 高電介常數的電介質相容，但很難成形於矽結構之上。本 發明的自對齊技術解決了這些問題。 剰下來成形積體電路電容器的步驟與圖3a_3g所描述 的相同。現請參閱圖5h ’金屬層28成形於元件50。前述圖 3中所用的材料均可使用。如圖5丨所示，執行自對齊矽化 物製程。換句話說’導電層28與儲存節點18反應，但不與 中間的絕緣區域反應。接著，去除層28未反應部分，留下 包園儲存節點的金屬碎化物層，如圖5i所示。 在層20成形後’接著以圖3e所描述的方法成形導電的 -19- 本紙張尺度適用中國國家標準（CNS)从桃（210><297公釐） (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 -^^1 ί —II — I. In HI 1-- - - - -I - - 1^1 nn -- - - - —I-1 扣aJn I- —1 - ^^^1 1^1 —II · A7 B7 五、發明説明（） 氮化物層22 °另者，金屬儲存節點18可如前所述地直接氮 化。在完成儲存節點12之後，可按圖开的描述成形電介質 層16及圖3g的描述成形頂層導體14。完成的DRAM結構如 圖5j所示。 必須瞭解的是’在DRAM元件完成前還需要若干其它 步騄。由於這些步驟並不是本發明的關鍵，因此本文中不 再描述^ 圖5a-5j所描述的製程證實本發明之方法的價值。如 圖所示’自對齊的儲存節點是在標準的矽儲存節點製程之 後成形。在表2中所列的每一項專利，都是在描述成形 DRAM元件堆疊式電容器的製程。本發明可與任何其它製 程結合(以及其它無數的製造流程因此，下表中所列各 項專利都列為本文參考。 -------1©|#^-- (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 表2 專利號碼 發行日期 發明者 受讓予 名 稱 5,480,826 1/2/96 Sugahar 等人 Mitsubishi Method of Manufacturing Semiconductor Device having a Capacitor 5,491,103 2/13/96 Ahn 等人 Samsung Method of Manufacturing a Capacitor Structure of a Semiconductor Memory Device -20- 本紙張尺度適用中國國家標準（ CNS ) A4規格（210 X 297公釐） 五、發明説明（） A7 B7 經濟部智慧財產局員工消費合作社印製 5,491,104 2/13/96 Lee 等人 ITRI Viethod for fabricating DRAM Cells having Fin-Type Stacked Storage Capacitor 5,494,841 2/27/96 Dennison 等人 Micron Split-Polysilicon CMOS Process for Multi-Megabit Dynamic Memories Incorporating Stacked Container Capacitor Cells 5,498,562 3/12/96 Dennison 等人 Micron Semiconductor Processing Methods of Forming Stacked Capacitors 5,501,998 3/26/96 Chen ITRI Method for Fabricating Dynamic Random Access Memory Cells having Vertical Sidewall Stacked Storage Capacitors 5,506,164 4/9/96 Kinoshita 等人 Mitsubishi Method of Manufacturing a Semiconductor Device having a Cylindrical Capacitor 5,508,218 4/16/96 Jun LG Semicon Method for Fabricating a Simiconductor Memory 5,508,222 4/16/96 Sakao NEC Fabrication Process for Semiconductor Device 5,516,719 5/14/96 Ryou Hyundai Method for the Fabrication of a -21 - -----.--^2}—裝-------訂-----1 線 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公楚） 五、發明説明（） A7 B7 經濟部智慧財產局員工消費合作社印製
Capacitor in a Semiconductor Device 5,521,112 5/28/96 Tseng ITRI Mehtod of Making Capacitor for Stack Dram Cell 5,529,946 6/25/96 Hong UMC Process of Fabricating DRAM Storage Capacitors 5,532,182 7/2/96 Woo Hyundai Method for Fabricating Stacked Capacitor of a DRAM Cell 5,534,457 7/9/96 Tseng 等人 ITRI Method of Forming a Stacked Capacitor with an "I" Shaped Storage Node 5,534,458 7/9/96 Okudaira 等人 Mitsubishi Method of Manufacturing a Semiconductor Device with High Dielectric Capacitor having Sidewall Spacers 5,536,671 7/16/95 Park Hyundai Method for Fabricating Capacitor of Semiconductor Device 5,539,230 7/23/96 Cronin IBM Chimney Capacitor 5,543,345 8/6/96 Liaw 等人 Vanguard Method for Fabricating Crown Capacitors for a DRAM Cell 5,543,346 8/6/96 Keum 等人 Hyundai Mehtod of Fabricating A Dynamic Random Access Memory Stacked Capacitor -22- (諳先閲讀背面之注意事項再填寫本頁) 」-------©1^.--------、訂-----®線 本紙張尺度適用中國國家標準（CNS〉A4規格（2丨0X297公董） 五、發明説明（） A7 B7 經濟部智慧財產局員工消費合作社印製 5,545,582 8/13/96 Roh Samsung Viethod for Manufacturing Semiconductor Device Capacitor 5,545,585 8/13/96 Wang 等人 TSMC Method of Making a DRAM .Circuit with Fin-Shaped Stacked Capacitors 5,547,890 8/20/96 Tseng Vanguard DRAM Cell with a Cradle-Type Capacitor 5,550,076 8/27/96 Chen Vanguard Method of Manufacture of Coaxial Capacitor for DRAM Memory Cell and Cell Manufactured Thereby 5,550,077 8/27/96 Tseng 等人 Vanguard DRAM Cell with a Comb-TYPE Capacitor 5,550,078 8/27/96 Sung Vanguard Reduced Mask DRAM Process 5,550,080 8/27/96 Kim Hyundai Method for Fabricating Capacitors of Semiconductor Device 5,552,334 9/3/96 Tseng Vanguard Method for Fabricating A Y-Shaped Capacitor In a DRAM Cell 5,554,556 9/10/96 Ema Eujitsu Method of Making a Semiconductor Memory Device having an Increased Capacitance of Memory Cell -23 - 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） (請先閱讀背面之注意事項再填寫本頁) -----Γ--->-------裝.----
訂-----^§線 -------Λ---^ I A7 B7 五、發明説明（） 5,554,557 9/10/96 Koh Vanguard Method for Fabricating A Stacked Capacitor With a Self Aligned Node Contact in a Memory Cell 5,556,882 9/17/96 Bakeman Jr.等人 IBM Method of Making Corrugated Vertical Stack Capacitor (CVSTC) 5,561,311 10/1/96 Hamamoto 等人 Toshiba Semiconductor Memory with Insulation Film Embedded in Groove Formed on Substrate 5,563,088 10/8/96 Tseng Vanguard Method for Fabricating a Stacked Capacitor in a DRAM Cell (請先閱讀背面之注意事項再填寫本頁) .夺裝· I 訂 從圖5g-5j的描述可明白，本發明可應用於表2内之專 利所揭示的任何製程。 如範例’考慮表2所列舉之美國專利5,49ΐ，ι〇3教導的 DRAM製造方法。此專利教導製造積體半導體記憶體元件 之電容器結構的方法。如該專利中所揭示，在半導體基材 上成形-犧牲材料層。接著’在第-導體層上成形光阻層 與氧化物層’並製作圖案以形成第一圖案。第一材料層成 形於第一導體層’並以各向異性蝕刻法形成第一圖案的側 壁隔離物。接著使用隔離物做為蝕刻罩蝕刻第一導體層， 並以犧牲材料層做為止蝕層。在去除第一圖案 到的結構上成料二導簡。接糾各向躲㈣法=刻 24 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 線 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（） 第二導體層’並以犧牲材料層做為止银層。接 物與犧牲材料層，以形成電容器的基礎儲存電極。‘、離 接著，|103專利教導電介質材料(w〇N〇或五氧化鈦） 沈積於齡電極的表面。不過，這練料有它的缺點。例 如，ΟΝΟ的電介常數比五氧化鈦等材料低，不過‘處理 五氧化鈦的困難度相當，因為需要退火步驟，有使多晶矽 儲存電極氧化的傾向。 所幸，本發明可以很容易地克服這些缺點。特別是， 可以很容易地修改，103號專利中所教導的多晶矽基礎儲存 電極，以使其與高電介常數的電介質(如五氧化鈦)相容。 如本文所教’自對齊反應可產生儲存電極與電介質材料間 的導體蔽障層。關於此’自對齊反應包括任何反應製程， 它在儲存電極上產生導體蔽障層’而不會在蛾鄰的絕緣區 上產生導體，且不需用到製作圖案的步驟。例如，可利用 自對齊反應成形碎化物層’並在碎化物層上成形導電的氮 化物。 表2中所列的其它專利都可做相同的修改。在底部電 極完成後，可利用自對齊反應的製程產生導體的蔽障。在 此點’電容器的電介質可以使用任何種類的高電介常數材 料。 本發明也可結合溝式電容器。溝式電容器是的電極之 一是成形於半導體基材。基材52包括成形於絕緣層上的半 導體層(如SOI元件”另者，堆疊式電容器内也可成形溝 。具體實例可按前述方法實施。 -25 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 裝------ -- 訂--------詹--------------^----------- 經濟部智慧財產局員工消費合作社印製 A7 ------- --------- 玉·、發明說明（） ^16說明溝式電容器的DRAM，它利用本發明創新的 U在本例中，第-電極12包括如本文所述的多層結構 、。例如，石夕化物層（圖中未顯示)可使用自對齊的製程成形 於溝内。接著在魏物層上成形導電的氮化物層（圖中未 明確顯示）。接著成形電介質層1δ與第二電極M。成 電容器之DRAM元件的—⑽定方法，詳 5,317，177，亦併為本文參考。 寻 雖然至目前為止’所有的說明都與積體電路電容器有 關’，本發明也可應用到其它積體電路單元。例如，本發 ^的觀念可應用於其它魏電路巾的金制麟散，以及 氧化蔽障的應用’例如應用於特種積體電路(ASIC)及邏輯 疋件。金屬閘可使用的材料包括鎮、欽、石夕氮化紐/鎮、 石夕氮化鈇、氣化鈇、氛化紐、石夕氮她、或氮化包。這些 間可連同或不連同多晶石夕/氧化物(閘氧化物)成形。型應^ 於擴散蔽_包括錢化m⑽、魏化鈇、氮化鈥 、氣化I目、《夕氣化赵、或氮化包。 雖然本發明是參考幾個具體實例說明，但這些說明並 非是對本發明的限制。熟悉此方面技術的人士，參考文中 的說明，即可以明白各具體實例的修改與组合，以及本發 明的其它具體實例。因此，所附的申請專利範圍包括任何 此類的修改與具體實例。 -26- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） I---------CX·裝 ----I---訂- (請先閱讀背面之注意事項再填寫本頁)

Claims (1)

  1. 汾年 > 丨)日修 補允 > ί"· 利申請案87101147號 R(li：J>aie2t ΑΡΡ1η· No.87101147 修正基申請I利範圍+文‘―附件二 - tended Claims in Chinese-Rncl.II 六 經 濟 部 智 慧 財 產 局 員 工 消 費 合 社 印 製 t 〇〇干y月《7曰送呈） 申請專利範圍 CSubmitted on September f 7，1 "9) 1- 一種成形積體電路電容器的方法，該方法包括的步驟 有： 提供毗鄰於絕緣區域的基礎電極材料； 在基礎電極材料與毗鄰的絕緣區域上成形一層第一種 材料； 第一種材料與基礎電極材料反應，形成自對齊的電容 器； 在自對齊的電容器電極上成形電介質層；以及 在電介質層上成形第二電容器電極。 2. 根據申請專利範圍第1頊的方法，其中該基礎電極材料 包括矽。 3. 根據申請專利範圍第2頊的方法’其中第一種材料包括 矽化金屬。 4. 根據申請專利範圍第3頊的方法’其中的矽化金屬選擇 自：包、鈥、叙、鑛、麵、鈥、在巴、始、釘、链、銘 、及金屬合金。 5. 根據申請專利範圍第3頊的方法，其中自對齊電容器電 極成形的步驟包括在鈍氣缳境中加熱第一種材料與基 礎電極，以形成金屬矽化物。 6. 根據申請專利範圍第5頊的方法，其中該加熱步驟包括 快速熱退火步驟。 7. 根據申請專利範圍第3頊的方法’進一步包括在自對齊 的電容器電極上形成導電氮化物區域的步驟。 8. 根據申請專利範園第7頊的方法’其中成形導電氮化拍 -27- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公髮） (請先閲讀背面之注音w事項再填寫本頁)
    汾年 > 丨)日修 補允 > ί"· 利申請案87101147號 R(li：J>aie2t ΑΡΡ1η· No.87101147 修正基申請I利範圍+文‘―附件二 - tended Claims in Chinese-Rncl.II 六 經 濟 部 智 慧 財 產 局 員 工 消 費 合 社 印 製 t 〇〇干y月《7曰送呈） 申請專利範圍 CSubmitted on September f 7，1 "9) 1- 一種成形積體電路電容器的方法，該方法包括的步驟 有： 提供毗鄰於絕緣區域的基礎電極材料； 在基礎電極材料與毗鄰的絕緣區域上成形一層第一種 材料； 第一種材料與基礎電極材料反應，形成自對齊的電容 器； 在自對齊的電容器電極上成形電介質層；以及 在電介質層上成形第二電容器電極。 2. 根據申請專利範圍第1頊的方法，其中該基礎電極材料 包括矽。 3. 根據申請專利範圍第2頊的方法’其中第一種材料包括 矽化金屬。 4. 根據申請專利範圍第3頊的方法’其中的矽化金屬選擇 自：包、鈥、叙、鑛、麵、鈥、在巴、始、釘、链、銘 、及金屬合金。 5. 根據申請專利範圍第3頊的方法，其中自對齊電容器電 極成形的步驟包括在鈍氣缳境中加熱第一種材料與基 礎電極，以形成金屬矽化物。 6. 根據申請專利範圍第5頊的方法，其中該加熱步驟包括 快速熱退火步驟。 7. 根據申請專利範圍第3頊的方法’進一步包括在自對齊 的電容器電極上形成導電氮化物區域的步驟。 8. 根據申請專利範園第7頊的方法’其中成形導電氮化拍 -27- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公髮） (請先閲讀背面之注音w事項再填寫本頁)
    經 濟 部 智 慧 財 產 局 員 工 消 f 合 作 社 印 製 A8 B8 C8 D8 六、申請專利範圍 區域的步驟包括快速熱氮化的步驟。 9. 利範圍第1項的方法’其中該基礎電極的材 利* 抬1金'屬。 10. 根據申請專利範圍第9項的方法’其中的金屬選擇自： 鎢、鈦、鉉、锆、釕、及鉬。 . 11. 根據中請專利顧第9項的方法，其中自對齊 極成形的步驟包括氮化金屬基礎電極的步驟。 ％ 12. 根據巾請專利第方法，其中氮化的步驟包 括快速熱氮化的步驟。 I3·根射料概哪丨酬核，其巾該電介 高電介常數的材料。 14. 根據申請專利範園第1項的方法’其中電介質層包括五 氧化輕。 15. 根齡請專利範圍到項的方法’財電介魏包 酸结錯。 16. 根據巾請專利範圍第丨項的方法，其中電介質層包括欽 酸鋰鋇。 17. 根據申請專利範圍第！項的方法’其中電介質層包括欽 酸總。 18. 根據申請專利範圍第丨頊的方法，其中第二 的材料包括選擇自：氮化鈇、氛化欽銘、二= 、氮化矽钽、氮化矽鎢、氮化鎢與氮化鉬。 19. 根據申請專利範固第丨項的方法，其中自對齊電容器電 極成形的步驟，進一步包括在完成基礎電極材料與第 -28 - ----------ο -裝------— I 訂---------Φ (請先閲讀背面之注意事項再填寫本頁) 國國家標準（CNS)A4規格（2i〇X297公釐） 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 一種材料反應後，移除所有未反應之第一種材料的步 驟。 20. —種積體電路電容器，包括： 矽區域； 沈積於半導體區域上的;5夕化物區域； 沈積於矽化物區域上的導電氮化物區域； 沈積於碎化物區域上的電介質層；以及 沈積於電介質層上的導電層。 21. 根據申請專利範圍第2〇項的電容器，其中矽化物層的 材料包括選擇自：矽化鈕、矽化鈦、矽化鋁、矽化鎢 、矽化鉬、矽化鈷、以及鈔化金屬合金。 22. 根據申請專利範圍第2〇項的電容器，其中導電氮化物 層的材料包括選擇自：氮化矽鈕、氮化矽鈦、氮化矽 鎢、氮化矽鉬、氮化矽鈷、氮化鈦鋁、以及氮化鎢。 23. 根據申請專利範圍第2〇項的電容器，其中的電介質層 包括氧化物與氮化物材料。 24. 根據申請專利範圍第20項的電容器，其中的電介質層 包括選擇自：五氧化钽、鈦酸锆鉛、鈦酸鳃鋇、及鈦 酸總。 25. —種積體電路電容器，包括： 半導體區域； 沈積於半導體區域上的導電氮化物區域，該電容器氮 化物區域的材料包括耐高溫的金屬與矽。 在導電氮化物區域上沈積電介質層；以及 -29- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公髮〉 ----------裝--- (請先閱讀背面之汔意事項再填寫本頁) . A8 B8 C8 D8 六、申請專利範圍 在電介質層上沈積導電層。 --------I--丨裂· 1 I {請先閲讀背面之生意事項再填寫本頁) 26·根據申請專利範圍第25項的電容器，其中的導電氮化 區域的材料包括選擇自：钽-矽-氮化物、鈦-矽-氮化物 、鎢-咬-氮化物、鉬-石夕-氮化物、鈷命_氮化物。 27. 根據申請專利範園第25項的電容器，其中的電介質層 包括氧化物層與氮化物層。 28. 根據申請專利範園第25項的電容器’其中電介質層的 材料選擇自：五氧化忽、鈥酸锆錯、欽酸想鋇、及鈥 酸鳃。 29. —種成形半導體結構的方法，該方法包括的步驟有： 成形非平面形狀的儲存節點，該儲存節點毗鄰絕緣區 域； 在儲存節點上成形一矽化物金屬層； 部分的金屬層與儲存節點反應形成矽化物層； 去除絕緣區域上未反應的金屬層； 在矽化物層上成形導電的氮化物層；以及 在電介質層上成形導電層。 經濟部智慧財產局員工消費合作社印製 30‘根據申請專利範圍第29項的方法，其中成形導電氮化 物層的步驟消耗矽化物層。 31. 根據申請專利範圍第29項的方法，其中半導體區域包 括多晶矽’以及其中構成電介質層的材料選擇自：五 乳化纽、欽酸結錯、欽酸想鋇、及鈥酸總。 32. 根據申請專利範圍第29頃的方法，其中導電氮化物成 形的步驟包括在氮氣的環境中反應矽化物層。 -30- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 驟有： A8 B8 C8 D8 六、申請專利範圍 33. —種成形記憶體元件的方法，該方法包括的步 提供矽基材； 在矽基材表面成形通路電晶體，該路通電晶體包括 一與第二源/汲區域及閘； 弟 成形字元線並與第一源/汲區域電性耦合； 成形儲存節點的基礎電極並與第二源/汲區域電性耦入 在基礎電極上成形第一種材料層； 第一材料與基礎電極反應以形成自對齊健存節點. 去除第一種材料任何未反應的部分； 在氮氣環境中反應自對齊儲存極板，以使儲存節點的 外表面構成導電的氮化物； 在儲存極板上成形電介質層；以及 在電介質層上成形格極板導體。 34. —種製造積體半導體記憶體元件之電容器結構的方法 ’該方法包括的步驟有： 在半導體基材上成形犧牲材料； 在該犧牲材料層上成形第一導電層； 在該第一導電層上成形光阻層與氧化物層； 在光阻層上製作圖案並使該氧化物層形成第一圖案； 在該第一導電層上成形第一材料層； 以各向異性的方法蝕刻該第一材料層，藉以在該第一 圖案的側壁上形成隔離物； 用該隔離物做為蝕刻罩蝕刻該第一導電層，並以該犧 -31 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝 經濟部智慧財產局員工消費合作社印製 — — — — — — — —— — — — — — — — — —----------I — A8 B8 C8 D8 六、申請專利範圍 牲材料層做為止银層； 去除該第一圖案；接著 在所產生的結構上成形第二導電層； 以各向異性的方法蝕刻該第二導電層，並以該犧牲材 料層做為止银層； 去除該隔離物及該犧牲材料層藉以形成電容器的基礎 電極； 在基礎儲存電極上成形第一種導電材料層； 使第一種導電材料與基礎儲存電極間產生自對齊反應 ， 在第一導電材料上成形電介質層；以及 在電介質層上成形導電層。 ----------Q -裝—— (請先閱讀背面之注意事項再填寫本頁) )aJI - 經濟部智慧財產局員工消費合作社印製 -32- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）
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