JPH10223863A - 集積回路コンデンサ - Google Patents
集積回路コンデンサInfo
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Abstract
(57)【要約】
【課題】 酸化に対し良好な耐性を有しかつ大きな仕事
関数を有する自己整合電極を備えた集積回路コンデンサ
を提供する。 【解決手段】 本発明のコンデンサの作成は、絶縁体領
域２６に隣接するベース電極１８で開始する。このベー
ス電極１８は、ポリシリコンまたは金属のいずれかを有
することができる。ケイ化物化される金属のような第１
部材の層２８が、ベース電極１８の上および隣接する絶
縁体領域の上に作成される。その後、自己整合コンデン
サ電極１２が、ベース電極１８と第１部材２８とを反応
させそして絶縁体領域２６から第１部材２８の未反応の
部分を除去することにより作成される。その後、自己整
合コンデンサ電極１２の上に誘電体層１６を作成しそし
て誘電体層１６の上に第２コンデンサ電極１４を作成す
ることにより、コンデンサが完成する。
関数を有する自己整合電極を備えた集積回路コンデンサ
を提供する。 【解決手段】 本発明のコンデンサの作成は、絶縁体領
域２６に隣接するベース電極１８で開始する。このベー
ス電極１８は、ポリシリコンまたは金属のいずれかを有
することができる。ケイ化物化される金属のような第１
部材の層２８が、ベース電極１８の上および隣接する絶
縁体領域の上に作成される。その後、自己整合コンデン
サ電極１２が、ベース電極１８と第１部材２８とを反応
させそして絶縁体領域２６から第１部材２８の未反応の
部分を除去することにより作成される。その後、自己整
合コンデンサ電極１２の上に誘電体層１６を作成しそし
て誘電体層１６の上に第２コンデンサ電極１４を作成す
ることにより、コンデンサが完成する。
Description
【０００１】
【発明の属する技術分野】本発明は全体的にいえば、半
導体デバイスに関する。さらに詳細にいえば、本発明は
集積回路コンデンサおよびその製造法に関する。
導体デバイスに関する。さらに詳細にいえば、本発明は
集積回路コンデンサおよびその製造法に関する。
【０００２】
【発明が解決しようとする課題】集積回路（例えば、ダ
イナミック・ランダム・アクセス・メモリ）の集積度が
増大しているので、コンデンサのような電気的デバイス
に対して誘電率の大きな部材を用いる必要性がますます
増大している。全体的にいえば、コンデンサの静電容量
はその誘電体と接触している電極の表面積に直接に関係
しているが、しかし電極の容積に大幅に影響されること
はない。単位面積当りの静電容量を大きくするために最
近よく用いられる方法は、ＳｉＯ2 またはＳｉＯ2 ／Ｓ
ｉ3 Ｎ4 を誘電体として用いたトレンチ・コンデンサお
よび積層コンデンサのように形状を工夫することによ
り、単位面積当りの表面積を増加させる方法である。 2
56メガビットや１ギガビットのＤＲＡＭのようなデバイ
スに対しては、この方式はその製造可能性の観点におい
て非常に困難である。
イナミック・ランダム・アクセス・メモリ）の集積度が
増大しているので、コンデンサのような電気的デバイス
に対して誘電率の大きな部材を用いる必要性がますます
増大している。全体的にいえば、コンデンサの静電容量
はその誘電体と接触している電極の表面積に直接に関係
しているが、しかし電極の容積に大幅に影響されること
はない。単位面積当りの静電容量を大きくするために最
近よく用いられる方法は、ＳｉＯ2 またはＳｉＯ2 ／Ｓ
ｉ3 Ｎ4 を誘電体として用いたトレンチ・コンデンサお
よび積層コンデンサのように形状を工夫することによ
り、単位面積当りの表面積を増加させる方法である。 2
56メガビットや１ギガビットのＤＲＡＭのようなデバイ
スに対しては、この方式はその製造可能性の観点におい
て非常に困難である。
【０００３】静電容量を大きくするまた別の方式は、誘
電率の大きな誘電体部材を用いることである。（Ｂａ、
Ｓｒ）ＴｉＯ3 （ＢＳＴ）のような多くのペロブスカイ
ト型部材、強誘電体、または誘電率の大きな部材（下記
ではＨＤＣ（high dielectric constant）部材と略称す
る）は、通常、標準的なＳｉＯ2 −Ｓｉ3 Ｎ4 −ＳｉＯ
2 （ＯＮＯ）コンデンサよりははるかに大きな静電容量
を有する。これらのＨＤＣ部材に対する電極として、種
々の金属および金属化合物、および白金のような典型貴
金属、およびＲｕＯ2 のような導電性酸化物を用いるこ
とが提案されている。
電率の大きな誘電体部材を用いることである。（Ｂａ、
Ｓｒ）ＴｉＯ3 （ＢＳＴ）のような多くのペロブスカイ
ト型部材、強誘電体、または誘電率の大きな部材（下記
ではＨＤＣ（high dielectric constant）部材と略称す
る）は、通常、標準的なＳｉＯ2 −Ｓｉ3 Ｎ4 −ＳｉＯ
2 （ＯＮＯ）コンデンサよりははるかに大きな静電容量
を有する。これらのＨＤＣ部材に対する電極として、種
々の金属および金属化合物、および白金のような典型貴
金属、およびＲｕＯ2 のような導電性酸化物を用いるこ
とが提案されている。
【０００４】１つの例としてヤマミチ（Yamamichi ）ほ
かは、ＲｕＯ2 ／Ｒｕ／ＴｉＮ／ＴｉＳｉx 記憶ノード
を備えた（Ｂａ、Ｓｒ）ＴｉＯ3 （ＢＳＴ）をベースと
する積層コンデンサを開示している。「ギガビット・ス
ケールのＤＲＡＭに対するＲｕＯ2 ／Ｒｕ／ＴｉＮ／Ｔ
ｉＳｉx 記憶ノードを備えたＥＣＲ ＭＯＣＶＤ（Ｂ
ａ、Ｓｒ）ＴｉＯ3 をベースとする積層コンデンサ技術
（Ａｎ ＥＣＲ ＭＯＣＶＤ（Ｂａ、Ｓｒ）ＴｉＯ3 b
ased stacked capacitor technology with ＲｕＯ2 ／
Ｒｕ／ＴｉＮ／ＴｉＳｉx storage nodes for Gbit-sc
ale DRAMs 」、ＩＥＤＭ、119 頁、1995年。この工程に
おいて、完全に平坦なポリシリコン・プラグが作成され
る。そしてその後、50ナノメートルのチタン層と50ｎｍ
のＴｉＮ層とがＴｉ金属ターゲットを用いて沈着され
る。この２重層が 700℃で30秒間Ｎ2雰囲気中で高速熱
焼鈍しにより処理され、それによりＴｉＳｉx ケイ化物
層が作成される。さらに、ＲｕＯ2 とＢＳＴ沈着層との
間に50ｎｍ〜 100ｎｍの金属Ｒｕ層が挿入される。
かは、ＲｕＯ2 ／Ｒｕ／ＴｉＮ／ＴｉＳｉx 記憶ノード
を備えた（Ｂａ、Ｓｒ）ＴｉＯ3 （ＢＳＴ）をベースと
する積層コンデンサを開示している。「ギガビット・ス
ケールのＤＲＡＭに対するＲｕＯ2 ／Ｒｕ／ＴｉＮ／Ｔ
ｉＳｉx 記憶ノードを備えたＥＣＲ ＭＯＣＶＤ（Ｂ
ａ、Ｓｒ）ＴｉＯ3 をベースとする積層コンデンサ技術
（Ａｎ ＥＣＲ ＭＯＣＶＤ（Ｂａ、Ｓｒ）ＴｉＯ3 b
ased stacked capacitor technology with ＲｕＯ2 ／
Ｒｕ／ＴｉＮ／ＴｉＳｉx storage nodes for Gbit-sc
ale DRAMs 」、ＩＥＤＭ、119 頁、1995年。この工程に
おいて、完全に平坦なポリシリコン・プラグが作成され
る。そしてその後、50ナノメートルのチタン層と50ｎｍ
のＴｉＮ層とがＴｉ金属ターゲットを用いて沈着され
る。この２重層が 700℃で30秒間Ｎ2雰囲気中で高速熱
焼鈍しにより処理され、それによりＴｉＳｉx ケイ化物
層が作成される。さらに、ＲｕＯ2 とＢＳＴ沈着層との
間に50ｎｍ〜 100ｎｍの金属Ｒｕ層が挿入される。
【０００５】不幸なことに、ＨＤＣ誘電体と両立する部
材はその処理が困難である傾向がある。例えば、ヤマミ
チ（Yamamichi ）ほかはＲｕＯ2 の単純なブロック構造
だけを開示している。シリコン、酸化物および窒化物の
ような部材を処理することに対しては、多くの工学的な
研究がなされてきたが、通常はあまり用いられない特殊
な部材は研究対象にはそれ程ならなかった。したがっ
て、通常に用いられている以外の部材を沈着しそしてエ
ッチングを行う技術は、十分には分かっていない。その
ために、単純な構造体を除いて、ＨＤＣ部材を用いるこ
とは現在は困難である。
材はその処理が困難である傾向がある。例えば、ヤマミ
チ（Yamamichi ）ほかはＲｕＯ2 の単純なブロック構造
だけを開示している。シリコン、酸化物および窒化物の
ような部材を処理することに対しては、多くの工学的な
研究がなされてきたが、通常はあまり用いられない特殊
な部材は研究対象にはそれ程ならなかった。したがっ
て、通常に用いられている以外の部材を沈着しそしてエ
ッチングを行う技術は、十分には分かっていない。その
ために、単純な構造体を除いて、ＨＤＣ部材を用いるこ
とは現在は困難である。
【０００６】
【課題を解決するための手段】本発明により、ダイナミ
ック・ランダム・アクセス・メモリ（ＤＲＡＭ）を含む
広範囲のデバイスに対して用いることができる集積回路
コンデンサが得られる。ＤＲＡＭの寸法がますます小さ
くなってきているのでそして集積度が４倍だけ増大する
ことに対応する時、その記憶セルはますます小さくなっ
ていくが、一方、要求される蓄積電荷はほぼ同じままで
ある。従来の酸化窒化物（Ｎ／Ｏ）誘電体は、Ｔａ2 Ｏ
5 、Ｂａ1-x Ｓｒx ＴｉＯ3 （ＢＳＴ）、ＳｒＴｉＯ3
およびＰｂ1-x Ｚｒx ＴｉＯ3 （ＰＺＴ）のような誘電
率の大きな部材よりも、単位面積当りに小さな蓄積電荷
を有する。したがって、小さな記憶セルの中に大きな蓄
積電荷密度を提供するために、誘電率の大きな部材を用
いた金属・絶縁体・金属（ＭＩＭ）コンデンサが提案さ
れている。
ック・ランダム・アクセス・メモリ（ＤＲＡＭ）を含む
広範囲のデバイスに対して用いることができる集積回路
コンデンサが得られる。ＤＲＡＭの寸法がますます小さ
くなってきているのでそして集積度が４倍だけ増大する
ことに対応する時、その記憶セルはますます小さくなっ
ていくが、一方、要求される蓄積電荷はほぼ同じままで
ある。従来の酸化窒化物（Ｎ／Ｏ）誘電体は、Ｔａ2 Ｏ
5 、Ｂａ1-x Ｓｒx ＴｉＯ3 （ＢＳＴ）、ＳｒＴｉＯ3
およびＰｂ1-x Ｚｒx ＴｉＯ3 （ＰＺＴ）のような誘電
率の大きな部材よりも、単位面積当りに小さな蓄積電荷
を有する。したがって、小さな記憶セルの中に大きな蓄
積電荷密度を提供するために、誘電率の大きな部材を用
いた金属・絶縁体・金属（ＭＩＭ）コンデンサが提案さ
れている。
【０００７】コンデンサの作成は、絶縁体領域に隣接す
るベース電極部材で開始する。このベース電極部材は、
ポリシリコンまたは金属で構成することができる。ベー
ス電極の上および隣接する絶縁体領域の上に、ケイ化物
化される金属のような第１部材の層が作成される。その
後、第１部材とベース電極部材が反応することにより、
そして第１部材の未反応の部分を絶縁体領域から除去す
ることにより、自己整合したコンデンサ電極を作成する
ことができる。その後、この自己整合コンデンサ電極の
上に誘電体層を作成することにより、そしてこの誘電体
層の上に第２コンデンサ電極を作成することによって、
コンデンサが完成する。誘電体層および／または第２コ
ンデンサ電極のおのおのは、記憶ノードと整合している
ことができるが、しかし必ず整合していなければならな
いわけではない。
るベース電極部材で開始する。このベース電極部材は、
ポリシリコンまたは金属で構成することができる。ベー
ス電極の上および隣接する絶縁体領域の上に、ケイ化物
化される金属のような第１部材の層が作成される。その
後、第１部材とベース電極部材が反応することにより、
そして第１部材の未反応の部分を絶縁体領域から除去す
ることにより、自己整合したコンデンサ電極を作成する
ことができる。その後、この自己整合コンデンサ電極の
上に誘電体層を作成することにより、そしてこの誘電体
層の上に第２コンデンサ電極を作成することによって、
コンデンサが完成する。誘電体層および／または第２コ
ンデンサ電極のおのおのは、記憶ノードと整合している
ことができるが、しかし必ず整合していなければならな
いわけではない。
【０００８】１つの特定の実施例では、不純物が添加さ
れたポリシリコンで作成された底部電極が、従来のフォ
トレジストおよびエッチングを用いてパターンに作成さ
れる。化学蒸気沈着（ＣＶＤ、chemical vapor deposit
ion ）による金属沈着の後に高速熱焼鈍し（ＲＴＡ、ra
pid thermal anneal）を用いたケイ化物化工程により、
整合したケイ化物層が底部電極に沿って作成される。ケ
イ化物化されない金属層は、エッチングにより選択的に
除去される。Ｎ2 またはＮＨ3 と高速熱窒化物化（ＲＮ
Ｔ、rapid thermal nitridation ）とを用いた窒化物化
工程が行われて、底部電極に沿って金属窒化物の導電体
層が作成される。したがってこの工程の期間中、隣接す
るすべての酸化物領域の表面の上に薄いＳｉＯＮ層を作
成することができる。底部電極の上に誘電体と頂部極板
が順次に沈着され、それにより自己整合ＭＩＭコンデン
サが作成される。
れたポリシリコンで作成された底部電極が、従来のフォ
トレジストおよびエッチングを用いてパターンに作成さ
れる。化学蒸気沈着（ＣＶＤ、chemical vapor deposit
ion ）による金属沈着の後に高速熱焼鈍し（ＲＴＡ、ra
pid thermal anneal）を用いたケイ化物化工程により、
整合したケイ化物層が底部電極に沿って作成される。ケ
イ化物化されない金属層は、エッチングにより選択的に
除去される。Ｎ2 またはＮＨ3 と高速熱窒化物化（ＲＮ
Ｔ、rapid thermal nitridation ）とを用いた窒化物化
工程が行われて、底部電極に沿って金属窒化物の導電体
層が作成される。したがってこの工程の期間中、隣接す
るすべての酸化物領域の表面の上に薄いＳｉＯＮ層を作
成することができる。底部電極の上に誘電体と頂部極板
が順次に沈着され、それにより自己整合ＭＩＭコンデン
サが作成される。
【０００９】その結果得られる構造体により、新規な集
積回路コンデンサが得られる。１つの実施例ではこのコ
ンデンサは、半導体領域と、この半導体領域の上に配置
されたケイ化物層と、このケイ化物層の上に配置された
導電性窒化物層と、このケイ化物層の上に配置された誘
電体層と、この誘電体層の上に配置された導電体層とを
有する。第２実施例によるコンデンサは、半導体領域を
有する第１電極と、この半導体領域の上に配置された導
電性窒化物層とを有する。この導電性窒化物層は金属ケ
イ化物を有する。
積回路コンデンサが得られる。１つの実施例ではこのコ
ンデンサは、半導体領域と、この半導体領域の上に配置
されたケイ化物層と、このケイ化物層の上に配置された
導電性窒化物層と、このケイ化物層の上に配置された誘
電体層と、この誘電体層の上に配置された導電体層とを
有する。第２実施例によるコンデンサは、半導体領域を
有する第１電極と、この半導体領域の上に配置された導
電性窒化物層とを有する。この導電性窒化物層は金属ケ
イ化物を有する。
【００１０】本発明は、自己整合コンデンサ極板を作成
するための独自の工程を開示している。さらに、この自
己整合電極は酸化に対する耐性が良好であり、そして大
きな仕事関数を有する。例えば導電性窒化物電極は、純
粋な金属電極よりも酸化に対する耐性が良好であり、そ
して純粋な金属電極よりも大きな仕事関数を有する。こ
れらの導電性窒化物は直接にコンデンサ電極として用い
ることができる、またはＢＳＴ沈着またはＰＺＴ沈着に
対して典型的な場合に必要である電極拡散障壁体として
用いることができる。特に、この自己整合導電性窒化物
電極はＴａ2 Ｏ 5 に対して適切である。
するための独自の工程を開示している。さらに、この自
己整合電極は酸化に対する耐性が良好であり、そして大
きな仕事関数を有する。例えば導電性窒化物電極は、純
粋な金属電極よりも酸化に対する耐性が良好であり、そ
して純粋な金属電極よりも大きな仕事関数を有する。こ
れらの導電性窒化物は直接にコンデンサ電極として用い
ることができる、またはＢＳＴ沈着またはＰＺＴ沈着に
対して典型的な場合に必要である電極拡散障壁体として
用いることができる。特に、この自己整合導電性窒化物
電極はＴａ2 Ｏ 5 に対して適切である。
【００１１】
【発明の実施の形態】添付図面を参照しての下記説明に
より、本発明の前記特徴をさらによく理解することがで
きるであろう。
より、本発明の前記特徴をさらによく理解することがで
きるであろう。
【００１２】種々の実施例の製造法および利用法を下記
で詳細に説明する。けれども、本発明は多くの応用可能
な発明の概念を提供し、そしてこれらの発明の概念は広
範囲の具体的な場合に対して適用できることが理解され
るはずである。下記で説明される特定の実施例は本発明
の製造法および利用法を単に例示したものであって、本
発明の範囲がこれらの実施例に限定されることを意味す
るものではない。
で詳細に説明する。けれども、本発明は多くの応用可能
な発明の概念を提供し、そしてこれらの発明の概念は広
範囲の具体的な場合に対して適用できることが理解され
るはずである。下記で説明される特定の実施例は本発明
の製造法および利用法を単に例示したものであって、本
発明の範囲がこれらの実施例に限定されることを意味す
るものではない。
【００１３】本発明に従う構造体をまず説明する。次
に、１つの簡単な構造体の１つの製造法を説明する。最
後に、１つの特定の応用、すなわちダイナミック・ラン
ダム・アクセス・メモリ、に関連して本発明を説明す
る。
に、１つの簡単な構造体の１つの製造法を説明する。最
後に、１つの特定の応用、すなわちダイナミック・ラン
ダム・アクセス・メモリ、に関連して本発明を説明す
る。
【００１４】図１は、本発明の第１実施例である集積回
路コンデンサ１０の概要図である。図１および図２以下
の各図は、種々のレベルの層が必ずしも同じ尺度で描か
れているわけではない。具体的な寸法は必要な時に説明
されるであろう。
路コンデンサ１０の概要図である。図１および図２以下
の各図は、種々のレベルの層が必ずしも同じ尺度で描か
れているわけではない。具体的な寸法は必要な時に説明
されるであろう。
【００１５】コンデンサ１０は、第１電極１２と、第２
電極１４と、誘電体層１６とを有する。他のすべてのコ
ンデンサと同じように、誘電体層１６は第１電極１２と
第２電極１４とを分離する。セルの静電容量はＣs ／Ａ
＝ε0 εr ／ｔで表すことができる。ここで、Ｃs は記
憶セルの静電容量、Ａはコンデンサの全表面積、ｔは誘
電体膜の厚さ、ε0 は真空の誘電率、εr は相対誘電率
である。先行技術のコンデンサは誘電率（ｋ）の大きな
層１６を用いている。この場合、誘電率の大きな部材と
は誘電率が約50またはそれ以上である部材を指してい
る。この性質を有するすべての部材を包含することがで
きる。特定の部材がまた開示されるであろう。特定の部
材が説明される時、誘電率の大きな部材が好ましいが、
しかし誘電率が大きいことが必ずしも必要であるわけで
はない。
電極１４と、誘電体層１６とを有する。他のすべてのコ
ンデンサと同じように、誘電体層１６は第１電極１２と
第２電極１４とを分離する。セルの静電容量はＣs ／Ａ
＝ε0 εr ／ｔで表すことができる。ここで、Ｃs は記
憶セルの静電容量、Ａはコンデンサの全表面積、ｔは誘
電体膜の厚さ、ε0 は真空の誘電率、εr は相対誘電率
である。先行技術のコンデンサは誘電率（ｋ）の大きな
層１６を用いている。この場合、誘電率の大きな部材と
は誘電率が約50またはそれ以上である部材を指してい
る。この性質を有するすべての部材を包含することがで
きる。特定の部材がまた開示されるであろう。特定の部
材が説明される時、誘電率の大きな部材が好ましいが、
しかし誘電率が大きいことが必ずしも必要であるわけで
はない。
【００１６】誘電率の大きな部材の例として、Ｔａ2 Ｏ
5 、ＢＳＴ、ＳｒＴｉＯ3 およびＰＺＴがある。誘電率
の大きなこれらの部材は、典型的には、酸素の雰囲気中
で金属有機物化学蒸気沈着（ＭＯＣＶＤ、metal-organi
c chemical vapor deposition ）により成長される。そ
の結果、底部電極は酸化に対して耐性のある電極でなけ
ればならない。もし誘電率ｋの大きな誘電体膜１６が直
接に沈着されるならば、従来のポリシリコンの底部電極
はＳｉＯ2 層を形成するであろうから、金属電極または
導電性の窒化物電極は、典型的には、誘電率の大きな誘
電体を用いることと一緒に含まれる。
5 、ＢＳＴ、ＳｒＴｉＯ3 およびＰＺＴがある。誘電率
の大きなこれらの部材は、典型的には、酸素の雰囲気中
で金属有機物化学蒸気沈着（ＭＯＣＶＤ、metal-organi
c chemical vapor deposition ）により成長される。そ
の結果、底部電極は酸化に対して耐性のある電極でなけ
ればならない。もし誘電率ｋの大きな誘電体膜１６が直
接に沈着されるならば、従来のポリシリコンの底部電極
はＳｉＯ2 層を形成するであろうから、金属電極または
導電性の窒化物電極は、典型的には、誘電率の大きな誘
電体を用いることと一緒に含まれる。
【００１７】１つの例として、ポリシリコンの頂部の上
にＣＶＤタングステン極板を底部電極として備えた蓄積
誘電体に対し、先行技術の１つの論文はＴａ2 Ｏ5 を用
いることを提案している。Ｔ．カガ（Ｔ．Kaga）名の論
文「１ギガビットＤＲＡＭに対する0.29μｍ2 ＭＩＭ−
ＣＲＯＷＮセルおよび処理技術（A 0.29μｍ2 MIM-CROW
N Cell and Process Technologies for 1-Gigabit DRAM
s ）」、ＩＥＤＭ、927 頁、1994年を参照されたい。タ
ングステン電極は 400℃以上の温度で酸化される。した
がって、この部材は誘電率ｋの大きな誘電体電極に対す
る良好な候補部材ではない。それは、誘電体の形成期間
中にこの部材が酸化されるからである。ポリシリコンの
上に沈着された白金、パラジウムおよびアルミニウムの
ような他のＣＶＤ金属、またはＴａＳｉＮ、ＴｉＳｉ
Ｎ、ＷＮ、ＴｉＮおよびＴｉＡｌＮのような導電性窒化
物がまた、底部電極に対して提案されている。しかしこ
れらの部材は、付加的なパターン作成工程およびエッチ
ング処理工程を必要とする。さらに、前記のＣＶＤ工程
は、最近は、利用可能な工程ではないまたは成熟した工
程ではないのいずれかである。容易に集積化できる電極
および確固とした工程を得るために、誘電率ｋの大きな
誘電体と共に用いることができる集積回路コンデンサに
対する自己整合底部電極処理工程が、本発明において開
示される。
にＣＶＤタングステン極板を底部電極として備えた蓄積
誘電体に対し、先行技術の１つの論文はＴａ2 Ｏ5 を用
いることを提案している。Ｔ．カガ（Ｔ．Kaga）名の論
文「１ギガビットＤＲＡＭに対する0.29μｍ2 ＭＩＭ−
ＣＲＯＷＮセルおよび処理技術（A 0.29μｍ2 MIM-CROW
N Cell and Process Technologies for 1-Gigabit DRAM
s ）」、ＩＥＤＭ、927 頁、1994年を参照されたい。タ
ングステン電極は 400℃以上の温度で酸化される。した
がって、この部材は誘電率ｋの大きな誘電体電極に対す
る良好な候補部材ではない。それは、誘電体の形成期間
中にこの部材が酸化されるからである。ポリシリコンの
上に沈着された白金、パラジウムおよびアルミニウムの
ような他のＣＶＤ金属、またはＴａＳｉＮ、ＴｉＳｉ
Ｎ、ＷＮ、ＴｉＮおよびＴｉＡｌＮのような導電性窒化
物がまた、底部電極に対して提案されている。しかしこ
れらの部材は、付加的なパターン作成工程およびエッチ
ング処理工程を必要とする。さらに、前記のＣＶＤ工程
は、最近は、利用可能な工程ではないまたは成熟した工
程ではないのいずれかである。容易に集積化できる電極
および確固とした工程を得るために、誘電率ｋの大きな
誘電体と共に用いることができる集積回路コンデンサに
対する自己整合底部電極処理工程が、本発明において開
示される。
【００１８】この目的を達成するために、図１に多層構
造体を有する第１電極１２が示されている。例えば第１
電極１２は、半導体領域１８と、金属層２０と、導電性
拡散障壁層２２とを有する。
造体を有する第１電極１２が示されている。例えば第１
電極１２は、半導体領域１８と、金属層２０と、導電性
拡散障壁層２２とを有する。
【００１９】好ましい実施例では、半導体領域１８はシ
リコンで構成される。ただし、半導体領域１８を他の部
材で構成することも可能である。ポリシリコンは好まし
い部材である。それは、シリコン構造体の処理工程に関
しては多くの技術情報が既に得られているからである。
それとは異なって、シリコンに代わる部材をまた用いる
こともできる。また別の実施例では、半導体領域１８は
金属領域で置き換えることができる。このような１つの
実施例は、出願中特許シリアル番号第60/036,998号（TI
-21973）にさらに詳細に開示されている。
リコンで構成される。ただし、半導体領域１８を他の部
材で構成することも可能である。ポリシリコンは好まし
い部材である。それは、シリコン構造体の処理工程に関
しては多くの技術情報が既に得られているからである。
それとは異なって、シリコンに代わる部材をまた用いる
こともできる。また別の実施例では、半導体領域１８は
金属領域で置き換えることができる。このような１つの
実施例は、出願中特許シリアル番号第60/036,998号（TI
-21973）にさらに詳細に開示されている。
【００２０】層２０は、ケイ化物層で構成されることが
好ましい。ケイ化タンタル（ＴａＳｉx ）、ケイ化チタ
ン（ＴｉＳｉx ）、ケイ化アルミニウム（ＡｌＳ
ｉx ）、ケイ化タングステン（ＷＳｉx ）、ケイ化モリ
ブデン（ＭｏＳｉx ）、ケイ化コバルト（ＣｏＳ
ｉx ）、および金属合金のケイ化物を含む多数の他の部
材を用いることができる。層２０の厚さは、約３ｎｍか
ら約 100ｎｍまでの範囲であることができる。薄い層ほ
ど加わるストレスが小さい傾向があるので、典型的に
は、少なくとも約３ｎｍの厚さが用いられる。
好ましい。ケイ化タンタル（ＴａＳｉx ）、ケイ化チタ
ン（ＴｉＳｉx ）、ケイ化アルミニウム（ＡｌＳ
ｉx ）、ケイ化タングステン（ＷＳｉx ）、ケイ化モリ
ブデン（ＭｏＳｉx ）、ケイ化コバルト（ＣｏＳ
ｉx ）、および金属合金のケイ化物を含む多数の他の部
材を用いることができる。層２０の厚さは、約３ｎｍか
ら約 100ｎｍまでの範囲であることができる。薄い層ほ
ど加わるストレスが小さい傾向があるので、典型的に
は、少なくとも約３ｎｍの厚さが用いられる。
【００２１】好ましい実施例では、電極層２２は導電性
窒化物層で構成される。この層のために用いることがで
きる部材には、Ｔａ−Ｓｉ−Ｎ、Ｔｉ−Ｓｉ−Ｎ、Ｗ−
Ｓｉ−Ｎ、Ｔｉ−Ｎ、Ｍｏ−Ｓｉ−Ｎ、Ｔｉ−Ａｌ−
Ｎ、Ｗ−Ｎ、Ｍｏ−Ｎ、および金属合金シリコンの窒化
物が含まれる。（この特許では、化学記号の中に用いら
れているダッシュ−は、化合物の中のそれぞれの元素が
等しい割合で存在していないかも知れないということを
示している記号である。不適切な実験を行なわない限
り、当業者は正しい化合物を得るであろう。）他の実施
例では、他の３元の（またはさらに多元の）アモルファ
ス窒化物（例えば、Ｔａ−Ｂ−Ｎ、Ｔｉ−Ｂ−Ｎ）、新
型の導電性窒化物（例えば、Ｚｒの窒化物、Ｈｆの窒化
物、Ｙの窒化物、Ｓｃの窒化物、Ｌａの窒化物、および
他の希土類元素の窒化物、ｎ欠乏形Ａｌ窒化物、不純物
が添加されたＡｌ窒化物、Ｍｇの窒化物、Ｃａの窒化
物、Ｓｒの窒化物、Ｂａの窒化物）、またはこれらの新
型の導電性窒化物とＴｉＮ、ＧａＮ、Ｎｉの窒化物、Ｃ
ｏの窒化物、Ｔａの窒化物、およびＷの窒化物のような
通常のシリコン処理部材との合金、とを含む他の障壁層
２２を用いることができる。それに加えて、Ｐｔ−Ｓｉ
−Ｎ、Ｐｄ−Ｓｉ−Ｏ、Ｐｄ−Ｂ−（Ｏ、Ｎ）、Ｐｄ−
Ａｌ−Ｎ、Ｒｕ−Ｓｉ−（Ｏ、Ｎ）、Ｉｒ−Ｓｉ−Ｏ、
Ｒｅ−Ｓｉ−Ｎ、Ｒｈ−Ａｌ−Ｏ、Ａｕ−Ｓｉ−Ｎ、お
よびＡｇ−Ｓｉ−Ｎのような貴金属絶縁体合金を用いる
ことができる。さらに障壁層２２は、前記部材の組み合
わせを有する多重層で構成することができる。
窒化物層で構成される。この層のために用いることがで
きる部材には、Ｔａ−Ｓｉ−Ｎ、Ｔｉ−Ｓｉ−Ｎ、Ｗ−
Ｓｉ−Ｎ、Ｔｉ−Ｎ、Ｍｏ−Ｓｉ−Ｎ、Ｔｉ−Ａｌ−
Ｎ、Ｗ−Ｎ、Ｍｏ−Ｎ、および金属合金シリコンの窒化
物が含まれる。（この特許では、化学記号の中に用いら
れているダッシュ−は、化合物の中のそれぞれの元素が
等しい割合で存在していないかも知れないということを
示している記号である。不適切な実験を行なわない限
り、当業者は正しい化合物を得るであろう。）他の実施
例では、他の３元の（またはさらに多元の）アモルファ
ス窒化物（例えば、Ｔａ−Ｂ−Ｎ、Ｔｉ−Ｂ−Ｎ）、新
型の導電性窒化物（例えば、Ｚｒの窒化物、Ｈｆの窒化
物、Ｙの窒化物、Ｓｃの窒化物、Ｌａの窒化物、および
他の希土類元素の窒化物、ｎ欠乏形Ａｌ窒化物、不純物
が添加されたＡｌ窒化物、Ｍｇの窒化物、Ｃａの窒化
物、Ｓｒの窒化物、Ｂａの窒化物）、またはこれらの新
型の導電性窒化物とＴｉＮ、ＧａＮ、Ｎｉの窒化物、Ｃ
ｏの窒化物、Ｔａの窒化物、およびＷの窒化物のような
通常のシリコン処理部材との合金、とを含む他の障壁層
２２を用いることができる。それに加えて、Ｐｔ−Ｓｉ
−Ｎ、Ｐｄ−Ｓｉ−Ｏ、Ｐｄ−Ｂ−（Ｏ、Ｎ）、Ｐｄ−
Ａｌ−Ｎ、Ｒｕ−Ｓｉ−（Ｏ、Ｎ）、Ｉｒ−Ｓｉ−Ｏ、
Ｒｅ−Ｓｉ−Ｎ、Ｒｈ−Ａｌ−Ｏ、Ａｕ−Ｓｉ−Ｎ、お
よびＡｇ−Ｓｉ−Ｎのような貴金属絶縁体合金を用いる
ことができる。さらに障壁層２２は、前記部材の組み合
わせを有する多重層で構成することができる。
【００２２】前記で説明した実施例では、底部電極１２
はポリシリコン／ケイ化物／導電性窒化物の構造体で構
成される。図示されていないまた別の実施例では、底部
電極１２は金属／導電性窒化物の構造体で構成すること
ができる。下記で説明されるケイ化物化工程および窒化
物化工程により、開始時のポリシリコンまたは金属電極
と自己整合した電極が作成されるであろう。（下記で説
明される）窒化物化工程は、ケイ化物の厚さおよび窒化
物化の条件に応じて、すべてのケイ化物２０を消費する
であろうことを断っておく。この実施例では最終の構造
体１２は、半導体（または金属層）１８と導電性窒化物
層２２とで（介在する金属層２０が存在しないで）構成
されるであろう。
はポリシリコン／ケイ化物／導電性窒化物の構造体で構
成される。図示されていないまた別の実施例では、底部
電極１２は金属／導電性窒化物の構造体で構成すること
ができる。下記で説明されるケイ化物化工程および窒化
物化工程により、開始時のポリシリコンまたは金属電極
と自己整合した電極が作成されるであろう。（下記で説
明される）窒化物化工程は、ケイ化物の厚さおよび窒化
物化の条件に応じて、すべてのケイ化物２０を消費する
であろうことを断っておく。この実施例では最終の構造
体１２は、半導体（または金属層）１８と導電性窒化物
層２２とで（介在する金属層２０が存在しないで）構成
されるであろう。
【００２３】もし電極１８が金属で作成されるならば、
タングステン、チタン、タンタル、モリブデン、コバル
ト、ジルコニウム、ルテニウム、または金属合金または
金属ケイ化物が用いられる。金属ケイ化物の場合、タン
グステンが好ましいであろう。それは、タングステンは
最近は他の工程に用いられており、そして酸化に対する
耐性が良好であり、およびチタンまたはタンタルよりも
大きな仕事関数を有しているからである。とにかくチタ
ン、タンタル、または任意の他の部材のいずれをもなお
用いることができる。
タングステン、チタン、タンタル、モリブデン、コバル
ト、ジルコニウム、ルテニウム、または金属合金または
金属ケイ化物が用いられる。金属ケイ化物の場合、タン
グステンが好ましいであろう。それは、タングステンは
最近は他の工程に用いられており、そして酸化に対する
耐性が良好であり、およびチタンまたはタンタルよりも
大きな仕事関数を有しているからである。とにかくチタ
ン、タンタル、または任意の他の部材のいずれをもなお
用いることができる。
【００２４】本発明のコンデンサの１つの利点は、この
コンデンサを多数の誘電体部材１６で製造することがで
きることである。標準的な酸化物部材および窒化物部材
を用いることができるが、本発明はまた、５酸化タンタ
ル（Ｔａ2 Ｏ5 ）、チタン酸バリウム・ストロンチウム
または単にＢＳＴ（Ｂａ1-x Ｓｒx ＴｉＯ3 ）、チタン
酸ストロンチウム（ＳｒＴｉＯ3 ）、およびチタン酸鉛
ジルコニウムまたは単にＰＺＴ（Ｐｂ1-x Ｚｒx ＴｉＯ
3 ）を含む、誘電率の大きな部材を用いることができ
る。前記で説明したように、これらの部材は単純なシリ
コン構造体とは両立しない。しかしこれらの部材は、下
記で説明される構造体と共に用いることができる。
コンデンサを多数の誘電体部材１６で製造することがで
きることである。標準的な酸化物部材および窒化物部材
を用いることができるが、本発明はまた、５酸化タンタ
ル（Ｔａ2 Ｏ5 ）、チタン酸バリウム・ストロンチウム
または単にＢＳＴ（Ｂａ1-x Ｓｒx ＴｉＯ3 ）、チタン
酸ストロンチウム（ＳｒＴｉＯ3 ）、およびチタン酸鉛
ジルコニウムまたは単にＰＺＴ（Ｐｂ1-x Ｚｒx ＴｉＯ
3 ）を含む、誘電率の大きな部材を用いることができ
る。前記で説明したように、これらの部材は単純なシリ
コン構造体とは両立しない。しかしこれらの部材は、下
記で説明される構造体と共に用いることができる。
【００２５】頂部電極１４は、ほぼ任意の導電性部材で
構成することができる。唯一の基準は、電極部材が誘電
体部材１６と物理的に（例えば、粘着的に、熱的に）両
立可能であることである。例えば電極１４は、シリコン
（例えば、ポリシリコン）、金属（例えば、アルミニウ
ム、銅、パラジウム、白金、ルテニウム、金、銀、タン
タル、チタン、モリブデン、タングステン）、ケイ化物
（例えば、ＴａＳｉx、ＴｉＳｉx 、ＡｌＳｉx 、Ｃｏ
Ｓｉx 、ＷＳｉx 、ＭｏＳｉx および合金のケイ化
物）、導電性窒化物（例えば、Ｔｉ−Ｎ、Ｔｉ−Ａｌ−
Ｎ、Ｔａ−Ｓｉ−Ｎ、Ｗ−Ｓｉ−Ｎ、Ｗ−Ｎ、Ｍｏ−
Ｎ、Ｒｕ−Ｎ、Ｓｎ−Ｎ、Ｚｒ−Ｎ）、導電性酸化物
（例えば、ＲｕＯ2 、ＳｎＯ、ＺＯ、ＩｒＯ）、または
他の導電性部材（例えば、炭化タンタルのような炭化
物、ホウ化チタンのようなホウ化物）で構成することが
できる。
構成することができる。唯一の基準は、電極部材が誘電
体部材１６と物理的に（例えば、粘着的に、熱的に）両
立可能であることである。例えば電極１４は、シリコン
（例えば、ポリシリコン）、金属（例えば、アルミニウ
ム、銅、パラジウム、白金、ルテニウム、金、銀、タン
タル、チタン、モリブデン、タングステン）、ケイ化物
（例えば、ＴａＳｉx、ＴｉＳｉx 、ＡｌＳｉx 、Ｃｏ
Ｓｉx 、ＷＳｉx 、ＭｏＳｉx および合金のケイ化
物）、導電性窒化物（例えば、Ｔｉ−Ｎ、Ｔｉ−Ａｌ−
Ｎ、Ｔａ−Ｓｉ−Ｎ、Ｗ−Ｓｉ−Ｎ、Ｗ−Ｎ、Ｍｏ−
Ｎ、Ｒｕ−Ｎ、Ｓｎ−Ｎ、Ｚｒ−Ｎ）、導電性酸化物
（例えば、ＲｕＯ2 、ＳｎＯ、ＺＯ、ＩｒＯ）、または
他の導電性部材（例えば、炭化タンタルのような炭化
物、ホウ化チタンのようなホウ化物）で構成することが
できる。
【００２６】本発明の１つの利点は、種々の構造体のい
ずれをも容易に製造できることである。底部電極１２は
単純な平面構造体であることができるが、王冠型および
他の３−Ｄ蓄積棚型のような他の構造体をまた作成する
ことができる。この場合、非平面構造体とは、単純な
「テーブル状頂部」型以外の構造体を包含することを意
味するとして用いられている。図２ａ〜図２ｃは、３つ
のこのような構造体の例を示した図である。図２ａは、
円筒型底部電極１２を備えた単純な王冠型構造体を示し
た図である。図２ｂは、スペーサ２３を有するコンデン
サを示した図であり、そして図２ｃは、同心円筒を有す
る王冠型コンデンサを示した図である。これらの図は、
本発明が広い範囲の形状の蓄積ノードと共に用いること
ができることを示している。ヒレ型のような蓄積ノード
の他の形状をもまた用いることができる。
ずれをも容易に製造できることである。底部電極１２は
単純な平面構造体であることができるが、王冠型および
他の３−Ｄ蓄積棚型のような他の構造体をまた作成する
ことができる。この場合、非平面構造体とは、単純な
「テーブル状頂部」型以外の構造体を包含することを意
味するとして用いられている。図２ａ〜図２ｃは、３つ
のこのような構造体の例を示した図である。図２ａは、
円筒型底部電極１２を備えた単純な王冠型構造体を示し
た図である。図２ｂは、スペーサ２３を有するコンデン
サを示した図であり、そして図２ｃは、同心円筒を有す
る王冠型コンデンサを示した図である。これらの図は、
本発明が広い範囲の形状の蓄積ノードと共に用いること
ができることを示している。ヒレ型のような蓄積ノード
の他の形状をもまた用いることができる。
【００２７】図３ａ〜図３ｆを参照して、本発明のコン
デンサを作成する工程を説明する。単純に積層されたコ
ンデンサが示されるが、同じ工程段階を用いて多数の形
状の構造体をまた作成することができることを断ってお
く。
デンサを作成する工程を説明する。単純に積層されたコ
ンデンサが示されるが、同じ工程段階を用いて多数の形
状の構造体をまた作成することができることを断ってお
く。
【００２８】図３ａに示されているように、従来のパタ
ーン作成工程およびエッチング工程により、プラグ２４
が作成される。プラグ２４の部材は、不純物が添加され
たポリシリコンまたは金属であることができる。説明の
都合上、下記ではプラグ２４はポリシリコンで構成され
ると仮定される。けれども、プラグの部材の種類は本発
明に対して決定的ではなく、そして考慮から完全に排除
することができる。例えば、記憶ノードを作成するのに
用いられたのと同じ部材で孔をまた充填することができ
る。
ーン作成工程およびエッチング工程により、プラグ２４
が作成される。プラグ２４の部材は、不純物が添加され
たポリシリコンまたは金属であることができる。説明の
都合上、下記ではプラグ２４はポリシリコンで構成され
ると仮定される。けれども、プラグの部材の種類は本発
明に対して決定的ではなく、そして考慮から完全に排除
することができる。例えば、記憶ノードを作成するのに
用いられたのと同じ部材で孔をまた充填することができ
る。
【００２９】図３ａの実施例では、ポリシリコンのプラ
グ２４が絶縁体層２６の中に作成される。好ましい実施
例では絶縁体層２６は、ホウ・リン・ケイ酸ガラス（Ｂ
ＰＳＧ、borophosphosilicate glass ）層の上において
テトラエチルオキシシラン（ＴＥＯＳ、tetraethyloxys
ilane ）の分解により作成された酸化物層で構成され
る。ＴＥＯＳ工程は好ましい工程である。それは得られ
る酸化物が、ブレークダウン、漏洩および稠密度の点で
ＢＰＳＧよりも良好な酸化物特性を有する傾向があるか
らである。したがって、ＴＥＯＳ酸化物がＢＰＳＧの頂
部の上に沈着される。
グ２４が絶縁体層２６の中に作成される。好ましい実施
例では絶縁体層２６は、ホウ・リン・ケイ酸ガラス（Ｂ
ＰＳＧ、borophosphosilicate glass ）層の上において
テトラエチルオキシシラン（ＴＥＯＳ、tetraethyloxys
ilane ）の分解により作成された酸化物層で構成され
る。ＴＥＯＳ工程は好ましい工程である。それは得られ
る酸化物が、ブレークダウン、漏洩および稠密度の点で
ＢＰＳＧよりも良好な酸化物特性を有する傾向があるか
らである。したがって、ＴＥＯＳ酸化物がＢＰＳＧの頂
部の上に沈着される。
【００３０】次に図３ｂに示されているように、この構
造体の上に金属層２８が作成される。好ましい実施例で
は、絶縁体層２６および電極１８の表面全体の上にＣＶ
Ｄ金属層２８が沈着される。好ましい実施例では、金属
層２８は酸化に対する耐性が良好でそして大きな仕事関
数を有する部材でなければならない。好ましい部材に
は、タンタル、チタン、アルミニウム、タングステン、
モリブデン、コバルト、チタン・アルミニウム、および
金属合金が含まれる。
造体の上に金属層２８が作成される。好ましい実施例で
は、絶縁体層２６および電極１８の表面全体の上にＣＶ
Ｄ金属層２８が沈着される。好ましい実施例では、金属
層２８は酸化に対する耐性が良好でそして大きな仕事関
数を有する部材でなければならない。好ましい部材に
は、タンタル、チタン、アルミニウム、タングステン、
モリブデン、コバルト、チタン・アルミニウム、および
金属合金が含まれる。
【００３１】次に図３ｃに示されているように、ケイ化
物化工程を実行することができる。この工程は、底部電
極１８の部分に沿って金属ケイ化物２０を作成するため
に、炉内焼鈍しにより実行することができる、または不
活性ガス（例えば、Ａｒ、Ｎ 2 、Ｈ2 ／Ｎ2 、Ｈｅ）雰
囲気の中での高速熱処理（ＲＴＡ、rapid thermal anne
al）により実行することができる。絶縁体領域２６の頂
部のケイ化物化されない金属層２８はエッチングにより
選択的に除去される、その際、図３ｄに示されているよ
うに金属ケイ化物層２０がそのまま残るであろう。
物化工程を実行することができる。この工程は、底部電
極１８の部分に沿って金属ケイ化物２０を作成するため
に、炉内焼鈍しにより実行することができる、または不
活性ガス（例えば、Ａｒ、Ｎ 2 、Ｈ2 ／Ｎ2 、Ｈｅ）雰
囲気の中での高速熱処理（ＲＴＡ、rapid thermal anne
al）により実行することができる。絶縁体領域２６の頂
部のケイ化物化されない金属層２８はエッチングにより
選択的に除去される、その際、図３ｄに示されているよ
うに金属ケイ化物層２０がそのまま残るであろう。
【００３２】図３ｅに示されているように、Ｎ2 または
ＮＨ3 を用いた窒化物化工程が金属ケイ化物層２０に対
して行われ、導電性窒化物層２２が作成される。この工
程は、高速熱処理窒化物化（ＲＴＮ、rapid thermal ni
tridation ）段階をオプションとして有することができ
る。導電性窒化物層２２は、純粋金属および金属ケイ化
物に比べて酸化に対する耐性が非常に良好でありそして
仕事関数も大きいので、好ましい部材である。
ＮＨ3 を用いた窒化物化工程が金属ケイ化物層２０に対
して行われ、導電性窒化物層２２が作成される。この工
程は、高速熱処理窒化物化（ＲＴＮ、rapid thermal ni
tridation ）段階をオプションとして有することができ
る。導電性窒化物層２２は、純粋金属および金属ケイ化
物に比べて酸化に対する耐性が非常に良好でありそして
仕事関数も大きいので、好ましい部材である。
【００３３】もし金属ベース電極１８が用いられるなら
ば、（介在する層２０のない）金属窒化物２２を作成す
るために、Ｎ2 またはＮＨ3 プラズマとＲＴＮによる窒
化物化工程を用いて窒化物化を行うことができる。この
金属窒化物２２はまた、純粋金属の電極に比べて酸化に
対する耐性が良好でありそして仕事関数も大きいであろ
う。このまた別の実施例では、ポリシリコンをベースと
する電極１８を用いる場合に作成される金属ケイ化窒化
物の代わりに、導電性窒化物層２２が底部電極１２の一
部分として作成される。金属電極のこの他の例は、出願
中特許シリアル番号第60/036,998号（TI-21973）に開示
されている。
ば、（介在する層２０のない）金属窒化物２２を作成す
るために、Ｎ2 またはＮＨ3 プラズマとＲＴＮによる窒
化物化工程を用いて窒化物化を行うことができる。この
金属窒化物２２はまた、純粋金属の電極に比べて酸化に
対する耐性が良好でありそして仕事関数も大きいであろ
う。このまた別の実施例では、ポリシリコンをベースと
する電極１８を用いる場合に作成される金属ケイ化窒化
物の代わりに、導電性窒化物層２２が底部電極１２の一
部分として作成される。金属電極のこの他の例は、出願
中特許シリアル番号第60/036,998号（TI-21973）に開示
されている。
【００３４】金属ベース電極１８または金属ケイ化物の
介在層２０の窒化物化の後、自己整合電極１２が作成さ
れる。この工程の利点は、底部電極１２がオリジナルの
ベース電極１８と自己整合して作成されることである。
シリコンのようなよく知られた部材をベース電極として
用いることができるから、この電極は種々の形状および
寸法であることができる。この利点は、ＤＲＡＭデバイ
スに基づいて下記でさらに詳細に説明されるであろう。
介在層２０の窒化物化の後、自己整合電極１２が作成さ
れる。この工程の利点は、底部電極１２がオリジナルの
ベース電極１８と自己整合して作成されることである。
シリコンのようなよく知られた部材をベース電極として
用いることができるから、この電極は種々の形状および
寸法であることができる。この利点は、ＤＲＡＭデバイ
スに基づいて下記でさらに詳細に説明されるであろう。
【００３５】窒化物化工程の期間中、酸化物絶縁体領域
２６の表面の上に、シリコン−酸化物−窒化物（ＳｉＯ
Ｎ）絶縁体層（図示されていない）を作成することがで
きる。ＳｉＯＮは導電性の部材ではなくそしてどのよう
なプラズマ損傷もＲＴＮにより修復されるから、どのＳ
ｉＯＮ層もセル・アレイに影響を与えないはずである。
特に、ＳｉＯＮ層はコンデンサの中に漏洩を誘起するこ
とはないはずである。
２６の表面の上に、シリコン−酸化物−窒化物（ＳｉＯ
Ｎ）絶縁体層（図示されていない）を作成することがで
きる。ＳｉＯＮは導電性の部材ではなくそしてどのよう
なプラズマ損傷もＲＴＮにより修復されるから、どのＳ
ｉＯＮ層もセル・アレイに影響を与えないはずである。
特に、ＳｉＯＮ層はコンデンサの中に漏洩を誘起するこ
とはないはずである。
【００３６】図３ｆに示されているように、誘電体層１
６が作成される。好ましい実施例では、例えばＴａ2 Ｏ
5 であることができるＣＶＤ（例えば、ＰＥＣＶＤ）誘
電体層１６が、絶縁体領域２６と底部電極１２との表面
に沿って沈着される。前記で説明したように、ＢＳＴま
たはＰＺＴのような他の誘電体を用いることもまたでき
る。図３ｆには、記憶ノード１２の限界を越えて広がっ
ている誘電体層１６が示されている。この特徴は必要で
ないことを断っておく。
６が作成される。好ましい実施例では、例えばＴａ2 Ｏ
5 であることができるＣＶＤ（例えば、ＰＥＣＶＤ）誘
電体層１６が、絶縁体領域２６と底部電極１２との表面
に沿って沈着される。前記で説明したように、ＢＳＴま
たはＰＺＴのような他の誘電体を用いることもまたでき
る。図３ｆには、記憶ノード１２の限界を越えて広がっ
ている誘電体層１６が示されている。この特徴は必要で
ないことを断っておく。
【００３７】次に、図３ｇに示されているようにコンデ
ンサを完成するために、コンデンサ誘電体１６の上に上
側電極１４を作成することができる。この電極層１４
は、例えば、ＣＶＤ、プラズマ増強ＣＶＤ、またはスパ
ッタリングにより作成することができる。前記で説明し
たように、多数の部材を用いることができる。多層構造
体もまた用いることができる。電極層１４は、誘電体層
１６および／または記憶ノード１２を越えて広がること
ができ、または下の層と整合することができる。
ンサを完成するために、コンデンサ誘電体１６の上に上
側電極１４を作成することができる。この電極層１４
は、例えば、ＣＶＤ、プラズマ増強ＣＶＤ、またはスパ
ッタリングにより作成することができる。前記で説明し
たように、多数の部材を用いることができる。多層構造
体もまた用いることができる。電極層１４は、誘電体層
１６および／または記憶ノード１２を越えて広がること
ができ、または下の層と整合することができる。
【００３８】本発明の技術を用いて、３個のテスト構造
体が組み立てられた。これらの３つの実施例の具体的な
工程の細部は表１に示されている。これらの実施例は、
コンデンサ製造のいくつかの重要な工程段階の全体的な
パラメータを提供するためのものである。他のところで
説明したまたはそうでなければ既に周知である他の段階
は、デバイス製品の実際の作成の中で用いられるまたは
置き換えて用いられるであろう。
体が組み立てられた。これらの３つの実施例の具体的な
工程の細部は表１に示されている。これらの実施例は、
コンデンサ製造のいくつかの重要な工程段階の全体的な
パラメータを提供するためのものである。他のところで
説明したまたはそうでなければ既に周知である他の段階
は、デバイス製品の実際の作成の中で用いられるまたは
置き換えて用いられるであろう。
【００３９】
【表１】
【００４０】表１に記載されたテスト・コンデンサのお
のおのは、シャドウ・マスクを用いて沈着された金の頂
部電極を備えて製造された。これらのデバイスから取ら
れたデータは、最も重要なパラメータは実効的な酸化物
の厚さ（Ｔeff ）と正臨界電圧であることを示した。目
標は低いＴeff （大きなセル静電容量）と高い臨界電圧
である。臨界電圧は、１ボルトまたはその半分のメモリ
・アレイ電圧よりも大きくなければならない。
のおのは、シャドウ・マスクを用いて沈着された金の頂
部電極を備えて製造された。これらのデバイスから取ら
れたデータは、最も重要なパラメータは実効的な酸化物
の厚さ（Ｔeff ）と正臨界電圧であることを示した。目
標は低いＴeff （大きなセル静電容量）と高い臨界電圧
である。臨界電圧は、１ボルトまたはその半分のメモリ
・アレイ電圧よりも大きくなければならない。
【００４１】本発明の方法および構造体により、種々の
応用に広範囲に用いることができる集積回路コンデンサ
が得られる。例えば本発明のコンデンサは、ダイナミッ
ク・ランダム・アクセス・メモリ（ＤＲＡＭ）や、アナ
ログ・ディジタル（Ａ／Ｄ）変換器、ディジタル・アナ
ログ（Ｄ／Ａ）変換器、または任意の他の集積回路チッ
プに用いることができる。いくつかの利点のある特徴を
示すために、ＤＲＡＭを例にとって本発明をさらに説明
する。
応用に広範囲に用いることができる集積回路コンデンサ
が得られる。例えば本発明のコンデンサは、ダイナミッ
ク・ランダム・アクセス・メモリ（ＤＲＡＭ）や、アナ
ログ・ディジタル（Ａ／Ｄ）変換器、ディジタル・アナ
ログ（Ｄ／Ａ）変換器、または任意の他の集積回路チッ
プに用いることができる。いくつかの利点のある特徴を
示すために、ＤＲＡＭを例にとって本発明をさらに説明
する。
【００４２】図４ａは、ＤＲＡＭアレイの単純化された
概要図である。図示されているように、複数個のメモリ
・セルを行および列のアレイに形成することができる。
図４ａには６個のビット線路ＢＬと４個のワード線路Ｗ
Ｌだけが示されているが、実際には多分多数個の線路を
有する非常に大きなアレイであるであろう。それぞれの
メモリ・セルのパス・トランジスタＱは、ワード線路Ｗ
Ｌに結合されたゲートＧと、ビット線路ＢＬに結合され
たソース／ドレイン領域ＢＬＣ（bit line contact、ビ
ット線路接触体）とを有する。１つのパス・トランジス
タＱの転送ゲートＧは、多数個の他のパス・トランジス
タに対するワード線路ＷＬに電気的に結合されるであろ
う。
概要図である。図示されているように、複数個のメモリ
・セルを行および列のアレイに形成することができる。
図４ａには６個のビット線路ＢＬと４個のワード線路Ｗ
Ｌだけが示されているが、実際には多分多数個の線路を
有する非常に大きなアレイであるであろう。それぞれの
メモリ・セルのパス・トランジスタＱは、ワード線路Ｗ
Ｌに結合されたゲートＧと、ビット線路ＢＬに結合され
たソース／ドレイン領域ＢＬＣ（bit line contact、ビ
ット線路接触体）とを有する。１つのパス・トランジス
タＱの転送ゲートＧは、多数個の他のパス・トランジス
タに対するワード線路ＷＬに電気的に結合されるであろ
う。
【００４３】図には示されていないけれども、行アドレ
ス・バッファに加えられる外部行アドレス信号および列
アドレス・バッファに加えられる外部列アドレス信号に
より、メモリ・セルを呼び出すことができる。その後、
行アドレス信号が行デコーダに加えられ、および列アド
レス信号が列デコーダに加えられる。次に、行デコーダ
および列デコーダにより発生される信号が加えられて、
呼び出されるビット線路およびワード線路の選定を行
う。
ス・バッファに加えられる外部行アドレス信号および列
アドレス・バッファに加えられる外部列アドレス信号に
より、メモリ・セルを呼び出すことができる。その後、
行アドレス信号が行デコーダに加えられ、および列アド
レス信号が列デコーダに加えられる。次に、行デコーダ
および列デコーダにより発生される信号が加えられて、
呼び出されるビット線路およびワード線路の選定を行
う。
【００４４】図４ａにはまた、メモリ・アレイに含まれ
るいくつかの周辺回路が示されている。例えば、ビット
線路ＢＬおよびＢＬ（バ−）のそれぞれの対がセンス増
幅器ＳＡ（sense amplifier ）に結合される。ビット線
路ＢＬおよびＢＬ（バ−）はまた、セレクト・トランジ
スタＹ0 〜Ｙ2 を通して、入力／出力線路Ｉ／Ｏおよび
Ｉ／Ｏ（バ−）に結合される。行デコーダ、列デコー
ダ、行アドレス・バッファ、Ｉ／Ｏバッファなどのよう
な他の周辺回路は、図には示されていない。本発明の目
的に関しては、メモリ・セルおよび製造法はメモリのア
ーキテクチャとは無関係である。
るいくつかの周辺回路が示されている。例えば、ビット
線路ＢＬおよびＢＬ（バ−）のそれぞれの対がセンス増
幅器ＳＡ（sense amplifier ）に結合される。ビット線
路ＢＬおよびＢＬ（バ−）はまた、セレクト・トランジ
スタＹ0 〜Ｙ2 を通して、入力／出力線路Ｉ／Ｏおよび
Ｉ／Ｏ（バ−）に結合される。行デコーダ、列デコー
ダ、行アドレス・バッファ、Ｉ／Ｏバッファなどのよう
な他の周辺回路は、図には示されていない。本発明の目
的に関しては、メモリ・セルおよび製造法はメモリのア
ーキテクチャとは無関係である。
【００４５】１つの例として、非同期メモリまたは同期
メモリとしてメモリ・アレイを設計することができる。
同期メモリは、外部クロック（図示されていない）また
は内部クロック（図示されていない）でタイミングを取
ることができる。このデバイスは、１個の外部データ端
子を有することができる、または多数個の外部データ端
子（すなわち、ワイド・ワード）を有することができ
る。このアレイは、合計で４メガビットの情報、16メガ
ビットの情報、64メガビットの情報、256メガビットの情
報、１ギガビットの情報、またはさらに多くの情報を記
憶することができる。
メモリとしてメモリ・アレイを設計することができる。
同期メモリは、外部クロック（図示されていない）また
は内部クロック（図示されていない）でタイミングを取
ることができる。このデバイスは、１個の外部データ端
子を有することができる、または多数個の外部データ端
子（すなわち、ワイド・ワード）を有することができ
る。このアレイは、合計で４メガビットの情報、16メガ
ビットの情報、64メガビットの情報、256メガビットの情
報、１ギガビットの情報、またはさらに多くの情報を記
憶することができる。
【００４６】図４ｂは、メモリ・デバイスの単純化され
たブロック線図である。内部デバイス回路はアレイと周
辺回路とを有する。アレイは、デバイスのアーキテクチ
ャに応じて多数個のブロックに分けられる。アレイ・ブ
ロックの中に、センス増幅器を介在させることができ
る。
たブロック線図である。内部デバイス回路はアレイと周
辺回路とを有する。アレイは、デバイスのアーキテクチ
ャに応じて多数個のブロックに分けられる。アレイ・ブ
ロックの中に、センス増幅器を介在させることができ
る。
【００４７】図４ｂにはいくつかの外部端子が示されて
いる。アドレス端子Ａ0 、Ａ1 、…、Ａn は、行アドレ
スおよび列アドレスを受け取るために備えられる。これ
らの端子は多重化される（すなわち、第１回目には第１
アドレスが加えられ、そして第２回目には第２アドレス
が加えられる）ことができる。１個のデータ端子Ｄがま
た示されている。この端子は、入力、出力、または入力
／出力を構成することができる。他のデータ端子をまた
有することができる。例えば、ワイド・ワード・デバイ
スは多数個のデータ端子を有するであろう。通常これら
の端子は、アレイの外部の回路（図示されていない）か
らの入力信号を受け取るために備えられ、およびアレイ
の外部の回路（図示されていない）に出力信号を供給す
るために備えられる。
いる。アドレス端子Ａ0 、Ａ1 、…、Ａn は、行アドレ
スおよび列アドレスを受け取るために備えられる。これ
らの端子は多重化される（すなわち、第１回目には第１
アドレスが加えられ、そして第２回目には第２アドレス
が加えられる）ことができる。１個のデータ端子Ｄがま
た示されている。この端子は、入力、出力、または入力
／出力を構成することができる。他のデータ端子をまた
有することができる。例えば、ワイド・ワード・デバイ
スは多数個のデータ端子を有するであろう。通常これら
の端子は、アレイの外部の回路（図示されていない）か
らの入力信号を受け取るために備えられ、およびアレイ
の外部の回路（図示されていない）に出力信号を供給す
るために備えられる。
【００４８】図４ｂはまた、多数個の制御／状態信号が
示されている。これらの信号は、メモリ・デバイスを動
作させるのに用いられる。例えば非同期メモリ・デバイ
スは、チップ・セレクト信号、行アドレス・ストローブ
信号および列アドレス・ストローブ信号を加えることに
より動作することができる。他の信号は、読出し動作ま
たは書込み動作のいずれが実行されるかを指示すること
ができる。同期デバイスでは、制御信号の１つはクロッ
ク信号であることができる。状態信号は、外部システム
に対してデバイスに関する情報を提供することができ
る。例えばデバイスは、リフレッシュ動作が行われてい
るかどうか、またはアレイのどの部分が呼び出されてい
るか、を指示する信号を有することができる。
示されている。これらの信号は、メモリ・デバイスを動
作させるのに用いられる。例えば非同期メモリ・デバイ
スは、チップ・セレクト信号、行アドレス・ストローブ
信号および列アドレス・ストローブ信号を加えることに
より動作することができる。他の信号は、読出し動作ま
たは書込み動作のいずれが実行されるかを指示すること
ができる。同期デバイスでは、制御信号の１つはクロッ
ク信号であることができる。状態信号は、外部システム
に対してデバイスに関する情報を提供することができ
る。例えばデバイスは、リフレッシュ動作が行われてい
るかどうか、またはアレイのどの部分が呼び出されてい
るか、を指示する信号を有することができる。
【００４９】本発明のメモリ・アレイはまた、大きな集
積回路デバイスの中に埋め込むことができる。埋め込ま
れたメモリは、相当な量の論理回路と同じ集積回路の上
における、メモリ・アレイおよびそれに付随する制御回
路である。図４ｃは、埋め込まれたメモリの単純化され
たブロック線図を示した図である。この実施例では、処
理装置（例えば、マイクロプロセッサ、ディジタル信号
処理装置、特殊処理装置、ミニ制御装置）と、また別の
メモリ・アレイ（例えば、ＳＲＡＭ、ＥＰＲＯＭのよう
な不揮発性メモリ、ＥＥＰＲＯＭ、フラッシュ・メモ
リ、ＰＲＯＭ、ＲＯＭ、また別のＤＲＡＭアレイ）と、
そして他の論理回路と一緒に、ＤＲＡＭアレイが含まれ
る。含めることができる種々の他の論理回路の多様性を
示すために、これらの特定のブロックが選定された。こ
れらのデバイスの任意の組合わせを含むことができる。
積回路デバイスの中に埋め込むことができる。埋め込ま
れたメモリは、相当な量の論理回路と同じ集積回路の上
における、メモリ・アレイおよびそれに付随する制御回
路である。図４ｃは、埋め込まれたメモリの単純化され
たブロック線図を示した図である。この実施例では、処
理装置（例えば、マイクロプロセッサ、ディジタル信号
処理装置、特殊処理装置、ミニ制御装置）と、また別の
メモリ・アレイ（例えば、ＳＲＡＭ、ＥＰＲＯＭのよう
な不揮発性メモリ、ＥＥＰＲＯＭ、フラッシュ・メモ
リ、ＰＲＯＭ、ＲＯＭ、また別のＤＲＡＭアレイ）と、
そして他の論理回路と一緒に、ＤＲＡＭアレイが含まれ
る。含めることができる種々の他の論理回路の多様性を
示すために、これらの特定のブロックが選定された。こ
れらのデバイスの任意の組合わせを含むことができる。
【００５０】図５〜図１４を参照して、ＤＲＡＭデバイ
スの製造法の実施例を説明する。この製造法の説明によ
り、本発明がいかに容易にＤＲＡＭの製造工程の中に組
み込むことができるかが示される。
スの製造法の実施例を説明する。この製造法の説明によ
り、本発明がいかに容易にＤＲＡＭの製造工程の中に組
み込むことができるかが示される。
【００５１】図５に示されているように、半導体基板５
２の中にＤＲＡＭデバイス５０が作成される。図５に
は、フィールド分離領域５４および４個のワード線路／
パス・ゲート５６が示されている。フィールド分離領域
５４が示されているが、トレンチ分離領域のような他の
分離技術を用いることもできることをまた断っておく。
パス・トランジスタ５６ｂおよび５６ｃは、これらの図
面に示されている２個のメモリ・セルのゲートを形成す
るであろう。他方、ワード線路５６ａおよび５６ｄは、
デバイスの他の行の中のゲートに対するパス・トランジ
スタの役割を果たすであろう。
２の中にＤＲＡＭデバイス５０が作成される。図５に
は、フィールド分離領域５４および４個のワード線路／
パス・ゲート５６が示されている。フィールド分離領域
５４が示されているが、トレンチ分離領域のような他の
分離技術を用いることもできることをまた断っておく。
パス・トランジスタ５６ｂおよび５６ｃは、これらの図
面に示されている２個のメモリ・セルのゲートを形成す
るであろう。他方、ワード線路５６ａおよび５６ｄは、
デバイスの他の行の中のゲートに対するパス・トランジ
スタの役割を果たすであろう。
【００５２】図６に示されているように、記憶極板プラ
グ５８が作成される。領域５８は、図３ａ〜図３ｇに示
された領域２４と同等の領域である。領域５８は例え
ば、（図示されていない窒化物領域により取り囲まれる
ことができる）ワード線路の上に酸化物部材の層５７を
沈着し、そしてその後、エッチングによりこの酸化物層
５７を貫通する接触体孔を開けることにより、作成する
ことができる。前記で説明してように、プラグ５８はポ
リシリコンまたは金属で作成することができる。
グ５８が作成される。領域５８は、図３ａ〜図３ｇに示
された領域２４と同等の領域である。領域５８は例え
ば、（図示されていない窒化物領域により取り囲まれる
ことができる）ワード線路の上に酸化物部材の層５７を
沈着し、そしてその後、エッチングによりこの酸化物層
５７を貫通する接触体孔を開けることにより、作成する
ことができる。前記で説明してように、プラグ５８はポ
リシリコンまたは金属で作成することができる。
【００５３】図７に示されているように、ビット線路領
域６０が作成される。図に示されているように、製造さ
れた２個のメモリ・セルは１個のビット線路を共有する
（図４ａの電気概要図を参照）。本発明に対しては決定
的であるというわけではないけれども、ビット線路はシ
リコンまたは金属のような任意の導電性部材で構成する
ことができる。
域６０が作成される。図に示されているように、製造さ
れた２個のメモリ・セルは１個のビット線路を共有する
（図４ａの電気概要図を参照）。本発明に対しては決定
的であるというわけではないけれども、ビット線路はシ
リコンまたは金属のような任意の導電性部材で構成する
ことができる。
【００５４】図８に示されているように、コンデンサの
記憶ノードの作成が継続される。ビット線路６０の上
に、絶縁体層６２が作成される。標準的なパターン作成
技術およびエッチング技術を用いて、絶縁体層６２を貫
通する接触体孔が作成され、それによりプラグ５８が露
出される。その後、この絶縁体層の上にそしてプラグ５
８に接触するように、第２導電体層６４が作成される。
導電体層６４は、前記で説明したように、ポリシリコン
または金属で構成されることが好ましい。
記憶ノードの作成が継続される。ビット線路６０の上
に、絶縁体層６２が作成される。標準的なパターン作成
技術およびエッチング技術を用いて、絶縁体層６２を貫
通する接触体孔が作成され、それによりプラグ５８が露
出される。その後、この絶縁体層の上にそしてプラグ５
８に接触するように、第２導電体層６４が作成される。
導電体層６４は、前記で説明したように、ポリシリコン
または金属で構成されることが好ましい。
【００５５】図９に示されているように、導電体層６４
の上にダミー・マクク層６６が作成される。標準的なパ
ターン作成技術およびエッチング技術を用いることによ
り、記憶ノードの部分となる予定の層６４の部分を保護
するように、マクク層６６がパターンに作成される。そ
の後、マクク層６６と導電体層６４とにエッチングが行
われ、それにより図９に示された記憶ノード構造体の部
分が作成される。
の上にダミー・マクク層６６が作成される。標準的なパ
ターン作成技術およびエッチング技術を用いることによ
り、記憶ノードの部分となる予定の層６４の部分を保護
するように、マクク層６６がパターンに作成される。そ
の後、マクク層６６と導電体層６４とにエッチングが行
われ、それにより図９に示された記憶ノード構造体の部
分が作成される。
【００５６】図１０に示されているように、この構造体
の上に第２導電体層６８が作成される。好ましい実施例
では、層６８は整合して沈着されたポリシリコン部材で
構成される。層６８はダミー層６６を取り囲むであろ
う。次に層６８に異方的エッチングを行うことにより、
ダミー層６６に沿って側壁を残すことができる。ダミー
層６６が除去された後、図１１に示されているように円
筒型記憶ノード１８が残されるであろう。導電性の領域
５８、６４および６８で構成される記憶ノード１８は、
図１〜図３に示されたベース電極１８と同等の部品であ
る。
の上に第２導電体層６８が作成される。好ましい実施例
では、層６８は整合して沈着されたポリシリコン部材で
構成される。層６８はダミー層６６を取り囲むであろ
う。次に層６８に異方的エッチングを行うことにより、
ダミー層６６に沿って側壁を残すことができる。ダミー
層６６が除去された後、図１１に示されているように円
筒型記憶ノード１８が残されるであろう。導電性の領域
５８、６４および６８で構成される記憶ノード１８は、
図１〜図３に示されたベース電極１８と同等の部品であ
る。
【００５７】次に先行技術の処理工程技術を用いて、記
憶ノード１８の上に、コンデンサ誘電体としての役割を
果たす標準型のＯＮＯ誘電体が作成される。またはそれ
とは異なって、５酸化タンタル、ＢＳＴ、またはＰＺＴ
のような誘電率の大きな部材を用いることも試みること
もできる。けれども前記で説明したように、これらの部
材はシリコンとは両立しない。しかし、誘電率ｋの大き
な誘電体と両立する白金のような電極金属は、シリコン
構造体の上に作成することは困難である。本発明の自己
整合技術はこれらの問題点を解決する。
憶ノード１８の上に、コンデンサ誘電体としての役割を
果たす標準型のＯＮＯ誘電体が作成される。またはそれ
とは異なって、５酸化タンタル、ＢＳＴ、またはＰＺＴ
のような誘電率の大きな部材を用いることも試みること
もできる。けれども前記で説明したように、これらの部
材はシリコンとは両立しない。しかし、誘電率ｋの大き
な誘電体と両立する白金のような電極金属は、シリコン
構造体の上に作成することは困難である。本発明の自己
整合技術はこれらの問題点を解決する。
【００５８】集積回路コンデンサを作成する工程で残っ
ている段階は、図３ａ〜図３ｇについて前記で説明した
段階と同じである。図１２に示されているように、デバ
イス５０の上に金属層２８が作成される。図３に関して
前記で説明した部材はいずれも用いることができる。次
に図１３に示されているように、自己整合ケイ化物化工
程を実行することができる。換言すれば、導電体層２８
は記憶ノード１８とは反応を行うが、介在する分離層と
は反応を行わない。次に層２８の未反応の部分が除去さ
れて、図１３に示されているように記憶ノード１８を取
り囲む金属ケイ化物層だけが残される。
ている段階は、図３ａ〜図３ｇについて前記で説明した
段階と同じである。図１２に示されているように、デバ
イス５０の上に金属層２８が作成される。図３に関して
前記で説明した部材はいずれも用いることができる。次
に図１３に示されているように、自己整合ケイ化物化工
程を実行することができる。換言すれば、導電体層２８
は記憶ノード１８とは反応を行うが、介在する分離層と
は反応を行わない。次に層２８の未反応の部分が除去さ
れて、図１３に示されているように記憶ノード１８を取
り囲む金属ケイ化物層だけが残される。
【００５９】層２０が作成された後、導電性窒化物層２
２を図３ｅについて説明されたように作成することがで
きる。またはそれとは異なって、前記でまた説明したよ
うに、金属記憶ノード１８を用いそして直接に窒化物化
することができる。記憶ノード１２が完成した後、誘電
体層１６を図３ｆで説明したように作成することがで
き、そしてその後、頂部導電体１４を図３ｇで説明した
ように作成することができる。ＤＲＡＭコンデンサの最
終的な構造体が図１４に示されている。
２を図３ｅについて説明されたように作成することがで
きる。またはそれとは異なって、前記でまた説明したよ
うに、金属記憶ノード１８を用いそして直接に窒化物化
することができる。記憶ノード１２が完成した後、誘電
体層１６を図３ｆで説明したように作成することがで
き、そしてその後、頂部導電体１４を図３ｇで説明した
ように作成することができる。ＤＲＡＭコンデンサの最
終的な構造体が図１４に示されている。
【００６０】ＤＲＡＭデバイスが完成する前に、多くの
付加的段階が必要であることを断っておく。これらの段
階は本発明に対しては必ずしも決定的ではないので、そ
れらの段階が必要であることを指摘することに止めてお
いて、その詳細な説明は省略する。
付加的段階が必要であることを断っておく。これらの段
階は本発明に対しては必ずしも決定的ではないので、そ
れらの段階が必要であることを指摘することに止めてお
いて、その詳細な説明は省略する。
【００６１】図５〜図１４に関して説明した製造工程
は、本発明の方法の利点を示している。前記で説明した
ように、自己整合記憶ノードの作成は、標準型のシリコ
ン記憶ノード工程の後に実行された。表２に示されたそ
れぞれの特許は、積層コンデンサＤＲＡＭデバイスを作
成する処理工程を開示している。これらの処理工程（多
数の他の処理工程も含めて）のいずれにも、本発明を組
み込むことが可能である。したがって、下記の特許に開
示されている方法のおのおのは、参考として本発明の中
に取り込まれている。
は、本発明の方法の利点を示している。前記で説明した
ように、自己整合記憶ノードの作成は、標準型のシリコ
ン記憶ノード工程の後に実行された。表２に示されたそ
れぞれの特許は、積層コンデンサＤＲＡＭデバイスを作
成する処理工程を開示している。これらの処理工程（多
数の他の処理工程も含めて）のいずれにも、本発明を組
み込むことが可能である。したがって、下記の特許に開
示されている方法のおのおのは、参考として本発明の中
に取り込まれている。
【００６２】
【表２】 表２ 特許番号 発行日 発明者 被譲渡者 題目 5,480,826 1/2/96 スガハラ ミツビシ コンデンサを有する半導体デ (Sugahara) (Mitsubi バイスの製造法(Method of ほか shi) Manufacturing Semiconduct- or Device having a Capacit -or) 5,491,103 2/13/96 アーン サムサング 半導体メモリ・デバイスのコ (Ahn) ほか (Samsung) ンデンサ構造体の製造法 (Method for Manufacturing a Capacitor Structure of a Semiconductor Memory Device) 5,491,104 2/13/96 リー(Lee) ＩＴＲＩ ヒレ型積層記憶コンデンサを ほか 有するＤＲＡＭセルの製造法 (Method for Fabricating DRAM Cells having Fin-Type Stacked Storage Capacitor) 5,494,841 2/27/96 デニソン マイクロ 積層された容器コンデンサ・ (Dennison) ン(Micron) セルを組込んだマルチメガビ ほか ット・ダイナミック・メモリ のためのスプリット・ポリシ リコンＣＭＯＳ工程(Split- Polysilicon CMOS Process
【００６３】
【表３】 表２のつづき for Multi-Megabit Dynamic Memories Incorporating Stacked Container Capacitor Cells) 5,498,562 3/12/96 デニソン マイクロ 積層されたコンデンサを作成 (Dennison) ン(Micron) する半導体処理工程(Semi- ほか conductor Processing Methods of Forming Stacked Capacitors) 5,501,998 3/26/96 チェン ＩＴＲＩ 垂直側壁積層記憶コンデンサ (Chen) を有するダイナミック・ラン ダム・アクセス・メモリ・セ ルの製造法(Method for Fabrication Dynamic Random Access Memory Cells having Vertical Sidewall Stacked Storage Capacitors) 5,506,164 4/9/96 キノシタ ミツビシ 円筒型コンデンサを有する半 (Kinosita) (Mitsubi 導体デバイスの製造法 ほか shi) (Method of Manufacturing a Semiconductor Device having a Cylindrical Capacitor)
【００６４】
【表４】 表２のつづき 5,508,218 4/16/96 ジュン ＬＧセミ 半導体メモリの製造法 (Jun) コン(LG (Method for Fabricating a Semicon) Semiconductor Memory) 5,508,222 4/16/96 サカオ ＮＥＣ 半導体デバイスの製造工程 (Sakao) (Fabrication Process for Semiconductor Device) 5,516,719 5/14/96 リュー ヒュンダイ 半導体デバイスの中のコンデ (Ryou) (Hyundai) ンサの製造法(Method for the Fabrication of a Capacitor in a Semi- conductor Device) 5,521,112 5/28/96 ツェング ＩＴＲＩ 積層ＤＲＡＭセルのためのコ (Tseng) ンデンサの製造法(Method of making Capacitor for Stack DRAM Cell) 5,529,946 6/25/96 ホング ＵＭＣ ＤＲＡＭ記憶コンデンサの製 (Hong) 造工程(Process of Fabricating DRAM Storage Capacitors) 5,532,182 7/2/96 ウー(Woo) ヒュンダイ ＤＲＡＭセルの積層コンデン (Hyundai) サの製造法(Method for Fabricating Stacked
【００６５】
【表５】 表２のつづき Capacitor of a DRAM Cell) 5,534,457 7/9/96 ツェング ＩＴＲＩ 「Ｉ」型記憶ノードを有する (Tseng) 積層コンデンサの作成法 ほか (Method of forming a Stacked Capacitor with an "I"Shaped Storage Node) 5,534,458 7/9/96 オクダイラ ミツビシ 側壁スペーサを有する高誘電 (okudaira) (Mitsubi 率コンデンサを備えた半導体 ほか shi) デバイスの製造法(Method of Manufacturing a Semi- conductor Device with High Dielectric Capacitor having Sidewall Spacers) 5,536,671 7/16/95 パーク ヒュンダイ 半導体デバイスのコンデンサ (Park) (Hyundai) の製造法(Method for Fabricating Capacitor of a Semiconductor Device) 5,539,230 7/23/96 クロニン ＩＢＭ チムニィ・コンデンサ (Cronin) (Chimney Capacitor) 5,543,345 8/6/96 リオー バンガード ＤＲＡＭセルのための王冠型 (Liaw) (Vanguard) コンデンサの製造法 ほか (Method for Fabricating
【００６６】
【表６】 表２のつづき Crown Capacitors for a DRAM Cell) 5,543,346 8/6/96 キューム ヒュンダイ ダイナミック・ランダム・ア (Keum) (Hyundai) クセス・メモリ積層コンデン ほか サの製造法(Method of Fabricating a Dynamic Random Access Memory Stacked Capacitor) 5,545,582 8/13/96 ロー(Roh) サムサング 半導体デバイス・コンデンサ (Samsung) の製造法(Method for Manufacturing Semicon- ductor Device Capacitor) 5,545,585 8/13/96 ワング ＴＳＭＣ ヒレ型積層コンデンサを備え (Wang) たＤＲＡＭ回路のの製造法 ほか (Method of Making a DRAM Circuit with Fin-Shaped Stacked Capacitors) 5,547,890 8/20/96 ツェング バンガード 揺籠型コンデンサを備えたＤ (Tseng) (Vanruard) ＲＡＭセル(DRAM Cell with a Cradle-Type Capacitor) 5,550,076 8/27/96 チェン バンガード ＤＲＡＭメモリ・セルのため (Chen) (Vanguard) の同軸コンデンサの製造法お
【００６７】
【表７】 表２のつづき よびそれにより製造されたセ ル(Method of Manufacture of Coaxial Capacitor for DRAM Memory Cell and Cell Manufactured Thereby) 5,550,077 8/27/96 ツェング バンガード 櫛型コンデンサを備えたＤＲ (Tseng) (Vanguard) ＡＭセル(DRAM Cell with a ほか Comb-Type Capacitor) 5,550,078 8/27/96 サング バンガード 縮小されたマスクＤＲＡＭ工 (Sung) (Vanguard) 程(Reduced Mask DRAM Process) 5,550,080 8/27/96 キム ヒュンダイ 半導体デバイスのコンデンサ (Kim) (Hyundai) の製造法(Method for Fabricating Capacitor of Semiconductor Device) 5,552,334 9/3/96 ツェング バンガード ＤＲＡＭセルの中のＹ型コン (Tseng) (Vanguard) デンサの製造法(Method for Fabricating a Y-Shaped Capacitor in a DRAM Cell) 5,554,556 9/10/96 エマ(Ema) フジツウ メモリ・セルの増大した静電 (Fujitsu) 容量を有する半導体メモリ・ デバイスの製造法(Method of
【００６８】
【表８】 表２のつづき Making a Semiconductor Memory Device having an Increased Capacitance of Memory Cell) 5,554,557 9/10/96 コー バンガード メモリ・セルの中に自己整合 (Koh) (Vanguard) ノード接触体を備えた積層コ ンデンサの製造法(Method for Fabricating a Stacked Capacitor with a Self Aligned Node Contact in a Memory Cell) 5,556,802 9/17/96 ベークマン ＩＢＭ 波形の垂直型積層コンデンサ Jr.(Bakeman （ＣＶＳＴＣ）の製造法 Jr.)ほか (Method of Making Corrugated Vertical Stack Capacitor (CVSTC)) 5,561,311 10/1/96 ハマモト トーシバ 基板の上の溝の中に埋め込ま (Hamamoto) (Toshiba) れた絶縁体膜を備えた半導体 ほか メモリ(Semiconductor Memory with Insulation Film Embedded in Groove Formed on Substrate) 5,563,088 10/8/96 ツェング バンガード ＤＲＡＭセルの中の積層コン
【００６９】
【表９】 表２のつづき (Tseng) (Vanguard) デンサの製造法(Method for Fabricating a Stacked Capacitor in a DRAM Cell) 5,563,089 10/8/96 ヨスト マイクロン メモリ・セルのコンデンサ・ (Jost)ほか (Micron) アレイの上のビット線路の製 造法およびメモリ・セルのコ ンデンサ・アレイの上のビッ ト線路のアレイ (Method of Forming a Bit Line OVER Capacitor Array of Memory Cells and an Array of Bit Line Over Capacitor Array of Memory Cells)
【００７０】図１１〜図１４の説明から分かるように、
表２に具体的に示された特許に開示されているすべての
処理工程に、本発明を応用することができる。
表２に具体的に示された特許に開示されているすべての
処理工程に、本発明を応用することができる。
【００７１】１つの例として、（前記の表に具体的に示
された特許の１つである）米国特許第 5,491,103号に開
示されているＤＲＡＭの製造法を考察する。この特許
は、集積化された半導体メモリ・デバイスのコンデンサ
構造体の製造法を開示している。この特許に開示されて
いるように、半導体基板の上に犠牲部材層が作成され
る。そして次に、この犠牲部材層の上に第１導電体層が
作成される。次に、この第１導電体層の上にレジスト層
および酸化物層が作成され、そして第１パターンが形成
されるようにこれらがパターンに作成される。第１導電
体層の上に第１部材層が作成され、そして異方的エッチ
ングが行われて、第１パターンの側壁の上にスペーサが
作成される。その後、スペーサをエッチング・マスクと
して用いておよび前記犠牲部材層をエッチング終了位置
として用いて、第１導電体層にエッチングが行われる。
第１パターンが除去された後、得られた構造体の上に第
２導電体層が作成される。次に、犠牲部材層をエッチン
グ終了位置として用いて、第２導電体層に異方的エッチ
ングが行われる。その後、スペーサが犠牲層と一緒に除
去され、それによりコンデンサのベース記憶電極が作成
される。
された特許の１つである）米国特許第 5,491,103号に開
示されているＤＲＡＭの製造法を考察する。この特許
は、集積化された半導体メモリ・デバイスのコンデンサ
構造体の製造法を開示している。この特許に開示されて
いるように、半導体基板の上に犠牲部材層が作成され
る。そして次に、この犠牲部材層の上に第１導電体層が
作成される。次に、この第１導電体層の上にレジスト層
および酸化物層が作成され、そして第１パターンが形成
されるようにこれらがパターンに作成される。第１導電
体層の上に第１部材層が作成され、そして異方的エッチ
ングが行われて、第１パターンの側壁の上にスペーサが
作成される。その後、スペーサをエッチング・マスクと
して用いておよび前記犠牲部材層をエッチング終了位置
として用いて、第１導電体層にエッチングが行われる。
第１パターンが除去された後、得られた構造体の上に第
２導電体層が作成される。次に、犠牲部材層をエッチン
グ終了位置として用いて、第２導電体層に異方的エッチ
ングが行われる。その後、スペーサが犠牲層と一緒に除
去され、それによりコンデンサのベース記憶電極が作成
される。
【００７２】米国特許第 5,491,103号は、ＯＮＯまたは
５酸化タンタルのような誘電体部材を記憶電極の表面の
上に沈着することができることを開示している。けれど
も、これらの部材は欠点を有している。例えばＯＮＯ誘
電体は、Ｔａ2 Ｏ5 のような部材に比べて比較的小さな
誘電率を有している。しかし、Ｔａ2 Ｏ5 は処理が困難
である。それは、必要な焼鈍し段階がポリシリコン記憶
電極を酸化する傾向があるからである。
５酸化タンタルのような誘電体部材を記憶電極の表面の
上に沈着することができることを開示している。けれど
も、これらの部材は欠点を有している。例えばＯＮＯ誘
電体は、Ｔａ2 Ｏ5 のような部材に比べて比較的小さな
誘電率を有している。しかし、Ｔａ2 Ｏ5 は処理が困難
である。それは、必要な焼鈍し段階がポリシリコン記憶
電極を酸化する傾向があるからである。
【００７３】幸いにも本発明は、これらの欠点を解決す
るために容易に実施することができる。具体的にいえ
ば、米国特許第 5,491,103号に開示されているベース記
憶電極を、Ｔａ2 Ｏ5 のような誘電率ｋの大きな誘電体
と両立するように容易に変更することができる。前記で
説明されたように、自己整合反応により、記憶電極と誘
電体部材との間に導電性の障壁層を生ずることができ
る。ここでの自己整合反応は、隣接する絶縁体領域の上
に導電体を生ずることなく、そしてパターン作成段階を
用いることなく、記憶電極の上に導電性障壁層を生ずる
すべての反応工程を含むことを意味する。例えば自己整
合反応により、ケイ化物層を作成することができ、およ
びこのケイ化物層の上に導電性窒化物層を作成すること
ができる。
るために容易に実施することができる。具体的にいえ
ば、米国特許第 5,491,103号に開示されているベース記
憶電極を、Ｔａ2 Ｏ5 のような誘電率ｋの大きな誘電体
と両立するように容易に変更することができる。前記で
説明されたように、自己整合反応により、記憶電極と誘
電体部材との間に導電性の障壁層を生ずることができ
る。ここでの自己整合反応は、隣接する絶縁体領域の上
に導電体を生ずることなく、そしてパターン作成段階を
用いることなく、記憶電極の上に導電性障壁層を生ずる
すべての反応工程を含むことを意味する。例えば自己整
合反応により、ケイ化物層を作成することができ、およ
びこのケイ化物層の上に導電性窒化物層を作成すること
ができる。
【００７４】同様な変更は、他の取り込まれた特許のお
のおのに対して行うことができる。底部電極が完成した
後、自己整合反応工程を用いて導電性障壁を作成するこ
とができる。その時点において、誘電率ｋの大きな任意
の誘電体をコンデンサ誘電体のために用いることができ
る。
のおのに対して行うことができる。底部電極が完成した
後、自己整合反応工程を用いて導電性障壁を作成するこ
とができる。その時点において、誘電率ｋの大きな任意
の誘電体をコンデンサ誘電体のために用いることができ
る。
【００７５】本発明はまた、トレンチ・コンデンサの中
に取り込むことができる。トレンチ・コンデンサは、１
つの電極が半導体基板で形成されるコンデンサである。
基板５２は、（ＳＯＩデバイスの中のように）絶縁体層
の上に作成された半導体層で構成することができる。ま
たはそれとは異なって、積層されたコンデンサをトレン
チの中に作成することができる。しかし、この実施例は
前記で説明したようにして実施することができる。
に取り込むことができる。トレンチ・コンデンサは、１
つの電極が半導体基板で形成されるコンデンサである。
基板５２は、（ＳＯＩデバイスの中のように）絶縁体層
の上に作成された半導体層で構成することができる。ま
たはそれとは異なって、積層されたコンデンサをトレン
チの中に作成することができる。しかし、この実施例は
前記で説明したようにして実施することができる。
【００７６】図６は、本発明の新規な概念を利用するこ
とができるトレンチ・コンデンサＤＲＡＭの図である。
この場合、第１電極１２は前記で説明したような多重層
構造体を有する。例えば、自己整合工程を用いてトレン
チの中にケイ化物層（図示されていない）を作成するこ
とができる。その後、ケイ化物層の上に導電性の窒化物
層（明確には示されていない）を作成することができ
る。次に、誘電体１６および第２電極１４を作成するこ
とができる。トレンチ・コンデンサＤＲＡＭデバイスを
作成する１つの具体的な方法の細部は、米国特許第 5,3
17,177号に開示されている。この特許の内容は、参考と
して本発明の中に取り込まれている。
とができるトレンチ・コンデンサＤＲＡＭの図である。
この場合、第１電極１２は前記で説明したような多重層
構造体を有する。例えば、自己整合工程を用いてトレン
チの中にケイ化物層（図示されていない）を作成するこ
とができる。その後、ケイ化物層の上に導電性の窒化物
層（明確には示されていない）を作成することができ
る。次に、誘電体１６および第２電極１４を作成するこ
とができる。トレンチ・コンデンサＤＲＡＭデバイスを
作成する１つの具体的な方法の細部は、米国特許第 5,3
17,177号に開示されている。この特許の内容は、参考と
して本発明の中に取り込まれている。
【００７７】前記において集積回路コンデンサについて
説明したが、本発明はまた他の集積回路エレメントと共
に用いることができる。例えば本発明の概念は、応用特
殊集積回路（ＡＳＩＣ、application specific integra
ted circuits）および論理デバイスのような他の集積回
路における、金属ゲートと、拡散および酸化による障壁
体の応用とに適用することができる。金属ゲートは、タ
ングステン、チタン、窒化モリブデン／タングステン・
シリコン、窒化チタン・シリコン、窒化タンタル、窒化
モリブデン、窒化タンタル・シリコン、または窒化タン
タルのような部材で作成することができる。これらのゲ
ートは、ポリシリコン／酸化物（ゲート酸化物）を備え
てまたは備えないで作成することができる。拡散障壁体
の応用の例は、窒化タングステン・シリコン、窒化タン
グステン、窒化チタン・シリコン、窒化チタン、窒化モ
リブデン、窒化タンタル・シリコン、および窒化タンタ
ルである。
説明したが、本発明はまた他の集積回路エレメントと共
に用いることができる。例えば本発明の概念は、応用特
殊集積回路（ＡＳＩＣ、application specific integra
ted circuits）および論理デバイスのような他の集積回
路における、金属ゲートと、拡散および酸化による障壁
体の応用とに適用することができる。金属ゲートは、タ
ングステン、チタン、窒化モリブデン／タングステン・
シリコン、窒化チタン・シリコン、窒化タンタル、窒化
モリブデン、窒化タンタル・シリコン、または窒化タン
タルのような部材で作成することができる。これらのゲ
ートは、ポリシリコン／酸化物（ゲート酸化物）を備え
てまたは備えないで作成することができる。拡散障壁体
の応用の例は、窒化タングステン・シリコン、窒化タン
グステン、窒化チタン・シリコン、窒化チタン、窒化モ
リブデン、窒化タンタル・シリコン、および窒化タンタ
ルである。
【００７８】例示された実施例を参照して本発明が説明
されたが、この説明は本発明の範囲がこれらの実施例に
限定されることを意味するものではない。例示された実
施例を種々に変更した実施例、および種々に組み合わせ
た実施例、および本発明の他の実施例が可能であること
は、当業者には前記説明から明らかであるであろう。し
たがって、本発明はこのような変更実施例およびその他
の実施例をすべてその範囲内に包含するものと理解しな
ければならない。
されたが、この説明は本発明の範囲がこれらの実施例に
限定されることを意味するものではない。例示された実
施例を種々に変更した実施例、および種々に組み合わせ
た実施例、および本発明の他の実施例が可能であること
は、当業者には前記説明から明らかであるであろう。し
たがって、本発明はこのような変更実施例およびその他
の実施例をすべてその範囲内に包含するものと理解しな
ければならない。
【００７９】
【関連する出願】本発明は、最近受付けられた出願中特
許シリアル番号第60/036,998号（TI-21973）およびシリ
アル番号第60/036,481号（TI−23343 ）の関連出願であ
る。これらの出願中特許のおのおのの内容は、参考とし
て本発明の中に取り込まれている。
許シリアル番号第60/036,998号（TI-21973）およびシリ
アル番号第60/036,481号（TI−23343 ）の関連出願であ
る。これらの出願中特許のおのおのの内容は、参考とし
て本発明の中に取り込まれている。
【００８０】以上の説明に関して更に以下の項を開示す
る。 （１） 絶縁体領域に隣接してベース電極部材を備える
段階と、前記ベース電極部材と前記隣接する絶縁体領域
との上に第１部材の層を作成する段階と、前記第１部材
が前記ベース電極部材と反応することにより自己整合コ
ンデンサ電極を作成する段階と、前記自己整合コンデン
サ電極の上に誘電体層を作成する段階と、前記誘電体層
の上に第２コンデンサ電極を作成する段階と、を有す
る、集積回路コンデンサを製造する方法。
る。 （１） 絶縁体領域に隣接してベース電極部材を備える
段階と、前記ベース電極部材と前記隣接する絶縁体領域
との上に第１部材の層を作成する段階と、前記第１部材
が前記ベース電極部材と反応することにより自己整合コ
ンデンサ電極を作成する段階と、前記自己整合コンデン
サ電極の上に誘電体層を作成する段階と、前記誘電体層
の上に第２コンデンサ電極を作成する段階と、を有す
る、集積回路コンデンサを製造する方法。
【００８１】（２） 第１項記載の方法において、前記
ベース電極部材がシリコンを有する、前記方法。 （３） 第２項記載の方法において、前記第１部材がケ
イ化物化される金属を有する、前記方法。 （４） 第３項記載の方法において、前記ケイ化物化さ
れる金属がタンタルと、チタンと、アルミニウムと、タ
ングステンと、モリブデンと、白金と、パラジウムと、
ルテニウムと、コバルトと、金属合金とを包含する群か
ら選定される、前記方法。 （５） 第３項記載の方法において、自己整合コンデン
サ電極を作成する前記段階が金属ケイ化物を作成するた
めに前記第１部材および前記ベース電極を不活性ガス中
で加熱する段階を有する、前記方法。 （６） 第５項記載の方法において、前記加熱段階が高
速熱焼鈍し処理段階を有する、前記方法。 （７） 第３項記載の方法において、前記自己整合コン
デンサ電極の上に導電性窒化物領域を作成する段階をさ
らに有する、前記方法。 （８） 第７項記載の方法において、導電性窒化物領域
を作成する前記段階が高速熱窒化物化段階を有する、前
記方法。 （９） 第１項記載の方法において、前記ベース電極部
材が金属を有する、前記方法。 （１０） 第９項記載の方法において、前記金属がタン
グステンと、チタンと、タンタルと、ジルコニウムと、
ルテニウムと、モリブデンとを包含する群から選 定される、前記方法。（１１） 第９項記載の方法にお
いて、自己整合コンデンサ電極を作成する前記段階が前
記金属ベース電極を窒化物化する段階を有する、前記方
法。 （１２） 第１１項記載の方法において、窒化物化の前
記段階が高速熱窒化物化段階を有する、前記方法。
ベース電極部材がシリコンを有する、前記方法。 （３） 第２項記載の方法において、前記第１部材がケ
イ化物化される金属を有する、前記方法。 （４） 第３項記載の方法において、前記ケイ化物化さ
れる金属がタンタルと、チタンと、アルミニウムと、タ
ングステンと、モリブデンと、白金と、パラジウムと、
ルテニウムと、コバルトと、金属合金とを包含する群か
ら選定される、前記方法。 （５） 第３項記載の方法において、自己整合コンデン
サ電極を作成する前記段階が金属ケイ化物を作成するた
めに前記第１部材および前記ベース電極を不活性ガス中
で加熱する段階を有する、前記方法。 （６） 第５項記載の方法において、前記加熱段階が高
速熱焼鈍し処理段階を有する、前記方法。 （７） 第３項記載の方法において、前記自己整合コン
デンサ電極の上に導電性窒化物領域を作成する段階をさ
らに有する、前記方法。 （８） 第７項記載の方法において、導電性窒化物領域
を作成する前記段階が高速熱窒化物化段階を有する、前
記方法。 （９） 第１項記載の方法において、前記ベース電極部
材が金属を有する、前記方法。 （１０） 第９項記載の方法において、前記金属がタン
グステンと、チタンと、タンタルと、ジルコニウムと、
ルテニウムと、モリブデンとを包含する群から選 定される、前記方法。（１１） 第９項記載の方法にお
いて、自己整合コンデンサ電極を作成する前記段階が前
記金属ベース電極を窒化物化する段階を有する、前記方
法。 （１２） 第１１項記載の方法において、窒化物化の前
記段階が高速熱窒化物化段階を有する、前記方法。
【００８２】（１３） 第１項記載の方法において、前
記誘電体層が誘電率の大きな部材を有する、前記方法。 （１４） 第１項記載の方法において、前記誘電体層が
５酸化タンタルを有する、前記方法。 （１５） 第１項記載の方法において、前記誘電体層が
チタン酸鉛ジルコニウムを有する、前記方法。 （１６） 第１項記載の方法において、前記誘電体層が
チタン酸バリウム・ストロンチウムを有する、前記方
法。 （１７） 第１項記載の方法において、前記誘電体層が
チタン酸ストロンチウムを有する、前記方法。 （１８） 第１項記載の方法において、前記第２コンデ
ンサ電極が窒化チタンと、窒化チタン・アルミニウム
と、ケイ化窒化タンタルと、窒化タンタル・シリコン
と、窒化タングステン・シリコンと、窒化タングステン
と、窒化モリブデンとを包含する群から選定された部材
を有する、前記方法。 （１９） 第１項記載の方法において、前記第１部材が
前記ベース電極部材と反応した後前記第１部材の未反応
の部分をすべて除去する段階を、自己整合コンデンサ電
極を作成する前記段階がさらに有する、前記方法。
記誘電体層が誘電率の大きな部材を有する、前記方法。 （１４） 第１項記載の方法において、前記誘電体層が
５酸化タンタルを有する、前記方法。 （１５） 第１項記載の方法において、前記誘電体層が
チタン酸鉛ジルコニウムを有する、前記方法。 （１６） 第１項記載の方法において、前記誘電体層が
チタン酸バリウム・ストロンチウムを有する、前記方
法。 （１７） 第１項記載の方法において、前記誘電体層が
チタン酸ストロンチウムを有する、前記方法。 （１８） 第１項記載の方法において、前記第２コンデ
ンサ電極が窒化チタンと、窒化チタン・アルミニウム
と、ケイ化窒化タンタルと、窒化タンタル・シリコン
と、窒化タングステン・シリコンと、窒化タングステン
と、窒化モリブデンとを包含する群から選定された部材
を有する、前記方法。 （１９） 第１項記載の方法において、前記第１部材が
前記ベース電極部材と反応した後前記第１部材の未反応
の部分をすべて除去する段階を、自己整合コンデンサ電
極を作成する前記段階がさらに有する、前記方法。
【００８３】（２０） シリコン領域と、半導体領域の
上に配置されたケイ化物領域と、前記ケイ化物領域の上
に配置された導電性窒化物領域と、前記ケイ化物領域の
上に配置された誘電体層と、前記誘電体層の上に配置さ
れた導電体層と、を有する、集積回路コンデンサ。
上に配置されたケイ化物領域と、前記ケイ化物領域の上
に配置された導電性窒化物領域と、前記ケイ化物領域の
上に配置された誘電体層と、前記誘電体層の上に配置さ
れた導電体層と、を有する、集積回路コンデンサ。
【００８４】（２１） 第２０項記載のコンデンサにお
いて、前記ケイ化物層がケイ化タンタルと、ケイ化チタ
ンと、ケイ化アルミニウムと、ケイ化タングステンと、
ケイ化モリブデンと、ケイ化コバルトと、ケイ化金属合
金とを包含する群から選定された部材を有する、前記方
法。 （２２） 第２０項記載のコンデンサにおいて、前記窒
化物層が窒化タンタル・シリコンと、窒化チタン・シリ
コンと、窒化タングステン・シリコンと、窒化モリブデ
ン・シリコンと、窒化コバルト・シリコンと、窒化チタ
ン・アルミニウムと、窒化タングステンとを包含する群
から選定された部材を有する、前記コンデンサ。 （２３） 第２０項記載のコンデンサにおいて、前記誘
電体層が酸化物部材および窒化物部材を有する、前記コ
ンデンサ。（２４） 第２０項記載のコンデンサにおい
て、前記誘電体層が５酸化タンタルと、チタン酸鉛ジル
コニウムと、チタン酸バリウム・ストロンチウムと、チ
タン酸ストロンチウムとを包含する群から選定される、
前記コンデンサ。
いて、前記ケイ化物層がケイ化タンタルと、ケイ化チタ
ンと、ケイ化アルミニウムと、ケイ化タングステンと、
ケイ化モリブデンと、ケイ化コバルトと、ケイ化金属合
金とを包含する群から選定された部材を有する、前記方
法。 （２２） 第２０項記載のコンデンサにおいて、前記窒
化物層が窒化タンタル・シリコンと、窒化チタン・シリ
コンと、窒化タングステン・シリコンと、窒化モリブデ
ン・シリコンと、窒化コバルト・シリコンと、窒化チタ
ン・アルミニウムと、窒化タングステンとを包含する群
から選定された部材を有する、前記コンデンサ。 （２３） 第２０項記載のコンデンサにおいて、前記誘
電体層が酸化物部材および窒化物部材を有する、前記コ
ンデンサ。（２４） 第２０項記載のコンデンサにおい
て、前記誘電体層が５酸化タンタルと、チタン酸鉛ジル
コニウムと、チタン酸バリウム・ストロンチウムと、チ
タン酸ストロンチウムとを包含する群から選定される、
前記コンデンサ。
【００８５】（２５） 半導体領域と、前記半導体領域
の上に配置され、および耐熱性金属とシリコンとを含む
部材を有する、導電性窒化物領域と、前記導電性窒化物
領域の上に配置された誘電体層と、前記誘電体層の上に
配置された導電体層と、を有する、集積回路コンデン
サ。
の上に配置され、および耐熱性金属とシリコンとを含む
部材を有する、導電性窒化物領域と、前記導電性窒化物
領域の上に配置された誘電体層と、前記誘電体層の上に
配置された導電体層と、を有する、集積回路コンデン
サ。
【００８６】（２６） 第２５項記載のコンデンサにお
いて、前記導電性窒化物領域が窒化タンタル・シリコン
と、窒化チタン・シリコンと、窒化タングステ・シリコ
ンと、窒化モリブデン・シリコンと、窒化コバルト・シ
リコンとを包含する群から選定された部材を有する、前
記コンデンサ。 （２７） 第２５項記載のコンデンサにおいて、前記誘
電体層が酸化物および窒化物層を有する、前記コンデン
サ。 （２８） 第２５項記載のコンデンサにおいて、前記誘
電体層が５酸化タンタルと、チタン酸鉛ジルコニウム
と、チタン酸バリウム・ストロンチウムと、チタン酸ス
トロンチウムとを包含する群から選定される、前記コン
デンサ。
いて、前記導電性窒化物領域が窒化タンタル・シリコン
と、窒化チタン・シリコンと、窒化タングステ・シリコ
ンと、窒化モリブデン・シリコンと、窒化コバルト・シ
リコンとを包含する群から選定された部材を有する、前
記コンデンサ。 （２７） 第２５項記載のコンデンサにおいて、前記誘
電体層が酸化物および窒化物層を有する、前記コンデン
サ。 （２８） 第２５項記載のコンデンサにおいて、前記誘
電体層が５酸化タンタルと、チタン酸鉛ジルコニウム
と、チタン酸バリウム・ストロンチウムと、チタン酸ス
トロンチウムとを包含する群から選定される、前記コン
デンサ。
【００８７】（２９） 絶縁体領域に隣接しかつ平坦で
ない形状を有する、シリコン記憶ノードを作成する段階
と、前記記憶ノードの上にケイ化物化された金属層を作
成する段階と、ケイ化物層を作成するために前記記憶ノ
ードと前記金属層の部分とが反応する段階と、前記金属
層の未反応の部分を前記絶縁体領域から除去する段階
と、前記ケイ化物層の上に導電性窒化物層を作成する段
階と、前記導電性窒化物層の上に誘電体層を作成する段
階と、前記誘電体層の上に導電体層を作成する段階と、
を有する、半導体構造体を作成する方法。
ない形状を有する、シリコン記憶ノードを作成する段階
と、前記記憶ノードの上にケイ化物化された金属層を作
成する段階と、ケイ化物層を作成するために前記記憶ノ
ードと前記金属層の部分とが反応する段階と、前記金属
層の未反応の部分を前記絶縁体領域から除去する段階
と、前記ケイ化物層の上に導電性窒化物層を作成する段
階と、前記導電性窒化物層の上に誘電体層を作成する段
階と、前記誘電体層の上に導電体層を作成する段階と、
を有する、半導体構造体を作成する方法。
【００８８】（３０） 第２９項記載の方法において、
導電性窒化物層を作成する前記段階が前記ケイ化物層を
消費する、前記方法。 （３１） 第２９項記載の方法において、前記半導体領
域がポリシリコンを有し、および前記誘電体層が５酸化
タンタルと、タンタル酸鉛ジルコニウムと、チタン酸バ
リウム・ストロンチウムと、チタン酸ストロンチウムと
を包含する群から選定された部材を有する、前記方法。 （３２） 第２９項記載の方法において、導電性窒化物
層を作成する前記段階が、窒素を含有する雰囲気の中で
前記ケイ化物層が反応する段階を有する、前記方法。
導電性窒化物層を作成する前記段階が前記ケイ化物層を
消費する、前記方法。 （３１） 第２９項記載の方法において、前記半導体領
域がポリシリコンを有し、および前記誘電体層が５酸化
タンタルと、タンタル酸鉛ジルコニウムと、チタン酸バ
リウム・ストロンチウムと、チタン酸ストロンチウムと
を包含する群から選定された部材を有する、前記方法。 （３２） 第２９項記載の方法において、導電性窒化物
層を作成する前記段階が、窒素を含有する雰囲気の中で
前記ケイ化物層が反応する段階を有する、前記方法。
【００８９】（３３） シリコン基板を備える段階と、
前記シリコン基板の上に第１ソース／ドレイン領域およ
び第２ソース／ドレイン領域とゲートとを有するパス・
トランジスタを作成する段階と、前記第１ソース／ドレ
イン領域に電気的に結合されたビット線路を作成する段
階と、前記第１ソース／ドレイン領域に電気的に結合さ
れた記憶ノード・ベース電極を作成する段階と、前記ベ
ース電極の上に第１部材の層を作成する段階と、自己整
合記憶ノードを作成するために前記第１部材と前記ベー
ス電極とが反応する段階と、前記第１部材の未反応の部
分をすべて除去する段階と、前記記憶ノードの外側表面
が導電性窒化物を有するように、窒素を含有する雰囲気
中で自己整合記憶極板が反応する段階と、前記記憶プレ
ートの上に誘電体層を作成する段階と、前記誘電体層の
上にセル極板を作成する段階と、を有する、メモリ・デ
バイスを作成する方法。
前記シリコン基板の上に第１ソース／ドレイン領域およ
び第２ソース／ドレイン領域とゲートとを有するパス・
トランジスタを作成する段階と、前記第１ソース／ドレ
イン領域に電気的に結合されたビット線路を作成する段
階と、前記第１ソース／ドレイン領域に電気的に結合さ
れた記憶ノード・ベース電極を作成する段階と、前記ベ
ース電極の上に第１部材の層を作成する段階と、自己整
合記憶ノードを作成するために前記第１部材と前記ベー
ス電極とが反応する段階と、前記第１部材の未反応の部
分をすべて除去する段階と、前記記憶ノードの外側表面
が導電性窒化物を有するように、窒素を含有する雰囲気
中で自己整合記憶極板が反応する段階と、前記記憶プレ
ートの上に誘電体層を作成する段階と、前記誘電体層の
上にセル極板を作成する段階と、を有する、メモリ・デ
バイスを作成する方法。
【００９０】（３４） 半導体基板の上に犠牲部材層を
作成する段階と、前記犠牲部材層の上に第１導電体層を
作成する段階と、前記第１導電体層の上にレジスト層お
よび酸化物層を作成する段階と、第１パターンを作成す
るために前記レジスト層および前記酸化物層をパターン
に作成する段階と、前記第１導電体層の上に第１部材層
を作成する段階と、前記第１パターンの側壁の上にスペ
ーサを作成するために前記第１部材層に異方的エッチン
グを行う段階と、前記スペーサをエッチング・マスクと
して用いておよび前記犠牲部材層をエッチング停止位置
として用いて前記第１導電体層にエッチングを行う段階
と、前記第１パターンを除去する段階と、その後得られ
た構造体の上に第２導電体層を作成する段階と、前記犠
牲部材層をエッチング停止位置として用いて前記第２導
電体層に異方的エッチングを行う段階と、コンデンサの
ベース記憶電極を作成するために前記犠牲層と一緒に前
記スペーサを除去する段階と、前記ベース記憶電極の上
に第１導電性部材の層を作成する段階と、前記第１導電
性部材と前記ベース記憶電極との間に自己整合反応を生
じさせる段階と、前記第１導電性部材の上に誘電体層を
作成する段階と、前記誘電体層の上に導電体層を作成す
る段階と、を有する、集積半導体メモリ・デバイスのコ
ンデンサ構造体を製造する方法。
作成する段階と、前記犠牲部材層の上に第１導電体層を
作成する段階と、前記第１導電体層の上にレジスト層お
よび酸化物層を作成する段階と、第１パターンを作成す
るために前記レジスト層および前記酸化物層をパターン
に作成する段階と、前記第１導電体層の上に第１部材層
を作成する段階と、前記第１パターンの側壁の上にスペ
ーサを作成するために前記第１部材層に異方的エッチン
グを行う段階と、前記スペーサをエッチング・マスクと
して用いておよび前記犠牲部材層をエッチング停止位置
として用いて前記第１導電体層にエッチングを行う段階
と、前記第１パターンを除去する段階と、その後得られ
た構造体の上に第２導電体層を作成する段階と、前記犠
牲部材層をエッチング停止位置として用いて前記第２導
電体層に異方的エッチングを行う段階と、コンデンサの
ベース記憶電極を作成するために前記犠牲層と一緒に前
記スペーサを除去する段階と、前記ベース記憶電極の上
に第１導電性部材の層を作成する段階と、前記第１導電
性部材と前記ベース記憶電極との間に自己整合反応を生
じさせる段階と、前記第１導電性部材の上に誘電体層を
作成する段階と、前記誘電体層の上に導電体層を作成す
る段階と、を有する、集積半導体メモリ・デバイスのコ
ンデンサ構造体を製造する方法。
【００９１】（３５） 本発明は、新規な集積回路コン
デンサおよびこのようなコンデンサを作成する方法を開
示する。コンデンサの作成は、絶縁体領域２６に隣接す
るベース電極１８で開始する。このベース電極１８は、
ポリシリコンまたは金属のいずれかを有することができ
る。ケイ化物化される金属のような第１部材の層２８
が、ベース電極１８の上および隣接する絶縁体領域の上
に作成される。その後、自己整合コンデンサ電極１２
が、ベース電極１８と第１部材２８とを反応させそして
絶縁体領域２６から第１部材２８の未反応の部分を除去
することにより作成される。その後、自己整合コンデン
サ電極１２の上に誘電体層１６を作成しそして誘電体層
１６の上に第２コンデンサ電極１４を作成することによ
り、コンデンサが完成する。
デンサおよびこのようなコンデンサを作成する方法を開
示する。コンデンサの作成は、絶縁体領域２６に隣接す
るベース電極１８で開始する。このベース電極１８は、
ポリシリコンまたは金属のいずれかを有することができ
る。ケイ化物化される金属のような第１部材の層２８
が、ベース電極１８の上および隣接する絶縁体領域の上
に作成される。その後、自己整合コンデンサ電極１２
が、ベース電極１８と第１部材２８とを反応させそして
絶縁体領域２６から第１部材２８の未反応の部分を除去
することにより作成される。その後、自己整合コンデン
サ電極１２の上に誘電体層１６を作成しそして誘電体層
１６の上に第２コンデンサ電極１４を作成することによ
り、コンデンサが完成する。
【図１】本発明の積層コンデンサの第１実施例の横断面
図。
図。
【図２】コンデンサのまた別の実施例の横断面図であっ
て、ａは最初の段階の図、ｂはａの次の段階の図、ｃは
ｂの次の段階の図。
て、ａは最初の段階の図、ｂはａの次の段階の図、ｃは
ｂの次の段階の図。
【図３】本発明の集積回路コンデンサの作成を示した横
断面図であって、ａは最初の段階の図、ｂはａの次の段
階の図、ｃはｂの次の段階の図、ｄはｃの次の段階の
図、ｅはｄの次の段階の図、ｆはｅの次の段階の図、ｇ
はｆの次の段階の図。
断面図であって、ａは最初の段階の図、ｂはａの次の段
階の図、ｃはｂの次の段階の図、ｄはｃの次の段階の
図、ｅはｄの次の段階の図、ｆはｅの次の段階の図、ｇ
はｆの次の段階の図。
【図４】本発明のコンデンサを用いることができるＤＲ
ＡＭ回路の図であって、ａはＤＲＡＭアレイおよびその
周辺回路の単純化された概要図、ｂはメモリ・デバイス
の単純化されたブロック線図、ｃは埋め込まれたメモリ
の単純化されたブロック線図。
ＡＭ回路の図であって、ａはＤＲＡＭアレイおよびその
周辺回路の単純化された概要図、ｂはメモリ・デバイス
の単純化されたブロック線図、ｃは埋め込まれたメモリ
の単純化されたブロック線図。
【図５】本発明のコンデンサを用いたＤＲＡＭを作成す
るための１つの工程の初期の段階を示した横断面図。
るための１つの工程の初期の段階を示した横断面図。
【図６】図５の次の段階を示した横断面図。
【図７】図６の次の段階を示した横断面図。
【図８】図７の次の段階を示した横断面図。
【図９】図８の次の段階を示した横断面図。
【図１０】図９の次の段階を示した横断面図。
【図１１】図１０の次の段階を示した横断面図。
【図１２】図１１の次の段階を示した横断面図。
【図１３】図１２の次の段階を示した横断面図。
【図１４】図１３の次の段階の図であって、本発明のコ
ンデンサを用いたＤＲＡＭの最終の構造体の横断面図。
ンデンサを用いたＤＲＡＭの最終の構造体の横断面図。
【図１５】本発明の新規な概念を用いることができるト
レンチ・コンデンサＤＲＡＭの横断面図。
レンチ・コンデンサＤＲＡＭの横断面図。
１２ 自己整合コンデンサ電極 １４ 第２コンデンサ電極 １６ 誘電体層 １８ ベース電極 ２６ 絶縁体領域 ２８ 第１部材層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 浅野 勇 埼玉県入間市下藤沢1314−３ ダイア プ レース804 (72)発明者 飯島 晋平 東京都昭島市玉川町３−１−18 (72)発明者 ウィリアム アール．マッキー アメリカ合衆国テキサス州プラノ，パピー ト 1529
Claims (2)
- 【請求項１】 絶縁体領域に隣接してベース電極部材を
備える段階と、 前記ベース電極部材と前記隣接する絶縁体領域との上に
第１部材の層を作成する段階と、 前記第１部材が前記ベース電極部材と反応することによ
り自己整合コンデンサ電極を作成する段階と、 前記自己整合コンデンサ電極の上に誘電体層を作成する
段階と、 前記誘電体層の上に第２コンデンサ電極を作成する段階
と、を有する、集積回路コンデンサを製造する方法。 - 【請求項２】 シリコン領域と、 半導体領域の上に配置されたケイ化物領域と、 前記ケイ化物領域の上に配置された導電性窒化物領域
と、 前記ケイ化物領域の上に配置された誘電体層と、 前記誘電体層の上に配置された導電体層と、を有する、
集積回路コンデンサ。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US3724797P | 1997-01-31 | 1997-01-31 | |
| US037247 | 1997-01-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10223863A true JPH10223863A (ja) | 1998-08-21 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10021283A Pending JPH10223863A (ja) | 1997-01-31 | 1998-02-02 | 集積回路コンデンサ |
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| EP (1) | EP0856879A1 (ja) |
| JP (1) | JPH10223863A (ja) |
| KR (1) | KR100583703B1 (ja) |
| TW (1) | TW400601B (ja) |
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