JP2001077309A - キャパシタ及びその製造方法 - Google Patents

キャパシタ及びその製造方法

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祥子 丹羽
Hiroshi Tomita
寛 冨田
Kazuhiro Eguchi
和弘 江口
Katsuhiko Hieda
克彦 稗田
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Abstract

(57)【要約】 【課題】（Ｂａ，Ｓｒ）ＴｉＯ3 薄膜中の有機物の残留
を抑制し、リーク電流の増加を抑制する。 【解決手段】下部電極を形成する工程（ステップＳ１）
と、前記下部電極上に、Ｂａ，Ｓｒ，Ｔｉ，Ｏを主成分
とするアモルファスの誘電体薄膜を堆積する工程（ステ
ップＳ２）と、酸化雰囲気中で前記誘電体薄膜の結晶化
温度未満の温度でアニールを行う工程（ステップＳ３）
と、前記誘電体薄膜の結晶化温度以上の温度でアニール
を行う工程（ステップＳ４）と、前記誘電体薄膜上に上
部電極を形成する工程（ステップＳ５）とを含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、Ｂａ，Ｓｒ，Ｔ
ｉ，Ｏを主成分とする誘電体薄膜を具備するキャパシタ
及びその製造方法に関する。
【０００２】
【従来の技術】電子デバイスの微細化、高集積化に伴
い、電子デバイスの機能を単に回路構成のみで達成する
ことが困難になりつつある。例えば、トランジスタの組
み合わせで情報の記憶動作を行うＳＲＡＭ、ＥＥＰＲＯ
Ｍ、或いはトランジスタとキャパシタの組み合わせで情
報の記憶動作を行う半導体メモリを、従来のＭＯＳトラ
ンジスタ、或いは従来のＭＯＳトランジスタとＭＯＳキ
ャパシタで実現することは、これらの素子で構成される
メモリセルの面積か縮小されていく中で非常に困難なも
のになっている。特にＭＯＳキャパシタを用いた半導体
メモリでは、素子の最小加工寸法が小さくなっても、読
み出し信号のＳＮ比を低下させないために、一定のキャ
パシタ容量を確保し続けていくことが非常に困難なもの
になっている。そこで、電子デバイスの機能を単に回路
構成のみで達成するのみではなく、機能性薄膜を用い
て、つまり材料自体の特性を利用することが有効になり
つつある。
【０００３】例えばＭＯＳキャパシタのキャパシタ絶縁
薄膜として、シリコン酸化膜やシリコン窒化膜／シリコ
ン酸化膜積層膜（ＮＯ膜）よりも高い誘電率を発現する
Ｂａ xＳｒ1-xＴｉＯ3 ［０＜ｘ＜１］（ＢＳＴ）などの
機能性材料からなる絶縁薄膜の採用が検討されるように
なってきている。
【０００４】上述したＢＳＴは室温で数百以上の誘電率
を発現するために、集積度向上を進めていくと、充分な
キャパシタ面積確保が困難になっていくＤＲＡＭのキャ
パシタ誘電体膜としても有望である。
【０００５】多元系のＢＳＴを用いて集積度の高い半導
体集積回路のキャパシタ素子を形成する上で、ＢＳＴの
成膜方法としては化学的気相成長法（ＣＶＤ法）が適し
ている。即ち、ＣＶＤ法を用いることにより、組成の精
密制御性、プロセスの再現性、および優れた段差被覆性
が得られるので、電子デバイスの信頼性等を大幅に向上
できるようになる。
【０００６】多元系の金属酸化膜であるＢＳＴ薄膜を成
膜するためには、組成制御が容易な供給律速条件での成
膜が一般的であるが、供給律速条件のＣＶＤ法では、段
差被覆性が低下するので、ＢＳＴ薄膜を反応律速条件の
ＣＶＤ法で成膜することが提案されている。
【０００７】しかしながら、実際に反応律速条件となる
５００℃未満の温度でＭＯ−ＣＶＤ法にて成膜すると、
原料ガス中の有機物が膜中に残存し、結晶化後に膜中に
残留するとリーク電流の増加を引き起こす。
【０００８】更に、酸素を充分に供給して成膜を行わな
いと、結晶化後に膜中に酸素欠損が生じてしまい、リー
ク電流の増加を引き起こすという問題があった。
【０００９】そのため、１Ｇビット世代以降の記憶装置
に用いられる膜厚が３０ｎｍで誘電率３００以上、実用
電界近傍の１Ｖ程度でのリーク電流が１×１０-7Ａ／ｃ
ｍ2以下を達成することができないという問題があっ
た。
【００１０】
【発明が解決しようとする課題】上述したように、ＭＯ
−ＣＶＤ法により反応律速条件でアモルファス状態のＢ
ＳＴ薄膜を形成した後、結晶化アニールを行うと、原料
ガスの有機物が残存し、リーク電流が増加するという問
題があった。また、結晶化後に酸素欠損が生じてリーク
電流が増加するという問題があった。そのため、半導体
記憶装置に要求される、膜厚が３０ｎｍで誘電率３００
以上且つ１Ｖ程度でのリーク電流が１×１０-7Ａ／ｃｍ
2 以下というスペックを満たすことができないという問
題があった。
【００１１】本発明の目的は、Ｂａ，Ｓｒ，Ｔｉ，Ｏを
主成分とする誘電体膜において、アモルファス状態で堆
積した誘電体膜を結晶化しても、膜中の有機物の残留が
抑制され、リーク電流の増大を抑制し得るキャパシタの
製造方法を提供することにある。
【００１２】また、本発明の別の目的は、１Ｖ程度での
リーク電流が１×１０-7Ａ／ｃｍ2以下であるキャパシ
タを提供することにある。
【００１３】
【課題を解決するための手段】［構成］本発明は、上記
目的を達成するために以下のように構成されている。
【００１４】（１）本発明（請求項１）のキャパシタ
は、下部電極と、この下部電極上に形成され、Ｂａ，Ｓ
ｒ，Ｔｉ，Ｏを主成分とする誘電体薄膜と、この誘電体
薄膜上に形成された上部電極とを具備し、前記誘電体薄
膜の前記上部電極に接する少なくとも厚さ５ｎｍ以上の
層は、該薄膜をオージェ電子分光法により測定して得ら
れるＴｉに起因する一階微分スペクトルの４１０ｅＶ近
傍に表れる上に凸の第１ピークと第１ピークに隣接して
高エネルギー側に表れる下に凸の第２ピークとの差の絶
対値Ｂに対する、該スペクトルの４２０ｅＶ近傍に表れ
る下に凸の第３ピークとこの第３ピークに隣接して低エ
ネルギー側に表れる上に凸の第４ピークとの差の絶対値
Ａの比Ａ／Ｂが０．３以下であることを特徴とする。
【００１５】本発明の好ましい実施態様を以下に記す。
【００１６】前記上部電極は、Ｓｒ，Ｒｕ，Ｐｔ，Ｏの
何れかを含むこと。
【００１７】（２）本発明（請求項３）のキャパシタの
製造方法は、下部電極を形成する工程と、前記下部電極
上に、Ｂａ，Ｓｒ，Ｔｉ，Ｏを主成分とするアモルファ
スの誘電体薄膜を堆積する工程と、酸化雰囲気中で前記
誘電体薄膜の結晶化温度未満の温度でアニールを行う工
程と、前記誘電体薄膜の結晶化温度以上の温度でアニー
ルを行う工程と、前記誘電体薄膜上に上部電極を形成す
る工程とを含むことを特徴とする。
【００１８】（３）本発明（請求項４）のキャパシタの
製造方法は、下部電極を形成する工程と、前記下部電極
上に、Ｂａ，Ｓｒ，Ｔｉ，Ｏを主成分とするアモルファ
スの誘電体薄膜を堆積する工程と、酸化雰囲気中で前記
誘電体薄膜の結晶化温度未満の温度でアニールを行う工
程と、前記誘電体薄膜の結晶化温度以上の温度でアニー
ルを行う工程と、前記誘電体薄膜上に、酸素を含む雰囲
気中でＳｒ，Ｒｕ，Ｐｔの何れかを含む上部電極を堆積
する工程とを含むことを特徴とする。
【００１９】（４）本発明（請求項５）のキャパシタの
製造方法は、下部電極を形成する工程と、前記下部電極
上に、Ｂａ，Ｓｒ，Ｔｉ，Ｏを主成分とするアモルファ
スの誘電体薄膜を堆積する工程と、酸化雰囲気中で前記
誘電体薄膜の結晶化温度未満の温度でアニールを行う工
程と、前記誘電体薄膜の結晶化温度以上の温度でアニー
ルを行う工程と、前記誘電体薄膜上に、Ｓｒ，Ｒｕ，Ｐ
ｔ，Ｏの何れかを含む上部電極を堆積する工程と、アニ
ールを行う工程とを含むことを特徴とする。
【００２０】［作用］本発明は、上記構成によって以下
の作用・効果を有する。
【００２１】アモルファス状態の誘電体膜を形成した
後、酸化雰囲気中で結晶化温度未満でアニールを行うこ
とで、膜中の有機物が脱離する。その後、結晶化温度以
上でアニールを行うことで、膜中に有機物が残存しない
誘電体膜を形成することができ、リーク電流の増加を抑
制することができる。
【００２２】また、上部電極がＢａ，Ｓｒ，Ｐｔ，Ｏの
何れかを含む上部電極、或いはＢａ，Ｓｒ，Ｐｔを酸素
雰囲気中で成膜して上部電極を形成することによって、
誘電体膜表面の酸素欠損が抑制される。
【００２３】上部電極に接する誘電体膜の膜厚５ｎｍ以
上の層が、ＡＥＳで得られる比Ａ／Ｂを０．３以下であ
ることによって、緩和電流領域の電圧範囲が広がり、１
Ｖ程度でのリーク電流が１×１０-7Ａ／ｃｍ2 以下を達
成することができる。
【００２４】
【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。
【００２５】［第１実施形態］本発明者等は、ＢＳＴ薄
膜中の有機物を除去するために、ＭＯ−ＣＶＤ法でアモ
ルファス状態のＢＳＴ薄膜（α−ＢＳＴ薄膜）を堆積し
た後に、結晶化温度未満の温度に加熱して膜中の有機物
を除去する低温酸素アニールを行った後に、結晶化温度
以上の温度に加熱する結晶化アニールを行う２ステップ
アニールが有効であろうと考えた。
【００２６】実際に、この２ステップアニールを用いて
ＢＳＴ膜を形成し、形成された膜の評価を行った。ま
た、比較例として、２ステップアニールを行わない試
料、スパッタリング法により成膜した試料を形成した。
【００２７】図１に、ＢＳＴ薄膜を具備するキャパシタ
の断面図を示す。図１に示すように、図示されない半導
体基板上に形成された層間絶縁膜１０上に下部電極１１
を介してＢＳＴ薄膜１２が形成されている。ＢＳＴ薄膜
１２上に上部電極１３が形成されている。
【００２８】次に、各試料の詳細について説明する。
【００２９】（各試料の詳細） 試料Ａ：２ステップアニールにより形成されたＢＳＴ膜 先ず、ＭＯ−ＣＶＤ法により成膜されたα−ＢＳＴ膜に
対し２ステップアニールを行ったＢＳＴ薄膜を具備する
キャパシタの形成について説明する。図２に示すフロー
チャートを用いてキャパシタの製造工程について説明す
る。
【００３０】先ず、スパッタリング法を用いてＳｒＲｕ
Ｏ3 膜を堆積し、下部電極を形成する（ステップＳ
１）。次いで、ＭＯ−ＣＶＤ法により結晶化温度未満の
堆積温度で、α−ＢＳＴ膜を形成する（ステップＳ
２）。堆積温度は５００℃未満、好ましくは４５０℃以
下である。
【００３１】有機金属原料としてＢａ（Ｃ11Ｈ19Ｏ2 ）
2 （Ｂａ（ＴＨＤ）2 ），Ｓｒ（Ｃ 11Ｈ19Ｏ2 ）2 （Ｓ
ｒ（ＴＨＤ）2 ），Ｔｉ（Ｃ11Ｈ19Ｏ2 ）2 （i-ＯＣ3
Ｈ7）2 （Ｔｉ（ＴＨＤ）2 （i-ＯＰｒ）2 ）を昇華さ
せて得られた原料ガスを反応容器に導入すると共に、Ａ
ｒガス及びＯ2 ガスを反応容器内に導入してＭＯ−ＣＶ
Ｄ法によりα−ＢＳＴ薄膜の堆積を行った。
【００３２】次いで、α−ＢＳＴ薄膜中の残留有機不純
物を除去するために、酸素雰囲気中で結晶化温度未満、
例えば２５０℃に加熱する低温酸素アニールを行う（ス
テップＳ３）。この低温酸素アニール工程では、結晶化
温度未満、例えば２００℃〜５００℃未満、好ましくは
２００〜３００℃以内で行う。雰囲気としては、減圧酸
素、或いは常圧又は加圧酸素中などの酸化雰囲気で行う
ことが好ましい。
【００３３】次いで、α−ＢＳＴ薄膜を結晶化させるた
め、酸素雰囲気中で結晶化温度以上、例えば５００℃に
加熱する結晶化アニールを行い、結晶化したＢＳＴ薄膜
（ｃ−ＢＳＴ薄膜）を形成する（ステップＳ４）。この
結晶化アニール工程での加熱温度は、ＢＳＴの結晶化が
起こる温度、例えば５００℃以上〜７５０℃以内で行
う。なお、この結晶化アニールは、減圧アニール若しく
は窒素雰囲気、或いは酸素雰囲気で行う。そして、Ｓｒ
ＲｕＯ3 を堆積・加工し上部電極を形成する。
【００３４】以上の工程で、ＢＳＴ薄膜を形成した試料
Ａを用意した。また、α−ＢＳＴ薄膜に対して低温酸素
アニール及び結晶化アニールを行わずに上部電極を形成
した試料Ａ’を同時に用意した。
【００３５】試料Ｂ：結晶化アニールのみを行って形成
されたＢＳＴ薄膜 次に、ＭＯ−ＣＶＤ法により成膜されたα−ＢＳＴ膜に
対し結晶化アニールのみが行われたＢＳＴ薄膜を具備す
るキャパシタの形成について説明する。
【００３６】先ず、試料Ａと同様にＳｒＲｕＯ3 電極及
びα−ＢＳＴ薄膜を順次形成する。次いで、窒素雰囲気
中で６５０℃に加熱してα−ＢＳＴ薄膜を結晶化する結
晶化アニールを行って、ｃ−ＢＳＴ薄膜を形成する。そ
して、試料Ａと同様にＳｒＲｕＯ3 からなる上部電極を
形成する。
【００３７】試料Ｃ：スパッタリング法により形成され
たＢＳＴ薄膜 次に、スパッタ法により成膜されたｃ−ＢＳＴ薄膜に対
し低温酸素アニールと結晶化アニールとが行われたＢＳ
Ｔ薄膜を具備するキャパシタの形成について説明する。
【００３８】先ず、試料Ａと同様にＤＣ−スパッタリン
グ法を用いてＳｒＲｕＯ3 下部電極を形成する。次い
で、４００℃以上の成膜温度でＲＦ−スパッタリング法
を用いて結晶化したｃ−ＢＳＴ薄膜を形成する。次い
で、ｃ−ＢＳＴ薄膜に対して、試料Ａと同様に、酸素を
含む雰囲気中で２５０℃の加熱温度で低温酸素アニール
を行った後、５００℃以上の温度で結晶化アニールを行
う。そして、試料Ａと同様にＳｒＲｕＯ3 からなる上部
電極を形成する。
【００３９】以上の工程で、ＢＳＴ薄膜を形成した試料
Ｃを用意した。また、ｃ−ＢＳＴ薄膜に対して低温酸素
アニール及び結晶化アニールを行わずに上部電極を形成
した試料Ｃ’を同時に用意した。
【００４０】（電流電圧特性測定）以上用意した五つの
試料について、ＢＳＴ薄膜の電流電圧特性を測定し、リ
ーク電流の評価を行った。
【００４１】先ず、ＢＳＴ薄膜の典型的な電流電圧特性
について図３を参照して説明する。図３は、ＢＳＴ薄膜
の典型的な電流電圧特性を示す特性図である。
【００４２】ＢＳＴ薄膜の電流成分には、少なくとも二
つの特徴的な電流成分が存在する。一つは０Ｖ近傍の領
域で主として流れる緩和電流で、緩和電流は電流密度が
低く、電界に対して電流密度がほとんど変化しない。こ
の緩和電流が流れる電界領域は緩和電流領域と呼ばれ
る。そしてもう一つの電流成分は、緩和電流領域以上の
電界領域で、電界密度に依存して電流密度が増加する領
域である。
【００４３】従って、緩和電流領域でのリーク電流密度
を１×１０-7Ａ／ｃｍ2 以下とし、その緩和電流領域を
示す電界の上限が１Ｖ以上であるようなＢＳＴ薄膜を用
いれば、１Ｇビット相当以上の高集積化デバイスを実現
することができる。
【００４４】次に、それぞれの試料の電流電圧特性の測
定結果について説明する。
【００４５】先ず、試料Ｂについて説明する。低温酸素
アニールを行わずに結晶化アニールを行った試料Ｂを測
定した結果、リーク電流が他の試料に比べて非常に大き
かった。このことは、残留有機不純物の除去が不十分な
α−ＢＳＴ薄膜に対して結晶化プロセスを行うと、膜中
に炭素不純物が残留していることを示している。
【００４６】次に、試料Ａ，Ａ’及び試料Ｃ，Ｃ’の電
流電圧特性の測定結果を図４に示す。図４に示すよう
に、ＭＯ−ＣＶＤ法により形成したα−ＢＳＴ膜に対し
て低温酸素アニールと結晶化アニールとを順次行った試
料Ａが最もリーク電流が低く、且つ緩和電流領域の電界
範囲が広いことが分かる。試料Ａに続いて、試料Ａ’，
試料Ｃ，試料Ｃ’と順にリーク電流が大きく、且つ緩和
電流領域の電界範囲が狭くなっている。
【００４７】従って、α−ＢＳＴ薄膜に対して低温酸素
アニールを行った後に結晶化アニールを行うことによ
り、緩和電流領域の電界範囲が広くなることが確認する
ことができた。よって、α−ＢＳＴ薄膜に対して２ステ
ップアニールを行ったＢＳＴ薄膜を具備するキャパシタ
は、１Ｇビット相当以上の高集積化デバイスに対応する
ことができることが分かる。
【００４８】（密度測定）試料Ａ，Ａ’，Ｃ，Ｃ’につ
いて、その密度の測定を行った。なお、理想的な結晶状
態のＢＳＴの密度は、５．５ｇ／ｃｍ3 である。
【００４９】図５に、試料Ａ，Ａ’，Ｃ，Ｃ’の密度の
測定結果を示す。図５に示すように、スパッタリング法
により形成したＢＳＴ薄膜を具備する試料Ｃ，Ｃ’の密
度は、アニールの有無に関わらず、ほぼ４．５〜〜４．
８ｇ／ｃｍ3 である。ＭＯ−ＣＶＤ法により形成したα
−ＢＳＴ薄膜に対して低温酸素アニール及び結晶化アニ
ールを順次行った試料Ａの密度は、二つのアニールを行
う前の試料Ａ’の密度（約３．５ｇ／ｃｍ3 ）と比較す
ると大幅に増加し、スパッタリング法で形成された試料
Ｃとほぼ等しい４．８ｇ／ｃｍ3 になっている。
【００５０】金属有機原料からＭＯ−ＣＶＤ法等で成膜
を行うと、溶媒や有機原料等が混入したＢＳＴ薄膜が形
成される。従って、溶媒や有機原料が混入した不完全な
ＢＳＴ薄膜の密度は低くなる。密度が上昇しているの
で、低温酸素アニールを行うことにより、膜中に取り込
まれた溶媒や有機原料が除去されていることが分かる。
【００５１】（ＡＥＳ分析）電流電圧測定の結果、スパ
ッタで形成されたＢＳＴ薄膜とＣＶＤ法で形成されたＢ
ＳＴ薄膜とは、リーク電流レベル及び飽和電流領域の電
界範囲が大きく異なっていた。
【００５２】ＢａxＳｒ1-xＴｉＯ3 は、ペロブスカイト
構造であり、ＢＳＴの構成要素である酸素は、Ｔｉを中
心とした面心立方格子位置に存在する。実際のＢＳＴ薄
膜では、一部の酸素が欠損した状態になっているので、
スパッタ膜とＣＶＤ膜の電流電圧特性の違いは、この酸
素欠損に起因すると考え、オージェ電子分光法（ＡＥ
Ｓ；Auger electron spectroscopy）により一階微分ス
ペクトルを求め、それぞれの試料について酸素欠損量の
定量解析を行った。
【００５３】図６に一般的なＢＳＴ薄膜のＡＥＳを用い
て測定されたＴｉに対応する４１０ｅＶ近傍の一階微分
スペクトルを示す。図６に示すように、４１０ｅＶ近傍
から４２０ｅＶ近傍の間には、ＬＭＶといわれる四つの
ピークが存在している。
【００５４】図６中において、４１０ｅＶ近傍に表れて
いる二つのピークはＴｉと酸素との結合により生じる。
また、４２０ｅＶ近傍に表れている二つのピークは、金
属Ｔｉに起因するピークで酸素との結合に起用しない。
【００５５】そのため、４１０ｅＶ近傍に表れる上に凸
の第１ピークとこの第１ピークより高エネルギー側に表
れる下に凸の第２ピークとの差の絶対値Ｂに対する、４
２０ｅＶ近傍に表れる下に凸の第３ピークとこの第３ピ
ークより低エネルギー側に表れる上に凸の第４ピークと
の差の絶対値Ａの比（Ａ／Ｂ）を比較することによりＢ
ＳＴ薄膜の酸化状態が分かる。
【００５６】Ｔｉ酸化物のＡ／ＢはＴｉ2Ｏ3では２．
２、ＴｉＯでは０．５、ＳｒＴｉＯ3では０．２２とな
り、Ａ／Ｂが小さいほどＴｉと結合している酸素が多い
ことを示している。
【００５７】試料Ａ，Ａ’及び試料Ｃ，Ｃ’に対してＡ
ＥＳを用いて測定行った。なお、分析に際し、ＢＳＴ薄
膜表面のスパッタしつつＡＥＳによるスペクトル測定を
行うことによって、ＢＳＴ薄膜の深さに対するスペクト
ルについてを測定を行った。
【００５８】そして、各深さについて前述したＡ／Ｂを
求めた。得られたＡ／Ｂの深さ依存性を図７に示す。図
７において、横軸の膜厚は、下部電極との界面の０とし
ている。下部電極との界面近傍の測定データは、下部電
極表面のラフネス或いはＢＳＴ薄膜のオーバーエッチン
グ等に起因して下部電極を測定している場合があるの
で、かなりの誤差を含んでいると考えられる。
【００５９】図７に示すように、ＭＯ−ＣＶＤ法で形成
した試料Ａ，Ａ’はほぼ全ての深さ領域でＡ／Ｂが０．
３以下になっており、酸素欠損が少ないことが分かる。
また、スパッタリング法で形成した試料Ｃ，Ｃ’は、Ａ
／Ｂがほぼ全ての深さ領域でＡ／Ｂが高く、酸素欠損が
多いことが分かる。
【００６０】従って、緩和電流領域が広い膜を形成する
ためには、Ａ／Ｂを０．３以下にすることが必要である
ことが分かる。
【００６１】次に、図７に示す試料Ａ及び試料Ａ’のＡ
／Ｂの深さ依存性についてより詳細なより詳細な考察を
行った。
【００６２】図７に示すように、ＢＳＴ薄膜の表面近傍
では、緩和電流領域の電界範囲が広い試料ＡのＡ／Ｂ値
が小さくなっている。それに対し、ＢＳＴ薄膜の内部領
域においては、緩和電流領域の電界範囲が狭い試料Ａ’
のＡ／Ｂが試料Ａより小さくなっている。
【００６３】このことから、緩和電流領域の電界範囲を
広くするためには、表面近傍のＡ／Ｂ値を低くすること
が重要であることが分かる。
【００６４】次に、Ａ／Ｂ値が０．２５以下である表面
層の厚さに対する緩和電流電界領域の電界範囲を測定し
た。その結果を図８に示す。図８に示すように、Ａ／Ｂ
が０．３以下となる膜厚の増加に伴い、緩和電流の電界
範囲が増加していることが分かる。
【００６５】また、スパッタリング法により形成された
ｃ−ＢＳＴ薄膜に対しても同様に、Ａ／Ｂが０．３以下
となる膜厚に対する緩和電流領域の電圧範囲を測定し
た。その結果を図９に示す。この測定に用いた試料は、
上部電極及び下部電極料としてＳｒＲｕＯ3 又はＲｕを
用い、上部電極側及び下部電極側から測定を行った。
【００６６】図９に示すように、電極の極性、材料に関
係なく、Ａ／Ｂが０．３以下となる膜厚の増加に伴い、
緩和電流の電界範囲が増加していることが分かる。
【００６７】図９に示すように、Ａ／Ｂ値が５ｎｍ以上
あると、飽和電流電界領域の臨界電荷位置が１Ｖ以上に
なる。
【００６８】従って、臨界電流電界領域が広く、１Ｇｂ
ｉｔ以上のＤＲＡＭに用いるためには、Ａ／Ｂ値が０．
３０以下である表面層の厚さが５ｎｍ以上有することが
好ましい。
【００６９】また、スパッタリング法によりα−ＢＳＴ
薄膜を形成した後、低温酸素アニール及び結晶化アニー
ルを行ってＢＳＴ薄膜を形成し、同様にＡ／Ｂが０．３
以下となる膜厚に対する緩和電流領域の電圧範囲を測定
した。その結果を図１０に示す。なお、図１０にはＭＯ
−ＣＶＤ法により形成された、ＣＶＤ法により形成され
たＢＳＴ薄膜のデータを同時に示している。
【００７０】図１０に示すように、Ａ／Ｂが０．３以下
となる膜厚の増加に伴い、緩和電流の電界範囲が増加し
ていることが分かる。
【００７１】（２ステップアニールの効果）次に、α−
ＢＳＴ薄膜に対する２ステップアニールの効果について
説明する。
【００７２】図１１は、ＢＳＴ薄膜のＡＥＳプロファイ
ル及びＡ／Ｂの深さ依存性を示す特性図である。図１１
では、α−ＢＳＴ薄膜、α−ＢＳＴ薄膜に対して結晶化
アニールを行った試料、α−ＢＳＴ薄膜に対して２ステ
ップアニールを行った試料についての測定結果を示して
いる。
【００７３】図１１に示すように、α−ＢＳＴ薄膜に対
して結晶化アニールを行うと、Ａ／Ｂが増加し、酸素欠
損が多くなっていることが分かる。それに対し、低温酸
素アニールを行った後に、結晶化アニールを行うことに
よって、Ａ／Ｂの増加が抑制され、酸素欠損が少ないこ
とが分かる。
【００７４】これは、低温酸素アニールにより有機不純
物が除去されるとともに、酸素が補償されるためと考え
られる。
【００７５】また、図１２にＢＳＴ膜中の組成比の深さ
依存性を示す。図１２では、（Ｂａ＋Ｓｒ）／ＴｉとＢ
ａ／（Ｂａ＋Ｓｒ）とを示しめしている。
【００７６】図１２に示すように、膜深さ方向で揺らぐ
組成バラツキが、α−ＢＳＴ薄膜に対して２ステップア
ニールを行った試料では、一様になっていることが分か
る。従って、低温酸素アニールは、膜中の組成の揺らぎ
を一様にする効果があることが分かる。
【００７７】［第２実施形態］次に、電極がＢａxＳｒ
1-xＴｉＯ3 膜に及ぼす影響について説明する。
【００７８】なお、ＢＳＴ膜はＲＦスパッタリング法に
より、結晶化温度以上で成膜した後、窒素雰囲気中６５
０℃で加熱して誘電率の確保を行った。
【００７９】次に、各試料について説明する。
【００８０】試料（SRO as-depo) 下部・上部電極は、ＤＣスパッタリング法により形成さ
れたＳｒＲｕＯ3 膜である。ＳｒＲｕＯ3 膜の成膜条件
は、スパッタガスがＡｒ、放電電力が０．５ｋＷ、成膜
温度が５００℃である。
【００８１】試料（SRO O2 300℃ 15min） 下部・上部電極は、ＤＣスパッタリング法により形成さ
れたＳｒＲｕＯ3 膜である。成膜条件は、試料と同様
であるが、上部電極の形成後、酸素雰囲気中で３００℃
１５分間アニールを行った。
【００８２】試料（SRO O2 300℃ 30min） 下部・上部電極は、ＤＣスパッタリング法により形成さ
れたＳｒＲｕＯ3 膜である。成膜条件は、試料，と
同様であるが、上部電極の形成後、酸素雰囲気中で３０
０℃３０分間アニールを行った。
【００８３】試料（Ru(O2 20%) as-depo） 下部・上部電極は、ＤＣスパッタリング法により形成さ
れたＲｕ膜である。Ｒｕ膜の成膜条件は、スパッタガス
がＡｒガスとＯ2 ガス、放電電力が０，５ｋＷ、成膜温
度は室温である。なお、Ｏ2 ガスの流量は、全ガス流量
の２０％に設定されている。
【００８４】試料（Ru(O2 0%) as-depo） 下部・上部電極は、ＤＣスパッタリング法により形成さ
れたＲｕ膜である。Ｒｕ膜の成膜条件は、スパッタガス
がＡｒガス、放電電力が０．５ｋＷ、成膜温度が室温で
ある。
【００８５】（電流電圧測定）以上用意した五つの試料
について、ＢＳＴ薄膜の電流電圧特性を測定し、リーク
電流及び緩和電流領域の評価を行った。図１３に各試料
の電流電圧特性を示す。
【００８６】図１３に示すように、リーク電流が低い試
料と、緩和電流電圧領域が広い試料とは異なっている。
リーク電流が最も低い試料は、アルゴンと酸素の混合ガ
スを用いてスパッタリング法により形成した試料であ
る。緩和電流電圧領域が最も広い試料は、ＳｒＲｕＯ3
電極を堆積した後、酸素雰囲気中で３００℃３０分間ア
ニールを行った試料である。
【００８７】（ＡＥＳ分析）次に、各試料に対してＡＥ
Ｓ分析を行い、第１実施形態と同様に各深さについて前
述したＡ／Ｂを求めた。得られたＡ／Ｂの深さ依存性を
図１４，図１５に示す。図１４，図１５の横軸におい
て、各試料の膜厚が異なるため、図１４では下部電極と
ＢＳＴ膜の界面を０ｎｍとし、図１５では上部電極とＢ
ＳＴ膜との界面を０ｎｍとしている。
【００８８】図１４に示すように、下部電極側のＡ／Ｂ
は、試料と試料と試料との間、或いは試料と試
料との間でほぼ一致している。それに対し、図１５に
示すように、上部電極のＡ／Ｂは、成膜プロセス、ポス
トアニールに依存していることが分かる。
【００８９】下部・上部電極としてＲｕ膜を具備する試
料と試料とを比較すると、スパッタガスに酸素を添
加してＲｕ膜を形成した試料の方が電極界面の酸素欠
損が少ないことが分かる。
【００９０】また、試料と試料のＢＳＴ膜中のＡ／
Ｂが大きいが、緩和電流領域の電流レベルは試料，試
料より低い。従って、ＢＳＴ薄膜中のＡ／Ｂと飽和電
流領域の電流レベルとの関連が小さいことが分かる。
【００９１】以上の結果から、酸素を含むＳｒＲｕＯ3
等を電極に用いる、或いは酸素雰囲気中でＲｕの堆積を
行うことによって、ＢＳＴ膜の酸素欠損が少なくなり、
飽和電流領域の電界範囲が広がることが分かる。なお、
ＳｒＲｕＯ3 ３以外にもＳｒ，Ｒｕ，Ｐｔの何れかとＯ
と含む材料を電極として用いることによっても、同様な
効果が得られた。また、Ｓｒ，Ｒｕ，Ｐｔの何れかを酸
素雰囲気中で堆積を行うことによっても、同様に酸素欠
損が少なくなるという効果が得られた。
【００９２】なお、本発明は、上記実施形態に限定され
るものではない。例えば、蒸気実施形態では、誘電体膜
としてＢａxＳｒ1-xＴｉＯ3 を用いたが、Ｂａ，Ｓｒ，
Ｔｉ，Ｏを主成分とする誘電体膜を用いることができ
る。その他、本発明は、その要旨を逸脱しない範囲で、
種々変形して実施することが可能である。
【００９３】
【発明の効果】以上説明したように本発明によれば、ア
モルファス状態の誘電体膜を形成した後、酸化雰囲気中
で結晶化温度未満でアニールを行うことで、膜中の有機
物が脱離する。その後、結晶化温度以上でアニールを行
うことで、膜中に有機物が残存しない誘電体膜を形成す
ることができ、リーク電流の増加を抑制することができ
る。
【００９４】また、上部電極がＢａ，Ｓｒ，Ｐｔの何れ
かとＯとを含む上部電極、或いはＢａ，Ｓｒ，Ｐｔを酸
素雰囲気中で成膜して上部電極を形成することによっ
て、誘電体膜表面の酸素欠損が抑制され、上部電極に接
する誘電体膜の膜厚５ｎｍ以上の層が、ＡＥＳで得られ
る比Ａ／Ｂを０．３以下であることによって、緩和電流
領域の電圧範囲が広がり、１Ｖ程度でのリーク電流が１
×１０-7Ａ／ｃｍ2 以下を達成することができる。
【図面の簡単な説明】
【図１】第１実施形態に係わるキャパシタの構成を示す
断面図。
【図２】キャパシタの製造工程を説明するためのフロー
チャート。
【図３】ＢＳＴは薄膜の典型的な電流電圧特性を示す
図。
【図４】第１実施形態に係わるＢＳＴ薄膜の電流電圧測
定を示す図。
【図５】第１実施形態に係わる（Ｂａ，Ｓｒ）ＴｉＯ3
薄膜の試料の密度を示す図。
【図６】一般的なＢＳＴ薄膜のＡＥＳを用いて測定され
たＴｉに対応する４１０ｅＶ近傍の一階微分スペクトル
を示す図。
【図７】第１実施形態に係わるＢＳＴ薄膜のＡ／Ｂの深
さ依存性を示す図。
【図８】Ａ／Ｂ値が０．２５以下である表面層の厚さに
対する緩和電流電界領域の電界範囲を示す図。
【図９】Ａ／Ｂ値が０．３以下である表面層の厚さに対
する緩和電流電界領域の電界範囲を示す図。
【図１０】Ａ／Ｂ値が０．３以下である表面層の厚さに
対する緩和電流電界領域の電界範囲を示す図。
【図１１】ＢＳＴ薄膜のＡＥＳプロファイル及びＡ／Ｂ
の深さ依存性を示す特性図。
【図１２】ＢＳＴ膜中の組成比の深さ依存性を示す特性
図。
【図１３】第２実施形態に係わる試料の電流電圧特性を
示す図。
【図１４】ＢＳＴ薄膜のＡ／Ｂの深さ依存性を示す図。
【図１５】ＢＳＴ薄膜のＡ／Ｂの深さ依存性を示す図。
【符号の説明】
１０…層間絶縁膜 １１…下部電極 １２…（Ｂａ，Ｓｒ）ＴｉＯ3 薄膜 １３…上部電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 江口 和弘 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 稗田 克彦 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 Ｆターム(参考） 5F038 AC05 AC15 AC17 EZ17 EZ20 5F083 GA06 JA14 PR33 5G303 AA10 AB20 BA03 CA01 CB03 CB32 CB35 DA01

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】下部電極と、この下部電極上に形成され、
    Ｂａ，Ｓｒ，Ｔｉ，Ｏを主成分とする誘電体薄膜と、こ
    の誘電体薄膜上に形成された上部電極とを具備し、 前記誘電体薄膜の前記上部電極に接する少なくとも厚さ
    ５ｎｍ以上の層は、該薄膜をオージェ電子分光法により
    測定して得られるＴｉに起因する一階微分スペクトルの
    ４１０ｅＶ近傍に表れる上に凸の第１ピークと第１ピー
    クに隣接して高エネルギー側に表れる下に凸の第２ピー
    クとの差の絶対値Ｂに対する、該スペクトルの４２０ｅ
    Ｖ近傍に表れる下に凸の第３ピークとこの第３ピークに
    隣接して低エネルギー側に表れる上に凸の第４ピークと
    の差の絶対値Ａの比Ａ／Ｂが０．３以下であることを特
    徴とするキャパシタ。
  2. 【請求項２】前記上部電極は、Ｓｒ，Ｒｕ，Ｐｔ，Ｏの
    何れかを含むことを特徴とする請求項１に記載のキャパ
    シタ。
  3. 【請求項３】下部電極を形成する工程と、 前記下部電極上に、Ｂａ，Ｓｒ，Ｔｉ，Ｏを主成分とす
    るアモルファスの誘電体薄膜を堆積する工程と、 酸化雰囲気中で前記誘電体薄膜の結晶化温度未満の温度
    でアニールを行う工程と、 前記誘電体薄膜の結晶化温度以上の温度でアニールを行
    う工程と、 前記誘電体薄膜上に上部電極を形成する工程とを含むこ
    とを特徴とするキャパシタの製造方法。
  4. 【請求項４】下部電極を形成する工程と、 前記下部電極上に、Ｂａ，Ｓｒ，Ｔｉ，Ｏを主成分とす
    るアモルファスの誘電体薄膜を堆積する工程と、 酸化雰囲気中で前記誘電体薄膜の結晶化温度未満の温度
    でアニールを行う工程と、 前記誘電体薄膜の結晶化温度以上の温度でアニールを行
    う工程と、 前記誘電体薄膜上に、酸素を含む雰囲気中でＳｒ，Ｒ
    ｕ，Ｐｔの何れかを含む上部電極を堆積する工程とを含
    むことを特徴とするキャパシタの製造方法。
  5. 【請求項５】下部電極を形成する工程と、 前記下部電極上に、Ｂａ，Ｓｒ，Ｔｉ，Ｏを主成分とす
    るアモルファスの誘電体薄膜を堆積する工程と、 酸化雰囲気中で前記誘電体薄膜の結晶化温度未満の温度
    でアニールを行う工程と、 前記誘電体薄膜の結晶化温度以上の温度でアニールを行
    う工程と、 前記誘電体薄膜上に、Ｓｒ，Ｒｕ，Ｐｔ，Ｏの何れかを
    含む上部電極を堆積する工程と、 アニールを行う工程とを含むことを特徴とするキャパシ
    タの製造方法。
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