TW387076B - Method of extracting timing characteristics of transistor circuits, storage medium storing timing characteristic library, LSI designing method and gate extraction method - Google Patents

Description

A7 ___ B7_ 五、發明説明（1 ) 【發明之技術領域】 本發明係關於由c P U核心等之零件設計資產（模組 )的電晶體電路資料抽出時間特性之方法，所被抽出的時 間特性係使用於包含抽出對象的電路之時間檢證，及進行 邏輯合成或時間配置時的時間制約。尤其是在藉由模擬方 式來進行時間檢證時，由於模組的時間規則合適條件包含 時間特性，因此可進行無疑似錯誤之檢證。又，本發明係 關於時間特性信息庫的構造，及記憶彼之記憶媒體，以及 使用彼之L S I的設計方法。 u 【發明之技術背景】 經 濟 部 中 ▲ 標 準 局 員 工 消 合 作 社 印 製 隨著大規模的單晶片系統的時代到來，短時間內雖可 藉由活用設計完成的資料來提供系統L S I ，但晶片及系 統的競爭力提升是不可欠缺的。特別是最近利用模組或 I P (Intellectual Property)的系統L S I之設計急速發展。 例如’再利用C P U核心等之零件設計資產（模組）的 A.S I C (Application Specification Integrated Circuits)之設 計’ AS I C的製造商將模組提供給顧客（系統專家等） ’而顧客再將本身所具有的邏輯觀念加諸於模組中而來設 計A S I C。此刻，顧客這一方光是提供邏輯機能槪念是 不夠的’因爲必須再對晶片的全體進行時間檢證。但此方 面對於顧客而言，C P U宛如黑盒子一般，因爲.若無 C P U核心的介面之時間特性的話，則將無法進行晶片全 體的時間檢證。爲了提供此時間特性給顧客，必須從模組 -4- (請先閱讀背面之注意事項再填寫本，頁) 本紙張尺度適用中國國家標準（CNS ) μ规格（210X297公釐） A7 B7 五、發明説明（2 ) 抽出特性，但由於此抽出作業以往都是藉由人來進行，因 此不僅所花費的時間相當多，而且在時間抽出的結果中常 會有混入錯誤的訊息之虞。 在此，本發明係'以從模組的配置資料中抽出時間特性 爲目的。另外，在本發明中亦針對於每晶格中抽出時間特 性，而利用其抽出結果之方法（作爲執行時間特性的抽出 之方法）加以檢討。 對於習知方法而言，例如日本特開平4 -3 1 6 1 6 6號公報所揭示之方法，該公報中記載有關晶 格階層的時間特性抽出工具。這些方法雖是輸入電晶體電 路，然後自動執行全體電路的電路模擬，而來抽出時間特 性，但由於處理的電路規模爲晶格階層，因此所能處理的 對象僅限於f百電晶體程度的電路，而無法處理數千規模 之大規模電晶體電路。以下，將敘述大規模電晶體電路與 晶格階層的電路之相異點。 經濟部中央標準局員工消費合作社印製 (請先閔讀背面之注意事項再填寫本頁) (1 )就晶格階層而言，時序電路的晶格可想像成晶 格=觸發電路（F F )，不必考量晶格的端子與F F之間 受到其他電路的影響。甚至，不必考量複數的F F受到時 間的影響。 (2 )就晶格階層而言，由於是屬於數百電晶體的階 層，因此即使是在全體電路進行模擬，還是可以抽出時間 特性。相對的，就大規模電路而言，在全體電路進行模擬 時會花費相當多的處理時間。 (3 )就晶格階層而言，組合F F那樣的複雜電路之 本紙張尺度適用中國國家標準（CNS ) A4规格（210X297公釐）~~.5_ ： A7 __ B7___ 五、發明説明（3 ) 時間抽出爲處理對象之外。相對的，就大規模電路而言， 則必須處理內含分頻時脈的產生電路等複雜的時序電路。 本發明係於考量這些相異點的情況下而提供一種可實 現大規模電路的時間特性抽出之方法。 由於習知技術屬於小規模階層之時間特性抽出方法， 因此如上記（1 )〜（3 )所述，無法適用於大規模電路 〇 以下，爲處理大規模電晶體電路的課題。 (1 )提供一種即使包含F F以外的電路，且內部存 在複數個F F，照樣可以規定端子之時間特性的模式化方 法與處理方法。 (2 )提供一種即使處理數千電晶體電路，照樣可以 把處理時間減低到實用範圍內之時間特性的模式化方法與 處理方法。 (3 )提供一種包括複雜的電跨之處理方法 【發明之揭示】 經濟部中央標準局員工消費合作社印製 (諳先閱讀背面之注意事項再填寫本頁) 以下，將說明用以解決上述3個課題之手段。 •首先，說明用以解決課題（1) ，（2)之模式化方 法。其次，說明處理方法。 (1 )模式化方法 模組的對象係集中於圖3所示之時脈同步電路。時脈 、特性係有輸出的延遲與輸入的時間規則.（就緒/保留時間 本紙張尺度適用中國國家標準（CNS、）A4規格（210X297公釐）_ 6 _ 經濟部中央標準局員工消費合作杜印製 A7 B7 五、發明説明（4 ) )等2種類。由於是時脈同步電路，因此時間係以時脈爲 基準。亦即，輸出延遲係以時脈的變化時刻作爲起點（基 準），而所謂的時間規則係指對時脈之輸入的就緒時間或 保留時間之制約的總稱。 在時脈同步電路中，決定時脈與時間的電路係形成以 下所述一般。 就輸出延遲的情況而言，係如圖3所示，最後影響輸 出之la s tFF (觸發電路）3 5爲決定時間之基本電 路。亦即，時脈311將會啓動lastFF35，而使 得F F的輸出變化傳遞至輸出3 1 3爲止的時間成爲輸出 延遲。因此，相關的電路係由時脈通過la s tFF而至 輸出爲止的通路上之通路。由於此通路有可能存在複數條 ，因此該輸出延遲會波及其他電路。 就輸出延遲的情況而言，係如圖3所示，最初到達者 爲輸出3 1 2時之1 s t FF34爲決定時間之基本電路 。亦即，若由時脈變化後的時間之就緒時間前到保留.時間 爲止，輸入無法安定的話，則1 s t F F的輸出會變化， 而導致無法取得期待的輸出。就本模式化方法而言，並非 是以包含F F的型式來直接求取此時間規則（就緒時間與 保留時間），而是在F F的時間參數中加減d e 1 a y ( 時脈〜FFck)32與delay(輸入〜FFd) 3 3的時滯來求得。圖4係表示其算出方法。又，於F F 與輸入/時脈端子之間’其他電路將構成較長的通路，即 使時脈與輸出在端子中變化’也並非—定會到達F F。因 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） (讀先閣讀背面之注意Ϋ項再填寫本頁) 訂 A7 ___ _B7__ 五、發明説明（5 ) 此，如圖4所示一般，是將規則合適條件輸入時間規則， 檢查是否有變化到達，而來進行規則檢測。若無，則會在 圖1 8所示的形態下，於模擬檢證時被使用於其他電路的 訊號也會形成檢查對象，模擬錯誤多起。 又，以上述時間規則的模式化爲基礎，當有複數的 1 s t F F存在時，如圖4所示，在針對規則合適條件所 求得的時間參數中取最大値，而有關規則合適條件方面， 則是取針對所有的1 s t F F而求得的條件之〇 r條件。 (2 )處理方法 在此，爲了求取上述（1 )的模式，而採用圖1之方 式。 首先，輸入Tr.電路資料1 0 2，而來進行閘極· F F 復原（步驟1 1 )。然後，從輸入端子與輸出端子來分別 尋找最初到達的1 s t FF與1 a s t FF，而來認識從 各端子到各FF爲止的電路（關聯電路）（步驟12)。 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 如課題（2 )所述，由於在大規模電晶體電路的全體 電路中之模擬的延遲測定上所花費的時間較多，因此將會 在探索各F F〜輸入/輸出爲止的有效通路之後，在高速 的靜態延遲測定工具中輸入供以測定延遲的通路1 〇 4 ( 步驟1 3 )。藉此，由於靜態延遲測定工具可避免連不具 邏輯性的通路也包含於延遲測定通路中’因此此步驟是必 要的。同時，作成供以傳遞輸入/時脈至1 s t F F爲止 的變化之條件（活化條件1 〇 5 )(步驟1 4 )。並且’ 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）_ 8 - A7 B7 五、發明説明（1 2 3 4 5 6 ) 根據在延遲測定1 5所被測定出的延遲1 0 6，活化條件 1 0 5及F F時間規則1 0 7，而依照（1 )所求得的模 式化方法來產生時間特性信息庫1 0 8 (步驟1 6 )。 又，在課題（30所述之問題的解決手段爲步驟1 2 之認識方法與步驟1 4之活化條件的作成方法。此主要的 課題爲如何處理分頻時脈作成電路及如何處理組合電路以 外的例外元件。有關這方面，將於“實施發明之最佳形態 “之一項中詳述。 【實施發明之最佳形態】 以下，根據圖面來詳述本發明之實施形態。 經濟部中央標準局員工消費合作社印製 -9- (諸先閔讀背面之注意事項再填寫本頁) 1 .本發明所作動之處理裝置 2 本發明係於圖2所示之處理裝置上作動。本發明係以 圖1之Tr.電路（電晶體階層的配置資料）1 〇 2，輔助資 訊（P/Nmos區分資料，電源/GND訊號等）1〇1，時脈· 輸入·輸出端子名及F F時間規則1 〇 7等作爲輸入檔案 群2 2 ’並以實現圖1之步驟1 1〜1 6的處理之程式作 爲程式檔案群2 5而予以儲存，且藉由C PU 2 1來執行 這些處理’而輸出時間特性信息庫2 4。又，於執行 3 CPU 2 1的處理時’首先自程式檔案群2 5將程式輸入 4 主記憶2 6中，並執行程式。又，各處理步驟的程式係由 主記憶2 6輸出入中間處理結果，最後將程式執行結果輸 5 出至檔案。又’步驟1 3，1 4及1 5的程式係以中間檔 6 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） A7 B7 五、發明説明（7 ) 案1 04，1 0 5及1 06 (形成下個步驟之程式輸入） 作爲工作檔案群23而輸出。 2.時間特性模式化方法 在此’於說明時間特性抽出方法之前，先根據圖3及 圖4來敘述形成此方法的基礎之時間特性的模式化方法。 如「發朋之揭示」項所述，輸出延遲爲自時脈3 1 1 通過1 a s t FF 3 5而至輸出3 13爲止的延遲 d e 1 a y (時脈〜輸出）3 1。若有複數個通路存在時 ’則以最大通路的延遲作爲輸出延遲。其原因乃此電路若 與其他電路連接而來進行時間檢證時，可能會形成最差的 .條件，亦即形成最大通路延遲。 又’時間規則係由就緒時間規則與保留時間規則所構 成’皆是由針對決定時間的時脈進行限制之制約時間（時 間參數）與決定是否爲端子的合適條件之規則合適條件所 構成。 經濟部中央標準局員工消費合作社印製 (諳先閱讀背面之注意事項再填寫本頁) 時間參數係如圖3所示，在模組的輸入時間換算所執 行的輸入最初到達的觸發電路（一種時序電路元件） 1 s t F F的時間規則之値。亦即，修正時脈延遲（由時 脈開始到1 s t F F的時脈端子C K爲止之延遲）d 時 脈（圖3之3 2 )與輸入延遲（由輸入3 1 2開始到 IstFF的資料端子D爲止之延遲）d 資料（圖3之 3 3 )的部分之値。在此，舉一就緒時間之例而言，圖4 係表示輸入的時間規則與觸發電路的時間規則之關係。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部中央標準局員工消費合作杜印製 A7 B7 五、發明説明（8 ) 由圖4內之時間圖可明確得知。更具體的可由以下所 示之式1來表示就緒時間。 輸入的就緒時間=1 s t F F的就緒時間 舞 FF s e t up + (輸入延遲—時脈延遲）.....·…式1 同樣的，可由以下所示之式2來表示保留時間》 輸入的保留時間=1 s t F F的保留時間 F F h ο 1 d -（輸入延遲—時脈延遲）.........式2 當延遲的通路或1 s t F F爲複數存在時，取由式1 及式2所求得的値內·最大値。 ' 規則條件：當時脈與資料變化時，該變化是否傳遞到 1 s t F F之條件，若無此條件的話，則與其他電路連接 ，而被輸出於現在的對象電路以外的情況時，將判斷錯誤 而進行規則檢查。 規則合適條件，係根據由1 s t F F開始到時脈•輸 入爲止的閘極電路來決定。亦即，資料活化條件與時脈活 化條件的a n d邏輯。在此，資料活化條件爲資料的變化 遞至1 s t F F的條件，時脈活化條件爲時脈的變化遞至 1 s tFF的條件’且1 s tFF的時脈端子爲形成FF 的時間規則的基準（上升丨，或下降丨）之條件。例如， 就圖3之電路例而言，若資料活化條件：C2 or C 3 =1 ，時脈活化條件：F F的時間基準點上升丨時，則時 脈上升彳且C 1 = 1。以下，將針對求取活化條件的方法 詳加說明。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁)

經濟部中央標率局員工消費合作社印製 A7 ___^_B7__ 五、發明説明（9 ) 3 .時間特性抽出方法 圖1係表示時間特性抽出方法之全體流程圖。 在此，時間特性抽出方法，係輸入T r ·(電晶體） 電路10 2，及由電晶體的PMOS/NMOS區分與 Tr ·電路內的電源/接地（GND)訊號名等所構成的 輔助資訊1 0 1 ，及形成時脈與時間特性抽出的對象之輸 入•輸出端子指示資訊103，以及Tr .電路內的FF 時間規則1 0 7等，並且輸出時間特性信息庫1 〇 8。

本方法係由：由Tr.電路1 0 2與輔助資訊1 〇 1來進 行閘極.F F復原之步驟1 1 ，及由被復原的閘極· F F 電路來認識1 s t FF與1 a s t FF的關聯電路之步騾 \ 1 2，及由此關聯電路中來探索延遲測定通路’且輸出至 延遲測定通路檔案1 0 4之步驟1 3，及由關聯電路來作 成活化條件，且輸出至活化條件檔案1 〇 5之步驟1 4 ’ 及由Tr.電路1 〇 2與延遲測定通路檔案1 〇 4來測定時間 特性之必要的延遲，且輸出至延遲k案1 〇 6之步驟1 5 ，及由被測定的延遲，活化條件檔案1 〇 5與F F時間規 則1 0 7來根據上述模式化方法輸出時間特性信息庫 1 0 8之步驟1 6等所構成者。 以下，先針對輸出入102 ’ 1〇1，1〇3 ’ 1 0 7及1 〇 8加以敘述，其次再針對各處理步驟來加以 詳述。 3 . 1 輸出入 · (請先閱讀背面之注意事項再填寫本頁)

本紙張尺度適用中國國家標隼（CNS ) A4規格（210Χ297公釐） -12- 經濟部中央標準局員工消費合作社印裝 A7 _ B7 五、發明説明（1〇) 圖5 (a)係表示輸入之Tr.電路1 0 2與輔助資訊 1 0 1。又’圖5 ( b )係表示該Tr.電路的電路圖。 此Tr ·電路例爲NMOS電晶體4021與 PMO S電晶體4 0·1 1之一覽圖。其中’次電路定義名 4 1係具有在EXSMPL中所示的端子名4 2，元件名 4 3係具有2個ΜΧΧ 1與ΜΧΧ 2的電晶體。又，汲極 4 4，閘極4 5與源極4 6將分別連接於圖示之訊號，且 元件模式4 7爲P e n c h與n e n c h。又，於輔助資 訊中，pench的元件模式爲PM〇S ，nench的 元件模式爲NM.OS，VDD1爲電源訊號名，GND1 爲GND訊號名。藉此來表現出圖5 (b)所示之電路圖 。並且，藉由這些資訊，在圖1之步驟1 1中，可使電晶 體電路的閘極復原。 又，於輔助資訊中含有關聯電路探索指示資訊4 0 , 有關此資訊方面將在往後的步驟12的處理中敘述。 其他之輸入資訊爲用以指不時脈•輸入.輸出端子 1 0 3爲形成時脈與時間特性抽出的對象之輸入•輸出端 子名的資訊’又，F F時間規則1 〇 7爲T r .電路內之 F F的時間參數。有關這些資訊的必要性方面己於「2 . 」中敘述過。 圖6係表示輸出之時間特性信息庫。此例係以某種硬 體記述語言來表示信息庫的內容與使用方法。所產生的信 息庫爲時間特性信息庫部5 4所示者。就此例而言，係被 使用在表示單元時間與精度的時標5 1，介面5 2，及插 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂 -13- A7 B7_ 五、發明説明（彳彳） 入於叫出下階層層的機能模式部5 3中的形式。亦即，在 電路的機能模式的上階層層中追加時間特性，而藉此來與 機能模式連動，供以作爲時間檢證用模式之用。 時間特性信息庫'的資料構造，係如圖2 7所示，由介 面5 2，範例（叫出下階層層的機能模式部）5 3，時間 規則檢查部5 6，規則合適條件運算部5 5及輸出延遲部 5 7所構成者。 介面5 2，係如圖2 7所示，由模組名，輸入端子及 輸出端子所構成者。在圖6中，AD CH 8 S 2爲模組名 ，發佈i n p u t之CKM等爲輸入端子，.發佈 output之LFDIN等爲輸出端子。 範例5 3爲叫出本信息庫的下階層層之機能模式的部 份，如圖2 7所示，範例名，輸入端子及輸出端子爲其主 要的構成要素。在圖6中，ADCH8S2 c o r e爲 介面名，CKM ( CKM)之（）內的訊號名爲輸入端子 或輸出端子。又，CKM爲上階層層之本信息庫的訊號， 上階層層的C KM將被連接於（）內的機能模式之端子。 經濟部中央標隼局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 這表示資料構造上，範例內的端子爲參照上階層層的訊號 〇 時間規則檢查部5 6爲進行就緒時間與保留時間的時 間檢查之部份。如圖2 7所示，檢查訊號，時脈訊號，規 則合適條件及就緒時間（保留時間）爲其主要的構成要素 0 就圖6而言，在就緒時間檢查記述$ s e t up中， 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） 4 / 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（12 ) PDB8爲檢查訊號，CKM爲時脈訊號，C C 1爲 規則合適條件，1.572000爲就緒時間。該記述意指，當C C 1爲1時，將以CKM的下降（negedge構文）爲基 準，而來檢查PDB、8的就緒時間是否爲1 · 57ns ( 根據5 1之timescale文，單位爲n s )以下。 資料構造，係如圖2 7之箭頭符號所示，檢査訊號與 時脈訊號將參照介面訊號的輸入端子，規則合適條件將參 照規則合適條件運算部5 5的運算結果。 規則合適條件運算部5 5，係如圖2 7所示，由變數 與布爾運算子所形成的布爾運算式與運算結果所構成。在 圖6中，and ...之一行係表示ADCH0 and PDB8之布爾運算式，ADCHO與PDB8爲 變數，and爲布爾運算子。C C 1爲運算結果。資 料構造，係如圖2 7之箭頭符號所示，變數將參照介面 5 2的輸入端子，運算結果將參照時間規則檢查部5 6的 規則合適條件。 最後’輸出延遲部5 7，係如圖2 7所示，時脈 訊號，延遲附加訊號及延遲爲其主要的構成要素。在圖6 中，CKM係表示時脈訊號，L FAD I N係表示延遲附 加訊號’ （1 . 302，1 · 590)係表示延遲。該記 述，係表不CKM變化後，在上升延遲1 · 3 0 2 n. s， 下降延遲1 · 5 9 0 n s之情況下輸出LFAD I Ν。在 此，延遲的單位n s係由時標5 1來指定。 圖2 4 ( a )係表示中間輸出之延遲測定通路1 〇 4 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -15- ---：——rII (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部中央標隼局員工消費合作社印製 A7 B7 五、發明説明（13 ) 的構成要素。此例爲：從通過圖1 3之t r i 1的CK到 F F 1爲止的通路之資料表現。具體而言，是由表示時脈 通路（從時脈開始到1 s t FF爲止），資料通路（從輸 入資料開始到1 s 11 F F爲止），或從時脈開始到輸出爲 止的區分之通路屬性2 4 1 ，及列舉從始點開始到終點爲 止的聞極或時序電路元件的輸出訊號名之通路上訊號 2 4 2 ’以及表示終點的f F名稱之終端F F 2 4 3等3 種資料所構成。 圖2 4 ( b )係表示中間輸出之活化條件1 〇 5的構成 要素。此例爲針對圖13之時脈CK的FF1之活化條件 的資料表現。具體而言，是由FF名244，及通路屬性 2 4 1 (與延遲輸出通路資料相同表現），及始終點 2 4 6 ’及活化條件2 4 7 (顯示以訊號名作爲變數之布 爾運算式）等4種資料所構成。 供以產生時間特性信息庫部5 4之方法爲本實施例之 主軸’在下記之“3 . 2” 一節中詳述之。 3.2 時間特性抽出方法之各處理步驟 以下’將敘述圖1之各處理步驟。 3.2.1 步驟1 1 :閘極· F F復原 此步驟係由：自電晶體電路群復原閘極電路之閘極復 原，及自被復原後的閘極電路復原F F電路之F F復原所 構成。在此，只要取得時間測定處與活化條件，便可實現 本紙張尺度適用中國國家標準（CNS〉A4規格（210X297公釐） (請先閲請背面之注意事項再填窝本頁) 訂 A7 ______B7_ 五、發明説明（14 ) 時間特性抽出的自動化。但實際上難以由電晶體階層的配 置資料來取得時間測定處與活化條件，因此必須一時抽出 (復原）閘極及觸發電路。在此抽出（復原）處理中，由 於觸發電路的抽出（、復原）是藉由閘極的抽出（復原）結 果來進行處理，因此所有的處理必須以先執行閜極的抽出 (復原）爲目U題。 3 _ 2 . 1 . 1 閘極復原 經濟部中央標準局員工消費合作社印製 MO S電晶體電路之閘極電路的抽出（復原）方法， 係以配置資料的檢證支援，電晶體電路之邏輯模擬的高速 化’及形式檢證爲目的，該抽出（復原）方法有各種的習 知例。其中，如圖7所示之本發明人提案之日本特開平9 —1 7 9 8 8 5號公報記載之處理過程，該公報中三態閘 極（在輸出中擁有三態的閘極，爲一種時序電路）亦爲處 理對象。首先，將圖7之電晶體電路群的電晶體予以一個 一個轉換成虛擬三態元件4 0 0 3。其次，再將三態元件 的直列連接群41轉換成在控制邏輯中擁有各三態元件之 控制邏輯的AND邏輯4 3之一個的三態4 0 1，且若重 複進行將同一輸入的並列連接群4 2轉換成在控制邏輯中 擁有各三態元件的0 R邏輯4 4之三態過程的話，則形成 4 0 2之電路。其次，若針對擁有不同的輸入之並列的三 態也進行並列轉換之一般化轉換的話，則可取得4 0 3之 電路。在此，雖然省略其過程的詳細說明，但實際上就此 例而言，可轉換成一個在輸入中擁有4 0 2的輸入之反相 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -17- 經濟部中央標準局員工消費合作社印製 Α7 Β7 五、發明説明（15 ) 邏輯，以及在控制邏輯中擁有4 0 1與4 0 2之控制邏輯 C 1與C 2之 〇 r邏輯的三態。最後，若只針對控制邏輯 C 1 〇 r C 2 = C爲'1時來考量該輸入對輸出所造成的影 響，而進行根據控制邏輯的輸入邏輯之除算的話，則可取 得4 6所示之縮約閘極邏輯。 以上之方法爲從配置資料抽出閘極之方法，當構成1 個閘極的MO S群被決定時，將不會依靠於MO S的連接 .形態’而僅藉開關特性抽出閘極。但其中並未提示出將同 一輸出閘極群分割成閘極構成單位之方法。 以下’將以不依靠於Μ 0 S的連接形態之形式來說明 本發明獨創之將同一輸出閘極群分割成閘極構成單位之分 割方法。首先，先針對分割方針加以說明。其次，再針對 分割方法加以說明。 (1 )分割方針 該分割係利用「雖然可一起輸出〇與1，但不能同時 輸出0與1」之閘極所擁有的條件（以下稱爲閘極條件） 來予以進行。 同一輸出閛極群的分割，首先是利用「可一起輸出〇 與1」之第1閘極條件來決定Μ 0 S群內的閘極輸出點。 該輸出點係同時形成下個閘極的邏輯値之產生源，亦即形 成邏輯源極。其次，以自邏輯源禪開始到各閘極輸出爲止 的領域作爲同一輸出閘極群，而來分割Μ 0 S群。 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） (請先閎讀背面之注意事項再填寫本頁} 今 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（16 ) 又，同一輸出閘極群的分割，在將同一輸出閘極群分 離成決定閘極輸出的邏輯値的基本單位之後，以最'大限度 來集合滿足閘極條件的基本單位群，然後作成閘極構成單 位’藉此得以將同一輸出閘極群分割成此閘極構成單位。 (2 )分割....方法 (a )往同一輸出閘極群之分割 就該處理而言，首先是決定閘極輸出點與邏輯源極的 集合’其次再將MOS群分割成同一輸出閘極群。 ' 閘極輸出點與邏輯源極的集合，係根據下述之處理來 決定。 首先’設定這些集合的初期値。又，由於MO S的閘 極端子（以下稱爲G端子）的連接點，係屬於—種與閘極 條件無關地將邏輯値傳遞於其他閘極抽出基本單位的點， 因此可對此連接點設定閘極輸出點的初期値。又，由於電 源爲邏輯1之源極源，接地爲〇之源極源，因此可對此電 源及接地設定邏輯源極的初期値。 其次，進行閘極輸出點與邏輯源極的探索。若把沿著 MO S的有效方向的路徑定義爲MO S探索路徑的話，則 來自複數個不同邏輯源極的MOS探索路徑所交叉的點， 係形成滿足第1聞極條件的閘極輸出點。因.此，在探索處 理中’可將來自複數個不同邏輯源極的Μ〇S探索路徑所 初次交叉的點設定爲新的閘極輸出點。又，由於此交叉點 亦可形成新的邏輯源極’因此可予以加諸於閘極輸出點與 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ----------- (請先閲讀背面之注意事項再填寫本頁) 訂 -19- A7 B7 五、發明説明（17 ) 邏輯源極的雙方之集合中。重複地進行此探索處理直到新 的閘極輸出點沒有爲止，藉此將可取得閘極輸出點與邏輯 源極的集合。 又，往同一輸出t閘極群的分割，係針對上述所求得的 各閘極輸出點，以到達閘極輸出點的Μ 0 S探索路徑上之 前的邏輯源極與被圍繞於此閘極輸出點的MO S群作爲同 一輸出閘極群，而來分割MO S群。 (b )同一輸出閘極群之分割 該處理，係將同一輸出閘極群分離，成.供以決定閘極輸 出的邏輯値之基本單位，並且將基本單位依次統合成閘極 轉換單位。 決定閘極輸出的邏輯値之基本單位爲：從同一輸出閘 極群內的各邏輯源極開始到閘極輸出點爲止之一個MO S 探索路徑上的MO S群，並將此稱爲MO S鏈。因此，最 初的步驟爲：將同一輸出閘極群分離成MO S鏈。 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 又，M〇 S鏈之閘極構成單位的統合，係由二個 Μ 0 S鏈之往雙鏈的統合與雙鏈的統合所構成。 首先，往雙鏈的統合係進行下述之處理。 擁有不同的邏輯源極之MO S鏈，爲了滿足「可一起 輸出0與1」的第1閘極條件，而將擁有不同的邏輯源極 之二個MOS鏈（以下稱爲伙伴鏈1與2)統合爲雙鏈。 但’是以爲了滿足「不能同時輸出〇與1」的第2閜極條 件’而從邏輯源極開始到閘極輸出點爲止傳送邏輯値的條 本紙浪尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐） ~ — 經濟部中央標準局員工消費合作杜印製 A7 B7 五、發明説明（18 ) 件不能同時成立之限制下成爲統合對象。 其次，雙鏈的統合爲：統合雙鏈之後，作成滿足閘極 條件之最大MO S群的處理。此處理，係重複地進行統合 處理（統合上述所求'得的雙鏈，並針對被統合的雙鏈群再 定義爲新的雙鏈）直到被統合的雙鏈沒有爲止。以下，針 對此統合處理加以說明。 首先，是在全體的雙鏈中把擁有同一伙伴鏈（以下稱 爲s ame P)的雙鏈群統合爲新的雙鏈。其次，將 S a m e P再定義爲新的雙鏈之伙伴鏈1，並在統合前的 雙鏈群中，將s a m e P的伙伴鏈群再定義爲新的雙鏈之 伙伴鏈2。最後，組合未與新的雙鏈群統合之雙鏈群，然 後再定義雙鏈之新的集合，之後移往下個統合處理。 雙鏈的統合結果，以最後形成的雙鏈爲閘極構成單位 ’而來完成同一輸出閘極群的分割。 以下’藉由圖面來詳細說明閘極復原之一實施形態。 本發明係於圖2所示的處理裝置上作動。本發明，係 由硬碟等之輸入群2 2中把MOS電晶體電路資料1 〇 2 輸入至主記憶2 6中，並根據被輸入的MO S電晶體電路 資料’一方面在主記憶2 6上之間輸出入中間資料，另一 方面在CPU2 1進行各處理步驟。最後，將轉換結果（ 閘極電路資料）輸入至工作檔案群2 3。 W2 8與圖2 9係表示本發明之閘極抽出的全體處理 流程圖。 W極抽出處理，係於進行往閘極抽出基本單位的分割 本ϋϋϋΤϊ國家橾準(^7^-(-2:297^ (請先閲讀背面之注悫事項再填寫本頁)

經濟部中央橾準局員工消費合作社印製 A7 B7 五、發明説明（19 ) 2 8 1與決定有效方向2 8 2 (前處理）之後，進行往基 本單位之同一輸出閘極群的分割2 8 3與往閘極構成單位 之同一輸出閘極群的分割2 8 4。然後’進行閘極轉換 2 8 5。以下，將分'別針對前處理（281與282) ’ 往閘極抽出基本單位之閘極構成單位的分割（2 8 3與 2 8 4 )，及閘極轉換2 8 5等之各處理步驟加以說明。 3. 2. 1.1.1 前處理 往閘極抽出基本單位的分割2 8 1 ’係將Μ 0 S電晶 體資料1 0 2予以分割於彼此連接源極或汲極之MO S群 中。圖2 8之MO S電晶體資料1 0 2係可分割成 2 8 0 2所示之2個的基本單位。 決定有效方向2 8 2，係針對基本單位內的MO S群 ，從形成邏輯源極的電源或接地開始到與G端子連接的連 接點2 8 0 1爲止，探索彼此連接源極或汲極的MO S群 ，而以該探索方向來作爲MO S群的有效方向。又，擁有 複數的有效方向之MO S係屬雙方向電晶體，非屬閘極抽 出對象。圖28之閘極抽出基本單位1 (2821)，係 2 8 0 3所示之箭頭方向爲形成有效方向。 3 . 2 . 1 . 1 . 2 往閘極抽出基本單位之閘極構成單 位的分割 以下的處理爲閘極復原的關鍵，其處理程序係如上述 3 . 2 .· 1 . 1節那樣。在此將藉由電路例來具體說明處 (請先閲讀背面之注意事項再填寫本頁)

本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -22 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（20 ) 理程序。以下，將針對構成此處理的「往同一輸出閘極群 之分割」2 8 3與「同一輸出閘極群之分割」2 8 4之2 個步驟加以說明。 3. 2.1. 1.2.1 往同一輸出閘極群之分割 2 8 3 此爲將閘極抽出基本單位分割成同一輸出閘極群之處 理，亦即由閘極輸出點與邏輯源極的決定，及利用彼之往 同一輸出聞極群的分割之2個步驟所構成。以下，將根據 圖3 0來說明這些步驟。 (1 )決定閘極輸出點與邏輯源極 圖3 0 (b )係表示顯示於圖3 0 ( a )的例題電路 3 0 0 1的閘極輸出點與邏輯源極之探索過程。 閘極輸出點的集合之初期値爲與G端子的連接點{ 04}，邏輯源極的集合之初期値爲{〇，1}。 於第1次的探索中，將發現新的閘極輸出點（來自邏 輯源極0與1的MO S探索路徑初次交叉的點〇與〇 2 ) 。並且予以添加於閘極輸出點與邏輯源極之雙方的集合。 又’在第2次的探索中，亦將發現新的閘極輸出點（ 來自邏輯源極0與0 2的MOS探索路徑初次交叉的點 03)。並且予以添加於閘極輸出點與邏輯源極之雙方的 集合。 由於‘新的閘揮輸出點不再被發現，因此終了探索。此 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁)

經濟部中央標準局員工消費合作社印製 A7 _____^_B7____ 五、發明説明（21 ) 結果，將可取得閘極輸出點的集合{04，〇 ’ 〇2 ’ 03}與邏輯源極的集合{〇，1，0，02 ’ 03丨。 (2 )往同一輸出閘極群之分割 若對於上述所求得的各閘極輸出點來求取到達聞極輸 出點的MO S探索路徑上之前的邏輯源極與包圔於此閘極 輸出點的MOS群，則將可取得圖3 0 ( c )所示之Μ 0，Μ 02，Μ 0 3及Μ 0 4等之同一輸出閘極群 〇 圖2 8之2 8 0 3係可藉由同樣的處理來予以分割成 2804與2806之2個的同一輸出閘極群。 3 · 2 · 1 . 1 · 2 . 2 同一輸出閘極群之分割2 8 4 此爲將同一輸出閘極群分割成閘極構成單位之處理， 如圖3 1所示，係由MOS鏈之分離3 0 1與MO S鏈之 閘極構成單位的統合3 0 2等2個步驟所構成。以下，將 以在圖2 8中所取得的同一輸出閘極群2 8 0 4爲例，根 據圖3 1來說明這些步驟。 (1)往乂〇3鏈之分離301 此爲.將同一輸出閘極群2 8 0 4分離成從各邏輯源極 到閘極輸出點爲止的一個MO S探索路徑上之MO S群， 亦即MO S鏈。2 8 0 4係如3 1 0 2所示，可分離成 VI ’V2 ’ gl，g2及g3等之5.個的M〇s鏈。在 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) (請先閲讀背面之注意事項再填寫本頁) 訂 -24- 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（22 ) 此’ VI與V2爲邏輯源極1的MOS鏈，g 1, g2及 g3爲邏輯源極〇的MOS鏈。 (.2)往MOS鏈之閘極構成單位的統合302 此爲依次統合Μ 0 S鏈的閘極構成單位之處理，亦即 由往雙鏈之統合3 0 2 1與雙鏈之統合3 0 2 2所構成。 (a )往雙鏈之統合3 0 2 1 此爲依次統合2個Μ〇S鏈之處理，其統合條件爲圖 3 2 ( a )所示之條件。第1條件爲“ 3 . 2 . 1 . 1，， 之一節的（2 ) ( b )所述之條件，第2條件爲使邏輯源 極的傳送不會同時產生之條件。在第2條件中，所謂邏輯 源極的傳送邏輯，係指決定邏輯源極的傳送條件之邏輯， 藉由開關特性的不同，NMOS構成與PMOS構成的 Μ 0 S鏈係分別如圖3 2 ( b )所示一般予以求取。 在圖31之3 1 0 2所示的5個MOS鏈之中，滿足 上述統合條件的M OS鏈之組有（vl，gl) ，（v2 ，g2)及（v2，g3)等3組，並將這些統合於 3104 所示之（vgl，l) ，（vg2，3)，（ vg2’3)之雙鏈中。 (b)雙鏈之統合3022 此爲統合在上述（a )中完成的雙鏈，而作成滿足閘 極條件的最大Μ ◦ S群之處理。伙伴鏈將統合所有相同的 本紙張尺度適用中國國家標準（CNS ) Μ規格（210Χ297公釐） -25- (請先閲讀背面之注意事項再填寫本頁)

A7 B7 五、發明説明（23) 雙鏈，並把統合後的東西當作新的雙鏈而再定義，然後再 度重複進行統合。 在圖3 1所示之雙鏈群3 1 〇 4中有具備同一伙伴鍵V2的2個雙鏈，（1运2，2)與（乂运2’3)，並 將這些統合後作成新的雙鏈（vg2，23)。又，（ vg2，23)之新的伙伴鏈l爲v2 ’而新的伙伴鍵2 爲統合原本雙鏈中之v 2的伙伴鏈§ 2與2 3後之g 2 3 。此結果，新的雙鏈群係形成（vgl ’ i)與（vg2 ，23) ’由於（vgl，1)與（vg2，23)並未 持有相同的伙伴鏈，因此統合處理將終了。假設尙有持有 相同的伙伴鏈之雙鏈的話’則統合處理將繼續進丫了。 形成上述處理結果之雙鏈（vgl，1)與（Vg2 ，2 3 )將成爲閘極構成單位。若根據原同一輸出閘極群 2 8 0 4，而以Μ 0 S來表現這些閘極構成單位的話，則 會如圖2 9之2 8 0 6所示一般’可分割成閘極構成單位 1與阐極構成單位2 (2862)。前者爲（vgi， 1)，後者爲（vg2，23)。 (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部中央樣準局員工消費合作社印製 3.2 形成3 . 2 .3 閘極轉換2 8 1·1.2之一節中所記載的處理結果 之聞極構成單iu ’將分別藉由圖3 3所記載的處理程序來 予以轉換成聞極。 首先，將Μ ◦ S群轉換成三態元件。具備而言，針對 各具有同邏輯源極的M〇S群’將邏輯源極的傳送邏輯

•26 A7 _ B7 五、發明説明（24 ) 轉換成持有控制邏輯的1個三態元件。其中，（vg2，23)將 形成圖33 (a)所示之結果。 其次，藉由圖33 (b)所示之統合規則來將形成上 述結果之複數個的三'態元件予以統合成1個三態元件。此 統合規則爲組合三態元件的真値表與2個元件爲共有輸出 時的真値表之規則。 若將圖33 (b)之統合規則適用於圖33 (a)之 結果的話，則將如圖3 3 ( c )所示一般，形成顯示三態 閘極之轉換結果。 、 此轉換結果，三態元件的控制C 2會混於資料邏輯3 3 1中。其原因乃僅對C2爲1時的閘極輸出產生作用的 資料邏輯3 3 1含有C 2爲0時的冗餘邏輯所致。在此， 爲了除去此冗餘的邏輯，而進行根據控制之資料邏輯的除 算。在此所謂的根據控制之資料邏輯的除算，係指將資料 邏輯轉換成控制C 2爲1時的邏輯之處理。 經過除算後的結果，在資料邏輯3 3 1中將不再混有 控制C 2 ，而形成圖3 3 ( d )所示之三態閘極N 0 R閘 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 極。 3.2.1.2FF復原 F F復原·，係於處理裝置內，藉由各式各樣的型式種 別之轉換規則來進行處理之過程，利用以閘極電路的回路 爲基礎之F F。在此，圖8係表示復元型式的例子。此例 爲N 0 R之肩掛型與三態回路型之轉換例。 本紙張尺度適用中國國家標準（CNS ) M規格（210x297公釐） -27- A7 B7 五、發明説明（25 ) F F與關 3.2.2 步驟 12 : lstFF/las 聯電路之切出 此步驟’係進行-1 s t F F與關聯電路的探索， 1 a s t F F與關聯電路的探索等的2個處理，而來認識 關聯電路之步驟。有關2個探索處理的槪要與探索範圍方 面係表示於圖9 ’圖1〇，圖11及圖12。以下，將予 以詳加說明。 (a ) 1 s t F F與關聯電路的探索，係由圖9之-1 s tFF檢索81，時脈關聯電路的探索83，85及 資料關聯電路的探索8 2所構成。 經濟部中央標準局員工消費合作杜印製 1 s t F F檢索8 1爲··以輸入d作爲始點，在輸出 方向上探索閘極電路，而於到達F F的資料端子D時，認 定1 s t F F之步騾。但，在檢索過程中，發現有連接於 閘極電路以外的例外元件之訊號時，根據圖i 〇的 1 s t F F探索來進行處理。其中，有關多重驅動訊號方 向面’由於爲了提高驅動能力，而使得同一閘極並列連接 的狀況太多，因此若有表示於輔助資訊1 〇 1內的圖5之 多重驅動指定4 0的話，則可將此視爲同一閜極，而以任 何的閘極作爲對象來繼續進行檢索。 時脈關聯電路的探索爲：以1 s t F F 8 0的時脈端 子爲始點，而於輸入側，到達時脈c k爲止持續探索，然 後將探索範圍的電路視爲關聯電路之步驟。此步驟並非只 針對閘極電路，連2 n d F F 8 4也考慮進去。一般，任 本紙張尺度適用中國國家標隼（CNS ) A4規格（210X297公釐） -28 經濟部中央標隼局員工消費合作社印製 A7 B7 五、發明説明（26 ) 何數量的F F亦可同樣予以處理，但就此一例而言，只要 考慮到2 n d F F爲止，便可處理足夠的情況。在考慮2 ndFF時，就針對I s t FF的時脈而言，係與考慮1 循環區間的時脈相同'，並且在分頻電路中此類的構成經常 被使用。 時脈關聯電路的探索處理係由：自1 s t FF80的 時脈端子開始到全體電路的端子爲止進行探索之步驟8 3 ，及到2 n d F F 8 4爲止進行探索之步驟8 5所構成。 但，在檢索過程中，發現有連接於閘極電路以外的例外元 件之訊號時，根據圖1 0的1 s t FF探索來進行處理。 又，多重訊號的處理係與1 s tFF探索相同。 資料關聯電路的探索，係由1 s t FF 8 0的資料端 子開始到端子或F F的端子爲止，在輸入方向上探索閘極 電路之步驟。但，在檢索過程中，發現有連接於閘極電路 以外的例外元件之訊號時，根據圖1 〇的1 s t F F探索 來進行處理。 (b ) 1 a s t F F與關聯電路的探索係由：圖1 1 之lastFF檢索91 ，及利用與IstFF的時脈關 聯電路的探索同一處理8 3，8 5之1 a s t FF的時脈 關聯電路的探索，及1 a s t FF的輸出資料關聯電路的 探索.9 4所構成。 1 a s t FF檢索9 1爲：以輸出OUT作爲始點， ;&輸出方向上探索閘極電路，而於到達F F的輸出端子時 ’認定1 a s t F F之步驟。但，在檢索過程中，發現有 本紙張尺度適用中國國家標準（CNS.) M規格（2丨〇><297公釐） (請先閲讀背面之注意事項再填寫本頁)

-29- A7 B7 五、發明説明（27 ) 連接於蘭極電路以外的例外兀件之訊號時，根據圖1 2的 1 a s t F F探索來進行處理。又，多重訊號的處理係與 1 a s t FF的時脈關聯電路的探索時相苘。 1 a s t F F的畤脈關聯電路的探索，係以 1 a s t F F的時脈端子作爲始點，而來進行與 1 s t FF的時脈關聯電路的探索相同的處理8 3 , 8 5 〇 1 a s t F F的輸出資料關聯電路的探索9 4爲：以 輸出OUT作爲始點，與圖9之資料關聯電路的探索時同 一端點’而認定以1 a s t F F全體作爲端點之閘極的錐 形爲關聯電路之步驟。 3-2.3 步驟1 3 :延遲測定通路探索 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 該步驟，爲了針對在步驟1 2中所被切出的關聯電路 進行靜態的.Tr.電路之延遲測定，而將由測定的端子開始到 終點爲止之全體的通路賦予延遲測定步驟1 5。通常，就 靜態延遲測定而言，爲了針對所謂false path的通路也能進 行延遲測定，在被復原的閘極電路階層除去false path，而 將通路賦予延遲測定步驟。 在此，首先是以簡單的電路例來表示組合電路之有效 通路的探索方法之槪要。其次針對通過F F的通路之探索 方法詳加說明。 在組合電路的通路探索係有：Karl Funchs et al.，”DYNAMITE:AN Efficient Automatic Test Pattern 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -30 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（28 )

Generation System for Path Delay Faults”，IEEE Tansaction on 0八0^〇110小〇.10印？1323-1335,0(^.丨991.等之多數的公知例 。在此，以圖1 3 ( a )之未具再收斂構造之簡單的電路 來表示探索方法的槪要。 在圖13 (a)中，C爲通路的到達點，C K I爲始 點。在此將求取C爲上升（t )時的通路。此刻，通路爲 C K I — P 1 — C。針對此通路，於輸入側一段一段地調 查閘極，而來求取供以產生輸出側的變化之通路上的訊號 變化與〇 f f通路上的訊號所應符合的條件。就此圖的情 況而言，自第1段的閘極開始，通路上的訊號P 1必須爲 上升（丨），〇 f f通路訊號C 1 = 0。自第2段的閘極 開始，C K I必須爲上升（丨），0 f f p a t h上的訊 號C 2 = 1。因此，通過此通路的條件（通路活化條件） 爲：始點C K I t ( C 1 = 〇且C 2 = 1 )。後者的條件 係其c 1 ，C 2爲其他的閘極輸出時，進行這些條件是否 爲0之邏輯運算，若不爲〇則通路將形成有效通路。 通過F F的通路，係可藉由連貫性地進行上述之組合 電路的通路探索來予以探索。此刻，將求取自時脈C K I 開始到達1 s t F F的時脈端子爲止的通路。在此通路中 ，1 s t FF 爲 FF1 ，2ndFF 爲 t r i 1 與 FF2 。就圖13 (b)之例而言，若FF1與t r i 1同爲上 升作動’則形成S 1〜F F 1 c k丨的通路活化條件與 CKI〜t r i ick (訊號（：1)个的and條件是否 爲〇之判定。前者的條件爲S 1个且（I 1 and s 2 本紙張尺度適用中國國家標準（CNS ) A4規袼（210X 297公釐） (請先閱讀背面之注意事項再填寫本頁) '訂 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（29 ) and S 3 = 1) ，後者的條件爲CKI个且（I 3 = 1 )，當and不爲〇時，則此通路形成有效通路。 圖14係表示將以上的逋路探索方法適用於所欲求取 的3個全體通路（時脈—輸出（輸出延遲用），時脈-1 s t F F c k (時間規則用）及輸入—1 s t F F d ( (時間規則用））之各F F間的錐形1 1 1，1 1 2， 1 1 3中所欲求取爲何與發現有效通路的條件。例如，在 1 s t錐形內若有時脈的話，則求取（a )時脈— 1 s tFFck作動條件的通路，若有2ndFF的話， 則求取（b )通路FF 2 〇 u t— 1 s t FF c k作動條 件的通路。另外，在2nd錐形中求取（c)時脈―通路 FF 1 c k作動的通路。此外，通過FF的通路係於（a )的通路活化條件與（b )的通路活化條件之a n d不爲 0時會形成有效。 針對輸出延遲用及時間規則用，圖1 4雖只考慮到自 決定時間之FF的時脈端子（前者爲通路FF 1的時脈端 子，後者爲到達點）到第2個F F爲止，但對於一般處理 作成2 η分頻時脈之η個F F的情況時，同樣的只要連貫 活化條件，還是可以求取全體的通路之有效條件。 最後，將以上所求得的有效通路輸出至延遲測定通路 檔案，而來完成此步驟。 3.2.4 步驟1 4 :活性條件作成 此步驟將不使用在步驟1 3中取利用於有效通路的判 -ί ill. a1^1 I f I // i {請先聞讀背面之注意事項再填寫本頁} 訂 本紙張尺度適用中國國家標準（CNS ) A4規格（210><297公釐） -32- A7 B7 *_ 五、發明説明（30 ) 定之通路活化條件的全體〇 r之方法來進行處理。在此’ 由於活化條件是爲了作成時間規則而使用，因此將由時脈 〜1 s t FF的時脈活化條件與輸入〜1 s t FF的資料 活化條件所作成。- 圖1 5係表示時脈活化條件的作成方法，如下述。此 , —-·-...... 方法係與求取有效通路的判定條件同樣，連貫F F間之錐 形的活化條件。並且與目前爲止的處理方式相同，只求取 到2ndFF爲止。同樣的也是很容易往n t hFF擴張 ο 如圖1 5之式1 2 1所示，時脈活化條件係由：在 1 s t錐形的輸入中具有時脈C Κ時之1 s t錐形的活化 條件與考慮2 n d F F的活化條件所構成。 經濟部中央標準局員工消費合作社印製 (讀先閱讀背面之注意事項再填寫本頁) 1 s t錐形的活化條件係有：1 s t F F爲上升作動 (on)或下降作動（on)，始點CK爲下降作動（ ο η )或上升作動（ο η)等4種條件。式1 2 2係表示 其條件。由於皆相同，因此僅針對第1個式子加以說明。 由於IstFF的時脈爲上升作動（οη)，因此若將 1 s t錐形的邏輯函數設定爲h的話，則變化前爲〇時， 亦即h ( C K =變化前的値）=〇，h ( C K =變化後的 値）=1時，1 s t FF的時脈端子將上升。因此，在 CK 上升條件中，no t_(h (CK=0) ) and h (C K = 1 ) = 1時，1 s t F F將形成作動的活性化。 式1 2 2的第1式係表示此狀況。 * 考慮2 n d FF的活化條件，係根據2 n d FF爲 本紙張尺度適用中國國家標準（CNS ) A4規格（.210X297公釐） -33- 經濟部中央標準局員工消費合作社印製 A7 B7____ 五、發明説明（31 ) οη<1>，且在2ndFF的輸出變化之後’ 15七？卩（：1?:爲〇11之條件<2>來求取。式12 3的 第1式係表示此狀況。< 1 >< 2 >係可分別針對1 s t 錐形與2 n d錐形來藉由1 2 4與1 2 5予以求取。在此 ’必須注意的是在式1 2 5中，變化前之2 n d的輸出爲 S ’自在端子時脈變化時的內部狀態S將會出現於活化條 件中。這與只在組合電路中求取活化條件時有所不同。 圖1 6係表示時脈活化條件的計算例。根據圖1 5的 式子來依次求得1 s t之活化條件與2 n d F F之通過' t r i l的通路之活化條件。皆僅於CK上升時有效，而 形成13 4與135之式。 其次，圖1 7係表示資料活化條件的作成方法。資料 活化條件與時脈活化條件的不同點在於資料活化條件不考 慮2 n d F F，以及求取不限定變化到達點的上升/下降 而起變化之條件。因此，時脈活化條件將形成取圖i 5之 1 s t錐形的活化條件1 2 2之上升時與下降時的條件之 〇 r。其結果’係如1 4 2所示，以輸入I N = 〇與I N =1之排他性的邏輯和來表示之。 3.2.5 步驟1 5 :延遲測定 此步驟’係於輸入T r .電路1 0 2之後，根據電晶 體階層的靜態延遲測定工具來測定藉由步驟1 4所作成的 延遲測定通路1 0 4之有效通路的延遲。並且，將求得.的 延遲儲存於延遲檔案1 〇 6。在此，可利用習知之電晶體 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂 -34- 經濟部t央標準局員工消費合作社印製 A7 B7 五、發明説明（32 ) 階層的靜態延遲測定工具來進行處理。 3.2.6 步驟1 6 :時間特性產生 此步驟’係根據延遲檔案1 〇 6，F F時間規則 1 0 7及活化條件1 〇 5來針對各端子進行圖4之模式化 方法’而產生圖6之時間特性信息庫1 〇 8。 有關時間參數方面，係針對各輸入的1 s t F F來計 算delay(時脈〜lstFFck)32與 delay (輸入〜IstFFd) 33的畤滯（訊號的 時間偏差）’並由該時滯與F F時間規則來計算圖4之輸 入的時間參數。同時，根據活化條件1 〇 5來作成圖4之 規則合適條件，然後伴隨合適條件將圖6之5 5和5 6的 記述內容一起輸出至時間特性信息庫1 〇 8。 有關輸出延遲方面，係根據延遲檔案1 〇 6來計算圖 4之最大通路延遲値，並將圖6之輸出延遲記述內容5 7 輸出至時間特性信息庫1 0 8。 完成後的時間特性信息庫將以自動或手動方式添加圖 6之5 1〜5 3 ’供以作爲時間檢證用的模式，而與機能 模式並用。有關時間特性信息庫的使用形態方面將於以下 敘述。 (請先閱讀背面之注意事項再填寫本頁) 訂 -35- 經濟部.中央標準局員工消費合作衽印製 A7 B7 五、發明説明（33 ) 圖18 (a)係表示系統LSI模擬形態圖。系統 LS I係於LS I內組裝CPU核心，DMAC及計時器 等之既有設計邏輯而形成一模組，並再添加新的設計邏輯 而作成。當藉由模擬、方式來檢證系統L S I時’如C P U 核心1 5 6之例所示一般，既有的模式係於機能模式'的上 階層層中添加藉由本發明所產生的時間特性而來進行模擬 〇 此刻，將延遲附加於機能模式的輸出結果中者爲輸出 延遲部1 5 1 1 ，而檢查所被輸入的訊號是否爲合適於時 間規則者爲時間規則檢查部1 5 1 2。藉由時間規則檢查 部而檢查出有違反時間時，將顯示出時間錯誤，設計者將 根據此結果來進行電路設計的修正。 ~圖2 5與圖2 6係表示時間特性信息庫之模擬處理。 該模擬處理係於設定單位時間之後，針對各單位時間來進 行處理。圖2 5與圖2 6爲此單位時間內的模擬處理。 首先，在2 6 1檢查出模組全體及機能模式範例的輸 出入端子的値之變化，若値有變化時則進行2 6 3以下的 處理，若無變化時則進行圖2 6 B以下的處理。 在此，將說明有關2 6 3以下的處理。在2 6 3中， 叫出下位階層的機能模式（2 6 3 1 )，以及進行機能模 式的模擬（2 6 3 2 )，最後再將値登錄於機能模式的輸 出端子。又，於2 6 3中’參照時間規則檢查部，事先檢 查是否滿足規則合適條件（2 6 5 )。若滿足的話，則進 行就緒時間與保留時間的檢查（2 6 6.)，其次若有違反 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） ^ -36 - (請先閱讀背面之注意事項再填寫本頁)

經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（34 ) 時間規則的話’則將錯誤訊息輸出於畫面，相反的若無違 反時間規則時，則進行圖2 6之B以下的處理。 在此，將說明有關2 6之B以下的處理。此爲輸出延 遲處理。首先’參照、輸出延遲部（ 2 6 9 )，若機能模式 輸出之前次變化後的時間爲延遲値時間前（2 6 2 1 ), 則將値登錄於模組全體的輸出端子，而完成i單位時間的 處理。 .藉此，而得以在新的設計邏輯電路與模組間，或模組 彼此間進行時間的檢查。亦即，藉由組裝於各模組的模式 中之時間規則檢查部而來檢查出有違反時間時，將顯示出 時間錯誤，設計者將根據此結果來進行電路設計的修正， 或將緩衝器附加於模組間。 圖18 (b)係表示系統LSI模擬時的系統構成圖 。亦即’將模組信息庫1 5 2與新的設計邏輯電路資料 1 5 3之設計資料，及輸入波形資料1 5 5予以輸入至 H D L ( Hardware Description Language 硬體記述語言）模 擬中，而藉此來輸出模擬結果與時間錯誤。產生後的時間 特性信息庫與機能模式信息庫，係分別獨立或統合成模組 信息庫而記憶於記憶媒體中。 5 .第2實施例 圖1 9係表示第2實施例。 圖1 9所示之方法爲：在圖1 5之時脈活化條件的作 成時考慮2 n d的活化條件1 2 3之計算中，從包括在式 本纸張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） -37- (請先閱讀背面之注意事項再填寫本頁) 訂 -Θ A7 B7 五、發明説明（35 ) 1 2 3中的<2 >計算中除去某條件的通路之方法。以下 ，將以圖1 6之電路爲例來說明此除去條件。 (請先聞讀背面之注意事項再填寫本頁) 由於圖1 6之通路1 3 3被活化時，通路1 3 7也同時 被活化，而使得閘極' 1 3 8的輸入產生上升（t )變化， 因此會有F F 1的時脈端子產生上升（丨）變化之情況發 生。這是因爲通過FF的通路爲利用1 s t錐形1 3 1內 之時脈變化的幫助來傳遞變化之通路所致。但，通常如此 產生與時脈同時變化的通路會被抑止，特別是有通過時序 電路的通路與決定時間的通路同時變化時，時間設計更爲 不易。此情況大多是無法在靜態下來判定通路之 false path。 基於上述之理由，在此所述之活化條件是從式1 2 3 之< 2 >中排除利用與時脈同時變化而形成的通路之方法 〇 經濟部中央標隼局員工消費合作社印製 在將引起如此同時變化的通路予以除外時，只要將時 脈爲上升或下降等狀況設定於成立條件中即可。亦即，將 式125變更成式126。藉此，圖16電路例之通過 S 1的通路之2 n d F F的活化條件係形成式1 6 2。此 條件，若不爲S 2 = 〇，則不成立。亦即，在閘極1 3 9 中，由於S2 = 0，因此可抑制通路137。 對於上述之方法與圖1 5之方法而言‘，即使是針對電 路本身進行靜態解析也難以得知到那一方較優，這要視電 路設計的性質而定。就實際的實施狀況而言，設計者將有 充分的選擇餘地來針對每個電路選擇其中之一方法。該實 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -38- Α7 Β7 五、發明説明（36 ) 施過程係藉由習知方法，亦即利用控制檔案來進行系統的 執行控制。在此，省略說明。 6 .第3實施例 ' 圖2 0係表示第3實施例。 此實施例是將延遲測定指示資訊及處於第1實施例之 圖1的延遲測定通路1 0 4中者予以變更爲延遲測定用測 試型式1 0 9，亦即變更爲供以同時產生延遲測定用測試 型式之處理（產生延遲測定用測試型式1 7 )，藉此而得 以將延遲測定方法變更成Tr.電路階層之動態的模擬方法。 測試型式係存在於每個通路，爲·滿足圖1 3之活化條 件的型式。 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 訂 例如，就圖13 (a)之例而言，爲初期設定成C1 =0且C 2 = 1之型式與在進行延遲測定時由初期値〇開 始將C K I上升於1之型式。在進行延遲測定時亦包含內 部訊號，而於模擬前將C 1，C 2設定成上述型式’且將 由0開始將c K I上升於1之型式施加於模擬中’藉此來 測定延遲。又，圖13 (b)之通過FF的型式是使各錐 形的活化條件相同而予以變更。並且將中間的F F (此圖 爲t r i 1 )的輸出S 1設定成變化的初期値（此電路例 爲〇)，而且將FF的輸入設定成時脈端子C1作用時於 S 1變化後的値。 由於上述之方法只有進行相關的電路之初期設定及變 化後的設定，因此對其他電路所造成的影響極小’與進行 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）_ 39 _ Λ 經濟部中央標準局員工消費合作社印裝 A7 B7 五、發明説明（37 ) 全體電路的模擬處理相較之下，不會有處理時間上的問題 〇 7 ·第4實施例 ' 圖2 1係表示第4實施例。 此實施例雖與第3實施例相同是利用動態模擬來進行 延遲測定之手段，但實際上與第3實施例有所不同，亦即 該實施例將賦予輸入波形1 〇 〇 1，而根據活化條件來自 動決定滿足活化條件的時間（決定延遲測定時間1 8 $ 。 由於活化條件亦包含內部訊號，因此內部訊號的濾除 1 7 2，亦即包含在活化條件中的內部訊號爲〇與1時的 邏輯和運算將依照所有的內部訊號來進行，且根據端子的 活化條件1 7 1來決定時間。 8 .第5實施例 圖2 2係表示第5實施例。 此實施例可解決在T r .電路的訊號名與機能模式的 訊號名不同時，若不假借人手來修正T r .電路之訊號名 的話，則將無法實現圖1 8所示的模擬之問題。尤其是在 活化條件中含內部訊號時，假借人手的情況相當多。 此實施例是在圖1之步騾1 4中追加一輸出T r ·電 路的訊號名（被使用於活化條件下）之處理，而變更爲步 驟1 0 0 4。首先，該步驟1 〇 〇 4係輸出活化條件 105與Tr ·電路訊號1〇〇5。其次，再以人工方式 (請先閱讀背面之注意事項再填寫本頁) ,r. 訂 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -40- 經濟部中夹樣準局員工消費合作、社印製 A7 B7 五、發明説明（38 ) 輸入對應於T r ·電路訊號的機能模式內之訊號名，而作 成Tr·電路一機能模式訊號對應表1006。最後，與 其他的輸入檔案106，107 —起輸入Tr .電路〜機 能模式訊號對應表Γ0 0 6，而來產生時間特性1 8 1。 該產生時間特性1 8 1會在輸出時間特性信息庫1 8 2時 ，將出現於活化條件中的T r _電路訊號名轉換成機能模 式的訊號名，而來輸出時間特性信息庫1 8 2。 9 .第6實施例 ' 圖2 3係表示第6實施例。 此實施例係於目前爲止的實施例中追加自動計算F F 時間規則1 0 7之處理。 此實施例係於藉由延遲測定通路探索13來探索延遲 測定通路的同時，也一倂認識有關的1 s t F F的輸出入 端子資訊，並且予以輸出至延遲測定通路· 1 s t F F 1 〇 〇 2。然後與延遲測定一起根據 1 s t F F的輸出入端子資訊來測定F F時間規則1 〇 7 。此測定方法至少有利用模擬之方法，在此省略其說明。 1 0 .第7實施例 圖3 4係表示包含模組的系統全體模擬之第7實施例 。圖3 4 ( a )係表示模擬的系統構成。 ^-置1〜I所—侏—成愈羞組特性2 2係.有—下 列之構成上的特徵。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） {請先閲讀背面之注意事項再填寫本頁) 、τ

經濟部中央標準局員工消費合作社印製 Α7 Β7 五、發明説明（39 ) (1 )獨立的時間活化條件用邏輯 (2 )直接設定於模組端子的時間資訊 (3 )分離時間屬性的節點分離電路 藉由這些構成上'的特徵，將可形成與模組機能2 1完 全獨立之邏輯階層的信息庫。這與習知之信息庫資料所表 示之分離有所不同，由於只是邏輯階層的一部份，因此不 需要變更爲合適於後處理等之邏輯模擬器的形式。甚至， 連模組機能的表現方法也不必完全考量特性資訊，因此可 以大幅度提筒其自由度。 圖3 4 ( b )係表示系統全體電路的模擬形態之一例 。亦即，在搭載既有的Μ P U及記憶體等之模組，及添加 新的隨機邏輯後的全體電路中，針對系統時脈1 1 〇與來 自隨機邏輯部的資料1 1 1及來自其他模組的資料1 1 2 之時間差，與就緒及保留的特性資訊加以比較1 0 3，若 有違反時，則在模擬結果4 0中顯示錯誤。此刻，是否爲 可不必進行檢查違反與否之狀態，將由時間活化條件用邏 輯來運算，若爲可不必進行檢查之狀態的話，則將疑似錯 誤予以抑止。 藉由本發明之模組特性表現手法及動作記述與機能記 述的組合，將可形成高速且高精度之模擬。 【產業上之利用的可能性】 如以上所述，若利用本發明，則可以提供一種能夠在 高速度且高精度的情況下來進行大規模電路模組的時間檢 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） \-··1/ n ........ HI —β— II β···· -I- -I I (請先閱讀背面之注意事項再填寫本頁) 訂 -ο -42- A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（40 ) 證之時間特性信息庫。相對的，若藉由習知的時間 法來處理晶格階層之附時間信息庫的集合體（模組 以模擬方式來進行時間檢證時，必須花費相當多的 理時間，並且爲了達、成模擬處理的高速化，而以機 +模組全體的時間來表現模組時，並無自動抽出模 的時間之方法，必須依賴人手，因此不僅費特費工 精度不佳。而本發明就是在解決這些問題之方法， 以在高速度且高精度的情況下來抽出模組全體的時 間特性信息庫），進而可以提供一種能夠在高速度 度的情況下來進行時間檢證之方法。又，由於所形 間特性信息庫中包含時間規則的合適條件，因此當 組的資料產生變化時，可以抑止模擬錯誤，進而能 檢證的工程數量。 【圖面之簡單的說明】 第1圖係表示時間特性抽出方法之全體流程圖。 第2圖係表示本發明作動之處理裝置圖p 第3圖係表示電路例圖。 .第來表示時間特性的模式化方法。 第6 時間特性信息庫的構成圖 閘極· F F復原 第7 復原

本紙張尺度適用中國國表Ϊ系傘（CNS ) A4規格（210X297公釐） 檢證方 )，則 模擬處 能模式 組全體 ，而且 亦即可 間（時 且高精 成的時 無關模 夠消減 的處理例1 :閘極

F F復原1 1的處理例2 : F F -43- (請先鬩讀背面之注意事項再填寫本頁) 訂 Α7 Β7 經濟部中央標準局員工消費合作社印製 五、發明説明（41 ) 復原圖p 第9圖係表示1 明圖。 弟 1 .0圖係表示· 說明圖。 第1 1圖係表示1 a S t FF與關聯電路的探索方法 之說明圖。 第1 2圖係表示1 a s t F F與關聯電路的探索範圍 之說明匱^ 第1 表示延遲測定通路—探索 第1 4 表示延麗測定通路...探-索2..; 第1 5圖係表示時脈活化條件。 第1 6圖係表示時脈活化條件的計算例。_ 第係表示資料活化條件。. 第-1 ^係表示時間特信、息廬的使用形態圖。 第1 表示時脈活化條件作成的另一方法。 第2 0 1¾表示時間特性抽出方法3的全體流提圖 第:2 1圖係表示時間特性抽出方法4的全體流程圖 -·» 第2 2圖係表示時間特性抽出方法5的全體流程圖 第係表示時間特性抽出方法i的全體流程圖 F F與關聯電路的探索方法之說 F F與關聯.電路的探索範圍之 (請先閱讀背面之注意事項再填寫本頁) 第2 p表示活化條件的構成要素。 第2 5 表示時間特性信息庫、之模擬處理1的流程 圖 第2 6圖係表示時間特性信_息庫之模擬.處理2的流程 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） -44-

示步驟2 8 3之同一輸出閘

β遞 係表示在進行步驟3 0 2 1的處理時之雙鏈 條‘ Γ表示步驟2 8 5之-閛極轉換處理方法 圖係表示使用模組特性之系統全體模擬圖。 經濟部中央標準局員工消費合作社印製 A7 _____B7___ 五、發明説明（42 ) 圖。 第2 7圖係表示時間特性信息庫的資料構造圖。 第2_ 8圖係表示本發明之閘極抽出的全體處理流程之 前半部。 - 第2 9圖係表示本發明之閘極抽出的全體處理流程之 極群的分割 第3 1圖係表示步驟2 8 4之同7..輸出閘極群的分割 方法。 '第 的統合 第 第 【圖號 1 5 :延遲測定 2 1 ： CPU 2 2 :輸入檔案群 2 3 :工作檔案群· 2 4 :時間特性信息庫 2 5 :程式檔案群 2 6 :主記憶 32，33: delay 本紙張尺度適用中國國家標準（CNS ) A.4規格（21 OX297公釐） (請先閲讀背面之注意事項再填寫本頁)

經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（43 )

3 4 : 1 s t F F 3 5 :觸發電路. 4 0 :關聯電路探索指示資訊 41:次電路定義名 4 3 :元件名 4 4 :汲極 4 5 :聞極-4 6 :源極 4 7 :元件模式 5 1 :時標 5 2 :介面 5 3 :機能模式叫出部 5 4 :時間特性信息庫部 5 5 :規則合適條件運算部 5 6 :時間規則檢查部 5 7 :輸出延遲部 311:時脈 3 1 2 :輸入 3 1 3 :輸出 10 2: Tr.電路資料 103:時脈•輸入•輸出端子 1 0 4 :延遲測定通路檔案 1 0 5 :活性條件 1 0 6 :延遲檔案 (請先閱讀背面之注意事項再填寫本頁)

本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -46- 五、發明説明（44 ) 1 0 7 ： F F 時 間 規 則 1 0 8 時 間 特性 信 息 庫 2 4 1 ·· 通 路 屬 性 2 4 2 ； 通 路 上 訊 2 4 3 • 終 點 F F 2 4 6 ; 始 終 點 4 0 0 3 * 虛 擬 三 態 元 件 4 〇 2 1 二 N Μ 〇 S 電 晶 4 0 1 1 ： P Μ 〇 S 電 晶 A7 B7 ---J---C---ip^— (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） -47-

Claims (1)

1. 填tf明示 ά月.曰所提之一 I正本*£,#髮iff-内容是否准予修正 AB B8 C8 D8 六、申請專利範圍 1 ‘一種電晶體電路之時間特性抽出方法，係屬於一 種從電.晶體電路抽出時間特性，並產生時間特性信息庫之 方法’其特徵爲： 4. ί 3根據上述電晶體電路資料來抽出閘極； 根據上述閘極、抽出結果來分別求取決定輸出的時間的 瑕終.、段..之..觸發.電路（1 ...a s... t. F F )，及輸出最初到達之 觸發電路（IstFF); 探索到達上述1 s t FF及通過上述1 a s t FF之 延遲測定通路； ' 求取輸出延遲及輸入的時間規則，而產生時間特性信 息庫。 2 .如申請專利範圍第1項之電晶體電路之時間特性 抽出方法，其中探索到達上述1 s t F F及通過上述 1 a s t F F之延遲測定通路的處理爲： 根據上述電晶體電路的輸入端子（IN)，輸出端子 (〇 U T )及時脈端子(51)來認識自上述11^最初到_ 霉輸出側之時脈同歩:F F ( 1 s t F F )，自上述〇 υ τ 最初—到達輸入側之時脈同步FF ( 1 a s t FF) ，自上 述I N至上述Is t FF爲止之全路徑上的電路（ 1 s t F F的資料關聯電路）’及自上述CK通過上述 l a s t FF至上述OUT爲止之全路徑上的電路（ lastFF的關聯電路）； 根據上述認識後的關聯電路來自上述C K探索上述 1 S tFF，及自上述IN探索上述l.s t FF，以及自 本紙張尺度適用中國國家標準（CNS > A4規格（210X297公釐）-48 - (請先聞讀背面之注意事項再填寫本頁) 訂 經濟部中央標隼局員工消費合作社印製 填tf明示 ά月.曰所提之一 I正本*£,#髮iff-内容是否准予修正 AB B8 C8 D8 六、申請專利範圍 1 ‘一種電晶體電路之時間特性抽出方法，係屬於一 種從電.晶體電路抽出時間特性，並產生時間特性信息庫之 方法’其特徵爲： 4. ί 3根據上述電晶體電路資料來抽出閘極； 根據上述閘極、抽出結果來分別求取決定輸出的時間的 瑕終.、段..之..觸發.電路（1 ...a s... t. F F )，及輸出最初到達之 觸發電路（IstFF); 探索到達上述1 s t FF及通過上述1 a s t FF之 延遲測定通路； ' 求取輸出延遲及輸入的時間規則，而產生時間特性信 息庫。 2 .如申請專利範圍第1項之電晶體電路之時間特性 抽出方法，其中探索到達上述1 s t F F及通過上述 1 a s t F F之延遲測定通路的處理爲： 根據上述電晶體電路的輸入端子（IN)，輸出端子 (〇 U T )及時脈端子(51)來認識自上述11^最初到_ 霉輸出側之時脈同歩:F F ( 1 s t F F )，自上述〇 υ τ 最初—到達輸入側之時脈同步FF ( 1 a s t FF) ，自上 述I N至上述Is t FF爲止之全路徑上的電路（ 1 s t F F的資料關聯電路）’及自上述CK通過上述 l a s t FF至上述OUT爲止之全路徑上的電路（ lastFF的關聯電路）； 根據上述認識後的關聯電路來自上述C K探索上述 1 S tFF，及自上述IN探索上述l.s t FF，以及自 本紙張尺度適用中國國家標準（CNS > A4規格（210X297公釐）-48 - (請先聞讀背面之注意事項再填寫本頁) 訂 經濟部中央標隼局員工消費合作社印製 經濟部中央標準局員工消費合作社印製 A8 B8 C8 D8_. 六、申請專利範圍 上述CK探索至上述OUT爲止的延遲測定通路。 3 %如申請專利範圍第1項之電晶體電路之.時間..特.性 _出方法，其中求取上述輸出延遲及輸入的時間規則之處 理爲： ' 根據上述認識後的關聯電路來作成活化條件，該活化 條件係由上述c K的訊號變化傳送至上述1 s t F F的條 件（時脈活化條件_)與上述I N的訊號變化傳送至上述 4 s t F F的條件（資料活化條件）所構成； 根據上述電晶體電路資料及上述探索後的延遲測定通 路來測定延遲； 根據上述被測定的延遲値，F F時間韻則及上述活化 條件來產生上述I N之上述G，K -之時間規則」-及檢查時間 規則之規則合適條件，以及上述0 U T之上述C K之輸出 延遲。 4 · 一種《...腦可讀取的記憶媒體，係..供以記錄實施申 請專利範圍第1，2或3項之電晶體電路的時間特性抽出 方法之程式。 ‘ 5 .如申請專利範圍第1，2或3項之電晶體電路之 時間特性抽出方法，其中除了上述觸發電路（F F )以外 ，三態閘極亦爲處理對象。 6 . —種電腦：51讀取的記億媒體，係屬於一種記錄有 模組的時間特性信息庫之電腦可讀取的記憶媒體，其特徵 爲： 對應上述模組的輸出入端子資訊，而來分別記憶：以 本紙張尺度適用中國國家標準（CNS ) Α4規格（210 X 297公釐）_ 49 - (請先閲讀背面之注意事項再填寫本頁)

   經濟部中央標準局負工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 時脈的變化時刻爲起點之輸出延遲，及顯示對時脈之資料 輸入的就緒時間及保留時間的約制之輸入的時間規則。 7 . —種系統LS I的設計方法，其特徵爲： 將既有的零件設計資產（模組）的機能模式信息庫， 及 對應該模組.的轍出入端子資訊，而來記像以時脈的變 化-時爲H之輸出延遲，及顯示對時脈之資料輸入的就 緒時間及保留時間的約制之輸入的時間規則之時間特性信 息庫，及 新的設計邏輯電路資料，及輸入波.形資料予以輸入至 電路模擬器中；. 將輸出延遲附加暴上述模組的機能模式的輸出結果中 t 檢查.被...輸..入.至上述模組中的訊號是否..合適於上述時間 規則！，而來檢證新的設計邏輯電路與模組間，或複數模組 間的時間。 8 . 了種電晶體電路之時間特性信息庫產生方法，係 屬於一種由電晶體電路資料抽-出.該電晶體電路的時間特性 ，而產生時.間特性信息庫之方法，其特徵爲： 根據上述電晶體電路來復原閘極· F F (觸發電路） 電路； 根據上述被復原的閘極· F F電路，及必須抽出事先 被指定的時間特性的輸入端子（I N )，輸出端子（ 〇U T )，及時脈端子、_( C K .).來認識作爲上述.. 本紙張尺度適用中國國家摞準（CNS ) A4規格（210X297公釐）-50 - (諳先聞讀背面之注意事項再球寫本頁)

   經濟部中央襟準局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 IstFF/lastFF的關聯電路之自上述I n最初 到達輸出側、的時脈同步FF (lstFF)，自上述 OUT最初到達輸入側的時脈同步FF (1 a s t FF) ’自上述I N至上述Ί s t F F爲止之全路徑上的電路（ 1 s t FF的資料關聯電路），及自上述CK通過上述 1 a s t FF至上述OUT爲止之全路徑上的電路（ 1 a s t F F的關聯電路）； 根據上述認識後的關聯電路來自上述CK探索上述 1 s t F F，及自上述I N,探索上述1 s t F F，以及自 上述CK探索至上述OUT爲止的延遲測定通路； 根據上述認識後的關聯電路來作成規則合適條件，該 規則合適條件係由上述c K的訊號變化..傳送.至上述 1 s t F F的條件（時脈活化條件），及上述I N.的訊號 變化傳送至上述1 s t F F的條件（資料活化條件），及 與上述1 s t F F爲形成時間規則基準的條件之a n d條 件所構成； 根據上述電晶體電路資料與.上.述..探.索後的..延遲測定通 路來測定延遲； 產生時間特性信息庫，該避間特.性信息庫係包含：根 據上述被測定的延遲値及.F F時間參激所求得的上述I N 之上述C K的時間規則，及上述規亂合適條件，及上述 〇U T之上述C K的輸出延遲。 、9 . 一種電臘可讀取的記億媒體’係屬於一種記錄有 模組的時間特性信息庫之電腦可讀取的記億媒體，其特徵 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）-51 - (請先閲讀背面之注意事項再填寫本頁)

   A8 B8 C8 D8 六、申請專利範圍 爲： ' 上述時間特性信息庫爲： 以自上述模組的輸入端子最初到達輸出側之時脈同步 F F作爲1 s t F F ”而在對所有的1 s t F F候選者求 得輸入的就緒時間與保留時間中，將其最大値對應記錄於 上述輸入端子； 對應上述各1 s t F F候選者，而來..記.錄時...脈、的變化 爲到達該1 s t F F候選者之活化條、件」及輸A.....的變化爲_ 到達該1 s t F. F候選者之活化條件； ^ 以自上述模組的輸出端子最初到達輸入.側的時脈同步 ϊ ......-. , F F.作爲1 s . t F F，而從土述模-組的......時脈.端子經由該、 1 s t FF，將至上述模組的輸出端子爲止的延遲內之最 大延遲予以對應記錄於上述輸出端子。 經濟部中央標率局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 1 ◦. 一種電晶體電路之時間特性抽出-方法，係屬於 一種由電晶體電路資料，指示該電晶體電路內的P Μ 0 S / Ν Μ 0 S區分與電源/ G N D (―接地)訊號的輔助資訊 ，及內部的F F電路之就緒•保-留-時間（F F時間規則.） 來抽出該電晶體電路的時間特性，而自動產生時間特性信 息庫之方法，其特徵爲： '根據該電晶體電路與該輔助-資訊來復-原閘極· F F ( 觸發電路（在此亦包含三態元件））電路_ (步驟1 1 ); 根據該閘極· F F電路，及必須抽出事先被指定的時 間特‘性的輸入端子，輸出端子，及時脈端子（以下簡稱〜 I Ν，〇U Τ，C Κ )來認識作爲1 s t F F / 一 本紙張尺度適用中國國家標準（cns )八4規格（210 X 297公釐）-52 - 經濟部中央標準局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 1 a s t F F與關聯電路之自該I N最初到達輸出側的時 脈同步F F ( 1 s t F F )，自該〇U T最初到^輸入側 的時脈同步FF(lastFF)，自該I N至上述 1 s t F F爲止之全路徑上的電路一 (一l· — s t F F的資料關 聯電路），及自該C K通過該1 a s t F F至該〇U T爲 止之全路徑上的電路（1 a s t F F的關聯電路）（步驟 12); k據該關聯電路來作成供以自該C K來測定該 1 s t F F，及供以自該I N來測定該1 s t F F，以及 供以自該C K來測定至0 U T爲止的所有通路延遲之延遲 -一 ........ 測·定用測試型式（步驟1 7 ); 根據該關聯電路來作成由該C K的訊麗變化傳送到該 1st P· _F的條件（時脈活化條许）.與該I N的訊號變化 ί 傳送至該1 s t F F的條件（資料活化條件）所構成之活 化條件（步驟1 4 ); 學據該電晶體電路資料與在.步驟1 7 ..作成後的延遲測 定用測試型式，而藉由延遲測定裝置來測定延遲（步驟 15)； f據被測定的延遲値’該F F時間規則及..該活化條件 來產生該I N之該C K的時間規則，及檢查時間規則之規 則合適條件’以及包含對該0 U T之該c K輸出延遲之時 間特性信息庫（步驟1 6 )。 1 . 一種電晶體電路之時間特性抽出方法，係屬於 一種由電晶體電路資料，指示該電晶體電路內的PM〇S 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）_ 53 - (請先聞讀背面之注意事項再填寫本頁) -訂 經濟部中央標準為員工消費合作社印裝 Α8 Β8 C8 D8 六、申請專利範圍 /NMOS區分與電源/GND(接地）訊號的輔助資訊 ，及內部的F F電路之就緒•保留時間（F F時間規則） 來抽出該電晶體電路的時間特性，而自動產生時間特性信 息庫之方法，其特徵爲： 根據該電晶體電路與該輔助資訊來復原閘極· F F ( 觸發電路（在此亦包含三態元件））電路（步驟1 1 ); 根據該閘極.· F F電路，及必須抽出事先被指定的時 間特性的輸入端子，輸出端子，及時脈端子（以下簡稱 I N，0 U T，C K )來認識作爲 1 s t F F /. ' 1 a s t F F .與關聯電路之自該I— N最初到達輸岀..側的時 脈同步F F ( 1 s t F F —)，自該0 U T最初到養輸入側 的時脈同步FF(lastFF)，自該I .N至上述 J 、+............. f 1 t F F爲止之全路徑上的電路_ ( 1 s ,.t. F F的資料關 聯電路），及自該CK通過該lastFF至該OUT爲 止之全路徑上的電路（1 a s t F F的關聯電路）（步驟 12)； 根據該關聯電路來作成由該C K的訊號變化傳送到該 1 s· t F F的條件（時脈活化條件）與該J N的訊號變化 傳送至該l· s t F F的條件(資料活化條件）所構成之活 化條件（步驟1 4 ); .由對應於該活化條件與事先被作成的該電晶體電路的 端子之測試型式列來自動v決定測定延遲的時間（步驟1 8 )Γ，且由善決定的時冊與該測·試型式列，及該鼋晶1體電路 資料，利用延遲測定裝置來測定延遲（步驟1 5 ); 本紙張尺度適用中國國家標準（CNS ) Α4規辞·（ 210 X 297公釐）-54 - (請先閱讀背面之注意事項再填寫本頁) 訂 A8 B8 C8 D8 六、申請專利範園 根據被測定的延遲値，該F F時間規則及該活化條件 來產生該I N之該CK的時間規則，及檢查時間規則之規 則合適條件，以及包含對該OUT之該CK輸出延遲之時 間特性信息庫（步驟1 6 )。 1 2 ·—種電晶體電路之時間特性抽出方法，係屬於。 —種由電晶體電路資料，指示該電晶體電路內的p Μ 0 S - ...... ... /NMOS區分與電源/GND (接-地.）訊號的輔助資訊 ，及內部的F F電路之就緒•保留時間（F F時間規則） 來抽出該電晶體電路的時間特性_，而自動產生時間特性信 息庫之方法，其特徵爲： 根據該電晶體電路與該輔助資訊來復原閘極·FF( 觸發電路（在此亦包含三態元件））電路（步驟1 1 ); 根據該閘極· F F電路，及必須抽出事先被指定的時 間特性均輸入端子，輸出端子，及時脈端子（以下簡稱 I N，〇U T，C K )來認識作爲1 s t F F / 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 1 a s t F Z與關聯電路之自該I N最初到達輸出側的時 脈同步F F ( 1 s t F F )，自該〇 U T最初到達輸入側 的時脈同步F F. ( .1 a t F F )，自―該.I N.至上述 1 s' t F F爲止之全路徑上的電路（1 s t F f的資料關 聯電路），及自該CK通過該la s t F F至該〇 U T爲 止之全路徑上的電路（Λ a s t F F的關聯電路）（步驟 12)； 根據該關聯電路，自該CK來探索該1 s t FF，及 自該.1 N來探索該1 s t F厂，以及自該CK來探索至 本紙張尺度適用中國國家標準（CNS ) A4規格（210X：297公釐）_ 55 - 經濟部中央標準局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 OUT爲止的所有延遲測定通路（步驟13);根據該關 聯電路來作成該C K的訊號變化傳送至該1 s t F F的條 件（時脈活化條件）與該1 N的訊號變化傳送至該 1 s t FF的條件（資料活化條件)、，並且予以輸出至活 化條件檔案，同時將出現於活化條件之該電晶體電路內的 訊號名輸出至T r .電路訊號檔案（步驟1 〇 〇 4 ); ......根據T r .電路訊號檔案.來以人工方式^作成顯示該電 晶體電路內之訊號名與使用時間特性..信息..庫之該電晶體電 路的機能模式內之訊號名相對應之T 1 .. · _ .，電路-产-機_能模式 訊號對應表，且根據該電晶體電..路資料與該延遲測定通路 ，藉由延遲測定裝置來測定延遲（步驟1 5 ); 根據被測定的延遲値，該F F時間規則，該活化條件 檔案及該T r .電路-機能模式訊號對應表，以該機能模 式內的訊號名來表現規則合適條件而產生該I N之該C K 的捜間規則，及檢查時間規貝LfSil M含適條件，及包含該 0 U T之該c K的輸出延遲之時間特性信息庫（步驟 1.-61)。. 1 3 . —種電晶體電路之時間特性抽出方法，係屬於 —種由電晶體電路資料，指示該電晶體電路內的P Μ 0 S / Ν Μ 0 S區分與電源/ G N D (接地）訊號的_輔助資訊 ，及內部的F F電路之就緒•保留時間（-F F時間規則） 來抽出該電滿體電路的時間特性，而自動產生時間特性信 息庫之方法，其特徵爲： 根據該電晶體電路與該輔助資訊來復原閘極· F F.( . ....... 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐）-56 - (請先閲讀背面之注意事項再填寫本頁)

   經濟部中央標準局員工消費合作杜印製 A8 B8 C8 D8 χ、申請專利範園_ 觸發電路（在此亦包含三態元件））電路（步驟1 1 ); 根據該閘極·，F F電路.’及必須故.出事先被指定，的時 間特性的輸入端子，輸出端子，及時脈端子C以下簡稱 I N，0 U T，C K )來認識作爲 1 s t F F 1 a s t F F與關聯電跨之自__該I N最初到-達..輸出側的時 脈同步F F ( 1卜t F F ) ’自該OU T最初至L達輸入側 幹時脈同步F F ( 1 a s t F F )，自誇I Ν至上述 1 s t FF爲止之全路徑上的電路一(―1 s t F F的資料關 聯:電路），及自該C K通過該1 a s t F F至該〇U T爲 止之全路徑上的電路（1 a s t F F的關聯電路）（步驟 12)； ,根據該關聯'電路，自該CK來探索攀1. s. t F F，及 自該I N來探索該1 s t F X，以及自.該C—K來探索'至 0 U T爲止的所有延..遲測定通-路-，调—.時認識_連接於 1 s t F F的端子之訊號（步驟1 9 ); 根據該關聯電路來作成由該K的訊號變...化傳送到摩 1 s . t IT F的條件（時脈活化條件）與該I N的訊號變化 傳送至該1 s t F F的條件（資料活化條件）所構成之活 化條件（步驟1 4 )； 根據該電晶體電路資料與在步驟1 3所探索廣的延遲 測定通路，藉由延遲測定裝置來測定延遲，同時根據 1 s t FF的端子資訊來算_出.4 s t F F的時間規則（步 驟-1 5 ); 根據被測定的延遲値，該F F時間規則及嚴活化條件 本紙張尺度逋用中國國家標準（CNS ) A4規格（,210X297公釐）-57 - II - I J--n ϋ I -/1 ( · (請先閱讀背面之注$項再填寫本頁) 訂 A8 Βδ C8 D8 六、申請專利範圍 來產生該I N之該C K的時間規則，及檢查時間規則的規 則合適條件，及包含該〇U T之該C K的輸出延遲之時間 特性信息庫（步驟1 6 )。 ' 1 4 . 一種Μ 0 'S電晶體電路之閘極抽出方法，係屬 於一種根據Μ 0 S電晶體電路資料來抽閘極電路資料之 方法，甚特徵係具備： 將Μ 0 S電晶體電路資料分割於彼此連|源極或汲極 的Μ 0 S電晶體群（閘極抽出基本單位）之第1步驟；及 對上述各閘極抽出基本單位，決定該基單位內之全 MOS的有效方向之第2步驟；及 將上述閘極抽出.基_本單位分〜割爲4冓—成同一閘極、 群的Μ 0 S.群（同一輸出閘極群）之第3步驟.；及 將上述同一輸出閘極.群分割於構成1個潤極的單位（ 閘'極構成‘單位）之第_ 4步驟；及 在每個.上-述閘極構成.單位，將Μ. 〇 S電._晶霉群轉換於 閘極電路…並且輸出該聞.極電路資料之第5步驟。 經濟部中央樣準扃員工消費合作社印褽 (請先閲讀背面之注意事項再填寫本頁) 1 5 .如申請專利範圍第1 4項之Μ ◦ S電晶體電路 之閘極抽出方法，其中上述第3歩.驟爲：由決定極輸出.. 點與上述閘極.抽出基本單位內的邏輯値的產生源（邏輯源 極）之第6步驟，及將上述基本單位分割於同一輸出閘極 群之第7步驟所構成； 上述第6步驟爲：將與MO S的閫.極4端子連接之連接 點設定成閘極輸出點的集合之初期値，_以及將電源與接地 設·定成邏輯源極的集，合之初期値，且至it的聞極輸出點無 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公嫠）-58 - A8 B8 C8 D8 六、申請專利範圍 法再被探索出爲止重複進行閘極輸出點與邏輯源極的探索-之處理，該探索處理爲：若把沿著上述第2步驟中所被決 运'的有效方向之Μ 0 S的路徑-定義爲Μ 0 S探素路徑的話 ，、則將以來自複數個不同的邏輯源極之Μ 0 S探索路徑爲 初次交叉的點來作爲新的閘極輸-出點，同時以此交叉點來 作爲新的邏輯源極，而將該交叉點添加於閘極輸出點與邏 輯源極雙方的集合之處理； 上述第7步驟爲：以到達各閘極輸出點.的Μ .0 S探索 路徑上之前的邏輯源極與被包圍於該閘極輸岀點的Μ 0 S 群作爲同一輸出閘極群’-而將該基本單位分暴於該周一輸 出瀾極群。 1 6 .如申請專利範圍第1 4項之Μ Ο S電晶體電路 之閘極抽出方法，其中若把從同一輸出閘極群內之各邏輯 源極至閘極輸出點爲止的一條Μ 0 S探索路徑上之Μ 0 S 群定義爲Μ 0 S鏈的話，則上述第4歩驟係由:：；:將上述同 —輸出閫極群分離於上述薦a s鏈之第8步驟，及將上述 Μ 0 S鏈統合JLM極構成單位之第i步驟所構成.;。 經濟部中央標準局員工消費合作社印製 ---T—-7---------1--訂 (諳先閱讀背面之注意事項再填寫本頁) 蒸第9步驟係由： 若把供以將邏.輯源極的邏輯値傳送至閘極、輸出點爲止 之條件定義爲傳送條件的話則將以持有不同的邏輯源極 ，且傳送條件爲不同時成立的2個Μ 0 S鏈-(..伙·-伴鏈1， 伙伴鏈2 )作爲雙鏈，而予以統合之處理；及 統合複數個上述雙鏈，並將被統合的雙鏈群再定義瑋, 新的r個雙鏈’且至被統合-的〜雙鏈沒有爲止重複Jt.行雙鏈 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公兼）_ 59 A8 B8 C8 D8 六、申請專利範圍 的統合之處理所構成； 上述雙鏈的統合爲：在全體的雙鏈中，以持有同一的 .伙伴鏈（s am e P )之雙鏈群作爲新的雙鏈而予以統 合，並以新的雙鏈之.伙伴鏈1作爲統合上述S a m e P 與伙伴鏈2之前的雙鏈群之上述S a m . .p .的伙伴鏈群 ，使新的雙鏈群與未被統合的雙鏈群會倂，而再定義爲雙 鏈的新集合之處理；_ 重博進行上述雙鏈之統合的結果，是以最終形成的雙 鏈作爲閘極構成單位。 ^ ：—. ··—一· - .1 7 .如申請專利範圍第1 4項之Μ 0 S電晶體電路 之閘極出方法，其中對上述各閘極抽出基本單位，決定 該基本單位內之全MOS的有效方向之處理爲：在源極與 汲極間決定供以傳送邏輯値1或0的邏輯方向之處理。 1 8 .—種電腦可讀取的記億媒體，係供以記憶實施 來哲申,請專利範圍第1 4，1 5_ ’ 16或17項之MOS 電晶體電路的閘極抽出方法之程式。 經濟部中央標準局貝工消費合作社印製 (請先閲請背面之注意事項再填寫本頁) 1 9 .如申請專利範圍第6項之電腦可讀取的記憶媒 體，其中對應上述模組的輸出入端子資訊，而來記憶起叫 出下位階層的機能模式之資訊。 2 0 .如申請專利範圍第6項之電腦可讀_取_的記憶媒 體’其中上述輸出延遲爲從I脈輸入到該輸出端子爲止的 全部通路的延遲値之最大値，且對應上述輸出端子而記憶 〇 2 1 .如申請專利範圍第6項之電腦可讀取的記憶媒 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公爱）-60- 經濟部中央標隼局員工消費合作社印製 A8 Bg C8 ____D8 六、申請專利範圍 體’其中上述輸入的時間規則，係根據由輸入端子至資料. 最初到達的觸發電路_ ( 1 s t F F )爲止的延遲，及由時 脈端子至上述觸發電路（1 s t F F )爲止的延屬而求得 〇 - .2 2 .如申請專科荀圍第6項之電腦可讀取、槪記憶媒 體其中上述輸入的時間規則，係由輸入端子、資料最初到.、 達的觸發電路（1s t FF)的固有就赭時間與保留時間 爲：針對由時脈端子至上述觸發電路（1 s t F F )爲止-的延遲及由輸入端子至上述觸發電路（1 s t F F )爲止. 的延遲進行加減算所求得之對應上述輸入端子而被記憶之 就緒時間與保留時間。 2 3 .如申請專利範圍第2 2項之電腦可讀取的記憶 r '' 媒體，其中由輸入端子資料最初到達的觸發電路（ 1 s t F F ,)爲複數存在時，.在各觸發.電路（1 s t F F )的固有就緒時間與保留時間中，對應上述輸人端子而記 憶起針對來自上述輸入端子的各延遲所進行. JCL減算而求得 典上述就緒時.間興保，留時生...最木昀就緒-嚴間――舆保留時 間。 2 4 .如申請專利範圍第2 2項之電腦可讀取的記憶 媒體，其中上述輸入的時間規_則更包含：以往上述觸發電, 路（1 s t FF )傳遞輸入裏料的變化之條if牛，及傳遞時 脈的變&之條件，及往上述觸發電路（1 s t F F ).的蓝 脈端子傳遞後.的時脈變化爲合適.於該觸發電路（… 1 s t F F )之時間規則-的.基準.之條件的a n d邏輯加以 (請先閲讀背面之注意事項再填寫本頁) 訂 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）-61 - 經濟部中央標準局員工消費合作社印製 Λ8 B8 C8 D8 六、申請專利範圍 表示之規則合適條件。 2 5 .如申請專利範圍第2 4項之電腦可讀取的記億 媒體，其中自輸入端子資料最初到達的觸發電路乂 1 s t F F )爲複數，存在時，_對_廬Jt:势輸入端子而記億起 針對！觸發電路（1 s上F F )之上述規貝u含適條件的 〇 r條件。 2 6 .如申請專利範圍第2 1，2 2，2 3，2 4或 2 5項之電腦可讀取的記憶媒體，其中上述觸發電路爲三 態，或其他的時序電路。 2 7 .如申請專利範圍第1 9項之電腦可讀、取跑記憶 媒體，其中叫出下位階層的機能模式之資訊爲實例形式之 資訊。 2 8 ·如申請專利範圍第7項之系統L、' S ........I.. .的設計方 -· ................... 法，其中更增加一檢證上述新的設.計邏輯電路與模組間， 或複數的模組間的時間之後，當檢測出有違反時間時，供 以表示錯誤之步驟。… 2 9 種電腦可讀取的記億媒體，-傲m記-錄-實施 申請專利範圍第7或2 8項之系統L S I的設計方法之程 式。 .. 3 0 . —種電腦可讀取的記憶媒體，〜係供以記錄實施 申請專利範圍第8項之電晶體電路的時間特性信息庫產生 方法之程式。 3 1 . —種電腦可讀取的記憶媒體」係供以社錄實施 申請專利範圍第1 ◦，1 1，1...2.或1 3項之電晶體電路 本紙張尺度適用中國國家標牟（CNS ) A4規格（210X 297公釐）-62 - (請先聞讀背面之注意事項再填寫本頁) > 訂 A8 B8 C8 D8 六、申請專利範圍的時間特性抽出方法之程式。 (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家楯準（CNS ) A4规格（210X297公釐）-63