WO1999009497A1 - Procede d'extraction de caracteristiques de synchronisation de circuits a transistors, support de stockage stockant une bibliotheque de caracteristiques de synchronisation, procede de conception de lsi et procede d'extraction par grille - Google Patents

Procede d'extraction de caracteristiques de synchronisation de circuits a transistors, support de stockage stockant une bibliotheque de caracteristiques de synchronisation, procede de conception de lsi et procede d'extraction par grille Download PDF

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WO1999009497A1
WO1999009497A1 PCT/JP1998/003455 JP9803455W WO9909497A1 WO 1999009497 A1 WO1999009497 A1 WO 1999009497A1 JP 9803455 W JP9803455 W JP 9803455W WO 9909497 A1 WO9909497 A1 WO 9909497A1
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WO
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circuit
timing
gate
output
delay
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Application number
PCT/JP1998/003455
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English (en)
French (fr)
Inventor
Tetsuro Honmura
Takashi Nakajima
Kenzo Goto
Shoichi Watanabe
Original Assignee
Hitachi, Ltd.
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Publication date
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/33—Design verification, e.g. functional simulation or model checking

Definitions

  • the present invention relates to a method for extracting timing characteristics from transistor circuit data of a component design asset (module) such as a CPU core, and the extracted timing characteristics are determined based on the timing of a circuit including a module to be extracted. Used for timing verification, logic synthesis, or timing constraints when performing timing driven layout. In particular, when performing timing verification by simulation, the timing characteristics of the module are included in the timing characteristics, thus enabling verification without pseudo error.
  • the present invention also relates to a structure of a timing characteristic library, a storage medium storing the structure, and a method for designing an LSI using the same. Background art
  • an object of the present invention is to extract timing characteristics from layout data of a module.
  • a method of extracting the timing characteristics a method of extracting the timing characteristics for each cell and using the extraction result was also studied.
  • Japanese Patent Application Laid-Open No. Hei 4-316166 discloses a cell-level timing characteristic extraction tool.
  • a circuit for inputting a transistor circuit and automatically executing circuit simulation of the entire circuit to extract timing characteristics is used. Circuits up to about 100 transistors are targeted, and large-scale transistor circuits of several M scale cannot be handled. The differences between large-scale transistor circuits and cell-level circuits are described below.
  • FF flip-flop
  • the present invention provides a method for extracting timing characteristics of a large-scale circuit in consideration of these differences.
  • the target of the module is narrowed down to a clock synchronous circuit as shown in Fig. 3.
  • a rule is a name that collectively refers to the input setup time or hold time constraint for a clock.
  • the circuit that determines the timing and evening timing is as follows.
  • I ast FF (flip flop) 35 which finally affects the output, is the basic circuit that determines the timing. That is, the time from the rise of the clock 311 and the rise of '1 ast FF 35 until the change in the output of FF propagates to the output 3 13 becomes the output delay.
  • the relevant circuits are those on the path from the clock through 1 ast FF to the output. Since there may be more than one path, the delay value of the path with the highest delay value that has the worst effect on other circuits is determined by considering all the circuits on these paths. And
  • the 1st FF 34 where the input 3 12 arrives first becomes the basic circuit that determines the timing. In other words, if the input is not stable from before the setup time to after the hold time, the 1st FF output will change, and the expected output will not be obtained.
  • the timing rules setup time and hold time
  • de 1 ay (clock to FF ck) 3 2 and delay are used in the evening of the FF.
  • (Input to FF d) 33 Determined by adding and subtracting the skew of 3.
  • Figure 4 shows the calculation method.
  • the maximum value among the timing parameters obtained for the multiple 1st FFs is calculated.
  • the or condition of the condition obtained for all 1st FFs is taken.
  • Tr. Circuit data 102 First, input the Tr. Circuit data 102 to perform gate / FF restoration (step 11). After that, it finds I st F F and l a st F F that arrive first from the input terminal and the output terminal, respectively, and recognizes the circuit from each terminal to each of these F F as a related circuit (step 12).
  • the delay measurement in the simulation of the entire large-scale transistor circuit requires a long processing time. Therefore, the effective path from each of these FFs to the input / output is determined.
  • Search and enter the delay measurement path 104 into the fast static delay measurement tool (step 13). This step is necessary because the static delay measurement tool avoids including a path that is not logically possible in the delay measurement path.
  • a condition (activation condition 105) for transmitting a change in the input / clock to 1st FF is created (step 14). Based on the delay 106 measured in the delay measurement 15, the activation condition 105, and the FF evening imaging rule 107, the timing characteristic library 1 was obtained according to the modeling method obtained in (1). Generate 0 8 (step 16).
  • FIG. 1 is an overall flow diagram of the evening timing characteristic extraction method
  • FIG. 2 is a diagram showing a processing apparatus in which the present invention operates
  • FIG. 3 is a circuit example
  • FIG. FIG. 5 is a diagram illustrating a characteristic modeling method
  • FIG. 5 is a diagram illustrating circuit information and auxiliary information
  • FIG. 6 is a diagram illustrating a configuration of an evening imaging characteristic library
  • FIG. 8 is a diagram illustrating Gate / FF Restoration 11 Processing Example 2: FF Restoration
  • FIG. 9 is 1st FF Restoration.
  • Fig. 10 is a diagram illustrating the search range of the 1st FF and the related circuit
  • Fig. 10 is a diagram illustrating the search range of the 1st FF and the related circuit
  • Fig. 10 is a diagram illustrating the search range of the 1st FF and the related circuit
  • FIG. 11 is a diagram illustrating the search range of the 1st FF and the related circuit.
  • FIG. 12 is a diagram illustrating a search range of the 1 ast FF and related circuits
  • FIG. 13 is a diagram illustrating a delay measurement path search 1.
  • FIG. 14 is a diagram showing the delay measurement path search 2
  • FIG. 15 is a diagram showing the clock activation condition
  • FIG. 16 is a diagram showing a calculation example of the clock activation condition.
  • Figure 17 shows the data activation condition
  • Figure 18 shows the usage pattern of the evening characteristic library
  • Figure 19 shows another method for creating the clock activation condition.
  • FIG. 20 is an overall flow diagram of the timing characteristic extraction method 3
  • FIG. 21 is an overall flow diagram of the evening characteristic extraction method 4
  • FIG. 23 is an overall flow diagram of the timing characteristic extraction method 5
  • FIG. 23 is an overall flow diagram of the timing characteristic extraction method 6
  • FIG. 24 is a diagram showing components of the activation condition.
  • FIG. 25 is a flowchart showing a simulation process 1 of the evening characteristic library.
  • 2 6 is a flowchart showing a simulation process 2 of timing characteristic library, 2 7, timing characteristic library data
  • FIG. 28 is a diagram showing the first half of the overall processing flow of gate extraction based on the present invention
  • FIG. 29 is a second half of the overall processing flow of gate extraction based on the present invention.
  • FIG. 30 is a diagram illustrating a method of dividing the same output gate group in step 283
  • FIG. 31 is a diagram illustrating a method of dividing the same output gate group in step 284.
  • FIG. 32 is a diagram showing the conditions for integration into pairing when performing the processing of step 3021
  • Fig. 33 is a diagram showing the gate conversion processing method of step 285.
  • FIG. 34 is a diagram showing a whole system simulation using the module characteristics. BEST MODE FOR CARRYING OUT THE INVENTION
  • the present invention operates on the processing apparatus shown in FIG.
  • the Tr. Circuit transistor level layout data
  • auxiliary information P / Nmos classification data, power supply / GND signal, etc.
  • the program that implements the processing of steps 11 to 16 in Fig. 1 is stored as a program file group 25 with the name 103 and the FF evening imaging rule 107 as an input file group 22. These processings are executed by the CPU and the timing characteristic library 24 is output.
  • a program is input from the program file group 25 to the main memory 26, and the program is executed.
  • the program of each processing step inputs and outputs the intermediate processing result from the main memory 26, and finally outputs the program execution result to a file.
  • the programs in steps 13, 14, and 15 output the intermediate files 104, 105, and 106, which are input to the program in the next step, as a work file group 23. . 2. Timing characteristic modeling method
  • the output delay passes through the clock 31 1 through the ast FF 35 and outputs up to the output 3 1 3 de 1 ay (clock to output) 3 1 It is.
  • the delay of the largest path is set as the output delay.
  • the reason for taking the maximum path delay is that the worst condition when this circuit is connected to other circuits and performs timing verification is the maximum path delay with the largest delay.
  • the timing rule consists of a setup time rule and a hold time rule, both of which are a timing parameter that is a constraint time for the clock that determines the timing and a rule that determines whether the rule is satisfied at the terminal. Consists of conforming conditions.
  • the evening-imaging parameter is a value obtained by converting the evening-imaging rule of 1 st FF of the flip-flop (a type of sequential circuit element) that the input first arrives at the input time of the module. That is, the clock delay (delay from the clock to the 1st FF clock terminal CK) d—clock (32 in FIG. 3) and the input delay (input 312 to the 1st FF data terminal D) (Delay) d—The corrected value of the data (33 in Fig. 3).
  • Fig. 4 shows the relationship between the input timing rules and the flip-flop timing rules. As is clear from the time chart in FIG. 4, more specifically, the setup time is represented by the following equation.
  • the rule conforming condition is a condition that the change is transmitted to the 1st FF when the clock and data change.If this condition does not exist, it is connected to other circuits and other than the circuit that is currently targeted In the case of a fan, a rule check is performed by mistake.
  • the rule matching condition is determined by the gate circuit from 1 st FF to the clock input. In other words, it is the a n d logic of the data activation condition and the clock activation condition.
  • the data activation condition is a condition in which a data change is transmitted to the first FF
  • a clock activation condition is that a clock change is transmitted to the first FF and the clock terminal of the first FF is FF.
  • This is the condition that becomes the standard of the imaging rule (rising ⁇ or falling).
  • the method for determining the activation condition will be described in detail below.
  • the timing characteristic extraction method based on the present invention is shown in FIG. 1 and described below.
  • the timing characteristic extraction method is as follows: Tr. (Transistor) circuit 102, auxiliary information consisting of power supply / ground (GND) signal names etc. in the PM0 SZNM0 S section of the transistor and the Tr. Circuit.
  • the gate and FF are restored from the Tr. Circuit 102 and the auxiliary information 101.
  • Step 1 the related circuit of 1st FF and 1 ast FF is recognized from the restored gate and FF circuit.
  • Step 13 Create activation condition from related circuit and output to activation condition file 105
  • Step 14 Measure the delay required for the timing characteristics from the Tr. Circuit 102 and the delay measurement path file 104, and output the delay to the delay file 106. From the layout, the activation condition 105, and the FF timing rule 107, there is a step 16 for outputting the timing characteristic library 108 in accordance with the modeling method described above.
  • the input circuit Tr. Circuit 102 and auxiliary information 101 are shown in FIG. 5 (a), and the circuit image of this Tr. Circuit is shown in FIG. 5 (b).
  • This Tr. Circuit example is a netlist of NM0S transistor 4021 and PM0S transistor 4011, where the sub-circuit definition name 41 is EX SMP L and has the terminal name indicated by 42, and the element names 4 3 are MXX 1 and MXX. 2 ⁇ There are two transistors.
  • the drain 44, gate 45, and source 46 are connected to the signals shown in the figure, respectively, and the device model 47 is penh and nenh.
  • the element model of penh is PMOS
  • the element model of nenh is NMOS
  • VDD 1 ' is the power supply signal name
  • GND 1 is the GND signal name. Therefore, the circuit diagram shown in Fig. 5 (b) is represented. Will be. With this information, it is possible to restore the gate from the transistor circuit in step 11 of FIG.
  • the auxiliary information also includes related circuit search instruction information 40, and this information will be described in the processing of step 12 later.
  • clock 'input' output terminal 103 is information indicating clock and input / output terminal names for which timing characteristics are to be extracted.
  • FF timing rule 107 is Tr This is the evening parameter of the FF in the circuit. The need for this information was discussed in Section 2.
  • Figure 6 shows the output timing characteristic library.
  • This example shows the contents and usage of a library in some kind of hardware description language.
  • the library generated is the one shown in the Evening Characteristics Library section 54.
  • it is used in a format that is inserted into the time scale 51 indicating the unit time and accuracy, the interface 52, and the function model caller 53 of the lower layer.
  • the time scale 51 indicating the unit time and accuracy
  • the interface 52 indicating the interface
  • the function model caller 53 of the lower layer the function model caller 53 of the lower layer.
  • the data structure of the timing characteristics library is as follows: interface 52, instance (calling a lower-level functional model) 53, timing rule check section 56, and rule matching condition calculation. It consists of a unit 55 and an output delay unit 57.
  • the interface 52 includes a module name, an input terminal, and an output terminal.
  • ADCH8S2 is a module name
  • CKM declaring input is an input terminal
  • LFDIN declaring ooutput is an output terminal.
  • the instance 53 is a part that calls the function model as a lower layer of this library.
  • the instance name, input terminal, output Terminals are the main component.
  • ADCH8S2—core is the instance name, and the signal name in parentheses in.
  • C KM (C KM) is the input or output terminal.
  • C KM is the signal of this library, which is the upper layer, and according to the above description, the C KM of the upper layer is connected to the terminal of the function model in parentheses. This indicates that, in the data structure, the terminal in the instance refers to a signal in the upper layer, and in FIG. 27, the reference is indicated by an arrow pointing to the interface.
  • the timing rule check section 56 is a section for performing a setup time and a hold time timing check. As shown in Figure 27, check signals, clock signals, rule conformance conditions, and setup time (hold time) are the main components.
  • PDB 8 is a pick signal
  • CKM is a clock signal
  • 1.57200 is a setup signal. Indicates the uptime. This description is based on the falling edge of CKM (negedge syntax) at the time of C—C—1 ka ⁇ '1, and the setup time of PDB 8 is 1.57 ns (unit is calculated by 51 1 imescale statement). ns) means to check if it is less than or equal to.
  • the check signal and the clock signal refer to the input terminal of the interface signal
  • the rule matching condition refers to the calculation result of the rule matching condition calculation unit 55.
  • the rule matching condition calculation unit 55 is composed of a Boolean operation expression including a variable and a Boolean operator, and an operation result.
  • the line an d... Indicates a Boolean expression of AD CHO and PDB 8
  • ADCH 0 and P DB 8 indicate variables, and and indicate a Boolean operator.
  • C—C 1 indicates the calculation result.
  • the data structure is shown by the arrow in Figure 27.
  • the variable refers to the input terminal of the interface 52
  • the calculation result is referred to by the rule matching condition of the evening rule check X section 56.
  • the output delay unit 57 is mainly composed of a clock signal, a delay addition signal, and a delay.
  • CKM indicates a clock signal
  • LFADIN indicates a delay addition signal
  • (1.302, 1.590) indicates a delay.
  • This description indicates that LFAD1N is output at rising delay 1.302 ns and falling delay 1.590 ⁇ s after CKM changes.
  • the delay unit ns is specified by the time scale 51.
  • FIG. 24 shows components of the delay measurement path 104 which is an intermediate output.
  • This example is an overnight representation of the path from CK to FF1 passing through tr1 in FIG. Clock path from clock to 1 st FF, input data — data from evening to 1 st FF.
  • Path attribute that indicates the division from the clock or output to the output, the signal on the path that lists the output signal names of the gate or sequential circuit element from the start point to the end point, and the name of the FF at the end point It consists of three data of the end FF 243 indicating the name.
  • FIG. 1 The components of the activation condition 105, which is an intermediate output, are shown in FIG.
  • This example is a data representation of the activation condition for FF1 of clock CK in FIG. ? It consists of 4 data: name 2 4 4, path attribute 2 4 1 which has the same expression as delay output path data, start and end 2 4 6, and activation condition 24 7 which indicates Boolean expression with signal name as variable I do.
  • the method of generating the timing characteristic library unit 54 is the focus of this embodiment, and will be described in detail in the following section 3.2.
  • Step 1 Gate and FF restoration This step includes gate restoration for restoring the gate circuit from the transistor circuit group, and FF restoration for restoring the FF circuit from the restored gate circuit.
  • Automation of timing characteristic extraction can be realized by acquiring timing measurement points and activation conditions. It is difficult to obtain any of these from the transistor-level layout data, and it is necessary to extract (restore) the gate and flip-flop once.
  • flip-flop extraction (restoration) is performed using the gate extraction (restoration) result, so gate extraction (restoration) is a prerequisite for all processing.
  • the serial connection group 41 of the tristat elements is converted into one tristate 401 having the control logic of the control logic of each tristat element 43 and the control logic of each tristat element, and the parallel of the same input is converted.
  • a circuit of 402 is obtained.
  • a circuit of 403 is obtained by generalization of parallel transformation for parallel tristates having different inputs. Although details of this process are omitted, in this example, the input has the inverted logic of the input of 402 and the control logic of the control logic C 1 and C 2 of 410 and 402 as the control logic. Can be converted to tri-statue pieces.
  • the above method is a method of extracting gates from layout data.
  • the gates are extracted only from the switching characteristics without depending on the connection form of the MOSs.
  • no method is disclosed for dividing the same output gate group into gate constituent units.
  • the division is performed using the condition of the gate that “the force that can output both 0 and 1 and the ', 0 and 1 are not output at the same time” (hereinafter referred to as the gate condition).
  • the gate condition the condition of the gate that “the force that can output both 0 and 1 and the ', 0 and 1 are not output at the same time”
  • the gate condition the condition of the gate that “the force that can output both 0 and 1 and the ', 0 and 1 are not output at the same time”
  • the gate condition the condition of the gate in the MOS group is determined by using the first gate condition of “can output both 0 and 1”.
  • the output point is also the source of the logical value to the next gate, the logical source.
  • the MOS group is divided with the area from the logic source to each gate output as the same output gate group.
  • the same output gate group is divided by dividing the same output gate group into basic units that determine the logical value of the gate output, and then collecting the maximum number of basic unit groups that satisfy the gate conditions to create gate constituent units.
  • the same output gate group is divided into these gate constituent units.
  • a set of a gate output point and a logical source is determined, and then the M 0 S group is divided into the same output gate group.
  • the set of gate output points and logical sources is determined by the processing described below.
  • the initial values of these sets are set. Since the connection point with the MOS gate terminal (hereinafter abbreviated as G terminal) is a point where a logical value is propagated to other gate extraction basic units regardless of the gate condition, this is the initial value of the gate output point. Value. Since the power supply is a logical 1 source source and the ground is a 0 source source, these are the initial values of the logical source.
  • the gate output point and the logic source are searched. If a path along the effective direction of the MOS is defined as a MOS trace path, a point where the MOS trace paths from a plurality of different logic sources intersect can be an output of a gate satisfying the first gate condition. For this reason, in the search process, the point where the MOS trace paths from a plurality of different logical sources intersect for the first time is set as a new gate output point. Since this intersection can be a new logical source, it is added to the set of both gate output points and logical sources. By repeating this search until there are no more new gate output points, a set of gate output points and logic sources is obtained.
  • the division into the same output gate group is performed by dividing each of the gate output points determined above by the logical source immediately before the MOS trace path reaching the gate output point and the MOS surrounded by this gate output point.
  • the MOS groups are divided using the same output gate group as the group.
  • This process is performed by separating the same output gate group into basic units that determine the logical value of the gate output, and sequentially integrating the basic units into gate conversion units.
  • the basic unit that determines the logical value of the gate output is on one MOS trace path from each logical source in the same output gate group to the gate output point.
  • MOS group which is called MOS chain. Therefore, the first step is the separation of the same output gate group into MOS chains.
  • the integration of the MS chain into the gate constituent unit consists of the integration of the two MOS chains into a pair chain and the integration of the pair chain.
  • MOS chains with different logic sources satisfy the first gate condition of “outputting 0 and 1 together”, so that two M 0 S chains with different logic sources (hereinafter referred to as part-native 1 and 2) ) As a pair chain.
  • part-native 1 and 2 two M 0 S chains with different logic sources
  • the integration target c Pair chain integration is the process of creating the largest MOS group that satisfies the gate condition by integrating pair chains. In this process, the integration process of integrating the chains obtained above and redefining the integrated pair chains as a new pair chain is repeated until there are no more pairs to be integrated. The following describes this integration processing.
  • a group of pairs having the same partner chain (hereinafter referred to as “SameP”) in all pairs is integrated as a new pair chain.
  • Same P is redefined as a new pair chain partner nature 1
  • the Same P partner nature group is redefined as a new pair chain partner nature 2.
  • the new pair chain group and the unpaired pair chain group are redefined as a new set of pair chains, and the process proceeds to the next integration process.
  • the present invention operates on the processing apparatus shown in FIG.
  • the MOS transistor circuit data 102 is input to the main memory 26 from the input file group 22 such as a hard disk, and the intermediate data is stored in the main memory 26 based on the input MOS transistor circuit data.
  • Each processing step is performed by the CPU 21 while inputting and outputting to and from the upper part.
  • the gate circuit data as a conversion result is output to the peak file group 23.
  • the division 28 1 into gate extraction basic units divides the MOS transistor data 102 into MS groups connecting the source or drain to each other.
  • the MOS transistor data 102 in FIG. 28 can be divided into two basic units shown in 282.
  • the effective direction determination 282 is for the MOSs in the basic unit that connect the source or drain to each other from the power supply or ground that is the logical source to the connection point 2801 to the G terminal. Trace the S group, and set the trace direction as the effective direction of the MOS group. MOSs with multiple effective directions are bidirectional transistors and are not subject to gate extraction. In gate extraction basic unit 1 (2821) in Fig. 28, the effective direction is the direction of the arrow indicated by 2803. You.
  • FIG. 30 (b) shows the process of searching for gate output points and logical sources for the example circuit 3001 shown in FIG. 30 (a).
  • the initial value of the set of gate output points is the connection point with the G terminal (04), and the initial value of the set of logic sources is (0, 1 ⁇ .
  • the MOS trace paths from logical sources 0 and 1 are found for the first time at intersections 0 and 02, ', and a new gate output point. These are added to the set of both gate output points and logical sources.
  • the point 03 where the MOS trace paths from logical sources 0 and 02 intersect for the first time is found as a new gate output point. Add this to the set of both gate output points and logic sources.
  • 28004 can be separated into five MOS chains of -V1, V2, g1, g2, and g3 as shown in 3102.
  • V 1 and V 2 are the M0 S chains of the logical source 1
  • gl, 2 and g 3 are the MOS chains of the logical source 0.
  • This is a process for sequentially integrating the MOS chain into the gate constituent units, and is composed of the integration of the pair chain 3021 and the integration of the pair chain 302.
  • (a) Integration into pairing 3 0 2 1 This is the process of integrating the two MOS chains, and imposes the conditions shown in Figure 32 (a) as integration conditions.
  • the first condition is the condition described in (2) (b) of section 3.2.1.1.1
  • the second condition is that the transfer of the logical source does not occur at the same time.
  • the transfer logic of the logical source is the logic that determines the transfer condition of the logical source. Due to differences in the switching characteristics, the MOS chains of the NMOS configuration and the PMOS configuration are each shown in the figure. It is obtained as shown in 3 2 (b).
  • the partner chain integrates all the same pair chains, redefines the merged pair chain as a new pair chain, and repeats the integration again.
  • the pair chain group 3 104 shown in Fig. 31 includes two pair chains with the same partner chain v2, (? [2,2] and ( ⁇ 22,3)), which are integrated.
  • V g 2, 23 To create a new pair chain (V g 2, 23 :).
  • the new partner chain 1 of (V g 2, 2 3) is V 2
  • the new partner chain 2 is g 2 that integrates the partner chain g 2 and g 3 of v 2 in the original pair chain. 3
  • the new pair chains are (V g 1, 1) and (V g 2, 23), and since they do not have the same partner status, the integration process ends. If there is still a pair chain with the same part chain, the integration process continues.
  • Pair chains (V g 1, 1) and (vg 2, 23) resulting from the above processing are It becomes one unit.
  • the gate constituent unit 1 and the gate constituent unit 2 (286 2) can be divided into The former is (V g 1, 1) and the latter is (V g 2, 2 3).
  • the resulting multiple tristate elements are integrated into a single tristate element according to the integration rule shown in Fig. 33 (b).
  • This integration rule combines the truth table of the tri-state element and the truth table when the two elements share an output.
  • the conversion result indicates a tristate gate.
  • the control C2 of the tri-state element is mixed in the data logic 331.
  • This mixing is caused by the inclusion of data logic 331, which is meaningful for the gate output only when C2 is 1, and redundant logic when C2 is 0.
  • the data logic is divided by the control. Division by control is the process of converting data logic to logic when the control is 1.
  • control logic C3 is no longer mixed in the data logic 331, resulting in the tristate N0R gate shown in Fig. 33 (d).
  • FF restoration FF restoration is a process of processing by incorporating conversion rules for various pattern types in a processing device, and utilizes the fact that FFs are configured based on loops of gate circuits.
  • Fig. 8 shows only an example of the restoration pattern. This example is an example of conversion between a crossing type of N 0 R and a tri-state loop type.
  • Step 1 2 1st FF / 1 ast FF and related circuit cutout
  • the search for 1 st FF and related circuits includes the I st FF search 81 in FIG. 9, the search for clock-related circuits 83, 85, and the search for data-related circuits 82.
  • the 1 st FF search 81 is a step of searching the gate circuit in the direction of the fan starting from the input d, and when reaching the data terminal D of the FF, setting this to 1 st FF. However, if there is a signal connected to an exceptional element other than the gate circuit in the search process, it is handled according to the 1 st FF search in FIG. Of these, for multi-drive signals whose gates share the output with other gates or FFs, the same gates are often connected in parallel to improve the driving capability, as in 2001. If there is a multi-drive designation indicated by 40 in FIG. 5 in the auxiliary information 101, the multi-drive designation is regarded as the same gate and the search is continued for any one of the gates.
  • the search for clock-related circuits starts from the clock terminal of 1st FF80 and searches until the clock ck reaches the fan-in side.
  • the circuits in the range are set as related circuits.
  • This step is characterized by taking into account not only the gate circuit but also the 2nd FF84. More generally, an arbitrary number of FFs can be handled in the same way, but as an example, it is assumed here that a sufficient case is handled if the second FF is considered.
  • the consideration of the 2nd FF is the same as that of the clock of the 1st FF as the clock of the Ist FF, and such a configuration is often used for the frequency divider.
  • the process of searching for clock-related circuits consists of steps 83 to search from the clock terminal of the 1st FF 80 to the terminal of the entire circuit, or to the 2nd FF 84, and from the clock terminal of the 2nd FF 84 to the terminal of the entire circuit.
  • Search Step 8 consists of 5 steps. However, if there is a signal connected to an exceptional element other than the gate circuit in the search process, it is handled according to FIG. The handling of the multi-drive signal is the same as the 1 st FF search.
  • the search for the data-related circuit is a step of searching for a gate circuit in the fan-in direction from the data terminal of 1 st FF 80 to the terminal or the end point of the FF. However, if there is a signal connected to an exceptional element other than the gate circuit in the search process, it is handled according to FIG.
  • the 1 ast FF search 91 is a step of searching the gate circuit in the fan-in direction with the output OUT as a starting point, and setting this as the 1 ast FF when reaching the output terminal of the FF. However, if there is a signal connected to an exceptional element other than the gate circuit in the search process, it is handled according to the ast FF search in Fig. 12. What about multi-drive signals? This is the same as when searching for the 1st FF clock-related circuit.
  • the search for the clock-related circuit of lastFFF performs exactly the same processing 83, 85 as the search for the clock-related circuit of IstFF, starting from the clock terminal of lastFF.
  • step 12 delay measurement of all paths from the terminal to be measured to the end point is performed in order to statically measure the delay of the Tr. Circuit for the related circuit cut out in step 12. Give to step 1-5. Normally, in static delay measurement, delay measurement is performed even on a path that is not functionally known as falsepath, so the fa1 sepath is removed at the level of the restored gate circuit and the delay measurement step is performed. Give a pass to
  • the path is CKI- ⁇ 1 ⁇ C.
  • the gate is checked one step at a time on the fan-in side, and the signal change on the path to cause a change on the output side and the condition to be satisfied by the signal on the 0 ff path are determined.
  • the path passing through the FF can be searched by performing the above-described path search of the combinational circuit in a continuous manner. Now, it is assumed that a path from the clock CKI to the 1st FF clock terminal as shown in FIG. 13B is obtained.
  • IstFF is FF1
  • 2ndFF is tri1 and FF2.
  • the search for the path that passes through the 2nd FF is to determine the effective path when a certain 2nd FF, for example, the output of tri1, changes. Judgment can be made based on the judgment condition and whether the and condition of the judgment condition of the effective path having tri1 as the arrival point at the starting point is 0 or not. In the example of Fig.
  • Figure 14 shows the above path search method using the three overall paths that you want to find: clock ⁇ output (for output delay), clock ⁇ 1st FF ck (for evening imaging rules), and Input—Shows what to look for in cones 1 1 1, 1 1 2, 1 1 3 between each FF to apply to 1st FF d (for evening im groups) and the conditions for finding an effective path.
  • clock ⁇ output for output delay
  • clock ⁇ 1st FF ck for evening imaging rules
  • Input Shows what to look for in cones 1 1 1, 1 1 2, 1 1 3 between each FF to apply to 1st FF d (for evening im groups) and the conditions for finding an effective path.
  • the clock-1st FF ck if there is a clock in the 1st cone, (a) find the path of the clock-1st FF ck active condition, and if there is a 2nd FF, (b) ,.
  • the valid path obtained as described above is output to the delay measurement path file 104, and this step ends.
  • Step 14 Create activation condition
  • This step is performed without using the method of taking all 0r of the path activation condition used for the determination of the valid path in step 13.
  • the processing time is dog, so the method of obtaining the activation condition collectively is shown.
  • the activation condition is used to create the timing rule, so the clock and the clock activation condition up to 1st FF and the input It consists of creating data activation conditions up to 1st FF.
  • the clock activation condition is determined from the activation condition of the 1st cone when there is a clock CK at the input of the 1st cone and the activation condition considering the 2nd FF, as shown in Equation 12 1 in Figure 15. Obviously.
  • the activation condition for the 1 st cone is 1 st F
  • the activation condition in consideration of the 2nd FF is determined by the condition 2> that the 2nd FF is on and 1> and that the output of the 2nd FF changes and the 1st FF ck turns on 2>. Equation 123 shows this. ⁇ 1> ⁇ 2> can be obtained for the first cone and the second cone using equations 124 and 125, respectively. It should be noted here that in equation 1 25, the output of 2 rid FF before the change is S, and the internal state S when the clock changes at the pin appears in the activation condition. It is. This is, This is different from the case where the activation condition is obtained only by the combinational circuit.
  • Figure 16 shows an example of calculating the clock activation condition.
  • the activation condition of the 1st cone and the activation condition of the path passing through tri 1 as the 2nd FF were determined in order by the formula shown in Fig. 15. Both are valid only when CK rises, and the equations shown in 134 and 135 are valid.
  • Figure 17 shows how to create data activation conditions.
  • Step 16 Generate timing characteristics
  • the method described in the modeling method of FIG. 4 is performed for each terminal based on the delay file 106, the FF evening imaging rule 107, and the activation condition 105.
  • This is the step of generating the timing characteristic library 108.
  • Timing parameters For timing parameters, calculate the skew (signal timing deviation) of de 1 ay (clock ⁇ .lst FF ck) 32 and delay (input ⁇ ist FF d) 33 for each Ist FF of each input. And this Calculate the input timing parameters shown in Fig. 4 from the queue and the FF timing rules. At the same time, based on the activation condition 105, the rule conforming condition of FIG. 4 is created, and the description shown in 55 and 56 of FIG. 6 is output to the timing characteristic library 108 together with the conforming condition.
  • the maximum path delay value is calculated based on the delay file 106 as shown in Fig. 4, and the output delay description 57 shown in Fig. 6 is used as the timing characteristic library 108.
  • the completed evening characteristic library is automatically or manually added to 51 to 53 in Fig. 6, and used as a model for timing verification together with the functional model.
  • the form of use of the timing property library is described in Section 4.
  • FIG. 18 shows an example of a usage form of the timing characteristic library 108 generated by the method of the present invention.
  • Figure 18 (a) shows an image diagram of a system LSI simulation mode.
  • the system LSI is created by incorporating existing design logic such as CPU core, DMAC, and Ima as a module in LSI and adding new design logic.
  • existing design logic such as CPU core, DMAC, and Ima
  • the existing module adds the timing characteristics generated by the present invention to the upper hierarchy of the function model and performs simulation. I do.
  • the output delay section 1511 adds a delay to the output result of the functional model, and the timing rule check checks whether the input signal conforms to the timing rule.
  • the lock section is 1 5 1 2.
  • Figures 25 and 26 show the simulation processing of the timing characteristics library. The simulation is generally performed for each unit time by setting a unit time. Figures 25 and 26 show the simulation processing within this unit time.
  • the function model of the lower hierarchy is called (26631), the simulation of the function model is performed (26632), and finally the value is registered to the output terminal of the function model.
  • the timing rule check section is referred to in 264, and it is first checked whether the rule conformance condition is satisfied (265). If they are satisfied, the setup time and the hold time are checked (266). If the evening rule is violated (266), an error message is output to the screen, and the evening rule is violated. If not, the process from B in Fig. 26 is performed.
  • the timing between the newly designed logic circuit and the module or between the modules can be checked.
  • a timing violation is detected by the timing rule check section incorporated in the model of each module, a timing error is displayed. Review or add buffer between modules And so on.
  • Figure 18 (b) shows the system configuration during the system L S I simulation.
  • HDL Hardware Description Language
  • a simulation result and a timing error are output.
  • the generated timing characteristic library and function model library are stored in the storage medium individually or as an integrated module library.
  • FIG. 19 shows a second embodiment, which will be described below.
  • FIG. 19 shows the calculation of the activation condition 123 considering the 2nd FF in the creation of the clock activation condition shown in FIG. This is a method to exclude paths. The conditions to be excluded will be explained using the circuit in Fig. 16 as an example.
  • the path 13 in Figure 16 When the path 13 in Figure 16 is activated, the path 13 7 is also activated at the same time, and the clock terminal of FF 1 changes because both inputs of the gate 13 8 change ⁇ . There are cases to do. This is the path where the path through FF propagates the change assisted by the clock change in the 1 st cone 131. However, paths that cause such simultaneous changes with the clock are usually suppressed, and especially when there is a simultaneous change of the path that passes through the sequential circuit and the path that determines the timing, the timing design becomes difficult. In many cases, this can be considered as f a 1 s e p a t h that cannot be determined because the path is statically viewed.
  • the activation condition described here is a method of excluding a path caused by a simultaneous change with the clock from ⁇ 2> in Expression 123.
  • the condition ⁇ 2> should be satisfied if the clock is rising or falling. That is, Expression 125 is changed to Expression 161.
  • FIG. 20 shows a third embodiment, which will be described below.
  • delay measurement instruction information is changed from delay measurement path 104 in FIG. 1 showing the first embodiment to delay measurement test pattern 109, and at the same time, As the processing to generate, the test pattern generation for delay measurement is changed to 17, and the delay measurement method is changed to a dynamic simulation method at the Tr. Circuit level.
  • test pattern exists for each path and satisfies the path activation condition shown in Fig.13.
  • C1 and C2 are set to the above patterns before the simulation, and a pattern in which CKI rises from 0 to 1 is applied to the simulation. Measure the ray.
  • Figure 1 3 In the pattern passing through the FF shown in (b), the activation condition of each cone is changed in the same manner. Furthermore, the output S 1 of the middle FF (tri 1 in this figure) is set to the initial value of the change (0 in this circuit example), and the input of the FF is set to S when the clock terminal C 1 becomes active. Set to 1 after change.
  • the initial setting and the setting after the change are performed only for the relevant circuits. Therefore, the influence of the other circuits is small, and the processing time does not matter as compared with the simulation of the entire circuit.
  • FIG. 21 shows a fourth embodiment, which will be described below.
  • This embodiment is also different from the third embodiment in that the force is an approach of performing delay measurement by dynamic simulation as in the third embodiment.
  • the time when the activation condition is satisfied is automatically determined (Delay measurement time determination 18).
  • the activation condition also includes internal signals, smoothing of the internal signal 1 72 2, that is, the logical sum operation when the internal signal included in the activation condition is 0 and 1 is performed on all internal signals , And determine the time based on the pin activation condition 171.
  • FIG. 22 shows a fifth embodiment, which will be described below.
  • the simulation shown in Fig. 18 will be realized unless the signal name of the Tr. Circuit is manually corrected.
  • the activation condition includes an internal signal
  • the man-hour for manual correction is large, and this method is effective.
  • the activation conditions are as shown in Fig. 10.
  • the opposite point is that FF output / multi-drive signal / VCCZGND / float
  • the clock activating condition considers the 2nd FF, many can occur.
  • a process of outputting the signal name of the Tr. Circuit used in the activation condition is added to step 14 in FIG. 1 and the process is changed to step 104.
  • the step 104 outputs the activation condition 105 and the used Tr. Circuit signal 105.
  • a signal name in the functional model corresponding to the Tr. Circuit signal is manually input, and a Tr. Circuit-function model signal correspondence table 106 is created.
  • the timing characteristic generation 181 is executed.
  • the timing characteristic generation 18 1 outputs the timing characteristic library 18 2 2, it converts the Tr. Circuit signal name that appears in the activation condition into the signal name of the functional model, and converts 18 2 Output.
  • FIG. 23 shows a sixth embodiment, which will be described below.
  • This embodiment is an example in which a process of automatically calculating the FF timing rule 107 is added to the previous embodiments.
  • the delay measurement path is searched in the delay measurement path search 13, and at the same time, the input / output terminal information of the related 1st FF is also recognized, and the delay measurement path Output. After that, along with the delay measurement, the FF evening imaging rule 107 is also measured based on the 1 st FF input / output terminal information.
  • this measuring method at least a method using a simulation has a known example, and a description thereof will be omitted.
  • Fig. 34 shows a seventh example of the whole system simulation including the module.
  • Figure 34 (a) shows the system configuration of the simulation.
  • the module characteristics 2 2 created by the characteristic extraction device 10 are (1) Independent timing activation condition logic
  • Figure 34 (b) shows an example of a simulation form of the entire system circuit.
  • a module such as an existing MPU or memory and new random logic added
  • the time difference between the system clock 110, data 111 from the random logic part, and data 112 from other modules. Is compared with the setup-and-hold characteristic information. If there is a violation, an error is displayed in the simulation result 40.
  • the timing activation condition logic performs an operation to check whether a violation does not need to be checked. If the check does not need to be checked, the pseudo error is suppressed.
  • the present invention it is possible to provide a timing characteristic library capable of performing timing verification of a large-scale circuit module faster and more accurately than in the past. If a module is treated as a collection of libraries with cell-level timing using the conventional timing verification method, when timing verification is performed by simulation, There is no way to automatically extract the timing of the entire module when the module is represented by the functional model + the timing of the entire module in order to speed up the simulation.
  • the present invention overcomes the problem of a large number of man-hours and a decrease in accuracy due to the reliance on human labor.
  • the present invention is a method for solving this problem, and as a result, the timing of the entire module can be extracted as a timing characteristic library with high accuracy and high speed. An accurate verification method can be provided.
  • the generated timing characteristics library includes timing rule conformance conditions, false errors can be suppressed when data changes that are not related to the module, and the number of verification steps can be reduced.

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Description

明 細 書 トランジス夕回路のタイ ミ ング特性抽出方法、 タイミ ング特性ライブ ラリを記憶した記憶媒体、 L S I の設計方法、 及びゲ一ト抽出方法 技術分野
本発明は、 C P Uコアなどの部品設計資産 （モジュール） のトラン ジスタ回路データから、 タイ ミ ング特性を抽出する方法に関し、 抽出さ れたタイ ミ ング特性は、 抽出対象モジュールを含む回路のタイ ミ ング検 証、 論理合成又はタイ ミ ングドリブンレイァゥトを行う際のタイ ミ ング 制約に用いる。 特に、 シミ ユレーションでタィミ ング検証を行う時には、 モジュールのタイミ ングルール適合条件がタイミ ング特性に含まれるの で、 疑似エラ一のない検証を可能とする。 また、 本発明はタイ ミ ング特 性ライブラリの構造、 およびそれを記憶した記憶媒体、 およびそれを用 いた L S I の設計方法に関する。 背景技術
大規模なワンチップシステムの時代が到来しつつあり、 設計済みのデ —夕を活用して短期間にシステム L S Iを提供することが、 チップおよ びシステムの競争力アップのために不可欠になりつつある。 特に最近で は、 設計資産、 あるいは I P ( Intellectual Property)を利用したシステ ム L S Iの設計が急速に立ち上がってきている。 例えば、 C P Uコア等 の部品設計資産（モジュール）を再利用した A S I C (Application
Specification Integrated Circuits)の設計においては、 A S I Cメ一 力側がモジュールを顧客（システムハウス等）に提供し、 顧客はモジユー ルに顧客固有の論理を付加して A S I Cを設計する。 この時、 顧客側に は、 論理機能の記述だけを提供するだけでは不十分である。 なぜなら、 チップ全体のタイ ミ ング検証を行う必要があるからである。 この場合に、 顧客側からみる C P Uコアはブラックボックスであり、 C P Uコアのィ ン夕フェースにおけるタイ ミ ング特性なしにはチップ全体のタイミ ング 検証を行うことができない。 このタイ ミ ング特性を顧客に提供するため には、 モジュールから特性を抽出しなければならないが、 従来はこの抽 出作業を人手で行っていた。 このため、 多大な工数が必要であり、 同時 にタイ ミ ング抽出結果についても常に誤りの混入する恐れがあった。 そこで、 本発明では、 モジュールのレイアウ トデータからタイ ミ ング 特性を抽出することを目的としている。 本発明では、 タイミ ング特性の 抽出を行う方法として、 セル毎にタイ ミ ング特性を抽出し、 その抽出結 果を利用する方法も検討された。
従来の方法として、 セルレベルのタイ ミ ング特性抽出ツールを開示し た特開平 4 一 3 1 6 1 6 6号公報等がある。 これらの方法は、 トランジ ス夕回路を入力して、 全体回路の回路シミ ュレーショ ンの自動実行を行 つてタイ ミ ング特性を抽出するカ^ 扱う回路の規模は、 セルレベルであ るので、 数 1 0 0 トランジスタ程度までの回路が対象となり、 数 M規模 の大規模トランジス夕回路は扱うことができない。 以下に大規模トラン ジスタ回路とセルレベルの回路との相違点を示す。
( 1 ) セルレベルでは、 順序回路のセルは、 セル =フリ ップフロップ（F F )と考えてもよく、 セルの端子と F Fの間にある他の回路の影響は考慮 する必要はない。 また、 複数の F Fがタイ ミ ングに影響を与えるケース も考慮する必要はない。
(2) セルレベルでは、 数 1 0 0 トランジスタレベルであるので回路全 体でシミュレ一ショ ンを行ってもタイミ ング特性の抽出は可能である。 これに対して、 大規模回路では、 全体の回路でのシミュレ一ションでの 抽出では、 処理時間が多大である。
(3) セルレベルでは、 F Fを組み合わせたような複雑な回路の夕イミ ング抽出は対象外である。 大規模回路では、 分周クロックの発生回路等- 複雑な順序回路が内在しており、 この回路も取り扱う必要がある。
本発明では、 これらの相違点を考慮して大規模回路のタイミング特性 抽出を実現する方法を提供する。
従来技術は、 小規模なセルレベルでのタイミ ング特性抽出方法である ので、 上記の（1 )〜（3)に述べたように、 大規模回路には、 そのままでは 適用できない。 大規模トランジスタ回路を取り扱う課題は、 以下の 3つ である。
(1 ) F F以外の回路を含め、 複数の F Fが内在されていても、 端子で のタイ ミ ング特性を規定するモデル化方法と処理方法の提供。
(2) 数 Mトランジスタ回路まで扱っても処理時間が実用範囲に収まる タイ ミ ング特性のモデル化方法と処理方法の提供。
(3) 複雑な回路を含む場合の取り扱い方法の提供。 発明の開示
上記 3つの課題を解決するための手段を以下に述べる。
まず、 課題（1 )、 （2)を解決するためのモデル化方法を述べ、 次に処理 方法を述べる。
( 1 ) モデル化方法
モジュールの対象は、 図 3に示すようなクロック同期回路に絞る。 夕 ィ ミ ング特性には、 出力のディ レイと入力のタイ ミ ングルール （セッ ト アップ/ホールドタイム） の 2種類がある。 クロック同期回路であるの で、 タイ ミ ングは、 グ.ロック基準である。 すなわち、 出力ディ レイは、 クロックの変化時刻を起点（基準）とする出力のディ レイであり、 タイ ミ ングルールとは、 クロックに対する入力のセッ トアップタイム、 又はホ —ルドタイムの制約を総称している名前である。
クロック同期回路では、 タイ ミ ングと夕イ ミ ングを決める回路は以下 のようになる。
出力ディ レイの場合は、 図 3に示すように、 最後に出力に影響する I a s t F F (フリ ップフロップ） 3 5がタイ ミ ングを決める基本回路にな る。 すなわち、 クロック 3 1 1力、' 1 a s t F F 3 5を立ち上げて F Fの 出力の変化が出力 3 1 3に伝搬するまでの時間が出力ディ レイとなる。 従って、 関連する回路は、 クロックから 1 a s t F Fを通過して出力ま でのパス上の回路である。 このパスは、 複数存在する可能性があるため、 これらのパス上の回路を全て考慮して、 他の回路に最悪の影響を与えう る最大ディ レイ値のパスのディ レイ値を出力ディ レイとする。
タイ ミ ングルールの場合は、 図 3に示すように、 入力 3 1 2が最初に 到達する 1 s t F F 3 4がタイ ミ ングを決める基本回路になる。 すなわ ち、 クロックが変化した時間のセッ トアップ時間前からホールドタイム 時間後まで、 入力が安定しないと、 1 s t F Fの出力は変化をしてしま い、 期待通りの出力が得られない。 本モデル化方法では、 このタイミ ン グルール （セッ トアップタイムとホールドタイム） を F Fを含んだ形で 直接求めずに、 F Fの夕イミ ングパラメ夕に d e 1 a y (クロック〜 F F c k ) 3 2と d e l a y (入力〜 F F d ) 3 3のスキューを加減算し て求める。 図 4にその算出方法を示す。 さらに、 F Fと入力/クロック 端子の間には、 他の回路が長いパスを構成しており、 端子でクロックと 入力が変化しても、 F Fへ到達するとは限らない。 このため、 図 4に示 すようにルール適合条件をタイミングルールに入れ、 変化が到達するか どうかを検査してルールチェックを行う。 これがなければ、 図 1 8に示 す形態でシミュレーション検証時に他の回路に使われる信号もチェック 対象となり、 疑似エラーが多発する。
上記のタイミ ングルールのモデル化を基本にして、 複数の 1 s t F F が存在する場合には、 図 4に示すように、 複数の 1 s t F Fについて求 めたタイ ミ ングパラメ夕の中で最大値をとり、 ルール適合条件について は、 すべての 1 s t F Fについて求めた条件の o r条件をとる。
(2) 処理方法
( 1 )で述べたモデルを求めるために、 図 1に示す方法を採用する。
まず、 T r . 回路データ 1 0 2を入力して、 ゲート · F F復元を行う (ステップ 1 1 )。 その後、 入力端子と出力端子からそれぞれ最初に到達 する I s t F Fと l a s t F Fを見つけ、 各端子からこれらの各 F Fま での回路を関連回路として認識する （ステップ 1 2 ) 。
課題（2)で述べたように、 大規模卜ランジスタ回路の全体回路でのシミ ユレ一シヨンにおけるディ レイ測定は処理時間が大であるので、 これら の各 F F〜入力/出力までの有効パスを探索して、 高速なスタティ ック ディ レイ測定ツールにディ レイ測定のためのパス 1 0 4を入力する （ス テツプ 1 3 ) 。 これにより、 スタティ ックディレイ測定ツールは、 論理 的にありえないパスまでディ レイ測定パスに含むことが避けられるので このステップは必要である。 同時に、 入力/クロックが 1 s t F Fまで 変化を伝えるための条件 （活性化条件 1 0 5 ) を作成する （ステップ 1 4 ) 。 ディ レイ測定 1 5で測定されたディ レイ 1 0 6、 活性化条件 1 0 5、 F F夕イミ ングルール 1 0 7を元にして、 （1 )で求めたモデル化方法 に従い、 タイミ ング特性ライブラリ 1 0 8を生成する （ステップ 1 6 ) 。 なお、 課題（3)で述べた問題の解決手段は、 ステップ 1 2の認識方法と ステップ 1 4の活性化条件の作成方法である。 この主要な課題は、 分周 クロック作成回路をどう取り扱うかと、 組み合わせ回路以外の例外素子 どう取り扱うかである。 これについては、 以下の発明を実施するため の最良の形態の項にて詳細に述べる。 図面の簡単な説明
図 1は、 夕イミ ング特性抽出方法の全体フロー図であり、 図 2は、 本発明が稼働する処理装置を示す図であり、 図 3は、 回路例であり、 図 4は、 タイ ミ ング特性のモデル化方法を示す図であり、 図 5は、 丁 に 回路情報と補助情報を示す図であり、 図 6は、 夕イ ミ ング特性ライブラ リの構成を示す図であり、 図 7は、 ゲート · F F復元 1 1の処理例 1 ： ゲート復元を示す図であり、 図 8は、 ゲート · F F復元 1 1の処理例 2 ： F F復元を示す図であり、 図 9は、 1 s t F Fと関連回路の探索方 法の説明図であり、 図 1 0は、 1 s t F Fと関連回路の探索範囲の説明 をする図であり、 図 1 1は、 1 a s t F Fと関連回路の探索方法の説明 図であり、 図 1 2は、 1 a s t F Fと関連回路の探索範囲の説明をする 図であり、 図 1 3は、 ディレイ測定パス探索 1を示す図であり、 図 1 4 は、 ディ レイ測定パス探索 2を示す図であり、 図 1 5は、 クロック活性 化条件を示す図であり、 図 1 6は、 クロック活性化条件の計算例を示す 図であり、 図 1 7は、 データ活性化条件を示す図であり、 図 1 8は、 夕 ィミング特性ライブラリの使用形態を示す図であり、 図 1 9は、 クロッ ク活性化条件作成の別の方法を示す図であり、 図 2 0は、 タイミ ング特 性抽出方法 3の全体フロー図であり、 図 2 1は、 夕イ ミ ング特性抽出方 法 4の全体フロー図であり、 図 2 2は、 タイミ ング特性抽出方法 5の全 体フロー図であり、 図 2 3は、 タイミ ング特性抽出方法 6の全体フロー 図であり、 図 2 4は、 活性化条件の構成要素を示す図であり、 図 2 5は、 夕イミ ング特性ライブラリのシミュレ一ション処理 1を示すフロー図で あり、 図 2 6は、 タイミ ング特性ライブラリのシミュレーション処理 2 を示すフロー図であり、 図 2 7は、 タイミ ング特性ライブラリのデータ 構造を示す図であり、 図 2 8は、 本発明に基づくゲート抽出全体の処理 フローの前半部を示す図であり、 図 2 9は、 本発明に基づくゲート抽出 全体の処理フローの後半部を示す図であり、 図 3 0は、 ステップ 28 3 の同一出力ゲートグループへの分割方法を示す図であり、 図 3 1は、 ス テツプ 2 8 4の同一出力ゲー トグループの分割方法を示す図であり、 図 3 2は、 ステップ 3 0 2 1の処理を行う際のペアチヱ一ンへの統合条件 を示す図であり、 図 3 3は、 ステップ 2 8 5のゲ一 卜変換処理方法を示 す図であり、 図 3 4は、 モジュール特性を使用したシステム全体シミュ レーションを示す図である。 発明を実施するための最良の形態
以下、 本発明の実施の形態を図面により詳細に説明する。
1. 本発明が稼働する処理装置
本発明は、 図 2に示す処理装置上で稼働する。 本発明は、 図 1に示す T r . 回路 （ トランジスタ レベルのレイアウ トデータ） 1 0 2、 補助情 報 （P/Nmos区分データ、 電源/ GND信号等） 1 0 1、 クロック ·入力 ' 出 力端子名 1 0 3、 および F F夕イ ミ ングルール 1 0 7を入力ファイル群 2 2として、 図 1のステップ 1 1〜 1 6の処理を実現するプログラムを プログラムファイル群 2 5として格納し、 C P U 2 1によりこれらの処 理を実行して、 タイミ ング特性ライブラリ 2 4を出力する。 C P U 2 1 での処理実行時には、 まず、 プログラムファイル群 2 5からプログラム を主記憶 2 6に入力し、 プログラムを実行する。 各処理ステップのプロ グラムは、 主記憶 2 6から中間処理結果を入出力し、 最後にプログラム 実行結果をファイルに出力する。 ステップ 1 3、 1 4、 および 1 5のプ ログラムは、 次のステ.ップのプログラムの入力となる中間ファイル 1 0 4、 1 0 5、 および 1 0 6をワークファイル群 2 3として出力する。 2. タイ ミ ング特性モデル化方法
ここでは、 タイ ミ ング特性抽出方法を説明する前にこの方法のベース となるタイ ミ ング特性のモデル化方法について、 図 3と図 4に従い述べ る。
出力ディ レイは、 「発明の開示」 の項で述べたように、 クロック 3 1 1カヽら 1 a s t F F 3 5を通って出力 3 1 3までのディ レイ d e 1 a y (クロック〜出力） 3 1である。 これらのパス上の、 l a s t F F 3 5 とゲート回路のパスによつて複数のパスが存在する場合には、 最大パス のディ レイを出力ディ レイとする。 最大パスディ レイを取る理由は、 こ の回路が他の回路を接続されてタイ ミ ング検証を行うときに最悪の条件 となるのが最もディ レイの大きい最大パスディ レイであるからである。 タイミ ングルールは、 セッ トアップタイムルールとホールド夕イムル —ルからなり、 いずれも、 タイミ ングを決めるクロックに対する制約時 間であるタイ ミ ングパラメ夕と、 端子でルールを適合するかどうかを決 めるルール適合条件からなる。
夕イミ ングパラメ夕は、 図 3に示すように、 入力が最初に到達するフ リ ップフロップ （順序回路素子の 1種） 1 s t F Fの夕イミ ングルール を、 モジュールの入力時刻で換算した値である。 すなわち、 クロックデ ィ レイ （クロックから 1 s t F Fのクロック端子 C Kまでのディ レイ） d—クロック （図 3の 3 2 ) と、 入力ディ レイ （入力 3 1 2から 1 s t F Fのデータ端子 Dまでのディ レイ） d—データ （図 3の 3 3 ) の分を 補正した値である。 セッ トアツプタイムを例にとり、 入力のタイ ミ ング ルールとフリ ップフ口ップのタイ ミ ングルールの関係を図 4に示す。 図 4内のタイムチャートから明らかなように、 より具体的には、 セッ トアップタイムは以下の式で表わされる。
入力のセッ トアップタイム = 1 s t F Fのセッ トアップタイム F F s t u p + (入力ディ レイ一クロックディ レイ） 式 1
同様にして、 ホールドタイムは以下の式で表わされる。
入力のホールドタイム = 1 s t F Fのホールドタイム F F h o 】 d— (入力ディ レイ一クロックディ レイ） 式 2
ディ レイのパスや 1 s t F Fが複数存在する時には、 式 1、 式 2で求 めた値の内一番厳しい最大値をとる。
ルール適合条件は、 クロックとデータが変化したときに変化が 1 s t F Fに伝わるかどうかの条件であり、 この条件がないと、 他の回路と接 続され、 今対象になつている回路以外にファンァゥ 卜されるケースには、 誤ってルールチヱックを行ってしまう。
ルール適合条件は、 1 s t F Fからクロック ·入力までのゲ一 ト回路 によって決まる。 すなわち、 データ活性化条件とクロック活性化条件の a n d論理である。 ここで、 データ活性化条件は、 データの変化が 1 s t F Fに伝わる条件であり、 クロック活性化条件は、 クロックの変化が 1 s t F Fに伝わり、 かつ、 1 s t F Fのクロック端子が F Fの夕イミ ングルールの基準 （立ち上がり †、 または、 立下がり ) になる条件で ある。 例えば、 図 3の回路例では、 データ活性化条件は、 C 2 o r C 3 = 1であり、 クロック活性化条件は、 F Fのタイミング基準点が† とすると， クロック †かつ C 1 = 1である。 活性化条件を求める方法は 以下に詳細に述べる。
3. タイ ミ ング特性抽出方法
本発明に基づくタイ ミ ング特性抽出方法を図 1に示し、 以下に述べる。 タイミ ング特性抽出方法は、 T r. (トランジスタ） 回路 1 0 2、 ト ランジス夕の PM0 SZNM0 S区分と T r . 回路内の電源/グラウン ド （ G N D ) 信号名等からなる補助情報 1 0 1、 クロックとタイ ミ ング 特性抽出の対象となる入力 · 出力端子指示情報 1 0 3、 および T r . 回 路内の F Fの夕イミ ングルール 1 07を入力として、 夕イミ ング特性ラ ィブラリ 1 08を出力する。
本方法は、 T r . 回路 1 02と補助情報 1 0 1からゲート · F F復元 を行うステップ 1 1、 復元されたゲート · F F回路から 1 s t F Fと 1 a s t F Fの関連回路を認識するステップ 1 2、 この関連回路の中から ディ レイ測定パスを探索し、 ディ レイ測定パスフアイル 1 04に出力す るステップ 1 3、 関連回路から活性化条件を作成し、 活性化条件フアイ ル 1 05に出力するステツプ 1 4、 T r . 回路 1 0 2とディ レイ測定パ スファイル 1 04からタイ ミング特性に必要なディ レイを測定し、 ディ レイファイル 1 06に出力するステップ 1 5、 および測定されたディ レ ィ、 活性化条件 1 0 5、 F Fタイ ミ ングルール 1 07から、 上記したモ デル化方法に従ってタイ ミ ング特性ライブラリ 1 08を出力するステツ プ 1 6からなる。
以下では、 まず、 入出力 1 02, 1 0 1 , 1 0 3, 1 07, および、 1 08について述べ、 次に各処理ステップについて詳細に述べる。
3. 1 入出力
入力である T r . 回路 1 02と補助情報 1 0 1を図 5 (a ) に示し、 この T r. 回路の回路イメージを図 5 ( b ) に示す。
この T r. 回路例は、 NM0Sトランジスタ 4021と PM0Sトランジスタ 4011 のネッ トリストであり、 サブ回路定義名 4 1が E X SMP Lで 42で示 す端子名を持ち、 素子名 4 3が MXX 1と MXX 2 ©トランジスタが 2 つある。 それぞれ、 ドレイン 44、 ゲート 4 5、 ソース 46は図に示す 信号に接続し、 素子モデル 47は p e n hと n e n hである。 補助情報 では、 p e n hの素子モデルは PMO Sを n e n hの素子モデルは NM O Sであり、 VDD 1'は電源信号名、 GND 1は GND信号名であるこ とを情報として与える。 従って、 図 5 ( b ) に示す回路図を表現してい ることになる。 これらの情報により、 図 1のステップ 1 1では、 卜ラン ジスタ回路からのゲ一卜の復元が可能になる。
補助情報には、 関連回路探索指示情報 4 0も含まれており、 この情報 については、 後のステップ 1 2の処理にて述べる。
他の入力情報、 クロック '入力 ' 出力端子 1 0 3は、 クロックとタイ ミ ング特性抽出の対象となる入力 · 出力端子名を指示する情報であり、 F Fタイ ミ ングルール 1 0 7は、 T r . 回路内の F Fの夕イ ミ ングパラ メタである。 これらの情報の必要性については 2 . で述べた。
出力であるタイ ミ ング特性ライブラリを図 6に示す。 この例は、 ある 種のハー ドウエア記述言語でライブラリの内容と使用方法を示したもの である。 ライブラリとして生成されるのは、 夕イ ミ ング特性ライブラリ 部 5 4で示されるものである。 この例では、 ュニッ トタイムと精度を示 すタイムスケール 5 1、 インタフェース 5 2、 および下位階層の機能モ デル呼びだし部 5 3の中に挿入する形式で使われる。 すなわち、 回路の 機能モデルの上位階層にタイ ミ ング特性を追加することにより、 機能モ デルと連動してタイミ ング検証用モデルとして使用される。
タイミ ング特性ライブラリのデータ構造は、 図 2 7に示すように、 ィン タフエース 5 2、 インスタンス （下位階層の機能モデル呼び出し） 5 3 、 タイ ミ ングルールチヱック部 5 6、 ルール適合条件演算部 5 5、 および 出力ディ レイ部 5 7から構成される。
インタフェース 5 2は、 図 2 7に示すように、 モジュール名、 入力端子、 および出力端子から構成される。 図 6では、 A D C H 8 S 2がモジュ一 ル名、 i n p u t宣言された C K Mなどが入力端子、 o u t p u t宣言 された L F D I Nなどが出力端子である。
インスタ ンス 5 3は機能モデルを本ライブラリの下位階層として呼び出 す部分であり、 図 2 7に示すように、 イ ンスタ ンス名、 入力端子、 出力 端子が主要な構成要素である。 図 6では、 A D C H 8 S 2— c o r eが イ ンスタ ンス名、 . C KM ( C KM) の （） 内の信号名が入力端子また は出力端子にあたる。 . C KMは、 上位階層である本ライブラ リの信号 であり、 上記の記述により、 上位階層の C KMが （） 内の機能モデルの 端子に接続されることになる。 これは、 データ構造上、 イ ンスタンス内 の端子が上位階層の信号を参照していることを示し、 図 2 7では参照さ れていることを、 インタフェースへ向く矢印で示した。
タイ ミ ングルールチヱック部 5 6は、 セッ トァップタイムとホールドタ ィ厶のタイ ミ ングチヱックを行う部分である。 図 2 7に示すように、 チ ェック信号、 クロック信号、 ルール適合条件、 およびセッ トアップタイ ム （ホールドタイム） が主要な構成要素である。
図 6では、 セッ トアツプタィムチヱック記述 $ s e t u pにおいて、 P D B 8がチヱック信号、 C KMがクロック信号、 C— C— 1力りレール適 合条件、 1. 5 7 2 0 0 0がセッ 卜アップタイムを示す。 この記述は、 C— C— 1カヽ' 1の時に、 C K Mの立ち下がり （ n e g e d g e構文） を 基準にして、 P D B 8のセッ トアップタイムが 1. 5 7 n s ( 5 1の 1 i m e s c a l e文により単位が n s ) 以下かどうかをチヱックすると いうことを意味する。
データ構造としては、 図 2 7の矢印の示すように、 チェック信号とクロ ック信号がイ ンタフェース信号の入力端子を参照し、 ルール適合条件が ルール適合条件演算部 5 5の演算結果を参照する。
ルール適合条件演算部 5 5は、 図 2 7に示すように、 変数とブール演算 子からなるブール演算式と演算結果から構成される。 図 6では、 a n d. . . の一行が、 AD C H O a n d P D B 8のブール演算式を示 し、 A D C H 0と P D.B 8が変数、 a n dがブール演算子を示す。 C— C 1が演算結果を示す。 データ構造としては、 図 2 7の矢印に示すよ うに、 変数がィンタフヱース 5 2の入力端子を参照し、 演算結果が夕ィ ミ ングルールチ Xック部 5 6のルール適合条件で参照される。
最後に、 出力ディ レイ部 5 7は、 図 2 7に示すように、 クロック信号、 ディ レイ付加信号、 および、 ディ レイが主要な構成要素である。 図 6で は、 C KMがクロック信号、 L F A D I Nがディ レイ付加信号、 （ 1. 3 0 2, 1. 5 9 0 ) がディ レイを示す。 この記述は、 C KMが変化後、 立ち上がりディ レイ 1. 3 0 2 n s、 立ち下がりディ レイ 1. 5 9 0 η sで L F A D 1 Nが出力されることを示している。 ここで、 ディ レイの 単位 n sは、 タイムスケール 5 1で指定される。
中間出力であるディ レイ測定パス 1 0 4の構成要素を図 24に示す。 この例は、 図 1 3の t r i 1を通過する C Kから F F 1までのパスのデ 一夕表現である。 クロックから 1 s t F Fまでのクロックパス、 入力デ —夕から 1 s t F Fまでのデータハ。ス、 またはクロックから出力までの 区分を示すパス属性 2 4 1 ,始点から終点までのゲー トまたは順序回路素 子の出力の信号名を列挙したパス上信号 2 4 2、 および終点の F Fの名 称を示す終端 F F 24 3の 3つのデータから構成する。
中間出力である活性化条件 1 0 5の構成要素を図 2 4に示す。 この例 は、 図 1 3のクロック C Kの F F 1に対する活性化条件のデータ表現で ある。 ？ 名 2 4 4、 ディ レイ出力パスデータと同一表現のパス属性 2 4 1、 始終点 2 4 6、 および信号名を変数とするブール式表現を示す活 性化条件 24 7の 4つのデータから構成する。
タイ ミ ング特性ライブラリ部 54を生成する方法が本実施例の主眼で あり、 次の 3. 2にて詳細に述べる。
3. 2 タイ ミング特性抽出方法の各処理ステップ
図 1の各処理ステヅプを以下に述べる。
3. 2. 1 ステップ 1 1 ： ゲート · F F復元 このステップは、 トランジスタ回路群からゲート回路を復元するゲ一 卜復元と、 復元されたゲー 卜回路から F F回路を復元する F F復元から なる。 タイ ミ ング特性抽出の自動化はタイ ミ ング測定個所と活性化条件 を取得すれば実現できる。 このいずれを取得するのにも トランジスタレ ベルのレイァゥ トデータからでは困難であり、 一旦ゲート、 およびフリ ップフ口ップを抽出（復元）することが必要である。 この抽出（復元）処理 のうち、 フリ ップフロップ抽出（復元）はゲート抽出（復元）結果を用いて 処理するため、 ゲ一 ト抽出（復元）が全ての処理の前提となる。
3 . 2 . 1 . 1 ゲート復元
M O S トランジスタ回路からのゲート回路の抽 ¾ (復元）方法は、 レイ ァゥ トデータの検証支援、 トランジス夕回路の論理シミュレ一シヨンの 高速化、 および形式検証を目的として、 従来からさまざまな公知例があ る。 その中で、 トライステートゲート （出力にトライステート状態を持 っゲー卜で順序回路素子の一種） も対象とする本発明者による一例とし て、 特開平 9— 1 7 9 8 8 5号公報に記載された処理過程を図 7に簡単 に述べる。 まず、 図 7に示すトランジスタ回路群のトランジスタ一個一 個を仮想トライステー ト素子 4 0 0 3に変換する。 次に、 トライステ一 卜素子の直列接続群 4 1を各トライステ一卜素子の制御論理の A N D論 理 4 3を制御論理にもつ一個のトライステー卜 4 0 1に変換し、 同一入 力の並列接続群 4 2を各制御論理の 0 R論理 4 4を制御論理にもつトラ イステー卜に変換するという過程を操返していくと、 4 0 2の回路とな る。 第 3番目に、 異なる入力を持つ並列のトライステートについても並 列変換の一般化変換によって、 4 0 3の回路を得る。 この過程の詳細は、 省略するが、 この例では、 4 0 2の入力の反転論理を入力に持ち、 4 0 1 と 4 0 2の制御論理 C 1 と C 2の o r論理を制御論理に持つトライス テートー個に変換できる。 最後に、 制御論理 C 1 o r C 2 = Cが 1の時 のみこの入力は出力に影響を与えることを考慮して、 制御論理による入 力論理の除算を行い、 4 6に示す縮約ゲ一ト論理を得る。
以上の方法は、 レイアウ トデータからゲートを抽出する方法であり、 1個のゲートを構成する M O S群が決まったときに、 M O Sの接続形態 に依存せず、 スイッチング特性のみからゲートを抽出する。 しかし、 同 一出力ゲートグル一プをゲ一ト構成単位へ分割する方法は提示されてい ない。
以下に、 本発明独自の同一出力ゲートグル一プのゲ一ト構成単位への 分割方法を、 M O Sの接続形態に依存しない形で開示する。 まず分割方 針を述べ、 次に分割方法について述べる。
( 1 ) 分割方針
分割は、 「 0と 1共に出力しうる力、'， 0と 1を同時には出力しない」 というゲートが持つ条件 （以降， ゲート条件と呼ぶ） を用いて行う。 同一出力ゲ一トグループへの分割は、 まず 「 0と 1共に出力しうる」 という第一のゲート条件を用いて、 M O S群内のゲートの出力点を決定 する。 出力点は同時に次のゲートへの論理値の発生源、 すなわち論理ソ —スとなる。 次に、 論理ソースから各ゲート出力までの領域を同一出力 ゲートグループとして M O S群を分割する。
同一出力ゲートグループの分割は、 ゲート出力の論理値を決める基本 単位へ同一出力ゲートグループを分離し、 その後、 ゲート条件を満足す る基本単位群を最大限集めてゲート構成単位を作成することにより、 こ のゲー卜構成単位に同一出力ゲートグル一プを分割する。
( 2 ) 分割方法
( a ) 同一出力ゲートグループへの分割
この処理では、 ゲ一.ト出力点と論理ソースの集合を決定し、 次に M 0 S群を同一出力ゲートグループに分割する。 ゲート出力点と論理ソースの集合は、 以下に述べる処理により決定す る。
まず、 これらの集合の初期値を設定する。 M O Sのゲート端子 （以降、 G端子と略す） との接続点はゲート条件とは無関係に他のゲ一ト抽出基 本単位に論理値を伝搬する点であるため、 これをゲート出力点の初期値 とする。 電源は論理的な 1のソース源でありグラゥンドは 0のソース源 であるため、 これらを論理ソースの初期値とする。
次に、 ゲート出力点と論理ソースの探索を行う。 M O Sの有効方向に 沿った経路を M O S トレース経路と定義すると、 複数の異なる論理ソ一 スからの M O S ト レース経路が交差する点は、 第一のゲート条件を満た すゲートの出力となりうる。 このため、 探索処理では、 複数の異なる論 理ソースからの M O S トレース経路が初めて交差する点を新たなゲ一ト 出力点とする。 この交差点は新たな論理ソースともなりうるので、 ゲー ト出力点と論理ソースの両方の集合に加える。 この探索処理を新たなゲ ート出力点がなくなるまで繰り返すことにより、 ゲート出力点と論理ソ ースの集合が得られる。
同一出力ゲートグループへの分割は、 上記で求めたゲ一ト出力点の 各々に対し、 ゲート出力点に到達する M O S トレース経路上の直前の論 理ソースとこのゲー卜出力点に囲まれた M O S群を同一出力ゲートグル —プとして、 M O S群を分割する。
( b ) 同一出力ゲートグループの分割
この処理は、 ゲート出力の論理値を決める基本単位へ同一出力ゲート グループを分離し、 基本単位をゲー ト変換単位へ順次統合してゆく とい う手順で行う。
ゲート出力の論理値を決める基本単位は、 同一出力ゲートグループ内 の各論理ソースからゲー 卜出力点までの一つの M O S トレース経路上の M O S群であり、 これを M O Sチ x—ンと呼ぶ。 従って、 最初のステツ プは同一出力ゲートグループの M O Sチヱ一ンへの分離である。
M 0 Sチヱ一ンのゲ一 ト構成単位への統合は、 二つの M O Sチヱーン のペアチェーンへの統合とペアチヱ一ンの統合からなる。
ペアチェーンへの統合は以下のように処理する。
異なる論理ソースを持つ M O Sチェーンは 「0と 1を共に出力する」 という第一のゲート条件を満足するため、 異なる論理ソースを持つ二つ の M 0 Sチヱーン （以降、 パー トナチヱ一ン 1 と 2と呼ぶ） をペアチェ ーンとして統合する。 但し、 「 0と 1を同時には出力しない」 という第 二のゲート条件を満足するため、 論理ソースからゲート出力点まで論理 値を転送する条件が同時には成立しないという制約を、 統合対象に課す c ペアチェーンの統合は、 ペアチ X—ンを統合してゲ一ト条件を満足す る最大の M O S群を作成する処理である。 この処理は、 上記で求めたぺ ァチヱ一ンを統合し、 統合されたペアチヱ一ン群を新たなペアチヱーン として再定義する、 という統合処理を、 統合されるペアチ ーンがなく なるまで繰り返す。 以下でこの統合処理を述べる。
統合処理では、 まず、 全てのペアチヱ一ンの中で同一のパートナチヱ ーン （以降、 S a m e Pと呼ぶ） を持つペアチヱ一ン群を新たなペアチ エーンとして統合する。 次に、 S a m e Pを新たなペアチヱ一ンのパー 卜ナチヱーン 1 として再定義し、 統合前のペアチヱーン群において、 S a m e Pのパートナチヱ一ン群を新たなペアチェーンのパー卜ナチエー ン 2として再定義する。 最後に、 新たなペアチヱーン群と統合されてい ないペアチヱ一ン群を合わせてペアチェーンの新たな集合と再定義して、 次の統合処理に移る。
ペアチヱ一ンの統合結果、 最終的にできたペアチヱーンをゲ一 卜構成 単位として、 同一出力ゲートグループの分割は終了する。 以下に、 ゲート復元の一実施の形態を図面により詳細に説明する。 本発明は、 図 2に示す処理装置上で稼働する。 本発明は、 ハードディ スクなどの入力ファイル群 2 2から MO S トランジスタ回路データ 1 0 2を主記憶 2 6に入力し、 入力された M O S トランジス夕回路データを 元に、 中間データを主記憶 2 6上との間で入出力しながら C P U 2 1で 各処理ステップを行う。 最後に、 変換結果であるゲート回路データをヮ ークファイル群 2 3へ出力する。
本発明に基づくゲ一卜抽出の全体処理フローを図 28と図 2 9に示す c ゲ一ト抽出処理は、 前処理として、 ゲ一卜抽出基本単位への分割 2 8 1 と有効方向決定 2 8 2を行ったあと、 基本単位の同一出力ゲートグル —プへの分割 2 8 3とゲート構成単位への同一出力ゲートグループの分 割 2 84を行う。 その後、 ゲート変換 28 5を行う。 以下では、 前処理 ( 2 8 1 と 2 8 2 ) 、 ゲート抽出基本単位のゲー ト構成単位への分割 ( 2 83と 2 8 4 ) 、 およびゲ一卜変換 2 8 5に分けて各処理ステップ を述べる。
3. 2. 1. 1. 1 前処理
ゲ一ト抽出基本単位への分割 2 8 1は、 MO S トランジスタデータ 1 0 2を互いにソースまたはドレインを接続する M〇 S群に分割する。 図 2 8の MO S トランジスタデータ 1 0 2は 2 8 0 2に示す 2つの基本単 位に分割できる。
有効方向決定 28 2は、 基本単位内の MO S群に対して、 論理的なソ —スとなる電源、 またはグラウンドから G端子との接続点 28 0 1まで、 互いにソースまたはドレインを接続する MO S群をトレースし、 トレー ス方向を MO S群の有効方向とする。 複数の有効方向を持つ MO Sは双 方向トランジスタであ'.りゲート抽出対象外となる。 図 2 8のゲート抽出 基本単位 1 ( 2 82 1 ) は、 28 0 3に示す矢印の方向が有効方向とな る。
3. 2. 1. 1. 2 ゲー ト抽出基本単位のゲ一 卜構成単位への分割 以下の処理がゲート復元のキーであり、 その処理手順は、 上記 3. 2. 1. 1の節で述べた通りである。 ここでは、 回路例を通した具体的な処 理手順を述べる。 この処理を構成する 「同一出力ゲートグループへの分 割」 28 3と 「同一出力ゲートグループの分割」 2 84の 2つのステツ プを、 以下に述べる。
3. 2. 1. 1. 2. 1 同一出力ゲー トグループへの分割 28 3 これは、 ゲー ト抽出基本単位を同一出力ゲートグループに分割する処 理であり、 ゲー ト出力点と論理ソースの決定、 およびこれらを利用した 同一出力ゲ一トグループへの分割の 2つのステツプからなる。 図 3 0に 従いこれらのステツプを以下で述べる。
( 1 ) ゲー 卜出力点と論理ソースの決定
図 30 ( a ) に示す例題回路 300 1に対するゲー卜出力点と論理ソ —スの探索過程を図 30 (b) に示す。
ゲート出力点の集合の初期値は G端子との接続点 （04 } 、 論理ソ一 スの集合の初期値は （ 0, 1 } である。
1回目の探索で、 論理ソース 0と 1からの MO S 卜レース経路が初め て交差する点 0と 02力、'、 新たなゲート出力点として見つかる。 これら をゲ一ト出力点と論理ソースの両方の集合に加える。
2回目の探索では、 論理ソース 0と 02からの MO S 卜レース経路が 初めて交差する点 03が、 新たなゲー卜出力点として見つかる。 これを ゲート出力点と論理ソースの両方の集合に加える。
新たなゲート出力点はこれ以上見つからないので探索は終了する。 こ の結果、 ゲー ト出力点の集合 〖04 , 0, 02, 03 } と論理ソースの 集合 { 0, 1 , 0, 02, 03 } が得られる。 ( 2 ) 同一出力ゲートグループへの分割
上記で求めたゲート出力点の各々に対して、 ゲー卜出力点に到達する MO S 卜レース経路上の直前の論理ソースとこのゲート出力点に囲まれ た M0 S群を求めると、 図 3 0 ( c ) に示す M— 0, M_02, M— 0 3, および M—04の 4つの同一出力ゲートグループが得られる。 例題 回路をこれらに分割して同一出力ゲートグループへの分割は終了する。 図 2 8の 2 8 0 3は、 同様な処理により 2 8 0 4と 2 8 0 6の 2つの 同一出力ゲ一 トグル一プに分割できる。
3. 2. 1. 1. 2. 2 同一出力ゲートグループの分割 2 84
これは、 同一出力ゲートグループをゲート構成単位に分割する処理で あり、 図 3 1に示すように、 MO Sチェーンへの分離 3 0 1 と MO Sチ ヱ一ンのゲ一ト構成単位への統合 3 0 2の 2つのステツプからなる。 図 2 8で得られた同一出力ゲートグル一プ 2 8 04を例にとり、 図 3 1に 従いこれらのステップを以下の （ 1 ) ( 2 ) で述べる。
( 1 ) MO Sチヱーンへの分離 3 0 1
これは、 同一出力ゲートグル一プ 2 8 0 4を、 各論理ソースからゲー ト出力点までの一つの M〇 S トレース経路上の MO S群、 すなわち M0 Sチェーンに分離する処理である。 2 8 04は、 3 1 0 2に示すように- V 1 , V 2 , g 1 , g 2 , および g 3の 5つの MO Sチェーンに分離で きる。 ここで、 V 1 と V 2は論理ソース 1の M0 Sチェーン、 g l， 2, g 3は論理ソース 0の MO Sチェーンである。
( 2 ) M0 Sチヱ一ンのゲ一卜構成単位への統合 3 0 2
これは、 MO Sチェーンをゲ一ト構成単位へ順次統合してゆく処理で あり、 ペアチヱーンへの統合 3 0 2 1 とペアチヱーンの統合 3 0 2 2か らなる。
( a ) ペアチヱ一ンへの統合 3 0 2 1 これは 2つの MO Sチェーンを統合する処理であり、 統合条件として 図 3 2 ( a ) に示す条件を課す。 1番目の条件は 3. 2. 1. 1の節の ( 2 ) ( b ) で述べた通りの条件であり、 2番目の条件は、 論理ソース の転送が同時に起こらないための条件である。 2番目の条件で、 論理ソ —スの転送論理とは、 論理ソースの転送条件を決める論理であり、 スィ ッチング特性の違いにより、 NMO S構成と PMO S構成の MO Sチヱ —ンは各々図 3 2 ( b ) に示すようにして求める。
図 3 1の 3 1 0 2に示す 5つの MO Sチェーンの中で、 上記の統合条 件を満足する MO Sチヱ一ンの組として （ V 1 , g 1 ) , ( V 2 , g 2 ) ， ぉょび （ 2， 2 3 ) の 3つの組があり、 これらを 3 1 0 4で示 す（v g l , l ), ( V g 2 , 2 ), ( v g 2, 3)のペアチヱ一ンに統合する。 ( b ) ペアチヱ一ンの統合 3 0 2 2
これは、 上記 （ a ) でできたペアチェーンを統合し、 ゲート条件を満 足する最大の MO S群を作成する処理である。 パートナチェーンが同一 のペアチェーンを全て統合し、 統合したものを新たなペアチェーンとし て再定義し、 再び統合を繰り返す。
図 3 1 に示すペアチェーン群 3 1 04には、 同一のパートナチェーン v 2を持つ 2つのペアチェーン、 （ ？[ 2, 2 )と（¥ 22, 3 )がぁり、 こ れらを統合して新たなペアチェーン（V g 2 , 2 3：)を作成する。 （ V g 2 , 2 3 )の新たなパートナチェーン 1は V 2であり、 新たなパ一トナチェ一 ン 2は元のペアチェーンでの v 2のパートナチェーン g 2と g 3を統合 した g 2 3である。 この結果、 新たなペアチヱ一ン群は（ V g 1 , 1 )と ( V g 2 , 2 3 )となり、 これらは同一のパ一トナチヱ一ンを持たないため. 統合処理は終了する。 仮に同一のパー卜ナチヱーンを持つペアチヱーン がまだあれば、 統合処理は続行する。
上記の処理結果できたペアチヱ一ン（V g 1 , 1 )， (v g 2, 2 3 )がゲ 一卜構成単位となる。 元の同一出力ゲートグループ 2 8 0 4に基づいて これらを MO S回路で表現すると、 図 2 9の 2 8 0 6に示すように、 ゲ 一卜構成単位 1とゲー 卜構成単位 2 ( 28 6 2 ) に分割できる。 前者が ( V g 1 , 1 ), 後者力（ V g 2 , 2 3 )である。
3. 2. 1. 1. 3 ゲ一卜変換 2 8 5
3. 2. 1. 1. 2の節で記載した処理の結果できたゲート構成単位 の各々について、 図 3 3に記載した処理手順にて、 ゲートに変換する。 まず， MO S群をトライステート素子の表現に変換する。 具体的には， 同一の論理ソースをもつ MO S群各々に対して， 論理ソースの転送論理 をコントロール論理に持つトライステート素子 1個に変換する。 （v g 2,
2 3 )は図 3 3 ( a ) に示す結果となる。
この結果できた複数の トライステ一ト素子を， 図 3 3 ( b ) に示す統 合ルールにより トライステ一ト素子 1個に統合する。 この統合ルールは， トライステー 卜素子の真理値表と， 2つの素子が出力を共有する時の真 理値表を組み合わせたルールである。
図 3 3 ( b ) の統合ルールを図 3 3 ( a ) の結果に適用すると， 図 3
3 (c ) に示すように， トライステートゲートを表わす変換結果となる。 この変換結果は， トライステート素子のコントロール C 2がデータ論 理 3 3 1に混在している。 この混在は， C 2が 1の時のみにゲート出力 に対して意味を持つデータ論理 3 3 1力， C 2が 0の時の冗長な論理を 含むために起こる。 この冗長な論理を除外するため， コントロールによ るデータ論理の除算を行う。 コントロールによる除算とは， データ論理 をコントロールが 1の時の論理に変換する処理である。
除算を行った結果， データ論理 3 3 1にはコントロール C 2の混在が なくなり， 図 3 3 ( d) に示すトライステート N 0 Rゲートとなる。
3. 2. 1. 2 F F復元 F F復元は、 処理装置内に、 さまざまなパターン種別毎の変換ルール を内蔵することにより処理する過程であり、 F Fがゲート回路のループ をベースにして構成されていることを利用する。 ここでは、 復元パター ンの例のみを図 8に示す。 この例は N 0 Rのたすき掛けタイプとトライ ステートループタイプの変換例である。
3 . 2 . 2 ステップ 1 2 ： 1 s t F F / 1 a s t F Fと関連回路の切 り出し
このステップは、 1 s t F Fと関連回路の探索、 1 ' a s t F Fと関連 回路の探索の 2つの処理を行い、 関連回路を認識するステップである。 2つの探索処理の概要と探索範囲について図 9、 図 1 0、 図 1 1、 およ び図 1 2に示し、 以下に述べる。
( a ) 1 s t F Fと関連回路の探索は、 図 9の I s t F Fサーチ 8 1、 クロック関連回路の探索 8 3、 8 5、 およびデータ関連回路の探索 8 2 からなる。
1 s t F Fサーチ 8 1は、 入力 dを始点として、 ゲ一ト回路をファン ァゥ ト方向に探索していき、 F Fのデータ端子 Dに到達した時にこれを 1 s t F Fとするステツプである。 但し、 サーチ過程において、 ゲート 回路以外の例外素子に接続する信号があった場合には、 図 1 0の 1 s t F F探索に従って取り扱う。 このうち、 ゲートが他のゲート又は F Fと 出力を共有しているマルチドライブ信号については、 2 0 0 1のように 駆動能力を向上するために同一ゲートを並列に接続しているケースが多 いため、 補助情報 1 0 1内の図 5の 4 0に示すマルチドライブ指定があ れば、 これを同一ゲー 卜と見なしていずれかのゲートを対象にしてサ一 チを続行する。
クロック関連回路の'探索は、 1 s t F F 8 0のクロック端子を始点と して、 ファンィン側にクロック c kに到達するまで探索していき、 探索 範囲の回路を関連回路とするステップである。 このステップは、 ゲート 回路だけではなく、 2 n d F F 84も考慮に入れることに特徴がある。 より一般的には、 任意の個数の F Fも同様にして扱うことは可能である が、 その一例として、 ここでは 2 n d F Fまでを考慮すれば十分なケー スを扱っているものとする。 2 n d F Fの考慮は、 I s t F Fのクロッ クとしては、 1サイクル区間のクロックを考慮していることと同じであ り、 分周回路にはこのような構成がよく使われる。
クロック関連回路の探索の処理は、 1 s t F F 80のクロック端子か ら全体回路の端子、 または、 2 n d F F 84まで探索するステップ 83 と、 2 n d F F 84のクロック端子から全体回路の端子までを探索する ステップ 8 5からなる。 但し、 サーチ過程において、 ゲ一ト回路以外の 例外素子に接続する信号があった場合には、 図 1 0に従って取り扱う。 マルチドライブ信号の扱いは 1 s t F F探索と同様である。
データ関連回路の探索は、 1 s t F F 8 0のデータ端子から、 端子ま たは、 F Fの端点までを、 ファンイン方向にゲー ト回路を探索していく ステップである。 但し、 サーチ過程において、 ゲート回路以外の例外素 子に接続する信号があった場合には、 図 1 0に従って取り扱う。
( b ) 1 a s t F Fと関連回路の探索は、 図 1 1の 1 a s t F Fサーチ 9 1、 I s t F Fのクロック関連回路の探索と同一処理 83、 8 5によ る l a s t F Fのクロック関連回路の探索、 および 1 a s t F Fの出力 データ関連回路の探索 9 4からなる。
1 a s t F Fサーチ 9 1は、 出力 OUTを始点として、 ゲ一ト回路を ファンィン方向に探索していき、 F Fの出力端子に到達したときにこれ を 1 a s t F Fとするステップである。 伹し、 サーチ過程において、 ゲ ート回路以外の例外素子に接続する信号があった場合には、 図 1 2の a s t F F探索にしたがって、 取り扱う。 マルチドライブ信号の扱いは. 1 s t F Fのクロック関連回路の探索時と同様である。
l a s t F Fのクロック関連回路の探索は、 l a s t F Fのクロック 端子を始点として、 I s t F Fのクロック関連回路の探索と全く同一の 処理 8 3, 8 5を行う。
1 a s t F Fの出力データ関連回路の探索 9 4は、 出力 OUTを頂点 とし、 図 9のデータ関連回路の探索時と同一の端点と、 1 a s t F F全 てを端点とするゲ一卜のコーンを関連回路とするステツプである。 3. 2. 3 ステップ 1 3 ： ディ レイ測定パス探索
このステップは、 ステップ 1 2で切り出された関連回路に対して、 ス タティ ックに T r. 回路のディ レイ測定を行うために、 測定する端子か ら終点までの全てのパスをディ レイ測定ステツプ 1 5に与える。 通常、 スタティ ックディ レイ測定では、 f a l s e p a t hと呼ばれる機能 的にありえないパスに対してもディ レイ測定を行うため、 復元されたゲ - ト回路のレベルで f a 1 s e p a t hを除去してディ レイ測定ステ ップにパスを与える。
ここでは、 まず、 簡単な回路例で、 組み合わせ回路での有効パスの探 索方法の概要を示し、 次に F Fを通過するパスの探索方法について述べ る。
組み合わせ回路でのパス探索は、 K a r 】 F u n c h s e t a 1. , " DYNAM I T E : An E f f i c i e n t A u t o m a t i c T e s t P a t t e r n G e n e r a t i o n S y s t e m f o r P a t h D e l a y F a u l t s" , I E E E T a n s a c t i o n o n CAD, v o l 1 0, N o. 1 0， P P 1 3 2 3 - 1 3 3 5 , O c t . 1 9 9 1. 等、 数多くの公知例 がある。 ここでは、 F .Fを含むパス探索の準備として、 図 1 3 ( a ) に 示す再収れん構造をもたない簡単な回路で探索方法の概要のみを示す。 図 1 3 ( a ) では、 Cがパスの到達点であり、 CK Iが始点である。 今. Cが立ち上がる （ ΐ ) 時のパスを求めるとする。 この時、 パスは、 CK I—Ρ 1→Cがある。 このパスをフアンイン側に、 一段ずっゲートを調 ベていき、 出力側の変化を起こすためのパス上の信号変化と 0 f f パス 上の信号の満たすべき条件を求めていく。 この図の場合には、 一段目の ゲートカ、ら、 パス上の信号 P 1は†、 o f f パス信号 C 1 = 0でなけれ ばならない。 二段目のゲー卜から、 C K Iは†、 o f f p a t h上の信 号 C 2 = 1でなければならないことがわかる。 したがって、 このパスを 通る条件 （パス活性化条件） は始点 C K I で （C 1 = 0かつ C 2 = 1 ) である。 後者の条件は、 C I , C 2が他のゲー トの出力である時に は、 これらの条件が 0かどうかの論理演算を行い、 0でなければパスは 有効パスとなる。
F Fを通過するパスは、 上記で述べた組み合わせ回路のパス探索を連 鎖的に行っていくことにより探索ができる。 今、 図 1 3 ( b ) に示すよ うな、 クロック C K Iから 1 s t F Fのクロック端子まで到達するパス を求めるものとする。 この回路では、 I s t F Fが F F 1で 2 n d F F は t r i 1と F F 2である。 2 n d F Fを通過するパスの探索は、 ある 2 n d F F, 例えば t r i 1の出力が変化する時の有効パスの判定は、 t r i 1の出力が始点で 1 s t F Fを到達点とする有効パスの判定条件 と、 C K Iが始点で t r i 1を到達点とする有効パスの判定条件の a n d条件が 0でないか否かで判断することができる。 図 1 3 ( b ) の例で は、 F F 1と t r i 1が共に立ち上がりアクティブであるとすると、 S 1〜F F 1 c k †のパス活性化条件と C K I〜 t r i 1 c k (信号 C 1 ) †の a n d条件が 0かどうかの判定となる。 前者の条件は、 S 1 † かつ （ I 1 a n d .S 2 a n d S 3 = 1 ) であり、 後者の条件は C K I tかつ （ I 3 = 1 ) であり、 これらの a n dが 0でない時にこの パスは有効パスとなる。
図 1 4は、 以上のパス探索の方法を、 求めたい 3つの全体パス、 すな わち、 クロック→出力 （出力ディ レイ用） 、 クロック→1 s t F F c k (夕イ ミ ングルール用） ， および入力— 1 s t F F d (夕イミ ングルー ル用） に適用するための、 各 F F間のコーン 1 1 1、 1 1 2、 1 1 3で 何を求めるかと、 有効パスを見つける条件を示す。 例えば、 クロック— 1 s t F F c kを求めるには、 1 s tコーン内でクロックがあれば、 ( a) クロック— 1 s t F F c kァクティブ条件のパスを求め、 2 n d F Fがあれば、 （b) ノ、。ス F F 2 o u t→l s t F F c kァクティブ条 件のパスを求める。 2 n dコーンでは、 （ c ) クロック→パス F F 1 c kアクティブのパスを求める。 F Fを通るパスは、 （a ) のパス活性化 条件と （b) のパス活性化条件の a n dが 0でない時に、 有効となる。 図 1 4は、 出力ディ レイ用、 タイ ミ ングルール用共に、 タイ ミ ングを 決める F Fのクロック端子 （前者は、 パス F F 1のクロック端子， 後者 は到達点） から 2番目の F Fまでを考慮したが、 より一般的に 2 n分周 クロックを作る n個の F Fを扱う場合にも、 同様にしてパス活性化条件 を連鎖的に a n dしてゆけば全体のパスの有効条件は求めることができ る。
以上により求めた有効パスをディ レイ測定パスファイル 1 04に出力 してこのステップは終了する。
3. 2. 4 ステップ 1 4 : 活性化条件作成
このステップは、 ステップ 1 3で有効パスの判定に用いたパス活性化 条件のすべての 0 rをとるという方法を用いずに行う。 パス活性化条件 の 0 rを取る方法では、 処理時間が犬であるため、 一括して活性化条件 を求める方法を示す。 活性化条件は、 タイミ ングルールの作成のために 用いるため、 クロック〜 1 s t F Fまでのクロック活性化条件と入力〜 1 s t F Fまでのデータ活性化条件の作成からなる。
クロック活性化条件の作成方法を図 1 5に示し、 以下に述べる。 この 方法は、 有効パスの判定条件を求めるのと同様に、 F F間のコーンの活 性化条件を連鎖的に a n dしていく。 これまでと同様に、 2 n d F Fま でしかない場合を求める。 n t h F Fへの拡張もこれまでと同様に容易 である。
クロック活性化条件は、 図 1 5の式 1 2 1に示すように、 1 s tコ一 ンの入力にクロック C Kがある場合の 1 s tコーンの活性化条件と 2 n d F F考慮の活性化条件からなる。
1 s tコーンの活性化条件は、 1 s t F Fが立ち上がりアクティブ
( o n) か立ち下がり o nか、 始点 C Kが立ち下がりか立ち上がりかで 4通りの条件がある。 式 1 22がその条件を示す。 いずれも同様である ので、 一番目の式のみを説明する。 これは、 1 s t F Fのクロックが立 ち上がり o nであるので、 1 s tコーンの論理関数を hとすると、 変化 前が 0すなわち h (C K=変化前の値） = 0で、 h (CK=変化後の 値） = 1の時に 1 s t F Fのクロック端子が立ち上がる。 したがって、 C K立ち上がり条件では、 n o t (h (CK= 0) ) a n d h ( C K = 1 ) = 1の時に 1 s t F Fがアクティブになる活性化が起こる。 これを示すのが、 式 1 2 2の第一式である。
2 n d F F考慮の活性化条件は、 2 n d F Fが o nしく 1 >、 かつ、 2 n d F Fの出力が変化して 1 s t F F c kが o nする条件く 2〉によ つて求める。 これを示したのが、 式 1 23である。 く 1 〉く 2 >は、 1 s tコーンと 2 n dコーンのおのおのについて式 1 24と 1 25によつ て求めることができる。 ここで注意しなければならないことは、 式 1 2 5では、 変化前の 2 ri d F Fの出力は Sとしており、 端子でクロックが 変化する時の内部の状態 Sが活性化条件に出現することである。 これが、 組み合わせ回路のみで活性化条件を求める場合と異なる点である。 図 1 6にクロック活性化条件の計算例を示す。 図 1 5に示す式によつ て、 順に 1 s tコーンの活性化条件と 2 n d F Fとして t r i 1を通過 するパスの活性化条件を求めた。 いずれも C Kが立ち上がり時のみ有効 で、 1 34と 1 3 5に示す式になる。
次に、 データ活性化条件の作成方法を図 1 7に示す。 データ活性化条 件は、 クロック活性化条件とは、 2 n d F Fを考慮しないことと、 変化 到達点の立ち上がり 立ち下がりを限定せず変化が起こる条件を求める ことが異なる。 従って、 クロック活性化条件、 図 1 5の 1 s tコーンの 活性化条件 1 22の立ち上がり時と立ち下がり時の条件の o rをとるこ とになる。 結局、 1 4 2に示すように、 入力 I N = 0の場合と I N = 1 の排他的論理和で表わされる。
3. 2. 5 ステップ 1 5 ： ディ レイ測定
このステップは、 T r . 回路 1 02を入力して、 ステップ 1 4により 作成したディ レイ測定パス 1 04の有効パスのディ レイを、 トランジス 夕レベルのスタティ ックディ レイ測定ツールにより測定する。 求めたデ ィレイをディ レイファイル 1 06へ格納する。 トランジスタレベルのス タティ ックディ レイ測定ツールは、 公知のものがあり、 それを利用する 3. 2. 6 ステップ 1 6 : タイミ ング特性生成
このステップは、 図 4のモデル化方法で述べた方法を、 ディ レイファ ィル 1 0 6、 F F夕イミ ングルール 1 07、 および活性化条件 1 05を 元に、 各端子について行い、 図 6に示すタイ ミ ング特性ライブラリ 1 0 8を生成するステップである。
タイ ミ ングパラメタについては、 各入力の各 I s t F Fについて、 d e 1 a y (クロック〜.l s t F F c k) 32と d e l a y (入力〜 i s t F F d ) 33のスキュー（信号のタイミ ングのずれ）を計算し、 このス キューと F Fタイ ミ ングルールから、 図 4に示す入力のタイミ ングパラ メタを計算する。 同時に、 活性化条件 1 0 5を元に図 4のルール適合条 件を作成して、 適合条件とともに図 6の 5 5と 5 6に示す記述をタイミ ング特性ライブラリ 1 0 8に出力する。
出力ディ レイについては、 ディ レイファイル 1 0 6を元に、 図 4に示 すように最大パスディレイ値を計算し、 図 6に示す出力ディ レイ記述 5 7をタイ ミ ング特性ライブラリ 1 0 8に出力する。
できあがった、 夕イミ ング特性ライブラ リは、 図 6の 5 1 〜 5 3を自 動付加もしくは、 人手付加して、 機能モデルと共にタイミ ング検証用の モデルとして使われる。 タイ ミ ング特性ライブラリの使用の形態は、 4 . にて述べる。
4 . タイ ミ ング特性ライブラリの使用形態
本発明の方法で生成されたタイミ ング特性ライブラリ 1 0 8の使用形 態の一例を図 1 8に示す。
図 1 8 ( a ) は、 システム L S I シミュレーション形態のイメージ図 を示す。 システム L S I は、 C P Uコア、 D M A C、 夕イマなどの既存 設計論理を L S I 内にモジュールとして組み込み、 新規設計論理を付加 して作成する。 システム L S Iをシミュレ一ションで検証時には、 C P Uコア 1 5 6の例で示すように、 既存のモジュールは、 機能モデルの上 位階層に本発明で生成したタイ ミング特性を付加してシミ ュ レーショ ン を行う。
この時、 機能モデルの出力結果にディ レイを付加するのが出力ディ レ ィ部 1 5 1 1であり、入力された信号がタイ ミ ングルールに適合するの かをチヱックするのがタイミ ングルールチヱック部 1 5 1 2である。 タ イ ミ ングルールチヱ 、 ク部によりタイミ ング違反が検出された時には、 タイ ミ ングエラーが表示され、 この結果を元に設計者は、 設計回路の見 直しを行う。
タイ ミ ング特性ライブラリのシミ ユレーショ ン処理を図 2 5と図 2 6 に示す。 シミ ュレーショ ンは、 一般に単位時間を設定してこの単位時間 ごとに行われる。 図 2 5 と図 2 6は、 この単位時間内でのシミュレーシ ョン処理である。
まず、 2 6 1でモジユール全体、 および機能モデルィンスタンスの入 出力端子の値の変化を検出し、 値が変化していれば 2 6 3以下の処理を 行い、 無変化時には図 2 6の B以下を処理する。
2 6 3以下の処理を述べる。 2 6 3では、 下位階層の機能モデルを呼 び出し （ 2 6 3 1 ) 、 機能モデルのシミ ュレーシ ョ ンを行い （ 2 6 3 2 ) 、 最後に機能モデルの出力端子へ値を登録する。 2 6 4でタイ ミ ン グルールチェック部を参照し、 まず、 ルール適合条件が満足するかをチ エックする （ 2 6 5 ) 。 満足していれば、 セッ トアップタイムとホール ドタイムのチェック （ 2 6 6 ) を行い、 夕ィ ミ ングルール違反であれば ( 2 6 7 ) . エラーメ ッセージを画面に出力し、 夕イ ミ ングルール違反 でなければ図 2 6の B以下の処理を行う。
図 2 6の B以下の処理を述べる。 これは出力ディ レイ処理である。 ま ず、 出力ディ レイ部を参照し （ 2 6 9 ) 、 機能モデルの出力が前回変化 した時刻が現在よりディ レイ値時間前であれば .（ 2 6 2 1 ) 、 モジュ一 ル全体の出力端子へ値を登録し 1単位時間の処理は終了する。 そうでな ければ 1単位時間の処理は終了する。
以上により、 新規設計論理回路とモジュール間、 またはモジュール間 のタイ ミ ングのチェックが可能となる。 すなわち、 各モジュールのモデ ルに組み込まれているタイ ミ ングルールチヱック部によりタイミ ング違 反が検出された時には、 タイ ミ ングエラーが表示され、 この結果を元に 設計者は、 設計回路の見直し、 または、 モジュール間へのバッファ付加 などを行う。
システム L S I シミ ュレーショ ン時のシステム構成を、 図 1 8 ( b ) に示す。 モジュールライブラリ 1 5 2と新規設計論理回路デ一夕 1 5 3 の設計データ、 および入力波形データ 1 5 5を、 HD L(H a r d w a r e D e s c r i p t i o n L a n g u a g e ノヽ一ドゥエァ記述言 語） シミュレー夕に入力することにより、 シミュレーショ ン結果とタイ ミングエラーが出力される。 生成したタイミ ング特性ライブラリ と機能 モデルライブラリは、 それぞれ個別に、 または統合したモジュールライ ブラリとして記憶媒体に記憶される。
5. 第 2の実施例
図 1 9に第 2の実施例を示し、 以下に述べる。
図 1 9に示すのは、 図 1 5に示すクロック活性化条件の作成の 2 n d F F考慮の活性化条件 1 23の計算において、 式 1 2 3に含まれるく 2〉 の計算からある条件のパスを除外する方法である。 図 1 6の回路を例に して除外する条件を説明する。
図 1 6のパス 1 3 3が活性化される時、 パス 1 3 7も同時に活性化し て、 ゲート 1 3 8の入力が 2つとも †変化するために、 F F 1のクロッ ク端子が†変化するケースがある。 これは、 F Fを通るパスが、 1 s t コーン 1 31内のクロックの変化によって助けられて変化を伝えるパスで ある。 しかしながら、 通常このようなクロックとの同時変化を起こすパ スは抑制されており、 特に順序回路を通るパスと、 タイミ ングを決める クロックとのパスの同時変化があるとタイミ ング設計が難しくなる。 こ れはスタティ ックにパスを見ているために判定できない f a 1 s e p a t hと考えてもよいケースが多い。
上記の理由で、 ここで述べる活性化条件は、 式 1 2 3の中の < 2 >か らクロックとの同時変化によって起こるパスを除外する方法である。 このような同時変化を起こすパスを除外するには、 < 2 >の条件を、 クロックが立ち上がりであろうと、 立下がりであろうと、 成り立つ条件 にすればよい。 すなわち、 式 1 2 5を式 1 6 1に変更する。 これにより. 図 1 6の回路例による S 1を通るパスの 2 n d F Fの活性化条件は、 式 1 6 2に示す通りとなる。 この条件は、 S 2 = 0でないと成立しない。 すなわち、 ゲート 1 3 9において、 S 2 = 0にすることにより、 ノヽ。ス 1 3 7を抑制しているのである。
上記に示す方法か、 図 1 5で示した方法のどちらがよいかは、 スタテ ィ ックに回路を解析しても解は得られない。 設計回路の性質による。 実 際の実施状況では、 どちらの選択とするかを回路毎に設計者に選択の余 地がある。 この実施は、 よく見られる方法、 すなわち、 制御ファイルで システム実行制御を行うことになる。 この詳細は省略する。
6 . 第 3の実施例
図 2 0に第 3の実施例を示し、 以下に述べる。
この実施例は、 ディ レイ測定指示情報を、 第 1の実施例を示す図 1で ディレイ測定パス 1 0 4であったものを、 ディ レイ測定用テストパター ン 1 0 9に変え、 同時にこれを生成する処理として、 ディ レイ測定用テ ス トパターン生成 1 7に変更し、 ディ レイ測定方法を T r . 回路レベル のダイナミ ックなシミュレーション方法に変更する。
テス トパターンは、 パスごとに存在し、 図 1 3に示すパス活性化条件 を満たすパターンである。
例えば、 図 1 3 ( a ) の例では C 1 = 0かつ C 2 = 1に初期設定する パターンと C K Iを初期値 0からディ レイ測定時に 1に立ち上げるバタ 一ンである。 ディ レイ測定時は、 内部信号も含んで、 シミュレーショ ン 前に C l， C 2を上記のパターンに設定し、 C K Iを 0から 1に立ち上 げるパターンをシミ ユレーショ ンに印加してディ レイを測定する。 図 1 3 ( b ) に示す F Fを通過するパターンは、 各コーンの活性化条件を同 様にして変更する。 さらに、 中間の F F (この図では、 t r i 1 ) の出 力 S 1を変化の初期値に設定し （この回路例では、 0 ) 、 F Fの入力を クロック端子 C 1がァクティブになった時に S 1に変化後の値になるよ うに設定する。
上記の方法は、 関連する回路のみに初期設定、 および変化後の設定を 行うので、 他の回路の影響は少なく、 全体回路のシミュレ一ションに比 ベて、 処理時間は問題とならない。
7 . 第 4の実施例
図 2 1 に第 4の実施例を示し、 以下に述べる。
この実施例も、 第 3の実施例と同じくダイナミ ックなシミュレーショ ンによりディ レイ測定を行うアプローチである力 第 3の実施例と異な り、 入力波形 1 0 0 1を与え、 活性化条件を元に、 活性化条件が満足す る時間を自動的に決定する （ディ レイ測定時間決定 1 8 ) 。 但し、 活性 化条件は、 内部信号も含むため、 内部信号のスムージング 1 7 2 , すな わち活性化条件に含まれる内部信号が 0の場合と 1の場合の論理和演算 を全ての内部信号について行い、 端子の活性化条件 1 7 1を元に時間を 決定する。
8 . 第 5の実施例
図 2 2に第 5の実施例を示し、 以下に述べる。
この実施例は、 T r . 回路の信号名と機能モデルの信号名が異なる場 合に、 T r . 回路の信号名を人手で修正しなければ図 1 8で示した、 シ ミュレーションが実現できないという問題を解決するための実施例であ る。 特に、 活性化条件に内部信号を含む場合には、 人手で修正する工数 が大であり、 この方法は有効となる。 活性化条件は、 図 1 0に示した、 反点が、 F Fの出力 /マルチドライブ信号/ V C C Z G N D /浮きであ る場合と、 クロック活性化条件で 2 n d F Fを考慮した場合に、 多数起 こりうる。
この実施例は、 図 1のステップ 1 4に活性化条件で使用されている T r . 回路の信号名を出力する処理を付け加え、 1 0 0 4のステップに変 更する。 ステップ 1 0 0 4は、 活性化条件 1 0 5と使用されている T r . 回路信号 1 0 0 5を出力する。 次に、 T r . 回路信号に対応する、 機能 モデル内の信号名を人手で入力し、 T r . 回路一機能モデル信号対応表 1 0 0 6を作成する。 最後に、 他の入力ファイル 1 0 6、 1 0 7と共に、 1 0 0 6を入力として、 タイ ミ ング特性生成 1 8 1を実行する。 タイ ミ ング特性生成 1 8 1は、 タイ ミ ング特性ライブラリ 1 8 2を出力時に、 活性化条件に出現する T r . 回路信号名を、 機能モデルの信号名に変換 して、 1 8 2を出力する。
9 . 第 6の実施例
図 2 3に第 6の実施例を示し、 以下に述べる。
この実施例は、 F Fタイ ミ ングルール 1 0 7を自動で計算する処理を これまでの実施例に追加した例である。
この実施例は、 ディ レイ測定パス探索 1 3でディ レイ測定パスを探索 すると同時に、 関連する 1 s t F Fの入出力端子情報も認識し、 ディ レ ィ測定パス · 1 s t F F 1 0 0 2に出力する。 その後、 ディ レイ測定と 共に 1 s t F Fの入出力端子情報を元に、 F F夕イ ミ ングルール 1 0 7 も測定する。 この測定方法は、 少なくともシミュレーションを使う方法 は公知例があり、 ここでは省略する。
1 0 . 第 7の実施例
図 3 4にモジュールを含むシステム全体シミ ュレ一ションの第 7の実 施例を示す。 図 3 4 ( a ) にシミ ュレーショ ンのシステム構成を示す。 特性抽出装置 1 0が作成するモジュール特性 2 2は ( 1 ) 独立したタイ ミ ング活性化条件用論理
( 2 ) モジュール端子に直接設定してあるタイ ミ ング情報
( 3 ) タイ ミ ング属性を分離するノ一ド分離回路
等を備えた構造上の特徴より、 モジュール機能 2 1 とは全く独立した論 理階層としてライブラリ化出来る。 これは従来のライブラリデータの表 現上の分離とは異なり、 論理階層の一部なので、 後処理等で論理シミュ レ一夕に適合する形式に変更する必要がない。 又、 モジュール機能の表 現方法も、 特性情報を考慮する必要が全くないため自由度が極めて高い。 図 3 4 ( b ) にシステム全体回路のシミュレ一ション形態の例を示す。 既存の M P Uやメモリ等のモジュールを搭載し、 新規のランダム論理を 付加した全体回路において、 システムクロック 1 1 0とランダム論理部 からのデータ 1 1 1や他のモジュールからのデータ 1 1 2の時間差と、 セッ トアツプゃホールドの特性情報とが比較 1 0 3され、 違反がある場 合はシミュレーション結果 4 0の中にエラ一が表示される。 このとき違 反をチェックしなくてよい状態であるかタイ ミ ング活性化条件用論理が 演算し、 もしチェック しなくてよい状態であれば、 疑似エラ一を抑止す る。
本発明のモジュール特性表現手法と動作記述や機能記述と組み合わせ ることにより、 高速で高精度なシミュレーションが可能になる。 産業上の利用可能性
以上のように、 本発明によれば、 従来に比べ、 大規模回路モジュール のタイ ミ ング検証を高速に精度よく行うことができるタイミング特性ラ イブラリを提供可能である。 従来のタイ ミ ング検証方法で、 モジュール をセルレベルのタイ ミ ング付ライブラリの集合体として扱うと、 シミュ レーションにてタイ ミ ング検証を行う時には、 シミュレーション処理時 間が大であり、 また、 シミ ュレーショ ンの高速化のために、 モジュール を機能モデル +モジュール全体のタイ ミ ングで表現する時には、 モジュ ール全体のタイ ミ ングを自動抽出する方法はなく、 人手に頼っていたた め、 工数が大であり、 かつ精度が落ちるという問題を本発明は克服して いる。 本発明は、 この問題を解決するための方法であり、 これにより、 モジュール全体のタイ ミ ングをタイミ ング特性ライブラリとして、 精度 よく高速に抽出することができ、 ひいては、 タイ ミ ング検証時に高速に 精度よい検証方法を提供することができる。 さらに、 生成されたタイミ ング特性ライブラリにはタイ ミ ングルールの適合条件を含むため、 モジ ユールに関与しないデータ変化時には疑似エラ一を抑えることができる ため、 検証工数の削減が可能となる。

Claims

請 求 の 範 囲
1 . トランジスタ回路からタイ ミ ング特性を抽出し、 タイミ ング特性ラ ィブラリを生成する方法であって、
前記トラ ンジスタ回路データを元にゲートを抽出し、
出力のタイ ミ ングを決定する最終段のフリ ップフロップ（ 1 a s t F F )、 入力が最初に到達するフリ ップフロップ（ 1 s t F F )をそれぞれ前 記ゲート抽出結果より求め、
前記 1 s t F Fへ到達する、 および前記 1 a s t F Fを通るディ レイ 測定パスを探索し、
出力ディ レイと、 入力のタイミ ングルールを求めて、 タイミ ング特性 ライブラリを生成することを特徵とする トランジスタ回路のタイ ミ ング 特性抽出方法。
2 . 前記 1 s t F Fへ到達する、 および前記 1 a s t F Fを通るディ レ ィ測定パスを探索する処理が、
前記トランジスタ回路の入力端子（ I N )、 出力端子（O U T )、 および、 クロック端子（C K )を元に、 前記 I Nからファンァゥト側に最初に到達 するクロック同期 F F ( 1 s t F F ) 、 前記 O U Tからファンィン側に 最初に到達するクロック同期 F F ( 1 a s t F F ) 、 前記 I Nから前記 1 st F Fまでの全経路上の回路 （ 1 s t F Fのデータ関連回路） ， およ び前記 C Kから前記 1 a s t F Fを通過して前記 0 U Tまでの全経路上 の回路 （ 1 a s t F Fの関連回路） を認識し、
前記認識した関連回路を元に、 前記 C Kから前記 1 s t F F、 前記 I
Nから前記 1 st F F、 および、 前記 C Kから前記 0 U Tまでのディ レイ 測定パスを探索する処理であることを特徴とする請求の範囲第 1項記載 の卜ランジスタ回路のタイ ミ ング特性抽出方法。
3 . 前記出力ディ レイと、 入力のタイ ミ ングルールを求める処理が、 前記認識した関連回路を元に、 前記 C Kの信号変化が前記 1 st F Fに 伝搬する条件 （クロック活性化条件） と前記 I Nの信号変化が前記 1 s t F Fに伝搬する条件 （データ活性化条件） からなる活性化条件を作成 し、
前記トランジスタ回路データと前記探索したディ レイ測定パスを元に、 ディ レイを測定し、
前記測定されたディ レイ値、 F Fタイ ミ ングルール、 および前記活性 化条件を元に、 前記 I Nの前記 C Kに対するタイ ミ ングルール、 タイ ミ ングルールをチヱックするルール適合条件、 前記 O U Tの前記 C Kに対 する出力ディ レイを生成する処理であることを特徵とする請求の範囲第
1項記載のトランジスタ回路のタイ ミング特性抽出方法。
4 . 前記トランジス夕回路データを元にゲートを抽出する処理が、 トライステー トゲー トも対象とすることを特徴とする請求の範囲第 1 項記載のトランジスタ回路のタイ ミ ング特性抽出方法。
5 . 前記フリ ップフロップ（F F )の他に、 トライステートゲートも同様 に対象とすることを特徴とする請求の範囲第 1項乃至第 3項のいずれか に記載の卜ランジス夕回路のタイ ミ ング特性抽出方法。
6 . モジュールの夕イ ミ ング特性ライブラ リを記録したコンピュータ読 み取り可能な記憶媒体であって、
前記モジュールの入出力端子情報に対応付けて、 出力ディ レイと入力 のタイミ ングルールをそれぞれ記憶し、
前記モジュールの入出力端子情報に対応付けて、 下位階層の機能モデ ルを呼び出す情報を記憶したことを特徴とするコンピュータ読み取り可 能な記憶媒体。
7 . モジュールのタイ ミ ング特性ライブラリを記録したコンピュータ読 み取り可能な記憶媒体であつて、
前記タイ ミ ング特性ライブラリは、
前記モジュールの入出力端子を記録し、
前記モジユールの入力端子と、 1 s t F Fのセッ 卜アップタイムと、 ホールドタイムとを対応付けて記憶し、
クロック信号と入力端子のペアに対して、 ルール適合条件を記憶し、 タイ ミ ングルールチヱック部を記憶し、
前記モジュールの出力端子と、 1 a s t F Fを通って出力端子までの 最大のディ レイとを対応付けて記録し、
前記モジュールの機能モデルを下位階層として呼び出すべきィンスタ ンス記述を記憶し、
前記モジュールの入力端子をィンスタンス記述の入力端子に接続し、 インス夕ンス記述の出力端子に該ディ レイを付けて前記モジュールの出 力端子に接続する出力ディ レイ部を記録したことを特徴とするコンビュ —タ読み取り可能な記憶媒体。
8 . 既存の部品設計資産（モジュール）の機能モデルライブラリ と、 該モ ジュールのタイ ミ ング特性ライブラリと、 新規設計論理回路データと、 及び入力波形データとを回路シミュレ一夕に入力して、
新規設計論理回路とモジュール間、 またはモジュール間のタイ ミ ング をチェックして、
タイ ミ ング違反箇所を表示することを特徴とする L S Iの設計方法。
9 . トランジスタ回路データから、 該トランジス夕回路のタイミ ング特 性を抽出し、 タイミング特性ライブラリを生成する方法であって、 前記トランジスタ回路を元にゲート · F F (フリ ップフロップ） 回路 を復元し、
前記復元されたゲート · F F回路と、 あらかじめ指定されているタイ ミ ング特性を抽出すべき入力端子（ I N)、 出力端子（OUT )、 および、 クロック端子（C K)を元に、 前記 I Nからファ ンァゥ ト側に最初に到達 するクロック同期 F F ( 1 s t F F ) 、 前記 0 UTからファンィン側に 最初に到達するクロック同期 F F ( 1 a s t F F ) 、 前記 I Nから前記 1 stF Fまでの全経路上の回路 （ 1 s t F Fのデータ関連回路） ， およ び前記 CKから前記 I a s t F Fを通過して前記 OUTまでの全経路上 の回路 （ 1 a s t F Fの関連回路） を前記 I s t F Fノ l a s t F Fと 関連回路として認識し、
前記認識した関連回路を元に、 前記 C Kから前記 1 s t F F、 前記 I Nから前記 1 stF F、 および、 前記 C Kから前記 0 UTまでのディ レイ 測定パスを探索し、
前記認識した関連回路を元に、 前記 C Kの信号変化が前記 1 stF Fに 伝搬する条件 （ク口ック活性化条件） と前記 I Nの信号変化が前記 1 s t F Fに伝搬する条件 （データ活性化条件） からなる活性化条件を作成 し、
前記トランジス夕回路データと前記探索したディ レイ測定パスを元に、 ディ レイを測定し、
前記測定されたディ レイ値、 F Fタイミ ングルール、 および前記活性 化条件を元に、 前記 I Nの前記 C Kに対するタイ ミ ングルール、 タイ ミ ングルールをチヱックするルール適合条件、 前記 OUTの前記 C Kに対 する出力ディ レイを含むタイ ミ ング特性ライブラリを生成することを特 徵とする トランジスタ回路のタイミ ング特性抽出方法。
1 0. モジュールのタイ ミ ング特性ライブラリを記録したコンピュ一夕 読み取り可能な記憶媒体であつて、
前記タイミ ング特性ライブラリは、
前記モジュールの入力端子からフアンァゥ ト側に最初に到達するク口ッ ク同期 F Fを 1 s t F Fとして、 全ての 1 s t F F候補に対して入力の セッ トアップタイムと、 ホールドタイムを求めた内で、 それらの最大値 を前記入力端子に対応付けて記録し、
前記各 1 s t F F候補に対応付けて、 クロックの変化が該 1 s t F F候 補に到達する活性化条件と、 入力の変化が該 1 s t F F候補に到達する 活性化条件とを記録し、
前記モジュールの出力端子からフアンィン側に最初に到達するクロック 同期 F Fを 1 a s t F Fとして、 前記モジュールのクロック端子から該 1 a s t F Fを通って、 前記モジュールの出力端子までのディレイの内 最大のディ レイを前記出力端子に対応付けて記録し、
たことを特徴とするモジュールのタイミ ング特性ライブラリを記憶し たコンピュータ読み取り可能な記憶媒体。
1 1. トランジスタ回路データ、 該トランジスタ回路内の PMO S/N
MO S区分と電源 ZGND (グラウンド） 信号を指示する補助情報、 お よび内部の F F回路のセッ 卜アップ 'ホールドタイム （F Fタイ ミ ング ルール） から、 該トランジスタ回路の夕イ ミ ング特性を抽出し、 夕イ ミ ング特性ライブラリを自動生成する方法であって、
該トランジスタ回路と該補助情報を元にゲ一ト · F F (フリップフロ ップ、 （ここではトライステ一ト素子も含む） ） 回路を復元し （ステツ プ 1 1 ) 、
該ゲ一 ト · F F回路と、 あらかじめ指定されているタイミ ング特性を 抽出すべき入力端子、 出力端子、 および、 クロック端子 （以下、 I N, OUT, C Kと略す） を元に、 該 I Nからファンァゥ ト側に最初に到達 するクロック同期 F F ( 1 s t F F) 、 該 0 U Tからファンィン側に最 初に到達するクロック同期 F F ( 1 a s t F F ) 、 該 I Nから該 1 s t F Fまでの全経路上の回路 （ 1 s t F Fのデータ関連回路） ， および該 CKから該 l a s t F Fを通過して該 0 UTまでの全経路上の回路 ( 1 a s t F Fの関連回路） を I s t F F/ I a s t F Fと関連回路と して認識し （ステップ 1 2 ) 、
該関連回路を元に、 該 C Kから該 1 s t F F、 該 I Nから該 1 s t F F、 および、 該 C Kから OUTまでの全てのパスディ レイを測定するた めのディ レイ測定用テストパターンを作成し （ステップ 1 7) 、 該関連回路を元に、 該 C Kの信号変化が該 1 s t F Fに伝搬する条件 (クロック活性化条件） と該 I Nの信号変化が該 1 s t F Fに伝搬する 条件 （データ活性化条件） からなる活性化条件を作成し （ステップ 1 4 ) 、
該トランジスタ回路データとステップ 1 7で作成したディ レイ測定用 テストパターンを元に、 ディ レイ測定装置によりディレイを測定し （ス テツプ 1 5 ) 、
測定されたディ レイ値、 該 F Fタイミ ングルール、 および該活性化条 件を元に、 該 I Nの該 C Kに対するタイ ミ ングルール、 タイ ミ ングルー ルをチェックするルール適合条件、 該 OUTの該 C Kに対する出力ディ レイを含むタイミ ング特性ライブラリを生成する （ステップ 1 6 ) こと を特徴とする トランジスタ回路のタイミ ング特性抽出方法。
1 2. トランジスタ回路データ、 該トランジス夕回路内の PMO S /N MO S区分と電源/ GND (グラウンド） 信号を指示する補助情報、 お よび内部の F F回路のセッ トアップ · ホールドタイム （F Fタイ ミ ング ルール） から、 該トランジス夕回路のタイミ ング特性を抽出し、 夕イ ミ ング特性ライブラリを自動生成する方法であって、
該卜ランジスタ回路と該補助情報を元にゲ一ト · F F (フリ ップフロ ップ、 （ここではトライステート素子も含む） ） 回路を復元し （ステツ プ 1 1 ) 、 該ゲート · F F回路と、 あらかじめ指定されているタイミ ング特性を 抽出すべき入力端子、 出力端子、 および、 クロック端子 （以下、 I N, OUT, C Kと略す） を元に、 該 I Nからファ ンァゥ ト側に最初に到達 するクロック同期 F F ( 1 s t F F ) 、 該 OUTからファンイン側に最 初に到達するクロック同期 F F ( 1 a s t F F ) 、 該 I Nから該 1 s t F Fまでの全経路上の回路 （ 1 s t F Fのデータ関連回路） ， および該 CKから該 l a s t F Fを通過して該 0 U Tまでの全経路上の回路 ( 1 a s t F Fの関連回路） を 1 s t F F / 1 a s t F Fと関連回路と して認識し （ステップ 1 2 ) 、
該関連回路を元に、 該 C Kの信号変化が該 1 s t F Fに伝搬する条件 (クロック活性化条件） と該 I Nの信号変化が該 1 s t F Fに伝搬する 条件 （データ活性化条件） からなる活性化条件を作成し （ステップ 1 4 ) 、
該活性化条件とあらかじめ作成された該トランジスタ回路の端子に対 するテス トパターン列から、 ディ レイを測定する時間を自動的に決定し (ステップ 1 8) 、 決定された時間と該テストパターン列、 および該ト ランジスタ回路データから、 ディ レイ測定装置によりディ レイを測定し (ステップ 1 5) 、
測定されたディ レイ値、 該 F Fタイ ミ ングルール、 および該活性化条 件を元に、 該 I Nの該 C Kに対するタイ ミ ングルール、 夕イ ミ ングルー ルをチヱックするルール適合条件、 該 0 U Tの該 C Kに対する出力ディ レイを含むタイミ ング特性ライブラリを生成する （ステップ 1 6 ) こと を特徴とする トランジスタ回路のタイ ミ ング特性抽出方法。
1 3. トランジスタ回路データ、 該トランジスタ回路内の PMO SZN MO S区分と電源 /GN D (グラウンド） 信号を指示する補助情報、 お よび内部の F F回路のセッ トアップ 'ホールドタイム （F Fタイ ミ ング ルール） から、 該トランジスタ回路のタイミ ング特性を抽出し、 夕イミ ング特性ライブラリを自動生成する方法であって、
該トランジス夕回路と該補助情報を元にゲ一ト * F F (フリ ップフロ ップ、 （ここではトライステート素子も含む） ） 回路を復元し （ステツ プ 1 1 ) 、
該ゲー ト * F F回路と、 あらかじめ指定されている夕イ ミ ング特性を 抽出すべき入力端子、 出力端子、 および、 クロック端子 （以下、 I N, OUT, C Kと略す） を元に、 該 I Nからファンァゥ ト側に最初に到達 するクロック同期 F F ( 1 s t F F ) 、 該 O UTからファンイン側に最 初に到達するクロック同期 F F ( 1 a s t F F ) 、 該 I Nから該 1 s t F Fまでの全経路上の回路 （ 1 s t F Fのデータ関連回路） ， および該 CKから該 l a s t F Fを通過して該 0 U Tまでの全経路上の回路 ( 1 a s t F Fの関連回路） を I s t F FZ l a s t F Fと関連回路と して認識し （ステップ 1 2 ) 、
該関連回路を元に、 該 C Kから該 1 s t F F. 該 I Nから該 1 s t F F、 および、 該 CKから 0 UTまでの全てのディ レイ測定パスを探索し (ステップ 1 3 ) 、 該関連回路を元に、 該 C Kの信号変化が該 1 s t F Fに伝搬する条件 （クロック活性化条件） と該 I Nの信号変化が該 1 s t F Fに伝搬する条件 （データ活性化条件） を作成し活性化条件ファ ィルに出力し、 同時に活性化条件に現われる該トランジスタ回路内の信 号名を T r . 回路信号フアイルに出力し （ステップ 1 0 04) 、
該 T r . 回路信号ファイルを元に、 該トランジスタ回路内の信号名と- タイ ミング特性ライブラリを使用する該トランジスタ回路の機能モデル 内の信号名との対応を表わす T r . 回路 -機能モデル信号対応表を人手 で作成し
該トランジスタ回路データと該ディ レイ測定パスを元に、 ディ レイ測 定装置によりディ レイを測定し （ステップ 1 5 ) 、 測定されたディ レイ値、 該 F Fタイミ ングルール、 該活性化条件ファ ィル、 および、 該 T r . 回路一機能モデル信号対応表を元に、 該 I Nの 該 C Kに対するタイ ミ ングルール、 夕イ ミ ングルールをチヱックするル ール適合条件、 該 0 U Tの該 C Kに対する出力ディ レイを含むタイ ミ ン グ特性ライブラリを、 該機能モデル内の信号名でルール適合条件を表現 して生成する （ステップ 1 6 1 ) ことを特徴とする トランジスタ回路の タイ ミ ング特性抽出方法。
1 4. トランジスタ回路データ、 該トランジスタ回路内の PMO S /N MO S区分と電源 ZG N D (グラゥンド） 信号を指示する補助情報、 お よび内部の F F回路のセッ トアップ ·ホールドタイム （F Fタイ ミ ング ルール） から、 該トランジスタ回路のタイ ミ ング特性を抽出し、 タイ ミ ング特性ライブラリを自動生成する方法であって、
該トランジス夕回路と該補助情報を元にゲー卜 · F F (フリ ップフロ ップ、 （ここではトライステート素子も含む） ） 回路を復元し （ステツ プ 1 1 ) 、
該ゲート · F F回路と、 あらかじめ指定されているタイ ミング特性を 抽出すべき入力端子、 出力端子、 および、 クロック端子 （以下、 I N, O U T, C Kと略す） を元に、 該 I Nからファンァゥ 卜側に最初に到達 するクロック同期 F F ( 1 s t F F) 、 該 0 U Tからファ ンィン側に最 初に到達するクロック同期 F F ( 1 a s t F F ) 、 該 I Nから該 1 s t F Fまでの全経路上の回路 （ 1 s t F Fのデータ関連回路） , および該 C Kから該 l a s t F Fを通過して該 0 U Tまでの全経路上の回路 ( 1 a s t F Fの関連回路） を I s t F F/ l a s t F Fと関連回路と して認識し （ステップ 1 2 ) 、
該関連回路を元に、 該 C Kから該 1 s t F F、 該 I Nから該 1 s t F F、 および、 該 C Kから O U Tまでの全てのディ レイ測定パスを探索し. 同時に 1 s t F Fの端子に接続する信号を認識し （ステップ 1 9 ) 、 該関連回路を元に、 該 C Kの信号変化が該 1 s t F Fに伝搬する条件 (クロック活性化条件） と該 I Nの信号変化が該 1 s t F Fに伝搬する 条件 （データ活性化条件） からなる活性化条件を作成し （ステップ 1 4 ) 、
該トランジス夕回路データとステップ 1 3で探索したディ レイ測定パ スを元に、 ディ レイ測定装置によりディ レイを測定し、 同時に 1 s t F Fの端子情報を元に 1 s t F Fの夕イ ミ ングルールを算出し （ステップ 1 5 ) 、
測定されたディ レイ値、 該 F Fタイ ミングルール、 および該活性化条 件を元に、 該 I Nの該 C Kに対するタイミ ングルール、 夕イ ミングルー ルをチェックするルール適合条件、 該 O U Tの該 C Kに対する出力ディ レイを含むタイ ミ ング特性ライブラリを生成する （ステップ 1 6 ) こと を特徴とする トランジスタ回路のタイ ミ ング特性抽出方法。
1 5 . M O S トランジス夕回路データを元に、 ゲー卜回路データを抽出 する方法において、
M O S トランジスタ回路データを互いにソースまたはドレイン同士を 接続する M O S 卜ランジス夕のグループ （ゲート抽出基本単位） に分割 する第 1ステップと、
前記各ゲート抽出基本単位に対し、 該基本単位内の全 M O Sの有効方 向を決定する第 2ステップと、
前記ゲート抽出基本単位を、 出力が同一のゲート群を構成する M O S 群 （同一出力ゲートグループ） に分割する第 3ステップと、
前記同一出力ゲートグル一プを 1個のゲートを構成する単位 （ゲート 構成単位） に分割する第 4ステップと、 前記ゲー ト構成単位毎に M O S トランジスタ群をゲ一卜回路に変換し. 該ゲ一ト回路データを出力する第 5ステップを備えることを特徵とする M O S トランジス夕回路からのゲ一ト抽出方法。
1 6 . 前記第 3ステップは、 ゲート出力点と前記ゲート抽出基本単位内 の論理値の発生源である論理ソースを決定する第 6ステップと、 前記基 本単位を同一出力ゲートグループへ分割する第 7ステップからなり、 前記第 6ステツプは、 M O Sのゲート端子との接続点をゲー卜出力点 の集合の初期値、 電源とグラウン ドを論理ソースの集合の初期値に設定 し、 新たなゲ一 ト出力点が探索されなくなるまでゲート出力点と論理ソ —スの探索を繰り返す処理であり、 該探索処理は、 前記第 2ステップで 決定された有効方向に沿った M O Sの経路を M O S トレース経路と定義 すると、 複数の異なる論理ソースからの M O S トレース経路が初めて交 差する点を新たなゲー卜出力点とし、 同時にこの交差点を新たな論理ソ —スとし、 該交差点をゲー 卜出力点と論理ソースの両方の集合に加える 処理であり、
前記第 7ステップは、 各ゲ一ト出力点に到達する M O S トレース経路 上の直前の論理ソースと該ゲ一卜出力点に囲まれた M O S群を同一出力 ゲートグループとして、 該基本単位を該同一出力ゲ一トグル一プに分割 することを特徴とする請求の範囲第 1 5項記載の M O S トランジスタ回 路からのゲート抽出方法。
1 7 . 前記第 4ステップは、 同一出力ゲートグループ內の各論理ソース からゲート出力点までの一つの M O S トレース経路上の M O S群を M O Sチェーンと定義すると、 前記同一出力ゲートグル一プを前記 M O Sチ エーンに分離する第 8ステップと、 前記 M O Sチヱ一ンをゲ一ト構成単 位に統合する第 9ステップからなり、
該第 9ステツプは、 論理ソースの論理値をゲート出力点まで転送する ための条件を転送条件と定義すると、 異なる論理ソースを持ち、 転送条 件が同時に成立しない 2つの M O Sチ X—ン （パートナチヱーン 1、 パ —トナチヱ一ン 2 ) をペアチェーンとして統合する処理と、
複数の前記ペアチェーンを統合し、 統合されたペアチェーン群を新た な一つのペアチヱ一ンとして再定義し、 統合されるペアチヱ一ンがなく なるまでペアチヱ一ンの統合を操り返す処理からなり、
前記ペアチェーンの統合は、 全てのペアチ.エーンの中で、 同一のパ一 トナチヱーン （S a m e P ) を持つペアチェーン群を新たなペアチヱ一 ンとして統合し、 新たなペアチヱーンのパートナチヱ一ン 1を前記 S a m e P、 パートナチェーン 2を統合前のペアチヱーン群における前記 S m a e Pのパ一卜ナチヱーン群とし、 新たなペアチヱ一ン群と統合され ていないペアチヱ一ン群を併せて、 ペアチェーンの新たな集合として再 定義する処理であり、
前記ペアチヱ一ンの統合を繰 返した結果、 最終的にできたペアチェ 一ンをゲ一 卜構成単位とすることを特徵とする請求の範囲第 1 5項記載 の M O S トランジスタ回路からのゲート抽出方法。
1 8 . 前記各ゲー ト抽出基本単位に対し、 該基本単位内の全 M O Sの有 効方向を決定する処理が、
ソースと ドレイン間で論理値 1または 0を伝搬するための論理的な方 向を決定する処理であることを特徴とする請求の範囲第 1 5項記載の M 0 S トランジスタ回路からのゲ一ト抽出方法。
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