JPH06174781A - 論理ｉｃのタイミングチェック方式 - Google Patents
論理ｉｃのタイミングチェック方式Info
- Publication number
- JPH06174781A JPH06174781A JP4326365A JP32636592A JPH06174781A JP H06174781 A JPH06174781 A JP H06174781A JP 4326365 A JP4326365 A JP 4326365A JP 32636592 A JP32636592 A JP 32636592A JP H06174781 A JPH06174781 A JP H06174781A
- Authority
- JP
- Japan
- Prior art keywords
- timing
- file
- logic
- check
- simulation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Logic Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Abstract
(57)【要約】 （修正有）
【目的】ＡＳＩＣのカスタマがメガマクロのピン境界に
おいてタイミングチェックができる。 【構成】ネットリスト・ファイル１は、ゲートレベルの
論理及び遅延を記述することによりメガマクロの内部状
態依存の出力論理，遅延を高精度での検証を可能にす
る。プローブ処理２はネットリスト・ファイル１の中の
メガマクロの境界状況をプローブするための指示をシミ
ュレータへ与える。シュミレータ４は一般の論理シミュ
レータで実遅延を扱えるものである。プローブ・インタ
フェース・ファイル５はシミュレーションの結果をコマ
ンドファイル３に従ってプローブされた結果でとして、
メガマクロの境界信号を変化点全時刻で記述する。最終
的にチェックツール７のメガマクロに入力される信号が
データシートタイミング定義ファイル６に記述された条
件に見合っているかをチェックし、見合っていない時刻
と信号についてタイミング・エラー８として出力する。
おいてタイミングチェックができる。 【構成】ネットリスト・ファイル１は、ゲートレベルの
論理及び遅延を記述することによりメガマクロの内部状
態依存の出力論理，遅延を高精度での検証を可能にす
る。プローブ処理２はネットリスト・ファイル１の中の
メガマクロの境界状況をプローブするための指示をシミ
ュレータへ与える。シュミレータ４は一般の論理シミュ
レータで実遅延を扱えるものである。プローブ・インタ
フェース・ファイル５はシミュレーションの結果をコマ
ンドファイル３に従ってプローブされた結果でとして、
メガマクロの境界信号を変化点全時刻で記述する。最終
的にチェックツール７のメガマクロに入力される信号が
データシートタイミング定義ファイル６に記述された条
件に見合っているかをチェックし、見合っていない時刻
と信号についてタイミング・エラー８として出力する。
Description
【０００１】
【産業上の利用分野】本発明は論理ＩＣのタイミングチ
ェック方式に関し、特にＬＳＩ設計におけるレイアウト
前及び後のタイミングチェックを行い場合に、複雑なタ
イミング制約条件を持つメガマクロの境界でのタイミン
グチェック方式に関する。
ェック方式に関し、特にＬＳＩ設計におけるレイアウト
前及び後のタイミングチェックを行い場合に、複雑なタ
イミング制約条件を持つメガマクロの境界でのタイミン
グチェック方式に関する。
【０００２】
【従来の技術】近年ＡＳＩＣの発展は著しく、ユーザへ
提供されるマクロブロックの規模も大きくなり１〜２Ｋ
Ｇ規模の標準的周辺ＬＳＩのマクロブロック化ばかりで
はなく、数１０ＫＧクラスのマイクロプロセッサをコア
とするＡＳＩＣマイコンも出現している。
提供されるマクロブロックの規模も大きくなり１〜２Ｋ
Ｇ規模の標準的周辺ＬＳＩのマクロブロック化ばかりで
はなく、数１０ＫＧクラスのマイクロプロセッサをコア
とするＡＳＩＣマイコンも出現している。
【０００３】ゲートアレイの普及と共にユーザロジック
部分のシミュレーション環境は着実に整備され高精度の
タイミングシミュレーションの実行が可能となってい
る。
部分のシミュレーション環境は着実に整備され高精度の
タイミングシミュレーションの実行が可能となってい
る。
【０００４】しかしながら、ＡＳＩＣマイコンのように
大規模なマクロブロックとユーザロジックを組み合わせ
て設計するＡＳＩＣの検証に同様の方法を採用しようと
すると、大規模マクロ（メガマクロ）の内部でタイミン
グエラーが発生し、トレースのためには論理全てを公開
しなければならない。
大規模なマクロブロックとユーザロジックを組み合わせ
て設計するＡＳＩＣの検証に同様の方法を採用しようと
すると、大規模マクロ（メガマクロ）の内部でタイミン
グエラーが発生し、トレースのためには論理全てを公開
しなければならない。
【０００５】しかも、ユーザブロックの検証と同等の精
度を追求すると膨大な処理時間が必要である。また一方
では、標準品として普及するデータシートの機能とタイ
ミングを満足するビヘイビア・モデルの適用も浸透して
きている。
度を追求すると膨大な処理時間が必要である。また一方
では、標準品として普及するデータシートの機能とタイ
ミングを満足するビヘイビア・モデルの適用も浸透して
きている。
【０００６】当モデルの適用目的は大規模マクロの全て
の状態に対する論理とタイミング情報が必要なのではな
く、機能に基づく特定の部分だけ確認できればよいこと
にある。
の状態に対する論理とタイミング情報が必要なのではな
く、機能に基づく特定の部分だけ確認できればよいこと
にある。
【０００７】この手法は、標準品を組み合わせるボード
設計において、ブレッド・ボードの代わりに使用され始
めている。しかしながら、論理とタイミングの抽象化に
伴い精度の低下とデータシートあるいは設計マニュアル
に記載されていない論理やタイミングで使用した場合の
動作が保証されていないことなどから、当モデルを使用
したシミュレーションの結果だけでＡＳＩＣの製造へ持
ち込むことは実行されていないのが現状である。
設計において、ブレッド・ボードの代わりに使用され始
めている。しかしながら、論理とタイミングの抽象化に
伴い精度の低下とデータシートあるいは設計マニュアル
に記載されていない論理やタイミングで使用した場合の
動作が保証されていないことなどから、当モデルを使用
したシミュレーションの結果だけでＡＳＩＣの製造へ持
ち込むことは実行されていないのが現状である。
【０００８】このように、従来のメガマクロを含むタイ
ミングチェックの方法には、主として２通りの検証方法
がある。一つは図４に示すようにメガマクロ９ｂにビヘ
ビアモデルを使用した例である。メガマクロ９ａの切り
口部分（すなわちレジスタＲＥＧ１）に入力するデータ
信号ＤＯとクロックＣＬＫのタイミングチェックを行う
ことは可能である。
ミングチェックの方法には、主として２通りの検証方法
がある。一つは図４に示すようにメガマクロ９ｂにビヘ
ビアモデルを使用した例である。メガマクロ９ａの切り
口部分（すなわちレジスタＲＥＧ１）に入力するデータ
信号ＤＯとクロックＣＬＫのタイミングチェックを行う
ことは可能である。
【０００９】しかし、複雑な論理に依存しタイミングチ
ェック項目、例えば４サイクル目のクロックに対応する
データのセットアップタイム（Ｔｓｅｔｕｐ）のような
検証はできないか若しくは特別なビヘビアを組まなくて
はならない。
ェック項目、例えば４サイクル目のクロックに対応する
データのセットアップタイム（Ｔｓｅｔｕｐ）のような
検証はできないか若しくは特別なビヘビアを組まなくて
はならない。
【００１０】もう一つは図５に示すようにメガマクロ９
ｃをゲートレベルの記述でシュミレートする例である。
この場合、複雑な論理も実際のデバイスに近い結果が得
られるが、タイミングチェックをメガマクロ９Ｃの切り
口で行うことが出来ず、ユーザには全く見当のつかない
内部フリップフロップ１０のデータ端Ｄとクロック端Ｃ
の間でエラーが発生することになる。
ｃをゲートレベルの記述でシュミレートする例である。
この場合、複雑な論理も実際のデバイスに近い結果が得
られるが、タイミングチェックをメガマクロ９Ｃの切り
口で行うことが出来ず、ユーザには全く見当のつかない
内部フリップフロップ１０のデータ端Ｄとクロック端Ｃ
の間でエラーが発生することになる。
【００１１】これに対処するには、再度メガマクロの切
り口のネットを抽出し、変化を確認することが必要にな
る。
り口のネットを抽出し、変化を確認することが必要にな
る。
【００１２】すなわち、タイミングはートレベルのネッ
トリストを使用し、タイミングのチェックは内部ゲート
として存在するフリップフロップやラッチのセットアッ
プ／ホールドタイムや最小パルス幅チェックで行い、デ
ータシートで保証されたメガマクロ境界でのタイミング
の保証は出来ない方法である。
トリストを使用し、タイミングのチェックは内部ゲート
として存在するフリップフロップやラッチのセットアッ
プ／ホールドタイムや最小パルス幅チェックで行い、デ
ータシートで保証されたメガマクロ境界でのタイミング
の保証は出来ない方法である。
【００１３】これら二つの手法のどちらかで行う、ある
いは両方を段階的に採用するしかメガマクロとユーザロ
ジック間のタイミングチェックはできないのが現状であ
る。
いは両方を段階的に採用するしかメガマクロとユーザロ
ジック間のタイミングチェックはできないのが現状であ
る。
【００１４】
【発明が解決しようとする課題】このように従来の論理
ＩＣのタイミングチェック方式では、メガマクロの仕様
として記述されるデータシートに忠実に精度の高い検証
を行うことは難しい。
ＩＣのタイミングチェック方式では、メガマクロの仕様
として記述されるデータシートに忠実に精度の高い検証
を行うことは難しい。
【００１５】メガマクロの外部から与えられるコマンド
に依存する出力値とタイミングという内部状態依存の入
出力に対して正確に動作するゲートモデルを使用する場
合、内部のフリップフロップやラッチのタイミングチェ
ックを実施するしかなく内部論理に詳しくなければメガ
マクロ周辺の論理、タイミングを考慮したＡＳＩＣを設
計できないという問題がある。
に依存する出力値とタイミングという内部状態依存の入
出力に対して正確に動作するゲートモデルを使用する場
合、内部のフリップフロップやラッチのタイミングチェ
ックを実施するしかなく内部論理に詳しくなければメガ
マクロ周辺の論理、タイミングを考慮したＡＳＩＣを設
計できないという問題がある。
【００１６】メガマクロへの入力に対しては、データシ
ートのタイミングに従って設計したにもかかわらず、メ
ガマクロ内部のタイミングチェック項目でしか確認でき
ない、メガマクロ内部論理の知識がないと原因を追求で
きずカスタマ側で独立した検証ができないという問題が
あった。
ートのタイミングに従って設計したにもかかわらず、メ
ガマクロ内部のタイミングチェック項目でしか確認でき
ない、メガマクロ内部論理の知識がないと原因を追求で
きずカスタマ側で独立した検証ができないという問題が
あった。
【００１７】本発明の目的は、カスタマ側で独自にタイ
ミングチェックのできる論理ＩＣのタイミングチェック
方式を提供することにある。
ミングチェックのできる論理ＩＣのタイミングチェック
方式を提供することにある。
【００１８】
【課題を解決するための手段】本発明の論理ＩＣのタイ
ミングチェック方式は、大規模マクロを含むカスタム論
理ＩＣの論理およびタイミングチェックを行う論理ＩＣ
のタイミングチェック方式において、メガマクロのタイ
ミング仕様を記述するデータシート・タイミング定義フ
ァイルと、内部論理を定義するゲートレベル・ネットリ
スト・ファイルと、全体のシミュレーション時にメガマ
クロ境界で状態値を取り出すプローブ処理と、前記状態
値をプローブしたシミュレーション結果をインタフェー
スするためのプローブ・インタフェース・ファイルとを
備え、前記データシート・タイミング定義ファイルの制
約条件を満足するか否かをチェックし、規約違反と未検
出タイミングエラー項目一覧を出力するチェック・ツー
ルによって前記メガマクロ境界とユーザロジック間での
前記タイミングチェックを行って構成されている。
ミングチェック方式は、大規模マクロを含むカスタム論
理ＩＣの論理およびタイミングチェックを行う論理ＩＣ
のタイミングチェック方式において、メガマクロのタイ
ミング仕様を記述するデータシート・タイミング定義フ
ァイルと、内部論理を定義するゲートレベル・ネットリ
スト・ファイルと、全体のシミュレーション時にメガマ
クロ境界で状態値を取り出すプローブ処理と、前記状態
値をプローブしたシミュレーション結果をインタフェー
スするためのプローブ・インタフェース・ファイルとを
備え、前記データシート・タイミング定義ファイルの制
約条件を満足するか否かをチェックし、規約違反と未検
出タイミングエラー項目一覧を出力するチェック・ツー
ルによって前記メガマクロ境界とユーザロジック間での
前記タイミングチェックを行って構成されている。
【００１９】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例のフローチャートであ
る。シミュレーションに用いられるネットリスト・ファ
イル１は、ゲートレベルの論理及び遅延を記述すること
によりメガマクロの内部状態依存の出力論理，遅延を高
精度での検証を可能にする。
る。図１は本発明の第１の実施例のフローチャートであ
る。シミュレーションに用いられるネットリスト・ファ
イル１は、ゲートレベルの論理及び遅延を記述すること
によりメガマクロの内部状態依存の出力論理，遅延を高
精度での検証を可能にする。
【００２０】プローブ処理２はネットリスト・ファイル
１の中のメガマクロの境界状況をプローブするための指
示をシミュレータへ与える。
１の中のメガマクロの境界状況をプローブするための指
示をシミュレータへ与える。
【００２１】シュミレーション・コマンド・ファイル３
は、プローブ処理２に基づくシミュレーション実行をさ
せるコマンドを有する。シュミレータ４は特別に用意さ
れるものではなく一般の論理シミュレータで実遅延を扱
えるものである。
は、プローブ処理２に基づくシミュレーション実行をさ
せるコマンドを有する。シュミレータ４は特別に用意さ
れるものではなく一般の論理シミュレータで実遅延を扱
えるものである。
【００２２】プローブ・インタフェース・ファイル５は
シミュレーションの結果をコマンドファイル３に従って
プローブされた結果として、メガマクロの境界信号を変
化点全時刻で記述するものである。
シミュレーションの結果をコマンドファイル３に従って
プローブされた結果として、メガマクロの境界信号を変
化点全時刻で記述するものである。
【００２３】最終的にチェックツール７のメガマクロに
入力される信号がデータシートタイミング定義ファイル
６に記述された条件に見合っているかをチェックし、見
合っていない時刻と信号についてタイミング・エラー８
として出力する。
入力される信号がデータシートタイミング定義ファイル
６に記述された条件に見合っているかをチェックし、見
合っていない時刻と信号についてタイミング・エラー８
として出力する。
【００２４】同時に出力には使用されたシミュレーショ
ンのテストベクターにより、メガマクロへの入力に対す
るタイミングエラー・チェック項目についてチェック対
象とならなかった項目をリスト出力することで、テスト
ベクターの質を知ることができる。
ンのテストベクターにより、メガマクロへの入力に対す
るタイミングエラー・チェック項目についてチェック対
象とならなかった項目をリスト出力することで、テスト
ベクターの質を知ることができる。
【００２５】図２は本実施例によるチェック動作を説明
するための回路図である。メガマクロ９ａの内部論理は
ゲートレベルに展開してシミュレーションすることで、
設計過渡期に誤ってメガマクロ境界での明記された機能
以外の使用をされた場合や、出力遅延が外部からの命令
や内部状態に依存して決定する場合にビヘイビアモデル
に比べより物理動作に近い結果が得られるため、原因解
析は容易である。
するための回路図である。メガマクロ９ａの内部論理は
ゲートレベルに展開してシミュレーションすることで、
設計過渡期に誤ってメガマクロ境界での明記された機能
以外の使用をされた場合や、出力遅延が外部からの命令
や内部状態に依存して決定する場合にビヘイビアモデル
に比べより物理動作に近い結果が得られるため、原因解
析は容易である。
【００２６】ゲートレベルのネットリストを使用するこ
とでメガマクロの出力遅延は外部のユーザロジックに対
して保証される。しかしながら、展開したネットリスト
の状態ではメガマクロの切り口でタイミングエラーを観
測することができない。
とでメガマクロの出力遅延は外部のユーザロジックに対
して保証される。しかしながら、展開したネットリスト
の状態ではメガマクロの切り口でタイミングエラーを観
測することができない。
【００２７】図２のＤ型フリップフロップ１０，１１の
セットアップ／ホールド・タイム（Ｔｓｅｔｕｐ，Ｔｈ
ｏｌｄ）チェックと最小パルス幅チェックを行うことは
できる。しかし、データシートに記載される図３のよう
なメガマクロ９ａの境界での入力信号ＲＤＢに対するデ
ータ信号Ｄ０のセットアップ／ホールドタイム・チェッ
クは観測できない。
セットアップ／ホールド・タイム（Ｔｓｅｔｕｐ，Ｔｈ
ｏｌｄ）チェックと最小パルス幅チェックを行うことは
できる。しかし、データシートに記載される図３のよう
なメガマクロ９ａの境界での入力信号ＲＤＢに対するデ
ータ信号Ｄ０のセットアップ／ホールドタイム・チェッ
クは観測できない。
【００２８】通常ＡＳＩＣの設計においては、メガマク
ロの内部論理はＡＳＩＣ設計ユーザ側で修正できるよう
には提供されないため、ＤＦＦ２２でタイミングエラー
が発生したとしてもメガマクロ外側回路のどの箇所が問
題かをユーザ側で知ることはできない。
ロの内部論理はＡＳＩＣ設計ユーザ側で修正できるよう
には提供されないため、ＤＦＦ２２でタイミングエラー
が発生したとしてもメガマクロ外側回路のどの箇所が問
題かをユーザ側で知ることはできない。
【００２９】本実施例の方式ではメガマクロの入力に対
してどのようなタイミング・チェックを行うべきかをデ
ータシート・タイミング定義ファイル６として記述して
おき、どの信号をプローブすればチェックできるかをネ
ットリスト１をトレースする。
してどのようなタイミング・チェックを行うべきかをデ
ータシート・タイミング定義ファイル６として記述して
おき、どの信号をプローブすればチェックできるかをネ
ットリスト１をトレースする。
【００３０】従ってメガマクロ９ａの内部のＮＡＮＤゲ
ート１２の第２入力ピンとメガマクロ９ａの内部ＩＮＶ
ゲート１３の入力ピンをプローブすれば配線遅延を経た
結果として、メガマクロ９ａに入力する信号Ｄ０とＲＤ
Ｂの関係としてチェックが可能である。
ート１２の第２入力ピンとメガマクロ９ａの内部ＩＮＶ
ゲート１３の入力ピンをプローブすれば配線遅延を経た
結果として、メガマクロ９ａに入力する信号Ｄ０とＲＤ
Ｂの関係としてチェックが可能である。
【００３１】なお、データシートタイミング定義ファイ
ルの形式は表１の例で示すような記述を用意する。この
記述は図３に示すようなデータシートのタイミング制約
を表現している。
ルの形式は表１の例で示すような記述を用意する。この
記述は図３に示すようなデータシートのタイミング制約
を表現している。
【００３２】
【表１】
【００３３】表１の例はＤ０がＲＤＢに対するセットア
ップ／ホールドタイムを表現しており、条件式としてＥ
ＮＡの状態値を定義している。
ップ／ホールドタイムを表現しており、条件式としてＥ
ＮＡの状態値を定義している。
【００３４】３値はｍｉｎ，ｔｙｐおよびｍａｘ値を表
し、文頭のＣＳによるｉｆ文は特定のメガマクロがセレ
クトされた時のみタイミングチェックを実施することを
意味する。
し、文頭のＣＳによるｉｆ文は特定のメガマクロがセレ
クトされた時のみタイミングチェックを実施することを
意味する。
【００３５】ＣＳによる制御は、データバスが複数のメ
ガマクロ共通に接続される場合、エラー・チェックの状
態を絞り込むによって、疑似エラーが発生するのを抑制
することになる プローブ処理によって出力されるシミ
ュレーション・コマンド・ファイル３はシミュレータ４
の機能に従って作成される。
ガマクロ共通に接続される場合、エラー・チェックの状
態を絞り込むによって、疑似エラーが発生するのを抑制
することになる プローブ処理によって出力されるシミ
ュレーション・コマンド・ファイル３はシミュレータ４
の機能に従って作成される。
【００３６】本実施例の方式はシミュレータを特定しな
い点も特徴であり、適用するシミュレータに合ったコマ
ンドファイルインタフェースを取り、プローブ・インタ
フェース・ファイル５への変換ツール用意すればよく、
本実施例のチェック・ツール７を一切変更する必要はな
い。プローブ・インタフェースの記述例は表２のように
表現する。
い点も特徴であり、適用するシミュレータに合ったコマ
ンドファイルインタフェースを取り、プローブ・インタ
フェース・ファイル５への変換ツール用意すればよく、
本実施例のチェック・ツール７を一切変更する必要はな
い。プローブ・インタフェースの記述例は表２のように
表現する。
【００３７】
【表２】
【００３８】ダブルクオート”で囲まれた部分はメガマ
クロの境界、即ちデータシート・タイミング定義ファイ
ルに記載されたチェック対象ピン名を示す。
クロの境界、即ちデータシート・タイミング定義ファイ
ルに記載されたチェック対象ピン名を示す。
【００３９】チェックツール７はデータシート・タイミ
ング定義ファイルの内容を忠実にプローブした信号を見
比べ、タイミング制約をチェックし、規約違反があれば
発生時刻とどの規約によって異常が生じたかをレポート
する。
ング定義ファイルの内容を忠実にプローブした信号を見
比べ、タイミング制約をチェックし、規約違反があれば
発生時刻とどの規約によって異常が生じたかをレポート
する。
【００４０】また、プローブ・インタフェース・ファイ
ル５でチェック対象となる信号間タイミングの項目の中
でカバーしていない項目一覧を出力し、テストベクター
の質の向上の目安とする。
ル５でチェック対象となる信号間タイミングの項目の中
でカバーしていない項目一覧を出力し、テストベクター
の質の向上の目安とする。
【００４１】また第２の実施例として、ネットリストと
データシート・タイミング定義ファイルからプローブ情
報を得る時点で、メガマクロの入力からユーザロジック
部分の出力ピンをトレースすることで、配線容量だけで
配線抵抗は考慮せずに、簡易的にタイミングをチェック
する環境も設定することが可能である。
データシート・タイミング定義ファイルからプローブ情
報を得る時点で、メガマクロの入力からユーザロジック
部分の出力ピンをトレースすることで、配線容量だけで
配線抵抗は考慮せずに、簡易的にタイミングをチェック
する環境も設定することが可能である。
【００４２】この例では、メガマクロの内部ゲートをプ
ローブする必要はなく、メガマクロの境界タイミングチ
ェックで規約違反した素子名が識別しやすいという利点
がある。
ローブする必要はなく、メガマクロの境界タイミングチ
ェックで規約違反した素子名が識別しやすいという利点
がある。
【００４３】
【発明の効果】以上説明したように本発明は、ビヘイビ
アモデルでは表現しきれないメガマクロの出力論理、遅
延をゲートレベルで忠実に表現したシミュレーションを
行いながら、メガマクロ境界入力のタイミング制約に違
反していないかどうか、また与えられたテストベクター
がメガマクロのタイミング・チェック項目を満たしてい
るかをチェックすることができる。
アモデルでは表現しきれないメガマクロの出力論理、遅
延をゲートレベルで忠実に表現したシミュレーションを
行いながら、メガマクロ境界入力のタイミング制約に違
反していないかどうか、また与えられたテストベクター
がメガマクロのタイミング・チェック項目を満たしてい
るかをチェックすることができる。
【００４４】タイミングチェックがメガマクロの境界で
実施できることから、ユーザの論理検証、タイミング検
証でメガマクロ内部の論理を追う必要がなくなるため、
ユーザ側でのシミュレーション、タイミングチェックを
設計に用いられたデータシートの状態で確認することが
できる。
実施できることから、ユーザの論理検証、タイミング検
証でメガマクロ内部の論理を追う必要がなくなるため、
ユーザ側でのシミュレーション、タイミングチェックを
設計に用いられたデータシートの状態で確認することが
できる。
【図１】本発明の第１の実施例を説明するためのフロー
チャートである。
チャートである。
【図２】第１の実施例を説明するための使用する回路図
である。
である。
【図３】メガマクロの境界タイミングチェック項目を説
明するためのタイミング図である。
明するためのタイミング図である。
【図４】従来の論理ＩＣのタイミング・チェック方式の
一例を説明するための図である。
一例を説明するための図である。
【図５】従来の論理ＩＣのタイミング・チェック方式の
他の例を説明するための図である。
他の例を説明するための図である。
１ ネットリスト ２ プローブ処理 ３ シミュレーション・コマンドファイル ４ シミュレータ ５ プローブ・インタフェース・ファイル ６ データシート・タイミング定義ファイル ７ チェック・ツール ８ タイミング・エラー ９ａ〜９ｃ メガマクロ １０，１１ Ｄ型ＦＦ １２ ＮＡＮＤゲート １３，１４ ＩＮＶゲート １５ａ，１５ｂ 論理ＩＣチップ。
Claims (1)
- 【請求項１】 大規模マクロを含むカスタム論理ＩＣの
論理およびタイミングチェックを行う論理ＩＣのタイミ
ングチェック方式において、メガマクロのタイミング仕
様を記述するデータシート・タイミング定義ファイル
と、内部論理を定義するゲートレベル・ネットリスト・
ファイルと、全体のシミュレーション時にメガマクロ境
界で状態値を取り出すプローブ処理と、前記状態値をプ
ローブしたシミュレーション結果をインタフェースする
ためのプローブ・インタフェース・ファイルとを備え、
前記データシート・タイミング定義ファイルの制約条件
を満足するか否かをチェックし、規約違反と未検出タイ
ミングエラー項目一覧を出力するチェック・ツールによ
って前記メガマクロ境界とユーザロジック間での前記タ
イミングチェックを行うことを特徴とする論理ＩＣのタ
イミングチェック方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4326365A JP2891004B2 (ja) | 1992-12-07 | 1992-12-07 | 論理ｉｃのタイミングチェック方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4326365A JP2891004B2 (ja) | 1992-12-07 | 1992-12-07 | 論理ｉｃのタイミングチェック方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06174781A true JPH06174781A (ja) | 1994-06-24 |
| JP2891004B2 JP2891004B2 (ja) | 1999-05-17 |
Family
ID=18186988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4326365A Expired - Fee Related JP2891004B2 (ja) | 1992-12-07 | 1992-12-07 | 論理ｉｃのタイミングチェック方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2891004B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999009497A1 (fr) * | 1997-08-20 | 1999-02-25 | Hitachi, Ltd. | Procede d'extraction de caracteristiques de synchronisation de circuits a transistors, support de stockage stockant une bibliotheque de caracteristiques de synchronisation, procede de conception de lsi et procede d'extraction par grille |
| US8572531B2 (en) | 2011-03-08 | 2013-10-29 | Fujitsu Limited | Timing verification support device generating second circuit data including circuit elements identified from first circuit data and timing verification support method |
-
1992
- 1992-12-07 JP JP4326365A patent/JP2891004B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999009497A1 (fr) * | 1997-08-20 | 1999-02-25 | Hitachi, Ltd. | Procede d'extraction de caracteristiques de synchronisation de circuits a transistors, support de stockage stockant une bibliotheque de caracteristiques de synchronisation, procede de conception de lsi et procede d'extraction par grille |
| US6557150B1 (en) | 1997-08-20 | 2003-04-29 | Hitachi, Ltd. | Method of extracting timing characteristics of transistor circuits, storage medium storing timing characteristic library, LSI designing method, and gate extraction method |
| US8572531B2 (en) | 2011-03-08 | 2013-10-29 | Fujitsu Limited | Timing verification support device generating second circuit data including circuit elements identified from first circuit data and timing verification support method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2891004B2 (ja) | 1999-05-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Mehta | ASIC/SoC functional design verification | |
| US6199031B1 (en) | HDL simulation interface for testing and verifying an ASIC model | |
| US7958475B2 (en) | Synthesis of assertions from statements of power intent | |
| US6083269A (en) | Digital integrated circuit design system and methodology with hardware | |
| US5717928A (en) | System and a method for obtaining a mask programmable device using a logic description and a field programmable device implementing the logic description | |
| US7962869B2 (en) | Method and system for debug and test using replicated logic | |
| US7472361B2 (en) | System and method for generating a plurality of models at different levels of abstraction from a single master model | |
| US8326592B2 (en) | Method and system for verifying electronic designs having software components | |
| KR20000029237A (ko) | 반도체 집적 회로 평가 시스템 | |
| EP1913410B1 (en) | Method and system for debug and test using replicated logic | |
| JP3248753B2 (ja) | 組み合わせ論理回路の遷移表決定方法及び装置 | |
| US7437701B1 (en) | Simulation of a programming language specification of a circuit design | |
| US5974241A (en) | Test bench interface generator for tester compatible simulations | |
| US5966306A (en) | Method for verifying protocol conformance of an electrical interface | |
| EP0700008A2 (en) | Electronic circuit modeling method and apparatus | |
| Whatmough et al. | CHIPKIT: An agile, reusable open-source framework for rapid test chip development | |
| US7254793B2 (en) | Latch modeling technique for formal verification | |
| WO2023245719A1 (zh) | 时序逻辑元件性能检查方法及设备 | |
| US7603656B2 (en) | Methods and systems for modeling concurrent behavior | |
| US20040010401A1 (en) | Unified simulation system and method for selectively including one or more cores in an integrated circuit simulation model | |
| JP2891004B2 (ja) | 論理ｉｃのタイミングチェック方式 | |
| US11531803B1 (en) | IPBA-driven full-depth EPBA of operational timing for circuit design | |
| Bombieri et al. | Hybrid, incremental assertion-based verification for TLM design flows | |
| Erickson | TLM-Driven Design and Verification–Time For a Methodology Shift | |
| Sjoholm et al. | The need for Co-simulation in ASIC-verification |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990126 |
|
| LAPS | Cancellation because of no payment of annual fees |