JPH06348775A - ハイレベルモデル自動生成方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【構成】ＣＭＯＳ系の論理回路デ−タファイル１５を入
力し、ＣＭＯＳ系の論理回路の特徴を利用して、トラン
ジスタ回路からゲ−ト回路を抽出し（１０）、ゲ−ト回
路からＦＦ回路を抽出し（１１）、ゲート・ＦＦ回路を
順序回路素子と組合せ回路素子に区分し（１２）、ＲＴ
レベルモデルに変換し（１３）、変換したＲＴレベルモ
デルをハイレベルモデルデータファイル１６に出力す
る。 【効果】モデル生成のための人手指定情報が不要とな
り、人手工数を削減できる。また、順序回路部分のトラ
ンジスタをゲ−ト又はＦＦにマクロ化してＲＴレベルモ
デルに変換するため、より高速なＲＴレベルモデルを生
成することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＣＭＯＳ系（ＮＭＯＳ
とＰＭＯＳで相補的に論理を構成する回路系）のゲート
・トランジスタ回路からシミュレーションモデルを自動
生成する方法に関し、特に、詳細で高精度なシミュレー
ションが不要で、高速なシミュレーションが必要な回路
に好適なＲＴレベルモデルを自動生成する方法に関す
る。

【０００２】

【従来の技術】従来の方法として、トランジスタ回路か
ら、ＲＴレベルモデルを自動生成する方法が、1989年第
26回Design Automation Conferenceの第179 頁から第18
4 頁、David T.Blaauw他著、「AUTOMATIC GENERATION O
F BEHAVIORAL MODELS FROM SWITCH-LEVEL DESCRIPTION
」において論じられている。ＲＴレベルとは、レジス
タトランスファレベルの略で、ブール式、真理値表、演
算式、およびＩＦ文などの高級言語の記述要素からなる
ハードウェア表現をいう。ＲＴレベルモデルを所定のシ
ミュレータにかけることにより、高速なシミュレーショ
ンを行なうことができる。

【０００３】上記文献に記載の方法を要約すると、以下
の（１）〜（３）のようになる。 （１）まず人手でトランジスタ回路を組合せ回路部分と
順序回路部分に分ける。 （２）組合せ回路部分は、真理値表の簡約表現で評価す
るＲＴレベルモデルに変換する。組合せ回路部分は、そ
の出力が順序回路の入力になり、かつ、順序回路内のト
ランジスタのソ−ス／ドレインに接続されている場合、
そのトランジスタの評価タイミングで評価する。 （３）順序回路部分は、トランジスタをそのままＲＴレ
ベルモデルに変換する。トランジスタの内、双方向トラ
ンジスタは、この論理値に影響を及ぼす全てのパスを探
索して、論理値を決定する方法を取っている。

【０００４】

【発明が解決しようとする課題】しかしながら、上記の
方法は、人手情報を補助にした半自動生成方法であり、
順序回路部分のトランジスタ構造を保存してＲＴレベル
モデルに変換する方法である。また、双方向トランジス
タは、ＲＴレベルモデルへの変換を必須として、オーバ
ヘッドの大きい方法で扱っている。

【０００５】すなわち、上記従来技術では、以下のよう
な問題点があった。

【０００６】（１）組合せ回路部分と順序回路部分の区
分という人手情報が必要となり、人手工数が大である。 （２）順序回路部分のトランジスタ構造を保存してＲＴ
レベルモデルに変換するため、シミュレーション時間が
大となる。 （３）双方向トランジスタは、ＲＴレベルモデルへの変
換を必須としているため、オーバヘッドの大きい方法で
扱っている。

【０００７】本発明は、上述の従来例における問題点に
鑑み、従来、人手で指定されていた組合せ回路部分と順
序回路部分の区分を自動化し、人手工数を減らすことを
目的とする。また、順序回路部分のトランジスタ構造を
保存することなく、トランジスタ回路をゲート又はＦＦ
にマクロ化して、より高速なＲＴレベルモデルへ変換す
ることを目的とする。さらに、双方向トランジスタをＲ
Ｔレベルモデルへ変換することにより生じていたオーバ
ヘッドを無くすことを目的とする。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に、本発明に係るハイレベルモデル自動生成方法は、ト
ランジスタ回路からゲートを抽出する第１ステップと、
ゲート回路からＦＦ（フリップフロップ）を抽出する第
２ステップと、ゲ−ト・ＦＦ回路を順序回路素子と組合
せ回路素子とに区分する第３ステップと、そのゲ−ト・
ＦＦ回路を区分結果に基づいて対象モデル化言語でＲＴ
レベルモデルに変換して出力する第４ステップとを備え
る。

【０００９】上記の第１ステップでは、以下の（１）〜
（５）の考え方に基づいて、トランジスタ回路をゲート
に変換する。

【００１０】（１）ゲートを構成するトランジスタの、
ゲートの出力を決めるための有効な論理の流れは、出力
を終点として単方向である。従って、ゲートに変換でき
るトランジスタも有効な論理の流れ（回路機能を決める
ために必要な論理の流れ）は単方向であり、単方向のト
ランジスタを探索するためとゲ−トの出力点を決めるた
めの準備として、有効な論理の流れをまず決定しなけれ
ばならない。

【００１１】（２）上記（１）で述べた有効な論理の流
れは、論理のソースとなるゲートの出力、電源、ＧＮＤ
（グラウンド）、又は原始入力から、シンクとなるゲー
トの入力、ＭＯＳのゲート、又は原始出力まで、トラン
ジスタをトレースすることにより決定できる。

【００１２】（３）ＣＭＯＳ系の論理回路では、一般
に、有効な論理の流れは、ＰＭＯＳのみ又はＮＭＯＳの
みのトレースで決まる。また、ＮＭＯＳが電源と、ＰＭ
ＯＳがＧＮＤと、各々接続されることはない。従って、
上記（２）のトレースは、ＮＭＯＳはソースから電源を
除き、ＰＭＯＳはソースからＧＮＤを除き、各々ＮＭＯ
Ｓのみ、ＰＭＯＳのみをトレースすればよい。

【００１３】（４）ＣＭＯＳ系の論理回路では、ゲート
は、上記（２）の結果から得られたＧＮＤから接続され
るＮＭＯＳチェーンと電源から接続されるＰＭＯＳチェ
ーンの内、終点（＝ゲ−トの出力）を同じくするチェー
ンペアで、構成される。ゲートのタイプには、トライス
テートゲートタイプ、ＣＭＯＳ組合せ回路タイプ、プリ
チャージ組合せ回路タイプの３種がある。従って、チェ
ーンペアを探索して、これらのタイプのいずれかのゲー
トに変換すればよい。

【００１４】（５）上記（４）でチェーンペアをなさな
いＮＭＯＳ／ＰＭＯＳチェーンは、始点から終点へ論理
を供給するトライステートゲートに変換すればよい。

【００１５】上記の考え方に基づき、首記の第１ステッ
プは、トランジスタの有効方向を決定する第１−１ステ
ップと、論理単位の基本要素となるＮＭＯＳ又はＰＭＯ
ＳのみからなるＮＭＯＳ／ＰＭＯＳチェーンを抽出する
第１−２ステップと、該ＮＭＯＳ／ＰＭＯＳチェーン内
からある一定の条件を満たすＮＭＯＳチェーンとＰＭＯ
Ｓチェーンのチェーンペアを抽出する第１−３ステップ
と、該チェーンペアの内から論理単位となるチェーンペ
ア（後述する実施例で、論理単位Ｌ１と呼んでいるも
の）を抽出し、該論理単位となるチェーンペアをゲート
に変換する第１−４ステップと、上記第１−３ステップ
のチェーンペアに属さない単一チェーンおよび上記論理
単位に属さないチェーンペアを分割した単一チェーンを
（後述する実施例で、論理単位Ｌ２と呼んでいるも
の）、個々にゲートに変換する第１−５ステップとを備
えるようにする。

【００１６】首記の第２ステップでは、ＣＭＯＳ系の論
理回路のＦＦがＮＡＮＤ又はＮＯＲのたすき掛け形式を
基本に構成されていることを利用して、ＦＦを抽出する
とよい。そのためには、あらかじめＦＦの形式を登録し
ておき、それを利用してもよい。

【００１７】首記の第３ステップでは、ゲ−トの内、ト
ライステ−トゲ−トを、組合せ回路ゲ−トと順序回路素
子のトライステ−トバッファゲ−トに分割する。これに
より、ゲート・ＦＦ回路は、順序回路素子（ＦＦとトラ
イステ−トバッファゲ−ト）と組合せ回路素子（トライ
ステ−トバッファゲ−ト以外のゲ−ト）に区分される。

【００１８】

【作用】従来、順序回路部分と組合せ回路部分の区分を
人手に頼っていたのは、トランジスタ構造を保存したま
までは、回路機能（順序回路又は組合せ回路）を自動的
に判別することが不可能であったからであった。回路機
能を判別するには、トランジスタ回路のレベルから、ゲ
−トおよびＦＦのレベルへと、回路表現のレベルを上げ
なければならない。

【００１９】また、順序回路部分をトランジスタ構造を
保存してＲＴレベルモデルへ変換していたのは、入力が
決まると出力が決まるため回路の入出力信号さえわかれ
ば真理値表表現等へ簡単にマクロ化できる組合せ回路と
異なり、順序回路では、入力の他に内部状態が決まらな
ければ出力が決まらないからであった。そのため順序回
路は、マクロ化が容易ではなく、トランジスタ構造を保
存してＲＴレベルモデルへ変換せざるを得なかった。

【００２０】上述した本発明の構成によれば、ＣＭＯＳ
系の論理回路の特徴を利用して、トランジスタ回路から
ゲートを抽出し（前記第１ステップ）、ゲートからＦＦ
を抽出する（前記第２ステップ）。これにより、従来、
人手指定されていた組合せ回路部分と順序回路部分の区
分を自動化し（前記第３ステップ）、さらに順序回路部
分についても、トランジスタ構造を保存せずに、ゲート
又はＦＦにマクロ化された回路表現からより高速なＲＴ
レベルモデルへ変換することを可能にした。

【００２１】

【実施例】以下、本発明の一実施例を図面を用いて詳細
に説明する。

【００２２】図３は、本発明の一実施例に係るハイレベ
ルモデル自動生成方法を実施する処理装置の構成を示
す。本実施例では、ＣＭＯＳ系の論理回路データファイ
ル１５を入力し、ＣＰＵ２１上でハイレベルモデル生成
処理を行い、生成したハイレベルモデルをハイレベルモ
デルデータファイル１６に出力する。ここで、ハイレベ
ルモデル生成処理の中間結果は、主記憶２２に出力す
る。

【００２３】１．ハイレベルモデル生成処理の流れ 次に、本実施例におけるハイレベルモデル生成処理の流
れを説明する。

【００２４】図１（ａ）は、本実施例のハイレベルモデ
ル自動生成方法におけるデータの流れを示すデータフロ
ーである。図１（ｂ）〜図１（ｅ）は、図１（ａ）に示
されている各データの例を示す。図２は、本実施例のハ
イレベルモデル生成処理の手順を示すフローチャートで
ある。図１（ａ）の付番１０〜１４の矢印は、図２のス
テップ１０〜１４に、それぞれ対応している。

【００２５】図１（ａ）および図２を参照して、ハイレ
ベルモデル生成処理は、トランジスタ回路１５Ａからゲ
ート回路１７Ａを抽出するステップ１０と、ゲート回路
１５ＢからＦＦ（フリップフロップ）回路１８を抽出す
るステップ１１と、ゲート回路１７ＢとＦＦ回路１８を
組合せ回路素子１９Ａと順序回路素子１９Ｂに区分する
ステップ１２と、組合せ回路素子１９Ａと順序回路素子
１９ＢをＲＴレベルモデル１６Ｂに変換するステップ１
３と、ステップ１０でゲート抽出ができなかったトラン
ジスタ回路をそのままトランジスタレベルモデル１６Ａ
に変換するステップ１４とからなる。

【００２６】ステップ１０からステップ１２までの処理
結果は、主記憶２に出力し、ステップ１３とステップ１
４の処理結果は、ハイレベルモデルデータファイル１６
に出力する。

【００２７】ハイレベルモデル生成処理の入出力データ
（および中間結果のデータ）について、図１（ｂ）から
図１（ｅ）を参照して説明する。

【００２８】図１（ｂ）は、ＣＭＯＳ系の論理回路デー
タファイル１５のうちトランジスタ回路１５Ａの例を示
す。この例の回路は、電源１５Ａ−１、２個のＰＭＯＳ
１５Ａ−２、２個のＮＭＯＳ１５Ａ−３、およびグラウ
ンド（ＧＮＤ）１５Ａ−４から構成されている。このよ
うなトランジスタ回路を表すデータが、トランジスタ回
路１５Ａとして格納されている。

【００２９】電源１５Ａ−１から出力Ｏにチャージを供
給する（論理的には、論理値１を供給する）のは、電源
１５Ａ−１に繋がる２個のＰＭＯＳ１５Ａ−２を通して
行われる。出力ＯからＧＮＤ１５Ａ−４にチャージを抜
く（論理的には、論理値０を供給する）のは、ＧＮＤ１
５Ａ−４に繋がる２個のＮＭＯＳ１５Ａ−３を通して行
われる。このように、ＣＭＯＳ系の回路では、チャージ
の供給と引き抜きが、ＰＭＯＳとＮＭＯＳによって相補
的に行われる。

【００３０】図１（ｃ）は、ＣＭＯＳ系の論理回路デー
タファイル１５のうちゲート回路１５Ｂの例を示す。こ
れは、１５Ｂ−１の例に示すような組合せ回路ゲート、
あるいは１５Ｂ−２の例に示すようなトライステートゲ
ートなどから構成されている。

【００３１】図１（ｄ）は、トランジスタレベルモデル
１６Ａの例を示す。これは、ＮＭＯＳを、Verilog HDL
と呼ばれるハ−ドウェア記述言語のtranif1 という記述
要素で表現した例である。

【００３２】図１（ｅ）は、ＲＴレベルモデル１６Ｂの
例を示す。これは、if文１６Ｂ−１とブ−ル式１６Ｂ−
２の例である。他に、真理値表、演算式などを記述要素
として持つ。

【００３３】２．ステップ１０：ゲート抽出 次に、トランジスタ回路１５Ａからゲート回路１７Ａを
抽出するステップ１０について、詳細に説明する。

【００３４】ステップ１０は、図４に示す各ステップか
ら構成されている。以下の（１）〜（３）で、これらの
ステップを順に説明する。

【００３５】（１）ステップ１０１：トランジスタの有
効方向決定 このステップは、論理回路全体の機能を決めるために有
効な、トランジスタの論理の流れの方向（有効方向）を
決定するステップである。このステップ１０１は、ＮＭ
ＯＳの有効方向を決めるステップとＰＭＯＳの有効方向
を決めるステップとからなる。

【００３６】図５は、トランジスタの有効方向決定ステ
ップ１０１を説明するための回路例である。図５（ａ）
はＮＭＯＳ３３の有効方向を決めるステップの説明図、
図５（ｂ）はＰＭＯＳ３７の有効方向を決めるステップ
の説明図、図５（ｃ）は有効方向が定まらないＮＭＯＳ
の説明図である。以下の（ａ）および（ｂ）で、図５を
参照して、これらのステップを説明する。

【００３７】（ａ）ＮＭＯＳの有効方向決定ステップ まず、図５（ａ）に示すように、ＧＮＤを始点３２と
し、ゲートの入力を終点３４として、ソースまたはドレ
イン（３３１または３３２）同士が接続されているＮＭ
ＯＳを順にトレースする。

【００３８】始点３２となり得るのは、ＧＮＤのほか、
ゲートの出力または原始入力がある。また、終点３４と
なり得るのは、ゲートの入力のほか、図５（ｄ）のよう
なＭＯＳのゲート３００、図５（ｅ）のようなＭＯＳの
ゲート３０１、または原始出力がある。そこで、これら
を始点３２または終点３４としてソースまたはドレイン
同士が接続されているＮＭＯＳも、同様に全てトレース
する。

【００３９】次に、始点３２から終点３４までの方向３
１で決まるＮＭＯＳのソース−ドレイン間の方向をＮＭ
ＯＳの有効方向と決める。

【００４０】上記の手順を全ての始点と終点の組合せに
ついて行う。その結果、例えば図５（ｃ）に示すような
有効方向が定まらないＮＭＯＳ３８１については、方向
不定のトランジスタとして記憶する。ＮＭＯＳ３８１
は、ある始点から終点までの方向３９Ａで決まる有効方
向と、別の始点から終点までの方向３９Ｂで決まる有効
方向とが、互いに逆方向となっており、方向が定まらな
い。

【００４１】（ｂ）ＰＭＯＳの有効方向決定ステップ 図５（ｂ）に示すように、上記ＮＭＯＳの有効方向決定
のステップと同様にして、ＰＭＯＳの有効方向を決定す
る。ただし、始点が、電源、ゲートの出力、または原始
入力である点がＮＭＯＳの場合と異なる。

【００４２】すなわち、電源、ゲートの出力、または原
始入力を始点３６とし、ゲートの入力、ＭＯＳのゲート
３００，３０１、または原始出力を終点３８として、ソ
ースまたはドレイン（３７１または３７２）同士が接続
されているＰＭＯＳを順にトレースする。そして、始点
３６から終点３８までの方向３５で決まるＰＭＯＳのソ
ース−ドレイン間の方向をＰＭＯＳの有効方向と決め
る。有効方向が定まらないＰＭＯＳについては、ＮＭＯ
Ｓの場合と同様に、方向不定のトランジスタとして記憶
する。

【００４３】（２）ステップ１０２：ＮＭＯＳ／ＰＭＯ
Ｓチェーンとチェーンペアの抽出 このステップ１０２は、論理単位の基本要素となるＮＭ
ＯＳ／ＰＭＯＳチェーンとチェーンペアを抽出するステ
ップである。このステップ１０２は、ＮＭＯＳ／ＰＭＯ
Ｓチェーンを抽出するステップ１０２Ａとチェーンペア
を抽出するステップ１０２Ｂとからなる。

【００４４】図６はＮＭＯＳ／ＰＭＯＳチェーンを抽出
するステップ１０２Ａの説明図、図７はチェーンペアを
抽出するステップ１０２Ｂの説明図である。以下、図６
および図７を参照して、これらのステップを説明する。

【００４５】（ａ）ステップ１０２Ａ：ＮＭＯＳ／ＰＭ
ＯＳチェーンの抽出 このステップ１０２Ａでは、図６（ａ）に示すように、
ステップ１０１で定めた有効方向に沿って、図６（ｂ）
に示す始点と終点を持つＮＭＯＳ／ＰＭＯＳチェーンを
抽出する。図６（ｃ）のＮＭＯＳチェーン４１，４２お
よびＰＭＯＳチェーン４３，４４、並びに図６（ｄ）の
ＮＭＯＳチェーン４５およびＰＭＯＳチェーン４６は、
抽出されたＮＭＯＳ／ＰＭＯＳチェーンの例である。な
お、図６（ｅ）のチェーン４７に示すような、チェーン
途中のＭＯＳの並列接続もチェーン内に含めるものとす
る。

【００４６】（ｂ）ステップ１０２Ｂ：チェーンペアの
抽出 このステップ１０２Ｂでは、ステップ１０３で抽出する
論理単位Ｌ１の候補として、ある一定の条件を満たすチ
ェーンペアを抽出する。

【００４７】まず、図７（ａ）に示すような、以下の条
件〜を満たすチェーンペアを抽出する。

【００４８】ＮＭＯＳチェーン５１は始点５２がＧＮ
Ｄであり、ＰＭＯＳチェーン５４は始点５５が電源であ
る。 ＮＭＯＳチェーン５１とＰＭＯＳチェーン５４の終点
５３は同一である。 ＮＭＯＳチェーン５１とＰＭＯＳチェーン５４の中
に、同一信号がＭＯＳのゲートに接続されているＮＭＯ
Ｓ−ＰＭＯＳペア５６を、少なくとも一つは持つ。これ
は、互いのチェーンが相補的な役割（ＣＭＯＳの役割）
を果たしていることを示す。

【００４９】次に、図７（ｂ）に示すように、チェーン
ペアの再構成を行なう。まず、図７（ｂ）の左段および
中段に示すように、一つのチェーン５９で、複数のチェ
ーンペア６０Ａと６０Ｂに属するものを検出する。チェ
ーンペア６０Ａはチェーン５８Ａとチェーン５９とがペ
アになっており、チェーンペア６０Ｂはチェーン５８Ｂ
とチェーン５９とがペアになっている。

【００５０】この場合、チェーン５９とペアをなすチェ
ーン５８Ａと５８Ｂとは異なる電源またはＧＮＤを始点
にしているが、図７（ｂ）の右段に示すように、これら
を同一の電源またはＧＮＤを始点とする並列接続チェー
ン５８Ｃに再構成する。そして、チェーンペアも、並列
接続のチェーン５８Ｃとチェーン５９とのチェーンペア
６０Ｃに再構成する。

【００５１】（３）ステップ１０３：論理単位のゲート
変換 このステップ１０３は、論理単位を抽出してゲートに変
換するステップである。このステップ１０３は、チェー
ンぺアの内から論理単位Ｌ１を抽出してゲートに変換す
るステップ１０３Ａと論理単位Ｌ１に属さないチェーン
（論理単位Ｌ２）を単一チェーンとして個々にゲートに
変換するステップ１０３Ｂからなる。以下、図８〜図１
５を参照して、これらのステップについて説明する。

【００５２】（３−１）ステップ１０３Ａ このステップ１０３Ａは、チェーンペア内の論理単位Ｌ
１の抽出ステップとゲート変換ステップとからなる。

【００５３】（ｉ）論理単位Ｌ１の抽出 このステップは、図８に示すように三つのタイプの論理
単位Ｌ１のチェーンペアを抽出し、抽出過程で得られる
ゲート変換に必要な情報（以下に詳述する０／１供給論
理と導通論理）を記憶する。論理単位Ｌ１の三つのタイ
プとは、トライステートゲートタイプ、ＣＭＯＳ組
合せ回路タイプ、およびプリチャージ組合せ回路タイ
プである。それぞれについて、以下の〜で説明す
る。

【００５４】トライステートゲートタイプ これは、トライステートゲートを構成するチェーンペア
のタイプである。このチェーンペアが満たす条件は、以
下の条件（ａ）〜（ｃ）である。論理単位Ｌ１の抽出ス
テップでは、チェーンペアがこれらの条件（ａ）〜
（ｃ）を満たすかどうか検査し、満たす場合は、トライ
ステートゲートタイプの論理単位Ｌ１として抽出する。
以下、トライステートゲートタイプのチェーンペアが満
たす条件（ａ）〜（ｃ）を、図８のＮｏ．１の項目と図
９を参照して、説明する。

【００５５】・条件（ａ） 図９（ａ）は、トライステートゲートタイプのチェーン
ペアの例である。条件（ａ）は、この図に示すように、
チェーンペア内の全てのＭＯＳ（６００Ａ、６００Ｂ、
６０１Ａ、６０１Ｂ）が、同一信号をゲートに接続され
ているＮＭＯＳ−ＰＭＯＳペア（６００Ａ−１と６００
Ｂ−１、６００Ａ−２と６００Ｂ−２）と反転信号をゲ
ートに接続されているＮＭＯＳ−ＰＭＯＳペア（６０１
Ａ−１と６０１Ｂ−１，６０１Ａ−２と６０１Ｂ−２）
とから構成されているという条件である。

【００５６】以下、チェーンペア６００Ａと６００Ｂの
ような同一信号がゲートに接続されているＮＭＯＳ−Ｐ
ＭＯＳペアをペア１と呼び、チェーンペア６０１Ａと６
０１Ｂのような反転信号がゲートに接続されているＮＭ
ＯＳ−ＰＭＯＳペアをペア２と呼ぶ。

【００５７】・条件（ｂ） 図９（ｂ）に示すペア１のＮＭＯＳチェーン６００Ａと
ＧＮＤは０を供給するためのものであり、ペア１のＰＭ
ＯＳチェーン６００Ｂと電源は１を供給するためのもの
である。

【００５８】条件（ｂ）は、チェーン６００ＡとＧＮＤ
が０を供給する条件のときに、同じく０を出力するゲー
ト論理（０供給論理）６０２と、チェーン６００Ｂと電
源が１を供給する条件のときに同じく１を出力するゲー
ト論理（１供給論理）６０４とが、論理的に等価である
という条件である。この条件により、図９（ａ）のよう
なトライステートゲートタイプのＭＯＳ、ＧＮＤ、およ
び電源回路は、上記ゲート論理（０供給論理と１供給論
理）で表現してもよいことが保証される。

【００５９】０供給論理と１供給論理の導出方法は、後
に述べるが、図９（ｂ）の例では、以下のようにして導
出できる。

【００６０】まず、０供給論理は、図９（ｂ）から、Ａ
＝１かつＢ＝１のときに０が供給されることは明らかで
あるため、Ａ＝１かつＢ＝１のときに１になるＡＮＤ論
理６０２Ａとその反転論理６０２Ｂで０供給論理が導出
できる。これを変換してＮＡＮＤ論理６０２ができる。
次に、１供給論理は、Ａ＝０またはＢ＝０のときに１が
供給されることは明らかであるため、Ａ＝０またはＢ＝
０のときに１になる論理６０３が導出できる。これを変
換してＮＡＮＤ論理６０４ができる。

【００６１】・条件（ｃ） 図９（ａ）および（ｃ）に示すペア２のＮＭＯＳチェー
ン６０１Ａが導通状態（論理が流れる状態）になるとき
に、図９（ａ）のチェーン６００ＡとＧＮＤは０を供給
可能となり、それ以外の状態では、チェーン６００Ａが
ＧＮＤと切り離された状態になる。ペア２のＰＭＯＳチ
ェーン６０１Ｂが導通状態になるときに、図９（ａ）の
チェーン６００Ｂと電源は１を供給可能となり、それ以
外の状態では、チェーン６００Ｂが電源と切り離された
状態になる。

【００６２】条件（ｃ）は、チェーン６０１Ａが導通状
態の条件のときに１を出力するゲート論理（ＮＭＯＳ導
通論理）６０５と、チェーン６０１Ｂが導通状態の条件
のときに１を出力するゲート論理（ＰＭＯＳ導通論理）
６０７が、論理的に等価であるという条件である。両者
が等価であれば、この導通論理が１のときに、０／１供
給が行われ、０のときには、ＧＮＤ・電源と切り離され
た状態（ハイインピーダンス状態）となる。

【００６３】導通論理の導出方法は、後に述べるが、図
９（ｃ）の例では、以下のようにして導出できる。

【００６４】まず、ＮＭＯＳ導通論理については、チェ
ーン６０１Ａが、Ｃ１＝１かつＣ２＝１のときに導通状
態になることは明らかであるため、Ｃ１＝１かつＣ２＝
１のときに１になるＡＮＤ論理６０５がＮＭＯＳ導通論
理となる。次に、ＰＭＯＳ導通論理については、チェー
ン６０１Ｂが、Ｃ１バー＝０かつＣ２バー＝０のときに
導通状態になることは明らかであるため、Ｃ１バー＝０
かつＣ２バー＝０のときに１になる論理６０６がＰＭＯ
Ｓ導通論理となる。これを変換してＡＮＤ論理６０７が
できる。なお、「バー」は負論理を表す。

【００６５】ＣＭＯＳ組合せ回路タイプ これは、ＣＭＯＳの組合せ回路ゲートを構成するチェー
ンペアのタイプである。このチェーンペアが満たす条件
は、以下の条件（ａ）および（ｂ）である。論理単位Ｌ
１の抽出ステップでは、チェーンペアがこれらの条件
（ａ）および（ｂ）を満たすかどうか検査し、満たす場
合は、ＣＭＯＳ組合せ回路タイプの論理単位Ｌ１として
抽出する。以下、ＣＭＯＳ組合せ回路タイプのチェーン
ペアが満たす条件（ａ）および（ｂ）を、図８のＮｏ．
２の項目と図１０を参照して、説明する。

【００６６】・条件（ａ） 図１０（ａ）は、ＣＭＯＳ組合せ回路タイプのチェーン
ペアの例である。条件（ａ）は、この図に示すように、
チェーンペア内の全てのＭＯＳ７００Ａ，７００Ｂが、
ペア１のＮＭＯＳ−ＰＭＯＳペア（７００Ａ−１と７０
０Ｂ−１，７００Ａ−２と７００Ｂ−２）から構成され
ているという条件である。

【００６７】・条件（ｂ） これは、トライステートゲートタイプの条件（ｂ）と同
様にして、図１０（ｂ）のＮＭＯＳチェーン７００Ａと
ＧＮＤから抽出される０供給論理７０１と、ＰＭＯＳチ
ェーン７００Ｂと電源から抽出される１供給論理７０２
とが、論理的に等価であるという条件である。この条件
により、図１０（ａ）のようなＣＭＯＳ組合せ回路タイ
プのＭＯＳ、ＧＮＤ、および電源回路は、上記ゲート論
理（０供給論理と１供給論理）で表現してもよいことが
保証される。

【００６８】プリチャージ組合せ回路タイプ これは、プリチャージによる組合せ回路ゲートを構成す
るチェーンペアのタイプである。図１１は、プリチャー
ジ組合せ回路タイプのチェーンペアの例である。

【００６９】ここで、プリチャージによる組合せ回路と
は、論理を決定しなければいけないタイミングに先立っ
て、ＰＭＯＳ８１によって、あらかじめ、チャージを出
力Ｄ（＝終点８４）に供給しておき（プリチャージ）、
その後、論理を決定するタイミングで、必要ならば、Ｎ
ＭＯＳチェーン８２を通ってチャージを引き抜く回路で
ある。これにより、チェージを引き抜いたときには、出
力Ｄの論理は０となり、引き抜かなければ、出力Ｄは１
のままとなる。すなわち、この回路は、入力Ａ，Ｂ，Ｃ
がチャージを引き抜く条件のときには０を、その他のと
きには１を供給するため、入力Ａ，Ｂ，Ｃにより、出力
Ｄが決まる組合せ回路である。

【００７０】このチェーンペアが満たす条件は、以下の
条件（ａ）および（ｂ）である。論理単位Ｌ１の抽出ス
テップでは、チェーンペアがこれらの条件（ａ）および
（ｂ）を満たすかどうか検査し、満たす場合は、プリチ
ャージ組合せ回路タイプの論理単位Ｌ１として抽出す
る。以下、プリチャージ組合せ回路タイプのチェーンペ
アが満たす条件（ａ）および（ｂ）を、図８のＮｏ．３
の項目と図１１を参照して、説明する。

【００７１】・条件（ａ） これは、ＰＭＯＳチェーン８０がＰＭＯＳ８１一個で構
成されており、このＰＭＯＳ８１とペア１をなすＮＭＯ
Ｓ８３がＧＮＤに１個直接接続されているという条件で
ある。

【００７２】・条件（ｂ） これは、チェーンペアの終点８４が、方向不定のトラン
ジスタのソース・ドレイン、ゲートの出力、他のチェー
ンの終点および原始入力信号と直接接続されていないと
いう条件である。

【００７３】条件（ｂ）は、これまでの条件がチェーン
ペアの形に関する条件であったのに対して、他のソース
との接続関係に関する条件である。この条件は、プリチ
ャージ組合せ回路の以下のような特徴に起因している。

【００７４】プリチャージ組合せ回路では、チャージを
引き抜かない条件（図１１では、Ａ＝０、Ｂ＝０または
Ｃ＝０）のときに、出力Ｄの論理値は１であるが、この
論理値１は前のタイミングで供給されたチャージを保持
しているだけの弱い論理値（ハイインピーダンス状態と
呼ぶ）である。このときに、他のソースから強い論理値
０を与えられると、出力Ｄの論理値は０になる。そのた
め、この回路を通常の組合せ回路に変換すると、ハイイ
ンピーダンス状態でも強い論理値１を与えてしまうた
め、正しい論理値が得られない。従って、この回路は、
終点に他のソースが接続されているときには、通常の組
合せ回路とは異なるので、通常の組合せ回路への変換は
行えない。

【００７５】（ii）論理単位Ｌ１のゲート変換 このステップは、上記（ｉ）の論理単位Ｌ１の抽出ステ
ップによって論理単位Ｌ１として抽出した三つのタイプ
のチェーンペアを、抽出過程で得た０／１供給論理と導
通論理に基づいて、ゲート回路に変換する。図１２を参
照して、論理単位Ｌ１のゲート変換ステップについて、
トライステートゲートタイプのチェーンペアのゲート
変換、ＣＭＯＳ組合せ回路タイプのチェーンペアのゲ
ート変換、およびプリチャージ組合せ回路タイプのチ
ェーンペアのゲート変換、に分けて、説明する。

【００７６】トライステートゲートタイプのチェーン
ペアのゲート変換 図１２（ａ）は、トライステートゲートタイプのチェー
ンペアのゲート変換ステップの説明図である。このステ
ップでは、トライステートゲートタイプのチェーンペア
９０を、０／１供給論理９２２、トライステートバッフ
ァゲート９２１、および導通論理９２４からなるゲート
回路に変換する。

【００７７】このゲート回路は、０／１供給論理９２２
の出力をトライステートバッファゲート９２１の入力端
子９２３に接続し、導通論理９２４の出力をトライステ
ートバッファゲート９２１の制御端子９２０に接続し、
トライステートバッファゲート９２１の出力端子を元の
チェーンペアの終点に接続したものである。

【００７８】ＣＭＯＳ組合せ回路タイプのチェーンペ
アのゲート変換 図１２（ｂ）は、ＣＭＯＳ組合せ回路タイプのチェーン
ペアのゲート変換ステップの説明図である。このステッ
プでは、ＣＭＯＳ組合せ回路タイプのチェーンペア９３
を０／１供給論理９４に変換し、その出力をチェーンペ
アの終点に接続する。

【００７９】プリチャージ組合せ回路タイプのチェー
ンペアのゲート変換 図１２（ｃ）は、プリチャージ組合せ回路タイプのチェ
ーンペアのゲート変換ステップの説明図である。このス
テップでは、プリチャージ組合せ回路タイプのチェーン
ペア９５をＮＭＯＳチェーンとＧＮＤから抽出される０
供給論理９７に変換し、その出力をチェーンペアの終点
Ｏに接続する。

【００８０】(iii) 導通論理、０／１供給論理の抽出：
(i),(ii)内の共通処理 この処理は、上述の(i) と(ii)のステップで用いられる
共通処理である。図１３〜図１５を参照して、以下に述
べる。

【００８１】図１３（ａ）は、導通論理と０／１供給論
理の種類と抽出例を示す。まず、ＮＭＯＳ導通論理の抽
出方法を述べ、次に、その他の抽出方法を述べる。

【００８２】ＮＭＯＳ導通論理の抽出方法 この論理は、ＮＭＯＳチェーンを導通状態にするための
論理である。ＮＭＯＳチェーンは、ＮＭＯＳが直列接続
されているならば、各ＮＭＯＳのゲート接続信号のＡＮ
Ｄ条件で導通状態になる。また、並列接続されているな
らば、各ＮＭＯＳのゲート接続信号のＯＲ条件で導通状
態になる。接続関係がより一般的な場合に拡張した方法
を以下に述べる。

【００８３】図１３（ｂ）は、ＮＭＯＳチェーンの例を
示す。このようなＮＭＯＳチェーンを、チェーン内のＮ
ＭＯＳの接続関係を表す多分木１０１１に変換する。図
１３（ｃ）は、図１３（ｂ）のＮＭＯＳチェーンを変換
した多分木１０１１の例である。このような多分木は、
以下のようにして構成する。

【００８４】まず、この多分木は、ＮＭＯＳの接続関係
（直列接続／並列接続）を表すノ−ドを持つ。例えば、
図の多分木１０１１では、元のチェーン内のＮＭＯＳ１
００６から１００９は直列接続であるため、これらのＮ
ＭＯＳ１００６〜１００９を特定する情報が直列接続ノ
−ド１０２０内の要素となっている。なお、多分木を表
す図１３（ｃ）で、「直」は直列接続を、「並」は並列
接続を、それぞれ示す。

【００８５】接続関係の階層があれば、ノードの入力側
に１段深い回路の接続関係を表すノ−ドを接続する。例
えば、図１３（ｂ）では、元のチェーン内のＮＭＯＳ１
０００から１００３は、ＮＭＯＳ１０００と１００１、
ＮＭＯＳ１００２と１００３が、各々直列に接続され、
さらにこれらが並列に接続されており、接続関係の階層
を構成している。そのため、図１３（ｃ）の多分木１０
１１では、並列接続ノ−ド１０２１の入力側に直列接続
ノ−ド１０２２と１０２３が接続されており、ノード１
０２２，１０２３の内の要素として、ＮＭＯＳ１０００
と１００１、およびＮＭＯＳ１００２と１００３が、各
々設定されている。

【００８６】次に、上記のように得られた多分木を、図
１４（ａ）の変換規則に従って、ゲートに変換する。変
換規則は、Ｎｏ．１のＡＮＤ変換からＮｏ．４の信号接
続の４つである。

【００８７】ＡＮＤ変換は、直列接続をＡＮＤゲートに
変換するという内容の規則である。ＯＲ変換は、並列接
続をＯＲゲートに変換するという内容の規則である。Ｅ
ＯＲ変換は、直列接続２個が並列に接続され、互いに相
対するＭＯＳペアのゲートに反転信号が接続されている
場合に、ＥＯＲ（排他的ＯＲ）ゲートに変換するという
内容の規則である。信号接続の規則は、上記の３つの変
換規則で変換されたゲートの入力に、ＭＯＳのゲートに
接続されている信号を接続するという内容の規則であ
る。

【００８８】図１４（ｂ）は、図１３（ｂ）のＮＭＯＳ
チェーンから得た図１３（ｃ）の多分木１０１１を、図
１４（ａ）の変換規則に従ってゲートに変換した例を示
す。

【００８９】この例においては、ＡＮＤ変換規則により
ノード１０１２をＡＮＤ１０１５に、ＯＲ変換規則によ
りノード１０１３をＯＲ１０１７に、それぞれ、変換す
る。また、ＥＯＲ変換規則により、３つのノードの集ま
りである１０１４をＥＯＲ１０１８に変換する。この３
つのノードの集まり１０１４では、直列接続２個が並列
に接続されており、また、１０１８と１０１９とが各々
互いに相対するＭＯＳペアで、それらのゲートに反転信
号が接続されている（図１３（ｂ）のＮＭＯＳチェーン
参照）。その後、信号接続の規則により、多分木内のＭ
ＯＳのゲートに接続されている信号を、変換されたゲー
トの入力に、接続する。

【００９０】ＰＭＯＳ導通論理、０／１供給論理の抽
出方法 上記のＮＭＯＳ導通論理の抽出と同様にして、ＰＭＯ
Ｓ導通論理の抽出、および０／１供給論理の抽出を行な
う。ただし、これらの論理の抽出方法は、図１４（ｃ）
に示すようにＮＭＯＳ導通論理の抽出方法を変更したも
のである。変更点のみ説明する。

【００９１】まず、ＰＭＯＳ導通論理の抽出では、信号
接続の規則を変更する。具体的には、図１４（ａ）のＮ
ｏ．１からＮｏ．３で変換されたゲートの入力に、ＰＭ
ＯＳのゲートに接続されている信号を反転させた信号
（信号＋ＮＯＴ）を、接続するようにする（図１３
（ａ）のＰＭＯＳ導通論理の項参照）。

【００９２】０供給論理の抽出では、ゲートの出力にＮ
ＯＴ（インバータ）を付加する（図１３（ａ）の０供給
論理の項参照）。１供給論理の抽出では、ＰＭＯＳ導通
論理の場合と同様にする（図１３（ａ）の１供給論理の
項参照）。

【００９３】（３−２）ステップ１０３Ｂ このステップ１０３Ｂでは、チェーンペアに属さない単
一チェーンと論理単位Ｌ１に属さないチェーンペアを個
々に分割した単一チェーンから、上記（３−１）の(ii
i) で述べた導通論理の抽出手順に従って導通論理を抽
出し、この導通論理とトライステートバッファゲートを
用いて、ゲート論理を抽出する。なお、チェーンペアに
属さない単一チェーン、および論理単位Ｌ１に属さない
チェーンペアを個々に分割した単一チェーンを、合わせ
て論理単位Ｌ２と呼ぶものとする。

【００９４】図１５（ａ）は、単一チェーン（論理単位
Ｌ２）の例を示す。１２０が単一チェーンとなってい
る。図１５（ｂ）は、単一チェーン（論理単位Ｌ２）の
変換の仕方を示す。ＧＮＤを起点とするＮＭＯＳチェー
ン、その他（ＧＮＤ以外）を起点とするＮＭＯＳチェー
ン、電源を起点とするＰＭＯＳチェーン、およびその他
（電源以外）を起点とするＰＭＯＳチェーンについて、
変換前のトランジスタ回路と変換後のゲート論理が示さ
れている。図中、＊１で示す論理が、変換前の回路から
抽出した導通論理である。

【００９５】３．ステップ１１：ＦＦ抽出 次に、ゲート回路１５Ｂ（図１）から、あらかじめ登録
されているＮＯＲ／ＮＡＮＤたすき掛け形式のＦＦを探
索してＦＦを抽出するステップ１１（図１，２）につい
て、詳細に説明する。ステップ１１は、図１６（ａ）に
示す各ステップからなる。これらのステップについて、
以下の（１）〜（４）で説明する。

【００９６】（１）ステップ１３０ このステップでは、ゲート回路１５Ｂ（図１）から、図
１７に示すＮＯＲ／ＮＡＮＤたすき掛け形式のＦＦを探
索する。

【００９７】（２）ステップ１３１ このステップでは、モデル化されるＦＦ種の数を減らす
ために、上記（１）で探索されたＮＡＮＤたすき掛け形
式のＦＦを、ド・モルガンの定理を用いて、ＮＯＲたす
き掛け形式のＦＦに変換する。

【００９８】図１６（ｂ）は、本ステップ１３１の処理
例を示す。ＦＦ１３４にド・モルガンの定理を適用する
と、ＦＦ１３５に変換される。１３４Ａ，１３４Ｂの変
換結果が、各々１３４Ｃ，１３４Ｄである。その後、余
分なＮＯＴを削除して形を整えると、ＮＯＲたすき掛け
形式のＦＦ１３６Ａが得られる。

【００９９】（３）ステップ１３２ このステップでは、図１７に示すＮＯＲたすき掛け形式
のＦＦ形式に従って、ＦＦの制御信号（セット／リセッ
トが行われない通常のサイクルでこの信号が１のとき
に、ＦＦの出力が変化する信号）、デ−タ信号およびセ
ット・リセット信号を決定する。

【０１００】（４）ステップ１３３ このステップでは、ステップ１３１と同様な目的で、セ
ット・リセット信号が複数本あるときに、これらのＯＲ
演算結果をセット・リセット信号とし、図１８に示すＮ
ＯＲたすき掛け形式のＦＦに変換する。

【０１０１】図１６（ｃ）は、本ステップ１３３の処理
例を示す。ＦＦ１３７が複数のリセット信号１３８を持
つときに、複数のリセット信号のＯＲ演算を行うための
ＯＲゲート１３８Ａを生成し、ゲート１３８Ａの出力１
３８Ｂをリセット信号とするＦＦ１３９に変換する。

【０１０２】以上のようにして、ゲート回路１５Ｂから
ＦＦを抽出する。

【０１０３】４．ステップ１２：順序回路素子と組合せ
回路素子の区分 このステップでは、上記のステップ１０，１１によって
得られたゲート回路およびＦＦ回路内のトライステ−ト
ゲートを、組合せ回路部分と順序回路部分であるトライ
ステ−トバッファゲートとに分ける。

【０１０４】図１９（ａ）は、ゲート・ＦＦ回路内のト
ライステ−トゲート１４３を、組合せ回路部分１４３Ａ
と順序回路部分であるトライステ−トバッファゲート１
４３Ｂとに分けた例を示す。このように区分することに
より、全ての素子について、図１９（ｂ）に示すよう
に、順序回路素子と組合せ回路素子の区分が決まる。

【０１０５】５．ステップ１３：ＲＴレベルモデル変換 このステップでは、ステップ１２で区分されたゲート回
路およびＦＦ回路をＲＴレベルモデルに変換する。この
ステップは、図２０に示す各ステップからなる。これら
のステップについて、以下の（１）〜（８）で説明す
る。

【０１０６】（１）ステップ１５０ このステップでは、組合せ回路をファンアウトフリーリ
ージョンに分割する。

【０１０７】図２１（ａ）は、本ステップ１５０の処理
結果の例を示す。１６１Ａから１６４Ａが、分割された
ファンアウトフリーリージョンを示す。ここで、ファン
アウトフリーリージョンとは、リージョン内の信号に出
力する全てのゲートのファンアウト数が１のリージョン
のことである。例えば、リージョン１６１Ａ内のゲート
１６０はファンアウト数が２であるが、このようなファ
ンアウト数が２以上のゲートは、リージョン外への信号
として出力するゲートのみとなる。

【０１０８】（２）ステップ１５１ このステップでは、ファンアウトフリーリージョン内の
ゲートをブール式に変換する。図２１（ｂ）に、本ステ
ップ１５１の処理結果の例を示す。図中、１６１Ｂから
１６４Ｂが、本ステップ１５１でブール式に変換した結
果の例である。

【０１０９】（３）ステップ１５２ このステップでは、同一制御タイミングの順序回路を統
合する。これは、従来技術では、コントロールギャザリ
ングと呼ばれている。

【０１１０】図２１（ｂ）に、本ステップ１５２の処理
結果の例を示す。図中、１６７がコントロールギャザリ
ングの結果である。図２１（ａ）の１６５と１６６は、
同一信号ＩＮ４で制御される同一制御タイミングの素子
であるため、これらを統合している。

【０１１１】（４）ステップ１５３ このステップでは、ステップ１５２で統合した順序回路
とその入力データに影響を及ぼすファンアウトフリーリ
ージョンを統合し、１ブロック（タイプ１のブロックと
呼ぶ）化する。

【０１１２】図２２（ａ）は、本ステップ１５３の処理
結果の例を示す。図２１（ｂ）では、１６７の入力デー
タＩＮ２とＩＮ３に影響を及ぼすファンアウトフリーリ
ージョンは、１６１Ｂ，１６３Ｂおよび１６４Ｂの３リ
ージョンである。従って、図２２（ａ）に示すように、
リージョンを１６７＋［１６１Ｂ＋１６３Ｂ＋１６４
Ｂ］と統合したブロックが、タイプ１のブロックとな
る。

【０１１３】（５）ステップ１５４ このステップでは、制御タイミング信号、セット・リセ
ット信号、および原始出力信号の各々に影響を及ぼすフ
ァンアウトフリーリージョンを集めて１ブロック（タイ
プ２のブロック）化する．

【０１１４】図２２（ａ）は、本ステップ１５４の処理
結果の例を示す。図２１（ｂ）では、制御タイミング信
号ＩＮ４に影響を及ぼすのは、リージョン１６２Ｂだけ
である。従って、図２２（ｃ）に示すように、リージョ
ン１６２Ｂがタイプ２のブロックとなる。

【０１１５】（６）ステップ１５５ このステップでは、タイプ１とタイプ２の両ブロックに
ついて、各ブロックの入力信号が変化したときに呼びだ
されるＲＴ記述を生成する。

【０１１６】図２２（ｂ）のブロック１６８、および図
２２（ｃ）のブロック１７０は、各々、タイプ１とタイ
プ２のブロックのVerilog HDL というハードウェア記述
言語での、ＲＴ記述である。

【０１１７】（７）ステップ１５６ このステップでは、タイプ１のブロックの順序回路の出
力を決定するＲＴ記述を生成する。すなわち、タイプ１
のブロックの場合は、制御タイミング信号が１のとき
に、ブロック内の入力側のファンアウトフリーリージョ
ンから順に、ステップ１５１で変換されたファンアウト
フリーリージョン内のブール式を実行して順序回路の出
力を決定するＲＴ記述を生成する。さらに、ＦＦのセッ
ト／リセット信号が１になったときに、セット／リセッ
ト動作を行なって順序回路の出力を決定するＲＴ記述を
生成する。

【０１１８】図２２（ｂ）のブロック１６９は、本ステ
ップ１５６の処理例である。ブロック１６９は、制御タ
イミング信号ＩＮ４が１のときに、タイプ１のブロック
内のファンアウトフリーリージョン１６１Ｂ，１６３
Ｂ，１６４Ｂのブール式をこの順に実行して順序回路の
出力を決定する。セット／リセット動作は、この例には
ないので、省略する。セット／リセット動作は、図１８
に示すＦＦのセット／リセット信号が１になったときの
出力結果をブール式で表現することにより得られる。

【０１１９】（８）ステップ１５７ このステップでは、タイプ２のブロックの出力を決定す
るＲＴ記述を生成する。すなわち、タイプ２のブロック
の場合は、呼び出されたときに、ブロック内の入力側の
ファンアウトフリーリージョンから順に、ファンアウト
フリーリージョン内のブール式を実行して、出力を決定
するＲＴ記述を生成する。

【０１２０】図２２（ｃ）のブロック１７１は、本ステ
ップ１５７の処理例である。この場合は、ファンアウト
フリーリージョンは１つのみなので、呼び出されたとき
に、このブール式１７１を実行し、出力ＩＮ４を決定す
る。

【０１２１】

【発明の効果】本発明によれば、従来、人手指定されて
いた組合せ回路部分と順序回路部分の区分を自動化でき
るので、ＲＴレベルモデルへの変換のための人手工数を
削除すことができる。また、従来、トランジスタ構造を
保存してＲＴレベルモデルに変換していた順序回路部分
についても、ゲートまたはＦＦにマクロ化してＲＴレベ
ルモデルへ変換することが可能となり、より高速なＲＴ
レベルモデルを生成することができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係るハイレベルモデル自動
生成方法の概要を示すデータフロー図および入出力デー
タの説明図

【図２】ハイレベルモデル生成処理の手順を示すフロー
チャート図

【図３】本実施例の処理装置の構成を示す図

【図４】ステップ１０のゲート抽出処理のフローチャー
ト図

【図５】ステップ１０１のトランジスタの有効方向決定
処理の説明図

【図６】ステップ１０２ＡのＮＭＯＳ／ＰＭＯＳチェー
ンの抽出処理の説明図

【図７】ステップ１０２Ｂのチェーンペアの抽出処理の
説明図

【図８】論理単位Ｌ１のチェーンペアを定義する表を示
す図

【図９】トライステートゲートタイプのチェーンペアの
説明図

【図１０】ＣＭＯＳ組合せ回路タイプのチェーンペアの
説明図

【図１１】プリチャージ組合せ回路タイプのチェーンペ
アの説明図

【図１２】論理単位Ｌ１のゲート変換処理の説明図

【図１３】導通論理、０／１供給論理の抽出処理（その
１）の説明図

【図１４】導通論理、０／１供給論理の抽出処理（その
２）の説明図

【図１５】ステップ１０３Ｂの単一チェーンのゲート変
換処理の説明図

【図１６】ステップ１１のＦＦ抽出処理の説明図

【図１７】ＦＦ抽出処理での探索対象のＦＦを示す図

【図１８】ＦＦ抽出処理で抽出するＦＦを示す図

【図１９】ステップ１２の順序回路素子と組合せ回路素
子の区分処理の説明図

【図２０】ステップ１３のＲＴレベルモデル変換処理の
フローチャート図

【図２１】ＲＴレベルモデル変換例（その１）を示す図

【図２２】ＲＴレベルモデル変換例（その２）を示す図

【符号の説明】

１０：ゲート抽出処理、１１：ＦＦ抽出処理、１２：順
序回路素子と組合せ回路素子の区分処理、１３：ＲＴレ
ベルモデル変換処理、１４：トランジスタレベルモデル
変換処理、１５：ＣＭＯＳ系の論理回路データファイ
ル、１６：ハイレベルモデルデータファイル、１５Ａ−
１：電源、１５Ａ−２：ＰＭＯＳ、１５Ａ−３：ＮＭＯ
Ｓ、１５Ａ−４：グラウンド（ＧＮＤ）。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 新舎 隆夫 神奈川県川崎市麻生区王禅寺1099番地 株 式会社日立製作所システム開発研究所内 (72)発明者 小畑 誠 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体設計開発センタ内 (72)発明者 小島 智 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体設計開発センタ内

Claims (15)

【特許請求の範囲】
1. 【請求項１】ＣＭＯＳ系のトランジスタ回路デ−タを含
   む論理回路デ−タを入力し、該論理回路デ−タからＲＴ
   レベルモデルデータを生成して出力するハイレベルモデ
   ル自動生成方法であって、 上記トランジスタ回路デ−タ内のゲート変換可能なトラ
   ンジスタ回路をゲートに変換し、変換したゲ−トをゲ−
   ト回路デ−タとして出力する第１ステップと、 上記ゲート回路デ−タ内のＦＦ変換可能なゲ−ト回路を
   ＦＦに変換し、変換したＦＦと非変換のゲ−ト回路とを
   ゲ−ト・ＦＦ回路データとして出力する第２ステップ
   と、 上記ゲ−ト・ＦＦ回路デ−タ内のゲ−ト・ＦＦ回路を順
   序回路素子と組合せ回路素子に区分し、その結果を素子
   区分デ−タとして出力する第３ステップと、 上記ゲート・ＦＦ回路デ−タ内のゲ−ト・ＦＦ回路を上
   記素子区分デ−タ内の素子区分に従って対象モデル化言
   語でＲＴレベルモデルに変換し、ＲＴレベルモデルデー
   タを出力する第４ステップとを備えることを特徴とする
   ハイレベルモデル自動生成方法。
2. 【請求項２】請求項１に記載のハイレベルモデル自動生
   成方法において、さらに、前記トランジスタ回路デ−タ
   内のゲ−ト変換不可能なトランジスタ回路をそのまま前
   記対象モデル化言語でトランジスタレベルモデルに変換
   し、該トランジスタレベルモデルデータを、前記ＲＴレ
   ベルモデルとともに出力する第５ステップを備えること
   を特徴とするハイレベルモデル自動生成方法。
3. 【請求項３】請求項１に記載のハイレベルモデル自動生
   成方法において、前記第１ステップは、 前記トランジスタ回路デ−タ内のトランジスタの有効方
   向を決定する第１−１ステップと、 論理単位の基本要素となるＮＭＯＳ又はＰＭＯＳのみか
   らなるＮＭＯＳ／ＰＭＯＳチェーンを抽出する第１−２
   ステップと、 該ＮＭＯＳ／ＰＭＯＳチェーン内から所定の条件を満た
   すＮＭＯＳチェーンとＰＭＯＳチェーンのチェーンペア
   を抽出する第１−３ステップと、 抽出したチェーンペアの内から論理単位となるチェーン
   ペアを抽出し、該論理単位となるチェーンペアをゲート
   に変換する第１−４ステップと、 上記チェーンペアに属さない単一チェーン、および上記
   論理単位に属さないチェーンペアを分割した単一チェー
   ンを、個々にゲートに変換する第１−５ステップとを備
   えることを特徴とするハイレベルモデル自動生成方法。
4. 【請求項４】請求項３に記載のハイレベルモデル自動生
   成方法において、前記第１−１ステップは、 前記トランジスタ回路デ−タから、グラウンド（以後、
   ＧＮＤと略す）、ゲートの出力、又は原始入力を始点と
   し、ゲートの入力、ＭＯＳのゲート、又は原始出力を終
   点として、ＮＭＯＳのソース又はドレイン同士が互いに
   接続されているＮＭＯＳを順にトレースし、該始点から
   該終点までの方向で決まる該ＮＭＯＳのソース−ドレイ
   ン間の方向を該ＮＭＯＳの有効方向と決定する第１−１
   −１ステップと、 前記トランジスタ回路デ−タから、電源、ゲートの出
   力、又は原始入力を始点とし、ゲートの入力、ＭＯＳの
   ゲート、又は原始出力を終点として、ＰＭＯＳのソース
   又はドレイン同士が互いに接続されているＰＭＯＳを順
   にトレースし、該始点から該終点までの方向で決まる該
   ＰＭＯＳのソース−ドレイン間の方向を該ＰＭＯＳの有
   効方向と決定する第１−１−２ステップと、 該第１−１−１ステップと該第１−１−２ステップによ
   り、全ての始点と終点の組合せについて該トレースと該
   有効方向の決定を行っても、有効方向が定まらないＭＯ
   Ｓを方向不定のトランジスタとして決定するステップと
   を備えることを特徴とするハイレベルモデル自動生成方
   法。
5. 【請求項５】請求項３に記載のハイレベルモデル自動生
   成方法において、前記第１−２ステップは、 ＧＮＤ、ゲートの出力、原始入力、又は方向不定のトラ
   ンジスタのソースもしくはドレインを始点とし、ゲート
   の入力、ＭＯＳのゲート、原始出力、又は方向不定のト
   ランジスタのソースもしくはドレインを終点として、Ｎ
   ＭＯＳの有効方向をトレースし、トレースされたＮＭＯ
   ＳをＮＭＯＳチェーンに順次付加するとともに、トレー
   ス途中に並列接続のＮＭＯＳがあればこれもＮＭＯＳチ
   ェーンに付加することにより、ＮＭＯＳチェーンを抽出
   する第１−２−１ステップと、 電源、ゲートの出力、原始入力、又は方向不定のトラン
   ジスタのソースもしくはドレインを始点とし、ゲートの
   入力、ＭＯＳのゲート、原始出力、又は方向不定のトラ
   ンジスタのソースもしくはドレインを終点として、ＰＭ
   ＯＳの有効方向をトレースし、トレースされたＰＭＯＳ
   をＰＭＯＳチェーンに順次付加するとともに、トレース
   途中に並列接続のＰＭＯＳがあればこれもＰＭＯＳチェ
   ーンに付加することにより、ＰＭＯＳチェーンを抽出す
   る第１−２−２ステップとを備えることを特徴とするハ
   イレベルモデル自動生成方法。
6. 【請求項６】請求項３に記載のハイレベルモデル自動生
   成方法において、前記第１−３ステップは、 始点がＧＮＤのＮＭＯＳチェーンと始点が電源のＰＭＯ
   Ｓチェーンの内、同一の終点を持ち、同一の信号がＭＯ
   Ｓのゲートに接続されているＮＭＯＳ−ＰＭＯＳのペア
   をチェーン内に少なくとも一つ備えたＮＭＯＳチェーン
   とＰＭＯＳチェーンのチェーンペアを抽出する第１−３
   −１ステップと、 その同一のチェーンが複数のチェーンペアに属する場合
   には、その同一のチェーンとペアをなす複数のチェーン
   を、同一の電源又は同一のＧＮＤを備えた一つの並列接
   続チェーンに再構成し、該並列接続チェーンと上記同一
   のチェーンとでチェーンペアを再構成する第１−３−２
   ステップとを備えることを特徴とするハイレベルモデル
   自動生成方法。
7. 【請求項７】請求項３に記載のハイレベルモデル自動生
   成方法において、前記第１−４ステップにおける論理単
   位のチェーンペアを抽出するステップは、 トライステートゲートタイプのチェーンペアを抽出する
   トライステートゲートタイプ抽出ステップと、ＣＭＯＳ
   組合せ回路タイプのチェーンペアを抽出するＣＭＯＳ組
   合せ回路タイプ抽出ステップと、プリチャージ組合せ回
   路タイプのチェーンペアを抽出するプリチャージ組合せ
   回路タイプ抽出ステップとを備えるとともに、 上記トライステートゲートタイプ抽出ステップは、 （１）チェーンペア内の全てのＭＯＳが、同一信号をゲ
   ートに接続されているＮＭＯＳ−ＰＭＯＳペア（以下、
   ペア１と呼ぶ）と反転信号をゲートに接続されているＮ
   ＭＯＳ−ＰＭＯＳペア（以下、ペア２と呼ぶ）とから構
   成されており、 （２）該ペア１内のＮＭＯＳ群を元のＮＭＯＳチェーン
   の順に接続して得られるＮＭＯＳチェーンとＧＮＤとか
   ら抽出する０供給論理（ＧＮＤから終点に０を供給する
   条件のときに、同じく０を出力するゲート論理）と、該
   ペア１内のＰＭＯＳ群を元のＰＭＯＳチェーンの順に接
   続して得られるＰＭＯＳチェーンと電源とから抽出する
   １供給論理（電源から終点に１を供給する条件のとき
   に、同じく１を出力するゲート論理）が論理的に等価で
   あり、かつ、 （３）上記ペア２内のＮＭＯＳ群を元のＮＭＯＳチェー
   ンの順に接続して得られるＮＭＯＳチェーンから抽出す
   るＮＭＯＳ導通論理（ＮＭＯＳチェーンが導通状態にな
   る条件のときに、１を出力するゲート論理）と、上記ペ
   ア２内のＰＭＯＳ群を元のＰＭＯＳチェーンの順に接続
   して得られるＰＭＯＳチェーンから抽出するＰＭＯＳ導
   通論理（ＰＭＯＳチェーンが導通状態になる条件のとき
   に、１を出力するゲート論理）が論理的に等価である、 という三つの条件（１）〜（３）を満たすチェーンペア
   をトライステートゲートタイプとして抽出し、該０／１
   供給論理と導通論理とを記憶するステップであり、 上記ＣＭＯＳ組合せ回路タイプ抽出ステップは、 （１）チェーンペア内の全てのＭＯＳがペア１から構成
   されており、かつ （２）ＮＭＯＳチェーンとＧＮＤとから抽出する０供給
   論理と、ＰＭＯＳチェーンと電源とから抽出する１供給
   論理が、論理的に等価である、 という二つの条件を満たすチェーンペアをＣＭＯＳ組合
   せ回路タイプとして抽出し、該０／１供給論理を記憶す
   るステップであり、 上記プリチャージ組合せ回路タイプ抽出ステップは、 （１）ＰＭＯＳチェーンがＰＭＯＳ１個から構成されて
   おり、該ＰＭＯＳとペア１をなすＮＭＯＳがＧＮＤに１
   個だけ直接接続されており、かつ、 （２）チェーンペアの終点が、方向不定のトランジスタ
   のソース・ドレイン、ゲートの出力、他のチェーンの終
   点、および原始入力と、直接接続されていない、 という二つの条件を満たすチェーンペアをプリチャージ
   組合せ回路タイプとして抽出するステップであることを
   特徴とするハイレベルモデル自動生成方法。
8. 【請求項８】請求項３に記載のハイレベルモデル自動生
   成方法において、前記第１−４ステップにおける論理単
   位をゲートに変換するステップは、 トライステートゲートタイプのチェーンペアをゲートに
   変換するトライステートゲートタイプ変換ステップと、
   ＣＭＯＳ組合せ回路タイプのチェーンペアをゲートに変
   換するＣＭＯＳ組合せ回路タイプ変換ステップと、プリ
   チャージ組合せ回路タイプのチェーンペアをゲートに変
   換するプリチャージ組合せ回路タイプ変換ステップとを
   備えるとともに、 上記トライステートゲートタイプ変換ステップは、前記
   トライステートゲートタイプのチェーンペアを、０／１
   供給論理、導通論理、およびトライステートバッファゲ
   ートからなるゲート回路に変換し、該０／１供給論理の
   出力をトライステートバッファゲートの入力端子に、該
   導通論理の出力をトライステートバッファゲートの制御
   端子に、該トライステートバッファゲートの出力を該チ
   ェーンペアの終点に、各々接続するステップであり、 上記ＣＭＯＳ組合せ回路タイプ変換ステップは、前記Ｃ
   ＭＯＳ組合せ回路タイプのチェーンペアを、０／１供給
   論理に変換し、該０／１供給論理の出力を該チェーンペ
   アの終点に接続するステップであり、 上記プリチャージ組合せ回路タイプ変換ステップは、前
   記プリチャージ組合せ回路タイプのチェーンペアを、Ｎ
   ＭＯＳチェーンとＧＮＤから抽出する０供給論理に変換
   し、該０供給論理の出力を該チェーンペアの終点に接続
   するステップであることを特徴とするハイレベルモデル
   自動生成方法。
9. 【請求項９】請求項７に記載のハイレベルモデル自動生
   成方法において、前記導通論理の抽出は、 ＮＭＯＳチェーン又はＰＭＯＳチェーンを、（１）終点
   を出力端とし、（２）チェーン内に直列接続あるいは並
   列接続があればこれらの接続関係を表すノードを持ち、
   （３）これらの接続関係の階層があるときには、該ノ−
   ドの入力側に一段深い階層の接続関係を表すノ−ドを接
   続し、かつ、（４）ＭＯＳを入力端とする、という四つ
   の条件を満たす多分木に変換するステップと、 該多分木の直列接続ノードをＡＮＤゲートに変換し、並
   列接続ノードをＯＲゲートに変換するステップと、 ＮＭＯＳチェーンの場合には、変換したゲートの入力端
   に、対応するＭＯＳのゲートに接続されている信号を接
   続し、ＰＭＯＳチェーンの場合には、変換したゲートの
   入力端に、対応するＭＯＳのゲートに接続されている信
   号の反転論理の出力信号を接続するステップとにより行
   なうことを特徴とするハイレベルモデル自動生成方法。
10. 【請求項１０】請求項７および８に記載のハイレベルモ
    デル自動生成方法において、前記０供給論理の抽出は、
    ＮＭＯＳチェーンから前記導通論理を抽出して、該導通
    論理の出力にＮＯＴを付加することにより行ない、１供
    給論理の抽出は、ＰＭＯＳチェーンから前記導通論理を
    抽出することにより行なうことを特徴とするハイレベル
    モデル自動生成方法。
11. 【請求項１１】請求項３に記載のハイレベルモデル自動
    生成方法において、前記第１−５ステップは、 前記チェーンペアに属さない単一チェーン、および前記
    論理単位に属さないチェーンペアを分割した単一チェー
    ンから導通論理を抽出するステップと、 抽出した導通論理およびトライステートバッファゲート
    からなり、該導通論理を該トライステートバッファゲー
    トの制御端子に接続し、該トライステートバッファゲー
    トの出力端子を該単一チェーンの終点に接続するゲート
    論理に変換するステップと、 上記単一チェーンの始点が、ＧＮＤである場合、電源で
    ある場合、およびそれ以外の場合の各々について、上記
    トライステートバッファゲートの入力端子に、’
    ０’、’１’、および始点を、各々接続するステップと
    を備えることを特徴とするハイレベルモデル自動生成方
    法。
12. 【請求項１２】請求項１に記載のハイレベルモデル自動
    生成方法において、前記第２ステップは、 前記第１のゲート回路デ−タおよび第２のゲ−ト回路デ
    −タから、ＮＯＲ／ＮＡＮＤたすき掛け形式のＦＦを探
    索するステップと、 探索されたＮＡＮＤたすき掛け形式のＦＦを、ＮＯＲた
    すき掛け形式のＦＦに変換するステップと、 該ＮＯＲたすき掛け形式のＦＦの制御信号、データ信
    号、およびセット・リセット信号を決定するステップと
    を備えることを特徴とするハイレベルモデル自動生成方
    法。
13. 【請求項１３】請求項１に記載のハイレベルモデル自動
    生成方法において、前記第３ステップは、 前記ゲ−ト・ＦＦ回路デ−タ内のトライステ−トゲ−ト
    を、組合せ回路ゲ−トと順序回路素子であるトライステ
    ートバッファゲートとに分割するステップを備えること
    を特徴とするハイレベルモデル自動生成方法。
14. 【請求項１４】請求項２に記載のハイレベルモデル自動
    生成方法において、前記第５ステップのゲ−ト変換不可
    能なトランジスタ回路が、有効方向が定まらない方向不
    定のトランジスタであることを特徴とするハイレベルモ
    デル自動生成方法。
15. 【請求項１５】請求項１に記載のハイレベルモデル自動
    生成方法において、前記論理回路デ−タはＣＭＯＳ系の
    トランジスタ回路デ−タのほかにゲート回路データを含
    み、前記第２ステップでは、該論理回路デ−タに含まれ
    るゲート回路データからもＦＦ変換を行なうことを特徴
    とするハイレベルモデル自動生成方法。