JP2000148808A

JP2000148808A - スケジュ―リングされた動作記述に対するストラクチュラルｒｔｌの正当性検証方法

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Publication number: JP2000148808A
Application number: JP11226890A
Authority: JP
Inventors: Teru Mukoyama; 輝向山; Pranav Ashar; アシャープラナブ; Batachariya Supurajitto; バタチャリヤスプラジッド; Anand Raghunathan; ラグナサンアナンド
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-11-06
Filing date: 1999-08-10
Publication date: 2000-05-30
Also published as: US6163876A

Abstract

(57)【要約】（修正有）【課題】高位合成における合成の検証に関し、時間及
びコストの経済化を図り、且つ、満足の行く結果を自動
的に得ることのできる検証ツールを提供すること。【解決手段】ファンクショナルＲＴＬとストラクチュ
ラルＲＴＬとの等価性検証を、レジスタ・シェアリング
の正当性検証と、演算器マッピングの正当性検証との二
つの簡単な問題に分け、夫々を検証する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＬＳＩ設計自動化
技術に関し、特に、高位合成の中間段階と最終段階との
間の等価性検証に関する。

【０００２】

【従来の技術】一般に、ＬＳＩ若しくはＶＬＳＩの設計
に当たっては、これらを自動的に行う、若しくはその設
計を支援するＬＳＩ設計自動化・支援技術が採用されて
いる。

【０００３】このＬＳＩ設計自動化技術を採用したＶＬ
ＳＩ設計のうち、代表的なものとしては、各種ＥＤＡ
（electronic design automation）ツールを利用したト
ップダウン設計が挙げられる。この種のトップダウン設
計は、その上流工程から、機能設計、論理設計、レイア
ウト設計と大別することができる。このうち、特に、機
能設計の自動化は機能合成（高位合成、動作合成とも呼
ばれる。）と呼ばれ、論理設計の自動化は論理合成と呼
ばれる。

【０００４】詳しくは、前述のトップダウン設計におい
ては、まず、システムの仕様作成として、ＬＳＩ全体を
システムとして捉え、その動作を記述することが行われ
る。このようにして作成された記述は、動作記述（beha
vioral description）と呼ばれる。この動作記述の作成
は、例えば、Ｃライクな言語を用いてなされる。

【０００５】次に、高位合成フェーズにおいて、作成さ
れた動作記述がＲＴＬ（register transfer level）記
述に自動変換される。尚、従来、このフェーズに関して
は、人手により置き換えられ、ＨＤＬ（hardware descr
iption language）を用いて、直接、ＲＴＬ記述が作成
される場合も多かった。

【０００６】次いで、論理合成フェーズにおいて、ＲＴ
Ｌ記述が、ゲートレベルの記述（ゲート・レベル論理回
路：ネットリスト）に自動変換される。このようにして
生成されたネットリストを基に、レイアウト設計が行わ
れ、次いで、チップ設計が行われる。

【０００７】これら上述した各段階（フェーズ）におい
て合成を行うためのツールの実体は、一般に、ソフトウ
ェアで構成される。しかしながら、それらのソフトウェ
アは、解決対象となる問題を適切にモデル化することの
困難性から、必ずしもバグフリーであるとは限らない。
また、プログラムサイズも大きいことから、デバッグを
完璧なものとすることは非常に困難である。そこで、各
合成段階においては、適切な合成がなされたか否かを検
証する必要がある。

【０００８】ここで、上述したフェーズの内、論理合成
に関しては、比較的、以前から活発に行われていたた
め、その正当性を確証すべく、論理合成の検証（論理検
証）も活発に行われていた。これに対して、高位合成に
ついては、上記のように人手により置き換えられること
も多かったため、その検証についても、論理検証ほど
は、検討されていなかった。

【０００９】

【発明が解決しようとする課題】しかしながら、近年の
ＬＳＩの高集積化・大規模化に伴い、ＬＳＩを構成する
ゲート数は、数百万になることも珍しくなくなってきて
おり、これに起因して、高位合成に対する要求も高まっ
てきている。また、これに関連して、高位合成フェーズ
の正当性の検証も非常に重要な研究課題となってきてい
る。

【００１０】ここで、従来、最も一般に行われていた高
位合成フェーズにおける正当性の検証は、所定のテスト
パターンを用いて行われるシミュレーションであった
が、このシミュレーションは、以下のような問題を含ん
でいた。

【００１１】即ち、テストパターンを用いて行われるシ
ミュレーションを実行するためには、当然ながら、テス
トパターンの生成を行わなければならず、そのために時
間及びコストがかかるといった問題があった。しかも、
そのシミュレーションを実行することにより検証できる
合成の内容は、テストパターンに依存しており、使用し
たテストパターンにて考慮されていないエラーを検証す
ることはできない。従って、従来のシミュレーションに
よる検証では、満足する結果を得られないおそれもあっ
た。

【００１２】また、高位合成において動作記述から生成
されたＲＴＬ記述の正当性を検証する他の手法として
は、例えば動作記述との等価性検証によってＲＴＬ記述
の正当性を検証するものも研究されているが、この種の
アプローチを採用した検証は、大抵の場合、次のような
問題を含んでいた。

【００１３】すなわち、この種の検証は、解決課題のモ
デリングの困難性から、検証の完全性が保証されず、現
実的では無いという問題を有していた。一方、検証を確
実なものとしようとすると、適用可能な規模が極めて小
さくなってしまったり、その処理を全自動にすることが
できずに、設計者による対話的な操作を必要とする半自
動的なものになってしまうといった制限が課せられるこ
ととなっていた。

【００１４】そこで、本発明は、高位合成における合成
の検証に関し、時間及びコストの経済化を図り、且つ、
満足の行く結果を自動的に得ることのできる検証ツール
を提供することを目的とする。

【００１５】

【課題を解決するための手段】本発明の発明者らは、上
記課題を解決するにあたり、高位合成の内部で行われる
複数の処理について、その内容を検討した。

【００１６】高位合成は、更に詳しくは、動作記述を
受けて、どのステップ（若しくはステート）でどの動作
・演算を実行すべきかを決めるスケジューリングと、
スケジューリングされた動作記述を受けて、必要とされ
るレジスタの数を減らすためのレジスタ・シェアリング
（レジスタ・バインディングともいう。）及び使用する
演算器の数を最適化するための演算器のマッピング（演
算器バインディングともいう。）とに、大別することが
できる。

【００１７】これら処理について検討した結果、本発明
の発明者らは、レジスタ・シェアリングにおけるレジス
タの共有時及び演算器マッピングにおける最適化時に比
較的エラーが生じやすいことを見出し、主として、上記
における検証を確立することとした。そのため、以下
に示す本発明の概念は、エラーを含まない適切なスケジ
ュールを前提とする。

【００１８】具体的には、本発明により提供される検証
手段は、上記においてスケジューリングされた動作記
述と、上記の結果得られるＲＴＬ記述との等価性検証
である。本明細書において、前者、即ちスケジューリン
グされた動作記述は、ファンクショナルＲＴＬとも呼ば
れる。このファンクショナルＲＴＬにおいては、同一の
クロックサイクルにおいて実行される処理がステートと
呼ばれるブロックで示されており、ステート間の遷移関
係によってその手順が表されている。このように、スケ
ジューリングされた動作記述をファンクショナルＲＴＬ
と呼ぶに伴い、後者、即ちいわゆるＲＴＬ記述は、スト
ラクチュラルＲＴＬと呼ばれ、ファンクショナルＲＴＬ
と明確に区別される。このファンクショナルＲＴＬとス
トラクチュラルＲＴＬとの等価性検証は、本発明により
初めて提案されるものである。

【００１９】本発明の発明者らは、更なる研究を重ねた
結果、当該等価性検証の内容を、レジスタ・シェアリン
グの正当性検証と、演算器マッピングの正当性検証との
二つの簡単な問題に分けることができることを見出し
た。かかる研究の結果に基づいて、本発明によれば、フ
ァンクショナルＲＴＬ及びストラクチュラルＲＴＬ間の
等価性検証を、簡単且つ汎用性の高い構成とすることが
できる。

【００２０】具体的には、前者の検証を行うために、本
発明は、矛盾仮要因ノード及び矛盾仮結果ノードのペア
からなる矛盾被検証ペアという概念を導入する。矛盾仮
要因ノード、矛盾仮結果ノード、矛盾被検証ペアは、そ
れぞれ、次のように定義される。

【００２１】変数ｘ及びｙが、ストラクチュラルＲＴＬ
において、同一のレジスタＲ_ｉにマッピングされるもの
であり、且つ、変数ｘと変数ｙとは、互いに異なる変数
であるとする。また、変数ｘは、ステートＳ_ｊにおける
演算ｏｐ_ｍの演算結果であり、他方、変数ｙは、ステー
トＳ_ｋにおける演算ｏｐ_ｎにて演算に用いられるもので
あるとする。即ち、演算ｏｐ_ｍは、変数ｘを演算結果と
して生成するものであり、演算ｏｐ_ｎは、変数ｙを演算
に使用するものである。尚、これら２つの演算は異なる
クロックサイクルにおいて実行されるものであり、Ｓ_ｊ
からＳ_ｋに至るパスには、変数をレジスタＲ_ｉにマッピ
ングするような如何なるステートも存在しないものとす
る。このような場合、演算ｏｐ_ｍを矛盾仮要因ノードと
呼び、演算ｏｐ_ｎを矛盾仮結果ノードと呼ぶ。即ち、矛
盾被検証ペアは、演算ｏｐ_ｍと演算ｏｐ_ｎの対である。
尚、本明細書において、「ノード」とは、一の演算（処
理）を意味する。

【００２２】かかる矛盾被検証ペア間のパスは、適切な
レジスタ・シェアリングが行われていれば、成立し得な
い。即ち、演算ｏｐ_ｍにて生成された変数ｘをレジスタ
Ｒ_ｉに入れたとするならば、後のステートにおいて、そ
のレジスタＲ_ｉから読み出され演算に用いられるべき変
数は、変数ｘでなければならないからである。

【００２３】換言すれば、全ての矛盾被検証ペア間のパ
スが不成立であれば、レジスタ・シェアリングの正当性
を確証することが出来る。そこで、本発明においては、
かかるレジスタ・シェアリングの正当性を検証するため
に、考えられる矛盾被検証ペアの全てについて、ペア間
のパスが実際には生じ得ないものであることをチェック
することする。

【００２４】一方、演算器マッピングの正当性検証は、
各ステートにおける入力と出力の一致をチェックするこ
とにより行うことができる。

【００２５】より、具体的には、まず、検証対象となる
ステートを選択して、そのステートをファンクショナル
ＲＴＬから抽出し、簡略化して、ストラクチャーグラフ
を作成する。

【００２６】次いで、等価性のチェックを行うに先立っ
て、必要とされるシンボリックな前処理を行う。具体的
には、１）ストラクチャーグラフに含まれる変数を、そ
れぞれマッピングされたレジスタに置き換える：２）転
送先のレジスタ名に「＿ｎｅｘｔ」を付す：３）ストラ
クチャーグラフにおける次のステート（Ｓｔａｔｅ＿ｎ
ｅｘｔ）を表すシンボルを、ステートエンコーディング
の情報にしたがって、定数のビットベクタに変換する：
４）ストラクチュラルＲＴＬのステートレジスタに検証
対象のステートに該当するビットベクタを代入し、それ
により、ストラクチュラルＲＴＬの冗長部分を削除す
る。

【００２７】次いで、ストラクチャーグラフに対して第
１のアレイＡｒｒ１を生成し、ストラクチュラルＲＴＬ
に対して第２のアレイＡｒｒ２を生成する。この第１及
び第２のアレイＡｒｒ１，Ａｒｒ２は、各々のグラフに
含まれるすべてのノードから構成されるアレイであり、
そのアレイにおいては、各ノードがそのファンイン側の
全てのノードの後に現れるようにして並べられている。

【００２８】このようにして、アレイを生成した後、第
１のアレイＡｒｒ１の中から、タイプ属性がプライマリ
入力（ＰＩ），演算器（ＯＰ），マルチプレクサ（ＭＵ
Ｘ）であるノードの出力信号を、基変数（basis variab
le）として他の変数と識別する。

【００２９】次に、第１のアレイＡｒｒ１を探索し，基
変数以外の出力する各ノードについて、そのノードの出
力の論理をそのノードに入力される基変数によって表
し，ＢＤＤで表現する。

【００３０】次に、ストラクチュラルＲＴＬの各ノード
について、等価チェック用リストと呼ばれるリストを生
成する。このリストは、ストラクチュラルＲＴＬにおけ
る特定の一のノードの出力信号が、ファンクショナルＲ
ＴＬにおける何れの基変数と如何なる条件の場合に等し
くなるかを示すためのものである。

【００３１】更に、この等価チェック用リストの生成
を、前述の第２のＡｒｒ２（即ち、ストラクチュラルＲ
ＴＬのノードアレイ）に含まれる各ノードについて、そ
のノードのタイプ毎に後述するようにして、順番にたど
りながら行う。

【００３２】そして、ストラクチュラルＲＴＬの一次出
力（ＰＯ）ノードに到達したとき、そのノードについて
生成された等価チェック用リストが、そのＰＯノードに
対応するファンクショナルＲＴＬのＯＵＴ信号と条件
“１”で等しいことを示すものであるかどうかをチェッ
クする。

【００３３】この結果、条件“１”で等しくならなけれ
ば、ストラクチュラルＲＴＬとファンクショナルＲＴＬ
とが不一致であると判定することができる。

【００３４】

【発明の実施の形態】以下、本発明の実施の形態による
ファンクショナルＲＴＬとストラクチュラルＲＴＬとの
等価性検証方法について図面を用いて説明する。

【００３５】図１を参照すると、動作記述が例示されて
いる。この動作記述の内容について、簡単に説明する
と、入力はａｉ及びｂｉであり、出力はｇｏである。ま
ず、入力ａｉ及びｂｉをａ及びｂに夫々代入する。この
時、ｃ，ｄ，ｅ，ｆ，ｇの初期値は、０とする。次い
で、ｅにａ＋２を代入し、ｆにｂ＋２を代入する。その
後、ａ＜ｂの判断を行い、その結果に応じて、次のよう
な処理を行う。即ち、比較結果が真（ｔｒｕｅ）の場
合、ａにａ−１を代入し、ｃにｂ−ａを代入する。一
方、比較結果が偽（ｆａｌｓｅ）の場合、ｂにｂ−１を
代入し、ｄにａ−ｂを代入する。更にその後、ａ＜ｂの
判断を行い、その結果に応じて、次のような処理を行
う。即ち、比較結果が真の場合、ｇにｃ＋ｅを代入す
る。一方、比較結果が偽の場合、ｇにｄ＋ｆを代入す
る。これにより得られたｇは、上述の出力ｇｏである。

【００３６】このような動作記述をスケジューリングす
ると、図２に示されるような、本実施の形態における等
価性検証の対象となるファンクショナルＲＴＬが得られ
る。図２において、各ステートは、四角形のブロックと
して示されており、ステート間の遷移は、四角形同士を
結ぶ矢印として示されている。また、各ステート内に描
かれた楕円は、それぞれ、一の処理（即ち、ノード）を
表している。各ステート内におけるノードは、それぞ
れ、分岐しないグラフ、若しくは、所定の条件によって
分岐するツリー構造にて示されている。処理がツリー構
造の場合、各ステートに遷移した際に満たしている条件
によって、ツリー構造上の一のパスが選択され、パス上
の楕円で表されるノードの処理が実行されることとな
る。尚、図２において各ノードに付された括弧付きの数
字は、以下の説明に用いられるノードＩＤである。以下
において、ノードＩＤとして（ＸＸ）と付されているノ
ードは、ノードＸＸと呼ばれる。

【００３７】この図２に示されたファンクショナルＲＴ
Ｌに対して、レジスタ・シェアリング、演算器マッピン
グ、及びステートエンコーディング等を行うと、図３に
示されるストラクチュラルＲＴＬが得られる。尚、図２
におけるどの変数が図３におけるどのレジスタに割当て
られたか（マッピングされたか）については、図４に示
されている。

【００３８】また、図３において、ＳＴ_０，ＳＴ_１，Ｓ
Ｔ_２は、いずれもステートレジスタを表し、
Ｒ_１，．．．Ｒ_６は、データレジスタを表す。尚、ステ
ートエンコーディングがどのように行われたかを示す情
報は、図５に示されている。

【００３９】ここで、図４において「ｘ−＞Ｒ_ｉ」は、
変数ｘをレジスタＲ_ｉに割当てることを示す。このよう
に、レジスタＲ_ｉに割当てられた変数ｘは、必要に応じ
て、ｘ_ｉとして、同変数ｘが他のレジスタＲ_ｊに割当て
られた場合と区別され、この場合、レジスタＲ_ｉに割当
てられる変数ｘ_ｉとレジスタＲ_ｊに割当てられる変数ｘ
_ｊとは、便宜上、別個の変数として取り扱われる。例え
ば、図２及び図４に示された例において、ａ，ｂ，ｃ，
ｄ，ｅ，ｆ，ｇは、それぞれ、ａ_１，ｂ_２，ｃ _３，
ｄ_３，ｅ_４，ｆ_５，ｇ_６として取り扱われる。

【００４０】尚、図３に示された次ステート決定回路
は、現在のステートレジスタの値又はそれとデータレジ
スタの値（この例では比較器の出力信号）を入力として
次のステートレジスタの値を決定し、ステート通知信号
ｓｔａｔｅを出力する回路である。次ステート決定回路
の出力するステート通知信号ｓｔａｔｅは、ステートレ
ジスタをデコードして得られるものであり、０から７ま
での値を有する。また、図３において、データパス部の
台形で描かれた部品はマルチプレクサであり、セレクタ
信号として動作するステート通知信号ｓｔａｔｅの値に
よって、その入力を切り替えるものである。

【００４１】以下、この図２及び図３に例示されたファ
ンクショナルＲＴＬ及びストラクチュラルＲＴＬとの等
価性検証について、他の図面も参照しつつ、説明を行
う。

【００４２】本実施の形態によるファンクショナルＲＴ
ＬとストラクチュラルＲＴＬとの等価性検証は、図４に
示されるレジスタ・マッピング情報及び図５に示される
ステート・エンコーディング情報を利用して、図２及び
図３に示されるファンクショナルＲＴＬ及びストラクチ
ュラルＲＴＬ間の等価性を検証するものである。

【００４３】この本実施の形態による検証手順は、概
略、次の２つに大別することができる。一方は、レジス
タ・シェアリングの正当性検証であり、他方は、演算器
マッピングの正当性検証である。

【００４４】まず、レジスタ・シェアリングの正当性検
証について、説明する。概略、レジスタ・シェアリング
の正当性検証は、矛盾仮要因ノード及び矛盾仮結果ノー
ドからなる矛盾被検証ペアを検出し、そのペア間のパス
が実際には生じ得ないものであることを証明することに
よって行われる。

【００４５】図６は、このレジスタ・シェアリングの正
当性検証の手順を、Ｃライクな記述にて示したものであ
る。図６において、「：＝」は、左項に右項の内容を代
入する演算子であり、「≠」は、Ｃ言語における！＝と
同義の演算子である。また、図６において、「Ｓｃｈｅ
ｄＧ」は、グラフとして捉えられたファンクショナルＲ
ＴＬを示す。尚、この図６に示された手順を説明するに
あたって、同じサフィックスを付された変数の集合を示
すものとして、集合Ｍ_ｉという概念を導入する。即ち、
集合Ｍ_ｉは、レジスタＲ_ｉにマッピングされる変数
ｘ_ｉ，ｙ_ｉ，．．．，ｚ_ｉを元として有するものである
（Ｍ_ｉ＝｛ｘ_ｉ，ｙ_ｉ，．．．，ｚ_ｉ｝）。この集合Ｍ
_ｉに関する情報は、レジスタ・シェアリングの正当性検
証を行うにあたって、予め与えられているものとする。

【００４６】以下、この図６に示されたレジスタ・シェ
アリングの正当性検証手順について、その概略を説明す
る。尚、この概略説明に現われるサブルーチン等につい
ては、後に詳細に説明される。

【００４７】レジスタシェアリングの正当性検証手順
は、全てのＭ_ｉに対して夫々適用される（１行目）。こ
の１行目に記載された内容を詳述すると、まず、１−１
行目において、集合Ｍ_ｉの要素数が１以下であるか否か
が判断される。ここで、集合Ｍ _ｉの要素数が１以下であ
るということは、レジスタＲ_ｉがシェアリングされない
ことを意味する。即ち、レジスタＲ_ｉに関するシェアリ
ングの正当性を検証する必要も生じない。それ故、この
場合、１−４行目へジャンプする（１−１行目）。１−
４行目へジャンプすると、現在対象となっている集合Ｍ
_ｉに関するループが終了し、次いで、次の集合Ｍ_ｉに対
し、１−１行目からの処理が適用されることとなる。
尚、集合Ｍ_ｉの要素数が２以上の場合は、以下に説明す
るように、１−２行目以下の手順を適用する。

【００４８】集合Ｍ_ｉの要素数が２以上の場合、まず、
集合ｏｐｓｅｔを定義する（１−２行目）。このｏｐｓ
ｅｔは、変数ｘ_ｉを生成する全ての演算ｏｐ_ｎの集合で
ある。

【００４９】次いで、集合ｏｐｓｅｔに含まれる全ての
演算ｏｐ_ｎについて、夫々、ｆｏｒｅａｃｈループを実
行する（１−３行目）。このｆｏｒｅａｃｈループ
は、後述されるサブルーチンＤＦＳ＿ＣＳＧ、ＤＦＳ＿
ＲＧを順に実行する（１−３−１及び１−３−２行目）
ことにより、開始される。ここで、ＣＳＧとは、矛盾仮
要因ノードをルートとし、矛盾仮結果ノードをリーフと
するコンフリクト・サブグラフの意であり、ＤＦＳ＿Ｃ
ＳＧとは、矛盾仮要因ノードを出発点として深さ優先探
索（ＤＦＳ）にてこのコンフリクト・サブグラフを見つ
け出すためのアルゴリズムである。また、ＲＧとは、フ
ァンクショナルＲＴＬにおける開始ノードをルートと
し、矛盾仮要因ノードをリーフとするリーチャビリティ
・サブグラフの意であり、ＤＦＳ＿ＲＧとは、ファンク
ショナルＲＴＬの開始ノードを出発点としてＤＦＳにて
このリーチャビリティ・サブグラフを見つけ出すための
アルゴリズムである。

【００５０】更に、ｆｏｒｅａｃｈループにおいて
は、ＣＳＧ及びＲＧが見つけ出された後、それらを矛盾
仮要因ノードにて連結することにより、ファンクショナ
ルＲＴＬの開始ノードをルートとし、矛盾仮結果ノード
をリーフとするコンフリクト・グラフＣＧを生成する
（１−３−３行目）。後に詳述するが、実際には、ＤＦ
Ｓ＿ＣＳＧ及びＤＦＳ＿ＲＧを実行することで、ＣＳＧ
及びＲＧの夫々を形成する各ノードにマークがされ、そ
れらマークされたノードを、グラフとみなされたファン
クョナルＲＴＬから抽出することで、ＣＧが作成され
る。

【００５１】その後、矛盾被検証ペア間のパスが生じる
か否かを判断するために不要な部分を、ＣＧから、削除
してＰＧを作成する（１−３−４行目）。ここで、ＰＧ
とは、ＣＧから、ここで行われる検証に不要なエッジ及
びノードを切り落としてなる（ｐｒｕｎｅしてなる）グ
ラフの意である。

【００５２】次いで、作成されたＰＧを参照しながら、
矛盾被検証ペア間のパスが実際に生じてしまう場合に
は、レジスタ・マッピングに違反があった旨を宣言する
（１−３−６行目）一方、集合ｏｐｓｅｔに含まれる全
ての演算ｏｐ_ｎについてｆｏｒｅａｃｈループを実行
したが、いずれの演算ｏｐ_ｎについても矛盾被検証ペア
間のパスが実際には生じないものであることが確証され
たなら、レジスタ・マッピングの正当性が検証された旨
を宣言する（２行目）。

【００５３】次いで、図７を参照して、ＤＦＳ＿ＣＳＧ
について詳細に説明するのであるが、この説明にあたっ
て、まず、図７に示されるアルゴリズムの見方やそこに
導入されている概念等について説明する。

【００５４】まず、図７において、ｏｐ_ｋとは、図６に
示されるｏｐ_ｎを出発点として、深さ優先探索していく
際に遷移する各ノード（子ノード）である。このｏｐ_ｋ
に関するデータを格納するためのデータ構造は、構造体
として設計され、そのメンバとしてｍａｒｋが含まれ
る。

【００５５】次いで、図７に示されるアルゴリズムにお
いて導入される２つの集合、ｕｓｅｔ（ｏｐ_ｎ，ｘ_ｉ）
とｇｓｅｔ（ｏｐ_ｎ，ｘ_ｉ）について言及する。

【００５６】まず、ｕｓｅｔ（ｏｐ_ｎ，ｘ_ｉ）は、次の
ように定義される。

【００５７】uset(op_n,x_i) = {y_i|y_i≠x_i, y_i∈M_i, y_i
input to op_n} 即ち、変数ｙ_ｉは、変数ｘ_ｉと異なる変数であって、且
つ、変数ｘ_ｉとレジスタを共有することになるような変
数であり、さらには、ノードｏｐ_ｎにおいて演算に用い
られるものである。また、ｕｓｅｔ（ｏｐ_ｎ，ｘ_ｉ）と
は、このような変数ｙ_ｉの集合である。ここで、変数ｘ
_ｉと異なる変数ｙ_ｉの集合であるから、変数ｘ_ｉ自体
は、この集合ｕｓｅｔには含まれない。

【００５８】一方、ｇｓｅｔ（ｏｐ_ｎ，ｘ_ｉ）は、次の
ように定義される。

【００５９】 gset(op_n,x_i) = {y_i|y_i∈M_i, y_i assigned by op_n} 即ち、変数ｙ_ｉは、変数ｘ_ｉとレジスタを共有するもの
であり、且つ、ノードｏｐ_ｎにおいて生成されるもので
ある。また、ｇｓｅｔ（ｏｐ_ｎ，ｘ_ｉ）とは、このよう
な変数ｙ_ｉの集合である。

【００６０】次いで、図７に示される各演算子について
言及しておくと、演算子「−＞」は、構造体のメンバー
へのポインタ参照を示し、演算子「：＝」は、左項に右
項の値を代入する演算子である。

【００６１】これらを踏まえた上で、図７を参照する
と、ＤＦＳ＿ＣＳＧにおいては、まず、ｇｓｅｔが空集
合であるか否かの判断がなされる（１行目）。

【００６２】あるノードｏｐ_ｋに関し、ｇｓｅｔが空集
合でないということは、ｏｐ_ｋにおいてＲ_ｉにマッピン
グされる変数があるということである。この場合、ｏｐ
_ｋより深いノードについてまでは、深さ優先探索を要し
ない。その後のノードにおいて、Ｒ_ｉに割り当てた変数
を用いることは、何等矛盾を生じさせないからである。

【００６３】このため、ｇｓｅｔが空集合でないなら
ば、ノードｏｐ_ｋのメンバｍａｒｋに対して、値“０”
を代入し（１−１行目）、マークをしなかった旨を図６
に示されるルーチンに返す（１−２行目）。

【００６４】一方、ｇｓｅｔが空集合である場合、次
に、ｕｓｅｔが空集合であるか否かについて判断する
（２行目）。ｕｓｅｔが空集合でない場合、矛盾被結果
ノードたる演算が特定され、ノードｏｐ_ｋのメンバｍａ
ｒｋに値“１”を代入し（２−１行目）、ノードｏｐ_ｋ
にマークをした旨を図６に示されるルーチンに返す（２
−２行目）。この２行目の処理において、マークされる
ｏｐ_ｋが、矛盾仮結果ノードとなる。

【００６５】もし、ｇｓｅｔ及びｕｓｅｔ共に空集合で
ある場合、取り敢えず、現時点で対象となっているｏｐ
_ｋについては、処理を保留し、その子ノードｏｐ_ｊの全
てについてＤＦＳ＿ＣＳＧが実行される（３行目）。そ
の結果、子ノードについてマークされた旨が返されたの
であれば（３−１行目）、処理が保留されたノードｏｐ
_ｋのメンバｍａｒｋに値“１”を代入し（３−１−１行
目）、マークした旨を図６に示されるルーチンに返す
（３−１−２行目）。この３行目の処理から明らかなよ
うに、図７に示されるＤＦＳ＿ＣＳＧは、いわゆる再帰
関数である。

【００６６】このようなＤＦＳ＿ＣＳＧの処理が終了
し、図６に示されるルーチンへと処理が返されたときに
は、矛盾仮要因ノードと矛盾仮結果ノードとの間のパス
上に存在する各ノードと、矛盾仮結果ノードとにマーク
がされていることとなる。

【００６７】以下においては、これら図６及び図７に示
されるアルゴリズムについて、更に理解を深めるべく、
先に例示されたファンクショナルＲＴＬ（図２参照）を
用い、図８乃至図１４をも参照して説明する。尚、各図
中において、矛盾仮要因ノードは、ｇｅｎ（ｘ）として
表記し、矛盾仮結果ノードは、ｕｓｅ（ｙ）として表記
してある。

【００６８】レジスタ・シェアリングの正当性検証を行
うにあたって、集合Ｍ_ｉに関する情報は、予め与えられ
ているものとする。即ち、図示された例においては、Ｍ_１＝｛ａ_１｝Ｍ_２＝｛ｂ_２｝Ｍ_３＝｛ｃ_３，ｄ_３｝Ｍ_４＝｛ｅ_４｝Ｍ_５＝｛ｆ_５｝Ｍ_６＝｛ｇ_６｝という情報が予め与えられていることとなる。かかる集
合に関する情報が与えられていれば、レジスタＲ_３を共
有する変数がｃ_３及びｄ_３であることを知ることができ
る。

【００６９】レジスタＲ_３を共有する変数がｃ_３及びｄ
_３である場合、考慮すべき矛盾被検証ペアは、変数ｃ_３
を生成する演算が矛盾仮要因ノードであり、且つ、変数
ｄ_３を用いる演算が矛盾仮結果ノードである場合と、変
数ｄ_３を生成する演算が矛盾仮要因ノードであり、且
つ、変数ｃ_３を用いる演算が矛盾仮結果ノードである場
合である。

【００７０】これらの全ての場合について矛盾被検証ペ
ア間のパスが実際には生じ得ないものであることを証明
するために、先に説明した図６に示されるアルゴリズム
が実行される。

【００７１】具体的には、先の集合Ｍに関する情報か
ら、まず、集合ｏｐｓｅｔとして、ｃ３を生成するノー
ド３、ノード１７とがｏｐ_ｎとしてセットされ（図６の
１−２行目）、この集合ｏｐｓｅｔにおいて、ノードＩ
Ｄの若い順から順番に、図６の１−３行目に示されるｆ
ｏｒｅａｃｈループが実行される。

【００７２】即ち、まずノード３をｏｐ_ｎとするＤＦＳ
＿ＣＳＧが実行される。ここで、ノード３の子ノード４
は、変数ｄ３を生成するものであり、従って、集合ｇｓ
ｅｔは、空集合ではない。そのため、図７を参照すれば
理解されるように、いずれのノードに対してもマークが
されずに処理が終了する。これは、ノード３を矛盾仮要
因ノードとした場合における矛盾仮結果ノードが見つか
らない、すなわち、ノード３を矛盾仮要因ノードとする
矛盾被検証ペアは存在しないことを意味する。言うまで
もなく、このような場合、ノード３を対象とした以降の
処理は、実行されなくて良い。

【００７３】次いで、ノード１７をｏｐ_ｎとするＤＦＳ
＿ＣＳＧが実行される。即ち、ノード１７を起点ノード
とし、その子ノード１８をｏｐ_ｋとして、ＤＦＳ＿ＣＳ
Ｇが行われる。ノード１８は変数ｄ_３を生成する演算で
はないことから、ｇｓｅｔは空集合であり（図７の１行
目）、また、ノード１８はｄ_３を使用する演算でもない
ので、ｕｓｅｔも空集合であるから（図７の２行目）、
ノード１８についての処理は保留され、その子ノードた
るノード２３を新たにｏｐ_ｋとしてＤＦＳ＿ＣＳＧが実
行される（図７の３行目）。その上で、このノード２３
をｏｐ_ｋとするＤＦＳ＿ＣＳＧにおいて、マークした旨
が返されたら、ノード１８をマークすることになる。し
かしながら、ノード２３をｏｐ_ｋとした場合においても
ｇｓｅｔ及びｕｓｅｔが共に空集合であるので、その子
ノードを対象とする処理に移行する。ここで、ノード２
３に続くノードとしては、ノード２４とノード２５があ
り、まず、ノード２４についてＤＦＳ＿ＣＳＧが行われ
る。その結果、ノード２４は、ｄ_３を生成するものでな
く、ｄ_３を使用するものでもないので、そのメンバｍａ
ｒ_ｋに０が代入され、マークしなかった旨が返される。
更に続いて、ノード２５をｏｐ_ｋとして、ＤＦＳ＿ＣＳ
Ｇが実行される。ここで、ノード２５は、ｄ _３を使用す
る演算であるので、ノード２５のメンバｍａｒｋには、
値“１”が代入されると共に、その結果として、ノード
２５をマークした旨が返される。これにより、ノード２
３についての保留されていたＤＦＳ＿ＣＳＧが再開され
ることとなり、ノード２３のメンバｍａｒｋには、値
“１”が代入される（図７の３−１−１行目）と共に、
その結果として、ノード２３をマークした旨が返される
（図７の３−１−２行目）。更に、ノード２３に関する
ＤＦＳ＿ＣＳＧの結果としてマークした旨が返されたこ
とから、再開されたノード１８についてのＤＦＳ＿ＣＳ
Ｇにおいて、ノード１８のメンバｍａｒｋには値“１”
が代入され（図７の３−１−１行目）、ノード１８をマ
ークした旨が返される（図７の３−１−２行目）。この
ようにして、ノード１７より下のノードについてＤＦＳ
＿ＣＳＧを行った結果、ノード１８，２３，２５のメン
バｍａｒｋには値“１”が格納されていることになり、
これらｍａｒｋ“１”のノードとノード１７とを結ぶグ
ラフを抽出することで、図９に示されるような、ＣＳＧ
が得られる。このＣＳＧが図６の１−３−１行目の結果
である。

【００７４】次いで、ノード１７をｏｐ_ｎとしたリーチ
ャビリティ・サブグラフＲＧが特定される（図６の１−
３−２行目）。このＲＧは、ファンクショナルＲＴＬ上
における初期ステート（Ｓｔａｔｅ０）からノード１７
へ至るパスを求めることによって得られる。この結果、
図１０に示されるようなＲＧが得られる。より具体的に
は、この処理ＤＦＳ＿ＲＧにおいて、求められたパスを
形成する各ノードのメンバｍａｒｋには、値“１”が格
納されている。

【００７５】このようにして、ＲＧを得た後、これに対
して、先に得ていたＣＳＧを加え、コンフリクト・グラ
フＣＧを形成する（図６の１−３−３行目）。即ち、Ｃ
Ｇは、この処理を例にとれば、ノード１７同士を結ぶよ
うにして、ＲＧとＣＳＧとを連結して得られるグラフで
ある（図１１参照）。具体的には、先に実行されたＤＦ
Ｓ＿ＣＳＧ及びＤＦＳ＿ＲＧによりマークされた（ｍａ
ｒｋ＝１である）各ノードをファンクショナルＲＴＬか
ら抽出することにより、ＣＧを得ることができる。

【００７６】次に、上述したような矛盾被検証ペア間の
パスのチェックをするために不要なブランチ及びノード
を、求められたＣＧから削除する（図６の１−３−４行
目）。この処理は、矛盾被検証ペア間のパスのチェック
を容易なものとし、且つ、短時間で処理をなし得るよう
に取り入れられている。

【００７７】具体的には、ＰＧは、ＣＧ上において処理
を制御することとなるノードのみを残し、他のノードを
削除することにより、求められる（図６の１−３−４行
目）。例えば図１１に示されるＣＧにおいては、分岐ノ
ードたるノード１２及びノード１３とそれらに影響を与
えるノードが残され、それ以外のノードは削除されるこ
ととなる。ただし、矛盾仮要因ノードであるノード１７
と矛盾仮結果ノードであるノード２５とに関しては、処
理内容のみを削除し、ノード自身は残すこととする。

【００７８】このＰＧを求めるためのノードの選択に
は、依存関係グラフと呼ばれるグラフが利用される。依
存関係グラフは、有指向性グラフであり、ノードｉがノ
ードｊの結果に依存することを、ノードｉからノードｊ
への有向枝を用いて、表現することにより、得られる。
例えば、図１１に示されるＣＧにおいては、ノード１２
がノード１及びノード２に依存しており、ノード２３が
ノード１５に依存しており、更にノード１５がノード１
に依存していることから、図１２に示されるような依存
関係グラフが成立する。

【００７９】この依存関係グラフに従って、不要なノー
ドを削除すると、上述したようなＰＧが得られる。例え
ば、図１１に示されるＣＧに関して、図１２の依存関係
グラフに現われるノード１，２，１２，１５，２３と、
矛盾被検証ペアたるノード１７及び２５（処理を削除し
たもの）とを残し、それ以外のノードを不要なものとし
て削除することにより、図１３に示されるようなＰＧが
得られる。

【００８０】続いて、矛盾被検証ペアたるノード１７及
びノード２５間のパスが実際には生じ得ないものである
ことの証明が行われる（図６の１−３−５行目）。より
具体的には、図１３に示されるＰＧにおいて、初期ステ
ート（Ｓｔａｔｅ０）を出発点として、矛盾仮要因ノー
ドたるノード１７を経由し、矛盾仮結果ノードたるノー
ド２５に至るパスの全てが、実際には生じ得ないもので
あるものであることを証明する。そのために、ＰＧの初
期ステート（Ｓｔａｔｅ０）から出発して変数の変化に
ついての検証が行われる。

【００８１】図１３に示されるＰＧを参照すると、ま
ず、初期ステート（Ｓｔａｔｅ０）において、変数ａに
ａｉが、変数ｂにｂｉがセットされる。ステート１にお
いては何らの処理も実行されないので、続くステート２
に進むと、ノード１２に辿り着く。ノード１２におい
て、それ以降のパスがノード１７、即ち矛盾仮要因ノー
ドを経由するためには、ａ＜ｂであることが必要であ
る。つまり、ステート０における変数の状態を鑑みる
と、ａｉ＜ｂｉでなければならないこととなる（条件
１）。

【００８２】一方、ステート７において、ノード２３か
らノード２５（矛盾仮結果ノード）に進むためには、ａ
≧ｂであることが必要とされる。ノード２３に至るま
で、変数ｂに関する変化はないことから、ｂの値は、初
期ステート（Ｓｔａｔｅ０）において設定されたｂｉの
ままである。一方、変数ａに着目すると、ノード１５に
おいて、それまでの値ａｉから１を引く減算が行われて
いることから、ノード２３に至った時点では、変数ａの
値は、ａｉ−１となる。即ち、ステート７において、ノ
ード２３からノード２５に進むためには、即ち、ａ≧ｂ
であるためには、（ａｉ−１）≧ｂｉでなければならな
いこととなる（条件２）。

【００８３】しかしながら、これら条件１及び条件２
は、その内容を参照すれば容易に理解されるように、共
に成立することはない。即ち、このようなパスは、実際
には生じ得ないものであることが理解される。

【００８４】尚、図１３に示されたＰＧの例において
は、初期ステートから出発して矛盾仮要因ノードを経由
し且つ矛盾仮結果ノードに至るパスが一つしか存在して
いないが、これは、理解を容易にするために簡単な例を
選択したためであり、一般には、かかるパスは複数存在
する。その場合には、上述したパスが成立しないことの
証明を、それら複数のパスの全てについて、行わなけれ
ばならないことは言うまでもない。

【００８５】このようなことを静的に証明するために、
本実施の形態においては、ＣＴＬ（Computation Tree L
ogic）モデルチェッキングという技術を利用する。この
ＣＴＬモデルチェッキングとは、命題（ここでは、パス
の成立性）をＣＴＬと呼ばれる一種の時相論理（Tempor
al Logic）で記述し、その真偽を判定する技術である。
一般に、ＣＴＬにおいては、計算木（Computation Tre
e）上での変数の値の取り方を指定する演算子が定義さ
れており、それらを使って、変数値間の時間順序関係を
記述することができる。また、時相演算子としては、Ｅ
Ｆｐ，ＡＦｐ，ＡＧｐ及びＡＸｐなどが定められてお
り、例えば、ＡＧｐは、「現在から見て、どのような状
態遷移をしても、いつもｐが成立する」ことを意味する
演算子である。この時相演算子は、判定したい命題に応
じて、自由に組合せることが出来る。

【００８６】かかるＣＴＬモデルチェッキングを利用す
るために、ＧとＵという２つの変数をＰＧに与え、目的
とする計算木を得る。具体的には、初期ステートにおい
てＧ＝０，Ｕ＝０と初期値を与え、矛盾仮要因ノードで
Ｇ＝１をセットし、矛盾仮結果ノードでＵ＝１をセット
する。例えば、図１３に示されるＰＧに対して、このよ
うにしてＧ及びＵという変数を与えると、図１４に示さ
れるグラフが得られる。

【００８７】このグラフを計算木として、本実施の形態
においては、計算木上において、ＡＧ（Ｇ＝＝１ → ＡＧ（Ｕ＝＝０））というＣＴＬの真偽を検証する。尚、上記したＡＧｐの
内容から理解されるように、この記述されたＣＴＬは、
「いかなる状態においても、もしＧが１であるならば、
その後に到達するいかなる状態においてもＵは常に０で
ある。」を意味する。

【００８８】このＣＴＬが真でなければ、矛盾被検証ペ
ア間のパスが成立してしまうこととなり、レジスタ・シ
ェアリングに違反があったことが検出される。一方、Ｃ
ＴＬが真であれば、現時点でｆｏｒｅａｃｈループの
対象であったノード１７に関しては、矛盾被検証ペア間
のパスが実際には生じ得ないものであることが証明され
る。

【００８９】このような処理は、同様にして、ノード４
及びノード２１を夫々ｏｐ_ｎとしたｆｏｒｅａｃｈル
ープにおいても行われる。即ち、変数ｄ_３をレジスタＲ
_３にマッピングするにもかかわらず、後にＲ_３に格納さ
れた変数ｃ_３を演算に用いるような矛盾被検証ペアにつ
いても、そのペア間のパスが実際には生じ得ないもので
あることの検証が行われる。

【００９０】ノード４をｏｐ_ｎとしたｆｏｒｅａｃｈ
ループは、図８を参照すれば理解されるように、ＤＦＳ
＿ＣＳＧを実行した時点で、まず、ノード１７にて集合
ｇｓｅｔが空集合でないと判断されるためノード１７よ
り下のノードに対する処理が行われず、また、ノード２
１においても集合ｇｓｅｔが空集合でないと判断される
ためノード２１より下のノードに対する処理も行われな
い。結果として、ノード４を起点とするｆｏｒｅａｃ
ｈループは、矛盾被検証ペアすら検出されなかったとし
て処理を終了する。

【００９１】一方、ノード２１を起点とするｆｏｒｅ
ａｃｈループにおいては、ＤＦＳ＿ＣＳＧを実行した時
点で、ノード２１からノード２２、ノード２３を経由し
て、ノード２４に至るＣＳＧが求められる。次いで、こ
の求められたＣＳＧに対し、初期ステートからノード２
１に至るまでのＲＧが接続されて、ＣＧが求められる。
その上で、ＣＧから依存関係グラフに従って不要なノー
ド及びエッジを削除して、ＰＧを求め、そのＰＧに対し
変数Ｇ，Ｕを与え、更に、上述したＣＴＬの真偽を判定
する。その結果、ノード２１を矛盾仮要因ノードとし、
ノード２４を矛盾仮結果ノードとした矛盾被検証ペア間
のパスは、実際には生じ得ないものであることが証明さ
れ、それにより、ノード２１をｏｐ_ｎとしたｆｏｒｅ
ａｃｈループは、終了する。

【００９２】このようにして、集合ｏｐｓｅｔに含まれ
る全ての元ｏｐ_ｎに対して、ｆｏｒｅａｃｈループを実
行し、いずれのループにおいても図６の１−３−６行目
に示される宣言がなされなければ、結果、考え得る全て
の矛盾被検証ペアについて、そのペア間のパスが実際に
は生じ得ないものであることが証明されたことになり、
結果として、レジスタ・シェアリングの正当性が確かめ
られ、図６の２行目に示される宣言がなされる。

【００９３】尚、上述したレジスタ・シェアリングの正
当性検証手順においては、集合ｏｐｓｅｔに含まれる各
ノード毎に、図６の１−３−１行目乃至１−３−７行目
の一連の処理を行うこととしている。しかしながら、例
えば、１−３−１行目における処理を集合ｏｐｓｅｔに
含まれる全てのノードに対して実行した後、その結果を
保持しておき、各ノード毎にその後の処理を行うように
するなど種々の変形が可能であることは言うまでもな
い。

【００９４】次いで、演算器マッピングの正当性検証に
ついて、説明する。概略、演算器マッピングの正当性検
証は、ステート毎にファンクショナルＲＴＬとストラク
チュラルＲＴＬとの等価性をステート単位で確認してい
くことで行われる。具体的には、ファンクショナルＲＴ
ＬからストラクチュラルＲＴＬを合成する過程では、レ
ジスタやオペレータ（演算器）のシェアリングやマルチ
プレクサの生成、コントロールロジックの最適化などが
行われることから、これらが正しく行われているか否か
を検証することになる。

【００９５】まず、演算器マッピングの正当性を検証す
るにあたっては、検証対象となるステートを１つ決定す
る。

【００９６】検証対象となるステートが決定されると、
ファンクショナルＲＴＬからそのステートに該当する部
分を抽出し、ストラクチャーグラフに変換する。ストラ
クチャーグラフＧとは、Ｇ＝（Ｖ，Ａ）で示される有指
向グラフである。ここで、Ｖは、ノード（頂点）の集合
であり、記述された演算を実行するハードウェア要素を
表す。また、枝（エッジ）は、各要素のストラクチャル
な接続を表す。集合Ｖの元であるノードｖは、夫々、Ｉ
Ｎ、ＯＵＴ、ＯＰ，ＬＯＧＩＣ及びＭＵＸのいずれかの
タイプの属性を有している。ここで、ＩＮは、プライマ
リ入力変数及び現在のステートにおけるレジスタ変数の
値を示すためのものであり、ＯＵＴは、プライマリ出力
変数及び次のステートにおけるレジスタ変数の値を示す
ためのものである。また、ＯＰは、任意のワード・レベ
ルの演算器を示すためのものであり、これには、算術演
算器や比較演算器などが含まれる。ＬＯＧＩＣは、コン
トロール・ロジック又はランダム・ロジックを示すため
のものである。尚、ＭＵＸは、マルチプレクサである。

【００９７】以下、先に例示されたファンクショナルＲ
ＴＬ（図２参照）及びストラクチュラルＲＴＬ（図３参
照）を用い、具体的に説明する。

【００９８】図２のファンクショナルＲＴＬからステー
ト７（Ｓｔａｔｅ７）を抽出し、ストラクチャーグラフ
を作成すると図１５に示すようなグラフが得られる。

【００９９】次いで、等価性のチェックを行うに先立っ
て、次に掲げる４つの前処理を行う。

【０１００】１）ストラクチャーグラフに含まれる変
数を、それぞれマッピングされたレジスタに置き換え
る。これによってストラクチャーグラフとストラクチュ
ラルＲＴＬとは、同じレジスタを持つことになる。

【０１０１】２）データ転送の転送先と転送元のレジ
スタを区別するために、転送先のレジスタ名に「＿ｎｅ
ｘｔ」を付す。例えば、Ｒ１＝Ｒ１＋Ｒ２というレジス
タ転送は、Ｒ１＿ｎｅｘｔ＝Ｒ１＋Ｒ２と表現されるこ
ととなる。

【０１０２】３）ストラクチャーグラフにおける次の
ステート（Ｓｔａｔｅ＿ｎｅｘｔ）を表すシンボルを、
ステートエンコーディングの情報にしたがって、定数の
ビットベクタに変換する。この変換により、例えば、次
ステートがステート５（Ｓｔａｔｅ５）であれば、ビッ
トベクタ“１００”で示され、次ステートがステート０
（Ｓｔａｔｅ０）であれば、ビットベクタ“０００”で
示される。このような変換を行うのは、ストラクチュラ
ルＲＴＬのステートレジスタとの等価性を判定するため
である。

【０１０３】４）ストラクチュラルＲＴＬのステート
レジスタに検証対象のステートに該当するビットベクタ
を代入する。さらに、ビットベクタを定数伝播させ、ス
トラクチュラルＲＴＬの冗長部分を削除する。

【０１０４】このような前処理、詳しくは上記１）〜
３）の処理を図１５に示されるストラクチャーグラフに
対して施すと、図１６に示されるグラフが得られる。

【０１０５】一方、図２に示されるストラクチュラルＲ
ＴＬに対して上述した前処理（詳しくは、上記２）及び
４）の処理）を施すと、図１７に示されるグラフが得ら
れる。即ち、図２に示されるストラクチュラルＲＴＬに
おいて、次ステート決定回路に対してビットベクタ“１
１１”（Ｓｔａｔｅ７に相当）を入力すると、レジスタ
Ｒ_６の入力であるＭＵＸと加算器の前段であるＭＵＸ及
びレジスタＲ_４及びＲ _５を入力とするＭＵＸ以外のＭＵ
Ｘは、不要なＭＵＸであるので削除される。また、減算
器の前段のＭＵＸが削除されたことに伴い、減算器の入
力もなくなるので、その減算器自体も削除する。併せ
て、削除されたＭＵＸ等に関連する線を消去すると、図
１７に示されるグラフが得られる。

【０１０６】このようにストラクチャーグラフ及びスト
ラクチュラルＲＴＬに対する前処理を行った後、次に説
明する等価性のチェックが行われる。

【０１０７】等価性のチェックにおいては、まず、スト
ラクチャーグラフとストラクチュラルＲＴＬに対して第
１及び第２のアレイＡｒｒ１，Ａｒｒ２をそれぞれ生成
する。この第１及び第２のアレイＡｒｒ１，Ａｒｒ２
は、各々のグラフに含まれるすべてのノードから構成さ
れるアレイであり、そのアレイにおいては、各ノードが
そのファンイン側の全てのノードの後に現れるようにし
て並べられている。このアレイＡｒｒは、場合によって
は、複数種考えられるが、上記条件を満たす限り、いず
れを選択しても良い。

【０１０８】図１６及び図１７に示される例に関する第
１及び第２のアレイＡｒｒ１，Ａｒｒ２としては、例え
ば、次のようなものが挙げられる。なお、この説明のた
めに図１６及び図１７における全てのノードに対し、通
し番号をつけ、括弧付の数字で図中に示すこととした。

【０１０９】 Arr1={1,2,3,4,5,6,7,8,9,10,11,12,13,14,15,16} Arr2={17,18,19,20,21,22,23,24,25,26,27,28} このようにして、アレイを生成した後、第１のアレイＡ
ｒｒ１の中から、タイプ属性がＰＩ，ＯＰ，ＭＵＸであ
るノードの出力信号を、基変数（basis variable）とし
て他の変数と識別する。例示した第１のアレイＡｒｒ１
においては、{1, 2, 3, 4, 5, 11, 12, 13}がＰＩノー
ドであり、{6, 7, 8}がＯＰノードであり、{9}がＭＵＸ
ノードであることから、{1, 2, 3, 4, 5, 6, 7, 8, 9,
11, 12, 13}で示されるノードの出力信号が基変数とな
る。説明上、各基変数は、夫々、対応するノードの通し
番号にアルファベット「ｕ」を付して表わすこととす
る。例えば、通し番号（７）が付された加算器の出力は
上述した基変数であるが、この基変数は“ｕ７”として
示されることとなる。

【０１１０】次に、第１のアレイＡｒｒ１を探索し，基
変数以外の出力する各ノードについて、そのノードの出
力の論理をそのノードに入力される基変数によって表
し，ＢＤＤで表現する。例示した第１のアレイＡｒｒ１
において出力が基変数ではないノードは、ノード１０，
１４，１５，１６である。本例において、これらのノー
ドは、間に他の論理を介在させること無く、その直前に
配された基変数を出力とするノードと直結されている。
したがって、これらのノード１０，１４，１５，１６の
出力論理は、それぞれ次のようになる。

【０１１１】ノード１０の出力論理＝ｕ９ノード１４の出力論理＝ｕ１１ノード１５の出力論理＝ｕ１２ノード１６の出力論理＝ｕ１３次に、ストラクチュラルＲＴＬの各ノードについて、等
価チェック用リストと呼ばれるリストを生成する。この
リストは、ストラクチュラルＲＴＬにおける特定の一の
ノードの出力信号が、ファンクショナルＲＴＬにおける
何れの基変数と如何なる条件の場合に等しくなるかを示
すためのものである。以下において、等価チェック用リ
ストの各要素は、（ｕ，ｃ）のペアで表わされる。ここ
で、「ｕ」は、ファンクショナルＲＴＬにおける基変数
を表し、一方、「ｃ」は、ストラクチュラルＲＴＬにお
ける特定のノードが「ｕ」で示される基変数と等しくな
るための条件を表す。例えば、ストラクチュラルＲＴＬ
における特定の一のノードｖに関して生成された（ｕ
５，ｕ３＆ｕ４）という等価チェック用リストは、基変
数ｕ３と基変数ｕ４の論理積ｕ３＆ｕ４が真であるとい
う条件の下で、基変数ｕ５とノードｖが等しいことを表
している。

【０１１２】等価性のチェックは、この等価チェック用
リストの生成を、前述の第２のＡｒｒ２（即ち、ストラ
クチュラルＲＴＬのノードアレイ）に含まれる各ノード
について、そのノードのタイプ毎に後述するようにし
て、順番にたどりながら行う。そして、ストラクチュラ
ルＲＴＬのＰＯノードに到達したとき、そのノードにつ
いて生成された等価チェック用リストが、そのＰＯノー
ドに対応するファンクショナルＲＴＬのＯＵＴ信号と条
件“１”で等しいことを示すものであるかどうかをチェ
ックする。条件１で等しくならなければ、ストラクチュ
ラルＲＴＬとファンクショナルＲＴＬとが不一致である
と判定することができる。

【０１１３】以下、各ノードにおける等価チェック用リ
ストの生成について説明する。

【０１１４】ＰＩノードについては先述の前処理におい
てマッチングがとられていることから、その等価チェッ
ク用リストは一義的であり、従って、簡単に生成するこ
とができる。

【０１１５】属性タイプがＯＰ，ＬＯＧＩＣ，ＭＵＸで
あるノードの場合、そのノードに入力される入力信号の
等価チェック用リストを出力側に伝播させることによっ
て、当該ノードの出力信号についての等価チェック用リ
ストを生成することができる。この入力信号の等価チェ
ック用リストの伝播のさせ方は、各タイプのノード毎に
多少異なっており、以下、これについての説明がなされ
る。

【０１１６】ＯＰノードにおける等価チェック用リスト
の伝播：２入力のＯＰノードｖを例に挙げ説明する。こ
こで、２つの入力信号の等価チェック用リストが、夫
々、｛（ｘ_１，ｃ_１），．．．，（ｘ_ｍ，ｃ_ｍ）｝と｛（ｙ_１，ｄ_１），．．．，（ｙ_ｎ，ｄ_ｎ）｝であるとする。この場合、まず、これらの要素の各ペア
について、条件の論理積（＆で表記）が“０”であるか
否かをチェックする。例えば、（ｘ_ｊ，ｃ_ｊ）と
（ｙ_ｋ，ｄ_ｋ）については、その条件の論理積（ｃ_ｊ＆
ｄ_ｋ）が“０”であるかどうかをチェックすることとな
る。もし“０”でなければ、ファンクショナルＲＴＬの
ストラクチャグラフの中から同じＯＰタイプ（＋、−、
＞など）でｘ_ｊとｙ_ｋを入力とするようなノードを検索
する。そして、検索されたノードの夫々について、その
出力を表す基変数をｕ_ｌとした場合、（ｕ_ｌ，ｃ_ｊ＆ｄ
_ｋ）をノードｖの等価チェック用リストに加える。

【０１１７】ＬＯＧＩＣノードにおける等価チェック用
リストの伝播：ＬＯＧＩＣノードについては、等価チェ
ック用リストに代えて、等価チェック用リストと同内容
を表すようなＢＤＤを生成する。例として、２入力のＡ
ＮＤノードｖについて説明する。ここで、２つの入力信
号の等価チェック用リストが、夫々、｛（ｘ_１，ｃ_１），．．．，（ｘ_ｍ，ｃ_ｍ）｝と｛（ｙ_１，ｄ_１），．．．，（ｙ_ｎ，ｄ_ｎ）｝であるとする。これらの等価チェック用リストは、夫
々、次のようにしてＢＤＤに変換される。

【０１１８】 BDD₁ = ∪( for i = 1 to m ) { x_i ∩ c_i} BDD₂ = ∪( for i = 1 to n ) { y_i ∩ d_i} このようにして、入力信号の等価チェック用リストが夫
々ＢＤＤに変換された後、この入力信号に相当するＢＤ
Ｄを入力として、対象であるＬＯＧＩＣノードの論理に
従い、演算することにより、ノードの出力のＢＤＤを得
る。ここで例示しているノードｖは、ＡＮＤタイプのノ
ードであるので、ＢＤＤ_１とＢＤＤ_２のＡＮＤ演算を行
い、それにより、ノードｖのＢＤＤを得ることができ
る。

【０１１９】ＭＵＸノードにおける等価チェック用リス
トの伝播：ここでは、ｎ本のデータ入力ｖ_１〜ｖ_ｎを持
つＭＵＸノードｖについて考える。それぞれのデータに
対応する条件をＳｅｌ_１〜Ｓｅｌ_ｎで表わす。即ち、こ
れらの条件が真である場合、対応するデータ信号がＭＵ
Ｘの出力信号となる。入力データのうちの特定のデータ
をＭＵＸノードｖの出力に伝播するためには、当該特定
のデータｖ_ｉと、そのデータに対応するＳｅｌ_ｉとの論
理積をとる。それにより、ＭＵＸノードｖの出力信号に
関する等価チェック用リストが生成される。たとえば、
データｖ_１の等価チェック用リスト（ｕ_１，ｃ_１）に対
しては、（ｕ _１，ｃ_１＆Ｓｅｌ_１）が生成され、これ
が、ＭＵＸノードｖの等価チェック用リストに一要素と
して加えられる。

【０１２０】次いで、生成した（ｕ，ｃ）をストラクチ
ュラルＲＴＬのノードｖについての等価チェック用リス
トの要素として追加等するときの手順について説明す
る。この手順は、ＡＤＤ＿ＥＱＵＩＶＡＬＥＮＣＥと呼
ばれ、次の２つのステップ１）及び２）を備える。

【０１２１】１）ある変数ｕがファンクショナルＲＴ
ＬのストラクチャーグラフにおいてＭＵＸの入力データ
であるとする。この場合、上述した手順のみに従えば、
（ｕ，ｃ）がＭＵＸノードｖの等価チェック用リストの
要素として加えられる。ここで、そのＭＵＸノードの出
力がｕ′であり、ＭＵＸノードに対するセレクタ信号の
うち、ｕに対応するセレクタ信号がＳＥＬ_ｕであったと
する。このとき、ＡＤＤ＿ＥＱＵＩＶＡＬＥＮＣＥにお
いては、（ｕ，ｃ）をノードｖの等価チェック用リスト
の要素として追加するかわりに、（ｕ′，ｃ＆ＳＥ
Ｌ_ｕ）をノードｖの等価チェック用リストの要素として
追加する。

【０１２２】２）ノードｖの等価チェック用リストの
中に、ｕを含む要素が既に存在するか否かチェックす
る。その結果、もし、ｕ′＝＝ｕであるような（ｕ′，
ｃ′）があれば、（ｕ′，ｃ′）を（ｕ′，ｃ′＋ｃ）
に置き換える。

【０１２３】以上の手順にしたがって、第２のアレイ Arr2={17,18,19,20,21,22,23,24,25,26,27,28} に関する等価チェック用リストを生成した例を次に示
す。

【０１２４】図１７を参照すれば理解されるように、第
２のアレイＡｒｒ２において、｛１７，１８，１９，２
０，２１｝は全てＰＩであり、上述したように、ストラ
クチュラルＲＴＬに対して前処理を行った時点で、既に
ファンクショナルＲＴＬのストラクチャーグラフ（図１
６）のＰＩとの対応はとれている。従って、これらに関
する等価チェック用リストの生成は一義的になされ、そ
の結果、それぞれ、（ｕ_１，１），（ｕ_２，１），（ｕ
_３，１），（ｕ_４，１），（ｕ_５，１）となる。

【０１２５】第２のアレイＡｒｒ２において、ノード２
２はＯＰノード（比較器）である（図１７参照）。その
入力は｛１７｝及び｛１８｝であり、それぞれについ
て、既に等価チェック用リスト（ｕ_１，１）及び
（ｕ_２，１）が生成されている。ここで、ｕ_１とｕ_２を
入力に持つ比較器のノードを、図１６に示されるストラ
クチャーグラフから検索すると，ノード６が見つかる。
したがってＯＰノード２２の等価チェック用リストに
（ｕ_６，１＆１）を加えることができる。他に、加える
べき要素があれば、その都度、等価チェック用リストに
加えられることとなるが、｛２２｝に関しては、他に考
慮すべき要素がない。従って、ＯＰノード２２に関する
等価チェック用リストは、（ｕ_６，１＆１）＝（ｕ_６，
１）となる。

【０１２６】また、図１７を参照すれば理解されるよう
に、第２のアレイＡｒｒ２において、ノード２３はＭＵ
Ｘノードである。詳しくは、ＭＵＸノード２３は、比較
器であるＯＰノード２２の出力が“１”の時にノード２
０をセレクトし、ノード２２の出力が“０”のときにノ
ード２１をセレクトする。ここで、ノード２２の等価チ
ェック用リスト（ｕ_６，１）を論理式にするとｕ_６であ
る。そのため、ノード２０に対応する制御条件がｕ_６で
あり、ノード２１に対応する制御条件が！ｕ６となる。
一方、ノード２０と２１の等価チェック用リストは、夫
々、先述のように、（ｕ_４，１）と（ｕ_５，１）であ
る。従って、ノード２３についての等価チェック用リス
トの要素は、（ｕ_４，１＆ｕ_６）と（ｕ_５，１＆！
ｕ_６）となる。

【０１２７】また、第２のアレイＡｒｒ２において、ノ
ード２４はＯＰノード（加算器）である（図１７参
照）。また、その入力は、ノード１９及びノード２３の
出力であり、夫々、等価チェック用リストは、（ｕ_３，
１）と、（ｕ_４，ｕ_６），（ｕ_５，！ｕ_６）である。こ
こで、条件の論理積が“０”にならないペアについて考
察すると、該当するペアは、｛（ｕ_３，１），（ｕ_４，
ｕ_６）｝と｛（ｕ_３，１），（ｕ_５，！ｕ_６）｝の２つ
である。そこで、まず、ｕ_３とｕ_４を入力とする加算器
を図１６に示されるストラクチャーグラフから検索する
と、ノード７が見つかる。次いで、ｕ_３とｕ_５を入力と
する加算器を図１６に示されるストラクチャーグラフか
ら検索すると、ノード８が見つかる。従って、ノード２
４の等価チェック用リストに一要素として、（ｕ_７，ｕ
_６）と（ｕ_８，！ｕ_６）を加える。

【０１２８】ここで、ｕ_７とｕ_８が図１６に示されるス
トラクチャーグラフにおいてＭＵＸの入力である点に気
付かれたい。この場合、上述したＡＤＤ＿ＥＱＵＩＶＡ
ＬＥＣＥの手順によって、（ｕ_７，ｕ_６）と（ｕ_８，！
ｕ_６）は、（ｕ_９，ｕ_６），（ｕ_９，！ｕ６）に置き換
わることとなる。この結果、一の等価チェック用リスト
に同一の基変数ｕ_９が現れることになるから、更に、Ａ
ＤＤ＿ＥＱＵＩＶＡＬＥＮＣＥの手順が適用され、（ｕ
_９，ｕ_６ｏｒ！ｕ_６）＝（ｕ_９，１）が求められる。こ
のようにして、求められた（ｕ９，１）が最終的に、ノ
ード２４の等価チェック用リストとなる。

【０１２９】第２のアレイＡｒｒ２において、ノード２
５は、ノード２４の出力に直結されるＬＯＧＩＣノード
である。従って、ノード２４の等価チェック用リスト
（ｕ_９，１）をＢＤＤに変換し，ｕ_９という論理式を
得、これをノード２５についてのリストに与える。

【０１３０】更に、第２のアレイＡｒｒ２において、ノ
ード２６，２７，２８はＬＯＧＩＣノードである。それ
ぞれの論理を計算すると、次ステート決定回路が間違っ
ていなければ、ＳＴ_０、ＳＴ_１，、ＳＴ_２に代入された
ビットベクタ１，１，１によって、それぞれ０，０、０
という定数になるはずである。従って、これらが、それ
ぞれのノードのリストに加えられる。

【０１３１】再度、これらの結果を表示してみると、表
１に示されるようになる。

【０１３２】

【表１】かかる結果を参照すると、ストラクチュラルＲＴＬのＰ
Ｏノードの１つであるノード２５（Ｒ６＿ｎｅｘｔ）に
ついての等価チェック用リストがｕ_９であり、一方、ス
トラクチャーグラフにおけるノード１０についてのＢＤ
Ｄもｕ_９であることから、ストラクチュラルＲＴＬのＰ
Ｏノード２５がファンクショナルＲＴＬ内の対応するＲ
６＿ｎｅｘｔと等しいことが理解される。同様に、他の
ＰＯノードであるノード２６，２７，２８もファンクシ
ョナルＲＴＬ内の対応するＰＯと等しいことがわかる。
即ち、ストラクチュラルＲＴＬにおけるＰＯノードにつ
いて生成された等価チェック用リストは、全て、ファン
クショナルＲＴＬ（ストラクチャーグラフ）におけるＯ
ＵＴ信号と、条件“１”で等しい。これにより、ステー
ト７（Ｓｔａｔｅ７）に関し、ストラクチュラルＲＴＬ
とファンクショナルＲＴＬの等価性が検証できたことに
なる。

【０１３３】本例においては、本発明における種々の手
法を説明すべく、ステート７を例として説明してきた
が、これは、等価性検証をステート７から始めなければ
ならないという意味ではない。また、ステート７につい
てのみ等価性検証を行えば良いという意味でもない。

【０１３４】即ち、全てのステートについて、各ステー
ト毎に、上記したような手法に従い、ストラクチュラル
ＲＴＬとファンクショナルＲＴＬとの等価性を検証し、
全てのステートにおいてその等価性が確証されて初め
て、演算器のマッピングの正当性が検証される。

【０１３５】

【発明の効果】以上説明したように、本発明によれば、
ファンクショナルＲＴＬとストラクチュラルＲＴＬとの
等価性検証を、レジスタ・シェアリングの正当性検証
と、演算器マッピングの正当性検証との二つに分けるこ
ととしたため、簡単に検証を行うことができ、従来技術
と比較して、ターゲットとなる回路規模を大きくするこ
とができると共にその検証の精度を向上させることがで
き、更に、当該本発明の概念を実現するための装置等に
おいても多くのリソースを開放することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態において例示される動作記
述を説明するために用いられる図である。

【図２】図１に示される動作記述をスケジューリングし
て得られるファンクショナルＲＴＬを示す図である。

【図３】図２に示されるファンクショナルＲＴＬに対
し、レジスタ・シェアリング及び演算器のマッピングを
して得られるストラクチュラルＲＴＬを示す図である。

【図４】レジスタ・シェアリング時におけるマッピング
の情報を示す図である。

【図５】ステートエンコーディングの情報を示す図であ
る。

【図６】レジスタ・マッピングの正当性の検証手順を説
明するための図である。

【図７】ＤＦＳ＿ＣＳＧを説明するための図である。

【図８】図２に示されるファンクショナルＲＴＬにおけ
る矛盾被検証ペアを説明するための図である。

【図９】図８においてノード１７を矛盾仮要因ノードと
した場合のＣＳＧを示す図である。

【図１０】図８からノード１７について抽出して得られ
るＲＧを示す図である。

【図１１】図９及び図１０に示されるＣＳＧとＲＧとを
足して得られるノード１７についてのＣＧを示す図であ
る。

【図１２】図１１に示されるＣＧに関する依存関係グラ
フを説明するための図である。

【図１３】図１２に示される依存関係グラフを利用し
て、図１１に示されるＣＧから不要部分を削除して得ら
れるＰＧを示す図である。

【図１４】図１３に示されるＰＧを用いた検証に対しＣ
ＴＬモデルチェッキングを適用する場合について、説明
するための図である。

【図１５】図２に示されるファンクショナルＲＴＬのＳ
ｔａｔｅ７に対応するストラクチャーグラフを示す図で
ある。

【図１６】図１５に示されるストラクチャーグラフに前
処理を施して得られるストラクチャーグラフを示す図で
ある。

【図１７】図３に示されるストラクチュラルＲＴＬにお
いて、Ｓｔａｔｅ７に着目して前処理を施して得られる
ストラクチュラルＲＴＬ（グラフ）を示す図である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者スプラジッドバタチャリヤアメリカ合衆国，ニュージャージー 08540，プリンストン，４インディペンデンスウエイ，エヌ・イー・シー・ユー・エス・エー・インク内 (72)発明者アナンドラグナサンアメリカ合衆国，ニュージャージー 08540，プリンストン，４インディペンデンスウエイ，エヌ・イー・シー・ユー・エス・エー・インク内

Claims

【特許請求の範囲】

【請求項１】スケジューリングされた動作記述に対す
るストラクチュラルＲＴＬ（register-transfer leve
l）の実装の正当性を検証する方法であって、レジスタ
・シェアリングの正当性を検証するステップと、演算器
のマッピングの等価性を検証するステップを備えること
を特徴とする正当性検証方法。
【請求項２】請求項１に記載の正当性検証方法であっ
て、前記レジスタ・シェアリングの正当性を検証するス
テップは、（ａ）矛盾仮要因ノード及び矛盾仮結果ノードのペアか
らなる矛盾被検証ペア間の複数のパスからなるグラフを
特定し、（ｂ）当該矛盾被検証ペア間のパスが実際には生じ得な
いものであることを検証することを特徴とする正当性検証方法。
【請求項３】請求項１に記載の正当性検証方法であっ
て、前記レジスタ・シェアリングの正当性を検証するス
テップは、全てのレジスタＲ_ｉに関し、対応する集合Ｍ
_ｉが一又は複数の元を有していた場合であっても、前記
レジスタに対する全ての矛盾被検証ペア間のパスが実際
には生じ得ないものであることを検証するステップを備
えることを特徴とする正当性検証方法。
【請求項４】請求項１に記載の正当性検証方法であっ
て、演算器のマッピングの等価性を検証するステップ
は、ファンクショナルＲＴＬ中の構成要素を用いて、シ
ンボリック・シミュレーションに基づいて、等価性をチ
ェックすることにより行われることを特徴とする正当性
検証方法。
【請求項５】請求項２に記載の正当性検証方法であっ
て、ステップ（ａ）における矛盾被検証ペア間のパスの
特定は、深さ優先探索手順にて行われることを特徴とす
る正当性検証方法。
【請求項６】請求項２に記載の正当性検証方法であっ
て、ステップ（ｂ）における検証は、前記グラフにおけ
る全てのパスの誤りをテストしていくことにより行われ
ることを特徴とする正当性検証方法。
【請求項７】スケジューリングされた動作記述のグラ
フであるストラクチャーグラフと、ストラクチュラルＲ
ＴＬとの等価性をチェックするシンボリック・シミュレ
ーションの方法であって、（ａ）ストラクチャーグラフとストラクチュラルＲＴ
Ｌに対して、夫々、各々のグラフに含まれるすべてのノ
ードから構成される第１及び第２のアレイＡｒｒ１，Ａ
ｒｒ２であって、そのアレイにおいては、各ノードがそ
のファンイン側の全てのノードの後に現れるようにして
並べられている第１及び第２のアレイＡｒｒ１，Ａｒｒ
２を生成し、（ｂ）タイプ属性が一次出力（ＰＩ），演算器（Ｏ
Ｐ），マルチプレクサ（ＭＵＸ）であるノードの出力信
号を、基変数（basis variable）として他の変数と識別
し、（ｃ）第１のアレイＡｒｒ１を探索し，基変数以外の
出力する各ノードについて、そのノードの出力の論理を
そのノードに入力される基変数によって表し，ＢＤＤで
表現し、（ｄ）ストラクチュラルＲＴＬの各ノードについて、
当該ノードの出力信号がファンクショナルＲＴＬにおけ
る何れの基変数と如何なる条件の場合に等しくなるかを
示すためのリストである等価チェック用リストを生成
し、（ｅ）当該等価チェック用リストの生成を、前記第２
のＡｒｒ２に含まれる各ノードについて、順番にたどり
ながら行い、（ｆ）ストラクチュラルＲＴＬの一次出力（ＰＯ）ノ
ードに到達したとき、そのノードについて生成された等
価チェック用リストが、そのＰＯノードに対応するファ
ンクショナルＲＴＬのＯＵＴ信号と条件“１”で等しい
ことを示すものであるかどうかをチェックし、（ｇ）ステップ（ｆ）の結果、条件“１”で等しくな
らなければ、ストラクチュラルＲＴＬとファンクショナ
ルＲＴＬとが不一致であると判定すると共に、（ｈ）ステップ（ｆ）の結果、条件“１”で等しくな
った場合には、ストラクチュラルＲＴＬとファンクショ
ナルＲＴＬとが等価であると判定することを特徴とするシンボリック・シミュレーション方
法。
【請求項８】請求項４に記載の正当性検証方法におい
て、前記シンボリック・シミュレーションは、（ａ）ストラクチャーグラフとストラクチュラルＲＴ
Ｌに対して、夫々、各々のグラフに含まれるすべてのノ
ードから構成される第１及び第２のアレイＡｒｒ１，Ａ
ｒｒ２であって、そのアレイにおいては、各ノードがそ
のファンイン側の全てのノードの後に現れるようにして
並べられている第１及び第２のアレイＡｒｒ１，Ａｒｒ
２を生成し、（ｂ）タイプ属性が一次出力（ＰＩ），演算器（Ｏ
Ｐ），マルチプレクサ（ＭＵＸ）であるノードの出力信
号を、基変数（basis variable）として他の変数と識別
し、（ｃ）第１のアレイＡｒｒ１を探索し，基変数以外の
出力する各ノードについて、そのノードの出力の論理を
そのノードに入力される基変数によって表し，ＢＤＤで
表現し、（ｄ）ストラクチュラルＲＴＬの各ノードについて、
当該ノードの出力信号がファンクショナルＲＴＬにおけ
る何れの基変数と如何なる条件の場合に等しくなるかを
示すためのリストである等価チェック用リストを生成
し、（ｅ）当該等価チェック用リストの生成を、前記第２
のＡｒｒ２に含まれる各ノードについて、順番にたどり
ながら行い、（ｆ）ストラクチュラルＲＴＬの一次出力（ＰＯ）ノ
ードに到達したとき、そのノードについて生成された等
価チェック用リストが、そのＰＯノードに対応するファ
ンクショナルＲＴＬのＯＵＴ信号と条件“１”で等しい
ことを示すものであるかどうかをチェックし、（ｇ）ステップ（ｆ）の結果、条件“１”で等しくな
らなければ、ストラクチュラルＲＴＬとファンクショナ
ルＲＴＬとが不一致であると判定すると共に、（ｈ）ステップ（ｆ）の結果、条件“１”で等しくな
った場合には、ストラクチュラルＲＴＬとファンクショ
ナルＲＴＬとが等価であると判定することを特徴とする正当性検証方法。