TWI423059B - 用於在過矽通孔附近放置電晶體的方法和裝置 - Google Patents

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Description

用於在過矽通孔附近放置電晶體的方法和裝置
本發明涉及用於藉由相對於過矽通孔的佈局的應力工程來改進積體電路性能的方法和系統，以及由此製造的產品。
長期以來已經知道諸如矽和鍺的半導體材料表現出了壓電電阻效應(機械應力引起的電阻變化)。例如參見C. S. Smith在Phys. Rev.,vol. 94,pp. 42-49(1954)發表的“Piezoresistance effect in germanium and silicon”，在此藉由引用將其併入。壓電電阻效應形成了特定種類的壓力感測器和應變儀的基礎，但是其僅在最近才在積體電路製造中受到重視。
已經開發出了用以在個別電晶體級別針對應力對積體電路裝置行為的影響進行模型化的方法。例如，這些方法包括：利用技術電腦輔助設計(TCAD)系統來進行全標度分析；以及於2005年12月1日提交的、代理卷號為SYNP 0693-1的美國專利申請號11/291,294所描述的方法，在此藉由引用將其併入。
由用於分析在個別電晶體級別的應力影響的各種方法所表徵的行為可以用於導出裝置的電路級別參數(例如，SPICE參數)，以用於後續宏觀級別的電路分析。此類分析有助於預測電路是否按預期來操作，以及具有怎樣的邊限，或者設計或佈局是否需要修正。對於受到接近電晶體通道區的淺溝槽隔離(STI)區所導致的應力的影響的電晶體來說，通常可以藉由應用某些一般性經驗法則來進行修正(諸如，增加根據應力分析發現比預期要弱的任何電晶體的寬度)。其他技術也可以用於減輕已知的不期望應力、引入已知的期望應力或者僅僅改善整個佈局的均勻性。參見代理卷號為SYNP 0858-1的美國專利公開號2007-0202663，在此藉由引用將其併入。
隨著積體電路定標(scaling)對於每個技術節點的難度增加，已經出現了三維(3D)集成技術作為滿足需要的集成密度的可行替代方案。3D集成改進了系統性能並且允許電路方塊的異質性集成。多種3D集成技術包括使用過矽通孔(TSV)的垂直互連。這些結構是複雜的幾何體，其包括具有各種不同機械特性的各種材料。在製造過程期間，這些幾何體經歷熱迴圈，這將在包圍的矽中引起熱機械應力。TSV還在活性矽中產生熱失配應力，並且影響載子遷移率。對這些應力的通常反應是在其周圍定義禁止區，並且避免在禁止區內放置電晶體。然而，在特定佈局中可能存在多個TSV，避免包圍這些TSV的區域可以顯著降低積體電路可用空間量。
可以建立在積體電路佈局設計中考慮上述應力的強健設計之機會增加。可以產生更好、更密集並且更強大的電路、元件和系統。
概略地來說，本發明涉及用以表徵、考慮或者利用由電晶體與TSV間的接近而引起的應力的方法。在一個態樣中，在表徵電路時，將電晶體相對於TSV的距離、角度偏移和/或定向納入考慮。在另一態樣中，為此對沒有考慮電晶體與附近的TSV之間的物理關係而獲得的電路佈局進行修改。在又一態樣中，巨集單元包括TSV和電路的附近的電晶體兩者，並且為巨集單元提供了模擬模型，其考慮了電晶體與TSV之間的物理關係。在又一態樣中，巨集單元包括TSV和電路的附近的電晶體兩者，並且至少一個電晶體相對於其他電晶體進行旋轉。在又一態樣中，IC包括如此接近TSV的電晶體，使得至少改變通道中的載子遷移率甚於先前被認為定義禁止區的限制。在又一態樣中，IC包括接近TSV的電晶體，使得至少改變電晶體的切換速度甚於切換速度設計邊限。
提供了本發明的上述“發明內容”是為了提供對本發明一些方面的基本理解。該發明內容並非意在識別本發明的關鍵或者決定性的元件或是界定本發明的範圍。其唯一的目的是以簡化的形式提出本發明的一些構思，作為後續提出的實施方式的描述的序言。本發明的特定態樣在請求項、說明書和附圖中進行描述。
提出以下描述是為了使本領域任何技術人員能夠製造和使用本發明，並且在特定應用及其需求的上下文中提供。對所公開的實施方式的各種修改對於本領域技術人員將是明顯的，並且可以在不脫離本發明的精神和範圍的情況下將此處定義的一般原理應用於其他實施方式和應用。由此，本發明並非限制於所示的實施方式，而是符合與此處所公開的原理和特徵一致的最寬範圍。
圖1示出了示意性數位積體電路設計流程的簡化表示。在較高級別，過程開始於產品構思(步驟100)，並且在EDA(電子設計自動化)軟體設計過程(步驟110)中實現。在設計完成時，可以對其進行流片(步驟127)。在流片之後，進行製造過程(步驟150)以及封裝和裝配過程(步驟160)，最後得到完成的積體電路晶片(結果170)。
EDA軟體設計過程(步驟110)實際上包括多個步驟112-130，為了簡化將其以線性方式示出。在實際的積體電路設計過程中，特定設計可能必須在這些步驟中反復進行，直到通過測試。類似地，在任何實際的設計過程中，這些步驟可以按不同的順序和組合來進行。因此，本說明書以上下文和一般性說明的方式提供，而不是作為特定積體電路的具體的或者推薦的設計流程。
現在將提供對EDA軟體設計過程(步驟110)的組成步驟的簡要描述。
系統設計(步驟112)：設計者描述其想要實現的功能，其可以執行“假設(what-if)”規劃以細化功能、檢查成本等等。在該階段可以進行硬體-軟體架構劃分。可以在該步驟使用的來自Synopsys公司的示例EDA軟體產品包括Model Architect、Saber、System Studio和Design Ware產品。
邏輯設計和功能性驗證(步驟114)：在該階段，編寫系統中模組的VHDL或者Verilog代碼，以及檢查設計的功能精度。更具體地，對設計進行檢查以保證其產生回應於特定輸入激勵的正確輸出。可以在該步驟使用的來自Synopsys公司的示例EDA軟體產品包括VCS、VERA、Design Ware、Magellan、Formality、ESP和LEDA產品。
合成和測試設計(步驟116)：此處，將VHDL/Verilog轉換為網表(netlist)。可以針對目標技術對網表進行優化。而且，進行測試的設計和實現，以允許檢查完成的晶片。可以在該步驟使用的來自Synopsys公司的示例EDA軟體產品包括Design Compiler、Physical Compiler、DFT Compiler、Power Compiler、FPGA Compiler、TetraMAX和Design Ware產品。
網表驗證(步驟118)：在該步驟，按照時序限制以及與VHDL/Verilog源代碼相對應地檢查網表。可以在該步驟使用的來自Synopsys公司的示例EDA軟體產品包括Formality、PrimeTime和VCS產品。
設計規劃(步驟120)：此處，針對時序和頂層佈線來構造和分析晶片的總體平面圖。可以在該步驟使用的來自Synopsys公司的示例EDA軟體產品包括Astro and IC Compiler產品。
物理實現(步驟122)：在該步驟進行放置(電路元件的定位)和佈線(電路元件的連接)。可以在該步驟使用的來自Synopsys公司的示例EDA軟體產品包括Astro and IC Compiler產品。
分析和提取(步驟124)：在該步驟，在電晶體級別上驗證電路功能，這繼而允許“假設”細化。可以在該步驟使用的來自Synopsys公司的示例EDA軟體產品包括AstroRail、PrimeRail、PrimeTime和Star-RCXT產品。
物理驗證(步驟126)：在該步驟，執行各種檢查功能以保證製造、電氣問題、微影問題和電路的正確性。可以在該步驟使用的來自Synopsys公司的示例EDA軟體產品包括Hercules產品。
流片(步驟127)：該步驟提供用於生產完成的晶片的光罩的產品的“流片”資料。可以在該步驟使用的來自Synopsys公司的示例EDA軟體產品包括CATS(R)系列產品。
解析度增強(步驟128)：該步驟涉及佈局的幾何處理以改進設計的可製造性。可以在該步驟使用的來自Synopsys公司的示例EDA軟體產品包括Proteus，ProteusAF和PSMGen產品。
光罩資料製備(步驟130)：該步驟為用來生產完成晶片的光罩的生產提供“流片”資料。可以在該步驟使用的來自Synopsys公司的示例EDA軟體產品包括CATS(R)系列產品。
TSV的應力影響
TSV的應力影響可能變化，這取決於晶圓以及相對於晶圓材料的晶體方向的微影定向。這裏使用的“晶圓定向”由其法線方向定義，並且目前，方向的{100}族是半導體製造中的標準。由於結晶對稱性，{100}族中的所有特定方向都具有相同的壓電電阻屬性。儘管在此利用大括弧來表示晶圓定向方向的族，但是如果在此提及特定方向，則將其括在圓括號中，諸如(100)。而且，在此使用的“晶圓”具有“主平面(primary flat)”方向。以往，除了沿圓周的一個平坦部分之外，晶圓總體上是盤狀的。此處將晶圓的“主平面”方向定義為與該平坦的部分相平行的方向。最新的晶圓不再具有平坦的部分，而是使用一些其他特徵(諸如，凹口)來定義“主平面”方向；雖然不再存在平坦的部分，但是由特徵定義的方向在此仍然稱為“主平面方向”。另外，最新的微影製程將所有的電晶體如下定向，使得其縱向處於晶向的<110>族中。通常，這些方向與晶圓的主平坦方向平行。這裏，有時將定向在<110>方向的電晶體稱為具有“標準定向”。再一次，如此處所使用的，儘管微影定向方向的族利用尖括弧來表示，但是如果在此提及特定方向，則將其括在方括號中，諸如[110]。<110>族中的所有特定方向都具有相同的壓電電阻性質。
圖2A、圖2B和圖2C(統稱圖2)示出了包含4個TSV 212、214、216和218的矽基板210的區域的簡化結構。圖2A是該區域的平面圖。在該實施方式中，晶圓定向在(001)晶體方向中，並且主平面平行於[110]方向而定向，該[110]方向與圖中所示的x軸方向相同。在平面視圖中，每個TSV藉由被SiO2 絕緣阻擋體包圍的圓形銅通孔來表示，但是在其他具體實施例中可以將其他材料用於導體和絕緣阻擋體兩者。在製造具有TSV的矽晶圓的過程期間，結構經過從諸如攝氏250度的高溫下降至室溫(約攝氏25度)的冷卻。隨著結構的冷卻，矽和銅材料都有所收縮，但是銅比矽收縮得多。這沿與TSV圓周垂直的方向(例如，徑向)在矽中產生張應力，其繼而沿與TSV圓周相切的方向在矽中產生壓應力。應力的強度隨著與TSV邊緣的距離增加而減小。
為了理解這些應力對載子遷移率(以及因此對電晶體性能)的影響，可以使用基於有限元素法(FEM)的3D模擬器對應力進行模型化和分析。在此處描述的一些模擬中，TSV是銅，並且在其他的模擬中，TSV是鎢。簡化地，假設反射邊界條件，其允許模擬如框220所表示的一個TSV 212的僅四分之一的應力影響。在框220的邊上標識方向x和y。圖2B是框220之下的三維體的透視圖。該視圖標識了方向x、y和z。框220之上是頂部部分222，其是一種模擬的擦拭材料(smear material)，用於逼近晶圓頂部的互連結構的機械效應，具有由其組成導出的機械屬性。如果TSV節距為例如15微米，則TSV直徑可以是3微米，並且阻擋體厚度可以是0.18微米。圖2C是圖2B中結構的z法線平面的平面圖，位於頂層矽表面220之下2nm處，如圖2B中的虛線224所指示。
在模擬中，針對[001]晶圓定向和[110]主平面定向，來確定圖2C的平面中的載子遷移率改變。可發現到n型矽晶圓的活性區域中的載子遷移率變化顯著小於p型矽晶圓的活性區域中的載子遷移率變化。亦發現到鎢TSV的活性矽區域中的載子遷移率變化比銅TSV的活性矽區域中的載子遷移率變化小很多。
圖3A是沿圖2C中的線226的載子遷移率變化的圖示，該線位於圖2C的z法線平面，並且與x軸平行並且距離xz平面10nm(即，y=10nm)。圖3B是沿圖2C中的線228的載子遷移率變化的圖示，該線位於圖2C的z法線平面，並且與y軸平行並且距離yz平面10nm(即，x=10nm)。每個圖示中示出了四條曲線：每條曲線針對n型矽或者p型矽晶圓材料以及銅或者鎢TSV材料的每種組合。在兩個圖中，載子遷移率都繪製為從阻擋體邊緣到距離阻擋體邊緣大約10微米的距離的函數。
可以看出，由於機械應力而引起的載子遷移率的變化取決於位置。距TSV越近的位置載子遷移率影響越高，而距TSV越遠的位置載子遷移率影響越低。此外，載子遷移率影響在n型矽和p型矽中有所不同、根據相對於TSV的方向而有所不同以及根據TSV的材料性質而有所不同。在n型矽中，在任何方向以及與TSV的任何距離，載子遷移率都僅受到輕微影響。最顯著的是銅TSV對於p型矽中的載子遷移率的影響。p型矽中沿x方向的載子遷移率從緊鄰TSV處的約25%的降低變化為與TSV大約5微米距離處的僅5%的降低。另一方面，沿y方向的載子遷移率從緊鄰TSV處的約25%的增加變化為與TSV大約5微米距離處的僅5%的增加。雖然沒有在圖3A或者圖3B中示出，但是模擬還揭示：載子遷移率的變化從x軸負向沿著以TSV的中心為圓心的固定半徑的弧形轉變到y軸正向。
圖4是示出TSV和電晶體兩者的矽基板的一個示例區域的平面圖。如此處所使用的，安置在基板體本身中與安置在重疊層中的積體電路之間沒有實質區別。例如，在此將積體電路的所有特徵(包括阱、擴散、閘極導體和互連)描述為在基板“之上”或者在基板“之中”是完全等效的，兩個詞之間沒有區別。
參考圖4，每個TSV由諸如410的圓圈來表示，並且每個諸如412的電晶體由隔開第一擴散區416和第二擴散區418的閘極疊置體414來表示。取決於電晶體與電路中的互連，擴散區之一充當電晶體的源極，而另一個充當汲極。電晶體通道位於閘極疊置體之下。圖4和圖5的圖示在此用於討論n型通道電晶體和p型通道電晶體兩者，所以圖4和圖5中的電晶體的類型在提及它們的每個討論的上下文內進行標識。在圖4中，在x維度和y維度兩者中，佈局在每一對TSV之間僅放置一個電晶體。圖5是矽基板的另一示例區域的平面圖，其中多個電晶體位於TSV之間。在兩個示例圖中，TSV和電晶體都放置在規則網格中。這種規則性對於類似記憶體陣列的高度重複的電路來說可能是常見的，但是對於邏輯電路而言是不常見的，在邏輯電路中電晶體放置的出現將隨機得多。同樣，在兩個示例中，擴散區具有相同的寬度，並且每一對擴散區僅用於單個電晶體。在多個佈局中，擴散區通常在不止一個電晶體之間共用，並且可以具有不同的寬度。然而，圖4和圖5的規則佈局將用於當前討論。
在圖4和圖5兩者的佈局示例中，所有的電晶體都定向在標準方向。這符合現代積體電路微影，至少對於數位電路來說是如此。具體地，電晶體都這樣來定向，使得其縱向與基板的x維度一致。如此處所使用的，電晶體的定向被認為是其“縱”向的定向，而“縱”向繼而被認為是當電晶體導通時電流從源極向汲區流動的方向。“橫”向與縱向垂直，並且與電流流動的方向垂直。此處認為電晶體的縱向和橫向兩者都是“側(lateral)”向，其表示與基板的表面平行的方向。其他“側”向包括那些平行於該表面但是與橫向和縱向呈角度相交的方向(未示出)。“垂直”方向是與通道的表面垂直並且由此與所有可能的側向垂直的方向。此處所使用的佈局中的結構的“長度”是其在縱向上的長度，而其“寬度”是其在橫向上的寬度。從電晶體412的佈局可以看出，其通道的長度顯著短於其寬度，這對於邏輯電路中使用的電晶體是常見的。圖4和圖5中還示出了x和y座標。
可以看出，在圖4和圖5的佈局中，不同的電晶體將受到不同地影響，這取決於電晶體與附近TSV的距離，及其在以TSV的中心為中心的極坐標系中的角位置兩者。因為在非常接近TSV處遷移率影響可能非常大，所以現有技術通常規定“防範區(keep-away zone)”或者“禁止區(exclusion zone)”，以避免在其中放置電晶體。例如，在Vandevelde,等人的“Thermo-mechanics of 3D-Wafer Level and 3D Stacked IC Packaging Technologies” 9th Int. Conf. on Therm.,Mech.以及Microelec. and Micro-Systems,(EuroSimE),2008,pp. 1-7中的Multi-Physics Simulations and Exper.中(在此藉由引用將其併入)，針對p型通道電晶體和n型通道電晶體，並且針對與[110]晶體方向平行和橫斷定位的電晶體電流方向而獨立地規定防範區。防範區被定義為以TSV的中心為中心的圓圈，並且其半徑等於距TSV中心的最大距離(在所有角位置上)，這裏的遷移率變化在量上超過5%。對於Vandevelde et. al.所研究的特定材料，發現：p型通道電晶體的防範區的變化範圍從針對1.5微米半徑銅TSV的約2微米到針對4微米半徑銅TSV的約9微米。對於n型通道電晶體，發現：防範區的變化範圍從針對3微米半徑銅TSV的約4微米到針對5微米銅TSV的約6.5微米。對於半徑為2.5微米或更小的銅TSV而言，Vandevelde將允許緊鄰TSV安置n型通道電晶體。在圖5中，現有技術定義的TSV 518的防範區由虛線528示意性示出。
然而，從圖3A和圖3B可以看出，對於沿著相對於TSV的x軸放置並且與其接近的標準定向p型通道電晶體來說，載子遷移率顯著降低，而如果p型通道電晶體沿著相對於TSV的y軸放置，則遷移率顯著提高。因此，假設圖5中的電晶體是p型通道電晶體，則電晶體510和514顯著增強，而電晶體512和516顯著降低。電晶體520、522、524和526沒有顯著受到由TSV導致的應力的影響，因為其位於距相對於TSV 518的x軸的呈45度、135度、225度和315度的角位置，在這些位置由TSV引起的遷移率變化接近於零。實際上，即使在剛剛超出TSV邊緣的半徑處，對於超出x軸約45度的角位置(根據TSV的材料和大小，大約±8度)來說，遷移率變化是正的或者不超過負5%。由此，如果p型通道電晶體位於距x軸足夠遠的角位置，則沒有理由將其從現有技術定義的“防範”半徑排除。而且，如果p型通道電晶體定位在y軸之上或者附近，則將p型通道電晶體設置在該半徑內實際上可能是有益的。因此，在本發明的一個態樣，將標準定向p型通道電晶體定位在偏離x軸大於53度的角位置(45度加8度)，其與TSV的距離比遷移率在量上至少改變5%的、距TSV中心的最大距離(在所有角位置上)更近。在圖5中，這些包括放置在位置510、514、520、522、524和526處的p型通道電晶體。如此處所使用的，出於確定電晶體的位置與TSV的距離或者與軸的角度偏移的目的，電晶體的位置被認為是電晶體通道區的中心的位置。
n型通道電晶體的遷移率影響較小，但是如上所述，現有技術仍然針對某些材料和材料尺寸規定了防範區。再一次，防範區是圓形，其半徑等於遷移率在量上至少改變5%的、距TSV中心的最大距離(在所有角位置上)。因此，在本發明的另一態樣，類似於p型通道電晶體，將標準定向n型通道電晶體定位在偏離y軸大於53度的角位置(45度加8度)，與TSV的距離比遷移率在量上至少改變5%的、距TSV中心的最大距離(在所有角位置上)更近。在圖5中，這些包括放置在位置512、516、520、522、524和526處的n型通道電晶體。
此外，儘管在應力關於電晶體通道橫向定向的情況下壓應力會降低p型通道電晶體中的載子遷移率，但是在應力關於電晶體通道縱向定向的情況下，其提高載子遷移率。因此，由於TSV引起的徑向應力分量是張力，而TSV引起的切線應力分量是壓力，所以在本發明的一個態樣，接近TSV的p型通道電晶體在xy平面旋轉，使得其縱向與TSV的切線方向一致。作為其一個具體示例，沿相對於TSV的x軸定位的p型通道電晶體旋轉90度，以便相對于徑向應力分量而橫向定向。這在圖6中可以看出，其中電晶體512和516旋轉了90度。可以針對極坐標系上位於315度與45度之間或者135度與225度之間的p型通道電晶體進行相同的90度旋轉，並且將獲得一定的性能增強。由旋轉獲得的性能增強對於位於上面定義的所謂防範區內的電晶體而言是最大的，但是在該區域之外仍然可以具有一定的益處。
注意，不是所有的現代CAD軟體工具都支援橫越於標準定向的電晶體定向，並且更少的CAD軟體工具仍然支援與標準定向呈±45度的電晶體定向。更少的CAD軟體工具支援與標準定向呈不是±45度的整數倍的電晶體定向。因此，如此處所使用的，如果電晶體定向在軟體所支援的最接近於切線定向的角度，則該電晶體對於TSV係“基本上切向”定向。
另外，即使對於遷移率降低的電晶體而言，也無需避免TSV周圍的區域。對於給定的應力分佈和晶向而言，對電晶體性能的影響是可表徵的。只要可以表徵遷移率改變，則此類電晶體仍然可以包含在設計中。因此，在本發明的又一個態樣，即使在其遷移率降低的距離、定向和角位置處，也包括非常接近TSV的n型通道電晶體和p型通道電晶體兩者。
通常，電路設計者設計具有針對切換速度的預定邊限的邏輯電路，以及設計具有針對擷取速度的預定邊限的記憶體電路。這些邊限從標稱轉換為遷移率的特定百分比偏差，並且因此，基於禁止區原理，將建議避免將電晶體安置在遷移率改變大於這些特定百分比偏差的、足夠接近TSV處。但是，因為可以表徵遷移率改變，因此在本發明的又一個態樣，包括遷移率變化超過這些特定百分比偏差的、足夠接近TSV的n型通道電晶體和p型通道電晶體。換言之，在本發明的一個態樣，包括足夠接近TSV的n型通道電晶體和p型通道電晶體，由TSV在電晶體通道中引起的應力對切換速度的改變視情況而大於切換速度設計邊限或者擷取速度設計邊限。
TSV附近的電晶體的表徵
因為原型積體電路設計的製造昂貴並且耗時，所以電路設計者通常首先使用電腦模擬工具對其設計進行模擬。以這種方式，可以在花費原型製造的時間和費用之前進行修正。一個常見的電路模擬器系列通常稱作SPICE(Simulation Program with Integrated Circuits Emphasis)，其對於類比性能驗證和行為預測特別有用。該系列包括原始SPICE程式、程式的多個後續版本以及多個來自其他來源的可用的分支。除其他以外，電路模擬器通常用於預測和驗證電路的穩態類比行為、電路的暫態類比行為以及電路的RF行為。
通常，類比電路模擬器藉由按照節點和裝置來描述電路而操作。裝置的每個端點構成電路的節點。不同的節點可以連接在一起。每個裝置藉由裝置“模型”來描述，其使用公式或者演算法來定義諸如裝置在其端點上施加的電流/電壓關係的性能測量。通常，多個不同的模型可用于定義特定種類的裝置的性能測量。例如，大量模型可用於描述金屬氧化物半導體場效應電晶體(MOSFET)，其中一些模型設計用於快速計算，而其他模型設計用於較好的精度以及考慮特定的半導體效應。通常，模型需要用戶指定將要應用於模型所表示的全部電晶體的多個全局參數的值，以及選擇性地還允許用戶指定僅應用於一個特定電晶體實例的多個實例參數的值。一些模型基於將由用戶顯式輸入的參數值，諸如VTO和ION，但是多數模型基於諸如通道長度和寬度之類的電晶體佈局特性。
SPICE電路模擬器可以執行若干類型的電路分析。給定來自一個或多電路裝置的電激勵(諸如，時變電壓或者電流源)，每種類型的電路分析計算電路在一個或者多個節點處的電特性。除其他之外，分析類型包括：
●　非線性DC分析：計算DC轉移曲線。
●　非線性暫態分析：施加大信號時，計算電壓和電流為時間的函數。
●　線性AC分析：將輸出計算為頻率的函數。生成波德圖。
●　雜訊分析：計算雜訊特性
●　靈敏度分析：計算一個或者多個電特性對於一個或者多個輸入的變化的靈敏度
●　失真分析：計算一個或者多個節點相對於一個或者多個輸入的信號的失真特性
●　傅利葉分析：計算和繪出一個或者多個節點處的頻譜。
技術電腦輔助設計(TCAD)模型經常用於在單個電晶體級別對積體電路裝置的行為進行模型化。在該級別表徵的行為可被回饋以改進電路佈局或者製造程序，或者其可以用於導出電路級別的參數(例如，SPICE參數)以用於後續的宏觀級別電路分析。TCAD分析能夠將應力效應納入考慮，但是這僅僅是藉由執行對單個電晶體或者晶片的小片段的3維有限元素分析。然而，獲得精確結果所需的計算時間將這類分析的使用僅限制於只包括幾個電晶體的晶片佈局的小區域。例如，在實踐中，無法執行TCAD分析來獲得大於約12個電晶體或者約2-3個擴散區的佈局區域的足夠精確的電路級別參數。即使可以，每個電晶體需要多達幾個小時的大量CPU時間來獲得足夠精確的結果。即使隨著計算能力的提高，所需計算時間仍然使得該方法對於晶片佈局的任何大片段來說都過於昂貴。
對於完全有限元素分析的精度不甚重要的情況，在SPICE中提供了簡化的電晶體模型，從而有效地降低對電路進行模擬所需的計算能力。簡化的模型不斷地進行改進，通常是在避免完全有限元素分析的同時改進模擬精度。已經開發出來用以考慮應力對電子和空穴遷移率的影響的一個簡化模型在R.A. Bianchi et al.,“Accurate Modeling of Trench Isolation Induced Mechanical Stress Effects on MOSFET Electrical Performance,”IEEE IEDM Tech. Digest,pp. 117 120(2002年12月)以及美國專利公開號2002/0173588(2003)中進行了描述，此處藉由引用將二者併入。該模型的一個具有某些附加擬合項和參數的變形被併入Berkeley BSIM標準模型的版本4.3.0。參見Xuemei(Jane) Xi,et al.,"BSIM4.3.0 Model,Enhancements and Improvements Relative to BSIM4.2.1",加州大學伯克利分校(2003)，可在http://www. device. eecs. berkeley. edu/~bsim3/BSIM4/BSIM430/doc/BSIM430_Enhancement.pdf(the Length of Diffusion(LOD) model)獲得，此處藉由引用將其併入。還提出了其他簡化模型諸如代理卷號SYNP 0693-1、標題為Analysis Of Stress Impact On Transistor Performance的美國專利申請號11/291,294中所描述的模型，其於2005年12月1日申請，此處藉由引用將其併入。
本質上，利用SPICE的各種實現，提供了大量電晶體模型。另外，諸如TSMC的多數半導體製造承包商會為其客戶提供“技術檔”，其包含用於不同情況的數百或者數千種不同的SPICE電晶體模型。如同SPICE程式本身一樣，技術檔存儲在電腦可讀媒體中，用於以這種形式遞送給消費者。可替代性或者附加地，可以將技術檔電子式地傳輸給客戶，然後客戶將其存儲在自己的電腦可讀媒體中。如此處所使用的，電腦可讀媒體是可以存儲資訊並且由電腦系統讀取資訊的媒體。示例包括軟碟、硬碟驅動器、RAM、CD、DVD、快閃記憶體、USB驅動器等。電腦可讀媒體可以儲存編碼格式的資訊，該資訊對於特定資料處理系統進行解碼。此處所使用的術語，“單個電腦可讀介質”還可以包括不止一個物理項，諸如多個CD-ROM或者多個RAM的分段，或者幾種不同類型的媒體的組合。
現有的SPICE電晶體模型沒有明顯地將根據TSV導出的應力納入考慮。然而，藉由根據TSV在特定電晶體中引起的應力來適當地修正無TSV感知的(TSV-unaware)電晶體模型的一個或者多個裝置實例參數，可能使用一無TSV的感知電晶體模型。很多電晶體模型將其輸入參數分為可應用於模型調用的所有電晶體的“全域”參數，以及僅可應用於特定設計的一個或者多個電晶體的“實例(instance)”參數。對於一些種類的模型，實例參數可以完全覆寫相應的全局參數。意即，如果為特定的電晶體指定了實例參數值，則模型使用該實例參數的值代替相應全局參數的值來執行其計算。對於其他種類的模型，實例參數僅可以調整相應的全局參數。意即，如果為特定的電晶體指定了實例調整參數值，則模型使用由實例參數的指定值進行了調整的相應全局參數的值來執行其計算。對於各種模型的各種參數，調整可以是相加、相乘或者可以按照一些其他方式應用。例如，實例調整參數DEL VTO是相加的(與全局參數VTO(零偏置臨界值電壓)相加)，而實例調整參數MUL U0是相乘的(乘以全域參數U0(零偏置表面遷移率係數))。
因此，在本發明的一個態樣，建立了估計TSV周圍的三維應力分佈的資源。每個點處的應力可以使用製造程序流程的TCAD模擬來進行估計。資源以表的形式或者使用公式在機器可讀體上儲存應力分佈。此後可以查閱該資源以確定TSV在接近TSV的每個電晶體的通道中引發的應力，並且然後可以使用公知的壓電電阻公式將該應力轉換為該電晶體的需要實例參數值。例如，如果資源指定了TSV附近每個特定點的三個應力分量σxx ，σyy 和σzz ，則隨後可以根據以下公式來計算位於特定點的特定電晶體的裝置實例參數μstressed /μunstressed ：
μstressed /μunstressed =1+px σxx +py σyy +pz σzz ，
其中μstressed 是在應力(σxx ,σyy 和σzz )下半導體中的載子遷移率，μunstressed 是沒有應力的半導體中的載子遷移率，而px ，py 和pz 是特定電晶體類型的壓電係數、特定電晶體的載子類型(電洞或者電子)以及通道表面的晶向和特定電晶體的電流方向。
替代性地，一旦估計出TSV周圍的應力分佈，則可以事先計算對裝置實例參數值的轉換，並將其儲存在資源中。在這種情況下，資源應當不僅根據電晶體相對於TSV的位置，而且還根據電晶體類型(p型通道或者n型通道)、相對於TSV的定向以及所需要的任何其他參數(諸如通道表面的晶向和特定電晶體的電流方向)，來報告裝置實例參數值。
在另一替代性選擇中，使用製造程序及其測量的電特性來製造實際測試結構。在統計歸納之後，使用曲線擬合或者其他數值模型化技術來表示位於TSV附近每個點處的電晶體所需要的裝置實例參數值。再次，資源根據電晶體相對於TSV的位置、電晶體類型(p型通道或者n型通道)、相對於TSV的定向等來報告裝置實例參數值，並且在機器可讀媒體上以資料庫或者公式的形式來儲存該關係。
修正佈局以便考慮TSV鄰域
可以疊代地修正包括接近TSV的電晶體的電路或者佈局，以便更好地達到設計的特性。圖7是示出實現本發明的態樣中所涉及到的步驟100和112-114(圖1)的部分的流程圖。這些步驟中的多數步驟可以由軟體控制下的電腦系統來執行。對於此處所有的流程圖，可以理解，在不影響所實現功能的情況下，圖7中的多個步驟可以組合、並行執行或者以不同的順序執行。在步驟710，該步驟710大略上對應於圖1中的步驟100和112-120，設計者指定電路設計。如此處所使用的，“積體電路設計”是在根據VHDL合成之後以及在佈局之前的電晶體級別設計。設計者可以藉由以下方式來“指定”積體電路設計：在電晶體級別指定該設計，或者在較高級別進行指定並且人工或者自動地(例如，藉由電腦)透過一個或者多個子步驟來將其轉換至電晶體級別。而且，此處所使用的術語“電路”不需要是“完整”的電路；電路部分足以構成此處使用的術語“電路”。
為了達到本發明的一些態樣的目的，在步驟710的積體電路設計中，設計者已經指定(顯然地或隱含地)每個電晶體所需要的通道長度/寬度(L/W)比。因為在一般的積體電路技術中，多數電晶體的通道長度是相同的，所以實際上，L/W比的規格也是每個電晶體的通道寬度與每個其他電晶體的通道寬度的比的規格。在L/W比的選擇中要考慮很多因素，其中一個因素是ON(開)狀態的電晶體所需要的最小載流能力Ion。特別地，已知：在不考慮應力的情況下，電晶體的Ion大概與其通道寬度成比例。意即，一個電晶體的Ion與第二電晶體的Ion之比大概等於其通道寬度之比。所以，如果需要一個電晶體為下游電路提供兩倍於第二電晶體需要提供的電流，則第一電晶體將被指派以兩倍於第二電晶體的通道寬度。基於該原理，可以根據指派給積體電路設計中不同電晶體的相對通道寬度，來確定設計者對於此類電晶體所預期的Ion比。通常，一設計在檔案或者資料庫中表示，並被儲存在可存取至電腦系統的電腦可讀媒體上。資料庫包括“網表”，其是電路設計以及其間的互連中所使用的所有裝置的列表。對於很多電晶體，網表還指定用於SPICE模擬的電晶體模型以及每個電晶體的任何裝置實例參數值。除其他以外，裝置實例參數指示L/W，但是不指示任何由TSV引起的電晶體性能變化。
在步驟712中，電路設計經歷“放置”，還可選擇地經歷“佈線”，從而產生“佈局”。步驟712大略上對應於步驟122(圖1)的一部分，並且由軟體控制下的電腦系統執行。如此處所使用的，“佈局”定義一組光罩，當在製造程序中應用時，這組光罩共同定義積體電路裝置的物理特徵。除其他以外，這些特徵可以包括電晶體源極、汲極和通道區、擴散區、STI區、TSV等，並且這些特徵共同定義電路結構(諸如，積體電路設計中所指定的電晶體)。如此處所使用的術語，由“佈局”定義的光罩可以(並且通常)在其被完成並用於生產之前要經過一個或者多個後處理步驟，諸如步驟126-130(圖1)。雖然佈局通常定義用於所有製造程序步驟的光罩，但是可以理解，對於本發明的一些態樣，積體電路設計僅需要被編譯為定義少於此類光罩的佈局的點。例如，對於一些態樣，佈局不需要定義用於所謂“後端”製造步驟的光罩(諸如，佈線和通孔層的形成)。佈局通常例如使用標準GDSII格式在另一標準格式檔或者資料庫中表示，並且存儲在電腦可讀媒體中。除其他以外，佈局檔指定晶片設計的各層上的各種元件(包括電晶體特徵和TSV)的幾何(2維形狀、大小、位置和定向)。
在步驟714中，電腦按照以下描述的方式來執行TSV感知的電路模擬。計算電路的期望電特性，並且在步驟718中，電腦系統確定電路或者電路部分的電特性是否與目標值相匹配。如果不匹配，則可以修正佈局(步驟720)或者可以修正電路設計本身(步驟721)。如果要在步驟720修正佈局，則多種不同的技術可用於此，以便說明性能參數的應力修改。在一個實施方式中，可以由設計者人工執行這些修正，而在另一實施方式中，可以由軟體控制下的電腦來自動執行這些修正。即使是在人工進行時，通常設計者也使用電腦來執行修正。在一個態樣，可以將電晶體移動至相對於TSV的不同位置。電晶體例如可以被移動至距TSV更遠或者更近的距離，或者移動至相對於TSV的不同角位置。在另一態樣，電晶體可以旋轉從而使其縱向維度與TSV相切地定向，或者其可以僅旋轉90度，如圖6所示。在又一示例中，可以調整電晶體通道寬度，以便與設計者的預期強度比更佳地匹配。例如，如果在佈局中第一電晶體的通道寬度接近第二電晶體的通道寬度的3倍，則可以假設設計者預期第一電晶體的Ion是第二電晶體的Ion的3倍。這一3:1的強度比在此稱為目標比，並且在考慮應力效應之前，這將在佈局上得到3:1的通道寬度比。然而，步驟714中的分析可以指示：一旦將TSV引起的應力影響納入考慮，則實際強度比與3:1顯著不同。因此，在步驟720中，設計者或者電腦系統可以增加電晶體之一的通道寬度(即擴散寬度)，或者減小另一電晶體的通道寬度，或者進行兩者的組合，以便達到3:1的目標強度比。
注意，在最後提到的佈局修正技術中，僅修改所考慮的特定電晶體的通道寬度通常是不夠的。通道寬度增加還會導致電容增加，這通常需要增強上游驅動電路來適應。另一方面，通道寬度減小削弱了電晶體的驅動能力，這可能需要調整下游電路。因此，在進行佈局修正之後，可取的是計算受影響電晶體的新SPICE模型參數，以及重新運行電路模擬以保證電路仍將按照預期進行操作。
如果修正了佈局(步驟720)，則過程返回步驟714，以便對修正過的佈局進行新的TSV感知的模擬。如果修正了電路設計本身(步驟721)，則過程返回步驟712，以便對電路設計或其修正的部分再次進行佈局。另一方面，如果在步驟718中確定電路行為是可接受的，則在一個實施方式中，該確定可以被認為構成整個過程的輸出。最佳地，該輸出用於授權根據該佈局來製造光罩組並繼而製造實際裝置(步驟728)，並且過程的輸出是光罩組或者實際裝置。製造步驟728包括圖1中的EDA程序的後續步驟(諸如分析和提取步驟124等)。如此處所使用的，針對由TSV引起的應力效應而進行的佈局修改在此有時稱為“依賴於”個體步驟712、714、718、720和721中的每一個而形成。
圖8是圖7中的TSV感知的電路模擬步驟714的細節。在步驟810中，對於電路或者電路部分中的所有電晶體執行迴圈。這可以是更廣泛的迴圈的一部分，以便除了TSV模型化之外的很多其他目的而對網表進行後端注釋。在步驟812中，確定電晶體是否在距TSV的臨界值距離內。如果不是，則迴圈繼續到電路中的下一個電晶體(或者對於理解本發明不重要的其他迴圈步驟)。步驟812中的臨界值距離可以是預定義的(諸如10微米或者20微米)，並且p型通道電晶體的臨界值距離可以大於n型通道電晶體的臨界值距離。臨界值距離還可以根據諸如相對於TSV的角位置之類的其他特徵來決定。步驟812在圖8中用虛線示出，因為在一個實施方式中，不執行距離測試，並且所有的電晶體經歷隨後的步驟。
如果當前電晶體在距TSV的臨界值距離內，則在步驟814中，確定當前電晶體的TSV感知的裝置實例參數值。除其他以外，這些參數可以包括以上所述的MUL U0和/或DELVTO。注意到除了由於接近TSV而引起的應力之外，在該步驟中還可以考慮對裝置實例參數值的其他影響。如此處所使用的，“感知”同樣不排除其他影響。在步驟816中，利用剛剛決定的TSV感知的裝置實例參數值來對當前電晶體的網表項目進行後端注釋，並且過程返回迴圈步驟810以考慮下一電晶體。
在迴圈完成並且已經適當地考慮和後端注釋了電路或者電路期望部分中的所有電晶體之後，在步驟818中，使用經過後端注釋的網表以及SPICE的版本或者另一電路模擬器來對電路進行模擬。
取決於特定實施方式中哪些TSV引起的應力資源是可用的，不同地執行確定特定電晶體的TSV感知的裝置實例參數值的步驟814。在資源根據電晶體相對於TSV的位置(以及可選擇性地其他選擇因素)來報告裝置實例參數值的一個實施方式中，該步驟814僅包括：查找當前電晶體的選擇因素，將其提供給資源，並且接收由資源報告的裝置實例參數。替代性地，在資源僅報告電晶體的每個位置處相對於TSV的二維或者三維應力向量的一個實施方式中，圖9的過程可以用於確定特定電晶體的TSV感知的裝置實例參數值。
參考圖9，在步驟910中，首先確定當前電晶體的通道中的應力向量是什麼。這取決於電晶體和TSV的位置、定向和其他幾何特徵。這些因素從佈局檔912中獲得。然後對TSV引起的應力資源進行參考，以確定電晶體通道中或者通道內多個點處的TSV引起的應力向量。
在步驟914中，將通道中的應力轉換為裝置實例參數。較佳但非必須地，使用於2005年12月1日申請、代理卷號為SYNP 0693-1、標題為“Analysis of Stress Impact on Transistor Performance”的美國專利申請號11/291,294所描述的技術來完成轉換，此處藉由引用將其併入。這些技術是較佳的，因為它們可以用足夠的速度進行操作，從而在多個佈局修正疊代中分析較大佈局區域中的電晶體，並且具有足夠的精度。大略地描述，對於有待分析的每個電晶體，該技術包括首先在電晶體的通道中選擇若干樣本點。然後近似計算每個樣本點處的應力向量(或者從步驟910已經得知)。這些應力向量不僅可以考慮TSV引起的應力，還可以考慮來自其他來源的應力。根據應力向量，確定對於感興趣電晶體特性的影響，諸如應力在特定樣本點引起的遷移率變化。然後在通道中的所有樣本點上對這些特性的值進行平均，以逼近整個通道的平均應力調整值，然後將其轉換為用作裝置實例參數所需的任何形式。
TSV巨集單元
包括接近TSV的電晶體的電路或者佈局也可以事先設計，並且作為巨集單元(如此處所使用的，可以是標準單元)提供給設計者。積體電路設計者通常利用已經針對特定種類的電路而預先設計的巨集單元(諸如邏輯閘、較大的邏輯功能、記憶體甚至整個處理器或者系統)。在可從各種來源(諸如代工廠、ASIC公司、半導體公司、第三方IP提供商以及甚至EDA公司)獲得的元件庫中提供這些巨集單元，並且這些巨集單元由設計者在設計較大電路時使用。每個巨集單元通常包括諸如以下的資訊：示意圖的圖形符號；諸如Verilog的硬體描述語言的文本；描述所包括的電路中的裝置、裝置之間的互連以及輸入和輸出節點的網表；諸如GDSII的一種或者多種幾何描述語言的電路佈局(物理表示)；供佈局-佈線(place-and-route)系統使用的所包括幾何尺寸的提取；設計規則檢查平臺；由邏輯模擬器和電路模擬器使用的模擬模型等。一些元件庫可以包括針對每個巨集單元的較少資訊，而其他的可以包括較多資訊。在一些元件庫中，在獨立檔中提供項目；而在其他元件庫中，將項目組合到單個檔中，或者一個檔包含多個不同巨集單元的項目。在所有情況下，檔儲存或者分佈在電腦可讀媒體上，或者電子地遞送並且由用戶在電腦可讀媒體上儲存。巨集單元庫通常包括在面積、速度和/或功率損耗方面不同的相同邏輯功能的多個版本，以便允許設計者或者自動化工具可選擇性地在這些特性之間進行權衡。巨集單元庫還可以被認為是巨集單元的資料庫。如此處所使用的，術語“資料庫”不一定暗示任何統一的結構。例如，當一起考慮時，兩個或者更多獨立的資料庫仍然構成此處所使用的術語“資料庫”。因此，定義每個單個巨集單元的項目也可以認為是“資料庫”。
在積體電路的設計期間，設計者通常根據巨集單元包括多少系統而在圖1的步驟112、114或者116中併入巨集單元。巨集單元繼而藉由設計流程的其餘部分，並且在步驟118-126的每個步驟中對其進行參考。
因為可以針對特定的製造程序對TSV引起的應力對於接近TSV放置的電晶體的影響事先進行表徵，所以給定位置、類型和電晶體相對於TSV的定向，本發明的一個態樣將電晶體和TSV一起包括在單個巨集單元中。圖10A、10B和10C(統稱圖10)示出了2x輸入緩衝器的一個示例中的特定資訊，該2x輸入緩衝器可以用於緩衝來自TSV1008用於驅動3D集成裝置的特定晶圓級別上的電路的輸入信號。通常這些緩衝器中的多個將並聯，但是此處為了簡化描述僅示出了2x緩衝器。
圖10A示出了巨集單元的電路符號，而圖10B是巨集單元的電晶體級別示意圖。在圖10B中可以看出，巨集單元包括三個P型通道電晶體T1010P、T1012P和T1014P，以及三個N型通道電晶體T1010N、T1012N和T1014N。TSV 1008連接至電晶體T1010P和T1010N兩者的閘極。電晶體T1010P和T1010N的汲極一起連接至電晶體T1012P、T1012N、T1014P和T1014N的閘極。電晶體T1012P、T1012N、T1014P和T1014N的汲極全部連接在一起，並且形成2x緩衝器巨集單元的輸出。三個P型通道電晶體T1010P、T1012P和T1014P的源極全部連接至電源(POWER)導體1024，並且三個N型通道電晶體T1010N、T1012N和T1014N的源極全部連接至地(GROUND)導體1026。
圖10C示出了巨集單元的佈局(此處所有的佈局示意圖還應當被認為示出了使用佈局產生的光罩組上以及使用佈局產生的積體電路裝置上存在的特徵)。所有的P型通道電晶體T1010P、T1012P和T1014P位於P擴散區1020中，並且所有的N型通道電晶體T1010N、T1012N和T1014N位於N擴散1022中。如示意圖中所示，電晶體全部與x軸平行定向，其在圖10的實施方式中位於從TSV 1008的<110>方向(標準方向)。然而，如上所述，如果2x緩衝器的電晶體太靠近TSV 1008，電晶體的通道區中引起的應力可能顯著改變遷移率。雖然如此，在圖10的巨集單元中，電晶體的位置足夠接近TSV 1008從而使其通道載子遷移率至少改變5%。巨集單元還提供有模擬模型這一事實使這成為可能，模擬模型以考慮每個電晶體與TSV的距離的方式來定義電路的性能參數。較佳地，其還考慮每個電晶體與x軸的角度偏移，並且更佳地考慮每個電晶體相對於x軸的定向。由於這樣表徵，即使2x緩衝器的電晶體的位置比之前考慮的更加接近TSV 1008，巨集單元也可以在較大電路設計中使用。
在圖10C中，所有的P型通道電晶體T1010P、T1012P和T1014P都沿x軸安置並且對x軸縱向地定向。如上所述，P型通道電晶體的性能可以藉由將其向y軸移動得到改善。這在圖11的巨集單元佈局中示出。在圖11的實施方式中，所有的P型通道電晶體現在都與TSV 1008相切地定向，並且安置在距x軸的一角度偏移處，該角度偏移處耦合入通道中的TSV引起的壓應力最大。可以看出，N型通道電晶體T1010N、T1012N和T1014N也已經移動至非最優的位置和定向，但是如上所述，N型通道電晶體對於靠近TSV而引起的應力明顯較不敏感。
還如上所述，P型通道電晶體的性能可以藉由將其適當旋轉以使其對於TSV 1008切向地定向而得改善。這在圖11的巨集單元佈局中示出。此外，緩衝器電路可以安置在距x軸的任何角度偏移處，並且較佳地切向(或者“基本上”切向)定向，如圖13的巨集單元佈局所示。
電腦系統
圖14是可以用於實現包括本發明的態樣的軟體的電腦系統1410的簡化框圖。電腦系統1410通常包括處理器子系統1414，其經由匯流排子系統1412與多個週邊設備進行通信。這些週邊設備可以包括：儲存子系統1424，其包括記憶體子系統1426和檔案儲存子系統1428；使用者介面輸入設備1422；使用者介面輸出設備1420；以及網路介面子系統1416。該輸入和輸出設備允許使用者與電腦系統1410進行互動。網路介面子系統1416提供對外部網路的介面，其包括對通信網路1418的介面，並且經由通信網路1418耦合至其他電腦系統的相應介面設備。通信網路1418可以包括多種互連的電腦系統和通信鏈路。這些通信鏈路可以是有線鏈路、光鏈路、無線鏈路或者用於資訊通信的任何其他機制。雖然在一個實施方式中，通信網路1418是網際網路，但是在其他實施方式中，通信網路1418可以是任何適合的電腦網路。
網路介面的物理硬體元件有時稱為網路介面卡(NIC)，但是其無需是卡的形式：例如，其可以是直接安裝在母板上的積體電路(IC)和連接器的形式，或者是利用電腦系統的其他元件在單個積體電路晶片上製造的巨集單元的形式。
使用者介面輸入設備1422可以包括鍵盤、指向設備(諸如，滑鼠、軌跡球、觸摸板或者繪圖板)、掃描器、包含在顯示器內的觸摸螢幕、音頻輸入設備(諸如，語音識別系統、麥克風)以及其他類型的輸入設備。通常，術語“輸入設備”的使用意欲包括將資訊輸入到電腦系統1410中或者輸入到電腦網路1418上的所有可能類型的設備和方法。
使用者介面輸出設備1420可以包括顯示子系統、印表機、傳真機或者諸如音頻輸出設備的非視覺顯示器。顯示子系統可以包括電子射線管(CRT)、諸如液晶顯示器(LCD)的平面顯示器、投影設備或者用於建立可視圖像的一些其他機制。顯示子系統還可以經由諸如音頻輸出設備來提供非視覺顯示。通常，術語“輸出設備”的使用意欲包括從電腦系統1410向使用者或者另一機器或者電腦系統輸出資訊的所有可能類型的設備和方法。
儲存子系統1424儲存提供本發明的特定態樣的功能的基礎程式設計和資料結構。例如，圖1以及圖7-圖9中實現電路模擬器功能的各種模組和電腦實現的步驟可以儲存在儲存子系統1424中。這些軟體模組通常由處理器子系統1414執行。儲存在儲存子系統1424中的資料結構還可以包括任何技術檔、巨集單元庫、佈局檔和此處提到的其他資料庫。注意，在一些實施方式中，上述的一個或者多個可以儲存在別處，但是可由例如經由通信網路1418存取至電腦系統1410。
記憶體子系統1426通常包括多個記憶體，所述記憶體包括：主隨機存取記憶體(RAM)1430，用於程式執行期間的指令和資料的儲存；以及唯讀記憶體(ROM)1432，其中儲存固定指令。檔案儲存子系統1428提供程式和資料檔案的永久儲存，並且可以包括硬碟驅動器、軟碟驅動器以及相關聯的可移動媒體、CD ROM驅動器、光碟機或者可移動媒體磁匣。實現本發明的特定實施方式的功能的資料庫和模組可以在諸如一個或者多個CD-ROM的電腦可讀媒體上提供(或者可以經由通信網路1418向電腦系統1410傳送)，並且可以由檔案儲存子系統1428來儲存。除了別的以外，主記憶體1426包含電腦指令，其在由處理器子系統1414執行時使得電腦系統操作或者執行此處所描述的功能。如此處所使用的，據稱在“主機”或“電腦”中或者在“主機”或“電腦”上運行的行程和軟體，回應於主記憶體子系統1426中的電腦指令和資料包括用於此類指令和資料的任何其他本地或者遠端儲存，而在處理器子系統1414上執行。
匯流排子系統1412提供使得電腦系統1410的各種元件和子系統按預期彼此通信的機制。雖然將匯流排子系統1412示意性地示為單個匯流排，但是匯流排子系統的可替替代性實施方式可以使用多個匯流排。
電腦系統1410本身可以是不同類型的，包括個人電腦、可攜式電腦、工作站、電腦終端、網路電腦、電視、主機或者任何其他資料處理系統或者使用者設備。由於電腦和網路的常變的性質，圖14中繪出的電腦系統1410的描述僅作為用於示出本發明的較佳實施方式的目的之特定示例。電腦系統1410的多種其他配置可能具有比圖14繪出的電腦系統更多或者更少的元件。
如此處所使用的，資訊項的“識別”不一定需要對該資訊項的直接說明。可以僅藉由參考一個或者多個間接層的實際資訊，或者藉由識别一起足以確定實際資訊項的不同資訊的一個或者多個項而在欄位中“識別”資訊。另外，此處使用術語“指示”表示與“識別”相同的意思。
也如此處所使用的，如果前趨值影響給定值，則給定值“回應”於前趨值。如果存在介入處理元件、步驟或者時間段，則給定值可以仍然“回應”於前趨值。如果介入處理元件或者步驟組合多於一個值，則處理元件或者步驟的輸出視為“回應”與每個值輸入。如果給定值與前趨值相同，則這僅是退化情況，其中給定值仍然視為“回應”於前趨值。類似地定義給定值與另一值的“依賴關係”。
已經用於示意和描述的目的提供了本發明的較佳實施方式的上述描述。其並非意在窮舉或者將本發明限制於所公開的精確形式。明顯地，多種修改和變化對於本領域技術人員將是顯而易見的。特別地並且不受限制地，藉由在本專利申請的背景技術部分引用而描述、建議或者併入的任何和全部變化藉由引入此處對本發明的實施方式的描述而明確併入。選擇並且描述了此處所描述的實施方式以便更佳地解釋本發明的原理及其實際應用，從而使得本領域其他技術人員能夠針對各種實施方式以及適合預期特定使用而進行的各種修改而理解本發明。本發明的範圍由所附申請專利範圍及其等同物限定。
100．．．產品構思
110．．．EDA軟體
112．．．系統設計
114．．．邏輯設計和功能性驗證
116．．．測試的綜合合成和設計
118．．．網表驗證
120．．．設計規劃
122．．．物理實現
124．．．分析和提取
126．．．物理驗證
127．．．流片
128．．．解析度增強
130．．．掩膜光罩製備
150．．．製造
160．．．封裝和裝配
170．．．晶片
212、214、216和218．．．TSV
220．．．框
222．．．頂部部分
224．．．虛線
226．．．線
228．．．線
410．．．圓圈
412．．．電晶體
414．．．閘極疊置體
416．．．第一擴散區
418．．．第二擴散區
510、512、514、516．．．電晶體
518．．．TSV
520、522、524、526．．．電晶體
528．．．虛線
1008．．．TSV
1020．．．擴散區
1022．．．N擴散
1024．．．電源導體
1026．．．地導體
1410．．．電腦系統
1412．．．匯流排子系統
1414．．．處理器
1416．．．網路介面
1418．．．通信網路
1420．．．用戶使用者介面輸出設備
1422．．．用戶使用者介面輸入設備
1424．．．存儲儲存子系統
1426．．．記憶體子系統
1428．．．檔案存儲儲存子系統
1430．．．RAM
1432．．．ROM
現在將關於本發明的具體實施方式並且將參考附圖對本發明進行描述，其中：
圖1示出了包括本發明的特徵的示意性數位積體電路設計流程的簡化表示；
圖2A是包含4個TSV的矽基板區域的簡化結構的平面圖；
圖2B是圖2A中的框220之下的三維體的透視圖；
圖2C是圖2A的體中如圖2B中的虛線224所指示的xy平面的平面圖；
圖3A是沿圖2C中的線226的載子遷移率變化的圖示；
圖3B是沿圖2C中的線228的載子遷移率變化的圖示；
圖4和圖5是矽基板的示例區域的平面圖；
圖6是圖5的矽基板的區域的視圖，其中兩個電晶體進行了旋轉；
圖7是示出圖1的步驟100和112-124的一部分的流程圖；
圖8是圖7中的TSV感知的電路模擬步驟的細節；
圖9是圖8中確定特定電晶體的TSV感知的裝置實例參數值的步驟的示例細節；
圖10A示出了示例巨集單元的電路符號；
圖10B是圖10A的巨集單元的電晶體級示意圖；
圖10C、圖11、圖12和圖13示出了圖10A的巨集單元的各種佈局；
圖14是可以用於實現包括本發明的態樣的軟體的電腦系統的簡化方塊圖。

Claims (25)

  1. 一種用於分析一電路的方法，包括以下步驟：提供具有一處理器和一記憶體的一電腦系統，該電腦系統可經程式化為有一電路模擬器；向該電路模擬器提供來自一電路設計的多個電路節點和電路裝置；以及該電腦系統的電路模擬器根據多個模型參數值來計算該電路設計的一電氣特性，其中該電路裝置之一者包括：安置在距一TSV為一特定距離處的一電晶體，並且其中該電腦系統的電路模擬器根據該特定距離來計算該電氣特性。
  2. 根據請求項1所述的方法，其中該電晶體具有相對於該TSV的一預定方向的一特定角度偏移，並且其中該電腦系統的電路模擬器進一步根據該特定角度偏移來計算該電氣特性。
  3. 根據請求項1或者2所述的方法，其中該電晶體具有相對於一預定方向的一特定定向，並且其中該電腦系統的電路模擬器進一步根據該特定定向來計算該電氣特性。
  4. 根據請求項1或者2所述的方法，其中該電腦系統的電路模擬器包括：一電晶體模型，其中該電晶體與一TSV之間的該距離是該電晶體模型的一參數，並且其中在計算步驟中使用的該多個模型參數值包括：該特定距離的值。
  5. 根據請求項1或者2所述的方法，其中該電腦系統的電路模擬器包括：具有多個電晶體實例參數的一電晶體模型，並且其中在計算步驟中使用的該多個模型參數值包括：根據該特定距離而修改的該電晶體實例參數之一的值。
  6. 一種用於分析一電路的系統，包括：具有一處理器和一記憶體的一電腦系統，該電腦系統可程式化為有一電路模擬器，該電腦系統的電路模擬器根據多個模型參數值來計算來自提供給該電路模擬器的一電路設計的多個電路節點和電路裝置的一電氣特性，其中該電路裝置之一包括：安置在距一TSV為一特定距離處的一電晶體，並且其中該電腦系統的電路模擬器根據該特定距離來計算該電氣特性。
  7. 一種用於對一第一積體電路設計進行佈局的方法，其與具有一處理器和一記憶體的一電腦系統一起使用，包括以下步驟：以可存取的方式向該電腦系統提供該第一積體電路設計的一第一佈局，該第一佈局定義多個光罩，該光罩在一製造過程中被應用時定義多個集成特徵，該特徵定義一TSV和至少一第一電晶體，該第一電晶體具有用於一特定電晶體性能參數的一目標值，該目標值是在沒有考慮該第一電晶體與該TSV的距離的情況下預測的；該電腦系統在考慮與該TSV的該距離的情況下執行對該佈局中的該電晶體的一模擬，以獲得該特定參數的一應力調整值；該電腦系統根據該第一佈局、該特定參數的該目標值和該特定參數的該應力調整值，來獲得該第一積體電路設計的一第二佈局；以及該電腦系統以可存取的方式將該修正的佈局儲存到該電腦系統。
  8. 根據請求項7所述的方法，其中該電晶體具有相對於該TSV的一預定方向的一特定角度偏移，並且其中由該電腦系統執行的該模擬進一步考慮該特定角度偏移。
  9. 根據請求項7或者8所述的方法，其中該電晶體具有相對於一預定方向的一特定定向，並且其中由該電腦系統執行的該模擬進一步考慮該特定定向。
  10. 一種電腦可讀媒體，其可存取至具有一處理器和一記憶體的一電腦系統，該媒體經編碼有一資料庫，該資料庫在由該電腦系統解譯時識別一巨集單元，該巨集單元包括：一電路的一佈局，該佈局包括：一TSV和一電氣連接至該TSV的一第一電晶體；以及該電路的一模擬模型，其考慮該第一電晶體與該TSV的距離。
  11. 根據請求項10所述的媒體，其中在該佈局中，該第一電晶體具有相對於該TSV的一預定方向的一第一角度偏移，並且其中，該模擬模型進一步考慮該第一角度偏移。
  12. 根據請求項10或者11所述的媒體，其中該佈局中，該第一電晶體具有一第一定向，並且其中在該佈局中，該巨集單元進一步包括：具有一第二定向的一第二電晶體，該第二定向與該第一定向不同。
  13. 根據請求項10或者11所述的媒體，其中該第一電晶體是一P型通道電晶體，其中該第一電晶體安置在相對該TSV的一<110>方向的±45度內，並且其中在該佈局中，該第一電晶體與該TSV基本上相切地定向。
  14. 根據請求項13所述的媒體，其中該第一電晶體安置在該TSV的該<110>方向。
  15. 根據請求項10或者11所述的媒體，其中該第一電晶體接近該TSV來安置，使得該第一電晶體的通道中的載子遷移率至少改變5%。
  16. 根據請求項10或者11所述的媒體，其中該巨集單元具有一切換速度設計邊限，並且其中該第一電晶體接近該TSV來安置，使得該第一電晶體的該切換速度至少改變大於該切換速度設計邊限。
  17. 一種電腦可讀媒體，其可存取至具有一處理器和一記憶體的一電腦系統，該媒體經編碼有一資料庫，該資料庫在由該電腦系統解譯時識別多個巨集單元，每個巨集單元包括：一電路佈局，其中該電路佈局中的一第一電路佈局包括：一TSV和電氣連接至該TSV的一第一電晶體，該第一電晶體具有一第一定向，並且其中該多個巨集單元中的該佈局共同進一步包括：一第二電晶體，該第二電晶體具有與該第一定向不同的一定向。
  18. 一種積體電路裝置，其在一基板上包括：一第一電晶體，具有一通道並且在該通道中具有一載子遷移率；以及一TSV，其導致在該基板中的應力，該TSV接近該第一電晶體來安置，使得該第一電晶體的該通道中的載該子遷移率至少改變5%。
  19. 根據請求項18所述的裝置，其中該第一電晶體包括：一數位邏輯電路的至少一部分。
  20. 根據請求項18或者19所述的裝置，其中該第一電晶體包括：一源極區、一汲極區和一閘極，並且其中該第一電晶體的該源極區、該汲極區和該閘極之一者經電氣連接至該TSV。
  21. 根據請求項18或者19所述的裝置，其中在該基板上，該第一電晶體具有一第一定向，並且其中該裝置進一步在該基板上包括：具有一第二定向的一第二電晶體，該第二電晶體接近該TSV來安置，使得該第二電晶體的該通道中的該載子遷移率至少改變5%，其中所述第二定向與所述第一定向不同。
  22. 根據請求項18或者19所述的裝置，其中該第一電晶體是一P型通道電晶體，其中該第一電晶體安置在相對該TSV的一<110>方向的±45度內，並且其中該第一電晶體與該TSV基本上相切地定向。
  23. 根據請求項22所述的裝置，其中該第一電晶體安置在該TSV的該<110>方向。
  24. 根據請求項18或者19所述的裝置，其中該第一電晶體是一P型通道電晶體，其中接近該TSV安置以使得其通道載子遷移率至少改變5%的所有P型通道電晶體與該TSV基本上相切地定向。
  25. 一種積體電路裝置，被設計為具有一切換速度設計邊限，其在一基板上包括：一TSV，其導致該基板中的應力；以及一第一電晶體，其接近該TSV來安置，使得該第一電晶體的切換速度至少改變該切換速度設計邊限。
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