TW202211234A - Nand快閃記憶體程式設計方法 - Google Patents

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Abstract

本發明提供一種NAND快閃記憶體程式設計方法，包括：提供一NAND快閃記憶體陣列，將待程式設計的記憶單元初始化；於待程式設計的記憶單元的汲極上施加汲極電壓，將待程式設計的記憶單元的源極浮空；於待程式設計的記憶單元的閘極上施加程式設計電壓，保持第一時間段後將待程式設計的記憶單元的各端電壓洩放，完成程式設計；其中，待程式設計的記憶單元的汲極及基板的電壓差不小於4V，第一時間段不大於100μs，程式設計電壓不大於10V。本發明的NAND快閃記憶體程式設計方法初始化後，施加汲極電壓並對源極做浮空處理，然後施加程式設計電壓完成程式設計，程式設計時的閘極電壓遠小於現有的穿隧（FN）程式設計方式的閘極電壓，且程式設計時間短，可有效提高記憶單元的使用壽命及程式設計效率，同時降低功耗。

Description

NAND快閃記憶體程式設計方法
本發明涉及積體電路設計領域，特別是涉及一種NAND快閃記憶體程式設計方法。
快閃記憶體（flash memory）是指現在最常用的斷電不遺失信息的半導體記憶體，具有體積小、功耗低、不易受物理破壞的優點，是行動數位產品的理想儲存介質。現有電子設備記憶卡的核心記憶體都是快閃記憶體。
快閃記憶體從陣列結構上主要分為NAND型和NOR型。
NAND型比較適合高度整合化的晶片，讀寫速度快，但是不能夠進行單一字節的寫操作，每一次需要做一個數據塊的寫操作；而NOR型具有單一字節的寫操作能力，同時也支持高速讀取存取，只是寫操作速度比較慢，而且容量變大之後，質量會下降。
NAND FLASH最廣泛應用於隨身碟以及數位照相機、數位攝像機的記憶卡。現有的NAND FLASH程式設計方式是基於電子穿隧機制的程式設計方式，其有兩個缺點：程式設計電壓高和程式設計時間長，因此記憶單元結構受到的穿隧氧化層受到的應力（Stress）很大，從而影響記憶單元的使用壽命。
因此，如何解決程式設計電壓高、程式設計時間長導致的記憶單元使用壽命短的問題，已成為本領域技術人員亟待解決的問題之一。
鑑於以上所述現有技術的缺點，本發明的目的在於提供一種NAND快閃記憶體程式設計方法，用於解決現有技術中程式設計電壓高、程式設計時間長，影響記憶單元的使用壽命的問題。
為實現上述目的及其他相關目的，本發明提供一種NAND快閃記憶體程式設計方法，該NAND快閃記憶體程式設計方法至少包括：
步驟S1）提供一NAND快閃記憶體陣列，將待程式設計的記憶單元初始化；
步驟S2）於該待程式設計的記憶單元的汲極上施加汲極電壓，同時將該待程式設計的記憶單元的源極浮空；
步驟S3）於該待程式設計的記憶單元的閘極上施加程式設計電壓，保持第一時間段後將該待程式設計的記憶單元的各端電壓洩放，完成程式設計；
其中，該待程式設計的記憶單元的汲極及基板的電壓差不小於4V，該第一時間段不大於100μs，該程式設計電壓不大於10V。
可選地，該NAND快閃記憶體陣列包括n行b列記憶單元；同一行中各記憶單元的閘極連接同一字線；同一列中各記憶單元依次串聯，各列的一端分別連接一位線選通管，另一端分別連接一源極電壓選通管；其中，n、b為大於0的自然數。
可選擇性地，步驟S1）中將該待程式設計的記憶單元的閘極、源極及阱電極的電壓設置為0V，以實現初始化。
可選擇性地，步驟S2）中施加汲極電壓的方法包括：將該汲極電壓施加於該待程式設計的記憶單元所在位線，選通該待程式設計的記憶單元所在列的位線選通管及位於該待程式設計的記憶單元與該待程式設計的記憶單元所在列的位線選通管之間的記憶單元，使得該汲極電壓傳遞至該待程式設計的記憶單元的汲極。
可選擇性地，步驟S2）中將該待程式設計的記憶單元的源極浮空的方法包括：將該待程式設計的記憶單元所在列的源極電壓選通管關閉，於位於該待程式設計的記憶單元與該待程式設計的記憶單元所在列的源極電壓選通管之間的記憶單元的字線施加任意電位，以使得該待程式設計的記憶單元的源極處於浮空狀態。
可選擇性地，步驟S3）中在第二時間段內將該待程式設計的記憶單元閘極的電壓從零增大至該程式設計電壓。
可選擇性地，該第二時間段設置為0~10μs。
可選擇性地，該待程式設計的記憶單元的汲極及基板的電壓差不小於5V。
可選擇性地，步驟S2）可替換為：先將該待程式設計的記憶單元的源極浮空，再於該待程式設計的記憶單元的汲極上施加汲極電壓。
如上所述，本發明的NAND快閃記憶體程式設計方法，具有以下有益效果：
本發明的NAND快閃記憶體程式設計方法初始化後，施加汲極電壓並對源極做浮空處理，然後施加程式設計電壓，以此基於三次電子碰撞原理完成程式設計，程式設計時的閘極電壓遠小於現有的穿隧（FN）程式設計方式的閘極電壓，且程式設計時間短，可有效提高記憶單元的使用壽命及程式設計效率，同時降低功耗。
以下通過特定的具體實例說明本發明的實施方式，本領域技術人員可由本說明書所揭露的內容輕易地了解本發明的其他優點與功效。本發明還可以通過另外不同的具體實施方式加以實施或應用，本說明書中的各項細節也可以基於不同觀點與應用，在沒有背離本發明的精神下進行各種修飾或改變。
請參閱圖1~圖4。需要說明的是，本實施例中所提供的圖示僅以示意方式說明本發明的基本構想，遂圖式中僅顯示與本發明中有關的元件而非按照實際實施時的元件數目、形狀及尺寸繪製，其實際實施時各元件的型態、數量及比例可為一種隨意的改變，且其元件佈局型態也可能更為複雜。
如圖1所示，本發明提供一種NAND快閃記憶體程式設計方法，該NAND快閃記憶體程式設計方法包括：
步驟S1）提供一NAND快閃記憶體陣列1，將待程式設計的記憶單元11初始化。
具體地，如圖2所示，提供一n行b列（記憶單元）的NAND快閃記憶體陣列1，其中，同一行中各記憶單元的閘極連接同一字線；同一列中各記憶單元依次串聯，相鄰兩個記憶單元的汲極和源極相連，各列的一端分別連接一位線選通管（各位線選通管連接對應位線），另一端分別連接一源極電壓選通管（各源極電壓選通管連接對應源線）；其中，n、b為大於0的自然數。在本實施例中，各行字線從上至下依次定義為WL＜0＞、WL＜1＞…WL＜m＞、WL＜m+1＞…WL＜n＞，各列位線從左到右依次定義為BL＜0＞…BL＜a＞…BL＜b＞，各源線從左到右依次定義為SL＜0＞…SL＜a＞…SL＜b＞，各位線選通管的閘極連接位線選通控制信號DSG，各源極電壓選通管的閘極連接源線選通控制信號SSG。
具體地，在本實施例中，以第m行第a列的記憶單元作為待程式設計的記憶單元11，則將該待程式設計的記憶單元11的閘極、源極及阱電極的電壓設置為0V，以實現初始化。如圖2所示，將第m條字線WL＜m＞接地，以使該待程式設計的記憶單元11的閘極電壓為0V；將該源線選通控制信號SSG及第m+1行字線WL＜m+1＞至第n行字線WL＜n＞設置為高電平，並將第a條源線接地，以使該待程式設計的記憶單元11的源極及阱電極的電壓為0V。
步驟S2）於該待程式設計的記憶單元11的汲極上施加汲極電壓，同時將該待程式設計的記憶單元11的源極浮空。
具體地，如圖3所示，在第a條位線BL＜a＞上施加汲極電壓Vb1；將該位線選通控制信號DSG設置為第一高電壓Vdsg，以選通該待程式設計的記憶單元11所在列的位線選通管；在第0行字線WL＜0＞至第m-1行字線WL＜m-1＞上施加第二高電壓Vwl，以選通位於該待程式設計的記憶單元11與該待程式設計的記憶單元11所在列的位線選通管之間的記憶單元；將第a條位線BL＜a＞上的該汲極電壓Vb1傳遞到該待程式設計的記憶單元11的汲極。其中，作為示例，該第一高電壓Vdsg與該第二高電壓Vwl的值相等，在實際使用中可基於需要設置該第一高電壓Vdsg與該第二高電壓Vwl的值，能導通對應元件即可，不以本實施例為限。作為示例，該待程式設計的記憶單元的汲極及基板的電壓差不小於4V（在本實施例中，該基板接地，該汲極電壓Vb1不小於4V），優選為4.3V 、5V、6V、8V、10V，以產生足夠大的電場進而產生三次電子碰撞。
具體地，如圖3所示，將該源線選通控制信號SSG設置為低電壓Vssg，以關閉該待程式設計的記憶單元11所在列的源極電壓選通管，在本實施例中，該低電壓Vssg設置為0V（接地）；在第m+1行字線WL＜ m+1＞至第n行字線WL＜n＞上施加任意電位的電壓，以使得位於該待程式設計的記憶單元11與該待程式設計的記憶單元11所在列的源極電壓選通管之間的記憶單元的閘極電壓為任意電位；進而使得該待程式設計的記憶單元11的源極處於浮空狀態。
需要說明的是，在本實施例中，施加汲極電壓及進行源極浮空的步驟同時進行；作為本發明的另一種實現方式，先進行源極浮空再施加汲極電壓，在此不一一贅述。
步驟S3）於該待程式設計的記憶單元11的閘極上施加程式設計電壓Vpg，該待程式設計的記憶單元11的汲極和源極保持步驟S2）的狀態（即該待程式設計的記憶單元11的汲極連接該汲極電壓Vb1，該待程式設計的記憶單元11的源極浮空）；保持第一時間段後將該待程式設計的記憶單元11的各端電壓洩放，完成程式設計。
具體地，如圖4所示，在第二時間段內將該待程式設計的記憶單元11閘極的電壓從零增大至該程式設計電壓Vpg；在本實施例中，該第二時間段設置為0~10μs，作為示例，設置為1μs、2μs，在實際使用中可根據需要設定該第二時間段的時長。
具體地，在本實施例中，該第一時間段不大於100μs，作為示例，設置為5μs 、10μs，基於不同製程的元件該第一時間段的具體時長可適應性調整，在此不一一列舉。
具體地，在本實施例中，該程式設計電壓Vpg不大於10V，作為示例，設置為5V、7V、8V、9V，在此不一一列舉。
本發明的NAND快閃記憶體程式設計方法的程式設計原理如下：
初始化後，將該待程式設計的記憶單元11的源極浮空，汲極施加汲極電壓Vb1，基板接地，此時，該待程式設計的記憶單元11中產生橫向電場，產生電子電洞對，並形成一次電子向汲極移動；一次電子碰撞汲區的側壁使電洞向下做加速度運動並撞擊該待程式設計的記憶單元11的基板，產生二次電子；而後在該待程式設計的記憶單元11的閘極上施加程式設計電壓Vpg，使二次電子在縱向電場作用下形成三次電子注入該待程式設計的記憶單元11的浮閘中，完成程式設計操作。
本發明基於三次電子碰撞原理，同時形成橫向和縱向的電場，可將程式設計單元閘極電壓從20V左右降低到10V以下，同時程式設計時間從毫秒級降到微秒級，可以有效改善現有的NAND FLASH 記憶陣列程式設計時遇到的高壓和時間過長的問題，進而提高記憶單元的使用壽命及程式設計效率，同時降低功耗。
綜上所述，本發明提供一種NAND快閃記憶體程式設計方法，包括：步驟S1）提供一NAND快閃記憶體陣列，將待程式設計的記憶單元初始化；步驟S2）於該待程式設計的記憶單元的汲極上施加汲極電壓，將該待程式設計的記憶單元的源極浮空； 步驟S3）於該待程式設計的記憶單元的閘極上施加程式設計電壓，保持第一時間段後將該待程式設計的記憶單元的各端電壓洩放，完成程式設計；其中，該待程式設計的記憶單元的汲極及基板的電壓差不小於4V，該第一時間段不大於100μs，該程式設計電壓不大於10V。本發明的NAND快閃記憶體程式設計方法初始化後，施加汲極電壓並對源極做浮空處理，然後施加程式設計電壓完成程式設計，程式設計時的閘極電壓遠小於現有的穿隧（FN）程式設計方式的閘極電壓，且程式設計時間短，可有效提高記憶單元的使用壽命及程式設計效率，同時降低功耗。所以，本發明有效克服了現有技術中的種種缺點而具高度產業利用價值。
上述實施例僅例示性說明本發明的原理及其功效，而非用於限製本發明。任何熟悉此技術的人士皆可在不違背本發明的精神及範疇下，對上述實施例進行修飾或改變。因此，舉凡所屬技術領域中具有通常知識者在未脫離本發明所揭示的精神與技術思想下所完成的一切等效修飾或改變，仍應由本發明的請求項所涵蓋。
1:NAND快閃記憶體陣列 11:待程式設計的記憶單元 S1~S3:步驟
圖1顯示為本發明的NAND快閃記憶體程式設計方法的流程示意圖。
圖2顯示為本發明的NAND快閃記憶體陣列的結構示意圖。
圖3顯示為本發明的NAND快閃記憶體程式設計方法施加汲極電壓並進行源極浮空的原理示意圖。
圖4顯示為本發明的NAND快閃記憶體程式設計方法施加程式設計電壓的原理示意圖。
S1~S3:步驟

Claims (9)

  1. 一種NAND快閃記憶體程式設計方法，其中，該NAND快閃記憶體程式設計方法至少包括： 步驟S1）提供一NAND快閃記憶體陣列，將待程式設計的記憶單元初始化； 步驟S2）於該待程式設計的記憶單元的汲極上施加汲極電壓，同時將該待程式設計的記憶單元的源極浮空，使該待程式設計的記憶單元中產生電子電洞對，並形成一次電子向汲極移動，該一次電子碰撞汲區的側壁使電洞向下做加速度運動並撞擊該待程式設計的記憶單元的基板，產生二次電子； 步驟S3）於該待程式設計的記憶單元的閘極上施加程式設計電壓，使該二次電子在縱向​​電場作用下形成三次電子注入該待程式設計的記憶單元的浮閘中，保持第一時間段後將該待程式設計的記憶單元的各端電壓洩放，完成程式設計； 其中，該待程式設計的記憶單元的汲極及基板的電壓差不小於4V，該第一時間段不大於100μs，該程式設計電壓不大於10V。
  2. 如請求項1所述的NAND快閃記憶體程式設計方法，其中，該NAND快閃記憶體陣列包括n行b列記憶單元；同一行中各記憶單元的閘極連接同一字線；同一列中各記憶單元依次串聯，各列的一端分別連接一位線選通管，另一端分別連接一源極電壓選通管；其中，n、b為大於0的自然數。
  3. 如請求項2所述的NAND快閃記憶體程式設計方法，其中，步驟S1）中將該待程式設計的記憶單元的閘極、源極及阱電極的電壓設置為0V，以實現初始化。
  4. 如請求項2所述的NAND快閃記憶體程式設計方法，其中，步驟S2）中施加汲極電壓的方法包括：將該汲極電壓施加於該待程式設計的記憶單元所在位線，選通該待程式設計的記憶單元所在列的位線選通管及位於該待程式設計的記憶單元與該待程式設計的記憶單元所在列的位線選通管之間的記憶單元，使得該汲極電壓傳遞至該待程式設計的記憶單元的汲極。
  5. 如請求項2所述的NAND快閃記憶體程式設計方法，其中，步驟S2）中將該待程式設計的記憶單元的源極浮空的方法包括：將該待程式設計的記憶單元所在列的源極電壓選通管關閉，於位於該待程式設計的記憶單元與該待程式設計的記憶單元所在列的源極電壓選通管之間的記憶單元的字線施加任意電位，以使得該待程式設計的記憶單元的源極處於浮空狀態。
  6. 如請求項2所述的NAND快閃記憶體程式設計方法，其中，步驟S3）中在第二時間段內將該待程式設計的記憶單元閘極的電壓從零增大至該程式設計電壓。
  7. 如請求項6所述的NAND快閃記憶體程式設計方法，其中，該第二時間段設置為0~10μs。
  8. 如請求項1所述的快閃記憶體程式設計方法，其中，該待程式設計的記憶單元的汲極及基板的電壓差不小於5V。
  9. 如請求項1~8中任意一項所述的NAND快閃記憶體程式設計方法，其中，步驟S2）可替換為：先將該待程式設計的記憶單元的源極浮空，再於該待程式設計的記憶單元的汲極上施加汲極電壓。
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