JP2022047461A - Ｎａｎｄ型フラッシュメモリのプログラミング方法 - Google Patents

Ｎａｎｄ型フラッシュメモリのプログラミング方法 Download PDF

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Abstract

【課題】ＮＡＮＤ型フラッシュメモリのプログラミング方法を提供する。【解決手段】方法は、プログラミング対象であるメモリセルを初期化する。次に、プログラミング対象であるメモリセルのドレインにドレイン電圧を印加し、ソースをフローティングとする。ゲートにプログラミング電圧を印加し、第１期間だけ維持したあと、プログラミング対象であるメモリセルの各端における電圧を放出することでプログラミングを完了する。プログラミング対象であるメモリセルのドレインと基板との電圧差は４Ｖ以上とし、第１期間は１００μｓ以下とし、プログラミング電圧は１０Ｖ以下とする。【効果】プログラミング時のゲート電圧が、従来のトンネル（Ｆ－Ｎ）プログラミング方式のゲート電圧よりも遥かに小さくなり、プログラミング時間も短縮され、効果的にメモリセルの使用寿命を伸ばし、プログラミング効率を向上させられるほか、消費電力も低下させられる。【選択図】図１

Description

本発明は集積回路の設計分野に関し、特に、ＮＡＮＤ型フラッシュメモリのプログラミング方法に関する。
フラッシュメモリ（ｆｌａｓｈ ｍｅｍｏｒｙ）とは、現在最も常用されている電源を切断しても情報が失われない半導体メモリのことである。フラッシュメモリは体積が小さく、消費電力が低く、物理的に破壊されにくいとの利点を有するため、モバイルデジタル製品にとっては理想的な記憶媒体である。従来の電子機器におけるメモリカードのコアメモリはいずれもフラッシュメモリとなっている。
フラッシュメモリは、アレイ構造によって、主にＮＡＮＤ型とＮＯＲ型に分けられる。ＮＡＮＤ型は高度に集積化されたチップに比較的適しており、読み書きの速度が高速である。しかし、バイト単位の書き込み操作は不可能であり、１回ごとにデータブロック単位での書き込み操作が必要である。これに対し、ＮＯＲ型はバイト単位の書き込み操作能力を有しており、高速の読み取りアクセスについてもサポートしている。ただし、書き込み操作の速度はやや遅く、且つ、容量を増大すると品質が低下してしまう。
ＮＡＮＤ型フラッシュは、ＵＳＢやデジタルカメラ、デジタルビデオカメラのメモリカードに最も広く応用されている。しかし、従来のＮＡＮＤ型フラッシュのプログラミング方式は電子のトンネルメカニズムに基づくものであり、プログラミング電圧が高く、プログラミング時間が長いという２つの欠点がある。このことから、メモリセル構造のトンネル酸化膜が受ける応力（Ｓｔｒｅｓｓ）が大きく、メモリセルの使用寿命に影響を及ぼしている。
そこで、プログラミング電圧が高く、プログラミング時間が長いためにメモリセルの使用寿命が短くなるとの問題を如何にして解決するかが、当業者にとって早急に解決を要する課題の一つとなっている。
上述した従来技術の欠点に鑑みて、本発明の目的は、プログラミング電圧が高く、プログラミング時間が長いことがメモリセルの使用寿命に影響を及ぼすという従来技術における課題を解決するために、ＮＡＮＤ型フラッシュメモリのプログラミング方法を提供することである。
上記の目的及びその他関連の目的を実現するために、本発明は、ＮＡＮＤ型フラッシュメモリのプログラミング方法を提供する。前記ＮＡＮＤ型フラッシュメモリのプログラミング方法は、ＮＡＮＤ型フラッシュメモリアレイを提供し、プログラミング対象であるメモリセルを初期化するステップＳ１と、前記プログラミング対象であるメモリセルのドレインにドレイン電圧を印加するとともに、前記プログラミング対象であるメモリセルのソースをフローティングとするステップＳ２と、前記プログラミング対象であるメモリセルのゲートにプログラミング電圧を印加し、第１期間だけ維持したあと、前記プログラミング対象であるメモリセルの各端における電圧を放出することでプログラミングを完了するステップＳ３とを少なくとも含み、前記プログラミング対象であるメモリセルのドレインと基板との電圧差は４Ｖ以上とし、前記第１期間は１００μｓ以下とし、前記プログラミング電圧は１０Ｖ以下とする。
選択的に、前記ＮＡＮＤ型フラッシュメモリアレイはｎ行ｂ列のメモリセルを含む。同一行の各メモリセルのゲートは同一のワード線に接続され、同一列の各メモリセルは順に直列となっている。各列の一端はそれぞれビット線選択ゲートに接続され、他端はそれぞれソース電圧選択ゲートに接続される。なお、ｎ、ｂは０よりも大きい自然数である。
より選択的に、ステップＳ１において、前記プログラミング対象であるメモリセルのゲート、ソース及びウェル電極の電圧を０Ｖとすることで初期化を実現する。
より選択的に、ステップＳ２においてドレイン電圧を印加する方法では、前記ドレイン電圧を前記プログラミング対象であるメモリセルが位置するビット線に印加し、前記プログラミング対象であるメモリセルが位置する列のビット線選択ゲート、及び、前記プログラミング対象であるメモリセルと前記プログラミング対象であるメモリセルが位置する列のビット線選択ゲートとの間に位置するメモリセルを選択することで、前記ドレイン電圧を前記プログラミング対象であるメモリセルのドレインに伝達する。
より選択的に、ステップＳ２において前記プログラミング対象であるメモリセルのソースをフローティングとする方法では、前記プログラミング対象であるメモリセルが位置する列のソース電圧選択ゲートを閉じ、前記プログラミング対象であるメモリセルと前記プログラミング対象であるメモリセルが位置する列のソース電圧選択ゲートとの間に位置するメモリセルのワード線に任意の電位を印加することで、前記プログラミング対象であるメモリセルのソースをフローティング状態とする。
より選択的に、ステップＳ３において、第２期間内に前記プログラミング対象であるメモリセルのゲート電圧を０から前記プログラミング電圧まで増大させる。
より選択的に、前記第２期間は０～１０μｓとする。
より選択的に、前記プログラミング対象であるメモリセルのドレインと基板との電圧差は５Ｖ以上である。
より選択的に、ステップＳ２は、先に前記プログラミング対象であるメモリセルのソースをフローティングとしてから、前記プログラミング対象であるメモリセルのドレインにドレイン電圧を印加するように置き換えてもよい。
上述したように、本発明のＮＡＮＤ型フラッシュメモリのプログラミング方法は、以下の有益な効果を有する。
本発明におけるＮＡＮＤ型フラッシュメモリのプログラミング方法では、初期化後にドレイン電圧を印加し、ソースにフローティング処理を施したあと、プログラミング電圧を印加することで、三次電子衝突の原理に基づきプログラミングを完了する。これにより、プログラミング時のゲート電圧は従来のトンネル（Ｆ－Ｎ）プログラミング方式のゲート電圧よりも遥かに小さくなり、プログラミング時間も短縮される。よって、効果的にメモリセルの使用寿命を伸ばし、プログラミング効率を向上させられるほか、消費電力も低下させられる。
図１は、本発明におけるＮＡＮＤ型フラッシュメモリのプログラミング方法のフローチャートである。 図２は、本発明におけるＮＡＮＤ型フラッシュメモリのアレイ構造を示す図である。 図３は、本発明におけるＮＡＮＤ型フラッシュメモリのプログラミング方法で、ドレインに電圧を印加し、ソースをフローティングとする際の原理を示す図である。 図４は、本発明におけるＮＡＮＤ型フラッシュメモリのプログラミング方法で、プログラミング電圧を印加する際の原理を示す図である。
以下に、特定の具体的実施例によって本発明の実施形態につき説明する。なお、当業者であれば、本明細書で開示する内容から本発明のその他の利点及び効果を容易に理解可能である。また、本発明は、その他の異なる具体的実施形態による実施又は応用も可能である。本明細書における各詳細については、異なる視点及び応用に基づき、本発明の精神を逸脱しないことを前提に各種の補足又は変形を行ってもよい。
図１～図４を参照する。説明すべき点として、本実施例で提供する図面は概略的に本発明の基本思想を説明するためのものにすぎない。図面には本発明に関連するアセンブリのみを示しているが、実際に実施する際のアセンブリの数、形状及びサイズに基づき記載しているわけではない。実際に実施する際の各アセンブリの形態、数量及び比率は任意に変更してもよく、且つ、アセンブリのレイアウトや形態がより複雑になることもある。
図１に示すように、本発明はＮＡＮＤ型フラッシュメモリのプログラミング方法を提供する。前記ＮＡＮＤ型フラッシュメモリのプログラミング方法は、以下を含む。
ステップＳ１において、ＮＡＮＤ型フラッシュメモリアレイ１を提供し、プログラミング対象であるメモリセル１１を初期化する。
具体的には、図２に示すように、ｎ行ｂ列（メモリセル）のＮＡＮＤ型フラッシュメモリアレイ１を提供する。同一行の各メモリセルのゲートは同一のワード線に接続される。また、同一列の各メモリセルは順に直列となっており、隣り合う２つのメモリセルのドレインとソースが接続される。各列の一端はそれぞれビット線選択ゲートに接続され（各ビット線選択ゲートが対応するビット線に接続される）、他端はそれぞれソース電圧選択ゲートに接続される（各ソース電圧選択ゲートが対応するソース線に接続される）。なお、ｎ、ｂは０よりも大きい自然数である。本実施例では、各行のワード線を上から順にＷＬ＜０＞、ＷＬ＜１＞・・・ＷＬ＜ｍ＞、ＷＬ＜ｍ＋１＞・・・ＷＬ＜ｎ＞と定義し、各列のビット線を左から順にＢＬ＜０＞・・・ＢＬ＜ａ＞・・・ＢＬ＜ｂ＞と定義し、各ソース線を左から順にＳＬ＜０＞・・・ＳＬ＜ａ＞・・・ＳＬ＜ｂ＞と定義する。各ビット線選択ゲートのゲートはビット線選択ゲート制御信号ＤＳＧに接続され、各ソース電圧選択ゲートのゲートはソース線選択ゲート制御信号ＳＳＧに接続される。
具体的に、本実施例では、ｍ行目且つａ列目のメモリセルをプログラミング対象であるメモリセル１１とし、前記プログラミング対象であるメモリセル１１のゲート、ソース及びウェル電極の電圧を０Ｖとすることで初期化を実現する。図２に示すように、ｍ番目のワード線ＷＬ＜ｍ＞を接地することで、前記プログラミング対象であるメモリセル１１のゲート電圧を０Ｖとする。また、前記ソース線選択ゲート制御信号ＳＳＧ及びｍ＋１行目のワード線ＷＬ＜ｍ＋１＞～ｎ行目のワード線ＷＬ＜ｎ＞をハイレベルとし、ａ番目のソース線を接地することで、前記プログラミング対象であるメモリセル１１のソース及びウェル電極の電圧を０Ｖとする。
ステップＳ２において、前記プログラミング対象であるメモリセル１１のドレインにドレイン電圧を印加するとともに、前記プログラミング対象であるメモリセル１１のソースをフローティングとする。
具体的には、図３に示すように、ａ番目のビット線ＢＬ＜ａ＞にドレイン電圧Ｖｂ１を印加する。また、前記ビット線選択ゲート制御信号ＤＳＧを第１高電圧Ｖｄｓｇとすることで、前記プログラミング対象であるメモリセル１１が位置する列のビット線選択ゲートを選択する。また、０行目のワード線ＷＬ＜０＞～ｍ－１行目のワード線ＷＬ＜ｍ－１＞に第２高電圧Ｖｗｌを印加することで、前記プログラミング対象であるメモリセル１１と前記プログラミング対象であるメモリセル１１が位置する列のビット線選択ゲートとの間に位置するメモリセルを選択する。そして、ａ番目のビット線ＢＬ＜ａ＞の前記ドレイン電圧Ｖｂ１を前記プログラミング対象であるメモリセル１１のドレインに伝達する。一例として、前記第１高電圧Ｖｄｓｇと前記第２高電圧Ｖｗｌの値は同一とするが、実際に使用する際には、必要に応じて前記第１高電圧Ｖｄｓｇと前記第２高電圧Ｖｗｌの値を設定してもよく、対応するデバイスを導通させられればよい。よって、本実施例に限定しない。一例として、前記プログラミング対象であるメモリセルのドレインと基板との電圧差は４Ｖ以上とする（本実施例では前記基板が接地しており、前記ドレインの電圧Ｖｂ１を４Ｖ以上とする）。好ましくは、十分な電界を形成して三次電子衝突を発生させるために、４．３Ｖ、５Ｖ、６Ｖ、８Ｖ、１０Ｖとする。
具体的には、図３に示すように、前記ソース線選択ゲート制御信号ＳＳＧを低電圧Ｖｓｓｇとすることで、前記プログラミング対象であるメモリセル１１が位置する列のソース電圧選択ゲートを閉じる。本実施例では、前記低電圧Ｖｓｓｇを０Ｖ（接地）とする。また、ｍ＋１行目のワード線ＷＬ＜ｍ＋１＞～ｎ行目のワード線ＷＬ＜ｎ＞に任意の電位の電圧を印加することで、前記プログラミング対象であるメモリセル１１と前記プログラミング対象であるメモリセル１１が位置する列のソース電圧選択ゲートとの間に位置するメモリセルのゲート電圧を任意の電位とする。これにより、前記プログラミング対象であるメモリセル１１のソースをフローティング状態とする。
説明すべき点として、本実施例において、ドレイン電圧を印加するステップ及びソースをフローティングとするステップは同時に実施する。なお、本発明の別の実現方式では、先にソースのフローティングを行ってからドレインの電圧を印加するが、ここでは１つずつ詳述しない。
ステップＳ３において、前記プログラミング対象であるメモリセル１１のゲートにプログラミング電圧Ｖｐｇを印加するとともに、前記プログラミング対象であるメモリセル１１のドレイン及びソースについてはステップＳ２の状態を維持する（即ち、前記プログラミング対象であるメモリセル１１のドレインは前記ドレイン電圧Ｖｂ１に接続され、前記プログラミング対象であるメモリセル１１のソースはフローティングとする）。そして、第１期間だけ維持したあと前記プログラミング対象であるメモリセル１１の各端の電圧を放出することでプログラミングを完了する。
具体的には、図４に示すように、第２期間内に前記プログラミング対象であるメモリセル１１のゲート電圧を０から前記プログラミング電圧Ｖｐｇまで増大させる。本実施例において、前記第２期間は０～１０μｓとし、一例として、１μｓ、２μｓとする。なお、実際に使用する際には、必要に応じて前記第２期間の長さを設定すればよい。
具体的に、本実施例では、前記第１期間を１００μｓ以下とし、一例として、５μｓ、１０μｓとする。前記第１期間の具体的な長さはプロセスごとのデバイスに応じて適応的に調整すればよいが、ここでは１つずつ列挙はしない。
具体的に、本実施例において、前記プログラミング電圧Ｖｐｇは１０Ｖ以下とし、一例として、５Ｖ、７Ｖ、８Ｖ、９Ｖとするが、ここでは１つずつ列挙はしない。
本発明におけるＮＡＮＤ型フラッシュメモリのプログラミング方法のプログラミング原理は次の通りである。
初期化後に、前記プログラミング対象であるメモリセル１１のソースをフローティングとし、ドレインにドレイン電圧Ｖｂ１を印加する。また、基板は接地する。このとき、前記プログラミング対象であるメモリセル１１には横方向の電界が発生し、電子正孔対が形成されて、一次電子がドレインに移動する。一次電子がドレイン領域の側壁に衝突すると、正孔が下方に加速度運動し、前記プログラミング対象であるメモリセル１１の基板に衝撃を与えることで二次電子が発生する。その後、前記プログラミング対象であるメモリセル１１のゲートにプログラミング電圧Ｖｐｇを印加すると、二次電子が縦方向の電界の作用下で三次電子を形成し、これが前記プログラミング対象であるメモリセル１１の浮遊ゲートに注入されることでプログラミング操作が完了する。
本発明では、三次電子衝突の原理をベースに、横方向及び縦方向の電界を形成することで、プログラミングブロックのゲート電圧を２０Ｖ程度から１０Ｖ以下まで低下させられるとともに、プログラミング時間をミリ秒レベルからマイクロ秒レベルまで短縮させられる。よって、従来のＮＡＮＤ型フラッシュの記憶アレイがプログラミング時に直面する電圧が高く時間が長すぎるとの課題を効果的に改良可能である。これにより、メモリセルの使用寿命が伸び、プログラミング効率が向上するとともに、消費電力が低下する。
以上述べたように、本発明では、ＮＡＮＤ型フラッシュメモリのプログラミング方法を提供する。当該方法は、ＮＡＮＤ型フラッシュメモリアレイを提供し、プログラミング対象であるメモリセルを初期化するステップＳ１と、前記プログラミング対象であるメモリセルのドレインにドレイン電圧を印加し、前記プログラミング対象であるメモリセルのソースをフローティングとするステップＳ２と、前記プログラミング対象であるメモリセルのゲートにプログラミング電圧を印加し、第１期間だけ維持したあと、前記プログラミング対象であるメモリセルの各端における電圧を放出することでプログラミングを完了するステップＳ３とを少なくとも含み、前記プログラミング対象であるメモリセルのドレインと基板との電圧差は４Ｖ以上とし、前記第１期間は１００μｓ以下とし、前記プログラミング電圧は１０Ｖ以下とする。本発明におけるＮＡＮＤ型フラッシュメモリのプログラミング方法では、初期化後にドレイン電圧を印加し、ソースにフローティング処理を施したあと、プログラミング電圧を印加してプログラミングを完了する。これにより、プログラミング時のゲート電圧は従来のトンネル（Ｆ－Ｎ）プログラミング方式のゲート電圧よりも遥かに小さくなり、プログラミング時間も短縮される。よって、効果的にメモリセルの使用寿命を伸ばし、プログラミング効率を向上させられるほか、消費電力も低下させられる。従って、本発明によれば、従来技術における様々な欠点が効果的に解消されるため、産業上の利用価値を有する。
上記の実施例は本発明の原理と効果を例示的に説明するものにすぎず、本発明を制限するものではない。本技術を熟知する者であれば、本発明の精神及び範疇を逸脱しないことを前提に、上記の実施例を補足又は変形することが可能である。従って、当業者が本発明で開示する精神及び技術思想を逸脱することなく完了するあらゆる等価の補足又は変形は、依然として本発明の特許請求の範囲に含まれる。
１ ＮＡＮＤ型フラッシュメモリアレイ
１１ プログラミング対象であるメモリセル
Ｓ１～Ｓ３ ステップ

Claims (9)

  1. ＮＡＮＤ型フラッシュメモリアレイを提供して、プログラミング対象であるメモリセルを初期化するステップＳ１と、
    前記プログラミング対象であるメモリセルのドレインにドレイン電圧を印加するとともに、前記プログラミング対象であるメモリセルのソースをフローティングとするステップＳ２と、
    前記プログラミング対象であるメモリセルのゲートにプログラミング電圧を印加し、第１期間だけ維持したあと、前記プログラミング対象であるメモリセルの各端における電圧を放出することでプログラミングを完了させるステップＳ３と
    を少なくとも含み、
    前記プログラミング対象であるメモリセルのドレインと基板との電圧差は４Ｖ以上とし、前記第１期間は１００μｓ以下とし、前記プログラミング電圧は１０Ｖ以下とすることを特徴とするＮＡＮＤ型フラッシュメモリのプログラミング方法。
  2. 前記ＮＡＮＤ型フラッシュメモリアレイはｎ行ｂ列のメモリセルを含み、同一行の各メモリセルのゲートは同一のワード線に接続され、同一列の各メモリセルは順に直列となっており、各列の一端はそれぞれビット線選択ゲートに接続され、他端はそれぞれソース電圧選択ゲートに接続され、ｎ、ｂは０よりも大きい自然数であることを特徴とする請求項１に記載のＮＡＮＤ型フラッシュメモリのプログラミング方法。
  3. ステップＳ１において、前記プログラミング対象であるメモリセルのゲート、ソース及びウェル電極の電圧を０Ｖとすることで初期化を実現することを特徴とする請求項２に記載のＮＡＮＤ型フラッシュメモリのプログラミング方法。
  4. ステップＳ２においてドレイン電圧を印加する方法では、前記ドレイン電圧を前記プログラミング対象であるメモリセルが位置するビット線に印加し、前記プログラミング対象であるメモリセルが位置する列のビット線選択ゲート、及び、前記プログラミング対象であるメモリセルと前記プログラミング対象であるメモリセルが位置する列のビット線選択ゲートとの間に位置するメモリセルを選択することで、前記ドレイン電圧を前記プログラミング対象であるメモリセルのドレインに伝達することを特徴とする請求項２に記載のＮＡＮＤ型フラッシュメモリのプログラミング方法。
  5. ステップＳ２において前記プログラミング対象であるメモリセルのソースをフローティングとする方法では、前記プログラミング対象であるメモリセルが位置する列のソース電圧選択ゲートを閉じ、前記プログラミング対象であるメモリセルと前記プログラミング対象であるメモリセルが位置する列のソース電圧選択ゲートとの間に位置するメモリセルのワード線に任意の電位を印加することで、前記プログラミング対象であるメモリセルのソースをフローティング状態とすることを特徴とする請求項２に記載のＮＡＮＤ型フラッシュメモリのプログラミング方法。
  6. ステップＳ３において、第２期間内に前記プログラミング対象であるメモリセルのゲート電圧を０から前記プログラミング電圧まで増大させることを特徴とする請求項２に記載のＮＡＮＤ型フラッシュメモリのプログラミング方法。
  7. 前記第２期間は０～１０μｓとすることを特徴とする請求項６に記載のＮＡＮＤ型フラッシュメモリのプログラミング方法。
  8. 前記プログラミング対象であるメモリセルのドレインと基板との電圧差は５Ｖ以上であることを特徴とする請求項１に記載のＮＡＮＤ型フラッシュメモリのプログラミング方法。
  9. ステップＳ２は、先に前記プログラミング対象であるメモリセルのソースをフローティングとしてから、前記プログラミング対象であるメモリセルのドレインにドレイン電圧を印加するように置き換えてもよいことを特徴とする請求項１～８のいずれか１項に記載のＮＡＮＤ型フラッシュメモリのプログラミング方法。
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