TW202139288A - 處理晶圓之方法 - Google Patents

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岡部憲明
清野拓哉
小塚亮太
濱田康弘
季子祐太郎
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日商東京威力科創股份有限公司
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Abstract

本發明提供一種用於以高縱橫比進行含矽膜之蝕刻之技術。 例示性實施方式之處理晶圓之方法具備準備晶圓之工序,該晶圓具有基板及設置於基板上之含矽膜。該方法進而具備於含矽膜上形成硬質遮罩之工序。該方法進而具備使用硬質遮罩對含矽膜進行蝕刻之工序。硬質遮罩具有:第1膜,其設置於含矽膜上且包含鎢;及第2膜,其設置於第1膜上且包含鋯或鈦及氧。

Description

處理晶圓之方法
本發明之例示性實施方式係關於一種處理晶圓之方法。
於半導體器件等電子器件之製造中,為了於含矽膜形成孔或槽等開口,會對含矽膜進行電漿蝕刻。為了形成此種開口,於含矽膜上設置有遮罩。作為遮罩,已知有抗蝕劑遮罩。
近年來,電子器件內之元件具有三維構造。相應地,含矽膜要形成相當深的開口。然而,於含矽膜之電漿蝕刻中會大量消耗抗蝕劑遮罩。因此,使用硬質遮罩。作為硬質遮罩,如專利文獻1~4所記載般,使用有由鎢矽化物或氮化鈦(TiN)形成之硬質遮罩。 [先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2007-294836號公報 [專利文獻2]日本專利特開2003-243526號公報 [專利文獻3]日本專利特開2005-150403號公報 [專利文獻4]美國專利申請公開第2019/0019675號說明書。
[發明所欲解決之問題]
本發明提供一種用於以高縱橫比進行含矽膜之蝕刻的技術。 [解決問題之技術手段]
於一個例示性實施方式中,提供處理晶圓之方法。該方法具備準備晶圓之工序,該晶圓具有基板及設置於基板上之含矽膜。該方法進而具備於含矽膜上形成硬質遮罩之工序。該方法進而具備使用硬質遮罩對含矽膜進行蝕刻之工序。硬質遮罩具有:第1膜,其設置於含矽膜上且包含鎢;及第2膜,其設置於第1膜上且包含鋯或鈦及氧。 [發明之效果]
根據本發明,可提供用於以高縱橫比進行含矽膜之蝕刻之技術。
近年來,隨著電子器件之高速化、高密度化,微細圖案之加工變得困難。尤其是形成記憶體器件(DRAM)之電容器時,要求進行CD(Critical Dimension,臨界尺寸)為20 nm以下且深度為1.0 μm以上之50以上之A/R(Aspect Ratio,縱橫比)之加工。
目前,使用非晶矽硬質遮罩對含矽膜進行蝕刻。關於非晶矽,係使用例如氧化矽之硬質遮罩進行蝕刻。不僅A/R必須增大,且必須增加非晶矽硬質遮罩之厚度。若非晶矽硬質遮罩變厚,則用於蝕刻非晶矽之氧化矽之硬質遮罩亦必須變厚。硬質遮罩之厚度增大則離子之垂直入射受到抑制,故而容易產生扭轉(Twisting)。因此,於蝕刻含矽膜時需要具有對電漿蝕刻之耐性較之非晶矽更高之硬質遮罩。又,關於蝕刻對該電漿蝕刻具有較高耐性之硬質遮罩時使用之硬質遮罩,亦同樣要求對電漿蝕刻具有較高耐性。
以下,對各種例示性實施方式進行說明。於一個例示性實施方式中,提供處理晶圓之方法。該方法具備準備晶圓之工序,該晶圓具有基板及設置於基板上之含矽膜。該方法進而具有於含矽膜上形成硬質遮罩之工序。該方法具備對硬質遮罩進行蝕刻而於硬質遮罩上形成圖案之工序。該方法進而具備使用形成有圖案之硬質遮罩對含矽膜進行蝕刻之工序。硬質遮罩具有:第1膜,其設置於含矽膜上且包含鎢;及第2膜,其設置於第1膜上且包含鋯或鈦及氧。
於另一個例示性實施方式中,提供處理晶圓之方法。該方法具備準備晶圓之工序,該晶圓具有基板及設置於基板上之含矽膜。該方法進而具備於含矽膜上形成包含鎢之第1膜之工序。該方法進而具備於第1膜上形成包含鋯或鈦及氧之第2膜之工序。該方法進而具備將第2膜作為遮罩對第1膜進行蝕刻而於第1膜形成圖案之工序。該方法進而具備將形成有圖案之第1膜作為遮罩對含矽膜進行蝕刻之工序。
於上述一個例示性實施方式中,係使用於含矽膜上設置包含鎢之第1膜、且於第1膜上設置有包含鋯或鈦之第2膜的硬質遮罩,對含矽膜進行蝕刻。包含鋯或鈦之第2膜之耐蝕刻性充分高於包含鎢之第1膜。因此,於對具有第1膜及第2膜之硬質遮罩形成圖案時,可充分抑制圖案之形狀異常。因此,藉由使用形成有形狀異常被充分抑制之圖案之第1膜(進而是硬質遮罩)來蝕刻含矽膜,含矽膜上形成之圖案之形狀異常亦得到充分抑制。因此,即便於含矽膜形成之圖案為高縱橫比之情形時,亦能抑制扭轉(Twisting)等而獲得充分良好之圖案。
於一個例示性實施方式中,於形成第1膜之工序中,可藉由濺鍍而於含矽膜上形成第1膜。
於一個例示性實施方式中,於形成第1膜之工序中,可藉由化學氣相沈積法於含矽膜上形成第1膜。
於一個例示性實施方式中,於形成第2膜之工序中,可藉由塗佈處理於第1膜上形成第2膜。
於一個例示性實施方式中,塗佈處理可為旋塗處理。
於一個例示性實施方式中,於形成第2膜之工序中,可藉由化學氣相沈積法或原子層沈積法於第1膜上形成第2膜。
於一個例示性實施方式中,於第2膜形成圖案之工序中進行之第2膜之蝕刻可為使用包含鹵素原子之氣體之電漿的各向異性蝕刻。於第1膜形成圖案之工序中進行之第1膜之蝕刻可為使用包含鹵素原子之氣體之電漿的各向異性蝕刻。
於一個例示性實施方式中,第1膜及第2膜之各者可為非晶膜。
於一個例示性實施方式中,第1膜可進而包含矽。
於一個例示性實施方式中,於對含矽膜進行蝕刻之工序中進行之含矽膜之蝕刻可為使用氟碳系氣體之電漿或氫氟碳系氣體之電漿的各向異性蝕刻。
於一個例示性實施方式中,含矽膜可為具有單晶矽之膜、多晶矽之膜、氧化矽之膜、及氮化矽之膜中之任意一種膜的單層膜、或具有任意兩種以上之膜的多層膜。
以下,參照圖式對各種例示性實施方式進行詳細地說明。再者,各圖式中對相同或相當之部分附加相同符號。
以下,參照圖1~圖4,對處理晶圓之方法之一個例示性實施方式進行說明。圖1係表示一個例示性實施方式之處理晶圓之方法(稱為方法MT)之流程圖。圖2係表示可供執行圖1所示之方法MT之成膜裝置之構成之一例的圖。圖3係表示可供執行圖1所示之方法MT之塗佈裝置之構成之一例的圖。圖4係表示藉由執行圖1所示之方法MT而可實現之晶圓W之複數種狀態之圖。
首先,參照圖2,對一個例示性實施方式之成膜裝置10之構成進行說明。圖2所示之成膜裝置10係藉由濺鍍進行成膜之裝置。成膜裝置10具備腔室本體12。腔室本體12具有大致筒形狀。腔室本體12提供其內部空間作為腔室12c。腔室本體12例如由鋁等導體形成。腔室本體12連接於接地電位。
於腔室本體12之底部,經由轉接器14a而連接有用於對腔室12c進行減壓之排氣裝置14。排氣裝置14包含壓力控制器、及乾式真空泵及/或渦輪分子泵等減壓泵。又,於腔室本體12之側壁,形成有用於向腔室12c內搬入晶圓W、及自腔室12c搬出晶圓W之開口12t。該開口12t能夠藉由閘閥12g開閉。
於腔室本體12設置有埠12p。埠12p提供用於將氣體導入至腔室本體12之流路。於埠12p連接有氣體供給部。氣體自氣體供給部經由埠12p而被供給至腔室12c。供給至腔室12c之氣體可為稀有氣體或氮氣等惰性氣體。
於腔室12c內設置有載台16。載台16構成為支持配置於其上之晶圓W。載台16亦可具有保持晶圓W之靜電吸盤。又,載台16亦可具有加熱器等溫度調整機構。
載台16連接於驅動機構18。驅動機構18包含支軸18a及驅動裝置18b。支軸18a自載台16之正下方穿過腔室本體12之底部而延伸至腔室本體12之外部。支軸18a之中心軸線係與於鉛垂方向延伸之軸線AX一致。於該支軸18a與腔室本體12之底部之間設置有密封構件40。密封構件40構成為以支軸18a能夠旋轉及上下活動之方式,將腔室本體12之底部與支軸18a之間之空間密封。此種密封構件40例如可為磁性流體密封件。
於支軸18a之一端結合有載台16,於該支軸18a之另一端連接有驅動裝置18b。驅動裝置18b構成為產生用於使支軸18a旋轉及上下活動之驅動力。載台16構成為藉由支軸18a旋轉而繞軸線AX中心旋轉,且隨著支軸18a上下活動而上下活動。
於腔室本體12之頂部安裝有固持器20及固持器22。固持器20及固持器22係由金屬形成。固持器20經由絕緣性構件24而支持於腔室本體12之頂部。固持器22經由絕緣性構件26而支持於腔室本體12之頂部。固持器20保持靶28(第1靶),固持器22保持靶30(第2靶)。
固持器20及固持器22分別以靶28及靶30相對於包含軸線AX之假想平面大致對稱地配置的方式,保持靶28及靶30。又,固持器20及固持器22分別以靶28及靶30具有越朝上方越靠近軸線AX之斜度的方式,保持靶28及靶30。
於固持器20電性連接有電源32。電源32構成為產生施加於固持器20之電壓。來自電源32之電壓經由固持器20而被施加於靶28。電源32可為直流電源,亦可為高頻電源。於電源32為高頻電源之情形時,該電源32經由匹配器連接於固持器20,該匹配器用於使負載側之阻抗接近匹配點或與匹配點一致。
於固持器22電性連接有電源34。電源34構成為產生施加於固持器22之電壓。來自電源34之電壓經由固持器22被施加於靶30。電源34可為直流電源,亦可為高頻電源。於電源34為高頻電源之情形時,該電源34經由匹配器而連接於固持器22,該匹配器用於使負載側之阻抗接近匹配點或與匹配點一致。
成膜裝置10可進而具備陰極磁鐵36及陰極磁鐵38。陰極磁鐵36以隔著固持器20與靶28相向之方式設置於腔室本體12之外側。陰極磁鐵38以隔著固持器22與靶30相向之方式設置於腔室本體12之外側。陰極磁鐵36及陰極磁鐵38上分別連接有磁鐵驅動部36a及磁鐵驅動部38a。
於成膜裝置10之成膜時,向腔室本體12內搬入晶圓W,將該晶圓W載置於載台16上而由該載台16進行支持。然後,藉由驅動機構18調整載台16之鉛垂方向之位置,使載台16繞軸線AX中心旋轉。再者,於成膜期間,載台16持續旋轉。
接著,自氣體供給部向腔室12c供給氣體,並藉由排氣裝置14使腔室12c減壓。然後,藉由電源32及電源34向靶28及靶30施加電壓。又,藉由磁鐵驅動部36a及磁鐵驅動部38a驅動陰極磁鐵36及陰極磁鐵38。藉此,電漿集中於靶28及靶30附近。
然後,使電漿中之正離子撞擊靶28及靶30,藉此自靶28及靶30釋放出各自之構成物質。釋放之構成物質沈積於晶圓W上。藉此,於晶圓W上形成膜。
於一實施方式中,靶28及靶30之各者可為含有鎢及矽之靶。於該實施方式之靶28及靶30中,以晶圓W上形成之膜變成含有鎢及矽之非晶膜的方式調整鎢濃度及矽濃度。
於成膜裝置10中使用之靶為含有鎢及矽之靶之情形時,可將靶28及靶30中之至少一個靶用於成膜。於僅將靶28及靶30中之一個靶用於成膜之情形時,僅對保持該一個靶之固持器施加電壓。又,僅與該一個靶對應之陰極磁鐵藉由對應之磁鐵驅動部驅動。
於另一實施方式中,靶28由鎢形成,靶30由矽形成。該實施方式中,靶28及靶30均用於成膜。又,以於晶圓W上形成含有鎢及矽之非晶膜之方式,調整施加於靶28之電壓及施加於靶30之電壓。
其次,參照圖3對一個例示性實施方式之塗佈裝置PM2之構成進行說明。塗佈裝置PM2具備匣盒台PM10、處理台PM11、及傳遞台PM13。塗佈裝置PM2可具有將匣盒台PM10、處理台PM11、及傳遞台PM13一體連接之構成。
匣盒台PM10構成為供匣盒C搬入搬出,該匣盒C收容有複數個晶圓W。處理台PM11具備以對晶圓W實施特定處理之方式構成的複數種處理裝置。傳遞台PM13構成為於與鄰接於處理台PM11之曝光裝置PM12之間進行晶圓W之交接。
於匣盒台PM10設置有匣盒載置台PM20。於匣盒載置台PM20設置有複數個匣盒載置板PM21,該等匣盒載置板PM21在相對於塗佈裝置PM2之外部搬入搬出匣盒C時用於載置匣盒C。
於匣盒台PM10,如圖3所示設置有可於在X方向延伸之搬送路徑PM22上自如移動之晶圓搬送裝置PM23。晶圓搬送裝置PM23亦可於上下方向及繞鉛垂軸方向(θ方向)自如移動。晶圓搬送裝置PM23構成為能夠於各匣盒載置板PM21上之匣盒C、與後述處理台PM11之第3塊G3之交接裝置之間搬送晶圓W。
於處理台PM11設置有具備各種裝置之複數個、例如4個塊(第1塊G1、第2塊G2、第3塊G3、及第4塊G4)。例如,於處理台PM11之正面側(圖3之X方向負方向側)設置有第1塊G1。於處理台PM11之背面側(圖3之X方向正方向側)設置有第2塊G2。又,於處理台PM11之匣盒台PM10之側(圖3之Y方向負方向側)設置有第3塊G3。於處理台PM11之傳遞台PM13之側(圖3之Y方向正方向側)設置有第4塊G4。
於第1塊G1設置有複數個液處理裝置。複數個液處理裝置例如分別可為顯影裝置、有機溶劑供給裝置、抗反射膜形成裝置、中性層形成裝置、抗蝕劑塗佈裝置、及嵌段共聚物塗佈裝置等。顯影裝置、有機溶劑供給裝置、抗反射膜形成裝置、中性層形成裝置、抗蝕劑塗佈裝置、及嵌段共聚物塗佈裝置例如係自下往上依序重疊地配置。顯影裝置、有機溶劑供給裝置、抗反射膜形成裝置、中性層形成裝置、抗蝕劑塗佈裝置、及嵌段共聚物塗佈裝置例如分別於水平方向排列配置有三個。液處理裝置之數量及配置可任意選擇。
顯影裝置構成為對晶圓W進行顯影處理。有機溶劑供給裝置構成為向晶圓W上供給有機溶劑,用作聚合物去除裝置。抗反射膜形成裝置構成為於晶圓W上形成抗反射膜。中性層形成裝置構成為於晶圓W上塗佈中性劑而形成中性層。抗蝕劑塗佈裝置構成為於晶圓W上塗佈抗蝕劑液而形成抗蝕劑膜。嵌段共聚物塗佈裝置構成為於晶圓W上塗佈嵌段共聚物。
於上述液處理裝置中,進行將預先設定之塗佈液塗佈於晶圓W上之旋塗處理。於旋塗處理中,例如自塗佈噴嘴向晶圓W上吐出塗佈液並藉由塗佈機使晶圓W旋轉,從而使塗佈液於晶圓W之表面擴散。
於第2塊G2中,在上下方向及水平方向排列設置有熱處理裝置、紫外線照射裝置、黏著裝置、周邊曝光裝置、及聚合物分離裝置。熱處理裝置、紫外線照射裝置、黏著(adhesion)裝置、周邊曝光裝置、及聚合物分離裝置之數量及配置可任意選擇。
熱處理裝置構成為進行晶圓W之熱處理。熱處理裝置構成為,具有載置晶圓W並進行加熱之加熱板、及載置晶圓W並進行冷卻之冷卻板,可進行加熱處理與冷卻處理該兩者。
紫外線照射裝置構成為對晶圓W照射紫外線。黏著裝置構成為對晶圓W進行疏水化處理。周邊曝光裝置構成為對晶圓W之外周部進行曝光。聚合物分離裝置構成為,使藉由嵌段共聚物塗佈裝置塗佈至晶圓W上之嵌段共聚物相分離為親水性聚合物與疏水性聚合物。
於第3塊G3,自下往上依序設置有複數個交接裝置。於第4塊G4,自下往上依序設置有複數個交接裝置。
於第1塊G1~第4塊G4圍住之區域內形成晶圓搬送區域D。於晶圓搬送區域D內配置有複數個晶圓搬送裝置PM70。
晶圓搬送裝置PM70構成為,於晶圓搬送區域D內移動,能夠將晶圓W搬送至周圍之第1塊G1、第2塊G2、第3塊G3、及第4塊G4內之特定裝置。複數個晶圓搬送裝置PM70之各者具有搬送臂PM70a。搬送臂PM70a構成為例如可於Y方向、X方向、θ方向、及上下方向自如移動。
如圖3所示,於第3塊G3之X方向正方向側之旁側設置有晶圓搬送裝置PM90。晶圓搬送裝置PM90具有搬送臂PM90a,該搬送臂PM90a構成為例如可於X方向、θ方向、及上下方向自如移動。晶圓搬送裝置PM90構成為,於支持晶圓W之狀態下上下移動,從而能夠將晶圓W搬送至第3塊G3內之各交接裝置。
於傳遞台PM13設置有晶圓搬送裝置PM91及交接裝置PM92。晶圓搬送裝置PM91具有搬送臂PM91a,該搬送臂PM91a構成為例如可於Y方向、θ方向及上下方向自如移動。晶圓搬送裝置PM91構成為,例如將晶圓W支持於搬送臂,其與第4塊G4內之各交接裝置、交接裝置PM92、及曝光裝置PM12之間能夠搬送晶圓W。
於塗佈裝置PM2及成膜裝置10連接有控制部PM300。控制部PM300例如係電腦,具有程式儲存部(未圖示)。於程式儲存部儲存有統括地控制塗佈裝置PM2及成膜裝置10之電腦程式。於程式儲存部儲存有用於實現如圖1所示之方法MT的電腦程式。
此種電腦程式例如可記錄於硬碟、軟碟、光碟、磁光碟、及記憶卡等電腦可讀取之記憶媒體。於該情形時,可將記錄媒體中記錄之電腦程式自該記憶媒體安裝至控制部PM300而使用。
返回至圖1中,詳細說明方法MT。方法MT具有工序ST1~工序ST6。於工序ST1中,準備圖4所示之狀態K1之晶圓W。狀態K1之晶圓W具有基板101及含矽膜102。含矽膜102設置於基板101上。再者,於圖4中含矽膜102係接觸基板101而設,但亦可於基板101與含矽膜102之間例如設置具有其它導電性及絕緣性之膜。含矽膜102可為具有單晶矽之膜、多晶矽之膜、氧化矽之膜、及氮化矽之膜中之任一種膜的單層膜、或者具有任意兩種以上膜之多層膜。
接著,於工序ST2中,如圖4所示之狀態K2之晶圓W般,於含矽膜102上形成硬質遮罩。該硬質遮罩具有第1硬質遮罩103(第1膜)、及設置於第1硬質遮罩103上之第2硬質遮罩104(第2膜)。更具體而言,於工序ST2中,在含矽膜102上依序形成第1硬質遮罩103及第2硬質遮罩104。於工序ST2中,在第2硬質遮罩104上進而形成含碳膜105。
於工序ST2中,首先於含矽膜102上形成第1硬質遮罩103。第1硬質遮罩103係用於針對含矽膜102進行電漿蝕刻之硬質遮罩。該電漿蝕刻可為使用鹵素系氣體之電漿之乾式蝕刻(各向異性反應性離子蝕刻)。第1硬質遮罩103對該電漿蝕刻(後述工序ST4)具有較高之耐性。
第1硬質遮罩103包含鎢(W)及矽(Si)。第1硬質遮罩103係包含W及Si之非晶膜。例如,第1硬質遮罩103包含WSi。第1硬質遮罩103之W之濃度處於能維持非晶狀態並能實現耐熱性(耐結晶化性)之範圍內。第1硬質遮罩103之膜厚可處於300~400 nm之範圍內,且可依存於含矽膜102之膜厚及蝕刻選擇比進行設定。
第1硬質遮罩103對於電漿蝕刻(工序ST4)具有較高之耐性,故而能夠進一步減小第1硬質遮罩103之膜厚,並減少扭轉(Twisting)。
第1硬質遮罩103之成膜例如藉由濺鍍而執行。第1硬質遮罩103之成膜中使用成膜裝置10,可使用利用單個靶或複數個靶之濺鍍或共濺鍍。於共濺鍍之情形時,可任意設定鎢濃度。
關於藉由濺鍍進行第1硬質遮罩103之成膜時所使用之材料,於第1硬質遮罩103包含WSi之情形時,例如就一元系而言可為WSi,就二元系而言可為W及Si。藉由濺鍍進行第1硬質遮罩103之成膜時之溫度可為室溫。於第1硬質遮罩103之成膜中使用濺鍍之情形時,可良好地進行鎢濃度之控制及結晶性之控制,並可減少雜質。
再者,第1硬質遮罩103之成膜中亦能使用Chemical Vapor Deposition(CVD:化學氣相沈積)法。於該情形時,可藉由熱或電漿之氣相生長形成第1硬質遮罩103。於藉由CVD法形成第1硬質遮罩103時,可藉由調整成膜時所使用之氣體之混合比,任意設定W之濃度。
於工序ST2中,在第1硬質遮罩103之成膜後,進行第2硬質遮罩104之成膜。藉由工序ST2,於第1硬質遮罩103上形成第2硬質遮罩104。
第2硬質遮罩104係用於對第1硬質遮罩103進行電漿蝕刻之硬質遮罩。該電漿蝕刻可為使用鹵素系氣體之電漿之乾式蝕刻(各向異性反應性離子蝕刻)。
第2硬質遮罩104對於該電漿蝕刻(後述工序ST4)具有較高之耐性。第2硬質遮罩104包含鋯(Zr)或鈦(Ti)及氧(O)。第2硬質遮罩104係包含Zr或Ti及氧之非晶膜。例如,第2硬質遮罩104可為氧化鋯或氧化鈦。第2硬質遮罩104之Zr或Ti之濃度處於能維持非晶狀態,且能實現耐熱性(耐結晶化性)之範圍內。第2硬質遮罩104之膜厚處於30~200 nm之範圍內,且可依存於第1硬質遮罩103之膜厚及蝕刻選擇比進行設定。
第2硬質遮罩104係藉由塗佈處理而形成於第1硬質遮罩103上。更具體而言,第2硬質遮罩104之形成(成膜)處理例如可藉由旋塗處理進行。形成第2硬質遮罩104時使用塗佈裝置PM2。
藉由旋塗處理形成第2硬質遮罩104時所使用之材料包括含Zr或Ti之金屬氧化物羧酸酯、及有機溶劑。該有機溶劑例如可為醚、酯、醚酯、酮、酮酯等。
藉由旋塗處理形成第2硬質遮罩104時之溫度(乾燥溫度)可為200~400攝氏度之範圍內。藉由旋塗處理形成第2硬質遮罩104時之溫度可設定為第1硬質遮罩103及第2硬質遮罩104不會結晶化(維持非晶狀態)之溫度範圍。
於使用旋塗處理形成第2硬質遮罩104之情形時,係藉由非真空系之裝置執行,故而與藉由真空系之裝置執行之情形相比,成膜處理變得容易,且能降低成本。
再者,亦能使用CVD法或Atomic Layer Deposition(ALD:原子層沈積)法形成第2硬質遮罩104。於該情形時,可藉由熱或電漿氣相生長、或界面生長而形成第2硬質遮罩104。
於工序ST2中,在第2硬質遮罩104之成膜後,進行含碳膜105之成膜。藉由工序ST2而於第2硬質遮罩104上形成含碳膜105。
含碳膜105可作為對第1硬質遮罩103及第2硬質遮罩104進行電漿蝕刻時之遮罩發揮功能。含碳膜105之膜厚處於200~300 nm之範圍內,可依存於第1硬質遮罩103及第2硬質遮罩104之膜厚及蝕刻選擇比進行設定。
含碳膜105之成膜例如可藉由旋塗處理實現。例如使用塗佈裝置PM2形成含碳膜105。藉由旋塗處理形成含碳膜105時之溫度(乾燥溫度)可處於400~600攝氏度之範圍內。藉由旋塗處理形成含碳膜105之溫度(乾燥溫度)可設定為第1硬質遮罩103及第2硬質遮罩104不會結晶化(維持非晶狀態)之溫度範圍。
接著,於工序ST3中,如圖4所示之狀態K3之晶圓W般,於含碳膜105上形成欲轉印至含矽膜102之圖案。圖案可為孔或槽。
接著,於工序ST4中,如圖4所示之狀態K4之晶圓W般,按照含碳膜105上形成之圖案對第1硬質遮罩103及第2硬質遮罩104進行蝕刻。
於工序ST4中,使用蝕刻裝置(省略圖示)。於工序ST4中,首先蝕刻第2硬質遮罩104。更具體而言,於工序ST4中,將形成有轉印至含矽膜102之圖案之含碳膜105作為遮罩對第2硬質遮罩104進行蝕刻,從而於第2硬質遮罩104上形成該圖案。
對第2硬質遮罩104之蝕刻係使用包含鹵素原子之氣體之電漿的各向異性蝕刻。更具體而言,對第2硬質遮罩104之蝕刻可為使用例如Cl2 氣體、BCl3 氣體等之電漿的各向異性反應性離子蝕刻。
於工序ST4中,接著蝕刻第1硬質遮罩103。更具體而言,於工序ST4中,將形成有轉印至含矽膜102之圖案之第2硬質遮罩104作為遮罩對第1硬質遮罩103進行蝕刻,從而於第1硬質遮罩103上形成該圖案。
對第1硬質遮罩103之蝕刻係使用包含鹵素原子之氣體之電漿的各向異性蝕刻。更具體而言,對第1硬質遮罩103之蝕刻可為使用例如Cl2 氣體等之電漿的各向異性反應性離子蝕刻。於工序ST4結束時殘留有第2硬質遮罩104,但也存在將第2硬質遮罩104全部去除之情形。
接著,於工序ST5中,如圖4所示之狀態K5之晶圓W般,使用硬質遮罩對含矽膜102進行蝕刻。於工序ST5中,使用蝕刻裝置(省略圖示)。更具體而言,於工序ST5中,將形成有轉印至含矽膜102之圖案之第1硬質遮罩103(存在進而包含第2硬質遮罩104之情形)作為遮罩對含矽膜102進行蝕刻。藉此,於第1硬質遮罩103上形成該圖案。因此,藉由工序ST5可於含矽膜102上形成到達基板101之孔或槽。於工序ST5結束時,僅殘留第1硬質遮罩103。
於工序ST5中對含矽膜102執行之蝕刻可為使用氟碳系氣體(例如C4 F6 氣體)、或氫氟碳系氣體(例如CH2 F2 氣體)之電漿的各向異性反應性離子蝕刻。
接著於工序ST6中,如圖4所示之狀態K6之晶圓W般,去除第1硬質遮罩103。於工序ST5結束時殘留第2硬質遮罩104之情形時,在工序ST6中,將第1硬質遮罩103及第2硬質遮罩104一併去除。
於工序ST6中執行之去除第1硬質遮罩103之處理可藉由旋轉清洗來執行。於該情形時,作為藥液可使用APM(ammonia peroxide mixture,過氧化胺混合物)液或FPM(hydrofluoric acid-hydrogen peroxide mixture,氫氟酸-過氧化氫混合物)液等。工序ST6中之溫度(清洗溫度)可處於室溫~70攝氏度之範圍內。
以下,對用於評估第2硬質遮罩104之實驗進行說明。於實驗中,形成與第2硬質遮罩104相同構成之複數個硬質遮罩,藉由X射線繞射法對該等複數個硬質遮罩之表面進行分析。
於圖5及圖6中表示藉由本實驗所獲得之結果。於本實驗之X射線繞射法中,藉由2θ-ω掃描,取得複數個硬質遮罩各自內部之X射線繞射光譜。於圖5及圖6中,橫軸表示繞射角2θ[deg.],縱軸表示Log強度[a.u.]。
圖5係表示分別於不同溫度下對三個氧化鋯之硬質遮罩進行熱處理後,藉由X射線繞射法進行解析所得之結果的曲線圖。圖5之曲線GPa1、GPa2、GPa3分別表示於400攝氏度、500攝氏度、580攝氏度之各種溫度下對氧化鋯之硬質遮罩進行熱處理之情形時藉由X線解析法所得的解析結果。
圖6係表示分別於不同溫度下對三個氧化鈦之硬質遮罩進行熱處理後,藉由X射線繞射法進行解析所得之結果的曲線圖。圖6之曲線GPb1、GPb2、GPb3分別表示於400攝氏度、500攝氏度、580攝氏度之各種溫度下對氧化鈦之硬質遮罩進行熱處理之情形時藉由X線解析法所得的解析結果。
如圖5所示,於熱處理溫度為500℃以上之情形時,觀察到結晶面之繞射峰,確認硬質遮罩中存在氧化鋯之結晶。另一方面,於硬質遮罩之熱處理溫度為400℃之情形時,未觀察到結晶面之繞射峰,因此確認硬質遮罩中幾乎不存在氧化鋯之結晶。
又,如圖6所示,於熱處理溫度為500℃以上之情形時,觀察到結晶面之繞射峰,確認硬質遮罩中存在氧化鈦之結晶。另一方面,於硬質遮罩之熱處理溫度為400℃之情形時,未觀察到結晶面之繞射峰,因此確認硬質遮罩中幾乎不存在氧化鈦之結晶。
其次,說明使用第2硬質遮罩104進行第1硬質遮罩103之蝕刻(工序ST4)之實驗結果。於本實驗中形成鎢矽膜之硬質遮罩作為第1硬質遮罩103,進而形成與第2硬質遮罩104同樣之氧化鋯、氧化鈦、氧化矽之硬質遮罩作為第2硬質遮罩104,之後執行工序ST4。再者,作為比較例,藉由以TEOS(tetraethyl orthosilicate)為原料氣體之電漿CVD(PE CVD)形成氧化矽之硬質遮罩,之後執行工序ST4。
於工序ST4中,蝕刻第1硬質遮罩103時,第2硬質遮罩104亦被蝕刻。因此,圖7中表示第1硬質遮罩103之蝕刻膜厚與第2硬質遮罩104之蝕刻膜厚之比即蝕刻選擇比之計算結果。該蝕刻膜厚係藉由蝕刻而被去除之膜厚。
第1硬質遮罩103之蝕刻膜厚由EA1 表示。第2硬質遮罩104之蝕刻膜厚由EA2 表示。
圖7之縱軸表示蝕刻選擇比(Etch selectivity)。該蝕刻選擇比為EA1 /EA2
如圖7所示,確認於400攝氏度以上之熱處理後,與氧化矽之硬質遮罩相比,氧化鋯及氧化鈦之第2硬質遮罩104均能獲得極高之蝕刻選擇比。即,確認氧化鋯或氧化鈦之第2硬質遮罩104對工序ST4中執行之蝕刻之耐性高於鎢矽之第1硬質遮罩103。因此,於將第1硬質遮罩103之膜厚設定為例如400 nm之情形時,能將第2硬質遮罩104之膜厚設定為20~30 nm左右,從而可實現第2硬質遮罩104之薄膜化。
因此,可充分抑制藉由蝕刻第1硬質遮罩103而於第1硬質遮罩103上形成之圖案之形狀異常。因此,藉由對位於第1硬質遮罩103之下層之含矽膜102進行蝕刻而形成於含矽膜102的高縱橫比之圖案形狀亦得以抑制扭轉(Twisting)等而變得足夠良好。
根據上述說明之一個例示性實施方式之方法MT,使用於含矽膜102上依序設置有第1硬質遮罩103及第2硬質遮罩104之硬質遮罩,對含矽膜102進行蝕刻。第1硬質遮罩103包含鎢,第2硬質遮罩104包含鋯或鈦。第2硬質遮罩104之耐蝕刻性充分高於第1硬質遮罩103。因此,對具有第1硬質遮罩103及第2硬質遮罩104之硬質遮罩形成圖案時,可充分抑制圖案之形狀異常。因此,藉由使用形成有形狀異常得到充分抑制之圖案之第1硬質遮罩103(進而第2硬質遮罩104)對含矽膜102進行蝕刻而形成於含矽膜102之圖案的形狀異常亦得到充分抑制。因此,即使於形成於含矽膜102之圖案為高縱橫比之情形時,亦能抑制扭轉(Twisting)等而變得足夠良好。
以上,對各種例示性實施方式進行了說明,但本發明並不限定於上述例示性實施方式,可進行各種省略、置換、及變更。又,可將不同實施方式之要素組合而形成其它實施方式。
根據以上說明,本發明之各種實施方式係為了進行說明而於本說明書中描述,應理解可不脫離本發明之範圍及主旨地進行各種變更。因此,本說明書所揭示之各種實施方式並非用於限定,本發明之範圍及主旨係由隨附之申請專利範圍表示。
10:成膜裝置 12:腔室本體 12c:腔室 12g:閘閥 12p:埠 12t:開口 14:排氣裝置 14a:轉接器 16:載台 18:驅動機構 18a:支軸 18b:驅動裝置 20:固持器 22:固持器 24:絕緣性構件 26:絕緣性構件 28:靶 30:靶 32:電源 34:電源 36:陰極磁鐵 36a:磁鐵驅動部 38:陰極磁鐵 38a:磁鐵驅動部 40:密封構件 101:基板 102:含矽膜 103:第1硬質遮罩 104:第2硬質遮罩 105:含碳膜 AX:軸線 D:晶圓搬送區域 G1:第1塊 G2:第2塊 G3:第3塊 G4:第4塊 K1:狀態 K2:狀態 K3:狀態 K4:狀態 K5:狀態 K6:狀態 MT:方法 PM10:匣盒台 PM11:處理台 PM12:曝光裝置 PM13:傳遞台 PM2:塗佈裝置 PM20:匣盒載置台 PM21:匣盒載置板 PM22:搬送路徑 PM23:晶圓搬送裝置 PM300:控制部 PM70:晶圓搬送裝置 PM70a:搬送臂 PM90:晶圓搬送裝置 PM90a:搬送臂 PM91:晶圓搬送裝置 PM91a:搬送臂 PM92:交接裝置 ST1:工序 ST2:工序 ST3:工序 ST4:工序 ST5:工序 ST6:工序 W:晶圓
圖1係表示一個例示性實施方式之處理晶圓之方法之圖。 圖2係表示可供執行圖1所示之方法之成膜裝置之構成之一例的圖。 圖3係表示可供執行圖1所示之方法之塗佈裝置之構成之一例的圖。 圖4係表示藉由執行圖1所示之方法可實現之晶圓之複數種狀態的圖。 圖5係表示對執行圖1所示之方法之晶圓之第2硬質遮罩進行評估之結果的圖。 圖6係表示對執行圖1所示之方法之晶圓之第2硬質遮罩進行評估之實驗結果之圖。 圖7係表示於執行圖1所示之方法之晶圓中使用第2硬質遮罩進行第1硬質遮罩之蝕刻之實驗結果的圖。
MT:方法
ST1:工序
ST2:工序
ST3:工序
ST4:工序
ST5:工序
ST6:工序

Claims (12)

  1. 一種處理晶圓之方法,其具備以下工序: 準備晶圓,該晶圓具有基板及設置於該基板上之含矽膜; 於上述含矽膜上形成硬質遮罩; 對上述硬質遮罩進行蝕刻,於該硬質遮罩上形成圖案;及 使用形成有上述圖案之上述硬質遮罩,對上述含矽膜進行蝕刻; 上述硬質遮罩具有:第1膜,其設置於上述含矽膜上,且包含鎢;及第2膜,其設置於該第1膜上,且包含鋯或鈦及氧。
  2. 一種處理晶圓之方法,其具備以下工序: 準備晶圓,該晶圓具有基板及設置於該基板上之含矽膜; 於上述含矽膜上形成包含鎢之第1膜; 於上述第1膜上形成包含鋯或鈦及氧之第2膜; 將上述第2膜作為遮罩對上述第1膜進行蝕刻,於該第1膜上形成圖案;及 將形成有上述圖案之上述第1膜作為遮罩,對上述含矽膜進行蝕刻。
  3. 如請求項2之方法,其中於形成第1膜之上述工序中,藉由濺鍍而於上述含矽膜上形成上述第1膜。
  4. 如請求項2之方法,其中於形成第1膜之上述工序中,藉由化學氣相沈積法而於上述含矽膜上形成上述第1膜。
  5. 如請求項2至4中任一項之方法,其中於形成第2膜之上述工序中,藉由塗佈處理而於上述第1膜上形成上述第2膜。
  6. 如請求項5之方法,其中上述塗佈處理係旋塗處理。
  7. 如請求項2至4中任一項之方法,其中於形成第2膜之上述工序中,藉由化學氣相沈積法或原子層沈積法而於上述第1膜上形成上述第2膜。
  8. 如請求項2至7中任一項之方法,其中於第2膜形成圖案之上述工序中進行之上述第2膜之蝕刻、及於第1膜形成圖案之上述工序中進行之上述第1膜之蝕刻分別係使用包含鹵素原子之氣體之電漿的各向異性蝕刻。
  9. 如請求項1~8中任一項之方法,其中上述第1膜及上述第2膜分別為非晶膜。
  10. 如請求項1~9中任一項之方法,其中上述第1膜進而包含矽。
  11. 如請求項1~10中任一項之方法,其中對含矽膜進行蝕刻之上述工序中進行之上述含矽膜之蝕刻係使用氟碳系氣體之電漿或氫氟碳系氣體之電漿的各向異性蝕刻。
  12. 如請求項1~11中任一項之方法,其中上述含矽膜係具有單晶矽之膜、多晶矽之膜、氧化矽之膜、及氮化矽之膜中之任意一種膜的單層膜、或者具有任意兩種以上之膜的多層膜。
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Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5753945A (en) * 1995-06-29 1998-05-19 Northern Telecom Limited Integrated circuit structure comprising a zirconium titanium oxide barrier layer and method of forming a zirconium titanium oxide barrier layer
JP2956583B2 (ja) * 1996-05-31 1999-10-04 日本電気株式会社 半導体装置とその製造方法
JP3432744B2 (ja) * 1998-06-11 2003-08-04 株式会社東芝 半導体装置およびその製造方法
JP3742243B2 (ja) * 1999-03-16 2006-02-01 株式会社東芝 ドライエッチング方法および半導体装置の製造方法
JP3669681B2 (ja) * 2000-03-31 2005-07-13 株式会社東芝 半導体装置の製造方法
FR2834387B1 (fr) 2001-12-31 2004-02-27 Memscap Composant electronique incorporant un circuit integre et un micro-condensateur
JP2005150403A (ja) 2003-11-14 2005-06-09 Fujitsu Ltd 半導体装置の製造方法
JP4290177B2 (ja) * 2005-06-08 2009-07-01 キヤノン株式会社 モールド、アライメント方法、パターン形成装置、パターン転写装置、及びチップの製造方法
JP4725451B2 (ja) 2006-03-27 2011-07-13 ヤマハ株式会社 絶縁ゲート型電界効果トランジスタの製法
JP2008078416A (ja) * 2006-09-21 2008-04-03 Toshiba Corp 半導体装置およびその製造方法
KR100985412B1 (ko) * 2008-03-21 2010-10-06 주식회사 하이닉스반도체 저 시트저항 워드라인과 수직채널트랜지스터를 구비한반도체장치 및 그 제조 방법
US8525139B2 (en) * 2009-10-27 2013-09-03 Lam Research Corporation Method and apparatus of halogen removal
JP2012069803A (ja) * 2010-09-24 2012-04-05 Fujifilm Corp 有機薄膜太陽電池及びその製造方法
US9204538B2 (en) * 2013-08-16 2015-12-01 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fine line space resolution lithography for integrated circuit features using double patterning technology
JP6255187B2 (ja) * 2013-08-20 2017-12-27 東京エレクトロン株式会社 シリコン酸化膜をエッチングする方法
KR102233875B1 (ko) * 2013-12-30 2021-03-30 롬엔드하스전자재료코리아유한회사 광산 발생제를 포함하는 반사방지 코팅 조성물을 이용한 패턴 형성 방법
JP6288699B2 (ja) * 2014-01-10 2018-03-07 三菱重工業株式会社 内燃機関のノッキング判定装置及びノッキング制御装置
JP6243290B2 (ja) * 2014-05-01 2017-12-06 東京エレクトロン株式会社 成膜方法及び成膜装置
JP2016192522A (ja) * 2015-03-31 2016-11-10 大日本印刷株式会社 インプリントモールドの製造方法
US9455177B1 (en) * 2015-08-31 2016-09-27 Dow Global Technologies Llc Contact hole formation methods
US9659811B1 (en) * 2016-07-07 2017-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Manufacturing method of semiconductor device
CN109891558A (zh) * 2016-11-07 2019-06-14 东京毅力科创株式会社 硬掩模及制造硬掩模的方法
KR102456578B1 (ko) 2017-07-14 2022-10-20 삼성전자주식회사 하드마스크 조성물과 그 제조방법 및 하드마스크 조성물을 이용한 패턴층의 형성방법
JP6562044B2 (ja) * 2017-07-28 2019-08-21 セイコーエプソン株式会社 電気光学装置、電子機器、及び電気光学装置の製造方法
CN109755126B (zh) * 2017-11-07 2021-02-12 中芯国际集成电路制造(上海)有限公司 半导体器件的制造方法
US10699943B2 (en) * 2018-04-30 2020-06-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming contacts in a semiconductor device
US10658190B2 (en) * 2018-09-24 2020-05-19 International Business Machines Corporation Extreme ultraviolet lithography patterning with directional deposition

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