CN109891558A - 硬掩模及制造硬掩模的方法 - Google Patents

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Abstract

本发明的一个实施方式的硬掩模是在含硅膜上形成的等离子蚀刻用的硬掩模。该硬掩模包含钨和硅、且为非晶膜。硬掩模表面中的钨浓度与硅浓度之比可以处于以钨浓度35at.%与硅浓度65at.%规定的比与以钨浓度50at.%与硅浓度50at.%规定的比之间的范围内。

Description

硬掩模及制造硬掩模的方法
技术领域
本发明的实施方式涉及硬掩模及制造硬掩模的方法。
背景技术
在半导体器件之类的电子器件的制造中,为了在含硅膜上形成孔或沟槽之类的开口,有时对含硅膜进行等离子蚀刻。为了形成这样的开口,可在含硅膜上设置掩模。作为掩模,已知有抗蚀剂掩模。
近年来,电子器件内的元件具有三维结构。与此同时,在含硅膜上形成相当深的开口。然而,在含硅膜的等离子蚀刻中,抗蚀剂掩模大量消耗。因此,可使用硬掩模。作为硬掩模,如专利文献1~3中所记载,可使用由硅化钨或氮化钛(TiN)形成的硬掩模。
现有技术文献
专利文献
专利文献1:日本特开2007-294836号公报
专利文献2:日本特开2003-243526号公报
专利文献3:日本特开2005-150403号公报
发明内容
发明要解决的问题
电子器件中的元件具有由钨形成的电极、及含有硅的膜的情况居多。因而,硅化钨是作为构成等离子蚀刻用的硬掩模的材料的理想材料。然而,由硅化钨形成的硬掩模局部地被快速蚀刻。另外,如果为了维持硬掩模至等离子蚀刻结束时而增加硬掩模的厚度,则会使被加工物因硬掩模的膜应力而发生翘曲。因而,需要针对等离子蚀刻具有较高的耐性的硬掩模。
用于解决问题的方案
本发明的一个方式是提供在含硅膜上形成的等离子蚀刻用的硬掩模。该硬掩模包含钨和硅、且为非晶膜。通常情况下,硅化钨的膜可通过化学气相沉积(CVD)法来形成,该膜中的硅化钨的组成为WSi2。由具有这样的组成的硅化钨形成的膜包含金属晶体。因而,在晶界处针对等离子蚀刻的耐性低,存在晶界的部分处被快速蚀刻。由于本发明的一个方式的硬掩模为非晶膜,因此实质上没有晶界。因而,本发明的一个方式的硬掩模针对等离子蚀刻具有较高的耐性。
在一个实施方式中,硬掩模表面中的钨浓度与硅浓度之比处于以钨浓度35at.%与硅浓度65at.%规定的比和以钨浓度50at.%与硅浓度50at.%规定的比之间的范围内。
在一个实施方式中,相对于硬掩模表面而言内侧的硬掩模内部中的钨浓度与硅浓度之比处于以钨浓度59at.%与硅浓度41at.%规定的比和以钨浓度70.5at.%与硅浓度29.5at.%规定的比之间的范围内。
在一个实施方式中,相对于硬掩模表面而言内侧的硬掩模内部的钨浓度与硅浓度之比处于以钨浓度50at.%与硅浓度50at.%规定的比和以钨浓度79.4at.%与硅浓度20.6at.%规定的比的范围内。
在一个实施方式中,硬掩模的膜密度为10.428g/cc以上且为17.3g/cc以下。
本发明的另一个方式是提供制造硬掩模的方法。该方法包括如下工序:在成膜装置的腔室主体内,准备具有含硅膜的被加工物的工序;和,使用成膜装置,通过溅射在含硅膜上形成硬掩模的工序,所述硬掩模包含钨和硅、且为非晶膜。
在一个实施方式中,在成膜装置中,使用含有钨和硅的靶来形成硬掩模。
在一个实施方式中,靶中的钨浓度与硅浓度之比处于以钨浓度59at.%与硅浓度41at.%规定的比和以钨浓度70.5at.%与硅浓度29.5at.%规定的比之间的范围内。
在一个实施方式中,靶中的钨浓度与硅浓度之比处于以钨浓度50at.%与硅浓度50at.%规定的比和以钨浓度79.4at.%与硅浓度20.6at.%规定的比之间的范围内。
在一个实施方式中,使用由钨形成的第1靶及由硅形成的第2靶,在成膜装置中形成硬掩模。
在一个实施方式中,调节施加于第1靶的电压与施加于第2靶的电压,以使硬掩模表面中的钨浓度与硅浓度之比处于以钨浓度35at.%与硅浓度65at.%规定的比和以钨浓度50at.%与硅浓度50at.%规定的比之间的范围内。
在一个实施方式中,调节施加于第1靶的电压与施加于第2靶的电压,以使相对于硬掩模表面而言内侧的硬掩模内部中的钨浓度与硅浓度之比处于以钨浓度59at.%与硅浓度41at.%规定的比和以钨浓度70.5at.%与硅浓度29.5at.%规定的比之间的范围内。
在一个实施方式中,调节施加于第1靶的电压与施加于第2靶的电压,以使相对于硬掩模表面而言内侧的硬掩模内部中的钨浓度与硅浓度之比处于以钨浓度50at.%与硅浓度50at.%规定的比和以钨浓度79.4at.%与硅浓度20.6at.%规定的比之间的范围内。
发明的效果
如以上说明所述,可提供针对等离子蚀刻的耐性较高的硬掩模。
附图说明
图1是将一个实施方式的硬掩模的一部分与含硅膜同时示出的剖视图。
图2是表示形成一个实施方式的硬掩模的方法的流程图。
图3是表示能够用于图2所示的方法的成膜装置的一个例子的图。
图4是表示钨浓度与硅浓度之比不同的硬掩模通过X射线衍射法测定的分析结果的图。
图5是表示钨浓度与硅浓度之比不同的硬掩模通过X射线衍射法测定的其它分析结果的图。
具体实施方式
下面,参照附图对各种实施方式详细地进行说明。需要说明的是,在各附图中,对相同或相当的部分标注相同的符号。
图1是将一个实施方式的硬掩模的一部分与含硅膜同时示出的剖视图。图1所示的被加工物W包含基板SB、及含硅膜SF。含硅膜SF设置于基板SB上。含硅膜SF可以是由单晶硅、多晶硅、氧化硅、或氮化硅之类的包含硅的任意材料形成的单一的膜。或者,含硅膜SF可以是由单晶硅、多晶硅、氧化硅、及氮化硅中的两种以上分别形成的多层膜。
硬掩模HM是含硅膜SF的等离子蚀刻用的硬掩模。硬掩模HM形成于含硅膜SF上。硬掩模HM上形成有应转印至含硅膜SF的图案。图案可以是孔或沟槽。硬掩模HM包含钨(W)和硅(Si)。另外,硬掩模HM是由钨(W)及硅(Si)形成的非晶膜。
通常情况下,硅化钨的膜可通过化学气相沉积(CVD)法来形成,该膜中的硅化钨的组成为WSi2。由这样的组成的硅化钨形成的膜包含金属晶体。因而,在晶界处针对等离子蚀刻的耐性低,存在晶界的部分处被快速蚀刻。另一方面,由于硬掩模HM为非晶膜,因此实质上没有晶界。因而,硬掩模HM针对等离子蚀刻具有较高的耐性。
在一个实施方式中,硬掩模HM的表面中的钨浓度与硅浓度之比处于以钨浓度35at.%与硅浓度65at.%规定的比和以钨浓度50at.%与硅浓度50at.%规定的比之间的范围内。如果硬掩模HM的表面中的钨浓度为50at.%以下,则硬掩模HM内基本上不存在钨晶体。因而,可提供针对等离子蚀刻具有更高的耐性的硬掩模HM。另外,由于硬掩模HM为含硅膜SF的蚀刻用的掩模,因此,需要针对硅的蚀刻具有耐性。如果硬掩模HM的表面中的硅浓度为65at.%以下,则硬掩模HM针对含硅膜SF的蚀刻具有更高的耐性。需要说明的是,对于硬掩模HM的表面中的钨浓度和硅浓度,可以在该表面于空气环境下氧化后通过X射线光电子能谱法来测定。
由于相对于硬掩模HM的表面而言内侧的该硬掩模内部没有发生氧化,因此,硬掩模HM的内部的钨浓度与硬掩模HM的表面中的钨浓度不同。另外,硬掩模HM的内部中的硅浓度与硬掩模HM的表面中的硅浓度不同。然而,可以将硬掩模HM的表面中的浓度转换成硬掩模HM的内部中的浓度。可以使用函数来进行浓度的转换。该函数可通过实验来求出,作为表示多个样品的硬掩模HM的表面中的浓度与内部中的浓度的对应关系的函数来求出。当使用该函数对既定上述的硬掩模HM的表面中的钨浓度与硅浓度之比的上限和下限的各浓度进行转换时,硬掩模HM的内部中的钨浓度与硅浓度之比处于以钨浓度59at.%与硅浓度41at.%规定的比和以钨浓度70.5at.%与硅浓度29.5at.%规定的比的范围内。
在另一个实施方式中,相对于硬掩模HM的表面而言内侧的该硬掩模HM的内部中的钨浓度和硅浓度之比处于以钨浓度50at.%与硅浓度50at.%规定的比和以钨浓度79.4at.%与硅浓度20.6at.%规定的比的范围内。需要说明的是,对于硬掩模HM的内部中的钨浓度及硅浓度,在通过溅射对硬掩模HM进行蚀刻后,通过X射线光电子能谱法进行测定。在进行通过溅射的蚀刻与通过X射线光电子能谱法的测定之间,硬掩模HM维持在真空环境下以使其不曝露在空气中。
在通过溅射成膜的硬掩模HM的内部,如果钨浓度为79.4at.%以下,则硬掩模HM成为非晶膜。另外,在含硅膜SF的等离子蚀刻后,为了通过湿式蚀刻针对含硅膜SF选择性地去除硬掩模HM,需要使硬掩模HM的内部中的钨浓度为50at.%以上。因而,能够使该实施方式的硬掩模HM针对等离子蚀刻具有较高的耐性,并且在含硅膜SF的蚀刻后通过湿式蚀刻针对含硅膜SF选择性地去除。需要说明的是,如果以该硬掩模HM的膜密度的范围表示硬掩模HM的内部中的钨浓度与硅浓度之比的上述范围,则为10.428g/cc以上且17.3g/cc以下。硬掩模HM的膜密度能够通过X射线反射率测定法来求出。
下面,对制造硬掩模的方法的一个实施方式进行说明。图2是表示形成一个实施方式的硬掩模的方法的流程图。在图2所示的方法MT中,首先,执行工序ST1。在工序ST1中,在成膜装置的腔室主体内,准备具有含硅膜SF的被加工物W。
图3是表示能够用于图2所示的方法的成膜装置的一个例子的图。图3所示的成膜装置10是通过溅射进行成膜的装置。成膜装置10具备腔室主体12。腔室主体12具有大致筒形状。腔室主体12提供其内部空间作为腔室12c。腔室主体12例如由铝之类的导体形成。腔室主体12连接于接地电位。
在腔室主体12的底部,通过适配器14a连接有用于对腔室12c进行减压的排气装置14。排气装置14包含压力控制器、以及干泵和/或涡轮分子泵之类的减压泵。另外,在腔室主体12的侧壁,形成有用于向腔室12c内搬入被加工物W、及从腔室12c中搬出被加工物W的开口12t。该开口12t能够通过闸阀12g来开关。
在腔室主体12上设有端口12p。端口12p提供用于将气体导入腔室主体12中的流路。气体供给部连接于该端口12p。气体通过端口12p由气体供给部供给至腔室12c。供给至腔室12c的气体可以是惰性气体或氮气之类的非活性气体。
在腔室12c内设置有平台16。平台16的构成是支撑配置在其上的被加工物W。平台16可以具有保持被加工物W的静电卡盘。另外,平台16可以具有加热器之类的温度调节机构。
平台16连接于驱动机构18。驱动机构18包含支撑轴18a及驱动装置18b。支撑轴18a从平台16的正下方穿过腔室主体12的底部延伸至腔室主体12的外部。支撑轴18a的中心轴线与沿垂直方向延伸的轴线AX一致。在该支撑轴18a与腔室主体12的底部之间设置有密封部件40。密封部件40以使支撑轴18a能够旋转及上下移动的方式密封腔室主体12的底部与支撑轴18a之间的空间。这样的密封部件40可以是例如磁性流体密封件。
在支撑轴18a的一端结合平台16,且在该支撑轴18a的另一端连接驱动装置18b。驱动装置18b产生用于使支撑轴18a旋转及上下移动的驱动力。通过使支撑轴18a旋转,平台16围绕轴线AX中心旋转,且随着支撑轴18a上下移动,从而平台16上下移动。
在腔室主体12的顶部安装有支架20及支架22。支架20及支架22由金属形成。支架20通过绝缘性部件24支撑于腔室主体12的顶部。支架22通过绝缘性部件26支撑于腔室主体12的顶部。支架20保持靶28(第1靶),且支架22保持靶30(第2靶)。
支架20及支架22分别保持靶28及靶30,以使靶28及靶30相对包含轴线AX的虚拟平面基本对称地配置。另外,支架20及支架22分别保持靶28及靶30,以使靶28及靶30具有随着向上移动而接近轴线AX的倾斜。
电源32电连接在支架20上。电源32产生施加于支架20的电压。来自电源32的电压通过支架20施加于靶28。电源32可以是直流电源,也可以是高频电源。当电源32为高频电源时,该电源32通过用于使其负荷侧的阻抗与耦合点接近或一致的耦合器连接在支架20上。
电源34电连接在支架22上。电源34产生施加于支架22的电压。来自电源34的电压通过支架22施加于靶30。电源34可以是直流电源,也可以是高频电源。当电源34为高频电源时,该电源34通过用于使其负荷侧的阻抗与耦合点接近或一致的耦合器连接在支架22上。
成膜装置10还可以具备阴极磁体36及阴极磁体38。阴极磁体36以使其通过支架20与靶28对置的方式设置在腔室主体12的外侧。阴极磁体38以使其通过支架22与靶30对置的方式设置在腔室主体12的外侧。阴极磁体36及阴极磁体38上分别连接有磁体驱动部36a及磁体驱动部38a。
在该成膜装置10中成膜时,被加工物W被搬入腔室主体12内,该被加工物W被载置于平台16上并由该平台16支撑。然后,通过驱动机构18调节平台16的垂直方向的位置,且平台16围绕轴线AX中心旋转。需要说明的是,在进行成膜期间,持续进行平台16的旋转。接着,气体由气体供给部供给至腔室12c,且通过排气装置14对腔室12c进行减压。然后,通过电源32及电源34对靶28及靶30施加电压。另外,由磁体驱动部36a及磁体驱动部38a驱动阴极磁体36及阴极磁体38。由此,等离子集中在靶28及靶30的附近。然后,通过使等离子中的正离子碰撞靶28及靶30,从靶28及靶30中释放出各自的构成物质。释放出的构成物质沉积在被加工物W上。由此,在被加工物W上形成膜。
在一个实施方式中,靶28及靶30分别为含有钨和硅的靶。对于该实施方式的靶28及靶30,以使形成于被加工物W上的膜成为包含钨和硅的非晶膜的方式调节钨浓度及硅浓度。在一个实施方式中,靶28及靶30中的钨浓度与硅浓度之比处于以钨浓度59at.%与硅浓度41at.%规定的比和以钨浓度70.5at.%与硅浓度29.5at.%规定的比之间的范围内。在另一个实施方式中,靶28及靶30中的钨浓度与硅浓度之比处于以钨浓度50at.%与硅浓度50at.%规定的比和以钨浓度79.4at.%和硅浓度20.5at.%规定的比之间的范围内。
在成膜装置10中使用的靶为含有钨和硅的靶的情况下,靶28及靶30中至少一个靶可以用于成膜。在靶28及靶30中仅一个靶用于成膜的情况下,仅对保持这一个靶的支架施加电压。另外,仅对应于这一个靶的阴极磁体由对应的磁体驱动部驱动。
在另一个实施方式中,靶28由钨形成,且靶30由硅形成。在该实施方式中,靶28及靶30两者用于成膜。另外,调节施加于靶28的电压及施加于靶30的电压,以使含有钨和硅的非晶膜形成于被加工物W上。
具体而言,调节施加于靶28的电压和施加于靶30的电压,以使硬掩模HM的表面中的钨浓度与硅浓度之比处于以钨浓度35at.%与硅浓度65at.%规定的比和以钨浓度50at.%与硅浓度50at.%规定的比的范围内。换言之,调节施加于靶28的电压和施加于靶30的电压,以使硬掩模HM的内部中的钨浓度与硅浓度之比处于以钨浓度59at.%与硅浓度41at.%规定的比和以钨浓度70.5at.%与硅浓度29.5at.%规定的比之间的范围内。
在另一个例子中,调节施加于靶28的电压和施加于靶30的电压,以使硬掩模HM的内部中的钨浓度与硅浓度之比处于以钨浓度50at.%与硅浓度50at.%规定的比和以钨浓度79.4at.%与硅浓度20.6at.%规定的比之间的范围内。
下面,以使用成膜装置10的情况为例,对方法MT进行说明。在工序ST1中,在成膜装置10的腔室主体12内,准备具有含硅膜SF的被加工物W。在工序ST1中,被加工物W被搬入腔室主体12内,被载置于平台16上。
在接下来的工序ST2中,在含硅膜SF上成膜为硬掩模HM。在工序ST2中,通过驱动机构18调节平台16的垂直方向的位置,且平台16围绕轴线AX中心旋转。接着,气体由气体供给部供给至腔室12c,且通过排气装置14对腔室12c进行减压。
在成膜装置10中使用的靶为含有钨和硅的靶的情况下,在工序ST2中,靶28及靶30中至少一个靶可以用于成膜。在靶28及靶30中仅一个靶用于成膜的情况下,在工序ST2中,仅对保持这一个靶的支架施加电压。另外,只有对应于这一个靶的阴极磁体由对应的磁体驱动部驱动。
在靶28由钨形成、且靶30由硅形成的情况下,在工序ST2中,对靶28及靶30两者施加电压。另外,阴极磁体36由磁体驱动部36a驱动、且阴极磁体38由磁体驱动部38a驱动。需要说明的是,调节通过电源32施加于靶28的电压及通过电源34施加于靶30的电压,以使含有钨和硅的非晶膜形成于被加工物W上。
通过执行工序ST2,在被加工物W上形成包含钨和硅的非晶膜即硬掩模HM。在接下来的工序ST3中,在硬掩模HM上形成图案。工序ST3可以通过光刻法及等离子蚀刻来实现。
下面,对为了评价硬掩模HM而进行的实验进行说明。在第1实验中,形成钨浓度与硅浓度之比不同的多个硬掩模,通过X射线衍射法对这多个硬掩模表面进行分析。图4是表示第1实验的结果的图表,表示钨浓度与硅浓度之比不同的多个硬掩模通过X射线衍射法测定的分析结果。在图4中,横坐标表示衍射角2θ、且纵坐标表示Log强度。图4所示的钨浓度及硅浓度为硬掩模表面中的钨浓度及硅浓度。如图4所示,在硬掩模表面中的钨浓度大于50%的情况下,可观察到晶面的衍射峰,可确认硬掩模中存在金属晶体。另一方面,在硬掩模表面中的钨浓度为50%以下的情况下,基本上观察不到晶面的衍射峰,因而,可确认硬掩模中基本上不存在金属晶体。
另外,在第2实验中,形成钨浓度与硅浓度之比不同的多个硬掩模,通过X射线衍射法对这多个硬掩模内部进行分析。即,在真空环境下,对多个硬掩模分别进行溅射,对由此露出的内部通过X射线衍射法进行分析。在第2实验的X射线衍射法中,通过2θ-ω扫描,获得多个硬掩模各自的内部的X射线衍射谱图。图5是表示钨浓度与硅浓度之比不同的多个硬掩模通过X射线衍射法测定的其它分析结果的图表,表示第2实验的结果。在图5中,横坐标表示衍射角2θ-ω、且纵坐标表示Log强度。图5所示的钨浓度为硬掩模内部中的钨浓度。需要说明的是,各硬掩模内部中的浓度的剩余部分为硅浓度。如图5所示,在硬掩模内部中的钨浓度大于79.4%的情况下,可观察到晶面的衍射峰,可确认硬掩模中存在金属晶体。另一方面,在硬掩模内部的钨浓度为79.4%以下的情况下,基本上观察不到晶面的衍射峰,因而,可确认硬掩模中基本上不存在金属晶体。
以上对各种实施方式进行了说明,但并不限定于上述的实施方式而可以构成各种变化方式。例如,上述的成膜装置10是利用两个靶的成膜装置,而在方法MT中利用的靶含有钨和硅的情况下,方法MT中利用的成膜装置也可以是具备单个靶用的单个支架、单个电源、单个阴极磁体、及单个磁体驱动部的成膜装置。
附图标记说明
10…成膜装置、12…腔室主体、16…平台、20、22…支架、28、30…靶、32、34…电源、W…被加工物、SF…含硅膜、HM…硬掩模。

Claims (13)

1.一种硬掩模,其是在含硅膜上形成的等离子蚀刻用的硬掩模,包含钨和硅、且为非晶膜。
2.根据权利要求1所述的硬掩模,其中,该硬掩模表面中的所述钨浓度与所述硅浓度之比处于以钨浓度35at.%与硅浓度65at.%规定的比和以钨浓度50at.%与硅浓度50at.%规定的比之间的范围内。
3.根据权利要求1所述的硬掩模,其中,相对于该硬掩模表面而言内侧的该硬掩模内部中的所述钨浓度与所述硅浓度之比处于以钨浓度59at.%与硅浓度41at.%规定的比和以钨浓度70.5at.%与硅浓度29.5at.%规定的比之间的范围内。
4.根据权利要求1所述的硬掩模,其中,相对于该硬掩模表面而言内侧的该硬掩模内部中的所述钨浓度与所述硅浓度之比处于以钨浓度50at.%与硅浓度50at.%规定的比和以钨浓度79.4at.%与硅浓度20.6at.%规定的比之间的范围内。
5.根据权利要求1所述的硬掩模,其中,该硬掩模的膜密度为10.428g/cc以上且17.3g/cc以下。
6.一种制造硬掩模的方法,其包括如下工序:
在成膜装置的腔室主体内,准备具有含硅膜的被加工物的工序;和,
使用所述成膜装置,通过溅射在所述含硅膜上形成硬掩模的工序,所述硬掩模包含钨和硅、且为非晶膜。
7.根据权利要求6所述的方法,其中,在所述成膜装置中,使用含有钨和硅的靶来形成所述硬掩模。
8.根据权利要求7所述的方法,其中,所述靶中的所述钨浓度与所述硅浓度之比处于以钨浓度59at.%与硅浓度41at.%规定的比和以钨浓度70.5at.%与硅浓度29.5at.%规定的比之间的范围内。
9.根据权利要求7所述的方法,其中,所述靶中的所述钨浓度与所述硅浓度之比处于以钨浓度50at.%与硅浓度50at.%规定的比和以钨浓度79.4at.%与硅浓度20.6at.%规定的比之间的范围内。
10.根据权利要求6所述的方法,其中,使用由钨形成的第1靶及由硅形成的第2靶,在所述成膜装置中形成所述硬掩模。
11.根据权利要求10所述的方法,其中,调节施加于所述第1靶的电压与施加于所述第2靶的电压,以使所述硬掩模表面的所述钨浓度与所述硅浓度之比处于以钨浓度35at.%与硅浓度65at.%规定的比和以钨浓度50at.%与硅浓度50at.%规定的比之间的范围内。
12.根据权利要求10所述的方法,其中,调节施加于所述第1靶的电压与施加于所述第2靶的电压,以使相对于所述硬掩模表面而言内侧的硬掩模内部中的所述钨浓度与所述硅浓度之比处于以钨浓度59at.%与硅浓度41at.%规定的比和以钨浓度70.5at.%与硅浓度29.5at.%规定的比之间的范围内。
13.根据权利要求10所述的方法,其中,调节施加于所述第1靶的电压与施加于所述第2靶的电压,以使相对于所述硬掩模表面而言内侧的硬掩模内部中的所述钨浓度与所述硅浓度之比处于以钨浓度50at.%与硅浓度50at.%规定的比和以钨浓度79.4at.%与硅浓度20.6at.%规定的比之间的范围内。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7402715B2 (ja) * 2020-03-06 2023-12-21 東京エレクトロン株式会社 ウエハを処理する方法
KR20230040358A (ko) 2020-07-20 2023-03-22 도쿄엘렉트론가부시키가이샤 에칭 방법 및 에칭 장치
KR20230118568A (ko) * 2020-12-10 2023-08-11 도쿄엘렉트론가부시키가이샤 플라즈마 처리 방법 및 플라즈마 처리 장치

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5013682A (en) * 1986-10-22 1991-05-07 Texas Instruments Incorporated Method for selective epitaxy using a WSI mask
US5229323A (en) * 1987-08-21 1993-07-20 Kabushiki Kaisha Toshiba Method for manufacturing a semiconductor device with Schottky electrodes
JP2638573B2 (ja) * 1995-06-26 1997-08-06 日本電気株式会社 半導体装置の製造方法
JP3296281B2 (ja) * 1998-01-22 2002-06-24 日本電気株式会社 スパッタリング装置及びスパッタリング方法
KR100297738B1 (ko) * 1999-10-07 2001-11-02 윤종용 챔퍼가 형성된 금속 실리사이드층을 갖춘 반도체소자의 제조방법
US6759683B1 (en) * 2001-08-27 2004-07-06 The United States Of America As Represented By The Secretary Of The Army Formulation and fabrication of an improved Ni based composite Ohmic contact to n-SiC for high temperature and high power device applications
FR2836597B1 (fr) 2002-02-27 2005-03-04 Memscap Micro-composant electronique incorporant une structure capacitive, et procede de realisation
FR2834387B1 (fr) 2001-12-31 2004-02-27 Memscap Composant electronique incorporant un circuit integre et un micro-condensateur
JP4128509B2 (ja) 2003-09-26 2008-07-30 Tdk株式会社 情報記録媒体製造方法
JP2005150403A (ja) 2003-11-14 2005-06-09 Fujitsu Ltd 半導体装置の製造方法
KR100704470B1 (ko) * 2004-07-29 2007-04-10 주식회사 하이닉스반도체 비결정성 탄소막을 희생 하드마스크로 이용하는반도체소자 제조 방법
JP4725451B2 (ja) * 2006-03-27 2011-07-13 ヤマハ株式会社 絶縁ゲート型電界効果トランジスタの製法
WO2009087846A1 (ja) * 2008-01-09 2009-07-16 Renesas Technology Corp. 半導体装置の製造方法
JP5465958B2 (ja) 2009-09-01 2014-04-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN110673435B (zh) * 2013-01-15 2023-04-21 Hoya株式会社 掩膜板坯料、相移掩膜板及半导体器件的制造方法
US20140363942A1 (en) * 2013-06-11 2014-12-11 Intermolecular Inc. Method for forming a low resistivity tungsten silicide layer for metal gate stack applications
JP6356029B2 (ja) * 2014-09-25 2018-07-11 東京エレクトロン株式会社 メタルハードマスクおよびその製造方法

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