JP6356029B2 - メタルハードマスクおよびその製造方法 - Google Patents

メタルハードマスクおよびその製造方法 Download PDF

Info

Publication number
JP6356029B2
JP6356029B2 JP2014194963A JP2014194963A JP6356029B2 JP 6356029 B2 JP6356029 B2 JP 6356029B2 JP 2014194963 A JP2014194963 A JP 2014194963A JP 2014194963 A JP2014194963 A JP 2014194963A JP 6356029 B2 JP6356029 B2 JP 6356029B2
Authority
JP
Japan
Prior art keywords
film
hard mask
metal
metal hard
amorphous alloy
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2014194963A
Other languages
English (en)
Other versions
JP2016066717A (ja
Inventor
裕樹 菊地
裕樹 菊地
洋之 永井
洋之 永井
良浩 廣田
良浩 廣田
鈴木　幹夫
幹夫 鈴木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Priority to JP2014194963A priority Critical patent/JP6356029B2/ja
Priority to KR1020177010914A priority patent/KR101923841B1/ko
Priority to PCT/JP2015/069900 priority patent/WO2016047245A1/ja
Priority to US15/513,718 priority patent/US20170287727A1/en
Priority to TW104130606A priority patent/TWI669756B/zh
Publication of JP2016066717A publication Critical patent/JP2016066717A/ja
Application granted granted Critical
Publication of JP6356029B2 publication Critical patent/JP6356029B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/14—Metallic material, boron or silicon
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/14—Metallic material, boron or silicon
    • C23C14/18—Metallic material, boron or silicon on other inorganic substrates
    • C23C14/185—Metallic material, boron or silicon on other inorganic substrates by cathodic sputtering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Mechanical Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Physical Vapour Deposition (AREA)

Description

本発明は、層間絶縁膜等をエッチングする際に用いるメタルハードマスクおよびその製造方法に関する。
半導体デバイスの製造プロセスにおいては、所定の膜をプラズマエッチングによりトレンチやホール等に加工する工程が存在し、エッチングの際のマスクとしては、従来からレジストマスクが用いられている。しかしながら、パターンの微細化にともないレジストマスクの材料がエッチングガスやプラズマに対する耐性が低いものとなっており、エッチング終了時までパターンを維持することが困難となっている。そこで、エッチングによりレジストマスクのパターンをメタルハードマスク層に転写して形成されるメタルハードマスクが用いられるようになっている。
配線パターン形成時の層間絶縁膜のエッチングには、メタルハードマスクとして、硬くエッチング耐性の高いＴｉＮ膜が用いられている（例えば特許文献１）。
特開２０１３−９８１９３号公報
しかしながら、ＴｉＮ膜は高い膜ストレスを有するため、配線パターン形成時の層間絶縁膜エッチング後において、配線のゆがみ（ｗｉｇｇｌｉｎｇ）の原因となる。このような配線のゆがみは、デバイスのスケーリング（微細化）にともなって細配線化することや、半導体デバイスの高速化のために、層間絶縁膜として誘電率がより小さく強度も低いポーラス低誘電率膜（Ｌｏｗ−ｋ膜）を用いることによって顕著になっており、膜ストレスが小さいメタルハードマスクが強く求められている。
したがって、本発明は、膜ストレスが小さいメタルハードマスクおよびその製造方法を提供することを課題とする。
上記課題を解決するため、本発明は、被処理体に存在するエッチング対象膜としての層間絶縁膜であるポーラスＬｏｗ−ｋ膜をエッチングするためのメタルハードマスクであって、薄膜形成技術で形成された膜ストレスの絶対値が１００ＭＰａ以下のアモルファス合金膜からなることを特徴とするメタルハードマスクを提供する。
また、本発明は、被処理体に存在するエッチング対象膜としての層間絶縁膜であるポーラスＬｏｗ−ｋ膜をエッチングするためのメタルハードマスクの製造方法であって、エッチング対象膜の上に薄膜形成技術により膜ストレスの絶対値が１００ＭＰａ以下のアモルファス合金膜を成膜することと、前記低膜ストレスのアモルファス合金膜をパターン化してメタルハードマスクを得ることとを含むメタルハードマスクの製造方法を提供する。
本発明において、前記薄膜形成技術として物理蒸着法を用いることが好ましく、その中でスパッタリングを好適に用いることができる。
前記アモルファス合金膜は、二種類の金属元素からなり、各金属元素単独で得られる結晶構造どうしが異なる組み合わせであることが好ましく、Ａｌ−Ｓｉ、Ｓｉ−Ｔｉ、Ｎｂ−Ｎｉ、Ｔａ−Ｚｒ、Ｔｉ−Ｗ、およびＺｒ−Ｗからなる群から選択される合金からなることが好ましい。
本発明によれば、メタルハードマスクとして、薄膜形成技術により成膜されたアモルファス合金膜を用いることにより、ＴｉＮ膜のような結晶性の膜を用いた場合に比較して膜ストレスを著しく低くすることができる。このため、被エッチング対象膜としてポーラスＬｏｗ−ｋ膜のような強度の低いものを用いた場合でも、配線のゆがみ（ｗｉｇｇｌｉｎｇ）を低減することができる。
本発明の一実施形態に係るメタルハードマスクの適用例を示す断面図である。 メタルハードマスクとしてＴｉＮ膜を用い、エッチング対象である層間絶縁膜としてポーラスＬｏｗ−ｋ膜を用いた場合の配線のゆがみ（ｗｉｇｇｌｉｎｇ）を示す平面図である。 メタルハードマスクを構成するアモルファス合金膜を成膜する成膜装置の一例であるマグネトロンスパッタリング装置の概略構成を示す断面図である。 メタルハードマスクとしてＴｉＮ膜を用いた場合とアモルファス合金膜を用いた場合とでＬＥＲを比較して示す平面図である。 実験例に用いた試料の構成を示す図である。 評価金属膜としてＰＶＤ−Ａｌ２０Ｓｉ８０を用いた場合のＸＲＤスペクトルを示す図である。 評価金属膜としてＰＶＤ−Ｓｉ１５Ｔｉ８５を用いた場合のＸＲＤスペクトルを示す図である。 評価金属膜としてＰＶＤ−Ｎｂ４５Ｎｉ５５を用いた場合のＸＲＤスペクトルを示す図である。 評価金属膜としてＰＶＤ−Ｔａ５０Ｚｒ５０を用いた場合のＸＲＤスペクトルを示す図である。 実験例における各評価金属膜の膜ストレスを測定した結果を示す図である。 実験例における各試料の評価合金膜をエッチングした結果を示す図である。
以下、添付図面を参照して本発明の実施形態について具体的に説明する。
＜メタルハードマスクの適用例＞
図１は本発明の一実施形態に係るメタルハードマスクの適用例を示す断面図である。
ここでは、本実施形態に係るメタルハードマスクを、層間絶縁膜をプラズマエッチングするためのマスクとして用いる。本実施形態では、図１（ａ）に示すように、被処理体として、Ｓｉ基体１００に形成された下部構造１０１（詳細は省略）の上に層間絶縁膜１０２が形成され、その上に所定パターンに形成された本実施形態のメタルハードマスク１０３を形成した半導体ウエハＷを準備する。そして、図１（ｂ）に示すように、メタルハードマスク１０３をマスクとして層間絶縁膜１０２をプラズマエッチングし、層間絶縁膜１０２に所定パターンの凹部としてトレンチ１０４を形成する。
デュアルダマシン法を適用する場合には、トレンチ１０４の底部にビアホールを形成するが、その場合には、所定のマスクによりビアホール（図示せず）を形成してからトレンチ１０４を形成してもよいし、トレンチ１０４を形成した後にビアホールを形成してもよい。
また、層間絶縁膜１０２とメタルハードマスク１０３との間に、エッチングによりメタルハードマスク１０３が消失することによる層間絶縁膜１０２の不所望のエッチングを防ぐためのバッファ膜を形成してもよい。
＜メタルハードマスクを構成する合金膜＞
メタルハードマスク１０３は、パターン化されたアモルファス合金膜からなる。メタルハードマスク１０３は、薄膜形成技術により膜形成した後、適宜の方法でパターン化することにより形成される。パターン化の手法としては、例えば、フォトリソグラフィーによりパターンが形成されたフォトレジストをマスクとしてプラズマエッチングすることを挙げることができる。
本実施形態において、アモルファス合金膜とは、２種類以上の金属元素からなり、明確な結晶性を有しない合金膜を意味する。一部に非常に微細な結晶が存在していても本実施形態のアモルファス合金膜に含まれるものとする。具体的には、本実施形態では、１００ｎｍ以上の膜厚で成膜した場合に、２θ法Ｘ線回折スペクトル（ＸＲＤ）において、ＪＣＰＤＳ等のデータベースと比較し、構成元素の回折ピーク、および結晶化合金や金属間化合物として同定できる回折ピークが存在しない場合、または、このような回折ピークが存在していても、ピークがわずかであるか、２θ法Ｘ線回折スペクトル（ＸＲＤ）において、２θ＝３０〜５０°に発現する元素帰属することができない幅広いピーク（一般的にハローピークと呼ばれるアモルファスに特徴的に現れるスペクトル）が存在する場合は本実施形態でいうアモルファス合金膜である。
従来は、メタルハードマスクとしてＴｉＮ膜が多用されていたが、ＴｉＮ膜は高い膜ストレスを有するため、配線パターン形成時の層間絶縁膜エッチング後において、配線のゆがみ（ｗｉｇｇｌｉｎｇ）が生じていた。配線のゆがみは、特に、デバイスのスケーリング（微細化）にともなって細配線化し、さらにデバイスの高速化の観点から、層間絶縁膜として誘電率が小さく強度も低いポーラスＬｏｗ−ｋ膜を用いることによって、図２に示すように顕著なものとなる。
このようなＴｉＮ膜のストレスは、ＴｉＮ膜が明確な結晶であることに起因して発生する。つまりＴｉＮ膜はある程度成長した複数の結晶を有する多結晶体であり、そのため結晶の粒界で膜ストレスが発生する。そして、このような膜ストレスは結晶が大きいほど顕著になることが判明した。このような事実から、膜ストレスを小さくするには、結晶粒の大きさを小さくすること、究極的には結晶粒界をなくすことが有効であることが見出された。このため、本実施形態では、このような結晶粒界が基本的に存在しないアモルファス合金膜をメタルハードマスクとして用いる。これにより、メタルハードマスクの結晶に起因した膜ストレスを著しく低減することが可能となる。
また、メタルハードマスクは、下地膜へのマスクパターンの転写性が求められるため、エッチング対象膜とのエッチング選択比（下地膜に対してエッチングされ難いこと）が求められるが、本実施形態のアモルファス合金膜として、通常のプラズマエッチングにおいてＴｉＮ膜よりもエッチングされ難いものを得ることができ、エッチング対象膜であるＬｏｗ−ｋ膜等の層間絶縁膜とのエッチング選択比を十分に高くすることができる。
本実施形態のメタルハードマスクに用いるアモルファス合金膜としては、Ａ元素、Ｂ元素の二種類の金属元素からなる合金膜であって、各金属元素単独で得られる結晶構造どうしが異なる組み合わせであることが好ましい。これにより、格子定数の不一致等が生じて容易にアモルファス化すると考えられる。
単一金属の結晶構造としては、立方晶（ｃｕｂｉｃ）系、六方晶（ｈｅｘａｇｏｎａｌ）系、正方晶（ｔｅｔｒａｇｏｎａｌ）系が主なものであり、基本的な単位格子として、立方晶系の体心立方格子（ｂｃｃ）および面心立方格子（ｆｃｃ）、六方晶系の最密六方格子（ｈｃｐ）が挙げられる。結晶構造がｂｃｃの金属としては、α−Ｆｅ、Ｗ、Ｍｏ、Ｎｂ、Ｃｒ等を挙げることができる。また結晶構造がｆｃｃの金属としては、Ａｕ、Ａｇ、Ｃｕ、Ｎｉ、Ａｌ等を挙げることができる。さらに結晶構造がｈｃｐの金属としては、Ｚｒ、Ｍｇ、Ｔｉなどを挙げることができる。これら構造以外の金属としては、Ｓｉ、Ｔａを挙げることができる。Ｓｉはｃｕｂｉｃ系であるが、ｂｃｃ、ｆｃｃ以外の構造（ダイアモンド構造）である。また、Ｔａはｂｃｃ＋ｔｅｔｒａｇｏｎａｌである。
これらの金属元素のうち、結晶構造が異なる結果アモルファス合金膜が得られやすく、かつメタルハードマスクに好適である組み合わせの合金としては、以下のものを例示することができる。
Ａｌ−Ｓｉ（ｆｃｃと他のｃｕｂｉｃとの組み合わせ）
Ｓｉ−Ｔｉ（他のｃｕｂｉｃとｈｃｐとの組み合わせ）
Ｎｂ−Ｎｉ（ｂｃｃとｆｃｃとの組み合わせ）
Ｔａ−Ｚｒ（ｂｃｃ＋ｔｅｔｒａｇｏｎａｌとｈｃｐとの組み合わせ）
Ｔｉ−Ｗ（ｈｃｐとｂｃｃとの組み合わせ）
Ｚｒ−Ｗ（ｈｃｐとｂｃｃとの組み合わせ）
なお、同じｂｃｃ構造どうしのＣｒ−Ｗの場合は、アモルファス合金を作製できないことが判明した。
アモルファス合金膜を作製するための指標としては、その他に、従来の急冷法によるアモルファス合金の作製の際の条件である、元素Ａ、Ｂのそれぞれの原子半径が１２％以上異なることや、合金の自由エネルギーが元素Ａ、元素Ｂの単独の自由エネルギーよりも低くなる元素の組み合わせであることといったことを挙げることもできる。
アモルファス合金を得るための合金の組成比は特に限定されないが、合金ごとに二元状態図や文献の記載等を考慮すると、上記Ａｌ−ＳｉではＳｉが１０〜９０ａｔ．％の範囲が好ましく、Ｓｉ−ＴｉではＴｉが８０〜９５ａｔ．％の範囲が好ましく、Ｎｂ−ＮｉではＮｉが５１〜６８ａｔ．％の範囲が好ましく、Ｔａ−ＺｒではＺｒが３６〜５３ａｔ．％の範囲が好ましく、Ｔｉ−ＷではＷが２８〜７８ａｔ．％の範囲が好ましく、Ｚｒ−ＷではＷが２３〜７８ａｔ．％の範囲が好ましい。
＜成膜手法＞
メタルハードマスク１０３を構成するアモルファス合金膜を形成するためには薄膜形成技術を用いるが、成膜時に加熱すると結晶化しやすいため、加熱しない成膜法を用いることが好ましく、そのような観点から物理蒸着法（ＰＶＤ法）を好適に用いることができる。ＰＶＤ法としては、スパッタリング、真空蒸着、イオンプレーティング等があるが、スパッタリング、例えばマグネトロンスパッタリングを好適に用いることができる。
図３にマグネトロンスパッタリング装置の概略構成を示す。マグネトロンスパッタ装置は、処理容器１を有し、処理容器１内には被処理体である半導体ウエハＷを載置する載置台２が設けられている。処理容器１の上部は開口部１ａとなっており、処理容器１の上端には円環状のリッド１ｂが形成されている。リッド１ｂ上には絶縁部材５を介して開口部１ａを塞ぐように、導電性のターゲット支持部材４が設けられており、ターゲット支持部材４の下面には、得ようとするアモルファス合金膜の組成を有するターゲット３が支持されている。ターゲット支持部材４には直流電源６が接続されており、直流電源６からターゲット支持部材４を介してターゲット３に負の直流電圧が印加されるようになっている。ターゲット支持部材４の上方にはマグネット７が設けられており、マグネット７はモータ８により水平に回転するようになっている。処理容器１の側壁上部には、処理容器１内にガス導入ノズル９が挿入されており、ガス導入ノズル９はガス供給管１０を介してＡｒガス供給源１１に接続されていて、Ａｒガス供給源１１からガス供給管１０およびガス導入ノズル９を介して処理容器１内にＡｒガスが導入可能となっている。また、処理容器１の側壁下部には、排気配管１２が接続されており、真空ポンプ１３により排気配管１２を介して処理容器１内が真空排気されるようになっている。
このように構成されるマグネトロンスパッタ装置においては、載置台２上に半導体ウエハＷを載置した状態で、真空ポンプ１３により処理容器１内を排気しつつ、Ａｒガス供給源１１からＡｒガスを処理容器１内に供給して、処理容器１内を所定の真空雰囲気とする。その状態で、マグネット７を回転させて水平磁界を形成しつつ、直流電源６からターゲット３に負の直流電圧を印加する。ターゲット３に負の直流電圧を印加すると、それにより形成された電界によりＡｒガスが電離して電子を生成し、この電子が水平磁界と電界とによってドリフトし、高密度プラズマが形成される。そして、プラズマ中のＡｒイオンがターゲット３をスパッタして金属粒子を叩き出し、これにより叩き出された金属粒子が半導体ウエハＷの被エッチング膜（下地膜）上に堆積され、合金膜が成膜される。
成膜された合金膜がアモルファス合金膜となるためには、ウエハＷを室温（２５℃程度）に保持し、成膜圧力（処理容器内の圧力）が２Ｐａ以下、例えば０．５４Ｐａに保持することが好ましい。２．５Ｐａ以上では膜に粒界が発生するため、確実にアモルファス合金膜を形成する観点から圧力は重要なファクターである。放電を生じさせるための負の直流電圧は、絶対値で１５〜１８０Ｗが好ましく、例えば３０Ｗが用いられる。
＜実施形態の効果＞
このようにメタルハードマスクとして、薄膜形成技術、好適にはＰＶＤ法により成膜されたアモルファス合金膜を用いることにより、ＴｉＮ膜のような結晶性の膜を用いた場合に比較して膜ストレスを著しく低くすることができる。具体的には、ＴｉＮ膜では膜ストレスの絶対値が３００ＭＰａ〜３ＧＰａ程度であったものを、１００ＭＰａ以下に低減することができる。このため、被エッチング対象膜としてポーラスＬｏｗ−ｋ膜のような強度の低いものを用いた場合でも、配線のゆがみ（ｗｉｇｇｌｉｎｇ）を低減することができる。
本実施形態のアモルファス合金膜は、通常のプラズマエッチング条件でＴｉＮ膜よりもエッチングされ難く、エッチング対象膜である層間絶縁膜とのエッチング選択比を十分に高くすることができ、ＴｉＮ膜よりも薄膜化が可能であり、メタルハードマスクとしての転写性が良好である。
また、メタルハードマスクとしてＴｉＮ膜のように結晶粒界が存在するものを用いた場合には、図４（ａ）に示すように、粒界に沿ってエッチングされるため、配線（トレンチ）のＬＥＲ（Ｌｉｎｅ ｅｄｇｅ ｒｏｕｇｈｎｅｓｓ）が大きくなるが、アモルファス合金膜を用いた場合には、図４（ｂ）に示すように粒界が存在しないため、ＬＥＲを低減することができる。
＜実験例＞
次に、実験例について説明する。
ここでは、図５に示すように、Ｓｉ基体上にＳｉＯ２膜を１００ｎｍの厚さで形成し、その上に評価金属膜を所定の厚さで形成した試料を用いて実験した。評価金属膜としては、ＰＶＤ−Ａｌ２０Ｓｉ８０、ＰＶＤ−Ｓｉ１５Ｔｉ８５、ＰＶＤ−Ｔａ５０Ｚｒ５０、ＰＶＤ−Ｎｂ４５Ｎｉ５５、ＰＶＤ−ＴｉＮの５種類を用いた。
各評価金属膜の成膜は、マグネトロンスパッタ装置を用いて、成膜圧力：０．５４Ｐａ、基板温度：室温（２５℃）、放電条件：ＤＣ３０Ｗ、Ａｒガス流量：１６ｓｃｃｍの条件で行った。
（ＸＲＤ）
最初に、各評価金属膜のうち、ＰＶＤ−Ａｌ２０Ｓｉ８０、ＰＶＤ−Ｓｉ１５Ｔｉ８５、ＰＶＤ−Ｔａ５０Ｚｒ５０、ＰＶＤ−Ｎｂ４５Ｎｉ５５についてＸ線回折（ＸＲＤ）により結晶性を評価した。ここでは、ＣｕＫα線によるｏｕｔ−ｏｆ−ｐｌａｎｅ測定とｉｎ−Ｐｌａｎｅ測定を行った。各膜のＸＲＤスペクトルを図６〜９に示す。
ＰＶＤ−Ａｌ２０Ｓｉ８０については、膜厚が３４ｎｍおよび２０５ｎｍの膜について測定した。図６に示すように、いずれもＳｉに由来するピークが見られたが、他のピークは見られず、アモルファス合金膜が得られていることが確認された。
ＰＶＤ−Ｓｉ１５Ｔｉ８５については、膜厚が３６ｎｍおよび１７７ｎｍの膜について測定した。図７に示すように、Ｓｉに由来するピークが見られたが、膜厚が３６ｎｍの場合は他のピークは見られなかった。膜厚が１７７ｎｍでは結晶の存在を示すピークがわずかにみられ、一部が微細結晶（ｍｉｃｒｏｃｒｉｓｔａｌｌｉｎｅ）となっていることが示されているが、全体的にはほぼアモルファスであると考えられる。
ＰＶＤ−Ｎｂ４５Ｎｉ５５については、膜厚が４０ｎｍおよび１２５ｎｍの膜について測定した。図８に示すように、いずれも、Ｓｉに由来するピークが見られたが、他のピークとしてはアモルファスを示すハローピークのみであり、アモルファス合金膜が得られていることが確認された。
ＰＶＤ−Ｔａ５０Ｚｒ５０については、膜厚３６ｎｍの膜について測定した。図９に示すように、アモルファスを示すハローピークのみが見られ、アモルファス合金膜が得られていることが確認された。
（膜ストレス）
次に、各評価金属膜の膜ストレスを測定した。その結果を図１０に示す。図１０の縦軸は膜ストレスであり、プラス方向が圧縮ストレス、マイナス方向が引張ストレスであって、絶対値（ゼロからの距離）が膜ストレスの大きさである。また、各評価金属膜の値は、２つの試料の平均値である。
図１０に示すように、各評価金属膜の膜ストレスは、ＰＶＤ−Ａｌ２０Ｓｉ８０：−５５ＭＰａ、ＰＶＤ−Ｓｉ１５Ｔｉ８５：−２２ＭＰａ、ＰＶＤ−Ｔａ５０Ｚｒ５０：−７５ＭＰａ、ＰＶＤ−Ｎｂ４５Ｎｉ５５：４ＭＰａであったのに対し、ＰＶＤ−ＴｉＮは−３５０ＭＰａであった。このことから、従来メタルハードマスクとして用いられているＰＶＤ−ＴｉＮに比べて、アモルファス合金膜であるＰＶＤ−Ａｌ２０Ｓｉ８０、ＰＶＤ−Ｓｉ１５Ｔｉ８５、ＰＶＤ−Ｔａ５０Ｚｒ５０、ＰＶＤ−Ｎｂ４５Ｎｉ５５の膜ストレスが低く、これらアモルファス合金膜をメタルハードマスクとして用いることにより、配線のゆがみ（ｗｉｇｇｌｉｎｇ）を発生し難くできることが予想される。
（エッチング性）
次に、各試料について、平行平板型プラズマエッチング装置を用いて評価合金膜をエッチングした。エッチングは、一般的な、トレンチエッチング条件（圧力：３０Ｐａ、高周波電力：ＨＦのみ４００Ｗ、直流電圧：５０Ｖ、エッチングガス：Ｃ４Ｆ８、Ａｒ、Ｎ２、Ｏ２、エッチング時間：６０ｓｅｃ）、およびライナーエッチング条件（圧力：３０Ｐａ、高周波電力：ＨＦ１００Ｗ、ＬＦ５０Ｗ、直流電圧：５０Ｖ、エッチングガス：Ｃ４Ｆ８、Ａｒ、Ｎ２、Ｏ２、エッチング時間：６０ｓｅｃ）を用いて行った。その結果を図１１に示す。図１１において（ａ）はトレンチエッチング条件の結果であり、（ｂ）はライナーエッチング条件の結果である。
図１１に示すように、アモルファス合金膜であるＰＶＤ−Ａｌ２０Ｓｉ８０、ＰＶＤ−Ｓｉ１５Ｔｉ８５、ＰＶＤ−Ｔａ５０Ｚｒ５０、ＰＶＤ−Ｎｂ４５Ｎｉ５５は、いずれのエッチング条件においてもＰＶＤ−ＴｉＮよりもエッチングされ難いことが確認された。このことから、上記アモルファス合金膜は、メタルハードマスクとして用いた場合に、下地膜（被エッチング膜）とのエッチング選択比をＴｉＮ膜に比べて高くすることが可能であることが確認された。
＜他の適用＞
なお、本発明は、上記実施形態に限定されることなく種々変形可能である。例えば、上記実施形態では、層間絶縁膜をエッチングするためのメタルハードマスクを例にとって説明したが、これに限るものではない。
１；処理容器
２；載置台
３；ターゲット
６；直流電源
７；マグネット
９；ガス導入ノズル
１０；ガス供給配管
１１；Ａｒガス供給源
１２；排気配管
１３；真空ポンプ
１０２；層間絶縁膜
１０３；メタルハードマスク
１０４；トレンチ
Ｗ；半導体ウエハ

Claims (10)

  1. 被処理体に存在するエッチング対象膜としての層間絶縁膜であるポーラスＬｏｗ−ｋ膜をエッチングするためのメタルハードマスクであって、
    薄膜形成技術で形成された膜ストレスの絶対値が１００ＭＰａ以下のアモルファス合金膜からなることを特徴とするメタルハードマスク。
  2. 前記薄膜形成技術は、物理蒸着法であることを特徴とする請求項１に記載のメタルハードマスク。
  3. 物理蒸着法としてスパッタリングを用いることを特徴とする請求項２に記載のメタルハードマスク。
  4. 前記アモルファス合金膜は、二種類の金属元素からなり、各金属元素単独で得られる結晶構造どうしが異なる組み合わせであることを特徴とする請求項１から請求項３のいずれか１項に記載のメタルハードマスク。
  5. 前記アモルファス合金膜は、Ａｌ−Ｓｉ、Ｓｉ−Ｔｉ、Ｎｂ−Ｎｉ、Ｔａ−Ｚｒ、Ｔｉ−Ｗ、およびＺｒ−Ｗからなる群から選択される合金からなることを特徴とする請求項４に記載のメタルハードマスク。
  6. 被処理体に存在するエッチング対象膜としての層間絶縁膜であるポーラスＬｏｗ−ｋ膜をエッチングするためのメタルハードマスクの製造方法であって、
    エッチング対象膜の上に薄膜形成技術により膜ストレスの絶対値が１００ＭＰａ以下のアモルファス合金膜を成膜することと、
    前記低膜ストレスのアモルファス合金膜をパターン化してメタルハードマスクを得ることと
    を含むメタルハードマスクの製造方法。
  7. 前記薄膜形成技術は、物理蒸着法であることを特徴とする請求項６に記載のメタルハードマスクの製造方法。
  8. 物理蒸着法としてスパッタリングを用いることを特徴とする請求項７に記載のメタルハードマスクの製造方法。
  9. 前記アモルファス合金膜は、二種類の金属元素からなり、各金属元素単独で得られる結晶構造どうしが異なる組み合わせであることを特徴とする請求項６から請求項８のいずれか１項に記載のメタルハードマスクの製造方法。
  10. 前記アモルファス合金膜は、Ａｌ−Ｓｉ、Ｓｉ−Ｔｉ、Ｎｂ−Ｎｉ、Ｔａ−Ｚｒ、Ｔｉ−Ｗ、およびＺｒ−Ｗからなる群から選択される合金からなることを特徴とする請求項９に記載のメタルハードマスクの製造方法。
JP2014194963A 2014-09-25 2014-09-25 メタルハードマスクおよびその製造方法 Active JP6356029B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2014194963A JP6356029B2 (ja) 2014-09-25 2014-09-25 メタルハードマスクおよびその製造方法
KR1020177010914A KR101923841B1 (ko) 2014-09-25 2015-07-10 메탈 하드 마스크 및 그 제조 방법
PCT/JP2015/069900 WO2016047245A1 (ja) 2014-09-25 2015-07-10 メタルハードマスクおよびその製造方法
US15/513,718 US20170287727A1 (en) 2014-09-25 2015-07-10 Metal hard mask and method of manufacturing same
TW104130606A TWI669756B (zh) 2014-09-25 2015-09-16 Metal hard mask and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014194963A JP6356029B2 (ja) 2014-09-25 2014-09-25 メタルハードマスクおよびその製造方法

Publications (2)

Publication Number Publication Date
JP2016066717A JP2016066717A (ja) 2016-04-28
JP6356029B2 true JP6356029B2 (ja) 2018-07-11

Family

ID=55580781

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014194963A Active JP6356029B2 (ja) 2014-09-25 2014-09-25 メタルハードマスクおよびその製造方法

Country Status (5)

Country Link
US (1) US20170287727A1 (ja)
JP (1) JP6356029B2 (ja)
KR (1) KR101923841B1 (ja)
TW (1) TWI669756B (ja)
WO (1) WO2016047245A1 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102272778B1 (ko) * 2016-11-07 2021-07-02 도쿄엘렉트론가부시키가이샤 하드 마스크 및 하드 마스크를 제조하는 방법
US10163633B2 (en) 2017-03-13 2018-12-25 Globalfoundries Inc. Non-mandrel cut formation
KR102549542B1 (ko) 2017-09-12 2023-06-29 삼성전자주식회사 금속 하드마스크 및 반도체 소자의 제조 방법
JP7045954B2 (ja) 2018-07-25 2022-04-01 東京エレクトロン株式会社 ハードマスク用膜を形成する方法および装置、ならびに半導体装置の製造方法
US12037673B2 (en) * 2018-09-27 2024-07-16 Nippon Steel Chemical & Material Co., Ltd. Metal mask material, method for manufacturing same, and metal mask

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4406242B2 (ja) * 2003-09-04 2010-01-27 株式会社東芝 磁気メモリ
JP4128509B2 (ja) * 2003-09-26 2008-07-30 Ｔｄｋ株式会社 情報記録媒体製造方法
JP2005317835A (ja) * 2004-04-30 2005-11-10 Semiconductor Leading Edge Technologies Inc 半導体装置
JP2014078579A (ja) * 2012-10-10 2014-05-01 Renesas Electronics Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
TWI669756B (zh) 2019-08-21
TW201624562A (zh) 2016-07-01
WO2016047245A1 (ja) 2016-03-31
JP2016066717A (ja) 2016-04-28
KR101923841B1 (ko) 2018-11-29
KR20170060093A (ko) 2017-05-31
US20170287727A1 (en) 2017-10-05

Similar Documents

Publication Publication Date Title
JP6356029B2 (ja) メタルハードマスクおよびその製造方法
TWI670831B (zh) 用於三維nand硬遮罩應用的奈米結晶鑽石碳膜
US9018100B2 (en) Damascene process using PVD sputter carbon film as CMP stop layer for forming a magnetic recording head
TWI245806B (en) Thin film aluminum alloy and sputtering target to form the same
WO2011114989A1 (ja) 薄膜の形成方法
TWI667501B (zh) 光波分離結構與形成光波分離結構的方法
CN109964303A (zh) 经由物理气相沉积沉积非晶硅层或碳氧化硅层的方法
JP5901762B2 (ja) ハードマスクの製造方法
CN107740058A (zh) 具有垂直阵列结构的金属/非金属复合薄膜的制备方法
TWI803984B (zh) 金屬薄膜表面奈米孿晶結構及其形成方法
US20220085275A1 (en) Deposition Method
JP3603112B2 (ja) アルミナ結晶質薄膜の低温製法
US20070281457A1 (en) Copper layer and a method for manufacturing said copper layer
WO2001081650A1 (fr) Cible de pulverisation, film barriere et composant electronique
TWI810631B (zh) 金屬奈米孿晶薄膜結構的形成方法
JP5074540B2 (ja) 音響共振器
US20100089744A1 (en) Method for Improving Adhesion of Films to Process Kits
CN106783800B (zh) 芯片的阻挡层及其制备方法
CN102449741A (zh) 覆膜表面处理方法以及覆膜表面处理装置
JP7488147B2 (ja) ハードマスク及びハードマスクの製造方法
JP6799843B2 (ja) Ｒｕ成膜方法、Ｒｕ成膜装置
US11081348B2 (en) Selective deposition of silicon using deposition-treat-etch process
US20200091420A1 (en) Apparatus and methods of fabricating a magneto-resistive random access memory (mram) device
WO2011034092A1 (ja) バリアメタル膜の形成方法
JP2005536098A5 (ja)

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170720

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20171024

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171205

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180501

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180515

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180529

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180613

R150 Certificate of patent or registration of utility model

Ref document number: 6356029

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250