TW202133176A - 測試電路及電子裝置 - Google Patents

Abstract

一種測試電路，用以測試一儲存電路，並包括一控制器、一圖案產生電路、一比較電路以及一暫存器。控制器用以產生複數內部測試信號，並接收一測試結果。圖案產生電路根據內部測試信號，寫入一測試資料於儲存電路的一儲存區塊中，並讀取儲存區塊，用以產生一讀取資料。比較電路比較測試資料及讀取資料，用以產生測試結果。暫存器用以儲存測試結果。控制器根據暫存器所儲存的測試結果，判斷儲存電路是否正常。

Description

測試電路及電子裝置

本發明係有關於一種測試電路，特別是有關於一種用以測試儲存電路的測試電路。

隨著製程的進步，積體電路的體積愈來愈小。在測試階段，由於測試機台的測試頻率受到排線、探針卡和封裝腳位等限制，而無法提高。

本發明提供一種測試電路，用以測試一儲存電路，並包括一控制器、一圖案產生電路、一比較電路以及一暫存器。控制器用以產生複數內部測試信號並接收一測試結果。圖案產生電路根據內部測試信號，寫入一測試資料於儲存電路的一儲存區塊中，並讀取儲存區塊，用以產生一讀取資料。比較電路比較測試資料及讀取資料，用以產生測試結果。暫存器用以儲存測試結果。控制器根據第一暫存器所儲存的測試結果，判斷儲存電路是否正常。

本發明更提供一種電子裝置，包括一儲存電路；以及一測試電路。測試電路用以測試儲存電路，並包括一控制器、一圖案產生電路、一比較電路以及一暫存器。控制器用以產生複數內部測試信號。圖案產生電路根據內部測試信號，寫入一測試資料於儲存電路的一儲存區塊中，並讀取儲存區塊，用以產生一讀取資料。比較電路比較測試資料及讀取資料，用以產生一測試結果。暫存器暫存測試結果。控制器根據第一暫存器所儲存的該測試結果，判斷儲存電路是否正常。

為讓本發明之目的、特徵和優點能更明顯易懂，下文特舉出實施例，並配合所附圖式，做詳細之說明。本發明說明書提供不同的實施例來說明本發明不同實施方式的技術特徵。其中，實施例中的各元件之配置係為說明之用，並非用以限制本發明。另外，實施例中圖式標號之部分重覆，係為了簡化說明，並非意指不同實施例之間的關聯性。

第1圖為本發明之測試系統之示意圖。如圖所示，測試系統100包括一測試機台110以及一待測裝置120。測試機台110用以提供一外部測試信號EX_T ，並接收待測裝置120所回傳的一測試結果UT_T 。在一可能實施例中，測試機台110透過一連接線130耦接待測裝置120，用以提供外部測試信號EX_T 予待測裝置120。在其它實施例中，測試機台110也透過連接線130，接收來自待測裝置120的測試結果UT_T 。在一些實施例中，測試機器110可能利用無線(wireless)方式，輸出外部測試信號EX_T ，並接收待測裝置120回傳的測試結果UT_T 。本發明並不限定外部測試信號EX_T 的格式。在一可能實施例中，外部測試信號EX_T 包含一測試資料、一存取位址以及一控制指令。在其它實施例中，外部測試信號EX_T 更包括一模式選擇信號MBE。

在本實施例中，待測裝置120係為一電子裝置，其根據模式選擇信號MBE的特徵參數，操作於一正常測試模式(normal test mode)、一自我測試模式(self-test mode)或是一混合測試模式。舉例而言，當模式選擇信號MBE的特徵參數符合一第一預設條件時，待測裝置120進入一正常測試模式。在正常測試模式下，待測裝置120根據外部測試信號EX_T ，產生測試信號予內部的儲存電路122。當模式選擇信號MBE的特徵參數符合一第二預設條件時，待測裝置120進入一自我測試模式。在自我測試模式下，待測裝置120自行產生測試信號予內部的儲存電路122。在此模式下，待測裝置120不理會外部測試信號EX_T 。當模式選擇信號MBE的特徵參數符合一第三預設條件時，待測裝置120進入一混合測試模式。在混合測試模式下，待測裝置120根據外部測試信號EX_T 的部分成分，並搭配內部自行產生的測試信號，對儲存電路122進行測試。

本發明並不限定待測裝置120的種類。在一可能實施例中，待測裝置120係為一非揮發性記憶體(Non-Volatile Memory)或是一揮發性記憶體(Volatile Memory)。在其它實施例中，待測裝置120係為其它種類的電子元件。在本實施例中，待測裝置120包括一測試電路121以及一儲存電路122。

當模式選擇信號MBE的特徵參數符合一第一預設條件時，測試電路121接收並處理外部測試信號EX_T ，用以產生測試圖案(test pattern) TST_E 。在一可能實施例中，測試圖案TST_E 包括測試資料DT_E 、存取位址AD_E 以及控制指令CM_E 。在此例中，儲存電路122根據控制指令CM_E 執行一寫入操作或是一讀取操作。舉例而言，當控制指令CM_E 係為一寫入指令時，儲存電路122執行寫入操作，用以將測試資料DT_E 寫入存取位址AD_E 所對應的記憶區塊中。當控制指令CM_E 係為一讀取指令時，儲存電路122執行讀取操作，用以讀取存取位址AD_E 所對應的記憶區塊的資料，並產生一讀取資料DT_R 。

當模式選擇信號MBE的特徵參數符合一第二預設條件時，測試電路121自行產生一測試圖案TST_I 予儲存電路122。在一可能實施例中，測試圖案TST_I 包括測試資料DT_I 、存取位址AD_I 以及控制指令CM_I 。儲存電路122根據控制指令CM_I 執行一寫入操作或是一讀取操作。舉例而言，當控制指令CM_I 係為一寫入指令時，儲存電路122執行寫入操作，用以將測試資料DT_I 寫入存取位址AD_I 所對應的記憶區塊中。當控制指令CM_I 係為一讀取指令時，儲存電路122執行讀取操作，用以讀取存取位址AD_I 所對應的記憶區塊的資料，並產生一讀取資料DT_R 。

當模式選擇信號MBE的特徵參數符合一第三預設條件時，測試電路121根據外部測試信號EX_T 及自行產生的測試信號，產生一測試圖案TST_M 。在一可能實施例中，測試圖案TST_M 包括測試資料DT_E 、存取位址AD_I 以及控制指令CM_I 。儲存電路122根據控制指令CM_I 執行一寫入操作或是一讀取操作。舉例而言，當控制指令CM_I 係為一寫入指令時，儲存電路122執行寫入操作，用以將測試資料DT_E 寫入存取位址AD_I 所對應的記憶區塊中。當控制指令CM_I 係為一讀取指令時，儲存電路122執行讀取操作，用以讀取存取位址AD_I 所對應的記憶區塊的資料，並產生一讀取資料DT_R 。

本發明並不限定儲存電路122的種類。儲存電路122可能係為一非揮發性儲存電路或是一揮發性儲存電路。在一可能實施例中，儲存電路122係為一靜態隨機存取記憶體(Static Random Access Memory；SRAM)。

測試電路121根據儲存電路122所提供的讀取資料DT_R ，判斷儲存電路122是否正常動作。本發明並不限定測試電路121如何根據讀取資料DT_R ，判斷儲存電路122是否正常動作。在一可能實施例中，測試電路121係將讀取資料DT_R 與一預設資料作比較。當讀取資料DT_R 等於預設資料時，表示儲存電路122的存取操作正常。然而，當讀取資料DT_R 不等於預設資料時，表示儲存電路122的存取操作異常。在一可能實施例中，測試電路121記錄儲存電路122的存取操作異常的次數。在另一可能實施例中，一旦儲存電路122發生異常，測試電路121立即通知測試機台110。

第2A圖為本發明之測試電路的一可能實施例。如圖所示，測試電路200A包括一測試存取電路210、一圖案產生電路220、一比較電路230、一暫存器240以及一控制器250。測試存取電路210用以接收並處理外部測試信號EX_T ，用以產生測試資料DT_E (或稱外部測試資料)、存取位址AD_E 以及控制指令CM_E 。在一可能實施例中，測試資料DT_E 、存取位址AD_E 以及控制指令CM_E 均具有複數位元。在本實施例中，測試資料DT_E 、存取位址AD_E 以及控制指令CM_E 構成測試圖案TST_E 。

本發明並不限定測試存取電路210的架構。任何可由外部測試信號EX_T 中，解碼出測試資料DT_E 、存取位址AD_E 以及控制指令CM_E 的電路架構，均可作為測試存取電路210。在一可能實施例中，測試存取電路210包括一測試存取埠(test access port；TAP)。

在其它實施例中，測試存取電路210更輸出一模式選擇信號MBE以及一串列資料SI予控制器250。在一可能實施例中，當模式選擇信號MBE的特徵參數符合一第一預設條件時，測試存取電路210接收並處理外部測試信號EX_T ，用以產生測試圖案TST_E 。然而，當模式選擇信號MBE的特徵參數符合一第二預設條件時，測試存取電路210不處理外部測試信號EX_T 。當模式選擇信號MBE的特徵參數符合一第三預設條件時，測試存取電路210處理外部測試信號EX_T ，用以產生測試資料DT_E 。

圖案產生電路220用以提供測試圖案TST_E 、TST_I 或TST_M 予儲存電路122。舉例而言，在一正常測試模式下(如模式選擇信號MBE的特徵參數符合一第一預設條件)，圖案產生電路220提供測試圖案TST_E 予儲存電路122。在一自我測試模式下(如模式選擇信號MBE的特徵參數符合一第二預設條件)，圖案產生電路220處理內部測試信號(如內部資料S_D 、位址信號S_A 及控制信號S_C )，用以產生測試圖案TST_I ，並提供測試圖案TST_I 予儲存電路122。在一混合測試模式下(如模式選擇信號MBE的特徵參數符合一第三預設條件)，圖案產生電路220A根據外部測試信號EX_T 以及內部測試信號產生測試圖案TST_M ，並輸出測試圖案TST_M 予儲存電路122。在本實施例中，測試圖案TST_E 包括測試資料DT_E 、存取位址AD_E 、控制指令CM_E 。另外，測試圖案TST_I 包括測試資料DT_I 、存取位址AD_I 、控制指令CM_I 。在其它實施例中，測試圖案TST_M 包括測試資料DT_E 、存取位址AD_I 、控制指令CM_I 。

本發明並不限定圖案產生電路220的架構。任何可產生測試圖案的電路，均可作為圖案產生電路220。在本實施例中，圖案產生電路220包括一資料產生器(data generator)221、一位址產生器(address generator)222、一控制產生器(control generator)223以及選擇電路224~226。

資料產生器221根據內部資料S_D ，產生一測試資料DT_I (或稱內部測試資料)。本發明並不限定資料產生器221如何產生測試資料DT_I 。在一可能實施例中，資料產生器221利用一特定演算法，計算內部資料S_D ，用以產生測試資料DT_I 。舉例而言，內部資料S_D 的數值為01。在此例中，資料產生器221轉換並處理內部資料S_D ，用以產生測試資料DT_I ，其數值可能為0101 0101 0101 0101。

選擇電路224根據一選擇信號S_SEL ，輸出測試資料DT_I 或是DT_E 予儲存電路122。舉例而言，當選擇信號S_SEL 為一第一位準(如低位準)時，選擇電路224輸出測試資料DT_I 。當選擇信號S_SEL 為一第二位準(如高位準)時，選擇電路224輸出測試資料DT_E 。本發明並不限定選擇電路224的架構。在一可能實施例中，選擇電路224係為一多工器(multiplexer)。

位址產生器222根據位址信號S_A ，產生一存取位址AD_I 。本發明並不限定位址產生器222如何產生存取位址AD_I 。在一可能實施例中，位址產生器222具有一計數器(counter)。計數器根據位址信號S_A 調整一計數值。在此例中，位址產生器222根據內部計數器(未顯示)的計數值，產生存取位址AD_I 。在一可能實施例中，計數器係為一上數計數器或是一下數計數器。

選擇電路225根據選擇信號S_SEL ，輸出存取位址AD_I 或AD_E 予儲存電路122。舉例而言，當選擇信號S_SEL 為一第一位準時，選擇電路225輸出存取位址AD_I 。當選擇信號S_SEL 為一第二位準時，選擇電路225輸出存取位址AD_E 。本發明並不限定選擇電路225的架構。在一可能實施例中，選擇電路225係為一多工器。

控制產生器223根據控制信號S_C ，產生一控制指令CM_I 。在一可能實施例中，當控制信號S_C 為一第一位準時，控制產生器223產生一寫入指令，用以命令儲存電路122執行一寫入操作。當控制信號S_C 為一第二位準時，控制產生器223產生一讀取指令，用以命令儲存電路122執行一讀取操作。

選擇電路226根據選擇信號S_SEL ，輸出控制指令CM_I 或CM_E 予儲存電路122。舉例而言，當選擇信號S_SEL 為一第一位準時，選擇電路226輸出控制指令CM_I 。當選擇信號S_SEL 為一第二位準時，選擇電路226輸出控制指令CM_E 。本發明並不限定選擇電路226的架構。在一可能實施例中，選擇電路226係為一多工器。

在其它實施例中，選擇電路224~226分別由一第一選擇信號、一第二選擇信號以及一第三選擇信號控制。當選擇電路224~226由不同的選擇信號控制時，選擇電路224~226可選擇性地輸出內部或外部的測試信號予儲存電路122。舉例而言，當模式選擇信號MBE的特徵參數符合一第一預設條件時，控制器250可能設定第一至第三選擇信號之每一者為一第二位準(如高位準)。因此，選擇電路224輸出測試資料DT_E 、選擇電路225輸出存取位址AD_E 、選擇電路226輸出控制指令CM_E 。在此例中，測試資料DT_E 、存取位址AD_E 與控制指令CM_E 構成測試圖案TST_E 。

當模式選擇信號MBE的特徵參數符合一第二預設條件時，控制器250可能設定第一至第三選擇信號之每一者為一第一位準(如低位準)。因此，選擇電路224輸出測試資料DT_I 、選擇電路225輸出存取位址AD_I 、選擇電路226輸出控制指令CM_I 。在此例中，測試資料DT_I 、存取位址AD_I 及控制指令CM_I 構成測試圖案TST_I 。

當模式選擇信號MBE的特徵參數符合一第三預設條件時，控制器250可能設定第一選擇信號為一第二位準(如高位準)並設定第二及第三選擇信號為一第一位準(如低位準)。因此，選擇電路224輸出測試資料DT_E 、選擇電路225輸出存取位址AD_I 、選擇電路226輸出控制指令CM_I 。在此例中，測試資料DT_E 、存取位址AD_I 及控制指令CM_I 構成測試圖案TST_M 。在一可能實施例中，測試資料DT_E 則是由使用者自行設定。在此例中，使用者可能透過測試機台110提供測試資料DT_E 予測試電路200A。

儲存電路122根據測試圖案TST_E 、TST_I 或TST_M 而動作。以測試圖案TST_I 為例，儲存電路122根據控制指令CM_I 進入一寫入模式或是一讀取模式。舉例而言，當控制指令CM_I 符合一預設值時，儲存電路122進入一寫入模式，用以將測試資料DT_I 寫入存取位址AD_I 所對應的記憶區塊中。當控制指令CM_I 不符合預設值時，儲存電路122進入一讀取模式。在讀取模式下，儲存電路122讀取存取位址AD_I 所對應的記憶區塊的資料，用以產生讀取資料DT_R 。在本實施例中，讀取資料DT_R 具有複數位元，如16位元。

比較電路230比較測試資料DT_I /DT_E 與讀取資料DT_R ，用以產生一測試結果S_P/F 。在正常測試模式及混合測試模式下，比較電路230比較測試資料DT_E 與讀取資料DT_R 。在自我測試模式下，比較器230比較測試資料DT_I 與讀取資料DT_R 。在本實施例中，測試資料DT_I /DT_E 與讀取資料DT_R 具有複數位元(如16位元)，而測試結果S_P/F 僅具有單一位元。

暫存器240暫存測試結果S_P/F 。在本實施例中，暫存器240係為一D型正反器DF₁ 。D型正反器DF₁ 的輸入端D接收測試結果S_P/F ，其時脈端clk接收一操作時脈OPF。在此例中，操作時脈OPF用以觸發D型正反器DF₁ 。在操作時脈OPF的一第一週期(cycle)， D型正反器DF₁ 接收測試結果S_P/F 。在操作時脈OPF的一第二週期間，D型正反器DF₁ 將測試結果S_P/F 作為一輸出信號S_Q1 提供予控制器250。在本實施例中，輸出信號S_Q1 具有單一位元。

控制器250用以產生內部資料S_D 、位址信號S_A 及控制信號S_C ，並根據輸出信號S_Q1 ，判斷儲存電路122是否正常動作。在一可能實施例中，當儲存電路122進行一寫入操作時，控制器250不理會輸出信號S_Q1 ，停止檢測儲存電路122是否正常。然而，當儲存電路122進行一讀取操作時，控制器250開始根據輸出信號S_Q1 ，檢測儲存電路122的運作是否正常，並根據檢測結果，產生一測試輸出信號MBT。

在一可能實施例中，控制器250係根據模式選擇信號MBE的特徵參數，決定是否產生內部資料S_D 、位址信號S_A 及控制信號S_C 。舉例而言，當模式選擇信號MBE的特徵參數符合一第一預設條件時，控制器250停止提供內部資料S_D 、位址信號S_A 及控制信號S_C 予圖案產生電路220。此時，控制器250利用選擇信號S_SEL ，要求圖案產生電路220提供測試資料DT_E 、存取位址AD_E 以及控制指令CM_E 予儲存電路122。然而，當模式選擇信號MBE的特徵參數符合一第二預設條件時，控制器250提供內部資料S_D 、位址信號S_A 及控制信號S_C 。因此，圖案產生電路220根據內部資料S_D 、位址信號S_A 及控制信號S_C ，產生測試資料DT_I 、存取位址AD_I 以及控制指令CM_I 。在此例中，控制器250利用選擇信號S_SEL ，要求圖案產生電路220提供測試資料DT_I 、存取位址AD_I 以及控制指令CM_I 予儲存電路122。當模式選擇信號MBE的特徵參數符合一第三預設條件時，控制器250提供位址信號S_A 及控制信號S_C 。此時，圖案產生電路220根據位址信號S_A 及控制信號S_C ，產生存取位址AD_I 以及控制指令CM_I 。在此例中，控制器250利用選擇信號S_SEL ，要求圖案產生電路220提供來自外部測試機台的測試資料DT_E 、存取位址AD_I 以及控制指令CM_I 予儲存電路122。

本發明並不限定控制器250的電路架構。在本實施例中，控制器250包括組合邏輯電路(combinational logic circuit)251、252以及一D型正反器DF₂ 。組合邏輯電路251根據輸出信號S_Q1 ，得知儲存電路122是否正常動作。當儲存電路122動作異常時，組合邏輯電路251將異常信號解碼成對應的異常狀態碼，並記錄異常的資訊於D型正反器DF₂ 。舉例而言，在自我測試模式或混合測試模式下，如果讀取資料DT_R 不符測試資料DT_I ，輸出信號S_Q1 可能為一高位準。相反地，如果讀取資料DT_R 符合測試資料DT_I ，則輸出信號S_Q1 可能為一低位準。因此，根據輸出信號S_Q1 的位準，組合邏輯電路251可得知儲存電路122是否正常動作。

在一可能實施例中，當儲存電路122動作異常時，組合邏輯電路251可能產生一狀態信號S_TR ，此信號可經由D型正反器DF₂ 和組合邏輯電路252，解碼成一異常通知信號(如MBT)予外部的測試機台。在其它實施例中，D型正反器DF₂ 記錄儲存電路122異常的次數。在本實施例中，每當組合邏輯電路251檢測一讀取資料DT_R 後，組合邏輯電路251產生一狀態信號S_TR 。

D型正反器DF₂ 由操作時脈OPF觸發，並接收狀態信號S_TR 。在此例中，D型正反器DF₂ 將狀態信號S_TR 作為一輸出信號S_Q2 。如圖所示，D型正反器DF₂ 的輸入端D接收狀態信號S_TR ，其輸出端Q提供輸出信號S_Q2 ，其時脈端clk接收操作時脈OPF。在一可能實施例中，當D型正反器DF₁ 提供輸出信號S_Q1 予組合邏輯電路251時(即操作時脈OPF的第二週期)，D型正反器DF₂ 提供輸出信號S_Q2 予組合邏輯電路252。

組合邏輯電路252根據輸出信號S_Q2 ，產生內部資料S_D 、位址信號S_A 、控制信號S_C 及測試輸出信號MBT。在一可能實施例中，每當組合邏輯電路252接收到輸出信號S_Q2 ，組合邏輯電路252便產生內部資料S_D 、位址信號S_A 、控制信號S_C 及測試輸出信號MBT。在一些實施例中，測試輸出信號MBT用以表示儲存電路122的存取是否正常。在此例中，測試存取電路210處理(如編碼) 測試輸出信號MBT，用以產生測試結果UT_T 予外部測試機台(如第1圖的110)。

為方便說明，組合邏輯電路252稱為一第一組合邏輯電路，圖案產生電路220稱為一第二組合邏輯電路，比較電路230稱為一第三組合邏輯電路，而組合邏輯電路251稱為一第四組合邏輯電路。當第二組合邏輯電路輸出測試圖案(TST_E 、TST_I 或TST_M )時，儲存電路122產生一讀取資料DT_R 。第三組合邏輯電路再根據讀取資料DT_R ，產生並提供測試結果S_P/F 予第四組合邏輯電路。由於儲存電路122與第四組合邏輯電路之間的元件較多，而每一元件具有固定的延遲時間，故第四組合邏輯電路需等待一段很長的時間，才能接收到測試結果S_P/F 。

然而，藉由暫存器240暫存測試結果S_P/F ，便可縮短待測裝置120的自我測試的工作週期，進而提高自我測試的速度。舉例而言，在操作時脈OPF的第一週期中，第一至第三組合邏輯電路動作，因而產生第一測試結果。在操作時脈OPF的第二週期(落後並相鄰第一週期)中，D型正反器DF₁ 儲存第一測試結果，並將第一測試結果作為輸出信號S_Q1 ，並提供輸出信號S_Q1 予第四組合邏輯電路(即251)。此時，第一至第三組合邏輯電路動作，因而產生第二測試結果。在操作時脈OPF的第三週期中(落後並相鄰第二週期)，D型正反器DF₁ 儲存第二測試結果，並將第二測試結果作為輸出信號S_Q1 ，並提供輸出信號S_Q1 予第四組合邏輯電路(即251)。此時，因第一至第三組合邏輯電路動作，產生第三測試結果，並且D型正反器DF₁ 在操作時脈OPF的第四週期中(落後並相鄰第三週期)儲存第三測試結果。

在本實施例中，藉由D型正反器DF₁ 暫存前一測試結果，第一至第三組合邏輯電路不需等待第四組合邏輯電路完成操作，便可立即產生新的測試結果，故可縮短工作週期。再者，由於第三組合邏輯電路輸出單一位元的測試結果S_P/F ，故只需利用單一暫存器240。

第2B圖為本發明之測試電路的另一可能實施例。第2B圖相似第2A圖，不同之處在於，第2B圖多了一暫存器260以及一邏輯閘270。暫存器260用以暫存測試結果S_P/F 。在一可能實施例中，暫存器260係為一D型正反器DF₃ 。D型正反器DF₃ 根據操作時脈OPF，接收測試結果S_P/F ，並將測試結果S_P/F 作為一輸出信號S_Q3 。在本實施例中，D型正反器DF₃ 的輸入端D接收測試結果S_P/F ，其時脈端clk接收操作時脈OPF，其輸出端Q提供一輸出信號S_Q3 。

邏輯閘270耦接暫存器240及260的輸出端，並根據輸出信號S_Q1 及S_Q3 ，產生一輸出信號S_O 。本發明並不限定邏輯閘270的種類。在一可能實施例中，邏輯閘270係為一或閘(OR gate)。當輸出信號S_Q1 及S_Q3 為高位準時(例如讀取資料DT_R 不符測試資料DT_I /DT_E )，邏輯閘270輸出高位準的輸出信號S_O 。當輸出信號S_Q1 及S_Q3 為低位準時，表示讀取資料DT_R 符合測試資料DT_I /DT_E 。因此，邏輯閘270輸出低位準的輸出信號S_O 。在此例中，控制器250根據輸出信號S_O 的位準，便可得知讀取資料DT_R 是否符合測試資料DT_I /DT_E 。

在本實施例中，由於暫存器240及260均儲存測試結果S_P/F ，故當暫存器240及260之一者故障時，另一者仍可輸出測試結果S_P/F 予邏輯閘270。舉例而言，當讀取資料DT_R 不符合測試資料DT_I /DT_E 時，輸出信號S_Q1 及S_Q3 應為高位準。然而，如果暫存器240發生故障，並產生低位準的輸出信號S_Q1 時，由於暫存器240仍產生高位準的輸出信號S_Q3 ，故邏輯閘270輸出高位準的輸出信號S_O 。

由於暫存器240及260儲存相同的測試結果，故當暫存器240及260之一者故障時，另一者仍可正常地將測試結果S_P/F 作為輸出信號S_Q1 或S_Q3 提供予邏輯閘270。因此，控制器250可根據邏輯閘270所產生的輸出信號S_O ，判斷儲存電路122的存取操作是否正常。

在其它實施例中，邏輯閘270係為一及閘(AND gate)。當讀取資料DT_R 符合測試資料DT_I /DT_E 時，輸出信號S_Q1 及S_Q3 均為高位準。因此，邏輯閘270輸出高位準的輸出信號S_O 。然而，當讀取資料DT_R 不符合測試資料DT_I /DT_E 時，輸出信號S_Q1 及S_Q3 均為低位準。因此，邏輯閘270輸出低位準的輸出信號S_O 。

第3圖為本發明之控制器250的另一實施例。如圖所示，控制器300包括組合邏輯電路310、320以及D型正反器DF₂₁ ~DF_2N 。組合邏輯電路310根據模式選擇信號MBE、輸出信號S_O 、一串列資料SI，判斷儲存電路122是否正常動作。組合邏輯電路310將判斷結果解碼成狀態碼S_TR1 ~S_TRN ，並輸出狀態碼S_TR1 ~S_TRN 予D型正反器DF₂₁ ~DF_2N 。由於組合邏輯電路310的特性與第2A圖的組合邏輯電路251的特性相似，故不再贅述。

D型正反器DF₂₁ ~DF_2N 由操作時脈OPF觸發。每一D型正反器接收一狀態碼，並將狀態碼作為一輸出信號。以D型正反器DF₂₁ 為例，D型正反器DF₂₁ 的輸入端D接收狀態碼S_TR1 ，其輸出端Q提供輸出信號S_Q21 ，其時脈端clk接收操作時脈OPF。由於D型正反器DF₂₁ ~DF_2N 的特性與第2A圖中的D型正反器DF₂ 的特性相似，故不再贅述。

組合邏輯電路320根據輸出信號S_Q21 ~S_Q2N ，產生內部資料S_D 、位址信號S_A 、控制信號S_C 、測試輸出信號MBT及選擇信號S_SEL 。由於組合邏輯電路320的特性與第2A圖的組合邏輯電路252的特性相似，故不再贅述。

除非另作定義，在此所有詞彙(包含技術與科學詞彙)均屬本發明所屬技術領域中具有通常知識者之一般理解。此外，除非明白表示，詞彙於一般字典中之定義應解釋為與其相關技術領域之文章中意義一致，而不應解釋為理想狀態或過分正式之語態。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾。舉例來說，本發明實施例所述之系統、裝置或是方法可以硬體、軟體或硬體以及軟體的組合的實體實施例加以實現。因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100:測試系統 110:測試機台 120:待測裝置 130:連接線 EX_T :外部測試信號 MBE:模式選擇信號 UT_T :測試結果 MBT:測試輸出信號 121、200A、200B:測試電路 122:儲存電路 TST_E 、TST_I 、TST_M :測試圖案 DT_E 、DT_I :測試資料 AD_E 、AD_I :存取位址 CM_E 、CM_I :控制指令 DT_R :讀取資料 210:測試存取電路 220:圖案產生電路 230:比較電路 240、260:暫存器 250:控制器 221:資料產生器 222:位址產生器 223:控制產生器 224~226:選擇電路 S_D :內部資料 S_SEL :選擇信號 S_A :位址信號 S_C :控制信號 DF₁ ~DF₃ 、DF₂₁ ~DF_2N :D型正反器 OPF:操作時脈 S_TR1 ~S_TRN :狀態碼 251、252、310、320:組合邏輯電路 S_Q1 ~S_Q3 、S_O 、S_Q21 ~S_Q2N :輸出信號 S_TR :狀態信號 S_P/F :測試結果 270:邏輯閘 SI:串列資料

第1圖為本發明之測試系統之示意圖。 第2A圖為本發明之測試電路的一可能實施例。 第2B圖為本發明之測試電路的一可能實施例。 第3圖為本發明之控制器的另一可能實施例。

200A:測試電路

210:測試存取電路

220:圖案產生電路

230:比較電路

240:暫存器

250:控制器

221:資料產生器

222:位址產生器

223:控制產生器

224~226:選擇電路

S_D :內部資料

S_SEL :選擇信號

S_A :位址信號

S_C :控制信號

DF₁ 、DF₂ :D型正反器

OPF:操作時脈

251、252:組合邏輯電路

S_Q1 、S_Q2 :輸出信號

S_TR :狀態信號

S_P/F :測試結果

122:儲存電路

TST_E 、TST_I :測試圖案

DT_E 、DT_I :測試資料

AD_E 、AD_I :存取位址

CM_E 、CM_I :控制指令

DT_R :讀取資料

EX_T :外部測試信號

MBE:模式選擇信號

UT_T :測試結果

MBT:測試輸出信號

SI:串列資料

Claims (20)

1. 一種測試電路，用以測試一儲存電路，並包括： 一控制器，用以產生複數內部測試信號； 一圖案產生電路，根據該等內部測試信號，寫入一測試資料於該儲存電路的一儲存區塊中，並讀取該儲存區塊，用以產生一讀取資料； 一比較電路，比較該測試資料及該讀取資料，用以產生一測試結果；以及 一第一暫存器，暫存該測試結果； 其中該控制器根據該第一暫存器所儲存的該測試結果，判斷該儲存電路是否正常。
2. 如申請專利範圍第1項所述之測試電路，其中該儲存電路係為一靜態隨機存取儲存電路。
3. 如申請專利範圍第1項所述之測試電路，其中在一正常測試模式下，該圖案產生電路根據複數外部測試信號，產生該測試資料，在一自我測試模式下，該圖案產生電路根據該等內部測試信號，產生該測試資料。
4. 如申請專利範圍第3項所述之測試電路，更包括： 一測試存取電路，用以接收該等外部測試信號以及一模式選擇信號； 其中： 當該模式選擇信號的一特徵參數符合一第一預設條件時，該測試存取電路命令該控制器停止提供該等內部測試信號，使得該圖案產生電路根據該等外部測試信號，產生該測試資料； 當該模式選擇信號的該特徵參數符合一第二預設條件時，該測試存取電路命令該控制器提供該等內部測試信號，使得該圖案產生電路根據該等內部測試信號，產生該測試資料。
5. 如申請專利範圍第3項所述之測試電路，其中該圖案產生電路包括： 一資料產生器，根據該等內部測試信號中之至少一內部資料，產生一內部測試資料； 一第一選擇電路，根據一選擇信號，將該內部測試資料或是該等外部測試信號中之一外部測試資料作為該測試資料； 一位址產生器，根據該等內部測試信號中之至少一位址信號，產生一第一存取位址； 一第二選擇電路，根據該選擇信號，輸出該第一存取位址或是該等外部測試信號中之一第二存取位址予該儲存電路； 一控制產生器，根據該等內部測試信號中之至少一控制信號，產生一第一控制指令；以及 一第三選擇電路，根據該選擇信號，輸出該第一控制指令或是該等外部測試信號中之第二控制指令予該儲存電路。
6. 如申請專利範圍第1項所述之測試電路，其中該第一暫存器係為一第一D型正反器，該第一D型正反器根據一操作時脈，接收該測試結果，並將該測試結果作為一第一輸出信號提供予該控制器。
7. 如申請專利範圍第6項所述之測試電路，其中該控制器包括： 一第一組合邏輯電路，接收該第一輸出信號，當該第一輸出信號表示該讀取資料符合該測試資料時，該第一組合邏輯電路產生狀態信號； 一第二D型正反器，根據該操作時脈，接收該狀態信號，並將該狀態信號作為一第二輸出信號；以及 一第二組合邏輯電路，根據該第二輸出信號，產生該等內部測試信號。
8. 如申請專利範圍第7項所述之測試電路，其中當該第一D型正反器輸出該第一輸出信號時，該第二D型正反器輸出該第二輸出信號。
9. 如申請專利範圍第1項所述之測試電路，更包括： 一第二暫存器，用以暫存該測試結果，以及 一邏輯閘，耦接該第一及第二暫存器，並根據第一及第二暫存器所儲存的該測試結果，產生一輸出信號； 其中該控制器根據該輸出信號，判斷該儲存電路是否正常。
10. 如申請專利範圍第9項所述之測試電路，其中該邏輯閘係為一或閘。
11. 一種電子裝置，包括： 一儲存電路；以及 一測試電路，用以測試該儲存電路，並包括： 一控制器，用以產生複數內部測試信號； 一圖案產生電路，根據該等內部測試信號，寫入一測試資料於該儲存電路的一儲存區塊中，並讀取該儲存區塊，用以產生一讀取資料； 一比較電路，比較該測試資料及該讀取資料，用以產生一測試結果；以及 一第一暫存器，暫存該測試結果； 其中該控制器根據該第一暫存器所儲存的該測試結果，判斷該儲存電路是否正常。
12. 如申請專利範圍第11項所述之電子裝置，其中該儲存電路係為一靜態隨機存取儲存電路。
13. 如申請專利範圍第11項所述之電子裝置，其中在一正常測試模式下，該圖案產生電路根據複數外部測試信號，產生該測試資料，在一自我測試模式下，該圖案產生電路根據該等內部測試信號，產生該測試資料。
14. 如申請專利範圍第13項所述之電子裝置，其中該測試電路更包括： 一測試存取埠，用以接收該等外部測試信號以及一模式選擇信號； 其中： 當該模式選擇信號的一特徵參數符合一第一預設條件時，該測試存取埠命令該控制器停止提供該等內部測試信號，使得該圖案產生電路根據該等外部測試信號，產生該測試資料； 當該模式選擇信號的該特徵參數符合一第二預設條件時，該測試存取埠命令該控制器提供該等內部測試信號，使得該圖案產生電路根據該等內部測試信號，產生該測試資料。
15. 如申請專利範圍第13項所述之電子裝置，其中該圖案產生電路包括： 一資料產生器，根據該等內部測試信號中之至少一第一資料信號，產生一內部測試資料； 一第一選擇電路，根據一選擇信號，將該內部測試資料或是該等外部測試信號中之一外部測試資料作為該測試資料； 一位址產生器，根據該等內部測試信號中之至少一位址信號，產生一第一存取位址； 一第二選擇電路，根據該選擇信號，輸出該第一存取位址或是該等外部測試信號中之一第二存取位址予該儲存電路； 一控制產生器，根據該等內部測試信號中之至少一控制信號，產生一第一控制指令；以及 一第三選擇電路，根據該選擇信號，輸出該第一控制指令或是該等外部測試信號中之第二控制指令予該儲存電路。
16. 如申請專利範圍第11項所述之電子裝置，其中該第一暫存器係為一第一D型正反器，該第一D型正反器根據一操作時脈，接收該測試結果，並將該測試結果作為一第一輸出信號提供予該控制器。
17. 如申請專利範圍第16項所述之電子裝置，其中該控制器包括： 一第一組合邏輯電路，接收該第一輸出信號，當該第一輸出信號表示該讀取資料符合該測試資料時，該第一組合邏輯電路產生一狀態信號； 一第二D型正反器，根據該操作時脈，接收該狀態信號，並將該狀態信號作為一第二輸出信號；以及 一第二組合邏輯電路，根據該第二輸出信號，產生該等內部測試信號。
18. 如申請專利範圍第17項所述之電子裝置，其中當該第一D型正反器輸出該第一輸出信號時，該第二D型正反器輸出該第二輸出信號。
19. 如申請專利範圍第11項所述之電子裝置，更包括： 一第二暫存器，用以暫存該測試結果，以及 一邏輯閘，耦接該第一及第二暫存器，並根據第一及第二暫存器所儲存的資訊，產生一輸出信號； 其中該控制器根據該輸出信號，判斷該儲存電路是否正常。
20. 如申請專利範圍第19項所述之電子裝置，其中該邏輯閘係為一或閘。

Images