TW202029290A - 用於半導體裝置結構異質整合的矽通孔 - Google Patents

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Abstract

本發明係關於半導體結構，尤其係關於用於半導體裝置結構異質整合的矽通孔(TSV，through-silicon vias)及其製造方法。該結構包括：在單基材中提供複數個腔結構；至少一光學裝置，其設置在該單基材的兩側上及在該等複數個腔結構之間；及一晶圓光學通孔，其在該等複數個腔結構之間延伸通過該基材，並使背面暴露於該至少一光學裝置。

Description

用於半導體裝置結構異質整合的矽通孔
本發明係關於半導體結構，尤其係關於用於半導體裝置結構異質整合的矽通孔(TSV)及其製造方法。
矽光子裝置使用矽當成光學介質。矽通常以次微米精度來圖案化為微光子組件。這些組件用於光纖通信系統。矽波導也很受關注。由於其獨特的引導特性，因而可用於通訊、互連、生物感測器，並提供支援奇特非線性光學現象的可能性。
矽光子裝置通常建立在位於二氧化矽層之頂部的矽上，例如絕緣體上的矽。可使用現有的半導體製造技術來製造矽光子裝置，並且由於矽已被用作大多數積體電路的基材，因此可建造將光學和電子組件整合至單微晶片中的複合裝置。
但是，建立在SOI基材上的矽光子裝置和光學互連非常昂貴。因此，重要的是，通過在塊體基材上構建這些裝置來降低成本。由於沒有掩埋氧化物層，因此在塊體矽上建立波導底部包覆層很複雜。
在本發明的一樣態中，一種結構包括：在單基材中提供複數個腔結構；至少一光學裝置，其設置在該單基材的兩側上及在該等複數個腔結構之間；及一晶圓光學通孔，其在該等複數個腔結構之間延伸通過該基材，並使背面暴露於該至少一光學裝置。
在本發明的一樣態中，一種結構包括：至少一光學裝置，其設置在一基材上及在該等複數個腔結構之間；一晶圓光學通孔，其在該等複數個腔結構之間延伸通過該基材；一深溝槽隔離和SiGe密封物，其鄰近提供底部波導包覆層的該晶圓光學通孔；及一淺溝槽隔離，其鄰近提供側波導包覆層的該至少一光學裝置。
在本發明的一樣態中，一種方法包括：在單基材上形成多層半導體裝置；及形成一晶圓光學通孔，該晶圓光學通孔延伸通過單基材，並且在單基材的一第一側上接觸該等多層半導體裝置之一光學裝置的背面。
本發明係關於半導體結構，尤其係關於用於半導體裝置結構異質整合的矽通孔(TSV)及其製造方法。更具體地，本發明有關一種形成TSV的結構和方法，該TSV用於利用包覆層材料增強隔離性而在塊體矽基材上半導體裝置結構的異質整合。有利的是，相較於使用SOI晶圓，在CMOS裝置之間使用具有腔隔離的塊體晶圓可顯著降低成本。另外，一波導包覆層減少在與遠離波導至光學通孔耦合區域處進入基材的光學損耗。
在具體實施例中，本發明提供具有深淺溝槽隔離(STI，shallow trench isolation)的塊體Si基材上的一晶圓光學通孔，並且腔結構以SiGe材料密封用於底部波導包覆層，並且淺STI密封用於側波導包覆層。在特定具體實施例中，該晶圓光學通孔為一暴露出共振器的通孔，該共振器設置在腔結構(共振器的頂部和底部)之間。該通孔填入接觸材料和隔離材料。在具體實施例中，CMOS裝置係用光子器裝置製造，例如波導結構、共振器等，並利用光學包覆結構供與塊體矽基材電隔離。
該晶圓光學通孔由一深溝槽隔離結構和淺溝槽隔離結構環繞，其也環繞由SiGe密封的該腔結構。在具體實施例中，在相同晶圓中提供兩層腔結構(部分或完全填充氧化物)。例如，在該晶圓頂側上的CMOS/波導結構下方可提供氣隙腔結構，並且在該晶圓底側上的CMOS/波導上方可提供氣隙腔結構。在該基材(晶圓)的頂部和底部處可提供雙溝槽隔離區。氧化的SiGe密封該等腔結構。在具體實施例中，該晶圓光學通孔位於該腔結構與氧化的SiGe密封物之間。蝕刻通過該Si基材以製造該晶圓光學通孔。而且，在具體實施例中，儘管半導體裝置形成於相同晶圓的不同側上，但是在第二晶圓上沒有裝置處理，並且在半導體裝置之間不需要接合。
本發明的結構可用多個不同工具以多個方式來製造。一般來說，該等方法與工具用來形成毫米與奈米等級尺寸的結構。用來製造本發明結構的該等方法(即技術)採用積體電路(IC，integrated circuit)技術。例如，這些結構建立在晶圓上，並且通過在晶圓頂部上以光微影蝕刻處理所圖案化的材料膜來實現。尤其是，該等結構的製造使用三種基本建構步驟：(i)將材料薄膜沈積在一基材上；(ii)利用光微影成像將一圖案化光罩施加於該等薄膜頂端上；及(iii)對該光罩選擇性蝕刻該等薄膜。
圖1A顯示根據本發明態樣之腔結構的俯視圖與個別製程。圖1B 顯示沿著圖1A所示A-A線條的剖面圖；而圖1C顯示沿著圖1A所示B-B線條的剖面圖。尤其是，該結構10包括一塊體基材12 (相較於絕緣體上矽基材)。該塊體基材12也可稱為一晶圓。該塊體基材12可包括任何半導體材料，諸如，例如Si、GaAs等。在具體實施例中，該塊體基材12由結晶矽組成。在另一具體實施例中，該塊體基材12可由任何合適的半導體材料組成，諸如，例如SiGe、SiGeC、SiC、InAs、InP、及其他III/V或II/VI族化合物半導體。
請即重新考圖1A-1C，在基材12上沉積一或多層墊膜(未顯示)，例如二氧化矽(氧化物)及/或氮化矽(氮化物)。在具體實施例中，可通過傳統沉積處理，例如化學氣相沉積(CVD，chemical vapor deposition)來沉積氮化物墊膜。可使用熱氧化或本領域已知的其他方法來生長氧化物，例如化學氣相沉積(CVD)、電漿氣相沉積(PVD，plasma vapor deposition)或原子層沉積(ALD，atomic layer deposition)。將開口或溝槽22蝕刻到基材12中。從上方或下方觀察，溝槽22可包括「孔」及/或「條」。通過沉積一介電材料(例如，氧化物或氮化物)，並從該結構的底部和頂部平面部件非等向性蝕刻該介電材料，在溝槽22的側壁上形成側壁襯墊(未顯示)。
如圖1A-1C進一步所示，通過溝槽22底部的基材蝕刻處理在基材12中選擇性形成腔結構24。該等腔結構24可為用於波導包覆層和電隔離的局部腔結構。在具體實施例中，該基材表面上的墊膜和溝槽22側上的間隔物(例如，側壁襯墊)可防止基材12在該腔形成期間被意外蝕刻。
在形成側壁襯墊或間隔物及任何選擇性清潔之後，可通過使用本領域已知的(不需要進一步解釋)濕式蝕刻處理或乾式蝕刻處理，以去除溝槽22底部處暴露的基材12，以形成該等腔結構24。在具體實施例中，該等腔結構24可形成在某些裝置之下，例如波導結構和CMOS裝置(圖2所示)。該等腔結構24可內襯氧化物或完全填充氧化物(如圖8所示)。在形成該等腔結構24之後，去除側壁襯墊和焊墊介質，從而暴露出基材12的上表面和溝槽22的側壁。在具體實施例中，可通過對此類材料進行選擇性傳統蝕刻處理，例如，僅對這些材料或與熱磷然後進行HF化學處理的組合進行去除，反之亦然，以去除側壁襯墊和焊墊介質。
在具體實施例中，材料28沉積或磊晶生長在基材12的表面上，包括在溝槽22的側壁和該等腔結構24的側壁上。在具體實施例中，材料28可為使用超高真空CVD (UHVCVD，ultra-high vacuum CVD)沉積或生長的磊晶SiGe；儘管本說明書也可考慮其他半導體材料、多晶或磊晶膜、及沉積處理。舉例來說，SiGe材料可在約600℃至750℃的溫度下沉積或生長。應了解，根據溝槽22的臨界尺寸，可施加不同厚度的材料28。
如圖1A-1C的進一步所示，在沉積或生長材料28之後，將晶圓(基材)加熱到等於或大於材料28的回流溫度，使得材料28填入溝槽22。如此，密封該等腔結構24 (例如，充滿空氣)。在密封該等腔結構24之前，可內襯或完全填入氧化物材料。另外，填充處理可如關於圖8描述的隨後處理步驟處發生。在該回流溫度期間，一些材料28可保留在結構的表面上，其可當成後續處理的蝕刻停止層。SiGe材料28可回流到溝槽22的開口中，以堵塞或填充溝槽22的頂部，而無需填入該等腔結構24內。在具體實施例中，材料28的回流溫度約為800℃至1050℃，並且回流時間為最高600秒的任何時間。
圖2顯示根據本發明態樣之環繞裝置的一選擇性深溝槽隔離(DTI)結構30、以及他特徵、和個別製程。在具體實施例中，深溝槽隔離結構30環繞通過淺溝槽隔離(STI)結構32形成的複數個裝置34、36和38。在一例示性非限制範例中，該裝置34是一光波導結構，該裝置36是一共振器，並且該裝置38是一傳統電晶體，例如CMOS裝置。在具體實施例中，該深溝槽隔離結構30提供底部波導包覆層的隔離。此外，淺溝槽隔離(STI)結構32為用於側波導包覆層的局部隔離。
在具體實施例中，通過熟習該項技藝者已知的光微影和蝕刻處理，在磊晶生長的半導體材料40上(在材料28上，例如SiGe材料)形成裝置34、36和38。在蝕刻處理之後，用氧化物填入該溝槽，並且可使用傳統化學機械拋光(CMP，chemical mechanical polishing)技術將其平坦化，隨後形成裝置34、36、38。熟習該項技藝者應當理解，該等腔結構24為局部腔結構，其例如提供對基材12和共振器34的隔離。
請即重新參考圖2，深溝槽隔離結構30和淺溝槽隔離結構32提供雙溝槽隔離部件，以改善裝置的隔離。在具體實施例中，使用熟習該項技藝者已知的傳統微影、蝕刻和沉積方法，可在分開的製程中形成深溝槽隔離結構30和淺溝槽隔離結構32。例如，一形成在磊晶成長半導體材料40上的光阻暴露在能量(光線)之下，以形成一圖案(開口)。使用選擇性化學的蝕刻處理，例如反應離子蝕刻(RIE，reactive ion etching)用來通過該光阻的開口，在磊晶成長半導體材料40中形成一或多個溝槽。然後用傳統氧氣灰化處理或其他已知分離器移除該光阻。緊接在移除該光阻之後，用任何傳統沉積處理，例如化學汽相沉積(CVD)處理，沉積絕緣體材料，例如氧化物。利用傳統化學機械拋光(CMP，chemical mechanical polishing)處理，可移除磊晶成長半飽體材料40表面上的任何殘留材料。
在具體實施例中，裝置34、36、38為使用傳統製程形成的傳統裝置，因此在此不需要進一步說明。在具體實施例中，裝置34、36和38通過淺溝槽隔離結構32形成。諸如波導結構的裝置34和諸如電晶體的裝置38形成於腔結構24上，而諸如共振器的裝置36形成於該等腔結構24之間。
在具體實施例中，深溝槽隔離結構30和淺溝槽隔離結構32可分別蝕刻，但是可同時填充隔離材料以節省成本。在進一步具體實施例中，可使用單獨的傳統微影或硬光罩技術，然後使用傳統蝕刻處理，在深溝槽隔離結構之前形成淺溝槽隔離結構。該隔離材料可為例如氧化物。氧化物材料的沉積可為CMP處理之後為節省成本而同時執行的CVD處理。所述CMP處理可同時執行來節省成本。
圖3顯示根據本發明態樣之附接至基材12的一處理晶圓42與個別製程。更具體地，圖2的結構為上下顛倒翻轉，並將一處理晶圓42接合至基材12。在具體實施例中，處理晶圓42和基材12之間的接合面位於裝置34、36、38下方(相較於在上裝置與下裝置之間的傳統結構)。可在翻轉基材12之前或之後，將處理晶圓42接合至基材12。在具體實施例中，可使用氧化物接合技術將處理晶圓42接合至基材12當成範例。在一些具體實施例中，可使用合適的接合方法將處理晶圓42接合至基材12，而不需要使用中間金屬接合材料，例如直接氧化物接合技術。其他範例包括氧化物接合、陽極接合、和電漿活化接合，在此僅舉數例。處理晶圓42可為石英、Si或本領域已知的其他處理晶圓材料。再者，圖3顯示基材12的背面12a，位於與裝置34、36、38相對的一側。
圖4顯示形成於基材12的背面12a上之裝置34、38、以及其他特徵。在具體實施例中，此時所有裝置都在單晶圓上，例如基材12 (相較於不同晶圓)，因此在該單基材上提供多層半導體裝置。
更具體地，在類似於已於有關圖1A-2描述的處理中，深溝槽隔離結構30環繞複數個裝置34和38形成。通過淺溝槽隔離(STI)結構32形成深溝槽隔離結構30和複數個裝置34、38。裝置34、38形成於磊晶成長半導體材料40上。在具體實施例中，該裝置34是一光波導結構且該裝置38是一電晶體，例如CMOS裝置。但是注意，在基材12的背面12a上並未設置共振器，而是在該等裝置34、38之間(例如，在用材料28密封的該等腔結構24之間)設置一開放空間46。在具體實施例中，該開放空間46也對準在基材12中形成的共振器36。在形成裝置34、38之後，在裝置34、38、深溝槽隔離結構30和淺溝槽隔離結構32上沉積一層介電材料(氧化物) 48。使用一傳統CMP處理將一層介電材料(氧化物) 48平面化。
圖5顯示根據本發明態樣之晶圓光學通孔50、以及其他特徵、和個別製程。更具體地，通過基材12蝕刻出一晶圓光學通孔50，以暴露基材12的共振器36之頂端表面。如此，可使用單矽蝕刻相對於矽/氧化物/矽/氧化物/氮化物的多層堆疊蝕刻以形成光學互連。在開放空間46內，在基材12的該等腔結構24之間提供晶圓光學通孔50。可通過任何傳統微影和蝕刻技術，例如RIE，以製造晶圓光學通孔50。絕緣體材料52，例如，氧化物材料，沉積在該晶圓光學通孔50的側壁上，隨後進行非等向性蝕刻處理，以從該晶圓光學通孔50的底部(以及基材12的背面12a表面)去除任何多餘的絕緣體材料，以暴露出共振器36。絕緣體材料52將保留在該晶圓光學通孔50的側壁上。
在圖6中，該晶圓光學通孔50內襯P+多晶矽材料54和N+多晶矽材料56。在具體實施例中，可使用傳統原子層沉積(ALD)處理來沉積P+多晶矽材料54和N+多晶矽材料56。在具體實施例中，P+多晶矽材料54和N+多晶矽材料56也將沉積在介電材料48的表面上。如此，將多晶矽波導光連接到基材的頂部和底部。另外，可從裝置(例如，共振器34)的背面通過基材12提供電接觸。
P+多晶矽材料54和N+多晶矽材料56可具有不同厚度，例如，約5nm至10nm；然而應理解，P+多晶矽材料54和N+多晶矽材料56不應完全填充整個晶圓光學通孔50。而是，該晶圓光學通孔50內的剩餘空間將以氧化物材料58填充。可通過傳統CMP處理從晶圓光學通孔50之外的N+多晶矽材料56之表面，去除任何多餘的氧化物材料58。
請即參考圖7，P+多晶矽材料54和N+多晶矽材料56的內襯會被回蝕(以偏移方式)，導致P+多晶矽材料54和N+多晶矽材料56兩者暴露出來。在具體實施例中，可使用傳統微影和蝕刻技術(例如，RIE)蝕刻P+多晶矽材料54和N+多晶矽材料56，以同時露出P+多晶矽材料54和N+多晶矽材料56兩者。介電材料60 (例如，氧化物)沉積在P+多晶矽材料54和N+多晶矽材料56上方。接點62形成於介電材料60中，直接接觸P+多晶矽材料54和N+多晶矽材料56。該等接點62可由熟習該項技藝者已知的傳統微影蝕刻、蝕刻與沉積方法形成。在具體實施例中，該等接點62可為任何導電材料，例如銅、鋁等。在具體實施例中，也可使用熟習該項技藝者已知的傳統微影、蝕刻和金屬沉積處理，將該等連接件44製造到處理晶圓42中。例如，該等連接件44可為經由互連件連接到裝置38的金屬。
圖8顯示根據本發明態樣之一替代結構10'與個別製程。在圖8中，例如，該等腔結構填入氧化物材料。在具體實施例中，可通過擴充晶圓光學通孔50的寬度以露出該等腔結構內部，以用氧化物材料填充該等腔結構。然後執行氧化處理，接著用氧化物材料填充該等腔結構。然後該晶圓光學通孔50內襯P+多晶矽材料54和N+多晶矽材料56。一介電材料58 (例如，氧化物)沉積在P+多晶矽材料54和N+多晶矽材料56上，並且在介電材料58中形成的接點62，直接接觸P+多晶矽材料54和N+多晶矽材料56 (如本說明書已描述)。
上述該(等)方法用於積體電路晶片製造。生成的積體電路晶片可由製造廠以原始晶圓形式(也就是具有多個未封裝晶片的單晶圓)、當成裸晶粒或已封裝形式來散佈。在後者案例中，晶片固定在單晶片封裝內(像是塑膠載體，具有導線黏貼至主機板或其他更高層載體)或固定在多晶片封裝內(像是一或兩表面都具有表面互連或內嵌互連的陶瓷載體)。然後在任何案例中，晶片與其他晶片、離散電路元件以及/或其他信號處理裝置整合成為(a)中間產品，像是主機板，或(b)末端產品。末端產品可為包括積體電路晶片的任何產品，範圍從玩具與其他低階應用到具有顯示器、鍵盤或其他輸入裝置及中央處理器的進階電腦產品。
本發明的各種具體實施例的描述已經為了說明而呈現，但非要將本發明受限在所揭露的形式。在不悖離所描述具體實施例之範疇與精神的前提下，所屬技術領域中具有通常知識者將瞭解許多修正例及變化例。本說明書使用的術語係為了能最佳解釋具體實施例的原理、市場上所發現技術的實際應用或技術改進，或可讓熟習該項技藝者能理解本說明書所揭示的具體實施例。
10:結構 10':替代結構 12:塊體基材 12a:背面 22:溝槽 24:腔結構 28:材料 30:深溝槽隔離結構 32:淺溝槽隔離結構 34:共振器 36:裝置 38:裝置 40:磊晶成長半導體材料 42:處理晶圓 44:連接件 46:開放空間 50:晶圓光學通孔 52:絕緣體材料 54:P+多晶矽材料 56:N+多晶矽材料 58:氧化物材料 60:介電材料 62:接點
利用本發明示範具體實施例的非限制範例、連同參考提及的多個圖式，在以下實施方式中描述本發明。
圖1A顯示根據本發明態樣之腔結構的俯視圖、以及其他特徵、和個別製程。
圖1B 顯示沿著圖1A所示A-A線條的剖面圖；而圖1C顯示沿著圖1A所示B-B線條的剖面圖。
圖2顯示根據本發明態樣之一選擇性深溝槽隔離結構環繞裝置、以及其他特徵、和個別製程。
圖3顯示根據本發明態樣之晶圓的背面、以及其他特徵、和個別製程。
圖4顯示根據本發明態樣之晶圓背面上的額外裝置製造、以及其他特徵。
圖5顯示根據本發明態樣之一晶圓光學通孔、以及其他特徵、和個別製程。
圖6顯示根據本發明態樣之晶圓光學通孔內襯導電材料、以及其他特徵、和個別製程。
圖7顯示根據本發明態樣之通過晶圓光學通孔接觸一CMOS裝置、以及其他特徵、和個別製程。
圖8顯示根據本發明態樣之一替代結構與個別製程。
10':替代結構
12:塊體基材
12a:背面
28:材料
30:深溝槽隔離結構
32:淺溝槽隔離結構
34:共振器
36:裝置
38:裝置
44:連接件
50:晶圓光學通孔
52:絕緣體材料
54:P+多晶矽材料
56:N+多晶矽材料
60:介電材料
62:接點

Claims (20)

  1. 一種結構，包括： 在單基材中提供複數個腔結構； 至少一光學裝置，其設置在該單基材的兩側上及在該等複數個腔結構之間；及 一晶圓光學通孔，其在該等複數個腔結構之間延伸通過該基材，並使背面暴露於該至少一光學裝置。
  2. 如申請專利範圍第1項所述之結構，其中該至少一光學裝置為在該單基材的第一側上生長的該基材上磊晶材料上之一共振器。
  3. 如申請專利範圍第1項所述之結構，其中該至少一光學裝置為該單基材的兩側上之複數個光學裝置。
  4. 如申請專利範圍第3項所述之結構，其中該等複數個光學裝置包括在該單基材的第一側上的一波導結構和一共振器、及在該單基材的第二側上的一波導結構。
  5. 如申請專利範圍第4項所述之結構，更包括在該單基材的該第一側和在該單基材的該第二側上之一電晶體，其中： 該等電晶體位於該單基材中該第一側和該單基材中該第二側上的該等複數個腔結構中的一個別腔結構上； 該等波導結構位於該單基材的該第一側和該單基材的該第二側上的該等複數個腔結構中的另一個別腔結構上；及 該基材的該第一側上的該共振器位於該等波導結構與該等電晶體之間。
  6. 如申請專利範圍第5項所述之結構，其中用SiGe材料密封該等複數個腔結構。
  7. 如申請專利範圍第5項所述之結構，其中該等複數個光學裝置位於該單基材的該第一側和該單基材的該第二側上。
  8. 如申請專利範圍第7項所述之結構，其中該等複數個腔結構由已氧化的SiGe材料密封，該已氧化的SiGe材料位於該單基材的該第一側和該單基材的該第二側上的基材材料與該波導結構之間，及位於該單基材的該第一側和該單基材的該第二側上的該基材材料與該電晶體之間。
  9. 如申請專利範圍第5項所述之結構，其中用絕緣體材料填入該等複數個腔結構。
  10. 如申請專利範圍第5項所述之結構，更包括在該單基材的一頂端部分和在該單基材的一底端部分兩者處之溝槽隔離區。
  11. 一種結構，包括： 至少一光學裝置，其設置在一基材上及在該等複數個腔結構之間； 一晶圓光學通孔，其在該等複數個腔結構之間延伸通過該基材； 一深溝槽隔離和SiGe密封物，其鄰近提供一底部波導包覆層的該晶圓光學通孔；及 一淺溝槽隔離，其鄰近提供側波導包覆層的該至少一光學裝置。
  12. 如申請專利範圍第11項所述之結構，其中該至少一光學裝置為位於該基材的一第一側上並位於該等複數個腔結構間之一共振器，並且該晶圓光學通孔延伸通過該基材並接觸該共振器的背面。
  13. 如申請專利範圍第12項所述之結構，其中該共振器位於在該基材上生長的一磊晶材料上。
  14. 如申請專利範圍第11項所述之結構，其中該至少一光學裝置是在該基材的兩側上之複數個光學裝置，該等複數個光學裝置包括在該基材的一第一側上的一波導結構和一共振器及在該基材的一第二側上的一波導結構，並且該晶圓光學通孔延伸通過該基材並接觸該共振器的背面。
  15. 如申請專利範圍第14項所述之結構，其中： 該SiGe密封件密封該等複數個腔結構；及 在該基材的該第一側上及在該基材的該第二側上設置該深溝槽隔離、該腔結構和該淺溝槽隔離。
  16. 如申請專利範圍第15項所述之結構，更包括在該基材的該第一側和在該基材的該第二側兩者上之一電晶體，其中： 該等電晶體位於該基材的該第一側和該基材的該第二側上的該等複數個腔結構的一第一腔結構上； 該等波導結構位於該基材的該第一側和該基材的該第二側上的該等複數個腔結構的第二單獨腔結構上；及 該基材的該第一側上的該共振器位於該等波導結構與該等電晶體之間。
  17. 如申請專利範圍第16項所述之結構，其中該SiGe密封件為已氧化的SiGe材料。
  18. 如申請專利範圍第15項所述之結構，其中用絕緣體材料填入該等複數個腔結構。
  19. 一種方法，包括： 在一單基材上形成多層半導體裝置；及 形成一晶圓光學通孔，該晶片通孔延伸通過單基材，並且在該單基材的一第一側上接觸該等多層半導體裝置的一光學裝置之背面。
  20. 如申請專利範圍第19項所述之方法，更包括在該單基材的兩側上形成淺溝槽隔離結構和深溝槽隔離結構。
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