DE102019219696A1 - Siliziumdurchkontaktierungen für die heterogene integration von halbleitervorrichtungsstrukturen - Google Patents

Siliziumdurchkontaktierungen für die heterogene integration von halbleitervorrichtungsstrukturen Download PDF

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Abstract

Die vorliegende Erfindung bezieht sich auf Halbleiterstrukturen und insbesondere auf Through-Silicon-Vias (TSV) zur heterogenen Integration von Halbleitervorrichtungsstrukturen und Herstellungsverfahren. Die Struktur umfasst: eine Vielzahl von Hohlraumstrukturen, die in einem einzelnen Substrat bereitgestellt sind; mindestens eine optische Vorrichtung, die auf zwei Seiten des einzelnen Substrats und zwischen der Vielzahl von Hohlraumstrukturen bereitgestellt ist; und eine optische Through-Wafer-Via zwischen der Vielzahl von Hohlraumstrukturen, die sich durch das Substrat erstreckt und die eine Rückseite der mindestens einen optischen Vorrichtung freilegt.

Description

  • GEBIET DER ERFINDUNG
  • Die vorliegende Erfindung bezieht sich auf Halbleiterstrukturen und insbesondere auf Siliziumdurchkontaktierungen (Through-Silicon Vias, TSV) zur heterogenen Integration von Halbleiterbauelementstrukturen und Herstellungsverfahren.
  • HINTERGRUND
  • Silizium-Photonikvorrichtungen verwenden Silizium als optisches Medium. Das Silizium wird in der Regel mit Submikrometergenauigkeit in mikrophotonische Komponenten strukturiert. Diese Komponenten werden in faseroptischen Telekommunikationssystemen eingesetzt. Auch Wellenleiter aus Silizium sind von großem Interesse. Aufgrund ihrer einzigartigen Führungseigenschaften können sie für Kommunikation, Verbindungen, Biosensoren und andere Anwendungen eingesetzt werden und bieten die Möglichkeit, exotische nichtlineare optische Phänomene zu unterstützen.
  • Silizium-Photonikvorrichtungen bestehen typischerweise aus Silizium, das auf einer Siliziumschicht liegt, z.B. Silizium auf einem Isolator. Da Silizium bereits als Substrat für die meisten integrierten Schaltungen verwendet wird, ist es möglich, Hybridvorrichtungen zu entwickeln, bei denen die optischen und elektronischen Komponenten auf einem einzigen Mikrochip integriert sind.
  • Silizium-Photonikvorrichtungen und optische Verbindungen auf SOI-Substraten sind jedoch kostspielig. Es ist daher wichtig, die Kosten zu senken, indem man diese Vorrichtugnen auf Bulk-Substraten baut. Die Herstellung von unteren Ummantelungsschichten für Lichtwellenleiter auf Bulk-Silizium ist kompliziert, da es keine vergrabene Oxidschicht gibt.
  • ZUSAMMENFASSUNG
  • In einem Aspekt der Erfindung umfasst eine Struktur: eine Vielzahl von Hohlraumstrukturen, die in einem einzelnen Substrat bereitgestellt sind; mindestens eine optische Vorrichtung, die auf zwei Seiten des einzelnen Substrats und zwischen der Vielzahl von Hohlraumstrukturen bereitgestellt ist; und eine optische Through-Wafer-Via, die sich zwischen der Vielzahl von Hohlraumstrukturen durch das Substrat erstreckt und die eine Rückseite der mindestens einen optischen Vorrichtung freilegt.
  • In einem Aspekt der Erfindung umfasst eine Struktur: mindestens eine optische Vorrichtung, die auf einem Substrat und zwischen einer Vielzahl von Hohlraumstrukturen bereitgestellt ist; eine optische Through-Wafer-Via, die sich zwischen der Vielzahl von Hohlraumstrukturen durch das Substrat erstreckt; eine tiefe Grabenisolation und SiGe-Dichtung neben der optischen Through-Wafer-Via, die eine untere Lichtwellenleiterummantelung bereitstellt; und eine flache Grabenisolation, die an die mindestens eine optische Vorrichtung angrenzt, die eine seitliche Lichtwellenleiterummantelung bereitstellt.
  • In einem Aspekt der Erfindung umfasst ein Verfahren: ein Bilden von mehrlagigen Halbleitervorrichtungen auf einem einzelnen Substrat; und ein Bilden von einer optischen Through-Wafer-Via, die sich durch das einzelne Substrat erstreckt und die mit einer Rückseite einer optischen Vorrichtung der mehrlagigen Halbleitervorrichtungen auf einer ersten Seite des einzelnen Substrats in Kontakt steht.
  • Figurenliste
  • Die vorliegende Erfindung ist in der nachfolgenden ausführlichen Beschreibung beschrieben, wobei auf die erwähnte Vielzahl von Zeichnungen als nicht einschränkende Beispiele für beispielhafte Ausführungsformen der vorliegenden Erfindung Bezug genommen wird.
    • 1A zeigt unter anderen Merkmalen eine Draufsicht auf Hohlraumstrukturen und entsprechende Fertigungsprozesse gemäß Aspekten der vorliegenden Erfindung.
    • 1B zeigt eine Querschnittsansicht von 1B, entlang der Linien A-A; während 1C eine Querschnittsansicht von 1A, entlang der Linien B-B zeigt.
    • 2 zeigt unter anderen Merkmalen eine optionale tiefe Grabenisolationsstruktur, die Vorrichtungen umgibt, und entsprechende Herstellungsverfahren gemäß Aspekten der vorliegenden Erfindung.
    • 3 zeigt unter anderen Merkmalen eine Rückseite des Wafers und entsprechenden Herstellungsprozesse gemäß Aspekten der vorliegenden Erfindung.
    • 4 zeigt unter anderen Merkmalen eine zusätzliche Herstellung von Vorrichtungen auf der Rückseite des Wafers gemäß Aspekten der vorliegenden Erfindung.
    • 5 stellt unter anderen Merkmalen eine optische Through-Wafer-Via und entsprechende Herstellungsprozesse gemäß Aspekten der vorliegenden Erfindung dar.
    • 6 zeigt unter anderen Merkmalen die optische Through-Wafer-Via beschichtet mit einem leitfähigen Material und entsprechende Herstellungsverfahren gemäß Aspekten der vorliegenden Erfindung.
    • 7 zeigt unter anderen Merkmalen Kontakte zu einer CMOS-Vorrichtung durch die optische Through-Wafer-Via und entsprechende Herstellungsverfahren gemäß Aspekten der vorliegenden Erfindung.
    • 8 zeigt eine alternative Struktur und entsprechende Herstellungsverfahren gemäß Aspekten der vorliegenden Erfindung.
  • DETAILLIERTE BESCHREIBUNG
  • Die vorliegende Erfindung bezieht sich auf Halbleiterstrukturen und insbesondere auf Siliziumdurchkontaktierungen (Through-Silicon-Vias, TSV) für die heterogene Integration von Halbleiterbauelementen und Herstellungsverfahren. Die vorliegende Erfindung bezieht sich genauer auf eine Struktur und ein Verfahren zur Bildung eines TSV für die heterogene Integration von Halbleitervorrichtungsstrukturen auf Si-Substraten mit einer verbesserten Isolation unter Verwendung eines Ummantelungsmaterials. Vorteilhaft ist, dass die Verwendung eines Bulk-Wafers mit Hohlraumisolierung zwischen einer CMOS-Vorrichtung die Kosten im Vergleich zur Verwendung von SOI-Wafern deutlich reduziert. Darüber hinaus reduziert eine Lichtwellenleiterummantelung optische Verluste in das Substrat an und von einem Lichtwellenleiter zu einem optischen Via-Kopplungsbereich.
  • In Ausführungsformen bietet die vorliegende Erfindung eine optische Via auf einem Si-Bulk-Substrat mit tiefer bis flacher Grabenisolation (STI) und Hohlraumstrukturen, die durch SiGe-Material abgedichtet sind, für die untere Lichtwellenleiterummantelung und flacher STI für die seitliche Lichtwellenleiterummantelung. In bestimmten Ausführungsformen stellt die optische Through-Wafer-Via eine Via dar, die einen Resonator freilegt, der zwischen Hohlraumstrukturen (oberhalb und unterhalb des Resonators) vorgesehen ist. Die Via ist mit Kontaktmaterial und Isolationsmaterial gefüllt. In Ausführungsformen werden CMOS-Vorrichtungen mit photonischen Vorrichtungen, z.B. Lichtwellenleiterstruktur, Resonator usw., hergestellt und nutzen die optischen Ummantelungsstrukturen zur galvanischen Trennung vom Si-Substrat.
  • Die optische Through-Wafer-Via ist von einer tiefen Grabenisolationsstruktur und flachen Grabenisolationsstrukturen umgeben, die auch die mit SiGe abgedichteten Hohlraumstrukturen umgeben. In Ausführungsformen sind zwei Schichten von Hohlraumstrukturen (teilweise oder vollständig gefülltes Oxid) im gleichen Wafer vorgesehen. So kann beispielsweise eine Luftspalthohlraumstruktur unter den CMOS/Lichtwellenleiterstrukturen auf einer Oberseite des Wafers und eine Luftspalthohlraumstruktur über dem CMOS/Lichtwellenleiter auf einer Unterseite des Wafers bereitgestellt werden. Ein Doppelgrabenisolationsbereich kann sowohl oberhalb als auch unterhalb des Substrats (Wafers) vorgesehen sein. Ein oxidiertes SiGe dichtet die Hohlraumstrukturen ab. In Ausführungsformen befindet sich die optische Through-Wafer-Via zwischen den Hohlraumstrukturen und oxidierten SiGe-Dichtungen. Die optische Through-Wafer-Via wird durch ein Ätzen durch das Si-Substrat hergestellt. Obwohl Halbleitervorrichtungen auf verschiedenen Seiten desselben Wafers gebildet werden, gibt es in Ausführungsformen auch keine Vorrichtungsbearbeitung auf einem zweiten Wafer und es ist kein Bonding zwischen den Halbleitervorrichtungen erforderlich.
  • Die Strukturen der vorliegenden Erfindung können auf verschiedene Weise mit einer Reihe von verschiedenen Werkzeugen hergestellt werden. Im Allgemeinen werden jedoch die Methoden und Werkzeuge verwendet, um Strukturen mit Abmessungen im Mikrometer- und Nanometerbereich zu bilden. Die Methoden, d.h. die Technologien, die zur Herstellung der Strukturen der vorliegenden Erfindung verwendet werden, wurden aus der Technologie der integrierten Schaltung (IC) übernommen. So bauen die Strukturen beispielsweise auf Wafern auf und werden in Materialschichten realisiert, die durch photolithografische Prozesse auf der Oberseite eines Wafers strukturiert werden. Die Herstellung der Strukturen erfolgt insbesondere aus drei Grundbausteinen: (i) Abscheiden von dünnen Materialschichten auf einem Substrat, (ii) Aufbringen einer strukturierten Maske auf die Schichten mittels photolithografischer Bildgebung und (iii) selektives Ätzen der Schichten bezüglich der Maske.
  • 1A zeigt eine Draufsicht auf Hohlraumstrukturen und entsprechende Fertigungsprozesse gemäß den Aspekten der vorliegenden Erfindung. 1B zeigt eine Querschnittsansicht von 1A entlang der Linien A-A; während 1C eine Querschnittsansicht von 1A entlang der Linien B-B zeigt. Insbesondere umfasst die Struktur 10 ein Bulk-Substrat 12 (im Vergleich zu Silizium-auf-Isolator-Substraten). Das Bulk-Substrat 12 kann auch als Wafer bezeichnet werden. Das Bulk-Substrat 12 kann jedes beliebige Halbleitermaterial wie z.B. Si, GaAs, etc. umfassen. In Ausführungsformen wird das Bulk-Substrat 12 aus kristallinem Silizium gebildet. In einer weiteren Ausführungsform kann das Bulk-Substrat 12 aus beliebigen geeigneten Halbleitermaterialien gebildet sein, wie z.B. SiGe, SiGeC, SiC, InAs, InP und anderen IIIN- oder IINI-Verbindungshalbleitern.
  • Unter Bezugnahme auf die 1A-1C werden ein oder mehrere Padfilme (nicht dargestellt), z.B. Siliziumdioxid (Oxid) und/oder Siliziumnitrid (Nitrid), auf dem Substrat 12 abgeschieden. In Ausführungsformen kann der Nitrid-Padfilm mit einem herkömmlichen Abscheidungsverfahren, z.B. der chemischen Gasphasenabscheidung (CVD), abgeschieden werden. Das Oxid kann mit einer thermischen Oxidation oder anderen in der Technik bekannten Verfahren wie CVD (chemische Gasphasenabscheidung), PVD (Plasma-Gasphasenabscheidung) oder ALD (Atomlagenabscheidung) abgeschieden werden. In das Substrat 12 werden Öffnungen oder Gräben 22 geätzt. Die Gräben 22 können, von oben oder unten gesehen, „Löcher“ und/oder „Stäbe“ aufweisen. Ein Seitenwand-Liner (nicht dargestellt) wird an den Seitenwänden der Gräben 22 durch ein Abscheiden eines dielektrischen Materials (z.B. Oxid oder Nitrid) und ein anisotropes Ätzen des dielektrischen Materials von den unteren und oberen ebenen Merkmalen der Struktur gebildet.
  • Wie weiter in den 1A-1C dargestellt, werden die Hohlraumstrukturen 24 durch einen Substratätzprozess selektiv im Substrat 12 durch den Boden der Gräben 22 gebildet. Die Hohlraumstrukturen 24 können lokale Hohlraumstrukturen für die Lichtwellenleiterummantelung und galvanische Trennung darstellen. In Ausführungsformen schützen die Padfilme auf der Substratoberfläche und die Abstandhalter (z.B. Seitenwand-Liner) auf der Seite der Gräben 22 das Substrat 12 vor einem unbeabsichtigten Ätzen während der Hohlraumbildung.
  • Nach der Bildung des Seitenwand-Liners oder Abstandhalters und einer oder mehrerer optionaler Reinigungen kann das freiliegende Substrat 12 am Boden des Grabens 22 mit einem Nassätz- oder Trockenätzverfahren, wie es in der Technik bekannt ist, so entfernt werden, dass keine weitere Erklärung erforderlich ist. In Ausführungsformen können die Hohlraumstrukturen 24 unter bestimmten Vorrichtungen gebildet werden, z.B. einer Lichtwellenleiterstruktur und CMOS-Vorrichtungen (dargestellt in 2). Die Hohlraumstrukturen 24 können mit Oxid beschichtet oder vollständig mit Oxid gefüllt sein (wie in 8 dargestellt). Nach der Bildung der Hohlraumstrukturen 24 werden der Seitenwand-Liner und die Pad-Dielektrika entfernt, wodurch die Oberseite des Substrats 12 und die Seitenwände der Gräben 22 freigelegt werden. In Ausführungsformen können der Seitenwand-Liner und die Pad-Dielektrika durch einen herkömmlichen Ätzprozess entfernt werden, der für solche Materialien selektiv ist, z.B. nur oder in Kombination mit heißem Phosphor und einer nachfolgenden HF-Chemie oder umgekehrt.
  • In Ausführungsformen wird ein Material 28 auf der Oberfläche des Substrats 12 abgeschieden oder epitaktisch gewachsen, einschließlich den Seitenwänden der Gräben 22 und den Seitenwänden der Hohlraumstrukturen 24. In Ausführungsformen kann das Material 28 epitaktisch mit SiGe abgeschieden oder unter Verwendung von Ultrahochvakuum-CVD (UHVCVD) gewachsen werden, obwohl auch andere Halbleitermaterialien, Poly oder Epi-Schichten und Abscheidungsprozesse in Betracht gezogen werden. So kann beispielsweise SiGe-Material bei einer Temperatur von etwa 600°C bis 750°C abgeschieden oder gewachsen werden. Es ist zu verstehen, dass je nach kritischem Maß der Gräben 22 unterschiedliche Dicken des Materials 28 aufgebracht werden können.
  • Wie weiter in den 1A-1C dargestellt, wird der Wafer (Substrat) nach der Abscheidung oder dem Wachstum des Materials 28 auf wenigstens die Reflowtemperatur des Materials 28 erwärmt, so dass das Material 28 den Graben 22 füllt. Auf diese Weise werden die Hohlraumstrukturen 24 abgedichtet (z.B. mit Luft gefüllt). Vor der Abdichtung der Hohlraumstrukturen 24 können diese beschichtet oder vollständig mit Oxidmaterial gefüllt werden. Alternativ kann der Füllvorgang auch in einem bezüglich 8 späteren Verarbeitungsschritt erfolgen. Während der Reflowtemperatur kann ein Teil des Materials 28 auf der Oberfläche der Struktur verbleiben, die als Ätzstoppschicht für nachfolgende Prozesse dienen kann. SiGe-Material 28 kann in die Öffnung des Grabens 22 durch Reflow eingebracht werden, um die Oberseite des Grabens 22 zu verschließen oder zu füllen, ohne den Hohlraum 24 zu füllen. In Ausführungsformen beträgt die Reflowtemperatur des Materials 28 etwa 800°C bis 1050°C und die Reflowzeit beträgt bis zu etwa 600 Sekunden.
  • 2 zeigt unter anderen Merkmalen eine optionale tiefe Grabenisolationsstruktur (Deep Trench Isolation, DTI-Struktur) 30, die Vorrichtungen umgibt, und entsprechende Herstellungsverfahren gemäß Aspekten der vorliegenden Erfindung. In Ausführungsformen umgeben die tiefen Grabenisolationsstrukturen 30 eine Vielzahl von Vorrichtungen 34, 36 und 38, die durch flache Grabenisolationsstrukturen (STI-Strukturen) 32 gebildet werden. In einem anschaulichen, nicht beschränkenden Beispiel ist die Vorrichtung 34 eine Lichtwellenleiterstruktur, die Vorrichtung 36 ist ein Resonator und die Vorrichtung 38 ist ein konventioneller Transistor, z.B. eine CMOS-Vorrichtung. In Ausführungsformen bieten die tiefen Grabenisolationsstrukturen 30 eine Isolierung für die untere Lichtwellenleiterummantelung. Darüber hinaus stellen die flachen Grabenisolationsstrukturen (STI-Strukturen) 32 lokale Isolationen für die seitlichen Lichtwellenleiterummantelung dar.
  • In Ausführungsformen werden die Vorrichtungen 34, 36 und 38 auf einem epitaktisch gewachsenen Halbleitermaterial 40 (über dem Material 28, z.B. SiGe-Material) durch Photolithographie und Ätzprozesse gebildet, die dem Fachmann bekannt sind. Nach dem Ätzprozess werden die Gräben mit Oxid gefüllt und können mit herkömmlichen chemisch-mechanischen Poliertechniken (CMP) planarisiert werden, wobei die Vorrichtungen 34, 36, 38 nachträglich gebildet werden. Der Fachmann wird verstehen, dass die Hohlraumstrukturen 24 lokale Hohlraumstrukturen sind, die beispielsweise das Substrat 12 und den Resonator 34 isolieren.
  • Mit weiterem Bezug auf 2 bieten die tiefen Grabenisolationsstrukturen 30 und die flachen Grabenisolationsstrukturen 32 zwei Grabenisolationsmerkmale für eine bessere Isolierung der Vorrichtungen. In Ausführungsformen können die tiefen Grabenisolationsstrukturen 30 und die flachen Grabenisolationsstrukturen 32 in getrennten Fertigungsprozessen mit herkömmlichen Lithographie-, Ätz- und Abscheidungsverfahren gebildet werden, die dem Fachmann bekannt sind. So wird beispielsweise ein über dem epitaktisch gewachsenen Halbleitermaterial 40 gebildeter Lack mit Energie (Licht) beaufschlagt, um eine Struktur (Öffnung) zu bilden. Ein Ätzprozess mit einer selektiven Chemie, z.B. ein reaktives lonenätzen (RIE), wird verwendet, um einen oder mehrere Gräben im epitaktisch gewachsenen Halbleitermaterial 40 durch die Öffnungen des Lacks zu bilden. Der Lack kann dann durch ein herkömmliches Sauerstoffveraschungsverfahren oder andere bekannte Entfernungsmittel entfernt werden. Nach der Lackentfernung kann Isolationsmaterial, z.B. Oxid, mit allen gängigen Abscheideverfahren, z.B. chemische Gasphasenabscheidung (CVD), abgeschieden werden. Jegliches Restmaterial auf der Oberfläche des epitaktisch gewachsenen Halbleitermaterials 40 kann mit herkömmlichen chemisch-mechanischen Polierverfahren (CMP) entfernt werden.
  • In Ausführungsformen sind die Vorrichtungen 34, 36, 38 konventionelle Vorrichtungen, die mit konventionellen Herstellungsverfahren so geformt sind, dass hierin keine weitere Erklärung erforderlich ist. In Ausführungsformen werden die Vorrichtungen 34, 36 und 38 durch die flachen Grabenisolationsstrukturen 32 gebildet. Die Vorrichtung 34, z.B. Hohlleiterstruktur, und die Vorrichtung 38, z.B. Transistor, sind über den Hohlraumstrukturen 24 gebildet, während die Vorrichtung 36, z.B. Resonator, zwischen den Hohlraumstrukturen 24 gebildet ist.
  • In Ausführungsformen können die tiefen Grabenisolationsstrukturen 30 und die flachen Grabenisolationsstrukturen 32 separat geätzt, aber gleichzeitig mit Isolationsmaterial gefüllt werden, um Kosten zu sparen. In weiteren Ausführungsformen können die flachen Grabenisolationsstrukturen vor den tiefen Grabenisolationsstrukturen mit separaten konventionellen Lithographie- oder Hartmaskentechniken gebildet werden, gefolgt von konventionellen Ätzverfahren. Das Isolationsmaterial kann z.B. Oxid sein. Die Abscheidung des Oxidmaterials kann ein gleichzeitig durchgeführter CVD-Prozess sein, um Kosten zu sparen, gefolgt von einem CMP-Prozess. Der CMP-Prozess kann gleichzeitig durchgeführt werden, um Kosten zu sparen.
  • 3 zeigt einen auf dem Substrat 12 befestigten Handhabungswafer 42 und entsprechende Herstellungsprozesse gemäß Aspekten der vorliegenden Erfindung. Genauer gesagt, wird die Struktur von 2 auf den Kopf gestellt und ein Handhabungswafer 42 mit dem Substrat 12 verbunden. In Ausführungsformen befindet sich die Verbindungsfläche zwischen dem Handhabungswafer 42 und dem Substrat 12 unterhalb der Vorrichtungen 34, 36, 38 (im Vergleich zu herkömmlichen Strukturen, wo sie sich zwischen oberen und unteren Vorrichtungen befindet). Der Handhabungswafer 42 kann vor oder nach dem Umdrehen des Substrats 12 mit dem Substrat 12 verbunden werden. In Ausführungsformen kann der Handhabungswafer 42 beispielsweise mittels einer Oxidbondtechnik mit dem Substrat 12 verbunden werden. In einigen Ausführungsformen kann der Handhabungswafer 42 mit einem geeigneten Verbindungsverfahren mit dem Substrat 12 verbunden werden, ohne dass metallische Zwischenverbindungen, wie z.B. eine direkte oder oxidische Verbindungstechnik, verwendet werden müssen. Weitere Beispiele sind Oxidbonding, anodisches Bonding und plasmaaktiviertes Bonding, um nur einige zu nennen. Der Handhabungswafer 42 kann aus Quarz, Si oder anderem, in der Technik bekannten Handhabungswafermaterial bestehen. Darüber hinaus zeigt 3 eine Rückseite 12a des Substrats 12, auf einer gegenüberliegenden Seite zu den Vorrichtungen 34, 36, 38.
  • 4 zeigt unter anderem die auf der Rückseite 12a des Substrats 12 gebildeten Vorrichtungen 34, 38. In Ausführungsformen befinden sich nun alle Bauelemente auf einem einzigen Wafer, z.B. Substrat 12 (im Vergleich zu verschiedenen Wafern), wodurch mehrschichtige Halbleiterbauelemente auf dem einzelnen Substrat bereitgestellt werden.
  • Genauer gesagt, werden in den Prozessen, die den bereits in Bezug auf die 1A-2 beschriebenen ähneln, tiefe Grabenisolationsstrukturen 30 gebildet, die eine Vielzahl von Vorrichtungen 34 und 38 umgeben. Die tiefe Grabenisolationsstrukturen 30 und die Vielzahl der Vorrichtungen 34, 38 werden durch die flachen Grabenisolationsstrukturen 32 gebildet. Die Vorrichtungen 34, 28 sind auf einem epitaktisch gewachsenen Halbleitermaterial 40 ausgebildet. In Ausführungsformen ist die Vorrichtung 34 eine Lichtwellenleiterstruktur und die Vorrichtung 38 ein Transistor, z.B. eine CMOS-Vorrichtung. Es wird jedoch darauf hingewiesen, dass der Resonator nicht auf der Rückseite 12a des Substrats 12 vorgesehen ist, sondern zwischen den Vorrichtungen 34, 38 ein Freiraum 46 vorgesehen ist, z.B. zwischen den mit dem Material 28 abgedichteten Hohlraumstrukturen 24. In Ausführungsformen ist der Öffnungsraum 46 auch zu dem im Substrat 12 gebildeten Resonator 36 ausgerichtet. Nach der Bildung der Vorrichtungen 34, 38 wird eine Schicht aus einem dielektrischen Material (Oxid) 48 auf den Vorrichtungen 34, 38, tiefen Grabenisolationsstrukturen 30 und flachen Grabenisolationsstrukturen 32 gewachsen. Die Schicht aus dielektrischem Material (Oxid) 48 kann mit einem konventionellen CMP-Prozess planarisiert werden.
  • 5 zeigt unter anderem eine optische Through-Wafer-Via 50 und die entsprechenden Herstellungsprozesse gemäß den Aspekten der vorliegenden Erfindung. Genauer gesagt, wird eine optische Through-Wafer-Via 50 durch das Substrat 12 geätzt, um eine Oberseite des Resonators 36 des Substrats 12 freizulegen. Auf diese Weise kann eine optische Verbindung mit einer einzelnen Si-Ätzung gegenüber einer mehrlagigen Stapelätzung von Si/Oxid/Si/Oxid/Nitrid hergestellt werden. Die optische Through-Wafer-Via 50 ist zwischen den Hohlraumstrukturen 24 des Substrats 12 innerhalb des Freiraums 46 vorgesehen. Die optische Through-Wafer-Via 50 kann mit jeder herkömmlichen Lithographie- und Ätztechnik, z.B. RIE, hergestellt werden. Ein Isolationsmaterial 52, z.B. Oxidmaterial, wird auf den Seitenwänden der optischen Through-Wafer-Via 50 abgeschieden, gefolgt von einem anisotropen Ätzverfahren, um überschüssiges Isolationsmaterial von einem Boden der optischen Through-Wafer-Via 50 (und Oberfläche der Rückseite 12a des Substrats 12) zu entfernen, um den Resonator 36 freizulegen. Das Isolationsmaterial 52 verbleibt an den Seitenwänden der optischen Through-Wafer-Via 50.
  • In 6 ist die optische Through-Wafer-Via 50 mit P+ Poly-Material 54 und N+ Poly-Material 56 beschichtet. In Ausführungsformen können das P+ Poly-Material 54 und das N+ Poly-Material 56 mit einem konventionellen Atomlagenabscheidungsverfahren (ALD-Verfahren) abgeschieden werden. In Ausführungsformen werden das P+ Poly-Material 54 und das N+ Poly-Material 56 ebenfalls auf der Oberfläche des dielektrischen Materials 48 abgeschieden. Auf diese Weise ist ein Polysiliziumlichtwellenleiter optisch mit der Ober- und Unterseite des Substrats verbunden. Außerdem können von der Rückseite der Vorrichtung, z.B. Resonator 34, durch das Substrat 12 elektrische Kontakte bereitgestellt werden.
  • Das P+ Poly-Material 54 und das N+ Poly-Material 56 können unterschiedliche Dicken aufweisen, z.B. etwa 5 nm bis 10 nm; es ist jedoch zu verstehen, dass das P+ Poly-Material 54 und das N+ Poly-Material 56 die optische Through-Wafer-Via 50 nicht vollständig füllen sollten. Stattdessen wird der verbleibende Raum innerhalb der optischen Through-Wafer-Via 50 mit einem Oxidmaterial 58 gefüllt. Jedes überschüssige Oxidmaterial 58 kann von der Oberfläche des N+ Poly-Materials 56 außerhalb der optischen Through-Wafer-Via 50 mit herkömmlichen CMP-Prozessen entfernt werden.
  • Unter Bezugnahme auf 7 wird die Beschichtung des P+ Poly-Materials 54 und des N+ Poly-Materials 56 rückseitig (versetzt) geätzt, so dass sowohl das P+ Poly-Material 54 als auch das N+ Poly-Material 56 freigelegt werden. In Ausführungsformen können das P+ Poly-Material 54 und das N+ Poly-Material 56 mit herkömmlichen Lithographie- und Ätztechniken, z.B. RIE, geätzt werden, um sowohl das P+ Poly-Material 54 als auch das N+ Poly-Material 56 freizulegen. Ein dielektrisches Material 60, z.B. Oxid, wird über dem P+ Poly-Material 54 und dem N+ Poly-Material 56 abgeschieden. Die Kontakte 62 sind in das dielektrische Material 60 eingeformt und berühren direkt sowohl das P+ Poly-Material 54 als auch das N+ Poly-Material 56. Die Kontakte 62 werden durch konventionelle Lithographie-, Ätz- und Abscheidungstechniken gebildet, die dem Fachmann bekannt sind. In Ausführungsformen können die Kontakte 62 ein beliebiges leitfähiges Material sein, z.B. Kupfer, Aluminium, etc. In Ausführungsformen können die Verbindungen 44 auch mit herkömmlichen Lithographie-, Ätz- und Metallabscheidungsverfahren, die dem Fachmann bekannt sind, in dem Handhabungswafer 42 hergestellt werden. So können beispielsweise die Verbindungen 44 metallische Via-Verbindungen sein, die mit der Vorrichtung 38 verbunden sind.
  • 8 zeigt eine alternative Struktur 10' und entsprechende Herstellungsverfahren gemäß Aspekten der vorliegenden Erfindung. In 8 werden beispielsweise die Hohlraumstrukturen mit Oxidmaterial gefüllt. In Ausführungsformen können die Hohlraumstrukturen mit einem Oxidmaterial gefüllt sein, indem die Breite der optischen Through-Wafer-Via 50 verlängert wird, um ein Inneres der Hohlraumstrukturen freizulegen. Anschließend wird ein Oxidationsprozess durchgeführt, gefolgt von einem Füllen der Hohlraumstrukturen mit einem Oxidmaterial. Die optische Through-Wafer-Via 50 wird dann mit dem P+ Poly-Material 54 und dem N+ Poly-Material 56 beschichtet. Ein dielektrisches Material 58, z.B. Oxid, wird über dem P+-Polyermaterial 54 und dem N+-Polymaterial 56 abgeschieden, wobei im dielektrischen Material 58 Kontakte 60 gebildet werden, die sowohl das P+-Polymaterial 54 als auch das N+-Polymaterial 56 direkt berühren (wie bereits hierin beschrieben).
  • Das (die) vorstehend beschriebene(n) Verfahren wird (werden) bei der Herstellung von integrierten Schaltungschips verwendet. Die resultierenden integrierten Schaltungschips können vom Hersteller in Form roher Wafer (d.h. als Einzelwafer mit mehreren unverpackten Chips), als Bare-Die oder in verpackter Form vertrieben werden. Im letzteren Fall wird der Chip in einem einzigen Chipgehäuse (z.B. einem Kunststoffträger, mit Leitungen, die an einer Hauptplatine oder einem anderen höherwertigen Träger befestigt sind) oder in einem Multichipgehäuse (z.B. einem Keramikträger, der eine oder beide Oberflächenverbindungen oder vergrabene Verbindungen aufweist) montiert. In jedem Fall wird der Chip dann mit anderen Chips, diskreten Schaltungselementen und/oder anderen Signalverarbeitungsvorrichtungen als Teil von entweder (a) einem Zwischenprodukt, wie beispielsweise einer Hauptplatine, oder (b) einem Endprodukt integriert. Das Endprodukt kann jedes Produkt sein, das integrierte Schaltungschips umfasst, von Spielzeug und anderen Low-End-Anwendungen bis hin zu fortschrittlichen Computerprodukten mit einem Display, einer Tastatur oder einem anderen Eingabegerät und einem zentralen Prozessor.
  • Die Beschreibung der verschiedenen Ausführungsformen der vorliegenden Erfindung dient zur Veranschaulichung, soll aber nicht vollständig oder auf die offenbarten Ausführungsformen beschränkt sein. Viele Modifikationen und Variationen sind dem Fachmann ersichtlich, ohne vom Wesen und Umfang der beschriebenen Ausführungsformen abzuweichen. Die hierin verwendete Terminologie wurde gewählt, um die Prinzipien der Ausführungsformen, die praktische Anwendung oder die technische Verbesserung gegenüber den auf dem Markt befindlichen Technologien am besten zu erläutern oder einem Laien zu ermöglichen, die hierin offenbarten Ausführungsformen zu verstehen.

Claims (20)

  1. Struktur, umfassend: eine Vielzahl von Hohlraumstrukturen, die in einem einzelnen Substrat bereitgestellt sind; mindestens eine optische Vorrichtung, die auf zwei Seiten des einzelnen Substrats und zwischen den mehreren Hohlraumstrukturen bereitgestellt ist; und eine optische Through-Wafer-Via, die sich durch das Substrat zwischen der Vielzahl von Hohlraumstrukturen erstreckt und eine Rückseite der mindestens einen optischen Vorrichtung freilegt.
  2. Struktur nach Anspruch 1, wobei die mindestens eine optische Vorrichtung ein Resonator auf einem epitaktischen Material ist, das auf dem Substrat auf einer ersten Seite des einzelnen Substrats gewachsen ist.
  3. Struktur nach Anspruch 1, wobei die mindestens eine optische Vorrichtung eine Vielzahl von optischen Vorrichtungen auf beiden Seiten des einzelnen Substrats ist.
  4. Struktur nach Anspruch 3, wobei die Vielzahl von optischen Vorrichtungen eine Lichtwellenleiterstruktur und einen Resonator auf einer ersten Seite des einzelnen Substrats und eine Lichtwellenleiterstruktur auf einer zweiten Seite des einzelnen Substrats umfasst.
  5. Struktur nach Anspruch 4, ferner umfassend einen Transistor sowohl auf der ersten Seite des einzelnen Substrats und der zweiten Seite des einzelnen Substrats, wobei: die Transistoren über einer separaten Hohlraumstruktur der Vielzahl von Hohlraumstrukturen auf der ersten Seite des einzelnen Substrats und der zweiten Seite des einzelnen Substrats angeordnet sind; die Lichtwellenleiterstrukturen über einer anderen separaten Hohlraumstruktur der Vielzahl von Hohlraumstrukturen auf der ersten Seite des einzelnen Substrats und der zweiten Seite des einzelnen Substrats angeordnet sind; und der Resonator auf der ersten Seite des Substrats zwischen den Lichtwellenleiterstrukturen und den Transistoren liegt.
  6. Struktur nach Anspruch 5, wobei die Vielzahl von Hohlraumstrukturen mit SiGe-Material abgedichtet sind.
  7. Struktur nach Anspruch 5, wobei sich die Vielzahl der optischen Vorrichtungen auf der ersten Seite des einzelnen Substrats und der zweiten Seite des einzelnen Substrats befindet.
  8. Struktur nach Anspruch 7, wobei die Vielzahl von Hohlraumstrukturen mit oxidiertem SiGe-Material versiegelt sind, sich das oxidierte SiGe-Material zwischen Substratmaterial und den Lichtwellenleiterstrukturen sowohl auf der ersten Seite des einzelnen Substrats als auch auf der zweiten Seite des einzelnen Substrats befindet und sich das Substratmaterial und die Transistoren sowohl auf der ersten Seite des einzelnen Substrats als auch auf der zweiten Seite des einzelnen Substrats befinden.
  9. Struktur nach Anspruch 5, wobei die Vielzahl von Hohlraumstrukturen mit Isolatormaterial gefüllt ist.
  10. Struktur nach Anspruch 5, ferner umfassend Grabenisolationsbereiche sowohl an einem oberen Abschnitt des einzelnen Substrats als auch an einem unteren Abschnitt des einzelnen Substrats.
  11. Struktur, umfassend: mindestens eine optische Vorrichtung, die auf einem Substrat und zwischen einer Vielzahl von Hohlraumstrukturen bereitgestellt ist; eine optische Through-Wafer-Via, die sich durch das Substrat erstreckt, zwischen der Vielzahl von Hohlraumstrukturen; eine tiefe Grabenisolation und eine SiGe-Dichtung neben der optischen Through-Wafer-Via, die eine untere Lichtwellenleiterummantelung bereitstellt; und eine flache Grabenisolation neben der mindestens einen optischen Vorrichtung, die eine seitliche Lichtwellenleiterummantelung bereitstellt.
  12. Struktur nach Anspruch 11, wobei die mindestens eine optische Vorrichtung ein Resonator auf einer ersten Seite des Substrats ist und zwischen der Vielzahl von Hohlraumstrukturen positioniert ist, und die optische Via des Wafers sich durch das Substrat erstreckt und eine Rückseite des Resonators berührt.
  13. Struktur nach Anspruch 12, wobei sich der Resonator auf einem auf dem Substrat gewachsenen epitaktischen Material befindet.
  14. Struktur nach Anspruch 11, wobei die mindestens eine optische Vorrichtung eine Vielzahl von optischen Vorrichtungen auf beiden Seiten des Substrats ist, die Vielzahl von optischen Vorrichtungen eine Lichtwellenleiterstruktur und einen Resonator auf einer ersten Seite des Substrats und eine Lichtwellenleiterstruktur auf einer zweiten Seite des Substrats umfasst, und sich die optische Through-Wafer-Via durch das Substrat erstreckt und eine Rückseite des Resonators berührt.
  15. Struktur nach Anspruch 14, wobei: die SiGe-Dichtung die Vielzahl von Hohlraumstrukturen abdichtet; und die tiefe Grabenisolation, die Hohlraumstrukturen und die flache Grabenisolation auf der ersten Seite des Substrats und der zweiten Seite des Substrats bereitgestellt sind.
  16. Struktur nach Anspruch 15, ferner umfassend einen Transistor sowohl auf der ersten Seite des Substrats als auch auf der zweiten Seite des Substrats, wobei: die Transistoren über einer ersten Hohlraumstruktur der Vielzahl von Hohlraumstrukturen auf der ersten Seite des Substrats und der zweiten Seite des Substrats angeordnet sind; die Lichtwellenleiterstrukturen über einer zweiten separaten Hohlraumstruktur der Vielzahl von Hohlraumstrukturen auf der ersten Seite des Substrats und der zweiten Seite des Substrats angeordnet sind; und sich der Resonator auf der ersten Seite des Substrats zwischen den Lichtwellenleiterstrukturen und den Transistoren befindet.
  17. Struktur nach Anspruch 16, wobei die SiGe-Dichtung ein oxidiertes SiGe-Material ist.
  18. Struktur nach Anspruch 15, wobei die Vielzahl von Hohlraumstrukturen mit Isolatormaterial gefüllt ist.
  19. Verfahren, umfassend: ein Bilden von mehrlagigen Halbleitervorrichtungen auf einem einzelnen Substrat; und ein Bilden einer optischen Through-Wafer-Via, die sich durch das einzelne Substrat erstreckt und die mit einer Rückseite einer optischen Vorrichtung der mehrlagigen Halbleitervorrichtung auf einer ersten Seite des einzelnen Substrats in Kontakt steht.
  20. Verfahren nach Anspruch 19, ferner umfassend ein Erzeugen von flachen Grabenisolationsstrukturen und tiefen Grabenisolationsstrukturen auf beiden Seiten des einzelnen Substrats.
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