DE112012004719T5 - Integrierte Halbleitereinheiten mit einkristallinem Träger, Verfahren zur Herstellung und Entwurfsstruktur - Google Patents

Integrierte Halbleitereinheiten mit einkristallinem Träger, Verfahren zur Herstellung und Entwurfsstruktur Download PDF

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Abstract

Es werden akustische Bulk-Wellen-Filter und/oder akustische Bulk-Resonatoren, die mit CMOS-Einheiten kombiniert sind, Verfahren zur Herstellung sowie eine Entwurfsstruktur bereitgestellt. Das Verfahren beinhaltet ein Bilden eines einkristallinen Trägers (18) aus einer Siliciumschicht (14) auf einem Isolator (12). Das Verfahren beinhaltet des Weiteren ein Bereitstellen einer Beschichtung aus einem Isolatormaterial (22) über dem einkristallinen Träger. Das Verfahren beinhaltet des Weiteren ein Bilden eines Durchkontakts (34a) durch das Isolatormaterial hindurch, wobei ein Wafer (10) freigelegt wird, der unter dem Isolator liegt. Das Isolatormaterial verbleibt über dem einkristallinen Träger. Das Verfahren beinhaltet des Weiteren ein Bereitstellen eines Opfermaterials (36) in dem Durchkontakt und über dem Isolatormaterial. Das Verfahren beinhaltet des Weiteren ein Bereitstellen einer Kappe (38) auf dem Opfermaterial. Das Verfahren beinhaltet des Weiteren ein Abführen des Opfermaterials und eines Anteils des Wafers unter dem einkristallinen Träger durch die Kappe hindurch, um einen oberen Hohlraum (42a) oberhalb des einkristallinen Trägers und einen unteren Hohlraum (42b) in dem Wafer unterhalb des einkristallinen Trägers zu bilden.

Description

  • Gebiet der Erfindung
  • Die Erfindung bezieht sich auf Halbleiterstrukturen sowie auf Verfahren zur Herstellung und im Besonderen auf akustische Bulk-Wellen-Filter und/oder akustische Bulk-Resonatoren, die mit CMOS-Prozessen kombiniert sind, Verfahren zur Herstellung sowie Entwurfsstrukturen.
  • Hintergrund
  • Akustische Bulk-Wellen-Filter (BAW-Filter, Bulk Acoustic Wave filter) sowie akustische Bulk-Resonatoren (BAR, Bulk Acoustic Resonator) erlangen wegen der Vorteile hinsichtlich ihrer Leistungsfähigkeit ein höheres Maß an Beliebtheit und werden bei der Konstruktion von innovativen mobilen Einheiten und Systemen der Gegenwart eingesetzt. Aufgrund von Schwierigkeiten bei der Fertigung werden akustische Bulk-Wellen(BAW)-Filter sowie akustische Bulk-Resonatoren (BAR) als unabhängige Einheiten hergestellt. Das heißt, die akustischen Bulk-Wellen(BAW)-Filter und die akustischen Bulk-Resonatoren (BAR) werden nicht als mit weiteren CMOS-, BiCMOS-, SiGe-HBGT- und/oder passiven Einheiten kombinierte Strukturen bereitgestellt, was somit zu höheren Fertigungskosten und einem hochgefahrenen Prozessablauf der Herstellung führt.
  • Demgemäß besteht ein Bedarf auf dem Fachgebiet, die hierin vorstehend beschriebenen Mängel und Beschränkungen zu überwinden.
  • Kurzdarstellung
  • In einem ersten Aspekt der Erfindung weist ein Verfahren ein Bilden eines einkristallinen Trägers aus einer Siliciumschicht auf einem Isolator auf. Das Verfahren weist des Weiteren ein Bereitstellen einer Beschichtung aus einem Isolatormaterial über dem einkristallinen Träger auf. Das Verfahren weist des Weiteren ein Bilden eines Durchkontakts durch das Isolatormaterial hindurch auf, wobei ein unter dem Isolator liegender Wafer freigelegt wird. Das Isolatormaterial verbleibt über dem einkristallinen Träger. Das Verfahren weist des Weiteren ein Bereitstellen eines Opfermaterials in dem Durchkontakt und über dem Isolatormaterial auf. Das Verfahren weist des Weiteren ein Bereitstellen einer Kappe auf dem Opfermaterial auf. Das Verfahren weist des Weiteren ein Abführen des Opfermaterials und eines Anteils des Wafers unterhalb des einkristallinen Trägers durch die Kappe hindurch auf, um einen oberen Hohlraum oberhalb des einkristallinen Trägers und einen unteren Hohlraum in dem Wafer unterhalb des einkristallinen Trägers zu bilden.
  • In einem weiteren Aspekt der Erfindung weist ein Verfahren ein Bilden eines einkristallinen Trägers aus einer einkristallinen Siliciumschicht eines SOI-Substrats auf. Das Verfahren weist des Weiteren ein Schützen des einkristallinen Trägers mit einem Isolatormaterial während der Bildung der Hohlräume auf. Die Bildung der Hohlräume weist ein Bilden eines oberen Hohlraums und eines unteren Hohlraums oberhalb beziehungsweise unterhalb des einkristallinen Trägers auf. Der obere Hohlraum wird oberhalb einer BOX-Schicht des SOI-Substrats gebildet, indem eine Opferschicht geätzt wird, die über dem Isolatormaterial ausgebildet ist, das freiliegende Anteile des einkristallinen Trägers beschichtet und schützt. Der untere Hohlraum wird unterhalb der BOX-Schicht gebildet, indem ein Anteil des Bulk-Substrats durch einen verbindenden Durchkontakt hindurch geätzt wird, der zwischen dem oberen Hohlraum und dem unteren Hohlraum ausgebildet ist. Der verbindende Durchkontakt ist mit dem Isolatormaterial überzogen, das die freiliegenden Anteile des einkristallinen Trägers beschichtet und schützt.
  • In noch einem weiteren Aspekt der Erfindung weist eine Struktur einen einkristallinen Träger auf, der aus einer Siliciumschicht eines Silicium-auf-Isolator(SOI)-Substrats gebildet ist. Die Struktur weist des Weiteren ein Isolatormaterial auf, das den einkristallinen Träger beschichtet. Die Struktur weist des Weiteren einen oberen Hohlraum auf, der oberhalb des einkristallinen Trägers über einem Anteil des Isolatormaterials ausgebildet ist. Die Struktur weist des Weiteren einen unteren Hohlraum auf, der in dem Bulk-Substrat des SOI-Substrats unterhalb des einkristallinen Trägers und einer BOX-Schicht des SOI-Substrats ausgebildet ist. Die Struktur weist des Weiteren einen verbindenden Durchkontakt auf, der den oberen Hohlraum mit dem unteren Hohlraum verbindet, wobei der verbindende Durchkontakt mit dem Isolatormaterial beschichtet ist. Die Struktur weist des Weiteren einen akustischen Bulk-Wellen(BAW)-Filter oder einen akustischen Bulk-Resonator (BAR) in einer elektrischen Verbindung mit dem einkristallinen Träger auf.
  • In einem weiteren Aspekt der Erfindung wird eine Entwurfsstruktur bereitgestellt, die greifbar in einem gerätelesbaren Speichermedium zum Entwerfen, Herstellen oder Prüfen eines integrierten Schaltkreises ausgeführt ist. Die Entwurfsstruktur weist die Strukturen der vorliegenden Erfindung auf. In weiteren Ausführungsformen weist eine Entwurfsstruktur einer Hardware-Beschreibungssprache (HDL), die auf einem gerätelesbaren Datenspeichermedium codiert ist, Elemente auf, die, wenn sie in einem computerunterstützten Entwurfssystem bearbeitet werden, eine geräteausführbare Wiedergabe der Halbleiterstruktur erzeugen, welche die Strukturen der vorliegenden Erfindung aufweist. In noch weiteren Ausführungsformen wird ein Verfahren in einem computerunterstützten Entwurfssystem zum Erzeugen eines funktionellen Entwurfsmodells der Halbleiterstruktur bereitgestellt. Das Verfahren weist ein Erzeugen einer funktionellen Wiedergabe der strukturellen Elemente der Halbleiterstruktur auf.
  • Im Einzelnen wird in Ausführungsformen der vorliegenden Erfindung eine Entwurfsstruktur bereitgestellt, die von einem Gerät lesbar ist, das beim Entwurf, der Herstellung oder der Simulation eines integrierten Schaltkreises verwendet wird. Die Entwurfsstruktur weist auf: einen einkristallinen Träger, der aus einer Siliciumschicht eines Silicium-auf-Isolator(SOI)-Substrats gebildet ist; ein Isolatormaterial, das den einkristallinen Träger beschichtet; einen oberen Hohlraum, der oberhalb des einkristallinen Trägers über einem Anteil des Isolatormaterials ausgebildet ist; einen unteren Hohlraum, der in dem Bulk-Substrat des SOI-Substrats unterhalb des einkristallinen Trägers und einer BOX-Schicht des SOI-Substrats ausgebildet ist; einen verbindenden Durchkontakt, der den oberen Hohlraum mit dem unteren Hohlraum verbindet, wobei der verbindende Durchkontakt mit dem Isolatormaterial beschichtet ist; sowie einen akustischen Bulk-Wellen(BAW)-Filter oder einen akustischen Bulk-Resonator (BAR) auf dem einkristallinen Träger.
  • Kurzbeschreibung der mehreren Ansichten der Zeichnungen
  • Die vorliegende Erfindung wird in der detaillierten Beschreibung, die folgt, unter Bezugnahme auf die erwähnte Vielzahl von Zeichnungen mittels nicht beschränkender Bespiele von exemplarischen Ausführungsformen der vorliegenden Erfindung beschrieben.
  • 1 zeigt eine Ausgangsstruktur gemäß Aspekten der vorliegenden Erfindung;
  • 2 bis 3, 4a, 4b, 5, 6a bis 6d sowie 7 bis 12 zeigen Prozessschritte und in Beziehung stehende Strukturen gemäß Aspekten der vorliegenden Erfindung;
  • 11 zeigt eine Draufsicht auf eine Struktur gemäß der vorliegenden Erfindung entlang der Linie A-A von 10;
  • 12 zeigt eine Draufsicht auf eine Struktur gemäß einem Aspekt der vorliegenden Erfindung; und
  • 13 ist ein Ablaufplan eines Entwurfsprozesses, der bei dem Entwurf, der Fertigung und/oder der Prüfung von Halbleitern verwendet wird.
  • Detaillierte Beschreibung
  • Die Erfindung bezieht sich auf Halbleiterstrukturen sowie auf Verfahren zur Herstellung und im Besonderen auf akustische Bulk-Wellen-Filter und/oder akustische Bulk-Resonatoren, die mit CMOS-Einheiten (und -Prozessen) kombiniert sind, auf Verfahren zur Herstellung und auf eine Entwurfsstruktur. Im Einzelnen zielt die vorliegende Erfindung auf einen akustischen Bulk-Wellen(BAW)-Filter oder einen akustischen Bulk-Resonator (BAR) ab, die mit einer CMOS-Struktur kombiniert sind, wie zum Beispiel ein Filter, der von einem oberen Hohlraum und einem unteren Hohlraum umgeben ist. In Ausführungsformen wird der Filter aus einkristallinem Silicium gebildet, das ein Teil der aktiven Silicium-Schicht eines Silicium-auf-Isolator(SOI)-Wafers ist oder in einer BULK-Silicium-Wafer-Ausführung verwendet wird. Außerdem werden in Ausführungsformen der untere Hohlraum und der obere Hohlraum in einem einzigen Schritt des Abführens gebildet, wobei der untere Hohlraum in dem Wafer selbst unterhalb eines Filter-Trägers gebildet wird. Der obere Hohlraum wird in einer oberen Siliciumschicht unter Verwendung eines Prozesses für abgeschiedenes Silicium gebildet. In Ausführungsformen kann die Oberfläche des Filter-Trägers und weiterer Einheiten durch einen Einbauprozess mit einer dünnen Schicht (z. B. einem Oxid) beschichtet werden, um ein Ätzen von Silicium während des Abführens zu vermeiden.
  • Im Einzelnen weist die vorliegende Erfindung in Ausführungsformen einen akustischen Resonator auf, der unter Verwendung des Handhabungswafers eines SOI-Substrats hergestellt wird, um einen unteren Hohlraum einer Filter-Träger-Struktur zu bilden. Die Filter-Träger-Struktur wird aus kristallinem Silicium gebildet, wobei das Silicium von Einheiten in einem SOI-Wafer zuzüglich eines oberen Hohlraums von abgeschiedenem Silicium verwendet wird. Die Oberflächen des Filter-Trägers können durch ein Einbauverfahren mit einem dünnen Oxid beschichtet werden, um ein Ätzen des SOI-Siliciums während eines Abführens aus dem Hohlraum zu vermeiden oder um die Abstimmfrequenz des Filters oder eine Variabilität von weiteren elektrischen Parametern zu verringern.
  • 1 zeigt eine Ausgangsstruktur gemäß Aspekten der vorliegenden Erfindung. Im Einzelnen zeigt 1 ein Halbleitersubstrat oder einen Wafer 5. In Ausführungsformen kann der Wafer 5 eine BULK-Silicium- oder eine Silicium-auf-Isolator(SOI)-Ausführung aufweisen. In jeder Ausführung weist der Wafer 5 zum Beispiel eine einkristalline aktive Halbleitschicht 14 (z. B. aktives Silicium) mit einer Isolationsschicht 12 auf, die auf der Oberseite des Wafers 5 ausgebildet ist. Die Isolatorschicht 12 (auch als eine BOX in der SOI-Ausführung bezeichnet) ist auf einem Handhabungswafer 10 (Bulk-Substrat) ausgebildet. In Ausführungsformen kann die einkristalline aktive Halbleiterschicht 14 eine Dicke von etwa 0,1 bis 5 Mikrometer aufweisen, und die Isolatorschicht 12 kann eine Dicke von etwa 0,1 bis 5 Mikrometer aufweisen; wenngleich von der vorliegenden Erfindung auch weitere Abmessungen ins Auge gefasst werden.
  • Die Bestandteilsmaterialien der SOI-Wafer- oder der BULK-Ausführung können auf der Grundlage der gewünschten Anwendung der Endnutzung der Halbleitereinheit gewählt werden. Zum Beispiel kann die Isolationsschicht 12, z. B. die BOX, aus einem Oxid bestehen, wie beispielsweise SiO2. Darüber hinaus kann die einkristalline aktive Halbleiterschicht 14 aus verschiedenen Halbleitermaterialien bestehen, wie zum Beispiel Si, SiGe, SiC, SiGeC etc. Der SOI-Wafer 5 kann unter Verwendung von Techniken hergestellt werden, die dem Fachmann allgemein bekannt sind. Zum Beispiel kann der SOI-Wafer 5 mittels üblicher Prozesse gebildet werden, die Sauerstoffimplantation (z. B. SIMOX), Wafer-Bonden etc. beinhalten, jedoch nicht darauf beschränkt sind.
  • 2 zeigt zusätzliche Prozessschritte und eine resultierende Struktur gemäß Aspekten der vorliegenden Erfindung. Zum Beispiel zeigt 2 die Bildung von Einheiten 16 und eines Silicium-Trägers 18 (kombiniert in CMOS-Prozessen mit einem akustischen Bulk-Wellen(BAW)-Filter oder einem akustischen Bulk-Resonator (BAR)). In Ausführungsformen werden die Einheiten 16 und der Silicium-Träger 18 aus der einkristallinen aktiven Halbleiterschicht 14 gebildet. In Ausführungsformen werden die Einheiten 16 und der Träger 18 unter Verwendung von üblichen lithographischen, ätzenden und Abscheidungsprozessen gebildet, so dass eine weitere Erläuterung hierin nicht erforderlich ist. In Ausführungsformen können die Einheiten 16 zum Beispiel CMOS-, BiCMOS-, DRAM-, FLASH- oder passive Einheiten sein, die in der einkristallinen Siliciumschicht 14 ausgebildet sind. Die Einheiten 16 und der Träger 18 sind durch flache Grabenisolations(STI)-Strukturen 20 getrennt, die mittels Ätzen der aktiven Siliciumschicht 14 und Abscheiden eines Isolationsmaterials, wie zum Beispiel eines Oxides, in die durch das Ätzen gebildete Gräben gebildet werden, gefolgt von einem chemisch-mechanischen Polierschritt, um den Wafer zu planarisieren, wie auf dem Fachgebiet bekannt.
  • 3 zeigt zusätzliche Prozessschritte und eine in Beziehung stehende Struktur gemäß Aspekten der vorliegenden Erfindung. Im Einzelnen wird in 3 eine Isolatorschicht 22 über den Einheiten 16, dem Träger 18 und den STI-Strukturen 20 gebildet. In Ausführungsformen ist die Isolatorschicht 22 ein Oxidmaterial. Das Oxidmaterial kann zum Beispiel unter Verwendung eines chemischen Gasphasenabscheidung(CVD)-Prozesses oder eines Prozesses zur Abscheidung eines thermischen Oxides auf den Einheiten 16, dem Träger 18 und den STI-Strukturen 20 abgeschieden werden. In Ausführungsformen weist die Isolatorschicht 22 eine Dicke von etwa 1 Mikrometer auf; wenngleich von der vorliegenden Erfindung auch weitere Abmessungen ins Auge gefasst werden. Wenn die Isolatorschicht 22 mittels thermischen Oxidierens der Siliciumschicht 14 gebildet wird, dann sollte die Siliciumschicht 14 ausreichend dick sein, um ein vollständiges Umwandeln derselben in Siliciumdioxid zu vermeiden. In einer exemplarischen Ausführungsform ist die Siliciumschicht 14 3 Mikrometer dick, wie sie hergestellt ist, und die thermisch oxidierte Isolatorschicht 22 ist 0,1 Mikrometer dick.
  • Einheiten für akustische Wellen können entweder in einem Prozess Metall – piezoelektrische Dünnschicht(PZT)-Metall oder in einem Prozess Metall-PZT hergestellt werden. Für die Ausführungsform Metall-PZT-Metall werden die akustischen Wellen vertikal zwischen den zwei Metallplatten angeregt. Für die Ausführungsform Metall-PZT werden die akustischen Wellen lateral zwischen einer Kamm-Finger-Struktur in dem Metall angeregt. In den 4a und 4b sind vereinfachte Zeichnungen von Draufsichten auf einen vertikalen (4a) und einen lateralen (4b) akustischen Bulk-Wellen-Filter gezeigt. 4a zeigt vereinfachte Draufsichten von Layouts der Schicht 24 (unteres Metall) und einer Schicht 28 (oberes Metall) in 5 für einen vertikalen akustischen Wellen-Filter. 4b zeigt vereinfachte Draufsichten auf eine laterale akustische Wellen-Filter-Struktur, wobei lediglich die Schicht 28 für ein Bilden des Filters verwendet wird und die Schicht 24 entweder weggelassen werden kann oder für weitere Zwecke verwendet werden kann, wie beispielsweise eine Masse-Ebene. Die Erörterung nachstehend ist auf die Ausführungsform Metall-PZT-Metall beschränkt, wenngleich für die Zwecke der Erörterung jede Ausführungsform anwendbar ist.
  • In 5 wird eine Metallschicht 24 auf der Isolatorschicht 22 gebildet. Auf der Metallschicht 24 wird eine Dünnschicht 26 eines piezoelektrischen Wandlers (PZT) gebildet. Die PZT-Dünnschicht 26 kann zum Beispiel Aluminiumnitrid oder weitere bekannte PZT-Materialien sein. Die PZT-Dünnschicht 26 kann dazu verwendet werden, eine akustische Welle zu erzeugen und/oder zu erfassen. Auf diese Weise kann die PZT-Dünnschicht 26 dazu verwendet werden, einen akustischen Bulk-Wellen(BAW)-Filter oder einen akustischen Bulk-Resonator (BAR) in einen/eine CMOS-Prozess/-Struktur zu integrieren, wie zum Beispiel einen Filter, der von einem oberen Hohlraum und einem unteren Hohlraum umgeben ist (wie nachstehend weiter beschrieben). Auf der PZT-Dünnschicht 26 wird eine Metallschicht 28 gebildet. In Ausführungsformen können die Metallschichten 24, 28 zum Beispiel jegliche Leitermaterialien sein, die eines oder mehrere von zum Beispiel Titan, Titannitrid, Wolfram, Molybdänaluminium, Aluminiumkupfer und ähnliche Arten von Materialien beinhalten, die dem Fachmann bekannt sind. In Ausführungsformen werden die Metallschichten 24, 28 sowie die PZT-Dünnschicht 26 unter Verwendung üblicher Abscheidungsprozesse abgeschieden. In Ausführungsformen können die Leiterschichten 24, 28 die gleiche Dicke und die gleichen Materialien einsetzen, so dass sie symmetrisch sind.
  • Wie in 5 weiter gezeigt, werden die Metallschichten 24, 28 sowie die PZT-Dünnschicht 26 unter Verwendung von üblichen Photolithographie- und Ätztechniken strukturiert. Zum Beispiel kann ein Resist auf der Metallschicht 28 abgeschieden werden, das anschließend Licht ausgesetzt wird, um eine Struktur (Öffnungen) zu bilden. Dann können die Metallschichten 24, 28 sowie die PZT-Dünnschicht 26 durch die Öffnungen hindurch unter Verwendung von üblichen Ätzchemismen geätzt werden, wie zum Beispiel von reaktiven Ionenätz(RIE)-Prozessen. In Ausführungsformen verbleiben die Metallschichten 24, 28 und die PZT-Dünnschicht 26 über, z. B. ausgerichtet zu, wenigstens dem Träger 18 und in Ausführungsformen einer oder mehreren der Einheiten 16. Im Anschluss kann das Resist unter Verwendung üblicher Ablöseprozesse entfernt werden, wie zum Beispiel üblicher Veraschungsprozesse.
  • Die 6a bis 6d zeigen zusätzliche Prozessschritte und in Beziehung stehende Strukturen gemäß Aspekten der vorliegenden Erfindung. Im Einzelnen zeigt 6a eine Abscheidung eines Isolatormaterials 32, z. B. eines Oxides. In Ausführungsformen kann das Isolatormaterial 32 ein Oxidmaterial sein, das zum Beispiel unter Verwendung eines Prozesses mit einem Plasma hoher Dichte oder eines plasmaunterstützten Prozesses mit einem Plasma hoher Dichte, eines atomaren Schichtabscheidungs(ALD)-Prozesses oder eines chemischen Gasphasenabscheidungs(CVD)-Prozesses aus einer flüssigen Phase abgeschieden wird. In Ausführungsformen stellt die Abscheidung des Oxides eine verbesserte Lückenfüllung bereit. Wie in 6a gezeigt, wird das Isolatormaterial 32 innerhalb der Öffnungen 31 ebenso wie über den freiliegenden Schichten 26, 24 und 28 abgeschieden.
  • In 6b wird das Isolatormaterial 32 optional unter Verwendung einer inversen Maske und eines RIE-Prozesses strukturiert. Der inverse Ätzvorgang (inverser Damaszener-Prozess) wird zum Beispiel durchgeführt, indem ein Resist auf das Isolatormaterial 32 abgeschieden wird, das strukturiert wird, um Öffnungen zu bilden. In Ausführungsformen überlappen Resistkanten zum Beispiel mit Kanten der Einheiten 16 und/oder des Trägers 18. Das heißt, das Resist maskiert die Einheiten 16 und den Träger 18 in geringfügiger Weise. Im Anschluss wird das Isolatormaterial 32 einem Ätzprozess unterzogen, um Öffnungen oder Strukturen 33 zu bilden, die über den Einheiten 16 und/oder dem Träger 18 liegen.
  • In 6c wird das Isolatormaterial 32 einem chemisch-mechanischen Polieren (CMP) mit einem optionalen Prozess zur Abscheidung eines Oxids unterzogen. In 6d werden Hohlraumdurchkontakte 34a und 34b in der Struktur bis zu dem Wafer 10 gebildet. Im Einzelnen werden die Hohlraumdurchkontakte 34a, 34b durch das Isolatormaterial 32 und das Isolatormaterial 12 hindurch gebildet, wobei Anteile des Wafers 10 freigelegt werden. In Ausführungsformen ist der Durchkontakt 34 deckungsgleich mit (ausgerichtet zu) einem Graben und wird derart gebildet, dass seine Seitenwände Isolatormaterial 32 darauf derart aufweisen, dass das Isolatormaterial 32 die freiliegenden Anteile des Trägers 18 und seiner Bestandteilsschichten schützt (beschichtet). Dies schützt den Träger 18 und seine Bestandteilsschichten während einer nachfolgenden Bildung von Hohlräumen. Demgemäß verbleiben die Hohlraumdurchkontakte 34a, 34b mit dem gleichen Isolatormaterial (z. B. dem Oxid) 32 beschichtet, das die Trägerkanten beschichtet (vor einer Abscheidung von Silicium für den oberen Hohlraum).
  • Im Einzelnen verbleibt das Isolatormaterial 32 auf dem Silicium-Träger 18, den Metallschichten 24, 28 sowie der PZT-Dünnschicht 26 ebenso wie über den Einheiten 16. Noch spezifischer verbleibt das Isolatormaterial 32 in Ausführungsformen auf sämtlichen freiliegenden Oberflächen des Trägers, um z. B. eine Reaktion von Opfer-Silicium mit der PZT-Dünnschicht 26 zu verhindern, ebenso wie auf jeglichen freiliegenden Oberflächen der Trägerstruktur. In Ausführungsformen verhindert das Isolatormaterial 32 eine AIN-Reaktion mit dem Opfer-Material aus Silicium, das dazu verwendet wird, den Hohlraum über dem Filter zu bilden. Das Isolatormaterial 32 schützt außerdem den Silicium-Träger 18 davor, während des nachfolgenden Ätzprozesses zum Abführen von Silicium für den Hohlraum abgeführt oder entfernt zu werden. In Ausführungsformen ist der Hohlraumdurchkontakt 34a ein etwa fünf (5) Mikrometer breiter Durchkontakt, der in nachfolgenden Prozessschritten zur Bildung von Hohlräumen einen oberen Hohlraum mit einem unteren Hohlraum verbindet.
  • In 7 wird die Wafer-Oberfläche einer Reinigung von einem nativen Siliciumdioxid und einem Passivierungs-Schritt mit Wasserstoff ausgesetzt, wie beispielsweise einem Ätzvorgang mit einer 100:1 Fluorwasserstoffsäure, gefolgt von einer Abscheidung eines Opfermaterials 36 in den Durchkontakten 34a und 34b sowie auf dem Isolatormaterial 32, mit eingeschlossen über der Metallschicht 28. Als nächstes wird das Opfermaterial 36 strukturiert und geätzt, wie auf dem Fachgebiet bekannt ist. Wenn zum Beispiel Silicium für das Opfermaterial 36 verwendet wird, wird es mit einem Photoresist strukturiert, das Silicium wird mittels RIE unter Verwendung eines Chemismus auf der Grundlage von SF6 geätzt, und das Photoresist wird in einem Sauerstoffplasma entfernt. In Ausführungsformen ist das Opfermaterial 36 ein Opfermaterial aus Silicium, das unter Verwendung irgendeines üblichen Abscheidungsprozesses abgeschieden werden kann, wie zum Beispiel einer chemischen Gasphasenabscheidung (CVD) oder einer physikalischen Gasphasenabscheidung (PVD). In Ausführungsformen ist das Opfermaterial 36 aus Silicium ein Silicium für einen oberen Hohlraum. In Ausführungsformen wird das Opfermaterial 36 aus Silicium ohne oxidierte Hohlräume oder Fugen in den Öffnungen (Hohlräumen) 34a und 34b abgeschieden. Oxidierte Hohlräume sind Fugen oder Schlüssellöcher oder abgeschnürte Öffnungen in dem Silicium, das über Öffnungen ausgebildet ist, wobei die Seiten der Fugen oder Schlüssellöcher mit Siliciumdioxid beschichtet sind, das während des nachfolgenden Schritts des Abführens von Silicium nicht abgeführt oder entfernt wird und Rückstände innerhalb des Hohlraums belässt. Alternativ wird das Opfermaterial ohne irgendwelche Hohlräume oder Schlüssellöcher über einer Topographie abgeschieden, wie auf dem Fachgebiet bekannt. Anstelle von Silicium können weitere Materialien verwendet werden, die abgeführt werden können, wie beispielsweise Germanium (Ge).
  • In 8 wird ein Kappenmaterial 38 über dem Opfermaterial 36 gebildet. In Ausführungsformen ist das Kappenmaterial Siliciumdioxid und wird unter Verwendung von CMP planarisiert. In dem Kappenmaterial 38 wird eine Öffnung 40 zum Abführen gebildet, die einen Anteil des Opfermaterials 36 freilegt, z. B. des Opfermaterials aus Silicium. Es versteht sich, dass mehr als eine Öffnung 40 zum Abführen in dem Kappenmaterial 38 gebildet werden kann. Die Öffnung 40 zum Abführen kann unter Verwendung von üblichen lithographischen Prozessen und Ätzprozessen gebildet werden, die dem Fachmann bekannt sind. Die Breite und Höhe der Öffnung 40 zum Abführen legt die Menge an Material fest, die nach einer Abführung von Silicium abgeschieden werden sollte, um die Öffnung zum Abführen abzuschnüren. Im Allgemeinen nimmt die Menge an Material ab, die abgeschieden werden sollte, um die Öffnung 40 zum Abführen abzuschnüren, wenn die Breite der Öffnung zum Abführen abnimmt; und wenn das Aspektverhältnis der Öffnung zum Abführen zunimmt, welches das Verhältnis der Höhe der Öffnung zum Abführen zu ihrer Breite ist. In Ausführungsformen ist die Öffnung 40 zum Abführen zum Beispiel etwa 3 μm hoch und 1 μm breit; wenngleich durch die vorliegende Erfindung auch weitere Abmessungen ins Auge gefasst werden. In Ausführungsformen können die Öffnungen 40 zum Abführen kreisförmig oder nahezu kreisförmig sein, um die Menge an nachfolgendem Material zu minimieren, die notwendig ist, um diese abzuschnüren.
  • Wie in 9 gezeigt, wird die Öffnung 40 zum Abführen dazu verwendet, in einem einzigen Prozess des Abführens einen oberen Hohlraum 42a und einen unteren Hohlraum 42b zu bilden. Im Einzelnen stellt die Öffnung 40 zum Abführen einen Zugang zum Abführen (z. B. Ätzen) des Opfermaterials 36 aus Silicium und des Wafer-Materials 10 unterhalb der Trägerstruktur 44 bereit (z. B. der Schichten 18, 22, 24, 26 und 28 (mit einer Dünnschicht aus Oxid)). In Ausführungsformen wird das freiliegende Silicium oder weiteres Material des oberen Hohlraums 36 hinsichtlich eines nativen Oxides gereinigt und unter Verwendung einer Reinigung mit Fluorwasserstoffsäure mit Wasserstoff passiviert, gefolgt von einem Abführen oder Ätzen des Siliciums unter Verwendung eines XeF2-Ätzmittels durch die Öffnung 40 zum Abführen hindurch, was sämtliches des freiliegenden Silicium-Materials ablöst. Das Oxid-Material 32 kann dazu verwendet werden, die Trägerstruktur 44 und deren Bestandteilsschichten (z. B. die Schichten 18, 22, 24, 26 und 28) während des Prozesses des Abführens zu schützen. In Ausführungsformen kann das Oxidmaterial über der Trägerstruktur 44 etwa 100 nm betragen, um eine Reaktion von Silicium mit der PZT-Dünnschicht aus Aluminiumnitrid und/oder Molybdän oder weiteren Materialien zu verhindern, die sich mit der PZT-Dünnschicht 26 in Kontakt befinden.
  • In Ausführungsformen bildet das Abführen den oberen Hohlraum 42a sowie den unteren Hohlraum 42b, der die Trägerstruktur 44 umgibt. Das heißt, der obere Hohlraum 42a befindet sich oberhalb der BOX- oder Isolatorschicht 12 (gebildet mittels Entfernung des Opfermaterials 36 aus Silicium) und unterhalb der BOX- oder Isolatorschicht 12 (gebildet mittels Entfernung eines Anteils des Substratmaterials 10). Der obere Hohlraum 42a und der untere Hohlraum 42b können etwa 2 μm betragen; wenngleich durch die vorliegende Erfindung auch weitere Abmessungen ins Auge gefasst werden. In Ausführungsformen weist die Trägerstruktur 44 den Träger 18 aus einkristallinem Silicium auf, der von einem Oxidmaterial umgeben ist. In Ausführungsformen können die Struktur und im Besonderen das freiliegende Opfermaterial 36 aus Silicium vor dem Abführen mittels einer HF-Lösung gereinigt werden, um das native Oxid zu entfernen.
  • Wie in 9 weiter gezeigt, kann die Öffnung zum Abführen mit einem Material 46 abgedichtet werden, wie beispielsweise einem Dielektrikum oder einem Metall. Dies stellt eine hermetische Abdichtung für den oberen Hohlraum 42a und den unteren Hohlraum 42b bereit. Es kann auch eine optionale Schicht 48 abgeschieden werden, um eine hermetische Abdichtung bereitzustellen, wie zum Beispiel eine Dünnschicht aus einem PECVD-Siliciumnitrid von 500 nm oder weitere Dünnschichten, die bekannt dafür sind, eine hermetische Abdichtung über dem Material 46 bereitzustellen.
  • 10 zeigt Back-End-of-the-Line-Prozesse gemäß Aspekten der vorliegenden Erfindung. Im Einzelnen zeigt 10 einen Durchkontakt 48, der in Kontakt mit der Einheit 16 gebildet wird. In Ausführungsformen kann der Durchkontakt 48 mittels Ätzens eines Grabens in das Isolatormaterial 38 gebildet werden. In Ausführungsformen kann der Graben zur gleichen Zeit wie die Öffnung 40 zum Abführen gebildet werden. Im Anschluss wird der Graben mit einem Metall gefüllt, wie zum Beispiel einem dünnen TiN, gefolgt von einem dicken Wolfram, wie auf dem Fachgebiet gekannt ist. Ein Draht 50 wird unter Verwendung von üblichen Prozessen zur Bildung von Drähten in Kontakt mit dem Durchkontakt 48 gebildet. Der Draht 50 kann zum Beispiel unter Verwendung eines Kupfer-Damaszener-Prozesses oder eines Aluminium-Kupfer-Damaszener-Prozesses mit subtraktivem Ätzen gebildet werden. Ein letzter Durchkontakt 52 kann in einer oberen Isolatorschicht 54 gebildet werden, die auf dem Kappenmaterial 38 abgeschieden wird. Der letzte Durchkontakt 52 kann unter Verwendung von irgendwelchen üblichen photolithographischen und ätzenden Prozessen gebildet werden. Der letzte Durchkontakt 52 kann für eine Weiterverarbeitung mit Drahtbonds oder Lötpunkten bereitgestellt werden.
  • 11 zeigt eine Draufsicht auf eine Struktur gemäß der vorliegenden Erfindung entsprechend 10 entlang einer Linie A-A von 10. Im Einzelnen zeigt 11 eine Querschnittansicht von der Oberseite der Struktur von 10 entlang der Linie A-A. Diese Draufsicht zeigt die Trägerstruktur 44, wobei die PZT-Dünnschicht 26 auf einer Metallschicht und im Einzelnen über dem Oxidmaterial 32 ausgebildet ist. In Ausführungsformen befindet sich das Oxidmaterial 32 über der Trägerstruktur 44, um eine Reaktion von Silicium mit der PZT-Dünnschicht aus Aluminiumnitrid und/oder Molybdän oder weiteren Materialien zu verhindern, die sich in Kontakt mit der PZT-Dünnschicht 26 befinden. Wie außerdem in dieser Draufsicht gezeigt, wird der untere Hohlraum 42b während des Schritts des Abführens unter der Trägerstruktur 44 gebildet. In Ausführungsformen wird ein Durchkontakt 40a zum Abführen während des Abführens zwischen dem unteren Hohlraum 42b und dem oberen Hohlraum (nicht gezeigt) gebildet, um den unteren Hohlraum 42b zu bilden.
  • 12 zeigt eine Draufsicht auf eine Struktur gemäß einem Aspekt der vorliegenden Erfindung. In dieser Struktur sind Hohlräume 50 durch den Träger 44 hindurch ausgebildet, um die Bildung des unteren Hohlraums 42b zu unterstützen. Im Einzelnen können die Hohlräume 50 durch einen üblichen Ätzprozess durch den Träger 44 hindurch gebildet werden. Die Hohlräume können anschließend mit einem Isolatormaterial überzogen werden, wie zum Beispiel dem Oxidmaterial 32, das weitere Strukturen der vorliegenden Erfindung beschichtet. Wie hierin bereits beschrieben, verhindert das Oxidmaterial 32 eine Reaktion von Silicium mit der PZT-Dünnschicht aus Aluminiumnitrid und/oder Molybdän oder weiteren Materialien, die sich in Kontakt mit der PZT-Dünnschicht 26 befinden, zum Beispiel während des Prozesses des Abführens.
  • In dem Prozessablauf können die Hohlräume 50 nach der Bildung der Trägerstruktur 44 gebildet werden, z. B. während der Bildungsprozesse der 6a bis 6d. Zum Beispiel können ein Durchkontakt oder ein Graben in der Trägerstruktur gebildet werden und im Anschluss mit einem Oxidmaterial gefüllt werden (z. B. ähnlich dem, was in den 6a bis 6c beschrieben wurde). Die Hohlräume 50 können dann innerhalb des Oxidmaterials gebildet werden, zum Beispiel während der Prozesse von 6d. Im Anschluss kann während der Prozesse von 7 ein Material aus Silicium in den Hohlräumen 50 abgeschieden werden (die nunmehr mit dem Oxidmaterial überzogen sind), das anschließend während nachfolgender Prozesse des Abführens abgeführt wird, die hierin beschrieben sind.
  • 13 ist ein Ablaufplan eines Entwurfsprozesses, der beim Entwurf, der Herstellung und/oder der Prüfung von Halbleitern verwendet wird. 13 zeigt ein Blockschaubild eines exemplarischen Entwurfsablaufs 900, der zum Beispiel bei einem Halbleiter-IC-Logikentwurf, einer Simulation, einer Prüfung, einem Layout und einer Fertigung verwendet wird. Der Entwurfsablauf 900 beinhaltet Prozesse, Geräte und/oder Mechanismen für ein Bearbeiten von Entwurfsstrukturen oder Einheiten, um logisch oder auf eine andere Weise funktionell äquivalente Wiedergaben der Entwurfsstrukturen und/oder Einheiten zu erzeugen, die vorstehend beschrieben und in den 1 bis 3, 4a, 4b 5, 6a bis 6d sowie 7 bis 12 gezeigt sind. Die Entwurfsstrukturen, die von dem Entwurfsablauf 900 bearbeitet und/oder erzeugt werden, können auf gerätelesbaren Übertragungs- oder Speichermedien codiert werden, um Daten und/oder Anweisungen zu beinhalten, die, wenn sie auf einem Datenverarbeitungssystem ausgeführt oder auf andere Weise verarbeitet werden, eine logisch, strukturell, mechanisch oder auf eine andere Weise funktionell äquivalente Wiedergabe von Hardware-Komponenten, Schaltkreisen, Einheiten oder Systemen erzeugen. Geräte beinhalten irgendein Gerät, das in einem IC-Entwurfsprozess verwendet wird, wie beispielsweise Entwerfen, Herstellen oder Simulieren eines Schaltkreises, einer Komponente, einer Einheit oder eines Systems, sind jedoch nicht beschränkt darauf. Die Geräte können zum Beispiel beinhalten: Lithographie-Geräte, Geräte und/oder Apparaturen zum Erzeugen von Masken (z. B. Elektronenstrahlschreiber), Computer oder Apparaturen zum Simulieren von Entwurfsstrukturen, irgendeine Vorrichtung, die in dem Herstellungs- oder Prüfprozess verwendet wird, oder irgendwelche Geräte zum Programmieren von funktionell äquivalenten Wiedergaben der Entwurfsstrukturen in irgendein Medium (z. B. ein Gerät zum Programmieren eines programmierbaren Gate-Arrays).
  • Der Entwurfsablauf 900 kann in Abhängigkeit von der Art der Verkörperung variieren, die entworfen wird. Ein Entwurfsablauf 900 für ein Aufbauen eines anwendungsspezifischen IC (ASIC) kann sich zum Beispiel von einem Entwurfsablauf 900 für ein Entwerfen einer Standardkomponente oder von einem Entwurfsablauf 900 für ein Instanziieren des Entwurfs in ein programmierbares Array unterscheiden, zum Beispiel ein programmierbares Gate-Array (PGA) oder ein feldprogrammierbares Gate-Array (FPGA), die von Altera® Inc. oder Xilinx® Inc. angeboten werden.
  • 13 stellt mehrere derartige Entwurfsstrukturen dar, die eine Eingabe-Entwurfsstruktur 920 beinhalten, die vorzugsweise durch einen Entwurfsprozess 910 bearbeitet wird. Die Entwurfsstruktur 920 kann eine Entwurfsstruktur für eine logische Simulation sein, die von dem Entwurfsprozess 910 erzeugt und bearbeitet wird, um eine logisch äquivalente funktionelle Wiedergabe einer Hardware-Einheit zu erzeugen. Die Entwurfsstruktur 920 kann auch oder alternativ Daten und/oder Programmieranweisungen aufweisen, die, wenn sie von dem Entwurfsprozess 910 bearbeitet werden, eine funktionelle Wiedergabe der physischen Struktur einer Hardware-Einheit erzeugen. Ob sie funktionelle und/oder strukturelle Entwurfselemente darstellt, die Entwurfsstruktur 920 kann unter Verwendung eines elektronischen computerunterstützten Entwurfs (ECAD) erzeugt werden, wie er beispielsweise durch einen Kernentwickler/Konstrukteur realisiert wird. Bei Codierung auf einem gerätelesbaren Datenübertragungs-, Gate-Array- oder Speichermedium kann von einem oder mehreren Hardware- und/oder Software-Modulen innerhalb des Entwurfsprozesses 910 auf die Entwurfsstruktur 920 zugegriffen und diese bearbeitet werden, um eine elektronische Komponente, einen Schaltkreis, ein elektronisches oder logisches Modul, eine Vorrichtung, eine Einheit oder ein System zu simulieren oder auf eine andere Weise funktionell darzustellen, wie beispielsweise jene, die in den 1 bis 3, 4a, 4b, 5, 6a bis 6d sowie 7 bis 12 gezeigt sind. Von daher kann die Entwurfsstruktur 920 Dateien oder andere Datenstrukturen aufweisen, die einen vom Menschen und/oder von einem Gerät lesbaren Quellencode, compilierte Strukturen sowie von einem Computer ausführbare Code-Strukturen beinhalten, die, wenn sie von einem Entwurfs- oder Simulations-Datenverarbeitungssystem verarbeitet werden, Schaltkreise oder andere Ebenen eines logischen Hardware-Entwurfs funktionell simulieren oder auf eine andere Weise darstellen. Derartige Datenstrukturen können Entwurfsdateneinheiten einer Hardware-Beschreibungssprache (HDL) oder andere Datenstrukturen beinhalten, die mit HDL-Entwurfssprachen auf einem niedrigeren Niveau, wie beispielsweise Verilog und VHDL, und/oder mit Entwurfssprachen auf einem höheren Niveau, wie C oder C++, konform und/oder kompatibel sind.
  • Der Entwurfsprozess 910 verwendet und beinhaltet vorzugsweise Hardware- und/oder Software-Module zum Synthetisieren, Übertragen oder sonstigen Bearbeiten eines funktionellen Entwurfs-/Simulations-Äquivalents der Komponenten, Schaltkreise, Einheiten oder logischen Strukturen, die in den 1 bis 3, 4a, 4b, 5, 6a bis 6d sowie 7 bis 12 gezeigt sind, um eine Netzliste 980 zu erzeugen, die Entwurfsstrukturen enthalten kann, wie beispielsweise die Entwurfsstruktur 920. Die Netzliste 980 kann zum Beispiel compilierte oder auf eine andere Weise verarbeitete Datenstrukturen aufweisen, die eine Liste von Drähten, diskreten Komponenten, logischen Gattern, Steuerschaltkreisen, E/A-Einheiten, Modellen etc. repräsentieren, welche die Verbindungen zu weiteren Elementen und Schaltkreisen in einem Entwurf eines integrierten Schaltkreises beschreibt. Die Netzliste 980 kann unter Verwendung eines iterativen Prozesses synthetisiert werden, in dem die Netzliste 980 in Abhängigkeit von Entwurfsspezifikationen und Parametern für die Einheit ein Mal oder mehrere Male resynthetisiert wird. Wie bei anderen Arten von Entwurfsstrukturen, die hierin beschrieben sind, kann die Netzliste 980 auf einem gerätelesbaren Datenspeichermedium aufgezeichnet oder in ein programmierbares Gate-Array programmiert werden. Das Medium kann ein nicht-flüchtiges Speichermedium sein, wie beispielsweise ein magnetisches oder optisches Plattenlaufwerk, ein programmierbares Gate-Array, ein Kompakt-Flash-Speicher oder ein anderer Flash-Speicher. Darüber hinaus oder in der Alternative kann das Medium ein System- oder Cache-Speicher, ein Pufferraum oder elektrisch oder optisch leitfähige Einheiten und Materialien sein, auf denen Datenpakete über das Internet oder andere geeignete Netzwerkmittel übertragen und zwischengespeichert werden können.
  • Der Entwurfsprozess 910 kann Hardware- und Software-Module beinhalten, um eine Vielfalt von Eingabedatenstrukturtypen zu verarbeiten, welche die Netzliste 980 beinhalten. Derartige Datenstrukturtypen können zum Beispiel innerhalb von Bibliothekselementen 930 abgelegt sein und können einen Satz von üblicherweise verwendeten Elementen, Schaltkreisen und Einheiten beinhalten, die Modelle, Layouts sowie symbolische Darstellungen für eine gegebene Fertigungstechnologie beinhalten (z. B. verschiedene Technologieknoten, 32 nm, 45 nm, 84 nm etc.). Die Datenstrukturtypen können des Weiteren Entwurfsspezifikationen 940, Charakterisierungsdaten 950, Verifikationsdaten 960, Entwurfsregeln 970 sowie Prüfdatendateien 985 beinhalten, die Eingabeprüfmuster, Ausgabeprüfresultate sowie weitere Prüfinformationen beinhalten können. Der Entwurfsprozess 910 kann des Weiteren zum Beispiel übliche mechanische Entwurfsprozesse beinhalten, wie beispielsweise Stressanalyse, thermische Analyse, mechanische Ereignissimulation, Prozesssimulation für Operationen, wie beispielsweise Gießen, Formgießen sowie Warmformpressen etc. Ein Fachmann für mechanischen Entwurf kann das Ausmaß an möglichen mechanischen Entwurfsinstrumenten und Anwendungen erkennen, die in dem Entwurfsprozess 910 verwendet werden, ohne von dem Umfang und dem Inhalt der Erfindung abzuweichen. Der Entwurfsprozess 910 kann außerdem Module zum Durchführen von üblichen Schaltkreisentwurfsprozessen beinhalten, wie beispielsweise Analyse des zeitlichen Ablaufs, Verifikation, Überprüfen von Entwurfsregeln, Place- und Route-Operationen etc.
  • Der Entwurfsprozess 910 verwendet und beinhaltet logische und physikalische Entwurfsinstrumente, wie beispielsweise HDL-Compilierer, sowie ein Simulationsmodell aufbauende Instrumente, um die Entwurfsstruktur 920 zusammen mit einigen oder sämtlichen der dargestellten Trägerdatenstrukturen zusammen mit irgendeinem zusätzlichen mechanischen Entwurf oder irgendwelchen Daten (wenn anwendbar) zu verarbeiten, um eine zweite Entwurfsstruktur 990 zu erzeugen.
  • Die Entwurfsstruktur 990 ist in einem Datenformat, das für den Austausch von Daten von mechanischen Einheiten und Strukturen verwendet wird (z. B. Informationen, die in einem IGES, DXF, Parasolid XT, JT, DRG oder irgendeinem anderen geeigneten Format zum Speichern oder Ausführen derartiger mechanischer Entwurfsstrukturen gespeichert sind), auf einem Speichermedium oder einem programmierbaren Gate-Array abgelegt. Ähnlich wie die Entwurfsstruktur 920 weist die Entwurfsstruktur 990 vorzugsweise eine oder mehrere Dateien, Datenstrukturen oder weitere mit einem Computer codierte Daten oder Anweisungen auf, die auf Übertragungs- oder Datenspeichermedien abgelegt sind und die, wenn sie von einem ECAD-System verarbeitet werden, eine logisch oder auf eine andere Weise funktionell äquivalente Form von einer oder mehreren der Ausführungsformen der Erfindung erzeugen, die in den 1 bis 3, 4a, 4b, 5, 6a bis 6d sowie 7 bis 12 gezeigt sind. In einer Ausführungsform kann die Entwurfsstruktur 990 ein compiliertes, ausführbares HDL-Simulationsmodell aufweisen, das die Einheiten, die in den 1 bis 3, 4a, 4b, 5, 6a bis 6d sowie 7 bis 12 gezeigt sind, funktionell simuliert.
  • Die Entwurfsstruktur 990 kann außerdem ein Datenformat, das für den Austausch von Layout-Daten von integrierten Schaltkreisen verwendet wird, und/oder ein symbolisches Datenformat einsetzen (z. B. Informationen, die in einem GDSII (GDS2), GL1, OASIS, Abbildungsdateien oder irgendeinem anderen geeigneten Format zum Speichern derartiger Entwurfsdatenstrukturen gespeichert sind). Die Entwurfsstruktur 990 kann Informationen aufweisen, wie zum Beispiel symbolische Daten, Abbildungsdateien, Prüfdatendateien, Entwurfsinhaltsdateien, Herstellungsdaten, Layout-Parameter, Drähte, Metallebenen, Durchkontakte, Formen, Daten für ein Routen durch die Herstellungsanlage sowie irgendwelche weiteren Daten, die für einen Hersteller oder einen anderen Konstrukteur/Entwickler erforderlich sind, um eine Einheit oder Struktur zu erzeugen, wie vorstehend beschrieben und in den 1 bis 3, 4a, 4b, 5, 6a bis 6d sowie 7 bis 12 gezeigt. Die Entwurfsstruktur 990 kann anschließend zu einer Stufe 995 vorrücken, wo die Entwurfsstruktur 990 zum Beispiel: mit dem Tape-out fortfährt, an die Herstellung abgegeben wird, an eine Maskieranlage abgegeben wird, zu einer weiteren Entwurfsanlage gesendet wird, zu dem Kunden zurück gesendet wird etc.
  • Das Verfahren, wie es vorstehend beschrieben ist, wird bei der Herstellung integrierter Schaltkreischips verwendet. Die resultierenden integrierten Schaltkreischips können von dem Hersteller in Rohwaferform (das heißt als ein einzelner Wafer, der mehrere ungepackte Chips aufweist), als ein blanker Chip oder in einer gepackten Form vertrieben werden. Im letzteren Fall ist der Chip in einer Einzelchippackung (wie beispielsweise einem Kunststoffträger mit Leitungen, die an einer Hauptplatine oder einem anderen übergeordneten Träger befestigt sind) oder in einer Packung mit mehreren Chips angebracht (wie beispielsweise einem Keramikträger, der entweder Oberflächenzwischenverbindungen oder vergrabene Zwischenverbindungen oder beides aufweist). In jedem Fall ist der Chip dann mit weiteren Chips, diskreten Schaltkreiselementen und/oder weiteren signalverarbeitenden Einheiten als Teil von entweder (a) einem Zwischenprodukt, wie beispielsweise einer Hauptplatine, oder (b) einem Endprodukt integriert. Das Endprodukt kann irgendein Produkt sein, das integrierte Schaltkreischips beinhaltet, die von Spielwaren und weiteren einfachen Anwendungen bis zu hochentwickelten Computerprodukten reichen, die eine Anzeige, eine Tastatur oder eine andere Eingabeeinheit und einen Hauptprozessor aufweisen.
  • Die Beschreibungen der verschiedenen Ausführungsformen der vorliegenden Erfindung wurden zu Zwecken der Darstellung präsentiert, sollen jedoch nicht erschöpfend oder beschränkend für die offenbarten Ausführungsformen sein. Für den Fachmann sind viele Modifikationen und Variationen ersichtlich, ohne von dem Umfang und dem Inhalt der beschriebenen Ausführungsformen abzuweichen. Die hierin verwendete Terminologie wurde gewählt, um die Prinzipien der Ausführungsformen, die praktische Anwendung oder die technische Verbesserung gegenüber Technologien, die auf dem Markt zu finden sind, am besten zu erläutern oder es anderen Fachleuten zu ermöglichen, die hierin offenbarten Ausführungsformen zu verstehen. Für den Fachmann sind viele Modifikationen und Variationen ersichtlich, ohne von dem Umfang und dem Inhalt der Erfindung abzuweichen. Die entsprechenden Strukturen, Materialien, Handlungen sowie Äquivalente sämtlicher Mittel oder Schritt-plus-Funktion-Elemente in den Ansprüchen, wenn anwendbar, sollen jegliche Struktur, jegliches Material oder jegliche Handlung zum Durchführen der Funktion in Kombination mit weiteren beanspruchten Elementen beinhalten, wie spezifisch beansprucht. Wenngleich die Erfindung demgemäß bezogen auf Ausführungsformen beschrieben wurde, ist für den Fachmann erkennbar, dass die Erfindung mit Modifikationen und innerhalb des Inhalts und Umfangs der angefügten Ansprüche in die Praxis umgesetzt werden kann.

Claims (25)

  1. Verfahren, das aufweist: Bilden eines einkristallinen Trägers aus einer Siliciumschicht auf einem Isolator; Bereitstellen einer Beschichtung aus einem Isolatormaterial über dem einkristallinen Träger; Bilden eines Durchkontakts durch das Isolatormaterial hindurch, wobei ein Wafer freigelegt wird, der unter dem Isolator liegt, wobei das Isolatormaterial über dem einkristallinen Träger verbleibt; Bereitstellen eines Opfermaterials in dem Durchkontakt und über dem Isolatormaterial; Bereitstellen einer Kappe auf dem Opfermaterial; und Abführen des Opfermaterials und eines Anteils des Wafers unter dem einkristallinen Träger durch die Kappe hindurch, um einen oberen Hohlraum oberhalb des einkristallinen Trägers und einen unteren Hohlraum in dem Wafer unterhalb des einkristallinen Trägers zu bilden.
  2. Verfahren nach Anspruch 1, das des Weiteren ein Bilden von einer oder von mehreren Einheiten in der Silicium-Schicht aufweist, die mittels einer oder mehrerer flacher Grabenisolationsstrukturen von dem einkristallinen Träger getrennt sind.
  3. Verfahren nach Anspruch 2, das des Weiteren ein Bilden eines akustischen Bulk-Wellen(BAW)-Filters oder eines akustischen Bulk-Resonators (BAR) in einer elektrischen Verbindung mit wenigstens einer der einen oder der mehreren Einheiten aufweist.
  4. Verfahren nach Anspruch 1, wobei das Bilden des einkristallinen Trägers des Weiteren ein Bilden von Schichten aus Metall und einem piezoelektrischen Material über der Siliciumschicht aufweist.
  5. Verfahren nach Anspruch 4, wobei das Bilden der Metallschichten und des piezoelektrischen Materials aufweist: Abscheiden einer ersten Metallschicht über einer Isolatorschicht auf dem einkristallinen Träger; Abscheiden des piezoelektrischen Materials auf der ersten Metallschicht; Abscheiden einer zweiten Metallschicht auf dem piezoelektrischen Material; und Strukturieren der ersten Metallschicht, des piezoelektrischen Materials, der zweiten Metallschicht und der Isolatorschicht.
  6. Verfahren nach Anspruch 5, das des Weiteren ein Bilden eines Grabens durch die erste Metallschicht, das piezoelektrische Material, die zweite Metallschicht und die Isolatorschicht hindurch aufweist und wobei das Isolatormaterial über freiliegenden Anteilen von wenigstens der ersten Metallschicht, des piezoelektrischen Materials und der zweiten Metallschicht gebildet wird und des Weiteren den Graben füllt.
  7. Verfahren nach Anspruch 1, wobei das Isolatormaterial ein Oxid ist, das unter Verwendung eines Prozesses mit einem Plasma hoher Dichte oder eines plasmaunterstützten Prozesses mit einem Plasma hoher Dichte oder von chemischen Gasphasenabscheidungs(CVD)-Prozessen bei geringem Druck abgeschieden wird.
  8. Verfahren nach Anspruch 1, wobei das Isolatormaterial vor dem Bilden des Durchkontakts unter Verwendung einer inversen Maske und eines RIE-Prozesses strukturiert wird.
  9. Verfahren nach Anspruch 8, wobei das Isolatormaterial vor dem Bilden des Durchkontakts einem chemisch-mechanischen Polieren (CMP) mit einem optionalen Oxidabscheidungsprozess unterzogen wird.
  10. Verfahren nach Anspruch 9, wobei das Bilden des Durchkontakts ein Ätzen des Isolators und von Anteilen des Isolatormaterials derart aufweist, dass Seitenwände des Durchkontakts und freiliegende Anteile des einkristallinen Trägers mit dem Isolatormaterial beschichtet verbleiben.
  11. Verfahren nach Anspruch 1, wobei das Opfermaterial Silicium ist, das in dem Durchkontakt und auf dem Isolatormaterial abgeschieden wird.
  12. Verfahren nach Anspruch 1, wobei das Abführen ein Bilden einer Öffnung zum Abführen in der Kappe, ein Ätzen des Opfermaterials unter Verwendung eines XeF2-Ätzmittels durch die Öffnung zum Abführen hindurch, was sämtliches des freiliegenden Opfermaterials ablöst, sowie ein Verschließen der Öffnung zum Abführen nach der Bildung des oberen Hohlraums und des unteren Hohlraums aufweist.
  13. Verfahren nach Anspruch 12, wobei das Isolatormaterial den einkristallinen Träger und jegliche Bestandteilsschichten während des Abführens schützt.
  14. Verfahren nach Anspruch 1, wobei der obere Hohlraum und der untere Hohlraum in einem einzigen Schritt des Abführens gebildet werden.
  15. Verfahren, das aufweist: Bilden eines einkristallinen Trägers aus einer einkristallinen Siliciumschicht eines SOI-Substrats; Schützen des einkristallinen Trägers mit einem Isolatormaterial während der Bildung von Hohlräumen, wobei die Bildung von Hohlräumen ein Bilden eines oberen Hohlraums und eines unteren Hohlraums oberhalb beziehungsweise unterhalb des einkristallinen Trägers aufweist, der obere Hohlraum oberhalb einer BOX-Schicht des SOI-Substrats gebildet wird, indem eine Opferschicht geätzt wird, die über dem Isolatormaterial ausgebildet ist, das freiliegende Anteile des einkristallinen Trägers beschichtet und schützt; und der untere Hohlraum unterhalb der BOX-Schicht gebildet wird, indem ein Anteil des Bulk-Substrats durch einen verbindenden Durchkontakt hindurch geätzt wird, der zwischen dem oberen Hohlraum und dem unteren Hohlraum ausgebildet ist, wobei der verbindende Durchkontakt mit dem Isolatormaterial überzogen ist, das die freiliegenden Anteile des einkristallinen Trägers beschichtet und schützt.
  16. Verfahren nach Anspruch 15, das des Weiteren aufweist: Bilden von einer oder von mehreren Einheiten in der einkristallinen Siliciumschicht des SOI-Substrats, die mittels einer oder mehrerer flacher Grabenisolationsstrukturen von dem einkristallinen Träger getrennt sind; und Bilden eines akustischen Bulk-Wellen(BAW)-Filters oder eines akustischen Bulk-Resonators (BAR) in einer elektrischen Verbindung mit wenigstens einer der einen oder der mehreren Einheiten.
  17. Verfahren nach Anspruch 15, wobei das Bilden des einkristallinen Trägers des Weiteren ein Bilden von Schichten aus Metall und einem piezoelektrischen Material über der einkristallinen Silicium-Schicht des SOI-Substrats aufweist, wobei das Bilden der Metallschichten und des piezoelektrischen Materials aufweist: Abscheiden einer ersten Metallschicht über einer Isolatorschicht, die auf dem einkristallinen Träger ausgebildet ist; Abscheiden des piezoelektrischen Materials auf der ersten Metallschicht; Abscheiden einer zweiten Metallschicht auf dem piezoelektrischen Material; und Strukturieren der ersten Metallschicht, des piezoelektrischen Materials und der zweiten Metallschicht.
  18. Verfahren nach Anspruch 17, das des Weiteren ein Bilden eines Grabens durch die erste Metallschicht, das piezoelektrische Material, die zweite Metallschicht und die Isolatorschicht hindurch aufweist und wobei das Isolatormaterial innerhalb des Grabens und über freiliegenden Anteilen von wenigstens der ersten Metallschicht, des piezoelektrischen Materials und der zweiten Metallschicht gebildet wird.
  19. Verfahren nach Anspruch 15, wobei der verbindende Durchkontakt durch das Isolatormaterial hindurch gebildet wird, um das Bulk-Substrat freizulegen, wobei das Bilden darin resultiert, dass Seitenwände des Durchkontakts mit dem Isolatormaterial beschichtet werden.
  20. Verfahren nach Anspruch 15, wobei das Isolatormaterial ein Oxid ist, das unter Verwendung eines Prozesses mit einem Plasma hoher Dichte oder eines plasmaunterstützten Prozesses mit einem Plasma hoher Dichte oder von chemischen Gasphasenabscheidungs(CVD)-Prozessen bei geringem Druck abgeschieden wird.
  21. Struktur, die aufweist: einen einkristallinen Träger, der aus einer Siliciumschicht eines Silicium-auf-Isolator(SOI)-Substrats gebildet ist; ein Isolatormaterial, das den einkristallinen Träger beschichtet; einen oberen Hohlraum, der oberhalb des einkristallinen Trägers über einem Anteil des Isolatormaterials ausgebildet ist; einen unteren Hohlraum, der in dem Bulk-Substrat des SOI-Substrats unterhalb des einkristallinen Trägers und einer BOX-Schicht des SOI-Substrats ausgebildet ist; einen verbindenden Durchkontakt, der den oberen Hohlraum mit dem unteren Hohlraum verbindet, wobei der verbindende Durchkontakt mit dem Isolatormaterial beschichtet ist; und einen akustischen Bulk-Wellen(BAW)-Filter oder einen akustischen Bulk-Resonator (BAR) auf dem einkristallinen Träger.
  22. Entwurfsstruktur, die von einem Gerät lesbar ist, das beim Entwurf, der Fertigung oder der Simulation eines integrierten Schaltkreises verwendet wird, wobei die Entwurfsstruktur aufweist: einen einkristallinen Träger, der aus einer Siliciumschicht eines Silicium-auf-Isolator(SOI)-Substrats gebildet ist; ein Isolatormaterial, das den einkristallinen Träger beschichtet; einen oberen Hohlraum, der oberhalb des einkristallinen Trägers über einem Anteil des Isolatormaterials ausgebildet ist; einen unteren Hohlraum, der in dem Bulk-Substrat des SOI-Substrats unterhalb des einkristallinen Trägers und einer BOX-Schicht des SOI-Substrats ausgebildet ist; einen verbindenden Durchkontakt, der den oberen Hohlraum mit dem unteren Hohlraum verbindet, wobei der verbindende Durchkontakt mit dem Isolatormaterial beschichtet ist; und einen akustischen Bulk-Wellen(BAW)-Filter oder einen akustischen Bulk-Resonator (BAR) auf dem einkristallinen Träger.
  23. Entwurfsstruktur nach Anspruch 22, wobei die Entwurfsstruktur eine Netzliste aufweist.
  24. Entwurfsstruktur nach Anspruch 22, wobei die Entwurfsstruktur als ein Datenformat, das für den Austausch von Layout-Daten von integrierten Schaltkreisen verwendet wird, auf einem Speichermedium abgelegt ist.
  25. Entwurfsstruktur nach Anspruch 22, wobei die Entwurfsstruktur in einem programmierbaren Gate-Array abgelegt ist.
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