DE112012004106B4 - Verfahren zum Bonden eines Substrats - Google Patents

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Abstract

Verfahren zum Bonden eines Substrats, das ein Bauelementsubstrat (10) mit einer ersten Oberfläche (15) und einer zweiten Oberfläche (13) beinhaltet, die entgegengesetzt zu der ersten Oberfläche ist, wobei das Verfahren aufweist:• Bilden von elektronischen Bauelementen (18-21) von wenigstens einem Produkt-Chip, wobei die erste Oberfläche des Bauelementsubstrats verwendet wird;• Bilden einer ersten Verdrahtungsschicht einer Zwischenverbindungsstruktur (26) für die elektronischen Bauelemente des wenigstens einen Produkt-Chips, wobei die Zwischenverbindungsstruktur eine dielektrische Zwischenlagenschicht mit einer Oberseite beinhaltet, die erste Verdrahtungsschicht erste (36) und zweite (34) leitfähige Elemente beinhaltet, die über die Oberseite der dielektrischen Zwischenlagenschicht (32) hinaus ragen, und das erste und das zweite leitfähige Element durch eine Lücke (37a, 37b) getrennt sind;• Planarisieren der ersten Verdrahtungsschicht, wobei das Planarisieren der ersten Verdrahtungsschicht des Weiteren aufweist:- Füllen der Lücke zwischen dem ersten und dem zweiten leitfähigen Element mit einer ersten Isolatorschicht (40), die aus einem ersten dielektrischen Material besteht;- Abscheiden einer zweiten Isolatorschicht (42), die aus einem zweiten dielektrischen Material besteht, auf der ersten Isolatorschicht, wobei die erste und die zweite Isolatorschicht jeweils einen ersten Anteil über dem ersten leitfähigen Element und einen zweiten Anteil über der Lücke beinhalten, wobei die ersten Anteile um eine erste Höhe über die Oberseite der dielektrischen Zwischenlagenschicht hinaus ragen und wobei die zweiten Anteile um eine zweite Höhe über die Oberseite der dielektrischen Zwischenlagenschicht hinaus ragen; und- Polieren der ersten und der zweiten Isolatorschicht, um einen Unterschied zwischen der ersten Höhe und der zweiten Höhe zu verringern, wobei das erste dielektrische Material der ersten Isolatorschicht nach dem Polieren eine Oberseite des ersten leitfähigen Elements und eine Oberseite des zweiten leitfähigen Elements bedeckt und das zweite dielektrische Material der zweiten Isolatorschicht das erste dielektrische Material der ersten Isolatorschicht in der Lücke bedeckt, wobei es die Lücke wenigstens teilweise füllt;• Bonden eines Handhabungswafers (52) an der ersten Verdrahtungsschicht nach dem Planarisieren der ersten Verdrahtungsschicht;• Entfernen eines Bulk-Substrats (12) von dem an dem Handhabungswafer gebondenen Bauelementsubstrat, um eine vergrabene Isolatorschicht freizulegen und dadurch die zweite Oberfläche (54) auf der vergrabenen Isolatorschicht (16) zu definieren, wobei das Bauelementsubstrat das Bulk-Substrat, eine Bauelemente-Schicht sowie die vergrabene Isolatorschicht beinhaltet, welche die Bauelemente-Schicht von dem Bulk-Substrat trennt, wobei die Bauelemente-Schicht die elektronischen Bauelemente beinhaltet; und• Bonden der zweiten Oberfläche des Bauelementsubstrats an ein Handhabungssubstrat (56) nach dem Entfernen des Bulk-Substrats.

Description

  • HINTERGRUND
  • Die vorliegende Erfindung bezieht sich auf die Fertigung von Halbleitereinheiten und in spezifischer Weise auf Verfahren zum Bonden von Substratoberflächen, auf gebondete Substratanordnungen sowie auf Entwurfsstrukturen für eine gebondete Substratanordnung.
  • Silicium-auf-Saphir (SOS, Silicon-on-Sapphire) ist eine der Technologien zum Herstellen von Silicium-auf-Isolator(SOI)-Halbleitern, die im Allgemeinen für Anwendungen mit anspruchsvollen Einheiten geeignet sind. Ein SOS-Substrat beinhaltet einen isolierenden Bulk-Wafer aus Saphir und eine Einheiten-Schicht mit hoher Qualität aus Silicium auf dem isolierenden Bulk-Substrat. Das Saphir-Substrat beseitigt praktisch die parasitäre Drain-Kapazität, die in Technologien mit Bulk-Silicium beobachtet wird. Ein herkömmliches Verfahren zum Bilden eines SOS-Substrats besteht darin, eine dünne Schicht aus Silicium bei einer hohen Temperatur auf einen Bulk-Wafer aus Saphir abzuscheiden und kann ein epitaxiales Nachwachsen einer amorphisierten Oberflächenschicht beinhalten. Silicium wird üblicherweise mittels der Aufspaltung von Silan-Gas (SiH4) auf einem erwärmten Saphir-Substrat abgeschieden. Einheiten-Strukturen werden unter Verwendung der Einheiten-Schicht gefertigt.
  • Es sind verbesserte Verfahren zum Bonden von Substratoberflächen, gebondete Substratanordnungen sowie Entwurfsstrukturen für eine gebondete Substratanordnung notwendig, welche die Leistungsfähigkeiten einer Technologie zum Herstellen eines gebondeten Substrats vergrößern.
  • Die US 2011 / 0 012 199 A1 betrifft eine Halbleiter-auf-Isolator-Struktur, umfassend: eine Wärmeableitungsschicht, eine Isolatorschicht, die zumindest teilweise mit der Wärmeableitungsschicht vertikal koextensiv ist, wobei die Isolatorschicht ein abgetragenes Isolatorgebiet umfasst, eine aktive Schicht, die über der Wärmeableitungsschicht befindlich ist, und einen Handhabungswafer, der über der aktiven Schicht befindlich ist, wobei die aktive Schicht auf der Isolatorschicht angeordnet ist, wobei die Wärmeableitungsschicht elektrisch isolierend ist und in dem abgetragenen Isolatorgebiet angeordnet ist. Die US 2011 / 0 012 199 A1 betrifft ferner ein Verfahren zum Fertigen einer integrierten Schaltung, wobei das Verfahren folgende Schritte umfasst: Ausbilden einer aktiven Schaltung in einer aktiven Schicht eines Halbleiter-auf-Isolator-Wafers, Entfernen eines Substratmaterials von einer auf einer Rückseite des Halbleiter-auf-Isolator-Wafers angeordneten Substratschicht, Entfernen eines Isolatormaterials von der Rückseite des Halbleiter-auf-Isolator-Wafers, um ein abgetragenes Isolatorgebiet auszubilden, und Abscheiden einer Wärmeableitungsschicht auf dem abgetragenen Isolatorgebiet, wobei die Wärmeableitungsschicht elektrisch isolierend ist.
  • Die US 6 864 585 B2 betrifft eine Geräteintegrationsmethode und ein integriertes Gerät. Das Verfahren kann die folgenden Schritte umfassen: direktes Bonden einer Halbleitervorrichtung mit einem Substrat an ein Element und Entfernen eines Teils des Substrats, um einen verbleibenden Teil der Halbleitervorrichtung nach dem Bonden freizulegen. Das Element kann eines von einem Substrat, das für thermische Spreizung Impedanzanpassung oder für HF-Isolation verwendet wird, einer Antenne und einem Anpassungsnetzwerk, das aus passiven Elementen besteht, umfassen. Ein zweites thermisch ausbreitendes Substrat kann mit dem verbleibenden Teil der Halbleitervorrichtung verbunden sein. Verbindungen können durch das erste oder das zweite Substrat hergestellt werden. Das Verfahren kann auch das Bonden einer Vielzahl von Halbleiterbauelementen an ein Element umfassen, und das Element kann Aussparungen aufweisen, in denen die Halbleiterbauelemente angeordnet sind. Eine Leiteranordnung mit einer Vielzahl von Kontaktstrukturen kann auf einer freiliegenden Oberfläche der Halbleitervorrichtung ausgebildet sein, Durchkontaktierungen können durch die Halbleiter Bauelement-zu-Bauelement-Regionen ausgebildet sein, und eine Verbindung kann zwischen den Bauelementregionen und den Kontaktstrukturen ausgebildet sein.
  • KURZDARSTELLUNG
  • Gemäß einer Ausführungsform der vorliegenden Erfindung wird ein Verfahren zum Bonden eines Substrats bereitgestellt, das ein Bauelementsubstrat mit einer ersten Oberfläche und einer zweiten Oberfläche beinhaltet, die entgegengesetzt zu der ersten Oberfläche ist. Das Verfahren beinhaltet: Bilden von elektronischen Bauelementen von wenigstens einem Produkt-Chip, wobei die erste Oberfläche des Bauelementsubstrats verwendet wird; Bilden einer ersten Verdrahtungsschicht einer Zwischenverbindungsstruktur für die elektronischen Bauelemente des wenigstens einen Produkt-Chips, wobei die Zwischenverbindungsstruktur eine dielektrische Zwischenlagenschicht mit einer Oberseite beinhaltet, die erste Verdrahtungsschicht erste und zweite leitfähige Elemente beinhaltet, die über die Oberseite der dielektrischen Zwischenlagenschicht hinaus ragen, und das erste und das zweite leitfähige Element durch eine Lücke getrennt sind; Planarisieren der ersten Verdrahtungsschicht, wobei das Planarisieren der ersten Verdrahtungsschicht des Weiteren aufweist: Füllen der Lücke zwischen dem ersten und dem zweiten leitfähigen Element mit einer ersten Isolatorschicht, die aus einem ersten dielektrischen Material besteht; Abscheiden einer zweiten Isolatorschicht, die aus einem zweiten dielektrischen Material besteht, auf der ersten Isolatorschicht, wobei die erste und die zweite Isolatorschicht jeweils einen ersten Anteil über dem ersten leitfähigen Element und einen zweiten Anteil über der Lücke beinhalten, wobei die ersten Anteile um eine erste Höhe über die Oberseite der dielektrischen Zwischenlagenschicht hinaus ragen und wobei die zweiten Anteile um eine zweite Höhe über die Oberseite der dielektrischen Zwischenlagenschicht hinaus ragen; und Polieren der ersten und der zweiten Isolatorschicht, um einen Unterschied zwischen der ersten Höhe und der zweiten Höhe zu verringern, wobei das erste dielektrische Material der ersten Isolatorschicht nach dem Polieren eine Oberseite des ersten leitfähigen Elements und eine Oberseite des zweiten leitfähigen Elements bedeckt und das zweite dielektrische Material der zweiten Isolatorschicht das erste dielektrische Material der ersten Isolatorschicht in der Lücke bedeckt, wobei es die Lücke wenigstens teilweise füllt; Bonden eines Handhabungswafers an der ersten Verdrahtungsschicht nach dem Planarisieren der ersten Verdrahtungsschicht; Entfernen eines Bulk-Substrats von dem an dem Handhabungswafer gebondenen Bauelementsubstrat, um eine vergrabene Isolatorschicht freizulegen und dadurch die zweite Oberfläche auf der vergrabenen Isolatorschicht zu definieren, wobei das Bauelementsubstrat das Bulk-Substrat, eine Bauelemente-Schicht sowie die vergrabene Isolatorschicht beinhaltet, welche die Bauelemente-Schicht von dem Bulk-Substrat trennt, wobei die Bauelemente-Schicht die elektronischen Bauelemente beinhaltet; und Bonden der zweiten Oberfläche des Bauelementsubstrats an ein Handhabungssubstrat nach dem Entfernen des Bulk-Substrats.
  • Figurenliste
  • Die begleitenden Zeichnungen, die in diese Beschreibung eingebunden sind und einen Teil derselben bilden, stellen verschiedene Ausführungsformen der Erfindung dar und dienen zusammen mit einer allgemeinen Beschreibung der Erfindung, die vorstehend angegeben ist, und der detaillierten Beschreibung der Ausführungsformen, die nachstehend angegeben ist, zur Erläuterung der Ausführungsformen der Erfindung.
    • 1 bis 7 sind Querschnittansichten aufeinanderfolgender Stufen eines Prozesses zum Bonden eines Substrats, der dazu verwendet wird, eine gebondete Substratanordnung gemäß einer Ausführungsform der Erfindung zu bilden.
    • 1A ist eine vergrößerte Ansicht des Substrats von 1.
    • 8 ist eine Querschnittansicht, die einen benachbarten Einzelchip auf einem Bauelementsubstrat in der in 4 gezeigten Stufe des Prozesses zum Bonden eines Wafers zeigt.
    • 9 ist eine Querschnittansicht ähnlich wie 2 einer Stufe in einem Prozess zum Bonden eines Substrats gemäß einer alternativen Ausführungsform der Erfindung.
    • 10 ist eine Querschnittansicht ähnlich wie 3 einer Stufe in einem Prozess zum Bonden eines Substrats gemäß einer alternativen Ausführungsform der Erfindung.
    • 11 ist eine Querschnittansicht ähnlich wie 5 einer ersten Stufe in einem Prozess zum Bonden eines Substrats gemäß einer alternativen Ausführungsform der Erfindung.
    • 12 ist ein Ablaufplan eines Entwurfsprozesses, der bei Entwurf, Herstellung und/oder Prüfung von Halbleitern verwendet wird.
  • DETAILLIERTE BESCHREIBUNG
  • Allgemein beziehen sich Ausführungsformen der vorliegenden Erfindung auf ein Bonden eines Wafers oder eines Substrats und im Besonderen auf ein Verbessern der Vollständigkeit des Bondens von Substraten. Eine Oberfläche des Bauelementsubstrats beinhaltet einen Einzelchip mit aktiven Einheiten-Strukturen sowie eine Back-End-of-Line(BEOL)-Struktur, die passive Einheiten-Strukturen beinhalten kann. Die verbesserte Vollständigkeit des Bondens kann bereitgestellt werden, indem eine Oberfläche des Bauelementsubstrats planarisiert wird, welche die freiliegende Oberfläche einer Verdrahtungsschicht der BEOL-Zwischenverbindungsstruktur sein kann, die entgegengesetzt zu der Oberfläche des Bauelementsubstrats ist, die in dem Prozess des Bondens mit dem anderen Substrat mit einbezogen ist. Mit anderen Worten ist die planarisierte Oberfläche nicht die kontaktierende Oberfläche, die in den Prozess des Bondens involviert ist, sondern ist stattdessen eine entgegengesetzte Oberfläche, die anfänglich in einer entfernbaren Weise mit einem provisorischen Handhabungssubstrat gekoppelt ist, wie beispielsweise einem Glas-Substrat. Das provisorische Handhabungssubstrat stellt während des Prozesses des Bondens einen mechanischen Träger bereit, der die in Kontakt befindlichen Oberflächen des Bauelementsubstrats und des endgültigen Handhabungssubstrats verbindet und im Anschluss an das Wafer-Bonden entfernt wird. Die resultierende gebondete Substratanordnung kann zum Beispiel in integrierten Hochfrequenz-Schaltkreisen mit hoher Leistungsfähigkeit Verwendung finden.
  • Unter Bezugnahme auf 1 und gemäß einer Ausführungsform der Erfindung beinhaltet ein Bauelementsubstrat 10 in der repräsentativen Form eines Halbleiter-auf-Isolator(SOI)-Substrats ein Bulk-Substrat 12, eine Einheiten-Schicht 14 sowie eine vergrabene Isolatorschicht 16, welche die Einheiten-Schicht 14 von dem Bulk-Substrat 12 trennt. Die Einheiten-Schicht 14 besteht aus einem Halbleitermaterial, wie beispielweise einkristallinem Silicium oder einem anderen monokristallinen Material, das in erster Linie Silicium enthält. Das Bulk-Substrat 12 kann ebenfalls von einem Halbleitermaterial gebildet werden, wie beispielsweise einkristallinem Silicium. Die vergrabene Isolatorschicht 16 kann aus einem elektrisch isolierenden Material bestehen und kann im Besonderen eine vergrabene Oxidschicht sein, die aus Siliciumdioxid (z.B. SiO2) besteht. Die vergrabene Isolatorschicht 16 isoliert das Bulk-Substrat 12 elektrisch von der Einheiten-Schicht 14, die beträchtlich dünner als das Bulk-Substrat 12 ist. Die Einheiten-Schicht 14 befindet sich entlang einer zusammenhängenden planaren Grenzfläche in direktem Kontakt mit einer Oberseite der vergrabenen Isolatorschicht 16. Das Bauelementsubstrat 10 kann mittels irgendeiner geeigneten üblichen Technik gefertigt werden, wie beispielsweise Techniken zum Bonden von Wafern oder Techniken für eine Trennung mittels einer Implantation von Sauerstoff (SIMOX; Separation by Implantation of OXygen), die einem Fachmann allgemein bekannt sind. Die Dicken der Einheiten-Schicht 14 und der vergrabenen Isolatorschicht 16 können als Entwurfsparameter des Fertigungsprozesses gewählt werden.
  • Das Bulk-Substrat 12, die Einheiten-Schicht 14 und die vergrabene Isolatorschicht 16 erstrecken sich jeweils lateral bis zu einem äußeren peripheren Rand 17 des Bauelementsubstrats 10, wie in 1A am besten gezeigt ist. Die Einheiten-Schicht 14 weist eine Oberfläche 15 auf, die durch die Dicke der Einheiten-Schicht 14 von der vergrabenen Isolatorschicht 16 getrennt ist. Das Bulk-Substrat 12 weist eine Oberfläche 13 auf, die durch die Dicke des Bulk-Substrats 12 von der vergrabenen Isolatorschicht 16 getrennt ist. Die Oberflächen 13, 15 des Bauelementsubstrats 10, die entgegengesetzt zueinander sind, erstrecken sich lateral bis zu dem äußeren peripheren Rand 17 des Bauelementsubstrats 10 und bilden die vordere beziehungsweise die rückwärtige Oberfläche des Bauelementsubstrats 10. Der äußere periphere Rand 17 erstreckt sich von der Oberfläche 13 bis zu der Oberfläche 15. Daher sind die Oberflächen 13, 15 durch die zusammengesetzte Dicke t des Bulk-Substrats 12, der Einheiten-Schicht 14 und der vergrabenen Isolatorschicht 16 voneinander getrennt. Die Einheiten-Schicht 14 und/oder die vergrabene Isolatorschicht 16 können sich beinahe bis zu dem äußeren peripheren Rand 17 erstrecken, halten jedoch gerade eben nahe (z.B. 1 mm bis 5 mm) bei dem äußeren peripheren Rand 17 an.
  • Während eines Front-End-of-Line(FEOL)-Prozessablaufs werden Einheiten-Strukturen 18, 19, 20, 21 unter Verwendung verschiedener Gebiete auf der Oberfläche 15 der Einheiten-Schicht 14 als ein aktiver Schaltungsaufbau eines integrierten Schaltkreises eines Produkt-Chips 25 hergestellt. Die Produkt-Chips 25 (1A) werden unter Verwendung des beschriebenen Prozessablaufs parallel über die Oberfläche 15 des Bauelementsubstrats 10 hergestellt. Die Einheiten-Strukturen 18 bis 21 auf den Produkt-Chips 25 werden mittels FEOL-Techniken gebildet, die einem Fachmann allgemein bekannt sind, und jeder Produkt-Chip 25 kann mehrere Arten von Einheiten-Strukturen beinhalten, die an verschiedenen Stellen über die Einheiten-Schicht 14 hinweg verteilt sind. Der aktive Schaltungsaufbau des integrierten Schaltkreises kann Einheiten aufweisen, wie beispielsweise Feldeffekttransistoren, Transistoren mit einem bipolaren Übergang, Feldeffekttransistoren mit einem Übergang etc.
  • In der repräsentativen Ausführungsform sind die Einheiten-Strukturen 18 bis 21 Feldeffekttransistoren, die mittels Komplementär-Metall-Oxid-Halbleiter(CMOS)-Prozessen hergestellt werden, die einem Fachmann allgemein bekannt sind. Jede der Einheiten-Strukturen 18 bis 21 beinhaltet eine Gate-Elektrode, eine Gate-Dielektrikum-Schicht, die zwischen der Gate-Elektrode und der Einheiten-Schicht 14 angeordnet ist, sowie Source-/Drain-Bereiche in dem Halbleitermaterial der Einheiten-Schicht 14. Der Leiter, der die Gate-Elektrode bildet, kann zum Beispiel ein Metall, ein Silicid, polykristallines Silicium (Polysilicium) oder irgendein anderes geeignetes Material oder irgendwelche anderen geeigneten Materialien aufweisen, die mittels eines CVD-Prozesses etc. abgeschieden werden. Die Gate-Dielektrikum-Schicht kann aus irgendeinem geeigneten dielektrischen oder isolierenden Material bestehen, das Siliciumdioxid, Siliciumoxynitrid, ein dielektrisches Material mit einem hohen k, wie beispielsweise Hafniumoxid oder Hafniumoxynitrid, oder geschichtete Kombinationen dieser dielektrischen Materialien beinhaltet, jedoch nicht darauf beschränkt ist. Die Einheiten-Strukturen 18 bis 21 können unter Verwendung einer Gate-zuerst-Methodik oder einer Gatezuletzt(Ersetzungs-Metall-Gate)-Methodik gebildet werden, wie sie in Technologieknoten von 45 nm, 32 nm, 22 nm oder weiteren hochentwickelten Technologieknoten eingesetzt werden. Die Source-/Drain-Bereiche können mittels Dotieren des Halbleitermaterials der Einheiten-Schicht 14 mit Ionenimplantation, Dotierstoffdiffusion oder einer Kombination derselben gebildet werden. Die Einheiten-Strukturen 18 bis 21 können weitere Komponenten beinhalten, wie beispielsweise Halo-Bereiche, Bereiche mit schwach dotiertem Drain (LDD, Lightly Doped Drain) etc. Bereiche mit einer flachen Grabenisolation, die eine elektrische Isolation für die Einheiten-Strukturen 18 bis 21 bereitstellen, werden zum Beispiel mittels eines herkömmlichen Strukturierungsprozesses, eines Ätzprozesses, eines Füllprozesses mit einem Dielektrikum sowie eines Planarisierungsprozesses in der Einheiten-Schicht 14 gebildet, die charakteristisch für einen üblichen Bulk-CMOS-Prozessablauf sind.
  • Es folgt ein üblicher Back-End-of-Line(BEOL)-Prozessablauf, um eine Zwischenverbindungsstruktur herzustellen, welche die aktiven Einheiten-Strukturen 18 bis 21 verbindet, um die gewünschten integrierten Schaltkreise auf jedem der Produkt-Chips 25 zu bilden. Die Zwischenverbindungsstruktur kann aus Verdrahtungsschichten bestehen, die mit den Einheiten-Strukturen 18 bis 21 gekoppelt sind, und kann bis zu acht oder mehr Verdrahtungsschichten beinhalten, die leitfähige Pfade für Signale, Takt, Strom etc. bereitstellen. In der repräsentativen Ausführungsform ist die Zwischenverbindungsstruktur eine Zwischenverbindungsstruktur mit mehreren Ebenen, die Verdrahtungsschichten 22, 24, 26 aufweist. Passive Schaltkreiselemente, wie beispielsweise Dioden, Widerstände, Kondensatoren, Varaktoren sowie Induktoren, können in die Zwischenverbindungsstruktur integriert werden.
  • Die Verdrahtungsschicht 22 beinhaltet eine Vielzahl von leitfähigen Elementen 30 in der Form von Zwischenverbindungsleitungen und mit einem Leiter gefüllten Durchkontakten, die in der dielektrischen Zwischenlagenschicht 28 angeordnet sind. Die leitfähigen Elemente 30 sind mit den Einheiten-Strukturen 18 bis 21 gekoppelt und sind mittels der dielektrischen Zwischenlagenschicht 28 elektrisch isoliert. Die Verdrahtungsschicht 24 beinhaltet mit einem Leiter gefüllte Durchkontakte 38, die als leitfähige Elemente in einer dielektrischen Zwischenlagenschicht 32 angeordnet sind. Die mit einem Leiter gefüllten Durchkontakte 38 sind mittels der dielektrischen Zwischenlagenschicht 32 elektrisch isoliert. Lücken zwischen den leitfähigen Elementen 30 und zwischen den mit einem Leiter gefüllten Durchkontakten 38 sind jeweils mit dem dielektrischen Material der dielektrischen Zwischenlagenschichten 28, 32 gefüllt.
  • Die Verdrahtungsschichten 22, 24 können mittels Abscheidungs-, Polier-, Lithographie- und Ätztechniken gebildet werden, die charakteristisch für Damaszener-Prozesse sind, wie für einen Fachmann verständlich. Im Einzelnen wird die dielektrische Zwischenlagenschicht 28 abgeschieden und ein Muster von Durchkontaktöffnungen und/oder Gräben wird unter Verwendung bekannter Lithographie- und Ätztechniken darin definiert. Die resultierenden Durchkontaktöffnungen und/oder Gräben werden mit einem Überzug (z.B. einer Doppelschicht aus Tantal und Tantalnitrid) ausgekleidet. Eine dicke Schicht aus einem Leiter (z.B. Kupfer) wird auf der dielektrischen Zwischenlagenschicht 28 abgeschieden, um die Durchkontakte und/oder Gräben zu überfüllen. Die Leiterschicht wird planarisiert, wie beispielsweise mit einem chemisch-mechanischen Polier(CMP)-Prozess, um den Leiter bis zu dem Niveau der Oberseite der dielektrischen Zwischenlagenschicht 28 zu entfernen, so dass die leitfähigen Elemente 30 verbleiben. Der Prozess wird unter Verwendung der dielektrischen Zwischenlagenschicht 28 wiederholt, um die mit einem Leiter gefüllten Durchkontakte 38 der Verdrahtungsschicht 24 zu bilden. Im Besonderen kann die Oberseite 31 der dielektrischen Zwischenlagenschicht 32 während des Damaszener-Prozesses planarisiert werden, wenn die mit einem Leiter gefüllten Durchkontakte 38 der Verdrahtungsschicht 24 gebildet werden. Es können auch andere Metallisierungsverfahren eingesetzt werden, um eine oder mehrere Verdrahtungsschichten 22, 24 aufzubauen, wie beispielsweise auch eine subtraktive Aluminium-Strukturierung mit dieser Erfindung verwendet werden kann.
  • Zur Wahl stehende leitfähige Materialien für den Leiter der Verdrahtungsschichten 22, 24 beinhalten Kupfer (Cu), Aluminium (Al) oder eine Legierung dieser Metalle, sind jedoch nicht beschränkt darauf. Diese Arten von Metallen können mittels chemischer Gasphasenabscheidung (CVD) oder eines elektrochemischen Prozesses abgeschieden werden, wie mittels Elektroplattierens oder stromlosen Plattierens. Die dielektrischen Zwischenlagenschichten 28, 32 können aus irgendeinem geeigneten organischen oder anorganischen dielektrischen Material, wie beispielsweise SiO2, einem mit Wasserstoff angereicherten Siliciumoxycarbid (SiCOH), Fluorsilicatglas (FSG) oder irgendeiner anderen Art von dielektrischem Material mit niedrigem k bestehen, das mittels CVD abgeschieden werden kann, wie beispielsweise chemischer Gasphasenabscheidung bei niedrigem Druck (LPCVD, Low-Pressure Chemical Vapor Deposition) oder plasmaunterstützter chemischer Gasphasenabscheidung (PECVD, Plasma-Enhanced Chemical Vapor Deposition).
  • Als ein repräsentatives passives Schaltkreiselement liegt ein MIM-Kondensator 27 vor, der optional in der Verdrahtungsschicht 24 vorhanden ist. Der MIM-Kondensator 27 beinhaltet Platten-Elektroden sowie eine dielektrische Zwischenplattenschicht, die zwischen jedem benachbarten Paar von Platten-Elektroden als ein elektrischer Isolator angeordnet ist. Der MIM-Kondensator 27 kann jedoch aus der Zwischenverbindungsstruktur weggelassen werden.
  • Die Verdrahtungsschicht 26, die in der speziellen Zwischenverbindungsstruktur eine obere Verdrahtungsschicht ist, beinhaltet Drähte 34 und ein Bond-Pad 36, die sich jeweils mit einer Oberseite 31 der dielektrischen Zwischenlagenschicht 32 in Kontakt befinden. Das Bond-Pad 36 ist mittels der mit einem Leiter gefüllten Durchkontakte 38 mit den leitfähigen Elementen 30 in der Verdrahtungsschicht 22 und mit dem MIM-Kondensator 27 elektrisch und mechanisch gekoppelt. Der Leiter, der die Durchkontakte 38 füllt, kann aus einem oder mehreren hochschmelzenden Metallen bestehen, wie Wolfram (W), die mittels CVD abgeschieden werden.
  • Die Drähte 34 und das Bond-Pad 36 können leitfähige Elemente sein, die mit einer Aluminium-Metallurgie unter Verwendung eines subtraktiven Ätzprozesses hergestellt werden. In der repräsentativen Ausführungsform befinden sich die Drähte 34 und das Bond-Pad 36 in direktem Kontakt mit der Oberseite 31 der dielektrischen Zwischenlagenschicht 32. Eine Überzugsschicht, wie beispielsweise eine Doppelschicht aus Ti/TiN, kann jedoch als eine Diffusionsbarriere zwischen der dielektrischen Zwischenlagenschicht 32 und den Drähten 34 sowie zwischen der dielektrischen Zwischenlagenschicht 32 und dem Bond-Pad 36 angeordnet sein.
  • Die Drähte 34 können als Leitungen verwendet werden, um Signale und Strom über jeden Produkt-Chip 25 hinweg zu übertragen. Das Bond-Pad 36 kann ein Leistungsverteilungs-Pad, das entweder mit einer positiven Versorgungsspannung (VDD) oder mit Masse (VSS) gekoppelt ist, ein E/A-Pad für eine Übertragung von Signalen zu und von dem aktiven Schaltungsaufbau (z.B. den Einheiten-Strukturen 18 bis 21) auf dem Produkt-Chip 25 oder ein Dummy-Pad sein, das von dem aktiven Schaltungsaufbau des Produkt-Chips 25 elektrisch isoliert ist. Im Anschluss an eine Vereinzelung in Einzelchips können die Produkt-Chips 25 physisch und elektrisch mit einer weiteren Struktur gekoppelt werden, wie beispielsweise einer Leiterplatte, wobei das Bond-Pad 36 und weitere ähnliche Bond-Pads mittels irgendeiner einer Anzahl von verschiedenen Techniken verwendet werden, z.B. mittels Kompressionslöten oder C4 (Controlled Collapse Chip Connections).
  • Die Drähte 34 und das Bond-Pad 36 ragen jeweils über die Oberseite 31 der dielektrischen Zwischenlagenschicht 32 hinaus und beinhalten jeweilige Oberseiten 35a bis d, die um eine Höhe h von der Oberseite 31 beabstandet sind. Die Höhe h der Drähte 34 und des Bond-Pads 36 können in der Größenordnung von 0,5 µm oder mehr liegen und können bis zu 4 bis 5 µm hoch sein und können sogar höher sein. Das Oberflächengebiet der Oberseite 35b des Bond-Pads 36 kann größer als das Oberflächengebiet der jeweiligen Oberseiten 35a, 35c, 35d von einigen oder von allen der Drähte 34 sein. Zwischen den Drähten 34 und dem Bond-Pad 36 sowie der Oberseite 31 der dielektrischen Zwischenlagenschicht 32 liegen nicht gefüllte und offene Lücken 37a bis c vor. Die Lücken 37a bis c weisen eine Höhe auf, die gleich der Höhe h der Drähte 34 und des Bond-Pads 36 ist. Jeweilige Oberflächengebiete der Oberseite 31 liegen durch die Lücken 37a bis c frei, die verschiedene Breiten aufweisen können und nicht darauf beschränkt sind, die gleiche Breite aufzuweisen.
  • Unter Bezugnahme auf 2, in der sich gleiche Bezugszeichen auf gleiche Elemente in 1 beziehen, und in einer nachfolgenden Fertigungsstufe wird eine Isolatorschicht 40 auf den freiliegenden Oberflächengebieten der Oberseite 31 der dielektrischen Zwischenlagenschicht 43 und auf den Oberseiten 35a bis d der Drähte 34 und des Bond-Pads 36 gebildet. Zur Wahl stehende dielektrische Materialien für die Isolatorschicht 40 können ein Oxid von Silicium (z.B. SiO2), FSG, Siliciumnitrid (Si3N4) oder Siliciumoxynitrid beinhalten, sind jedoch nicht beschränkt darauf. In einer Ausführungsform besteht die Isolatorschicht 40 aus Siliciumdioxid, das mittels eines chemischen Gasphasenabscheidungsprozesses mit einem Plasma hoher Dichte (HDPCVD-Prozess, High Density Plasma Chemical Vapor Deposition) abgeschieden wird, wobei ein Gemisch von Prozessgasen verwendet wird, das Silan (SiH4), Sauerstoff (O2) und Argon (Ar) beinhaltet. Da eine Sputter-Komponente zu dem Abscheidungsprozess hinzugefügt wird, der die Isolatorschicht bildet, kann der HDPCVD-Prozess so gesteuert werden, dass ein Füllen der Lücken während der Abscheidung effizient unterstützt wird. Im Besonderen kann das dielektrische Material der Isolatorschicht 40 die Lücken 37a bis c zwischen den Drähten 34 und dem Bond-Pad 36 mit einem minimalen Einschluss von Fugen oder Hohlräumen füllen und kann in einer Ausführungsform frei von Hohlräumen sein.
  • Die Isolatorschicht 40 weist eine Schichtdicke t1 auf, die senkrecht zu der Oberseite 31 der dielektrischen Zwischenlagenschicht 32 gemessen werden kann. In der repräsentativen Ausführungsform ist die Schichtdicke t1 ungefähr gleich der Höhe h der Drähte 34 und des Bond-Pads 36. Die Schichtdicke t1 der Isolatorschicht 40 kann jedoch geringer als die Höhe h oder größer als die Höhe h sein. Die Anteile der Isolatorschicht 40, welche die Lücken 37a bis c füllen, bewirken ein Verringern der Tiefe der Lücke. Die Topographie der Drähte 34 und des Bond-Pads 36 wird in der Isolatorschicht 40 reproduziert, so dass eine Oberseite 39 der Isolatorschicht 40 nicht planar ist, wobei Höchstpunkte über den Drähten 34 und dem Bond-Pad 36 liegen und Täler über den Lücken 37a bis c liegen. Der Höhenunterschied zwischen den Höchstpunkten und den Tälern ist ungefähr gleich der Höhe h der Drähte 34 und des Bond-Pads 36. An jedem Übergang von einem Höchstpunkt zu einem Tal tritt eine Stufe in der Höhe auf.
  • Auf der Oberseite 39 der Isolatorschicht 40 wird eine Isolatorschicht 42 konform abgeschieden. Zur Wahl stehende dielektrische Materialien für die Isolatorschicht 42 können ein Oxid von Silicium, wie beispielsweise SiO2, oder FSG beinhalten, die zum Beispiel mittels eines PECVD-Prozesses konform abgeschieden werden, sind jedoch nicht beschränkt darauf. Die Isolatorschicht 42 kann auf vertikalen und horizontalen Oberflächen in hohem Maße konform sein (d.h. von ungefähr der gleichen Dicke, zum Beispiel innerhalb von ± 2 % bis ± 5 % der durchschnittlichen Dicke). In einer Ausführungsform können die Isolatorschichten 40 und 42 aus dem gleichen dielektrischen Material bestehen.
  • Die Isolatorschicht 42 weist eine Schichtdicke t2 auf, die senkrecht zu der Oberseite 31 der dielektrischen Zwischenlagenschicht 32 gemessen werden kann. Die Isolatorschicht 42 kann dünner als die Isolatorschicht 40 sein, und in der repräsentativen Ausführungsform kann die Schichtdicke t2 der Isolatorschicht 42 weniger als 50 % der Schichtdicke t1 der Isolatorschicht 40 sein. Die Hinzufügung der Isolatorschicht 42 fügt eine zusätzliche Dicke aus einem dielektrischen Material hinzu und fügt im Besonderen eine zusätzliche Überdeckung aus einem dielektrischen Material über den Anteilen der Isolatorschicht 40 hinzu, welche die Lücken 37a bis c ausfüllen.
  • Die Topographie in der Isolatorschicht 40 von den Drähten 34 und dem Bond-Pad 36 wird in der Isolatorschicht 42 reproduziert. Als ein Ergebnis ist eine Oberseite 41 der Isolatorschicht 42 nicht planar, wobei Höchstpunkte über den Drähten 34 und dem Bond-Pad 36 liegen und Täler über den Lücken 37a bis c liegen. Der Abstand von Höchstpunkt zu Tal ist ungefähr gleich der Höhe h der Drähte 34 und des Bond-Pads 36. Im Einzelnen existiert eine Stufenhöhe in der Form eines Höhenunterschieds Δ in der Höhe zwischen erhöhten Anteilen der Isolatorschichten 40, 42 über den Drähten 34 und dem Bond-Pad 36 und abgesenkten Anteilen der Isolatorschichten 40, 42 über den Lücken 37a bis c.
  • In einer alternativen Ausführungsform kann die Abscheidung der Isolatorschicht 42 aus dem Prozessablauf weggelassen werden. Das Weglassen der Isolatorschicht 42 und das Vorliegen von lediglich der Isolatorschicht 40 kann in Fällen geeignet sein, in denen der Abstand zwischen den Drähten 34 und dem Bond-Pad 36 ausreichend groß ist. Die Isolatorschichten 40, 42 können außerdem sämtliches von dem Bauelementsubstrat 10 bedecken, das innerhalb des äußeren peripheren Randes 17 angeordnet ist, und können im Besonderen sämtliche der Produkt-Chips 25 bedecken. Die dielektrischen Materialien, welche die Isolatorschichten 40, 42 aufweisen, können eine Härte und/oder Steifigkeit aufweisen, die größer als jene eines Polymermaterials ist, wie beispielsweise Polyimid. Zusätzliche Schichten können in Verbindung mit den Isolatorschichten 40, 42 angebracht werden und können eine ähnliche oder eine andere Zusammensetzung im Vergleich zu einer oder beiden der Isolatorschichten 40, 42 aufweisen. Eine oder beide der Isolatorschichten 40, 42 können in Sub-Schichten unterteilt werden, die separat abgeschieden werden, die jedoch kumulativ die gesamten angestrebten Schichtdicken bereitstellen.
  • Unter Bezugnahme auf 3, in der sich gleiche Bezugszeichen auf gleiche Elemente in 2 beziehen, und in einer nachfolgenden Fertigungsstufe wird ein Polierprozess angewendet, wie beispielsweise ein chemisch-mechanisches Polieren (CMP), um die Isolatorschichten 40, 42 zu planarisieren, um eine zusammengesetzte Isolatorschicht 44 mit einer abgeflachten Oberseite 46 bereitzustellen, die frei von einer signifikanten Topographie ist, die von den Drähten 34 und dem Bond-Pad 36 herrührt, oder der diese ansonsten fehlt. Restliche Anteile der Isolatorschicht 40 befinden sich in Kontakt mit den Oberflächengebieten der Drähte 34 und des Bond-Pads 36. Restliche Anteile der Isolatorschicht 40 befinden sich in Kontakt mit dem Oberflächengebiet der Oberseite 31 der dielektrischen Zwischenlagenschicht 32 in den Lücken 37a bis c, und restliche Anteile der Isolatorschicht 42 befinden sich in Kontakt mit diesen restlichen Anteilen der Isolatorschicht 40.
  • Als ein Ergebnis des Polierens besteht die Isolatorschicht 44 aus einer Zusammensetzung der Isolatorschichten 40, 42, die eine laterale und/oder gestapelte Anordnung aufweist und eine Dicke t3 aufweisen kann, die geringer als die Dicke t2 der Isolatorschicht 42 ist. Wenngleich die Teilbereiche der Isolatorschichten 40, 42 als segmentierte Teilbereiche der Isolatorschicht 44 dargestellt sind, ist für einen Fachmann ersichtlich, dass den Teilbereichen der Isolatorschichten 40, 42 gut definierte Grenzen fehlen können und diese zusammenhängende angrenzende Teilbereiche aus einem dielektrischen Material aufweisen können. Die Isolatorschicht 42 stellt eine zusätzliche Überdeckung aus einem dielektrischen Material für Zwecke der Verbesserung der Planarität der Oberseite 46 am Ende des CMP-Prozesses bereit.
  • Die Oberflächentopographie der Isolatorschichten 40, 42 wird mittels des CMP-Prozesses abgeflacht und geglättet, um die planarisierte Oberseite 46 der Isolatorschicht 44 zu bilden. Um den CMP-Prozess durchzuführen, wird ein CMP-System mit dem Bauelementsubstrat 10 bestückt, wobei die höchsten Punkte über die Oberseite 41 der Isolatorschicht 42 hinaus in einen direkten Kontakt mit einem Polier-Pad ragen. Das Bauelementsubstrat 10 wird gegen das Polier-Pad gedrückt, und ein Slurry wird auf das Polier-Pad verteilt. Das Slurry kann aus einem Trägerfluid mit einem alkalischen pH-Wert und einem schleifenden Material (z.B. fein verteiltem Siliciumdioxid) bestehen, das in dem Trägerfluid aufgelöst ist. Das Bauelementsubstrat 10 und das Polier-Pad werden relativ zueinander gedreht und/oder oszilliert, um mechanische Kräfte in Verbindung mit dem angelegten Druck zu erzeugen. Das Slurry, das zwischen den Isolatorschichten 40, 42 gefangen ist, entfernt am Anfang die hohen Punkte der Isolatorschicht 42 und entfernt an Stellen, an denen die Isolatorschicht 42 vollständig entfernt ist, die Isolatorschicht 40. Die Entfernung von Material während des CMP-Prozesses kombiniert einen Ätzeffekt, der die Substratoberfläche auf Submikrometer-Niveau poliert, und ein Abschleifen. Der CMP-Prozess wird während einer festgelegten Polierzeit oder bis zum Erscheinen eines ermittelten Endpunktes fortgesetzt. Der Polierprozess entfernt vorzugsweise teilweise die Isolatorschicht 42, entfernt jedoch nicht die gesamte Dicke der Isolatorschicht 42, so dass die Drähte 34 und das Bond-Pad 36 von der Dicke t3 der zusammengesetzten Isolatorschicht 44 bedeckt sind. Im Anschluss an den CMP-Prozess kann die Oberseite 46 von dem restlichen Slurry gereinigt werden. Der CMP-Prozess kann mit einem kommerziellen CMP-Gerät durchgeführt werden, wobei übliche Polier-Pads und Slurries zum Polieren des dielektrischen Materials der Isolatorschichten 40, 42 (z.B. Siliciumdioxid) verwendet werden, die einem Fachmann bekannt sind.
  • Eine Planarisierung, wie sie hierin verwendet wird, ist ein Prozess (z.B. der CMP-Prozess) des Abflachens und Glättens der Isolatorschichten 40, 42, um die glatte und flache Oberfläche 46 der Isolatorschicht 44 bereitzustellen, der das Meiste der Topographie, wenn nicht die gesamte Topographie, der darunter liegenden Einheiten-Strukturen 18 bis 21 fehlt. Die Planarisierung wird mittels einer Abscheidung von zusätzlichem dielektrischem Material in den Isolatorschichten 40, 42 und einem anschließenden Zurückpolieren des dielektrischen Materials erreicht, um die Topographie von den Drähten 34 und dem Bond-Pad 36 zu entfernen.
  • Der Höhenunterschied Δ (2) wird durch die Planarisierung signifikant verringert und kann verringert werden, um eine Planarität für sämtliche Bereiche der Isolatorschicht 44 bereitzustellen. Ein Unterschied in der Stufenhöhe kann jedoch für Bereiche der Isolatorschicht 44, die über den Einheiten-Strukturen 18 bis 21 liegen, und für Bereiche der Isolatorschicht 44 verbleiben, die über den Lücken 37a bis c liegen, während nach wie vor die zu planarisierende Oberseite 46 betrachtet wird. Der Unterschied in der Stufenhöhe rührt von Unterschieden in der Polierrate für strukturierte Bereiche, in denen die Isolatorschicht 44 über den Einheiten-Strukturen 18 bis 21 liegt, und nicht strukturierte Bereichen her, in denen die Isolatorschicht 44 über den Lücken 37a bis c liegt. In einer Ausführungsform kann der Unterschied in der Stufenhöhe in der Größenordnung von 10 Prozent oder weniger der ursprünglichen Höhe der Drähte 34 und des Bond-Pads 36 liegen. Wenn zum Beispiel die Höhe der Drähte 34 und des Bond-Pads 36 4 µm beträgt, kann der Unterschied in der Stufenhöhe 0,4 µm oder weniger betragen.
  • Die Topographie kann über das gesamte Bauelementsubstrat 10 hinweg derart verringert werden, dass die abgeflachte und geglättete Isolatorschicht 44 das gesamte Oberflächengebiet peripher innerhalb des äußeren peripheren Randes 17 und im Besonderen die Oberflächengebiete bedeckt, die sich mit sämtlichen der Produkt-Chips 25 decken.
  • Unter Bezugnahme auf 4, in der sich gleiche Bezugszeichen auf gleiche Elemente in 3 beziehen, und in einer nachfolgenden Fertigungsstufe wird eine Öffnung 48 in der Isolatorschicht 44 definiert, die sich mit einem Anteil des Oberflächengebiets des Bond-Pads 36 deckt. Die Öffnung 48 kann mittels eines Lithographie- und Ätzprozesses in der Isolatorschicht 44 definiert werden. Der Lithographie-Prozess kann ein Anbringen eines photoempfindlichen Polymers, wie beispielsweise eines photoempfindlichen Polyimids (PSPI), auf der Oberseite 46 der Isolatorschicht 44, ein leichtes Härten, ein Belichten des Resistes durch eine Photomaske mit einem Strahlungsmuster, das dahingehend wirksam ist, an der angestrebten Stelle der Öffnung 48 ein latentes Fenster in dem Resist zu definieren, ein Entwickeln, um das Fenster zu bilden, sowie ein vollständiges Härten beinhalten. Das photoempfindliche Polymer kann mittels Auflösen des Polymers in einem Lösungsmittel, um eine Vorläuferverbindung zu bilden, Verteilen der Vorläuferverbindung mit einem Rotationsbeschichtungsprozess als eine Beschichtung über die Oberfläche 46 hinweg sowie anschließendes Trocknen der Beschichtung hergestellt werden, um Lösungsmittel zu entfernen sowie das Polymer teilweise zu imidisieren und quer zu vernetzen.
  • Der Ätzprozess, der die Öffnung 48 innerhalb des Fensters in dem photoempfindlichen Polymer mittels eines anisotropen Trockenätzvorgangs bildet, wie eines reaktiven lonenätzvorgangs (RIE), der auf dem strukturierten Resist als einer Ätzmaske beruht. Der Ätzprozess kann in einem einzelnen Ätzschritt oder in mehreren Ätzschritten mit unterschiedlichen Ätzchemismen durchgeführt werden, die einen üblichen Oxid-RIE-Prozess für die Isolatorschicht 44 beinhalten, wenn diese aus einem Oxid besteht. Das photoempfindliche Polymer kann von der Oberseite 46 entfernt werden, nachdem die Öffnung 48 gebildet ist. Die Isolatorschicht 44 kann über den Drähten 34 bewahrt werden, so dass die Drähte 34 von dem dielektrischen Material bedeckt bleiben. Das photoempfindliche Polyimid kann mittels Veraschen, wie beispielsweise eines Einwirkens eines Sauerstoffplasmas, oder einer chemischen Lösung abgelöst werden, wie beispielsweise einer HF-Lösung.
  • In einer alternativen Ausführungsform kann das Öffnen des Bond-Pads 36 in dem Prozessablauf bis nach der Transfer-Operation, die das endgültige Handhabungssubstrat beinhaltet, zeitlich verschoben werden.
  • Unter Bezugnahme auf 5, in der sich gleiche Bezugszeichen auf gleiche Elemente in 4 beziehen, und in einer nachfolgenden Fertigungsstufe wird eine Schicht 50 aus einem Haftmittel an der Oberseite 46 der Isolatorschicht 44 angebracht, und ein provisorisches Handhabungssubstrat 52 wird mittels der Schicht 50 aus dem Haftmittel haftend an die Isolatorschicht 44 gebondet. Das provisorische Handhabungssubstrat 52 ist ausreichend dick für eine mechanische Handhabung, nachdem die Dicke des Bulk-Substrats 12 in einem nachfolgenden Prozessschritt verringert ist. Das provisorische Handhabungssubstrat 52 kann aus Glas bestehen, und die Schicht aus dem Haftmittel kann aus einem Polymer-Haftmittel bestehen. Die Haftfestigkeit der Schicht 50 aus dem Haftmittel wird derart gewählt, dass das provisorische Handhabungssubstrat 52 von der Oberseite 46 entfernbar ist. Es können weitere Techniken anstelle des Adhäsionsbondens verwendet werden, um das provisorische Handhabungssubstrat zeitweilig anzubringen.
  • Unter Bezugnahme auf 6, in der sich gleiche Bezugszeichen auf gleiche Elemente in 5 beziehen, und in einer nachfolgenden Fertigungsstufe wird das Bulk-Substrat 12 in seiner Gesamtheit mittels Schleifen, Ätzen und/oder CMP entfernt, um eine Oberfläche 54 der vergrabenen Isolatorschicht 16 freizulegen. Die vergrabene Isolatorschicht 16 kann mittels CMP oder eines anderen Polierprozesses oder Ätzprozesses derart teilweise entfernt werden, dass die Dicke der vergrabenen Isolatorschicht 16 verringert wird, bevor zu der nächsten Fertigungsstufe vorangeschritten wird. Die vergrabene Isolatorschicht 16 wird jedoch am Ende dieser Fertigungsstufe nicht in ihrer Gesamtheit entfernt, so dass die Oberfläche 54 an einer Zwischenposition relativ zu der anfänglichen Dicke der vergrabenen Isolatorschicht 16 liegt.
  • Unter Bezugnahme auf 7, in der sich gleiche Bezugszeichen auf gleiche Elemente in 6 beziehen, und in einer nachfolgenden Fertigungsstufe werden die Einheiten-Schicht 14 des Bauelementsubstrats 10, die Einheiten-Strukturen 18 bis 21, die Verdrahtungsschichten 22, 24 der BEOL-Zwischenverbindungsstruktur sowie die Drähte 34 und das Bond-Pad 36 vollständig als eine Transferschicht von dem provisorischen Handhabungssubstrat 52 auf ein endgültiges Handhabungssubstrat 56 transferiert, um eine Anordnung zu bilden. Im Besonderen wird die Oberfläche 54 der vergrabenen Isolatorschicht 16, die durch die Entfernung des Bulk-Substrats 12 freiliegt, mit einer Oberfläche 58 des endgültigen Handhabungssubstrats 56 in Kontakt gebracht, und diese Oberflächen 54, 58 werden zusammen gebondet. In verschiedenen Ausführungsformen kann das endgültige Handhabungssubstrat 56 aus Saphir, einem III-V-Halbleitermaterial, wie beispielsweise Galliumarsenid (GaAs), einem Glas, einem oxidierten Silicium-Wafer, einer Oxidschicht auf Saphir etc. bestehen. Wenn das endgültige Handhabungssubstrat 56 aus einem Saphir-Substrat besteht und die Einheiten-Schicht 14 aus Silicium besteht, kann das Bonden zwischen den in Kontakt befindlichen Oberflächen 54, 58 ein Silicium-auf-Saphir(SOS)-Substrat bilden. Das endgültige Handhabungssubstrat 56 weist eine weitere Oberfläche 59 auf, die durch die Dicke des endgültigen Handhabungssubstrats 56 von der Oberfläche 58 getrennt ist.
  • Die in Kontakt befindlichen Oberflächen 54, 58 können mittels eines Bond-Prozesses zusammen gebondet werden, der die in Kontakt befindlichen Oberflächen 54, 58 Bedingungen aussetzt, die in der Lage sind, deren wechselseitige Bond-Energie zu erhöhen. Die Oberflächen 54, 58, die flach, glatt und sauber sind, können mittels eines direkten Bondens ohne das Vorhandensein einer Zwischenschicht oder einer externen Kraft verbunden werden. Wenn die Oberflächen 54, 58 in eine kontaktierende Beziehung gebracht werden, tritt auf der Grundlage von physikalischen Kräften, wie beispielsweise den van der Waals Kräften, ein schwaches Bonden ein. Anschließend wird das Wafer-Paar einer thermischen Behandlung bei einer niedrigen Temperatur oder einer Wärmebehandlung bei einer ausreichenden Temperatur und während einer ausreichenden Dauer unterworfen, um die physikalischen Kräfte in chemische Bindungen umzuwandeln. Zum Beispiel kann ein repräsentativer Bond-Prozess eine thermische Wärmebehandlung beinhalten, die bei einer Temperatur von weniger als oder gleich 400 °C und während einer Dauer durchgeführt wird, die ausreichend ist, um ein Bonden von Oberfläche zu Oberfläche zwischen den in Kontakt befindlichen Oberflächen zu unterstützen. Die Temperatur der thermischen Wärmebehandlung ist ausreichend niedrig, so dass die temperaturempfindlichen Einheiten-Strukturen 18 bis 21 und potentiell weitere Strukturen nicht in einem signifikanten Ausmaß nachteilig beeinflusst werden. Die Temperatur der thermischen Wärmebehandlung kann mittels einer Vorbehandlung verringert werden, wie beispielsweise einer Plasma-Aktivierung oder einer chemischen Aktivierung. Optional können das Bauelementsubstrat 10 und das endgültige Handhabungssubstrat 56 während der thermischen Wärmebehandlung zusammengeklammert werden, um einen Druck bereitzustellen.
  • Die thermische Wärmebehandlung, die bei Vorliegen oder bei Fehlen einer externen Kraft durchgeführt werden kann, wird außerdem typischerweise in einer geregelten Atmosphäre durchgeführt, die aus einem nicht oxidierenden Gas besteht, wie beispielsweise N2.
  • Die Bond-Festigkeit des Bauelementsubstrats 10 zu dem provisorischen Handhabungssubstrat 52, die von der Schicht 50 aus dem Haftmittel vermittelt wird, ist geringer als die Bond-Festigkeit des Bauelementsubstrats 10 zu dem endgültigen Handhabungssubstrat 56. Als ein Ergebnis kann das provisorische Handhabungssubstrat 52 mittels einer bevorzugten Delaminierung entlang der relativ schwachen Grenzfläche zwischen der Schicht 50 aus dem Haftmittel und der Oberseite 46 der Isolatorschicht 44 abgelöst und entfernt werden. Das Endergebnis ist, dass das endgültige Handhabungssubstrat 56 mit dem dielektrischen Material der vergrabenen Isolatorschicht 16 verbunden ist. Restliches Haftmittel von der Schicht 50 aus dem Haftmittel kann zum Beispiel mittels eines Veraschungsprozesses entfernt werden.
  • Das Bonden des endgültigen Handhabungssubstrats 56 an das Bauelementsubstrat 10 erfolgt, nachdem die Produkt-Chips 25 (1A) unter Verwendung der Einheiten-Schicht 14 hergestellt sind und, in der dargestellten Ausführungsform, nachdem die Verdrahtungsschichten 22, 24 der Zwischenverbindungsstruktur hergestellt sind. Daher erfolgt der Schichttransfer in der repräsentativen Ausführungsform, nachdem der FEOL-Prozessablauf und der BEOL-Prozessablauf abgeschlossen sind.
  • Die Planarisierung der Drähte 34 und des Bond-Pads 36 stellt eine abgeflachte, glatte Oberseite 46 auf der Isolatorschicht 44 bereit, die an das provisorische Handhabungssubstrat 52 gebondet wird und die entgegengesetzt zu der Oberseite 13 des Bulk-Substrats 12 und der Oberfläche 54 der vergrabenen Isolatorschicht 16 ist. Das Füllen der Lücken 37a bis c mit einem dielektrischen Material und die Verringerung in der Oberflächentopographie, die von den Drähten 34 und dem Bond-Pad 36 hervorgerufen wird, verbessern die Vollständigkeit und Qualität des Wafer-Bondens, das zwischen den in Kontakt befindlichen Oberflächen 54, 58 erfolgt. Die Verbesserung der Vollständigkeit des Wafer-Bondens ist unabhängig von dem Vorliegen oder dem Fehlen von passiven Elementen, wie beispielsweise dem MIM-Kondensator 27. Die Verbesserung in der Vollständigkeit des Bondens wird mittels Planarisieren der Oberseite 46 erreicht, die entgegengesetzt zu der Oberfläche 54 der vergrabenen Isolatorschicht 16 des Bauelementsubstrats 10 ist, die in dem Bond-Prozess mit der Oberfläche 58 des endgültigen Handhabungssubstrats 56 mit einbezogen ist. Die planarisierte Oberseite 46 ist von der Oberfläche 54 der vergrabenen Isolatorschicht 16 des Bauelementsubstrats 10 physisch unterscheidbar, die in den Bond-Prozess mit der Oberfläche 58 des endgültigen Handhabungssubstrats 56 involviert ist, die jedoch eine zu der Oberfläche 54 entgegengesetzte Oberfläche ist. Die planarisierte Oberseite 46 wird im Vorfeld des Transfers der Transferschicht auf das endgültige Handhabungssubstrat 56 in einer entfernbaren Weise mit dem provisorischen Handhabungssubstrat 52 gekoppelt.
  • Die Oberseite 46 der Isolatorschicht 44 ist durch die Dicken des Bulk-Substrats 12, der vergrabenen Isolatorschicht 16, der Einheiten-Schicht 14 und der Verdrahtungsschichten 22, 24 der Zwischenverbindungsstruktur von der Oberfläche 13 des Bulk-Substrats 12 getrennt. Nach einem Entfernen des Bulk-Substrats 12 im Vorfeld des Wafer-Bondens ist die Oberseite 46 der Isolatorschicht 44 entgegengesetzt zu der Oberfläche 13 des Bulk-Substrats 12 und durch die Dicken der vergrabenen Isolatorschicht 16, der Einheiten-Schicht 14 und der Verdrahtungsschichten 22, 24 der Zwischenverbindungsstruktur von der Oberfläche 54 der vergrabenen Isolatorschicht 16 getrennt.
  • Unter Bezugnahme auf 8, in der sich gleiche Bezugszeichen auf gleiche Elemente in 4 beziehen, sind Produkt-Chips 60, 62 repräsentativ für die Produkt-Chips 25 (1A), und jeder der Produkt-Chips 60, 62 beinhaltet eine reproduzierte Version des in 4 gezeigten planarisierten Aufbaus. Zwischen jedem benachbarten Paar von Produkt-Chips 60, 62 ist eine Sägeschlitzstraße 64 angeordnet. Die Sägeschlitzstraße 64 weist eine Grenze 65 zu dem Produkt-Chip 60 sowie eine Grenze 67 zu dem Produkt-Chip 62 auf. Weitere Sägeschlitzstraßen, von denen jede der Sägeschlitzstraße 64 ähnlich ist, sind zwischen benachbarten Paaren von Produkt-Chips 25 angeordnet. Die Sägeschlitzstraßen werden während der Vereinzelung der einzelnen Produkt-Chips 25 in eine entsprechende Vielzahl von Einzelchips als Schneidebahnen verwendet.
  • Im Besonderen und unter fortgesetzter Bezugnahme auf 8 ist die Sägeschlitzstraße 64 als ein toter Raum zwischen den Produkt-Chips 60, 62 reserviert, so dass die Produkt-Chips 60, 62 vereinzelt werden können, ohne die Produkt-Chips 60, 62 zu schädigen. Eine Säge für ein Zerschneiden in Chips oder eine Laser-Vorrichtung können dazu verwendet werden, das Bauelementsubstrat 10 und das endgültige Handhabungssubstrat 56 entlang jeder Sägeschlitzstraße 64 zu schneiden oder zu ritzen und dadurch die Produkt-Chips 60, 62 physisch in diskrete Einzelchips zu trennen.
  • In der Sägeschlitzstraße 64 kann mittels der gleichen Prozessschritte, welche die Drähte 34 und das Bond-Pad 36 bilden, ein Prüf-Pad 66 gebildet werden. Das Prüf-Pad 66 kann mit einer integrierten Prüf-Schaltkreisstruktur gekoppelt werden, die in der Sägeschlitzstraße 64 eingebaut ist. Ähnlich wie das Bond-Pad 36 und vor einer Planarisierung ragt das Prüf-Pad 66 über die Oberseite 31 der dielektrischen Zwischenlagenschicht 32 hinaus. Eine Oberseite 69 des Prüf-Pads 66 kann um die gleiche Höhe h über die Oberseite 31 der dielektrischen Zwischenlagenschicht 32 hinaus ragen wie das Bond-Pad 36 über die Oberseite 31 der dielektrischen Zwischenlagenschicht 32.
  • Die Isolatorschichten 40, 42 werden ebenfalls in der Sägeschlitzstraße 64 abgeschieden und füllen den offenen Raum benachbart zu dem Prüf-Pad 66 und bedecken das Prüf-Pad 66. Wenn die Isolatorschichten 40, 42 mittels des CMP-Prozesses abgeflacht und geglättet werden, um die zusammengesetzte Isolatorschicht 44 zu bilden, erstreckt sich die Oberseite 46 der Isolatorschicht 44 (7) auch lateral über die Sägeschlitzstraße 64 hinweg. In der Isolatorschicht 44 können an Stellen benachbart zu den Grenzen 65, 67 Ritzkanäle gebildet werden. Folglich kann die Abscheidung der Isolatorschichten 40, 42 und der nachfolgende CMP-Prozess eine umfassende Planarisierung über den Durchmesser des Bauelementsubstrats 10 hinweg einschließlich der Sägeschlitzstraßen zwischen den Produkt-Einzelchips bereitstellen.
  • Unter Bezugnahme auf 9, in der sich gleiche Bezugszeichen auf gleiche Elemente in 2 beziehen, und gemäß einer alternativen Ausführungsform kann auf der Oberseite 41 der Isolatorschicht 42 eine inverse Maskenschicht 70 gebildet werden und mit einem herkömmlichen Photolithographieprozess strukturiert werden. Die inverse Maskenschicht 70 kann aus einem strahlungsempfindlichen Resist bestehen, das mittels eines Rotationsbeschichtungsprozesses angebracht und anschließend in einem schwachen Härtungsprozess erwärmt wird, um überschüssiges Lösungsmittel auszutreiben und eine teilweise Verfestigung zu unterstützen. In dem Photolithographieprozess wird das Resist einer Strahlung ausgesetzt, die unter Verwendung einer Photomaske abgebildet wird, wird nach der Belichtung gehärtet und wird entwickelt, um restliche Gebiete des Resistmaterials zu definieren, die als die inverse Maskenschicht 70 funktionieren.
  • Nach dem Strukturieren beinhaltet die inverse Maskenschicht 70 eine Apertur oder eine Öffnung 72, die sich bis in die Tiefe der Isolatorschicht 42 erstreckt. Die Öffnung 72 funktioniert als ein Fenster, das sich im Wesentlichen mit der Stelle eines Anteils der Isolatorschichten 40, 42 deckt, der das Bond-Pad 36 bedeckt. Die Öffnung 72 kann hinsichtlich der Abmessung etwas kleiner als das Oberflächengebiet des Bond-Pads 36 sein, um sicherzustellen, dass der nachfolgende Ätzprozess auf dem Bond-Pad 36 stoppt. Die inverse Maskenschicht 70 bedeckt und schützt den Rest der Isolatorschichten 40, 42.
  • Ein Ätzprozess, wie beispielsweise ein RIE-Prozess, wird dazu verwendet, das dielektrische Material der Isolatorschichten 40, 42 über dem Oberflächengebiet, das durch die Öffnung 72 in der inversen Maskenschicht 70 freigelegt ist, wenigstens teilweise zu entfernen. In der repräsentativen Ausführungsform wurde die gesamte Dicke der Isolatorschichten 40, 42 entfernt. Alternativ kann die entfernte Dicke weniger als die gesamte Dicke der Isolatorschichten 40, 42 sein, so dass ein Bereich mit verringerter Dicke aus dielektrischem Material über dem Bond-Pad 36 liegt. Nach einem Entfernen der inversen Maskenschicht 70 kann ein Reinigungsprozess dazu verwendet werden, restliches Maskenmaterial zu entfernen.
  • Die Verwendung der inversen Maskenschicht 70 kann die Oberflächengleichmäßigkeit des CMP-Prozesses verbessern, indem die Höhe der relativ hohen Elemente lokal verringert wird. Zum Beispiel kann die Elementhöhe des Bond-Pads 36 und der Isolatorschichten 40, 42 wenigstens das Doppelte der Höhe h des Bond-Pads 36 sein. Als ein numerisches Beispiel kann das Bond-Pad 36 eine Höhe von 4 µm aufweisen, die Isolatorschicht 40 kann eine Höhe von 4 µm aufweisen, und die Isolatorschicht 42 kann eine Höhe von 1 µm aufweisen, was eine Elementhöhe von 9 µm liefert. Nach einem Ätzen unter Verwendung der inversen Maskenschicht 70 ist das Volumen des dielektrischen Materials, das über dem Bond-Pad 36 entfernt werden muss, verringert, was die Anforderungen des CMP-Prozesses verringert, der dazu verwendet wird, die Struktur von 3 zu erhalten.
  • Der Prozessablauf wird bei der Fertigungsstufe von 3, wie vorstehend beschrieben, fortgesetzt, um die in den 7 und 8 gezeigte gebondete Struktur zu erzeugen.
  • Unter Bezugnahme auf 10, in der sich gleiche Bezugszeichen auf gleiche Elemente in 3 beziehen, und gemäß einer alternativen Ausführungsform kann eine Schicht 80 auf der abgeflachten Oberseite 46 der zusammengesetzten Isolatorschicht 44 und in der repräsentativen Ausführungsform in einer direkt kontaktierenden Beziehung mit der Oberseite 46 gebildet werden. Die Schicht 80 sollte konform sein, so dass die Planarität der Oberseite 46 nach einem Anbringen der Schicht 80 aufrechterhalten wird.
  • Die Schicht 80 kann aus einem dielektrischen Material mit einer anderen Ätzselektivität als jener des dielektrischen Materials der darunter liegenden Isolatorschicht 44 bestehen, und das sich hinsichtlich der Zusammensetzung von wenigstens einem der dielektrischen Materialien der Isolatorschichten 40, 42 unterscheidet, die kombiniert werden, um die Isolatorschicht 44 zu bilden. In einer Ausführungsform kann die Schicht 80 aus Siliciumnitrid (Si3N4) bestehen, das unter Verwendung von CVD oder eines anderen geeigneten Abscheidungsprozesses abgeschieden wird, und die Isolatorschichten 40, 42 können aus Siliciumdioxid bestehen. Wenn das Bond-Pad 36 geöffnet wird (4), kann der Ätzprozess in mehreren Ätzschritten mit unterschiedlichen Ätzchemismen durchgeführt werden, die selektiv in Bezug auf unterschiedliche Materialien der Isolatorschichten 44, 80 sind.
  • Der Prozessablauf wird bei der Fertigungsstufe von 4, wie vorstehend beschrieben, fortgesetzt, um die gebondete Struktur ähnlich jener in den 7 und 8 gezeigten mit der Hinzufügung der Schicht 80 in dem endgültigen Aufbau zu erzeugen.
  • Unter Bezugnahme auf 11, in der sich gleiche Bezugszeichen auf gleiche Elemente in den 1 und 5 beziehen, und gemäß einer alternativen Ausführungsform kann der BEOL-Prozessablauf unterbrochen werden, nachdem die dielektrische Zwischenlagenschicht 32 und die mit einem Leiter gefüllten Durchkontakte 38 der Verdrahtungsschicht 24 gebildet sind. Die Oberseite 31 der dielektrischen Zwischenlagenschicht 32 und eine Oberseite 39 der mit einem Leiter gefüllten Durchkontakte 38 werden mit einem CMP-Prozess planarisiert, der dem vorstehend beschriebenen (4) Planarisierungsprozess ähnlich ist, um die Oberseite 46 der Isolatorschicht 44 zu bilden. In Zwischenverbindungsstrukturen mit mehreren Verdrahtungsschichten kann der BEOL-Prozess nach der Herstellung irgendeiner beliebigen Verdrahtungsschicht unterbrochen werden, um den Prozess zum Bonden von Wafern durchzuführen.
  • Das provisorische Handhabungssubstrat 52 wird mittels der Schicht 50 aus einem Haftmittel haftend an die Oberseite 31 der dielektrischen Zwischenlagenschicht 32 gebondet, wie vorstehend im Zusammenhang mit 5 beschrieben, und der Prozessablauf wird fortgesetzt, wie in den 6 und 7 beschrieben. Nachdem die Oberfläche 54 der vergrabenen Isolatorschicht 16 mit der Oberfläche 58 des endgültigen Handhabungssubstrats 56 gebondet ist und das provisorische Handhabungssubstrat 52 und die Schicht 50 aus dem Haftmittel entfernt sind, kann die Verdrahtungsschicht 24 gebildet werden, wie vorstehend im Zusammenhang mit 1 geschrieben.
  • Eine Verbesserung in der Vollständigkeit des Bondens wird mittels der Planarisierung der Oberseite 31 der dielektrischen Zwischenlagenschicht 32 erhalten, die entgegengesetzt zu der Oberfläche 54 der vergrabenen Isolatorschicht 16 des Bauelementsubstrats 10 ist, die in den Prozess des Bondens mit der Oberfläche 58 des endgültigen Handhabungssubstrats 56 mit einbezogen ist. Die planarisierte Oberseite 31 ist von der Oberfläche 54 der vergrabenen Isolatorschicht 16 des Bauelementsubstrats 10 unterscheidbar, die in den Prozess des Bondens mit der Oberfläche 58 des endgültigen Handhabungssubstrats 56 involviert ist, und ist eine zu der Oberfläche 54 entgegengesetzte Oberfläche. Die planarisierte Oberseite 31 wird im Vorfeld des Transfers auf das endgültige Handhabungssubstrat 56 in einer entfernbaren Weise mit dem provisorischen Handhabungssubstrat 52 gekoppelt.
  • 12 zeigt ein Blockschaubild eines exemplarischen Entwurfsablaufs 100, der zum Beispiel bei einem Halbleiter-IC-Logikentwurf, einer Simulation, einer Prüfung, einem Layout und einer Fertigung verwendet wird. Der Entwurfsablauf 100 beinhaltet Prozesse, Geräte und/oder Mechanismen für ein Bearbeiten von Entwurfsstrukturen oder Einheiten, um logisch oder auf eine andere Weise funktionell äquivalente Wiedergaben der Entwurfsstrukturen und/oder Einheiten zu erzeugen, die vorstehend beschrieben und in den 5 bis 7 sowie 9 bis 11 gezeigt sind. Die Entwurfsstrukturen, die von dem Entwurfsablauf 100 bearbeitet und/oder erzeugt werden, können auf gerätelesbaren Übertragungs- oder Speichermedien codiert werden, um Daten und/oder Anweisungen zu beinhalten, die, wenn sie auf einem Datenverarbeitungssystem ausgeführt oder auf andere Weise verarbeitet werden, eine logisch, strukturell, mechanisch oder auf eine andere Weise funktionell äquivalente Wiedergabe von Hardware-Komponenten, Schaltkreisen, Einheiten oder Systemen erzeugen. Geräte beinhalten irgendein Gerät, das in einem IC-Entwurfsprozess verwendet wird, wie beispielsweise Entwerfen, Herstellen oder Simulieren eines Schaltkreises, einer Komponente, einer Einheit oder eines Systems, sind jedoch nicht beschränkt darauf. Die Geräte können zum Beispiel beinhalten: Lithographie-Geräte, Geräte und/oder Apparaturen zum Erzeugen von Masken (z.B. Elektronenstrahlschreiber), Computer oder Apparaturen zum Simulieren von Entwurfsstrukturen, irgendeine Vorrichtung, die in dem Herstellungs- oder Prüfprozess verwendet wird, oder irgendwelche Geräte zum Programmieren von funktionell äquivalenten Wiedergaben der Entwurfsstrukturen in irgendein Medium (z.B. ein Gerät zum Programmieren eines programmierbaren Gate-Arrays).
  • Der Entwurfsablauf 100 kann in Abhängigkeit von der Art der Verkörperung variieren, die entworfen wird. Ein Entwurfsablauf 100 für ein Aufbauen eines anwendungsspezifischen IC (ASIC) kann sich zum Beispiel von einem Entwurfsablauf 100 für ein Entwerfen einer Standardkomponente oder von einem Entwurfsablauf 100 für ein Instanziieren des Entwurfs in ein programmierbares Array unterscheiden, zum Beispiel ein programmierbares Gate-Array (PGA) oder ein feldprogrammierbares Gate-Array (FPGA), die von Altera® Inc. oder Xilinx® Inc. angeboten werden.
  • 12 stellt mehrere derartige Entwurfsstrukturen dar, die eine Eingabe-Entwurfsstruktur 102 beinhalten, die vorzugsweise durch einen Entwurfsprozess 104 bearbeitet wird. Die Entwurfsstruktur 102 kann eine Entwurfsstruktur für eine logische Simulation sein, die von dem Entwurfsprozess 104 erzeugt und bearbeitet wird, um eine logisch äquivalente funktionelle Wiedergabe einer Hardware-Einheit zu erzeugen. Die Entwurfsstruktur 102 kann auch oder alternativ Daten und/oder Programmieranweisungen aufweisen, die, wenn sie von dem Entwurfsprozess 104 bearbeitet werden, eine funktionelle Wiedergabe der physischen Struktur einer Hardware-Einheit erzeugen. Ob sie funktionelle und/oder strukturelle Entwurfselemente darstellt, die Entwurfsstruktur 102 kann unter Verwendung eines elektronischen computerunterstützten Entwurfs (ECAD) erzeugt werden, wie er beispielsweise durch einen Kernentwickler/Konstrukteur realisiert wird. Bei Codierung auf einem gerätelesbaren Datenübertragungs-, Gate-Array- oder Speichermedium kann von einem oder mehreren Hardware- und/oder Software-Modulen innerhalb des Entwurfsprozesses 104 auf die Entwurfsstruktur 102 zugegriffen und diese bearbeitet werden, um eine elektronische Komponente, einen Schaltkreis, ein elektronisches oder logisches Modul, eine Vorrichtung, eine Einheit oder ein System zu simulieren oder auf eine andere Weise funktionell darzustellen, wie beispielsweise jene, die in den 5 bis 7 sowie 9 bis 11 gezeigt sind. Von daher kann die Entwurfsstruktur 102 Dateien oder andere Datenstrukturen aufweisen, die einen vom Menschen und/oder von einem Gerät lesbaren Quellencode, compilierte Strukturen sowie von einem Computer ausführbare Code-Strukturen beinhalten, die, wenn sie von einem Entwurfs- oder Simulations-Datenverarbeitungssystem verarbeitet werden, Schaltkreise oder andere Ebenen eines logischen Hardware-Entwurfs funktionell simulieren oder auf eine andere Weise darstellen. Derartige Datenstrukturen können Entwurfsdateneinheiten einer Hardware-Beschreibungssprache (HDL) oder andere Datenstrukturen beinhalten, die mit HDL-Entwurfssprachen auf einem niedrigeren Niveau, wie beispielsweise Verilog und VHDL, und/oder mit Entwurfssprachen auf einem höheren Niveau, wie C oder C++, konform und/oder kompatibel sind.
  • Der Entwurfsprozess 104 verwendet und beinhaltet vorzugsweise Hardware- und/oder Software-Module zum Synthetisieren, Übertragen oder sonstigen Bearbeiten eines funktionellen Entwurfs-/Simulations-Äquivalents der Komponenten, Schaltkreise, Einheiten oder logischen Strukturen, die in den 5 bis 7 sowie 9 bis 11 gezeigt sind, um eine Netzliste 106 zu erzeugen, die Entwurfsstrukturen enthalten kann, wie beispielsweise die Entwurfsstruktur 102. Die Netzliste 106 kann zum Beispiel compilierte oder auf eine andere Weise verarbeitete Datenstrukturen aufweisen, die eine Liste von Drähten, diskreten Komponenten, logischen Gattern, Steuerschaltkreisen, E/A-Einheiten, Modellen etc. repräsentieren, welche die Verbindungen zu weiteren Elementen und Schaltkreisen in einem Entwurf eines integrierten Schaltkreises beschreibt. Die Netzliste 106 kann unter Verwendung eines iterativen Prozesses synthetisiert werden, in dem die Netzliste 106 in Abhängigkeit von Entwurfsspezifikationen und Parametern für die Einheit ein Mal oder mehrere Male resynthetisiert wird. Wie bei anderen Arten von Entwurfsstrukturen, die hierin beschrieben sind, kann die Netzliste 106 auf einem gerätelesbaren Datenspeichermedium aufgezeichnet oder in ein programmierbares Gate-Array programmiert werden. Das Medium kann ein nicht-flüchtiges Speichermedium sein, wie beispielsweise ein magnetisches oder optisches Plattenlaufwerk, ein programmierbares Gate-Array, ein Kompakt-Flash-Speicher oder ein anderer Flash-Speicher. Darüber hinaus oder in der Alternative kann das Medium ein System- oder Cache-Speicher, ein Pufferraum oder elektrisch oder optisch leitfähige Einheiten und Materialien sein, auf denen Datenpakete über das Internet oder andere geeignete Netzwerkmittel übertragen und zwischengespeichert werden können.
  • Der Entwurfsprozess 104 kann Hardware- und Software-Module beinhalten, um eine Vielfalt von Eingabedatenstrukturtypen zu verarbeiten, welche die Netzliste 106 beinhalten. Derartige Datenstrukturtypen können zum Beispiel innerhalb von Bibliothekselementen 108 abgelegt sein und können einen Satz von üblicherweise verwendeten Elementen, Schaltkreisen und Einheiten beinhalten, die Modelle, Layouts sowie symbolische Darstellungen für eine gegebene Fertigungstechnologie beinhalten (z.B. verschiedene Technologieknoten, 32 nm, 45 nm, 84 nm etc.). Die Datenstrukturtypen können des Weiteren Entwurfsspezifikationen 110, Charakterisierungsdaten 112, Verifikationsdaten 114, Entwurfsregeln 116 sowie Prüfdatendateien 118 beinhalten, die Eingabeprüfmuster, Ausgabeprüfresultate sowie weitere Prüfinformationen beinhalten können. Der Entwurfsprozess 104 kann des Weiteren zum Beispiel übliche mechanische Entwurfsprozesse beinhalten, wie beispielsweise Stressanalyse, thermische Analyse, mechanische Ereignissimulation, Prozesssimulation für Operationen, wie beispielsweise Gießen, Formgießen sowie Warmformpressen etc. Ein Fachmann für mechanischen Entwurf kann das Ausmaß an möglichen mechanischen Entwurfsinstrumenten und Anwendungen erkennen, die in dem Entwurfsprozess 104 verwendet werden, ohne von dem Umfang und dem Inhalt der Erfindung abzuweichen. Der Entwurfsprozess 104 kann außerdem Module zum Durchführen von üblichen Schaltkreisentwurfsprozessen beinhalten, wie beispielsweise Analyse des zeitlichen Ablaufs, Verifikation, Überprüfen von Entwurfsregeln, Place- und Route-Operationen etc.
  • Der Entwurfsprozess 104 verwendet und beinhaltet logische und physikalische Entwurfsinstrumente, wie beispielsweise HDL-Compilierer, sowie ein Simulationsmodell aufbauende Instrumente, um die Entwurfsstruktur 102 zusammen mit einigen oder sämtlichen der dargestellten Trägerdatenstrukturen zusammen mit irgendeinem zusätzlichen mechanischen Entwurf oder irgendwelchen Daten (wenn anwendbar) zu verarbeiten, um eine zweite Entwurfsstruktur 120 zu erzeugen. Die Entwurfsstruktur 120 ist in einem Datenformat, das für den Austausch von Daten von mechanischen Einheiten und Strukturen verwendet wird (z.B. Informationen, die in einem IGES, DXF, Parasolid XT, JT, DRG oder irgendeinem anderen geeigneten Format zum Speichern oder Ausführen derartiger mechanischer Entwurfsstrukturen gespeichert sind), auf einem Speichermedium oder einem programmierbaren Gate-Array abgelegt. Ähnlich wie die Entwurfsstruktur 102 weist die Entwurfsstruktur 120 vorzugsweise eine oder mehrere Dateien, Datenstrukturen oder weitere mit einem Computer codierte Daten oder Anweisungen auf, die auf Übertragungs- oder Datenspeichermedien abgelegt sind und die, wenn sie von einem ECAD-System verarbeitet werden, eine logisch oder auf eine andere Weise funktionell äquivalente Form von einer oder mehreren der Ausführungsformen der Erfindung erzeugen, die in den 5 bis 7 sowie 9 bis 11 gezeigt sind. In einer Ausführungsform kann die Entwurfsstruktur 120 ein compiliertes, ausführbares HDL-Simulationsmodell aufweisen, das die Einheiten, die in den 5 bis 7 sowie 9 bis 11 gezeigt sind, funktionell simuliert.
  • Die Entwurfsstruktur 120 kann außerdem ein Datenformat, das für den Austausch von Layout-Daten von integrierten Schaltkreisen verwendet wird, und/oder ein symbolisches Datenformat einsetzen (z.B. Informationen, die in einem GDSII (GDS2), GL1, OASIS, Abbildungsdateien oder irgendeinem anderen geeigneten Format zum Speichern derartiger Entwurfsdatenstrukturen gespeichert sind). Die Entwurfsstruktur 120 kann Informationen aufweisen, wie zum Beispiel symbolische Daten, Abbildungsdateien, Prüfdatendateien, Entwurfsinhaltsdateien, Herstellungsdaten, Layout-Parameter, Drähte, Metallebenen, Durchkontakte, Formen, Daten für ein Routen durch die Herstellungsanlage sowie irgendwelche weiteren Daten, die für einen Hersteller oder einen anderen Konstrukteur/Entwickler erforderlich sind, um eine Einheit oder Struktur zu erzeugen, wie vorstehend beschrieben und in den 5 bis 7 sowie 9 bis 11 gezeigt. Die Entwurfsstruktur kann anschließend zu einer Stufe 122 vorrücken, wo die Entwurfsstruktur 120 zum Beispiel: mit dem Tape-out fortfährt, an die Herstellung abgegeben wird, an eine Maskieranlage abgegeben wird, zu einer weiteren Entwurfsanlage gesendet wird, zu dem Kunden zurück gesendet wird etc.
  • Das Verfahren, wie es vorstehend beschrieben ist, wird bei der Herstellung integrierter Schaltkreischips verwendet. Die resultierenden integrierten Schaltkreischips können von dem Hersteller in Rohwaferform (das heißt als ein einzelner Wafer, der mehrere ungepackte Chips aufweist), als ein blanker Chip oder in einer gepackten Form vertrieben werden. Im letzteren Fall ist der Chip in einer Einzelchippackung (wie beispielsweise einem Kunststoffträger mit Leitungen, die an einer Hauptplatine oder einem anderen übergeordneten Träger befestigt sind) oder in einer Packung mit mehreren Chips angebracht (wie beispielsweise einem Keramikträger, der entweder Oberflächenzwischenverbindungen oder vergrabene Zwischenverbindungen oder beides aufweist). In jedem Fall ist der Chip dann mit weiteren Chips, diskreten Schaltkreiselementen und/oder weiteren signalverarbeitenden Einheiten als Teil von entweder (a) einem Zwischenprodukt, wie beispielsweise einer Hauptplatine, oder (b) einem Endprodukt integriert. Das Endprodukt kann irgendein Produkt sein, das integrierte Schaltkreischips beinhaltet, die von Spielwaren und weiteren einfachen Anwendungen bis zu hochentwickelten Computerprodukten reichen, die eine Anzeige, eine Tastatur oder eine andere Eingabeeinheit und einen Hauptprozessor aufweisen.

Claims (10)

  1. Verfahren zum Bonden eines Substrats, das ein Bauelementsubstrat (10) mit einer ersten Oberfläche (15) und einer zweiten Oberfläche (13) beinhaltet, die entgegengesetzt zu der ersten Oberfläche ist, wobei das Verfahren aufweist: • Bilden von elektronischen Bauelementen (18-21) von wenigstens einem Produkt-Chip, wobei die erste Oberfläche des Bauelementsubstrats verwendet wird; • Bilden einer ersten Verdrahtungsschicht einer Zwischenverbindungsstruktur (26) für die elektronischen Bauelemente des wenigstens einen Produkt-Chips, wobei die Zwischenverbindungsstruktur eine dielektrische Zwischenlagenschicht mit einer Oberseite beinhaltet, die erste Verdrahtungsschicht erste (36) und zweite (34) leitfähige Elemente beinhaltet, die über die Oberseite der dielektrischen Zwischenlagenschicht (32) hinaus ragen, und das erste und das zweite leitfähige Element durch eine Lücke (37a, 37b) getrennt sind; • Planarisieren der ersten Verdrahtungsschicht, wobei das Planarisieren der ersten Verdrahtungsschicht des Weiteren aufweist: - Füllen der Lücke zwischen dem ersten und dem zweiten leitfähigen Element mit einer ersten Isolatorschicht (40), die aus einem ersten dielektrischen Material besteht; - Abscheiden einer zweiten Isolatorschicht (42), die aus einem zweiten dielektrischen Material besteht, auf der ersten Isolatorschicht, wobei die erste und die zweite Isolatorschicht jeweils einen ersten Anteil über dem ersten leitfähigen Element und einen zweiten Anteil über der Lücke beinhalten, wobei die ersten Anteile um eine erste Höhe über die Oberseite der dielektrischen Zwischenlagenschicht hinaus ragen und wobei die zweiten Anteile um eine zweite Höhe über die Oberseite der dielektrischen Zwischenlagenschicht hinaus ragen; und - Polieren der ersten und der zweiten Isolatorschicht, um einen Unterschied zwischen der ersten Höhe und der zweiten Höhe zu verringern, wobei das erste dielektrische Material der ersten Isolatorschicht nach dem Polieren eine Oberseite des ersten leitfähigen Elements und eine Oberseite des zweiten leitfähigen Elements bedeckt und das zweite dielektrische Material der zweiten Isolatorschicht das erste dielektrische Material der ersten Isolatorschicht in der Lücke bedeckt, wobei es die Lücke wenigstens teilweise füllt; • Bonden eines Handhabungswafers (52) an der ersten Verdrahtungsschicht nach dem Planarisieren der ersten Verdrahtungsschicht; • Entfernen eines Bulk-Substrats (12) von dem an dem Handhabungswafer gebondenen Bauelementsubstrat, um eine vergrabene Isolatorschicht freizulegen und dadurch die zweite Oberfläche (54) auf der vergrabenen Isolatorschicht (16) zu definieren, wobei das Bauelementsubstrat das Bulk-Substrat, eine Bauelemente-Schicht sowie die vergrabene Isolatorschicht beinhaltet, welche die Bauelemente-Schicht von dem Bulk-Substrat trennt, wobei die Bauelemente-Schicht die elektronischen Bauelemente beinhaltet; und • Bonden der zweiten Oberfläche des Bauelementsubstrats an ein Handhabungssubstrat (56) nach dem Entfernen des Bulk-Substrats.
  2. Verfahren nach Anspruch 1, das des Weiteren aufweist: Abscheiden einer dritten Isolatorschicht (80), die ein drittes dielektrisches Material aufweist, auf einer polierten Oberfläche der ersten und der zweiten Isolatorschicht, nachdem die erste und die zweite Isolatorschicht poliert sind, wobei sich das dritte dielektrische Material hinsichtlich der Zusammensetzung von wenigstens einem von dem ersten und dem zweiten dielektrischen Material unterscheidet.
  3. Verfahren nach Anspruch 1, das vor dem Bonden des Handhabungswafers und nach dem Planarisieren der ersten Verdrahtungsschicht des Weiteren aufweist: Abscheiden einer Fotolack-Schicht (70) auf der ersten Verdrahtungsschicht; Bilden einer Öffnung (72) in der Fotolack-Schicht (70); und Entfernen eines Anteils (48) der ersten Isolatorschicht auf einem Anteil der Oberseite (35b) des ersten leitfähigen Elements, der durch die Öffnung freigelegt ist, mit einem Ätzprozess.
  4. Verfahren nach Anspruch 1, das des Weiteren aufweist: Abscheiden einer Fotolack-Schicht (70) auf der zweiten Isolatorschicht, bevor die erste und die zweite Isolatorschicht poliert sind; Bilden einer Öffnung (72) in der Fotolack-Schicht (70), die zu den ersten Anteilen der ersten und der zweiten Isolatorschicht über dem ersten leitfähigen Element ausgerichtet ist; und wenigstens teilweises Entfernen des ersten Anteils der zweiten Isolatorschicht, der durch die Öffnung freigelegt ist, mit einem Ätzprozess.
  5. Verfahren nach Anspruch 4, wobei die erste Isolatorschicht, die durch die Öffnung freigelegt ist, vollständig entfernt wird, und das des Weiteren aufweist: wenigstens teilweises Entfernen des ersten Anteils der ersten Isolatorschicht, der durch die Öffnung freigelegt ist, mit dem Ätzprozess.
  6. Verfahren nach einem der vorangehenden Ansprüche, wobei das erste dielektrische Material, das die Lücke füllt (37a, 37b), frei von Hohlräumen ist, und wobei das Füllen der Lücke zwischen dem ersten und dem zweiten leitfähigen Element mit der ersten Isolatorschicht, die aus dem ersten dielektrischen Material besteht, aufweist: Abscheiden von Siliciumdioxid als dem ersten dielektrischen Material mittels eines chemischen Gasphasenabscheidungsprozesses mit einem Plasma hoher Dichte CVD-Prozess.
  7. Verfahren nach Anspruch 1, wobei elektronische Bauelemente für einen ersten (60) und einen zweiten (62) Produkt-Chip unter Verwendung der ersten Oberfläche des Bauelementsubstrats gebildet werden, der erste Produkt-Chip mittels einer Sägeschlitzstraße (64) von dem zweiten Produkt-Chip getrennt wird und die Sägeschlitzstraße planarisiert wird, wenn die erste Verdrahtungsschicht der Zwischenverbindungsstruktur planarisiert wird.
  8. Verfahren nach Anspruch 1, wobei das Planarisieren der ersten Verdrahtungsschicht ein Teilschritt des Bildens der ersten Verdrahtungsschicht ist.
  9. Verfahren nach Anspruch 8, das des Weiteren aufweist: Bilden einer zweiten Verdrahtungsschicht der Zwischenverbindungsstruktur auf der ersten Verdrahtungsschicht nach Bonden der zweiten Oberfläche des Bauelementsubstrats an das Handhabungssubstrat.
  10. Verfahren nach Anspruch 9, das des Weiteren aufweist: Entfernen des Handhabungswafers von der planarisierten ersten Verdrahtungsschicht nach dem Bonden der zweiten Oberfläche des Bauelementsubstrats an das Handhabungssubstrat.
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130193489A1 (en) * 2012-01-30 2013-08-01 Globalfoundries Inc. Integrated circuits including copper local interconnects and methods for the manufacture thereof
US8907488B2 (en) * 2012-12-28 2014-12-09 Broadcom Corporation Microbump and sacrificial pad pattern
US9263511B2 (en) * 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9691686B2 (en) 2014-05-28 2017-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Contact pad for semiconductor device
US10043769B2 (en) 2015-06-03 2018-08-07 Micron Technology, Inc. Semiconductor devices including dummy chips
US9679772B2 (en) 2015-10-15 2017-06-13 International Business Machines Corporation Method for handling thin brittle films
US10050102B2 (en) * 2016-01-15 2018-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10297494B2 (en) * 2017-01-26 2019-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Raised via for terminal connections on different planes
DE102017127920A1 (de) 2017-01-26 2018-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Erhöhte Durchkontaktierung für Anschlüsse auf unterschiedlichen Ebenen
US10535636B2 (en) 2017-11-15 2020-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Integrating passive devices in package structures
DE102018124695A1 (de) * 2017-11-15 2019-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Integrieren von Passivvorrichtungen in Package-Strukturen
US10515874B2 (en) 2017-11-30 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US10622302B2 (en) 2018-02-14 2020-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Via for semiconductor device connection and methods of forming the same
DE102018126130B4 (de) 2018-06-08 2023-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und -verfahren
US11158775B2 (en) 2018-06-08 2021-10-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10992100B2 (en) 2018-07-06 2021-04-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US20200194459A1 (en) * 2018-12-18 2020-06-18 Vanguard International Semiconductor Corporation Semiconductor devices and methods for fabricating the same
US11308257B1 (en) 2020-12-15 2022-04-19 International Business Machines Corporation Stacked via rivets in chip hotspots
FR3126542A1 (fr) * 2021-08-27 2023-03-03 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procédé de fabrication d'un circuit électronique pour auto-assemblage à un autre circuit électronique

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6864585B2 (en) 2000-03-22 2005-03-08 Ziptronix, Inc. Three dimensional device integration method and integrated device
US20110012199A1 (en) 2009-07-15 2011-01-20 Io Semiconductor, Inc. Semiconductor-on-insulator with back side heat dissipation

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5820770A (en) 1992-07-21 1998-10-13 Seagate Technology, Inc. Thin film magnetic head including vias formed in alumina layer and process for making the same
US7470142B2 (en) 2004-06-21 2008-12-30 Sang-Yun Lee Wafer bonding method
US6281042B1 (en) 1998-08-31 2001-08-28 Micron Technology, Inc. Structure and method for a high performance electronic packaging assembly
US6406636B1 (en) 1999-06-02 2002-06-18 Megasense, Inc. Methods for wafer to wafer bonding using microstructures
US6902987B1 (en) 2000-02-16 2005-06-07 Ziptronix, Inc. Method for low temperature bonding and bonded structure
CN1142583C (zh) * 2001-05-22 2004-03-17 华邦电子股份有限公司 薄膜沉积与平坦化工艺
US20030089950A1 (en) 2001-11-15 2003-05-15 Kuech Thomas F. Bonding of silicon and silicon-germanium to insulating substrates
US6616854B2 (en) 2001-12-17 2003-09-09 Motorola, Inc. Method of bonding and transferring a material to form a semiconductor device
US20040126993A1 (en) 2002-12-30 2004-07-01 Chan Kevin K. Low temperature fusion bonding with high surface energy using a wet chemical treatment
US6911375B2 (en) 2003-06-02 2005-06-28 International Business Machines Corporation Method of fabricating silicon devices on sapphire with wafer bonding at low temperature
TWI261316B (en) 2005-12-28 2006-09-01 Ind Tech Res Inst Wafer bonding method
WO2007142802A2 (en) 2006-05-23 2007-12-13 Vladimir Vaganov Method of wafer-to-wafer bonding
US20080124895A1 (en) 2006-06-23 2008-05-29 Shih-Shou Lo Wafer bonding method
US8119500B2 (en) 2007-04-25 2012-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer bonding
KR100936778B1 (ko) 2007-06-01 2010-01-14 주식회사 엘트린 웨이퍼 본딩방법
JP5291917B2 (ja) * 2007-11-09 2013-09-18 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US7786535B2 (en) * 2008-01-11 2010-08-31 International Business Machines Corporation Design structures for high-voltage integrated circuits
CN101577245B (zh) * 2008-05-05 2012-02-29 中芯国际集成电路制造(北京)有限公司 层间介质层化学机械研磨方法
JP5496598B2 (ja) 2008-10-31 2014-05-21 信越化学工業株式会社 シリコン薄膜転写絶縁性ウェーハの製造方法
FR2938702B1 (fr) 2008-11-19 2011-03-04 Soitec Silicon On Insulator Preparation de surface d'un substrat saphir pour la realisation d'heterostructures
FR2938975B1 (fr) 2008-11-24 2010-12-31 Soitec Silicon On Insulator Procede de realisation d'une heterostructure de type silicium sur saphir
CN102024754B (zh) * 2009-09-17 2013-01-30 中芯国际集成电路制造(上海)有限公司 半导体器件的制作方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6864585B2 (en) 2000-03-22 2005-03-08 Ziptronix, Inc. Three dimensional device integration method and integrated device
US20110012199A1 (en) 2009-07-15 2011-01-20 Io Semiconductor, Inc. Semiconductor-on-insulator with back side heat dissipation

Also Published As

Publication number Publication date
US9355936B2 (en) 2016-05-31
US20140209908A1 (en) 2014-07-31
WO2013066455A3 (en) 2014-05-08
CN104054171B (zh) 2017-11-07
GB201408711D0 (en) 2014-07-02
US20130105981A1 (en) 2013-05-02
GB2509683A (en) 2014-07-09
CN104054171A (zh) 2014-09-17
DE112012004106T5 (de) 2014-07-10
GB2509683B (en) 2015-07-29
WO2013066455A2 (en) 2013-05-10
US8778737B2 (en) 2014-07-15

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