DE112012004106T5 - Abgeflachte Substratoroberfläche für ein Bonden eines Substrats - Google Patents
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- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
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- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
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- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05166—Titanium [Ti] as principal constituent
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- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/05186—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
- H01L2224/05187—Ceramics, e.g. crystalline carbides, nitrides or oxides
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- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
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- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/05624—Aluminium [Al] as principal constituent
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- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/05686—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
- H01L2224/05687—Ceramics, e.g. crystalline carbides, nitrides or oxides
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
- H01L2224/06181—On opposite sides of the body
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
- H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
- H01L2224/081—Disposition
- H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/08225—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
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- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
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- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/80009—Pre-treatment of the bonding area
- H01L2224/8001—Cleaning the bonding area, e.g. oxide removal step, desmearing
- H01L2224/80011—Chemical cleaning, e.g. etching, flux
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- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/80009—Pre-treatment of the bonding area
- H01L2224/8001—Cleaning the bonding area, e.g. oxide removal step, desmearing
- H01L2224/80013—Plasma cleaning
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- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/80053—Bonding environment
- H01L2224/80054—Composition of the atmosphere
- H01L2224/80075—Composition of the atmosphere being inert
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- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/802—Applying energy for connecting
- H01L2224/80201—Compression bonding
- H01L2224/80203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
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- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/8038—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/80399—Material
- H01L2224/804—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
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- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/8038—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/80399—Material
- H01L2224/80486—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
- H01L2224/80487—Ceramics, e.g. crystalline carbides, nitrides or oxides
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- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/808—Bonding techniques
- H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
- H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
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- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/80905—Combinations of bonding methods provided for in at least two different groups from H01L2224/808 - H01L2224/80904
- H01L2224/80907—Intermediate bonding, i.e. intermediate bonding step for temporarily bonding the semiconductor or solid-state body, followed by at least a further bonding step
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- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/80909—Post-treatment of the bonding area
- H01L2224/80948—Thermal treatments, e.g. annealing, controlled cooling
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Abstract
Description
- HINTERGRUND
- Die vorliegende Erfindung bezieht sich auf die Fertigung von Halbleitereinheiten und in spezifischer Weise auf Verfahren zum Bonden von Substratoberflächen, auf gebondete Substratanordnungen sowie auf Entwurfsstrukturen für eine gebondete Substratanordnung.
- Silicium-auf-Saphir (SOS, Silicon-on-Sapphire) ist eine der Technologien zum Herstellen von Silicium-auf-Isolator(SOI)-Halbleitern, die im Allgemeinen für Anwendungen mit anspruchsvollen Einheiten geeignet sind. Ein SOS-Substrat beinhaltet einen isolierenden Bulk-Wafer aus Saphir und eine Einheiten-Schicht mit hoher Qualität aus Silicium auf dem isolierenden Bulk-Substrat. Das Saphir-Substrat beseitigt praktisch die parasitäre Drain-Kapazität, die in Technologien mit Bulk-Silicium beobachtet wird. Ein herkömmliches Verfahren zum Bilden eines SOS-Substrats besteht darin, eine dünne Schicht aus Silicium bei einer hohen Temperatur auf einen Bulk-Wafer aus Saphir abzuscheiden und kann ein epitaxiales Nachwachsen einer amorphisierten Oberflächenschicht beinhalten. Silicium wird üblicherweise mittels der Aufspaltung von Silan-Gas (SiH4) auf einem erwärmten Saphir-Substrat abgeschieden. Einheiten-Strukturen werden unter Verwendung der Einheiten-Schicht gefertigt.
- Es sind verbesserte Verfahren zum Bonden von Substratoberflächen, gebondete Substratanordnungen sowie Entwurfsstrukturen für eine gebondete Substratanordnung notwendig, welche die Leistungsfähigkeiten einer Technologie zum Herstellen eines gebondeten Substrats vergrößern.
- KURZDARSTELLUNG
- Gemäß einer Ausführungsform der vorliegenden Erfindung wird ein Verfahren zum Bonden eines Substrats bereitgestellt, das ein Einheiten-Substrat mit einer ersten Oberfläche und einer zweiten Oberfläche beinhaltet, die entgegengesetzt zu der ersten Oberfläche ist. Das Verfahren beinhaltet ein Bilden von Einheiten-Strukturen von wenigstens einem Produkt-Chip unter Verwendung der ersten Oberfläche des Einheiten-Substrats, ein Bilden einer Verdrahtungsschicht einer Zwischenverbindungsstruktur für die Einheiten-Strukturen des wenigstens einen Produkt-Chips sowie ein Planarisieren der Verdrahtungsschicht. In Reaktion auf das Planarisieren der Verdrahtungsschicht wird ein provisorischer Handhabungswafer abnehmbar an die Verdrahtungsschicht gebondet. In Reaktion auf das abnehmbare Bonden des provisorischen Handhabungswafers an die Verdrahtungsschicht wird die zweite Oberfläche des Einheiten-Substrats an ein endgültiges Handhabungssubstrat gebondet.
- Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung beinhaltet eine gebondete Substratanordnung ein Einheiten-Substrat mit einer ersten Oberfläche und einer zweiten Oberfläche, die entgegengesetzt zu der ersten Oberfläche ist. Die Entwurfsstruktur beinhaltet des Weiteren ein endgültiges Handhabungssubstrat, das an die zweite Oberfläche des Einheiten-Substrats gebondet ist, und wenigstens einen Produkt-Chip mit Einheiten-Strukturen auf der ersten Oberfläche der Einheiten-Struktur. Die Entwurfsstruktur beinhaltet des Weiteren eine Zwischenverbindungsstruktur für die Einheiten-Strukturen. Die Zwischenverbindungsstruktur weist eine dielektrische Zwischenlagenschicht mit einer Oberseite, ein erstes leitfähiges Element, das über die Oberseite hinaus ragt, sowie ein zweites leitfähiges Element auf, das über die Oberseite hinaus ragt. Das zweite leitfähige Element ist durch eine Lücke lateral von dem ersten leitfähigen Element getrennt. Das erste und das zweite leitfähige Element weisen eine relativ zu der Oberseite gemessene Höhe auf. Wenigstens eine Isolatorschicht füllt die Lücke und weist eine relativ zu der Oberseite gemessene Dicke auf, die größer als die Höhe des ersten und des zweiten leitfähigen Elementes ist.
- Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung wird eine Entwurfsstruktur bereitgestellt, die von einem Gerät lesbar ist, das bei Entwurf, Herstellung oder Simulation eines integrierten Schaltkreises verwendet wird. Die Entwurfsstruktur beinhaltet ein Einheiten-Substrat mit einer ersten Oberfläche und einer zweiten Oberfläche, die entgegengesetzt zu der ersten Oberfläche ist. Die Entwurfsstruktur beinhaltet des Weiteren ein endgültiges Handhabungssubstrat, das an die zweite Oberfläche des Einheiten-Substrats gebondet ist, sowie wenigstens einen Produkt-Chip mit Einheiten-Strukturen auf der ersten Oberfläche der Einheiten-Struktur. Die Entwurfsstruktur beinhaltet des Weiteren eine Zwischenverbindungsstruktur für die Einheiten-Strukturen. Die Zwischenverbindungsstruktur weist eine dielektrische Zwischenlagenschicht mit einer Oberseite, ein erstes leitfähiges Element, das über die Oberseite hinaus ragt, sowie ein zweites leitfähiges Element auf, das über die Oberseite hinaus ragt. Das zweite leitfähige Element ist durch eine Lücke lateral von dem ersten leitfähigen Element getrennt. Das erste und das zweite leitfähige Element weisen eine relativ zu der Oberseite gemessene Höhe auf. Wenigstens eine Isolatorschicht füllt die Lücke und weist eine relativ zu der Oberseite gemessene Dicke auf, die größer als die Höhe des ersten und des zweiten leitfähigen Elements ist. Die Entwurfsstruktur kann eine Netzliste aufweisen. Die Entwurfsstruktur kann außerdem als ein Datenformat, das für den Austausch von Layout-Daten von integrierten Schaltkreisen verwendet wird, auf einem Speichermedium abgelegt sein. Die Entwurfsstruktur kann in einem programmierbaren Gate-Array abgelegt sein.
- KURZBESCHREIBUNG DER MEHREREN ANSICHTEN DER ZEICHNUNGEN
- Die begleitenden Zeichnungen, die in diese Beschreibung eingebunden sind und einen Teil derselben bilden, stellen verschiedene Ausführungsformen der Erfindung dar und dienen zusammen mit einer allgemeinen Beschreibung der Erfindung, die vorstehend angegeben ist, und der detaillierten Beschreibung der Ausführungsformen, die nachstehend angegeben ist, zur Erläuterung der Ausführungsformen der Erfindung.
-
1 bis7 sind Querschnittansichten aufeinanderfolgender Stufen eines Prozesses zum Bonden eines Substrats, der dazu verwendet wird, eine gebondete Substratanordnung gemäß einer Ausführungsform der Erfindung zu bilden. -
1A ist eine vergrößerte Ansicht des Substrats von1 . -
8 ist eine Querschnittansicht, die einen benachbarten Einzelchip auf einem Einheiten-Substrat in der in4 gezeigten Stufe des Prozesses zum Bonden eines Wafers zeigt. -
9 ist eine Querschnittansicht ähnlich wie2 einer Stufe in einem Prozess zum Bonden eines Substrats gemäß einer alternativen Ausführungsform der Erfindung. -
10 ist eine Querschnittansicht ähnlich wie3 einer Stufe in einem Prozess zum Bonden eines Substrats gemäß einer alternativen Ausführungsform der Erfindung. -
11 ist eine Querschnittansicht ähnlich wie5 einer ersten Stufe in einem Prozess zum Bonden eines Substrats gemäß einer alternativen Ausführungsform der Erfindung. -
12 ist ein Ablaufplan eines Entwurfsprozesses, der bei Entwurf, Herstellung und/oder Prüfung von Halbleitern verwendet wird. - DETAILLIERTE BESCHREIBUNG
- Allgemein beziehen sich Ausführungsformen der vorliegenden Erfindung auf ein Bonden eines Wafers oder eines Substrats und im Besonderen auf ein Verbessern der Vollständigkeit des Bondens von Substraten. Eine Oberfläche des Einheiten-Substrats beinhaltet einen Einzelchip mit aktiven Einheiten-Strukturen sowie eine Back-End-of-Line(BEOL)-Struktur, die passive Einheiten-Strukturen beinhalten kann. Die verbesserte Vollständigkeit des Bondens kann bereitgestellt werden, indem eine Oberfläche des Einheiten-Substrats planarisiert wird, welche die freiliegende Oberfläche einer Verdrahtungsschicht der BEOL-Zwischenverbindungsstruktur sein kann, die entgegengesetzt zu der Oberfläche des Einheiten-Substrats ist, die in dem Prozess des Bondens mit dem anderen Substrat mit einbezogen ist. Mit anderen Worten ist die planarisierte Oberfläche nicht die kontaktierende Oberfläche, die in den Prozess des Bondens involviert ist, sondern ist stattdessen eine entgegengesetzte Oberfläche, die anfänglich in einer entfernbaren Weise mit einem provisorischen Handhabungssubstrat gekoppelt ist, wie beispielsweise einem Glas-Substrat. Das provisorische Handhabungssubstrat stellt während des Prozesses des Bondens einen mechanischen Träger bereit, der die in Kontakt befindlichen Oberflächen des Einheiten-Substrats und des endgültigen Handhabungssubstrats verbindet und im Anschluss an das Wafer-Bonden entfernt wird. Die resultierende gebondete Substratanordnung kann zum Beispiel in integrierten Hochfrequenz-Schaltkreisen mit hoher Leistungsfähigkeit Verwendung finden.
- Unter Bezugnahme auf
1 und gemäß einer Ausführungsform der Erfindung beinhaltet ein Einheiten-Substrat10 in der repräsentativen Form eines Halbleiter-auf-Isolator(SOI)-Substrats ein Bulk-Substrat12 , eine Einheiten-Schicht14 sowie eine vergrabene Isolatorschicht16 , welche die Einheiten-Schicht14 von dem Bulk-Substrat12 trennt. Die Einheiten-Schicht14 besteht aus einem Halbleitermaterial, wie beispielweise einkristallinem Silicium oder einem anderen monokristallinen Material, das in erster Linie Silicium enthält. Das Bulk-Substrat12 kann ebenfalls von einem Halbleitermaterial gebildet werden, wie beispielsweise einkristallinem Silicium. Die vergrabene Isolatorschicht16 kann aus einem elektrisch isolierenden Material bestehen und kann im Besonderen eine vergrabene Oxidschicht sein, die aus Siliciumdioxid (z. B. SiO2) besteht. Die vergrabene Isolatorschicht16 isoliert das Bulk-Substrat12 elektrisch von der Einheiten-Schicht14 , die beträchtlich dünner als das Bulk-Substrat12 ist. Die Einheiten-Schicht14 befindet sich entlang einer zusammenhängenden planaren Grenzfläche in direktem Kontakt mit einer Oberseite der vergrabenen Isolatorschicht16 . Das Einheiten-Substrat10 kann mittels irgendeiner geeigneten üblichen Technik gefertigt werden, wie beispielsweise Techniken zum Bonden von Wafern oder Techniken für eine Trennung mittels einer Implantation von Sauerstoff (SIMOX; Separation by Implantation of OXygen), die einem Fachmann allgemein bekannt sind. Die Dicken der Einheiten-Schicht14 und der vergrabenen Isolatorschicht16 können als Entwurfsparameter des Fertigungsprozesses gewählt werden. - Das Bulk-Substrat
12 , die Einheiten-Schicht14 und die vergrabene Isolatorschicht16 erstrecken sich jeweils lateral bis zu einem äußeren peripheren Rand17 des Einheiten-Substrats10 , wie in1A am besten gezeigt ist. Die Einheiten-Schicht14 weist eine Oberfläche15 auf, die durch die Dicke der Einheiten-Schicht14 von der vergrabenen Isolatorschicht16 getrennt ist. Das Bulk-Substrat12 weist eine Oberfläche13 auf, die durch die Dicke des Bulk-Substrats12 von der vergrabenen Isolatorschicht16 getrennt ist. Die Oberflächen13 ,15 des Einheiten-Substrats10 , die entgegengesetzt zueinander sind, erstrecken sich lateral bis zu dem äußeren peripheren Rand17 des Einheiten-Substrats10 und bilden die vordere beziehungsweise die rückwärtige Oberfläche des Einheiten-Substrats10 . Der äußere periphere Rand17 erstreckt sich von der Oberfläche13 bis zu der Oberfläche15 . Daher sind die Oberflächen13 ,15 durch die zusammengesetzte Dicke t des Bulk-Substrats12 , der Einheiten-Schicht14 und der vergrabenen Isolatorschicht16 voneinander getrennt. Die Einheiten-Schicht14 und/oder die vergrabene Isolatorschicht16 können sich beinahe bis zu dem äußeren peripheren Rand17 erstrecken, halten jedoch gerade eben nahe (z. B. 1 mm bis 5 mm) bei dem äußeren peripheren Rand17 an. - Während eines Front-End-of-Line(FEOL)-Prozessablaufs werden Einheiten-Strukturen
18 ,19 ,20 ,21 unter Verwendung verschiedener Gebiete auf der Oberfläche15 der Einheiten-Schicht14 als ein aktiver Schaltungsaufbau eines integrierten Schaltkreises eines Produkt-Chips25 hergestellt. Die Produkt-Chips25 (1A ) werden unter Verwendung des beschriebenen Prozessablaufs parallel über die Oberfläche15 des Einheiten-Substrats10 hergestellt. Die Einheiten-Strukturen18 bis21 auf den Produkt-Chips25 werden mittels FEOL-Techniken gebildet, die einem Fachmann allgemein bekannt sind, und jeder Produkt-Chip25 kann mehrere Arten von Einheiten-Strukturen beinhalten, die an verschiedenen Stellen über die Einheiten-Schicht14 hinweg verteilt sind. Der aktive Schaltungsaufbau des integrierten Schaltkreises kann Einheiten aufweisen, wie beispielsweise Feldeffekttransistoren, Transistoren mit einem bipolaren Übergang, Feldeffekttransistoren mit einem Übergang etc. - In der repräsentativen Ausführungsform sind die Einheiten-Strukturen
18 bis21 Feldeffekttransistoren, die mittels Komplementär-Metall-Oxid-Halbleiter(CMOS)-Prozessen hergestellt werden, die einem Fachmann allgemein bekannt sind. Jede der Einheiten-Strukturen18 bis21 beinhaltet eine Gate-Elektrode, eine Gate-Dielektrikum-Schicht, die zwischen der Gate-Elektrode und der Einheiten-Schicht14 angeordnet ist, sowie Source-/Drain-Bereiche in dem Halbleitermaterial der Einheiten-Schicht14 . Der Leiter, der die Gate-Elektrode bildet, kann zum Beispiel ein Metall, ein Silicid, polykristallines Silicium (Polysilicium) oder irgendein anderes geeignetes Material oder irgendwelche anderen geeigneten Materialien aufweisen, die mittels eines CVD-Prozesses etc. abgeschieden werden. Die Gate-Dielektrikum-Schicht kann aus irgendeinem geeigneten dielektrischen oder isolierenden Material bestehen, das Siliciumdioxid, Siliciumoxynitrid, ein dielektrisches Material mit einem hohen k, wie beispielsweise Hafniumoxid oder Hafniumoxynitrid, oder geschichtete Kombinationen dieser dielektrischen Materialien beinhaltet, jedoch nicht darauf beschränkt ist. Die Einheiten-Strukturen18 bis21 können unter Verwendung einer Gate-zuerst-Methodik oder einer Gatezuletzt(Ersetzungs-Metall-Gate)-Methodik gebildet werden, wie sie in Technologieknoten von 45 nm, 32 nm, 22 nm oder weiteren hochentwickelten Technologieknoten eingesetzt werden. Die Source-/Drain-Bereiche können mittels Dotieren des Halbleitermaterials der Einheiten-Schicht14 mit Ionenimplantation, Dotierstoffdiffusion oder einer Kombination derselben gebildet werden. Die Einheiten-Strukturen18 bis21 können weitere Komponenten beinhalten, wie beispielsweise Halo-Bereiche, Bereiche mit schwach dotiertem Drain (LDD, Lightly Doped Drain) etc. Bereiche mit einer flachen Grabenisolation, die eine elektrische Isolation für die Einheiten-Strukturen18 bis21 bereitstellen, werden zum Beispiel mittels eines herkömmlichen Strukturierungsprozesses, eines Ätzprozesses, eines Füllprozesses mit einem Dielektrikum sowie eines Planarisierungsprozesses in der Einheiten-Schicht14 gebildet, die charakteristisch für einen üblichen Bulk-CMOS-Prozessablauf sind. - Es folgt ein üblicher Back-End-of-Line(BEOL)-Prozessablauf, um eine Zwischenverbindungsstruktur herzustellen, welche die aktiven Einheiten-Strukturen
18 bis21 verbindet, um die gewünschten integrierten Schaltkreise auf jedem der Produkt-Chips25 zu bilden. Die Zwischenverbindungsstruktur kann aus Verdrahtungsschichten bestehen, die mit den Einheiten-Strukturen18 bis21 gekoppelt sind, und kann bis zu acht oder mehr Verdrahtungsschichten beinhalten, die leitfähige Pfade für Signale, Takt, Strom etc. bereitstellen. In der repräsentativen Ausführungsform ist die Zwischenverbindungsstruktur eine Zwischenverbindungsstruktur mit mehreren Ebenen, die Verdrahtungsschichten22 ,24 ,26 aufweist. Passive Schaltkreiselemente, wie beispielsweise Dioden, Widerstände, Kondensatoren, Varaktoren sowie Induktoren, können in die Zwischenverbindungsstruktur integriert werden. - Die Verdrahtungsschicht
22 beinhaltet eine Vielzahl von leitfähigen Elementen30 in der Form von Zwischenverbindungsleitungen und mit einem Leiter gefüllten Durchkontakten, die in der dielektrischen Zwischenlagenschicht28 angeordnet sind. Die leitfähigen Elemente30 sind mit den Einheiten-Strukturen18 bis21 gekoppelt und sind mittels der dielektrischen Zwischenlagenschicht28 elektrisch isoliert. Die Verdrahtungsschicht24 beinhaltet mit einem Leiter gefüllte Durchkontakte38 , die als leitfähige Elemente in einer dielektrischen Zwischenlagenschicht32 angeordnet sind. Die mit einem Leiter gefüllten Durchkontakte38 sind mittels der dielektrischen Zwischenlagenschicht32 elektrisch isoliert. Lücken zwischen den leitfähigen Elementen30 und zwischen den mit einem Leiter gefüllten Durchkontakten38 sind jeweils mit dem dielektrischen Material der dielektrischen Zwischenlagenschichten28 ,32 gefüllt. - Die Verdrahtungsschichten
22 ,24 können mittels Abscheidungs-, Polier-, Lithographie- und Ätztechniken gebildet werden, die charakteristisch für Damaszener-Prozesse sind, wie für einen Fachmann verständlich. Im Einzelnen wird die dielektrische Zwischenlagenschicht28 abgeschieden und ein Muster von Durchkontaktöffnungen und/oder Gräben wird unter Verwendung bekannter Lithographie- und Ätztechniken darin definiert. Die resultierenden Durchkontaktöffnungen und/oder Gräben werden mit einem Überzug (z. B. einer Doppelschicht aus Tantal und Tantalnitrid) ausgekleidet. Eine dicke Schicht aus einem Leiter (z. B. Kupfer) wird auf der dielektrischen Zwischenlagenschicht28 abgeschieden, um die Durchkontakte und/oder Gräben zu überfüllen. Die Leiterschicht wird planarisiert, wie beispielsweise mit einem chemisch-mechanischen Polier(CMP)-Prozess, um den Leiter bis zu dem Niveau der Oberseite der dielektrischen Zwischenlagenschicht28 zu entfernen, so dass die leitfähigen Elemente30 verbleiben. Der Prozess wird unter Verwendung der dielektrischen Zwischenlagenschicht28 wiederholt, um die mit einem Leiter gefüllten Durchkontakte38 der Verdrahtungsschicht24 zu bilden. Im Besonderen kann die Oberseite31 der dielektrischen Zwischenlagenschicht32 während des Damaszener-Prozesses planarisiert werden, wenn die mit einem Leiter gefüllten Durchkontakte38 der Verdrahtungsschicht24 gebildet werden. Es können auch andere Metallisierungsverfahren eingesetzt werden, um eine oder mehrere Verdrahtungsschichten22 ,24 aufzubauen, wie beispielsweise auch eine subtraktive Aluminium-Strukturierung mit dieser Erfindung verwendet werden kann. - Zur Wahl stehende leitfähige Materialien für den Leiter der Verdrahtungsschichten
22 ,24 beinhalten Kupfer (Cu), Aluminium (Al) oder eine Legierung dieser Metalle, sind jedoch nicht beschränkt darauf. Diese Arten von Metallen können mittels chemischer Gasphasenabscheidung (CVD) oder eines elektrochemischen Prozesses abgeschieden werden, wie mittels Elektroplattierens oder stromlosen Plattierens. Die dielektrischen Zwischenlagenschichten28 ,32 können aus irgendeinem geeigneten organischen oder anorganischen dielektrischen Material, wie beispielsweise SiO2, einem mit Wasserstoff angereicherten Siliciumoxycarbid (SiCOH), Fluorsilicatglas (FSG) oder irgendeiner anderen Art von dielektrischem Material mit niedrigem k bestehen, das mittels CVD abgeschieden werden kann, wie beispielsweise chemischer Gasphasenabscheidung bei niedrigem Druck (LPCVD, Low-Pressure Chemical Vapor Deposition) oder plasmaunterstützter chemischer Gasphasenabscheidung (PECVD, Plasma-Enhanced Chemical Vapor Deposition). - Als ein repräsentatives passives Schaltkreiselement liegt ein MIM-Kondensator
27 vor, der optional in der Verdrahtungsschicht24 vorhanden ist. Der MIM-Kondensator27 beinhaltet Platten-Elektroden sowie eine dielektrische Zwischenplattenschicht, die zwischen jedem benachbarten Paar von Platten-Elektroden als ein elektrischer Isolator angeordnet ist. Der MIM-Kondensator27 kann jedoch aus der Zwischenverbindungsstruktur weggelassen werden. - Die Verdrahtungsschicht
26 , die in der speziellen Zwischenverbindungsstruktur eine obere Verdrahtungsschicht ist, beinhaltet Drähte34 und ein Bond-Pad36 , die sich jeweils mit einer Oberseite31 der dielektrischen Zwischenlagenschicht32 in Kontakt befinden. Das Bond-Pad36 ist mittels der mit einem Leiter gefüllten Durchkontakte38 mit den leitfähigen Elementen30 in der Verdrahtungsschicht22 und mit dem MIM-Kondensator27 elektrisch und mechanisch gekoppelt. Der Leiter, der die Durchkontakte38 füllt, kann aus einem oder mehreren hochschmelzenden Metallen bestehen, wie Wolfram (W), die mittels CVD abgeschieden werden. - Die Drähte
34 und das Bond-Pad36 können leitfähige Elemente sein, die mit einer Aluminium-Metallurgie unter Verwendung eines subtraktiven Ätzprozesses hergestellt werden. In der repräsentativen Ausführungsform befinden sich die Drähte34 und das Bond-Pad36 in direktem Kontakt mit der Oberseite31 der dielektrischen Zwischenlagenschicht32 . Eine Überzugsschicht, wie beispielsweise eine Doppelschicht aus Ti/TiN, kann jedoch als eine Diffusionsbarriere zwischen der dielektrischen Zwischenlagenschicht32 und den Drähten34 sowie zwischen der dielektrischen Zwischenlagenschicht32 und dem Bond-Pad36 angeordnet sein. - Die Drähte
34 können als Leitungen verwendet werden, um Signale und Strom über jeden Produkt-Chip25 hinweg zu übertragen. Das Bond-Pad36 kann ein Leistungsverteilungs-Pad, das entweder mit einer positiven Versorgungsspannung (VDD) oder mit Masse (VSS) gekoppelt ist, ein E/A-Pad für eine Übertragung von Signalen zu und von dem aktiven Schaltungsaufbau (z. B. den Einheiten-Strukturen18 bis21 ) auf dem Produkt-Chip25 oder ein Dummy-Pad sein, das von dem aktiven Schaltungsaufbau des Produkt-Chips25 elektrisch isoliert ist. Im Anschluss an eine Vereinzelung in Einzelchips können die Produkt-Chips25 physisch und elektrisch mit einer weiteren Struktur gekoppelt werden, wie beispielsweise einer Leiterplatte, wobei das Bond-Pad36 und weitere ähnliche Bond-Pads mittels irgendeiner einer Anzahl von verschiedenen Techniken verwendet werden, z. B. mittels Kompressionslöten oder C4 (Controlled Collapse Chip Connections). - Die Drähte
34 und das Bond-Pad36 ragen jeweils über die Oberseite31 der dielektrischen Zwischenlagenschicht32 hinaus und beinhalten jeweilige Oberseiten35a bis d, die um eine Höhe h von der Oberseite31 beabstandet sind. Die Höhe h der Drähte34 und des Bond-Pads36 können in der Größenordnung von 0,5 μm oder mehr liegen und können bis zu 4 bis 5 μm hoch sein und können sogar höher sein. Das Oberflächengebiet der Oberseite35b des Bond-Pads36 kann größer als das Oberflächengebiet der jeweiligen Oberseiten35a ,35c ,35d von einigen oder von allen der Drähte34 sein. Zwischen den Drähten34 und dem Bond-Pad36 sowie der Oberseite31 der dielektrischen Zwischenlagenschicht32 liegen nicht gefüllte und offene Lücken37a bis c vor. Die Lücken37a bis c weisen eine Höhe auf, die gleich der Höhe h der Drähte34 und des Bond-Pads36 ist. Jeweilige Oberflächengebiete der Oberseite31 liegen durch die Lücken37a bis c frei, die verschiedene Breiten aufweisen können und nicht darauf beschränkt sind, die gleiche Breite aufzuweisen. - Unter Bezugnahme auf
2 , in der sich gleiche Bezugszeichen auf gleiche Elemente in1 beziehen, und in einer nachfolgenden Fertigungsstufe wird eine Isolatorschicht40 auf den freiliegenden Oberflächengebieten der Oberseite31 der dielektrischen Zwischenlagenschicht43 und auf den Oberseiten35a bis d der Drähte34 und des Bond-Pads36 gebildet. Zur Wahl stehende dielektrische Materialien für die Isolatorschicht40 können ein Oxid von Silicium (z. B. SiO2), FSG, Siliciumnitrid (Si3N4) oder Siliciumoxynitrid beinhalten, sind jedoch nicht beschränkt darauf. In einer Ausführungsform besteht die Isolatorschicht40 aus Siliciumdioxid, das mittels eines chemischen Gasphasenabscheidungsprozesses mit einem Plasma hoher Dichte (HDPCVD-Prozess, High Density Plasma Chemical Vapor Deposition) abgeschieden wird, wobei ein Gemisch von Prozessgasen verwendet wird, das Silan (SiH4), Sauerstoff (O2) und Argon (Ar) beinhaltet. Da eine Sputter-Komponente zu dem Abscheidungsprozess hinzugefügt wird, der die Isolatorschicht bildet, kann der HDPCVD-Prozess so gesteuert werden, dass ein Füllen der Lücken während der Abscheidung effizient unterstützt wird. Im Besonderen kann das dielektrische Material der Isolatorschicht40 die Lücken37a bis c zwischen den Drähten34 und dem Bond-Pad36 mit einem minimalen Einschluss von Fugen oder Hohlräumen füllen und kann in einer Ausführungsform frei von Hohlräumen sein. - Die Isolatorschicht
40 weist eine Schichtdicke t1 auf, die senkrecht zu der Oberseite31 der dielektrischen Zwischenlagenschicht32 gemessen werden kann. In der repräsentativen Ausführungsform ist die Schichtdicke t1 ungefähr gleich der Höhe h der Drähte34 und des Bond-Pads36 . Die Schichtdicke t1 der Isolatorschicht40 kann jedoch geringer als die Höhe h oder größer als die Höhe h sein. Die Anteile der Isolatorschicht40 , welche die Lücken37a bis c füllen, bewirken ein Verringern der Tiefe der Lücke. Die Topographie der Drähte34 und des Bond-Pads36 wird in der Isolatorschicht40 reproduziert, so dass eine Oberseite39 der Isolatorschicht40 nicht planar ist, wobei Höchstpunkte über den Drähten34 und dem Bond-Pad36 liegen und Täler über den Lücken37a bis c liegen. Der Höhenunterschied zwischen den Höchstpunkten und den Tälern ist ungefähr gleich der Höhe h der Drähte34 und des Bond-Pads36 . An jedem Übergang von einem Höchstpunkt zu einem Tal tritt eine Stufe in der Höhe auf. - Auf der Oberseite
39 der Isolatorschicht40 wird eine Isolatorschicht42 konform abgeschieden. Zur Wahl stehende dielektrische Materialien für die Isolatorschicht42 können ein Oxid von Silicium, wie beispielsweise SiO2, oder FSG beinhalten, die zum Beispiel mittels eines PECVD-Prozesses konform abgeschieden werden, sind jedoch nicht beschränkt darauf. Die Isolatorschicht42 kann auf vertikalen und horizontalen Oberflächen in hohem Maße konform sein (d. h. von ungefähr der gleichen Dicke, zum Beispiel innerhalb von ±2% bis ±5% der durchschnittlichen Dicke). In einer Ausführungsform können die Isolatorschichten40 und42 aus dem gleichen dielektrischen Material bestehen. - Die Isolatorschicht
42 weist eine Schichtdicke t2 auf, die senkrecht zu der Oberseite31 der dielektrischen Zwischenlagenschicht32 gemessen werden kann. Die Isolatorschicht42 kann dünner als die Isolatorschicht40 sein, und in der repräsentativen Ausführungsform kann die Schichtdicke t2 der Isolatorschicht42 weniger als 50% der Schichtdicke t1 der Isolatorschicht40 sein. Die Hinzufügung der Isolatorschicht42 fügt eine zusätzliche Dicke aus einem dielektrischen Material hinzu und fügt im Besonderen eine zusätzliche Überdeckung aus einem dielektrischen Material über den Anteilen der Isolatorschicht40 hinzu, welche die Lücken37a bis c ausfüllen. - Die Topographie in der Isolatorschicht
40 von den Drähten34 und dem Bond-Pad36 wird in der Isolatorschicht42 reproduziert. Als ein Ergebnis ist eine Oberseite41 der Isolatorschicht42 nicht planar, wobei Höchstpunkte über den Drähten34 und dem Bond-Pad36 liegen und Täler über den Lücken37a bis c liegen. Der Abstand von Höchstpunkt zu Tal ist ungefähr gleich der Höhe h der Drähte34 und des Bond-Pads36 . Im Einzelnen existiert eine Stufenhöhe in der Form eines Höhenunterschieds Δ in der Höhe zwischen erhöhten Anteilen der Isolatorschichten40 ,42 über den Drähten34 und dem Bond-Pad36 und abgesenkten Anteilen der Isolatorschichten40 ,42 über den Lücken37a bis c. - In einer alternativen Ausführungsform kann die Abscheidung der Isolatorschicht
42 aus dem Prozessablauf weggelassen werden. Das Weglassen der Isolatorschicht42 und das Vorliegen von lediglich der Isolatorschicht40 kann in Fällen geeignet sein, in denen der Abstand zwischen den Drähten34 und dem Bond-Pad36 ausreichend groß ist. Die Isolatorschichten40 ,42 können außerdem sämtliches von dem Einheiten-Substrat10 bedecken, das innerhalb des äußeren peripheren Randes17 angeordnet ist, und können im Besonderen sämtliche der Produkt-Chips25 bedecken. Die dielektrischen Materialien, welche die Isolatorschichten40 ,42 aufweisen, können eine Härte und/oder Steifigkeit aufweisen, die größer als jene eines Polymermaterials ist, wie beispielsweise Polyimid. Zusätzliche Schichten können in Verbindung mit den Isolatorschichten40 ,42 angebracht werden und können eine ähnliche oder eine andere Zusammensetzung im Vergleich zu einer oder beiden der Isolatorschichten40 ,42 aufweisen. Eine oder beide der Isolatorschichten40 ,42 können in Sub-Schichten unterteilt werden, die separat abgeschieden werden, die jedoch kumulativ die gesamten angestrebten Schichtdicken bereitstellen. - Unter Bezugnahme auf
3 , in der sich gleiche Bezugszeichen auf gleiche Elemente in2 beziehen, und in einer nachfolgenden Fertigungsstufe wird ein Polierprozess angewendet, wie beispielsweise ein chemisch-mechanisches Polieren (CMP), um die Isolatorschichten40 ,42 zu planarisieren, um eine zusammengesetzte Isolatorschicht44 mit einer abgeflachten Oberseite46 bereitzustellen, die frei von einer signifikanten Topographie ist, die von den Drähten34 und dem Bond-Pad36 herrührt, oder der diese ansonsten fehlt. Restliche Anteile der Isolatorschicht40 befinden sich in Kontakt mit den Oberflächengebieten der Drähte34 und des Bond-Pads36 . Restliche Anteile der Isolatorschicht40 befinden sich in Kontakt mit dem Oberflächengebiet der Oberseite31 der dielektrischen Zwischenlagenschicht32 in den Lücken37a bis c, und restliche Anteile der Isolatorschicht42 befinden sich in Kontakt mit diesen restlichen Anteilen der Isolatorschicht40 . - Als ein Ergebnis des Polierens besteht die Isolatorschicht
44 aus einer Zusammensetzung der Isolatorschichten40 ,42 , die eine laterale und/oder gestapelte Anordnung aufweist und eine Dicke t3 aufweisen kann, die geringer als die Dicke t2 der Isolatorschicht42 ist. Wenngleich die Teilbereiche der Isolatorschichten40 ,42 als segmentierte Teilbereiche der Isolatorschicht44 dargestellt sind, ist für einen Fachmann ersichtlich, dass den Teilbereichen der Isolatorschichten40 ,42 gut definierte Grenzen fehlen können und diese zusammenhängende angrenzende Teilbereiche aus einem dielektrischen Material aufweisen können. Die Isolatorschicht42 stellt eine zusätzliche Überdeckung aus einem dielektrischen Material für Zwecke der Verbesserung der Planarität der Oberseite46 am Ende des CMP-Prozesses bereit. - Die Oberflächentopographie der Isolatorschichten
40 ,42 wird mittels des CMP-Prozesses abgeflacht und geglättet, um die planarisierte Oberseite46 der Isolatorschicht44 zu bilden. Um den CMP-Prozess durchzuführen, wird ein CMP-System mit dem Einheiten-Substrat10 bestückt, wobei die höchsten Punkte über die Oberseite41 der Isolatorschicht42 hinaus in einen direkten Kontakt mit einem Polier-Pad ragen. Das Einheiten-Substrat10 wird gegen das Polier-Pad gedrückt, und ein Slurry wird auf das Polier-Pad verteilt. Das Slurry kann aus einem Trägerfluid mit einem alkalischen pH-Wert und einem schleifenden Material (z. B. fein verteiltem Siliciumdioxid) bestehen, das in dem Trägerfluid aufgelöst ist. Das Einheiten-Substrat10 und das Polier-Pad werden relativ zueinander gedreht und/oder oszilliert, um mechanische Kräfte in Verbindung mit dem angelegten Druck zu erzeugen. Das Slurry, das zwischen den Isolatorschichten40 ,42 gefangen ist, entfernt am Anfang die hohen Punkte der Isolatorschicht42 und entfernt an Stellen, an denen die Isolatorschicht42 vollständig entfernt ist, die Isolatorschicht40 . Die Entfernung von Material während des CMP-Prozesses kombiniert einen Ätzeffekt, der die Substratoberfläche auf Submikrometer-Niveau poliert, und ein Abschleifen. Der CMP-Prozess wird während einer festgelegten Polierzeit oder bis zum Erscheinen eines ermittelten Endpunktes fortgesetzt. Der Polierprozess entfernt vorzugsweise teilweise die Isolatorschicht42 , entfernt jedoch nicht die gesamte Dicke der Isolatorschicht42 , so dass die Drähte34 und das Bond-Pad36 von der Dicke t3 der zusammengesetzten Isolatorschicht44 bedeckt sind. Im Anschluss an den CMP-Prozess kann die Oberseite46 von dem restlichen Slurry gereinigt werden. Der CMP-Prozess kann mit einem kommerziellen CMP-Gerät durchgeführt werden, wobei übliche Polier-Pads und Slurries zum Polieren des dielektrischen Materials der Isolatorschichten40 ,42 (z. B. Siliciumdioxid) verwendet werden, die einem Fachmann bekannt sind. - Eine Planarisierung, wie sie hierin verwendet wird, ist ein Prozess (z. B. der CMP-Prozess) des Abflachens und Glättens der Isolatorschichten
40 ,42 , um die glatte und flache Oberfläche46 der Isolatorschicht44 bereitzustellen, der das Meiste der Topographie, wenn nicht die gesamte Topographie, der darunter liegenden Einheiten-Strukturen18 bis21 fehlt. Die Planarisierung wird mittels einer Abscheidung von zusätzlichem dielektrischem Material in den Isolatorschichten40 ,42 und einem anschließenden Zurückpolieren des dielektrischen Materials erreicht, um die Topographie von den Drähten34 und dem Bond-Pad36 zu entfernen. - Der Höhenunterschied Δ (
2 ) wird durch die Planarisierung signifikant verringert und kann verringert werden, um eine Planarität für sämtliche Bereiche der Isolatorschicht44 bereitzustellen. Ein Unterschied in der Stufenhöhe kann jedoch für Bereiche der Isolatorschicht44 , die über den Einheiten-Strukturen18 bis21 liegen, und für Bereiche der Isolatorschicht44 verbleiben, die über den Lücken37a bis c liegen, während nach wie vor die zu planarisierende Oberseite46 betrachtet wird. Der Unterschied in der Stufenhöhe rührt von Unterschieden in der Polierrate für strukturierte Bereiche, in denen die Isolatorschicht44 über den Einheiten-Strukturen18 bis21 liegt, und nicht strukturierte Bereichen her, in denen die Isolatorschicht44 über den Lücken37a bis c liegt. In einer Ausführungsform kann der Unterschied in der Stufenhöhe in der Größenordnung von 10 Prozent oder weniger der ursprünglichen Höhe der Drähte34 und des Bond-Pads36 liegen. Wenn zum Beispiel die Höhe der Drähte34 und des Bond-Pads36 4 μm beträgt, kann der Unterschied in der Stufenhöhe 0,4 μm oder weniger betragen. - Die Topographie kann über das gesamte Einheiten-Substrat
10 hinweg derart verringert werden, dass die abgeflachte und geglättete Isolatorschicht44 das gesamte Oberflächengebiet peripher innerhalb des äußeren peripheren Randes17 und im Besonderen die Oberflächengebiete bedeckt, die sich mit sämtlichen der Produkt-Chips25 decken. - Unter Bezugnahme auf
4 , in der sich gleiche Bezugszeichen auf gleiche Elemente in3 beziehen, und in einer nachfolgenden Fertigungsstufe wird eine Öffnung48 in der Isolatorschicht44 definiert, die sich mit einem Anteil des Oberflächengebiets des Bond-Pads36 deckt. Die Öffnung48 kann mittels eines Lithographie- und Ätzprozesses in der Isolatorschicht44 definiert werden. Der Lithographie-Prozess kann ein Anbringen eines photoempfindlichen Polymers, wie beispielsweise eines photoempfindlichen Polyimids (PSPI), auf der Oberseite46 der Isolatorschicht44 , ein leichtes Härten, ein Belichten des Resistes durch eine Photomaske mit einem Strahlungsmuster, das dahingehend wirksam ist, an der angestrebten Stelle der Öffnung48 ein latentes Fenster in dem Resist zu definieren, ein Entwickeln, um das Fenster zu bilden, sowie ein vollständiges Härten beinhalten. Das photoempfindliche Polymer kann mittels Auflösen des Polymers in einem Lösungsmittel, um eine Vorläuferverbindung zu bilden, Verteilen der Vorläuferverbindung mit einem Rotationsbeschichtungsprozess als eine Beschichtung über die Oberfläche46 hinweg sowie anschließendes Trocknen der Beschichtung hergestellt werden, um Lösungsmittel zu entfernen sowie das Polymer teilweise zu imidisieren und quer zu vernetzen. - Der Ätzprozess, der die Öffnung
48 innerhalb des Fensters in dem photoempfindlichen Polymer mittels eines anisotropen Trockenätzvorgangs bildet, wie eines reaktiven Ionenätzvorgangs (RIE), der auf dem strukturierten Resist als einer Ätzmaske beruht. Der Ätzprozess kann in einem einzelnen Ätzschritt oder in mehreren Ätzschritten mit unterschiedlichen Ätzchemismen durchgeführt werden, die einen üblichen Oxid-RIE-Prozess für die Isolatorschicht44 beinhalten, wenn diese aus einem Oxid besteht. Das photoempfindliche Polymer kann von der Oberseite46 entfernt werden, nachdem die Öffnung48 gebildet ist. Die Isolatorschicht44 kann über den Drähten34 bewahrt werden, so dass die Drähte34 von dem dielektrischen Material bedeckt bleiben. Das photoempfindliche Polyimid kann mittels Veraschen, wie beispielsweise eines Einwirkens eines Sauerstoffplasmas, oder einer chemischen Lösung abgelöst werden, wie beispielsweise einer HF-Lösung. - In einer alternativen Ausführungsform kann das Öffnen des Bond-Pads
36 in dem Prozessablauf bis nach der Transfer-Operation, die das endgültige Handhabungssubstrat beinhaltet, zeitlich verschoben werden. - Unter Bezugnahme auf
5 , in der sich gleiche Bezugszeichen auf gleiche Elemente in4 beziehen, und in einer nachfolgenden Fertigungsstufe wird eine Schicht50 aus einem Haftmittel an der Oberseite46 der Isolatorschicht44 angebracht, und ein provisorisches Handhabungssubstrat52 wird mittels der Schicht50 aus dem Haftmittel haftend an die Isolatorschicht44 gebondet. Das provisorische Handhabungssubstrat52 ist ausreichend dick für eine mechanische Handhabung, nachdem die Dicke des Bulk-Substrats12 in einem nachfolgenden Prozessschritt verringert ist. Das provisorische Handhabungssubstrat52 kann aus Glas bestehen, und die Schicht aus dem Haftmittel kann aus einem Polymer-Haftmittel bestehen. Die Haftfestigkeit der Schicht50 aus dem Haftmittel wird derart gewählt, dass das provisorische Handhabungssubstrat52 von der Oberseite46 entfernbar ist. Es können weitere Techniken anstelle des Adhäsionsbondens verwendet werden, um das provisorische Handhabungssubstrat zeitweilig anzubringen. - Unter Bezugnahme auf
6 , in der sich gleiche Bezugszeichen auf gleiche Elemente in5 beziehen, und in einer nachfolgenden Fertigungsstufe wird das Bulk-Substrat12 in seiner Gesamtheit mittels Schleifen, Ätzen und/oder CMP entfernt, um eine Oberfläche54 der vergrabenen Isolatorschicht16 freizulegen. Die vergrabene Isolatorschicht16 kann mittels CMP oder eines anderen Polierprozesses oder Ätzprozesses derart teilweise entfernt werden, dass die Dicke der vergrabenen Isolatorschicht16 verringert wird, bevor zu der nächsten Fertigungsstufe vorangeschritten wird. Die vergrabene Isolatorschicht16 wird jedoch am Ende dieser Fertigungsstufe nicht in ihrer Gesamtheit entfernt, so dass die Oberfläche54 an einer Zwischenposition relativ zu der anfänglichen Dicke der vergrabenen Isolatorschicht16 liegt. - Unter Bezugnahme auf
7 , in der sich gleiche Bezugszeichen auf gleiche Elemente in6 beziehen, und in einer nachfolgenden Fertigungsstufe werden die Einheiten-Schicht14 des Einheiten-Substrats10 , die Einheiten-Strukturen18 bis21 , die Verdrahtungsschichten22 ,24 der BEOL-Zwischenverbindungsstruktur sowie die Drähte34 und das Bond-Pad36 vollständig als eine Transferschicht von dem provisorischen Handhabungssubstrat52 auf ein endgültiges Handhabungssubstrat56 transferiert, um eine Anordnung zu bilden. Im Besonderen wird die Oberfläche54 der vergrabenen Isolatorschicht16 , die durch die Entfernung des Bulk-Substrats12 freiliegt, mit einer Oberfläche58 des endgültigen Handhabungssubstrats56 in Kontakt gebracht, und diese Oberflächen54 ,58 werden zusammen gebondet. In verschiedenen Ausführungsformen kann das endgültige Handhabungssubstrat56 aus Saphir, einem III-V-Halbleitermaterial, wie beispielsweise Galliumarsenid (GaAs), einem Glas, einem oxidierten Silicium-Wafer, einer Oxidschicht auf Saphir etc. bestehen. Wenn das endgültige Handhabungssubstrat56 aus einem Saphir-Substrat besteht und die Einheiten-Schicht14 aus Silicium besteht, kann das Bonden zwischen den in Kontakt befindlichen Oberflächen54 ,58 ein Silicium-auf-Saphir(SOS)-Substrat bilden. Das endgültige Handhabungssubstrat56 weist eine weitere Oberfläche59 auf, die durch die Dicke des endgültigen Handhabungssubstrats56 von der Oberfläche58 getrennt ist. - Die in Kontakt befindlichen Oberflächen
54 ,58 können mittels eines Bond-Prozesses zusammen gebondet werden, der die in Kontakt befindlichen Oberflächen54 ,58 Bedingungen aussetzt, die in der Lage sind, deren wechselseitige Bond-Energie zu erhöhen. Die Oberflächen54 ,58 , die flach, glatt und sauber sind, können mittels eines direkten Bondens ohne das Vorhandensein einer Zwischenschicht oder einer externen Kraft verbunden werden. Wenn die Oberflächen54 ,58 in eine kontaktierende Beziehung gebracht werden, tritt auf der Grundlage von physikalischen Kräften, wie beispielsweise den van der Waals Kräften, ein schwaches Bonden ein. Anschließend wird das Wafer-Paar einer thermischen Behandlung bei einer niedrigen Temperatur oder einer Wärmebehandlung bei einer ausreichenden Temperatur und während einer ausreichenden Dauer unterworfen, um die physikalischen Kräfte in chemische Bindungen umzuwandeln. Zum Beispiel kann ein repräsentativer Bond-Prozess eine thermische Wärmebehandlung beinhalten, die bei einer Temperatur von weniger als oder gleich 400°C und während einer Dauer durchgeführt wird, die ausreichend ist, um ein Bonden von Oberfläche zu Oberfläche zwischen den in Kontakt befindlichen Oberflächen zu unterstützen. Die Temperatur der thermischen Wärmebehandlung ist ausreichend niedrig, so dass die temperaturempfindlichen Einheiten-Strukturen18 bis21 und potentiell weitere Strukturen nicht in einem signifikanten Ausmaß nachteilig beeinflusst werden. Die Temperatur der thermischen Wärmebehandlung kann mittels einer Vorbehandlung verringert werden, wie beispielsweise einer Plasma-Aktivierung oder einer chemischen Aktivierung. Optional können das Einheiten-Substrat10 und das endgültige Handhabungssubstrat56 während der thermischen Wärmebehandlung zusammengeklammert werden, um einen Druck bereitzustellen. Die thermische Wärmebehandlung, die bei Vorliegen oder bei Fehlen einer externen Kraft durchgeführt werden kann, wird außerdem typischerweise in einer geregelten Atmosphäre durchgeführt, die aus einem nicht oxidierenden Gas besteht, wie beispielsweise N2. - Die Bond-Festigkeit des Einheiten-Substrats
10 zu dem provisorischen Handhabungssubstrat52 , die von der Schicht50 aus dem Haftmittel vermittelt wird, ist geringer als die Bond-Festigkeit des Einheiten-Substrats10 zu dem endgültigen Handhabungssubstrat56 . Als ein Ergebnis kann das provisorische Handhabungssubstrat52 mittels einer bevorzugten Delaminierung entlang der relativ schwachen Grenzfläche zwischen der Schicht50 aus dem Haftmittel und der Oberseite46 der Isolatorschicht44 abgelöst und entfernt werden. Das Endergebnis ist, dass das endgültige Handhabungssubstrat56 mit dem dielektrischen Material der vergrabenen Isolatorschicht16 verbunden ist. Restliches Haftmittel von der Schicht50 aus dem Haftmittel kann zum Beispiel mittels eines Veraschungsprozesses entfernt werden. - Das Bonden des endgültigen Handhabungssubstrats
56 an das Einheiten-Substrat10 erfolgt, nachdem die Produkt-Chips25 (1A ) unter Verwendung der Einheiten-Schicht14 hergestellt sind und, in der dargestellten Ausführungsform, nachdem die Verdrahtungsschichten22 ,24 der Zwischenverbindungsstruktur hergestellt sind. Daher erfolgt der Schichttransfer in der repräsentativen Ausführungsform, nachdem der FEOL-Prozessablauf und der BEOL-Prozessablauf abgeschlossen sind. - Die Planarisierung der Drähte
34 und des Bond-Pads36 stellt eine abgeflachte, glatte Oberseite46 auf der Isolatorschicht44 bereit, die an das provisorische Handhabungssubstrat52 gebondet wird und die entgegengesetzt zu der Oberseite13 des Bulk-Substrats12 und der Oberfläche54 der vergrabenen Isolatorschicht16 ist. Das Füllen der Lücken37a bis c mit einem dielektrischen Material und die Verringerung in der Oberflächentopographie, die von den Drähten34 und dem Bond-Pad36 hervorgerufen wird, verbessern die Vollständigkeit und Qualität des Wafer-Bondens, das zwischen den in Kontakt befindlichen Oberflächen54 ,58 erfolgt. Die Verbesserung der Vollständigkeit des Wafer-Bondens ist unabhängig von dem Vorliegen oder dem Fehlen von passiven Elementen, wie beispielsweise dem MIM-Kondensator27 . Die Verbesserung in der Vollständigkeit des Bondens wird mittels Planarisieren der Oberseite46 erreicht, die entgegengesetzt zu der Oberfläche54 der vergrabenen Isolatorschicht16 des Einheiten-Substrats10 ist, die in dem Bond-Prozess mit der Oberfläche58 des endgültigen Handhabungssubstrats56 mit einbezogen ist. Die planarisierte Oberseite46 ist von der Oberfläche54 der vergrabenen Isolatorschicht16 des Einheiten-Substrats10 physisch unterscheidbar, die in den Bond-Prozess mit der Oberfläche58 des endgültigen Handhabungssubstrats56 involviert ist, die jedoch eine zu der Oberfläche54 entgegengesetzte Oberfläche ist. Die planarisierte Oberseite46 wird im Vorfeld des Transfers der Transferschicht auf das endgültige Handhabungssubstrat56 in einer entfernbaren Weise mit dem provisorischen Handhabungssubstrat52 gekoppelt. - Die Oberseite
46 der Isolatorschicht44 ist durch die Dicken des Bulk-Substrats12 , der vergrabenen Isolatorschicht16 , der Einheiten-Schicht14 und der Verdrahtungsschichten22 ,24 der Zwischenverbindungsstruktur von der Oberfläche13 des Bulk-Substrats12 getrennt. Nach einem Entfernen des Bulk-Substrats12 im Vorfeld des Wafer-Bondens ist die Oberseite46 der Isolatorschicht44 entgegengesetzt zu der Oberfläche13 des Bulk-Substrats12 und durch die Dicken der vergrabenen Isolatorschicht16 , der Einheiten-Schicht14 und der Verdrahtungsschichten22 ,24 der Zwischenverbindungsstruktur von der Oberfläche54 der vergrabenen Isolatorschicht16 getrennt. - Unter Bezugnahme auf
8 , in der sich gleiche Bezugszeichen auf gleiche Elemente in4 beziehen, sind Produkt-Chips60 ,62 repräsentativ für die Produkt-Chips25 (1A ), und jeder der Produkt-Chips60 ,62 beinhaltet eine reproduzierte Version des in4 gezeigten planarisierten Aufbaus. Zwischen jedem benachbarten Paar von Produkt-Chips60 ,62 ist eine Sägeschlitzstraße64 angeordnet. Die Sägeschlitzstraße64 weist eine Grenze65 zu dem Produkt-Chip60 sowie eine Grenze67 zu dem Produkt-Chip62 auf. Weitere Sägeschlitzstraßen, von denen jede der Sägeschlitzstraße64 ähnlich ist, sind zwischen benachbarten Paaren von Produkt-Chips25 angeordnet. Die Sägeschlitzstraßen werden während der Vereinzelung der einzelnen Produkt-Chips25 in eine entsprechende Vielzahl von Einzelchips als Schneidebahnen verwendet. - Im Besonderen und unter fortgesetzter Bezugnahme auf
8 ist die Sägeschlitzstraße64 als ein toter Raum zwischen den Produkt-Chips60 ,62 reserviert, so dass die Produkt-Chips60 ,62 vereinzelt werden können, ohne die Produkt-Chips60 ,62 zu schädigen. Eine Säge für ein Zerschneiden in Chips oder eine Laser-Vorrichtung können dazu verwendet werden, das Einheiten-Substrat10 und das endgültige Handhabungssubstrat56 entlang jeder Sägeschlitzstraße64 zu schneiden oder zu ritzen und dadurch die Produkt-Chips60 ,62 physisch in diskrete Einzelchips zu trennen. - In der Sägeschlitzstraße
64 kann mittels der gleichen Prozessschritte, welche die Drähte34 und das Bond-Pad36 bilden, ein Prüf-Pad66 gebildet werden. Das Prüf-Pad66 kann mit einer integrierten Prüf-Schaltkreisstruktur gekoppelt werden, die in der Sägeschlitzstraße64 eingebaut ist. Ähnlich wie das Bond-Pad36 und vor einer Planarisierung ragt das Prüf-Pad66 über die Oberseite31 der dielektrischen Zwischenlagenschicht32 hinaus. Eine Oberseite69 des Prüf-Pads66 kann um die gleiche Höhe h über die Oberseite31 der dielektrischen Zwischenlagenschicht32 hinaus ragen wie das Bond-Pad36 über die Oberseite31 der dielektrischen Zwischenlagenschicht32 . - Die Isolatorschichten
40 ,42 werden ebenfalls in der Sägeschlitzstraße64 abgeschieden und füllen den offenen Raum benachbart zu dem Prüf-Pad66 und bedecken das Prüf-Pad66 . Wenn die Isolatorschichten40 ,42 mittels des CMP-Prozesses abgeflacht und geglättet werden, um die zusammengesetzte Isolatorschicht44 zu bilden, erstreckt sich die Oberseite46 der Isolatorschicht44 (7 ) auch lateral über die Sägeschlitzstraße64 hinweg. In der Isolatorschicht44 können an Stellen benachbart zu den Grenzen65 ,67 Ritzkanäle gebildet werden. Folglich kann die Abscheidung der Isolatorschichten40 ,42 und der nachfolgende CMP-Prozess eine umfassende Planarisierung über den Durchmesser des Einheiten-Substrats10 hinweg einschließlich der Sägeschlitzstraßen zwischen den Produkt-Einzelchips bereitstellen. - Unter Bezugnahme auf
9 , in der sich gleiche Bezugszeichen auf gleiche Elemente in2 beziehen, und gemäß einer alternativen Ausführungsform kann auf der Oberseite41 der Isolatorschicht42 eine inverse Maskenschicht70 gebildet werden und mit einem herkömmlichen Photolithographieprozess strukturiert werden. Die inverse Maskenschicht70 kann aus einem strahlungsempfindlichen Resist bestehen, das mittels eines Rotationsbeschichtungsprozesses angebracht und anschließend in einem schwachen Härtungsprozess erwärmt wird, um überschüssiges Lösungsmittel auszutreiben und eine teilweise Verfestigung zu unterstützen. In dem Photolithographieprozess wird das Resist einer Strahlung ausgesetzt, die unter Verwendung einer Photomaske abgebildet wird, wird nach der Belichtung gehärtet und wird entwickelt, um restliche Gebiete des Resistmaterials zu definieren, die als die inverse Maskenschicht70 funktionieren. - Nach dem Strukturieren beinhaltet die inverse Maskenschicht
70 eine Apertur oder eine Öffnung72 , die sich bis in die Tiefe der Isolatorschicht42 erstreckt. Die Öffnung72 funktioniert als ein Fenster, das sich im Wesentlichen mit der Stelle eines Anteils der Isolatorschichten40 ,42 deckt, der das Bond-Pad36 bedeckt. Die Öffnung72 kann hinsichtlich der Abmessung etwas kleiner als das Oberflächengebiet des Bond-Pads36 sein, um sicherzustellen, dass der nachfolgende Ätzprozess auf dem Bond-Pad36 stoppt. Die inverse Maskenschicht70 bedeckt und schützt den Rest der Isolatorschichten40 ,42 . - Ein Ätzprozess, wie beispielsweise ein RIE-Prozess, wird dazu verwendet, das dielektrische Material der Isolatorschichten
40 ,42 über dem Oberflächengebiet, das durch die Öffnung72 in der inversen Maskenschicht70 freigelegt ist, wenigstens teilweise zu entfernen. In der repräsentativen Ausführungsform wurde die gesamte Dicke der Isolatorschichten40 ,42 entfernt. Alternativ kann die entfernte Dicke weniger als die gesamte Dicke der Isolatorschichten40 ,42 sein, so dass ein Bereich mit verringerter Dicke aus dielektrischem Material über dem Bond-Pad36 liegt. Nach einem Entfernen der inversen Maskenschicht70 kann ein Reinigungsprozess dazu verwendet werden, restliches Maskenmaterial zu entfernen. - Die Verwendung der inversen Maskenschicht
70 kann die Oberflächengleichmäßigkeit des CMP-Prozesses verbessern, indem die Höhe der relativ hohen Elemente lokal verringert wird. Zum Beispiel kann die Elementhöhe des Bond-Pads36 und der Isolatorschichten40 ,42 wenigstens das Doppelte der Höhe h des Bond-Pads36 sein. Als ein numerisches Beispiel kann das Bond-Pad36 eine Höhe von 4 μm aufweisen, die Isolatorschicht40 kann eine Höhe von 4 μm aufweisen, und die Isolatorschicht42 kann eine Höhe von 1 μm aufweisen, was eine Elementhöhe von 9 μm liefert. Nach einem Ätzen unter Verwendung der inversen Maskenschicht70 ist das Volumen des dielektrischen Materials, das über dem Bond-Pad36 entfernt werden muss, verringert, was die Anforderungen des CMP-Prozesses verringert, der dazu verwendet wird, die Struktur von3 zu erhalten. - Der Prozessablauf wird bei der Fertigungsstufe von
3 , wie vorstehend beschrieben, fortgesetzt, um die in den7 und8 gezeigte gebondete Struktur zu erzeugen. - Unter Bezugnahme auf
10 , in der sich gleiche Bezugszeichen auf gleiche Elemente in3 beziehen, und gemäß einer alternativen Ausführungsform kann eine Schicht80 auf der abgeflachten Oberseite46 der zusammengesetzten Isolatorschicht44 und in der repräsentativen Ausführungsform in einer direkt kontaktierenden Beziehung mit der Oberseite46 gebildet werden. Die Schicht80 sollte konform sein, so dass die Planarität der Oberseite46 nach einem Anbringen der Schicht80 aufrechterhalten wird. - Die Schicht
80 kann aus einem dielektrischen Material mit einer anderen Ätzselektivität als jener des dielektrischen Materials der darunter liegenden Isolatorschicht44 bestehen, und das sich hinsichtlich der Zusammensetzung von wenigstens einem der dielektrischen Materialien der Isolatorschichten40 ,42 unterscheidet, die kombiniert werden, um die Isolatorschicht44 zu bilden. In einer Ausführungsform kann die Schicht80 aus Siliciumnitrid (Si3N4) bestehen, das unter Verwendung von CVD oder eines anderen geeigneten Abscheidungsprozesses abgeschieden wird, und die Isolatorschichten40 ,42 können aus Siliciumdioxid bestehen. Wenn das Bond-Pad36 geöffnet wird (4 ), kann der Ätzprozess in mehreren Ätzschritten mit unterschiedlichen Ätzchemismen durchgeführt werden, die selektiv in Bezug auf unterschiedliche Materialien der Isolatorschichten44 ,80 sind. - Der Prozessablauf wird bei der Fertigungsstufe von
4 , wie vorstehend beschrieben, fortgesetzt, um die gebondete Struktur ähnlich jener in den7 und8 gezeigten mit der Hinzufügung der Schicht80 in dem endgültigen Aufbau zu erzeugen. - Unter Bezugnahme auf
11 , in der sich gleiche Bezugszeichen auf gleiche Elemente in den1 und5 beziehen, und gemäß einer alternativen Ausführungsform kann der BEOL-Prozessablauf unterbrochen werden, nachdem die dielektrische Zwischenlagenschicht32 und die mit einem Leiter gefüllten Durchkontakte38 der Verdrahtungsschicht24 gebildet sind. Die Oberseite31 der dielektrischen Zwischenlagenschicht32 und eine Oberseite39 der mit einem Leiter gefüllten Durchkontakte38 werden mit einem CMP-Prozess planarisiert, der dem vorstehend beschriebenen (4 ) Planarisierungsprozess ähnlich ist, um die Oberseite46 der Isolatorschicht44 zu bilden. In Zwischenverbindungsstrukturen mit mehreren Verdrahtungsschichten kann der BEOL-Prozess nach der Herstellung irgendeiner beliebigen Verdrahtungsschicht unterbrochen werden, um den Prozess zum Bonden von Wafern durchzuführen. - Das provisorische Handhabungssubstrat
52 wird mittels der Schicht50 aus einem Haftmittel haftend an die Oberseite31 der dielektrischen Zwischenlagenschicht32 gebondet, wie vorstehend im Zusammenhang mit5 beschrieben, und der Prozessablauf wird fortgesetzt, wie in den6 und7 beschrieben. Nachdem die Oberfläche54 der vergrabenen Isolatorschicht16 mit der Oberfläche58 des endgültigen Handhabungssubstrats56 gebondet ist und das provisorische Handhabungssubstrat52 und die Schicht50 aus dem Haftmittel entfernt sind, kann die Verdrahtungsschicht24 gebildet werden, wie vorstehend im Zusammenhang mit1 geschrieben. - Eine Verbesserung in der Vollständigkeit des Bondens wird mittels der Planarisierung der Oberseite
31 der dielektrischen Zwischenlagenschicht32 erhalten, die entgegengesetzt zu der Oberfläche54 der vergrabenen Isolatorschicht16 des Einheiten-Substrats10 ist, die in den Prozess des Bondens mit der Oberfläche58 des endgültigen Handhabungssubstrats56 mit einbezogen ist. Die planarisierte Oberseite31 ist von der Oberfläche54 der vergrabenen Isolatorschicht16 des Einheiten-Substrats10 unterscheidbar, die in den Prozess des Bondens mit der Oberfläche58 des endgültigen Handhabungssubstrats56 involviert ist, und ist eine zu der Oberfläche54 entgegengesetzte Oberfläche. Die planarisierte Oberseite31 wird im Vorfeld des Transfers auf das endgültige Handhabungssubstrat56 in einer entfernbaren Weise mit dem provisorischen Handhabungssubstrat52 gekoppelt. -
12 zeigt ein Blockschaubild eines exemplarischen Entwurfsablaufs100 , der zum Beispiel bei einem Halbleiter-IC-Logikentwurf, einer Simulation, einer Prüfung, einem Layout und einer Fertigung verwendet wird. Der Entwurfsablauf100 beinhaltet Prozesse, Geräte und/oder Mechanismen für ein Bearbeiten von Entwurfsstrukturen oder Einheiten, um logisch oder auf eine andere Weise funktionell äquivalente Wiedergaben der Entwurfsstrukturen und/oder Einheiten zu erzeugen, die vorstehend beschrieben und in den5 bis7 sowie9 bis11 gezeigt sind. Die Entwurfsstrukturen, die von dem Entwurfsablauf100 bearbeitet und/oder erzeugt werden, können auf gerätelesbaren Übertragungs- oder Speichermedien codiert werden, um Daten und/oder Anweisungen zu beinhalten, die, wenn sie auf einem Datenverarbeitungssystem ausgeführt oder auf andere Weise verarbeitet werden, eine logisch, strukturell, mechanisch oder auf eine andere Weise funktionell äquivalente Wiedergabe von Hardware-Komponenten, Schaltkreisen, Einheiten oder Systemen erzeugen. Geräte beinhalten irgendein Gerät, das in einem IC-Entwurfsprozess verwendet wird, wie beispielsweise Entwerfen, Herstellen oder Simulieren eines Schaltkreises, einer Komponente, einer Einheit oder eines Systems, sind jedoch nicht beschränkt darauf. Die Geräte können zum Beispiel beinhalten: Lithographie-Geräte, Geräte und/oder Apparaturen zum Erzeugen von Masken (z. B. Elektronenstrahlschreiber), Computer oder Apparaturen zum Simulieren von Entwurfsstrukturen, irgendeine Vorrichtung, die in dem Herstellungs- oder Prüfprozess verwendet wird, oder irgendwelche Geräte zum Programmieren von funktionell äquivalenten Wiedergaben der Entwurfsstrukturen in irgendein Medium (z. B. ein Gerät zum Programmieren eines programmierbaren Gate-Arrays). - Der Entwurfsablauf
100 kann in Abhängigkeit von der Art der Verkörperung variieren, die entworfen wird. Ein Entwurfsablauf100 für ein Aufbauen eines anwendungsspezifischen IC (ASIC) kann sich zum Beispiel von einem Entwurfsablauf100 für ein Entwerfen einer Standardkomponente oder von einem Entwurfsablauf100 für ein Instanziieren des Entwurfs in ein programmierbares Array unterscheiden, zum Beispiel ein programmierbares Gate-Array (PGA) oder ein feldprogrammierbares Gate-Array (FPGA), die von Altera® Inc. oder Xilinx® Inc. angeboten werden. -
12 stellt mehrere derartige Entwurfsstrukturen dar, die eine Eingabe-Entwurfsstruktur102 beinhalten, die vorzugsweise durch einen Entwurfsprozess104 bearbeitet wird. Die Entwurfsstruktur102 kann eine Entwurfsstruktur für eine logische Simulation sein, die von dem Entwurfsprozess104 erzeugt und bearbeitet wird, um eine logisch äquivalente funktionelle Wiedergabe einer Hardware-Einheit zu erzeugen. Die Entwurfsstruktur102 kann auch oder alternativ Daten und/oder Programmieranweisungen aufweisen, die, wenn sie von dem Entwurfsprozess104 bearbeitet werden, eine funktionelle Wiedergabe der physischen Struktur einer Hardware-Einheit erzeugen. Ob sie funktionelle und/oder strukturelle Entwurfselemente darstellt, die Entwurfsstruktur102 kann unter Verwendung eines elektronischen computerunterstützten Entwurfs (ECAD) erzeugt werden, wie er beispielsweise durch einen Kernentwickler/Konstrukteur realisiert wird. Bei Codierung auf einem gerätelesbaren Datenübertragungs-, Gate-Array- oder Speichermedium kann von einem oder mehreren Hardware- und/oder Software-Modulen innerhalb des Entwurfsprozesses104 auf die Entwurfsstruktur102 zugegriffen und diese bearbeitet werden, um eine elektronische Komponente, einen Schaltkreis, ein elektronisches oder logisches Modul, eine Vorrichtung, eine Einheit oder ein System zu simulieren oder auf eine andere Weise funktionell darzustellen, wie beispielsweise jene, die in den5 bis7 sowie9 bis11 gezeigt sind. Von daher kann die Entwurfsstruktur102 Dateien oder andere Datenstrukturen aufweisen, die einen vom Menschen und/oder von einem Gerät lesbaren Quellencode, compilierte Strukturen sowie von einem Computer ausführbare Code-Strukturen beinhalten, die, wenn sie von einem Entwurfs- oder Simulations-Datenverarbeitungssystem verarbeitet werden, Schaltkreise oder andere Ebenen eines logischen Hardware-Entwurfs funktionell simulieren oder auf eine andere Weise darstellen. Derartige Datenstrukturen können Entwurfsdateneinheiten einer Hardware-Beschreibungssprache (HDL) oder andere Datenstrukturen beinhalten, die mit HDL-Entwurfssprachen auf einem niedrigeren Niveau, wie beispielsweise Verilog und VHDL, und/oder mit Entwurfssprachen auf einem höheren Niveau, wie C oder C++, konform und/oder kompatibel sind. - Der Entwurfsprozess
104 verwendet und beinhaltet vorzugsweise Hardware- und/oder Software-Module zum Synthetisieren, Übertragen oder sonstigen Bearbeiten eines funktionellen Entwurfs-/Simulations-Äquivalents der Komponenten, Schaltkreise, Einheiten oder logischen Strukturen, die in den5 bis7 sowie 9 bis 11 gezeigt sind, um eine Netzliste106 zu erzeugen, die Entwurfsstrukturen enthalten kann, wie beispielsweise die Entwurfsstruktur102 . Die Netzliste106 kann zum Beispiel compilierte oder auf eine andere Weise verarbeitete Datenstrukturen aufweisen, die eine Liste von Drähten, diskreten Komponenten, logischen Gattern, Steuerschaltkreisen, E/A-Einheiten, Modellen etc. repräsentieren, welche die Verbindungen zu weiteren Elementen und Schaltkreisen in einem Entwurf eines integrierten Schaltkreises beschreibt. Die Netzliste106 kann unter Verwendung eines iterativen Prozesses synthetisiert werden, in dem die Netzliste106 in Abhängigkeit von Entwurfsspezifikationen und Parametern für die Einheit ein Mal oder mehrere Male resynthetisiert wird. Wie bei anderen Arten von Entwurfsstrukturen, die hierin beschrieben sind, kann die Netzliste106 auf einem gerätelesbaren Datenspeichermedium aufgezeichnet oder in ein programmierbares Gate-Array programmiert werden. Das Medium kann ein nicht-flüchtiges Speichermedium sein, wie beispielsweise ein magnetisches oder optisches Plattenlaufwerk, ein programmierbares Gate-Array, ein Kompakt-Flash-Speicher oder ein anderer Flash-Speicher. Darüber hinaus oder in der Alternative kann das Medium ein System- oder Cache-Speicher, ein Pufferraum oder elektrisch oder optisch leitfähige Einheiten und Materialien sein, auf denen Datenpakete über das Internet oder andere geeignete Netzwerkmittel übertragen und zwischengespeichert werden können. - Der Entwurfsprozess
104 kann Hardware- und Software-Module beinhalten, um eine Vielfalt von Eingabedatenstrukturtypen zu verarbeiten, welche die Netzliste106 beinhalten. Derartige Datenstrukturtypen können zum Beispiel innerhalb von Bibliothekselementen108 abgelegt sein und können einen Satz von üblicherweise verwendeten Elementen, Schaltkreisen und Einheiten beinhalten, die Modelle, Layouts sowie symbolische Darstellungen für eine gegebene Fertigungstechnologie beinhalten (z. B. verschiedene Technologieknoten, 32 nm, 45 nm, 84 nm etc.). Die Datenstrukturtypen können des Weiteren Entwurfsspezifikationen110 , Charakterisierungsdaten112 , Verifikationsdaten114 , Entwurfsregeln116 sowie Prüfdatendateien118 beinhalten, die Eingabeprüfmuster, Ausgabeprüfresultate sowie weitere Prüfinformationen beinhalten können. Der Entwurfsprozess104 kann des Weiteren zum Beispiel übliche mechanische Entwurfsprozesse beinhalten, wie beispielsweise Stressanalyse, thermische Analyse, mechanische Ereignissimulation, Prozesssimulation für Operationen, wie beispielsweise Gießen, Formgießen sowie Warmformpressen etc. Ein Fachmann für mechanischen Entwurf kann das Ausmaß an möglichen mechanischen Entwurfsinstrumenten und Anwendungen erkennen, die in dem Entwurfsprozess104 verwendet werden, ohne von dem Umfang und dem Inhalt der Erfindung abzuweichen. Der Entwurfsprozess104 kann außerdem Module zum Durchführen von üblichen Schaltkreisentwurfsprozessen beinhalten, wie beispielsweise Analyse des zeitlichen Ablaufs, Verifikation, Überprüfen von Entwurfsregeln, Place- und Route-Operationen etc. - Der Entwurfsprozess
104 verwendet und beinhaltet logische und physikalische Entwurfsinstrumente, wie beispielsweise HDL-Compilierer, sowie ein Simulationsmodell aufbauende Instrumente, um die Entwurfsstruktur102 zusammen mit einigen oder sämtlichen der dargestellten Trägerdatenstrukturen zusammen mit irgendeinem zusätzlichen mechanischen Entwurf oder irgendwelchen Daten (wenn anwendbar) zu verarbeiten, um eine zweite Entwurfsstruktur120 zu erzeugen. Die Entwurfsstruktur120 ist in einem Datenformat, das für den Austausch von Daten von mechanischen Einheiten und Strukturen verwendet wird (z. B. Informationen, die in einem IGES, DXF, Parasolid XT, JT, DRG oder irgendeinem anderen geeigneten Format zum Speichern oder Ausführen derartiger mechanischer Entwurfsstrukturen gespeichert sind), auf einem Speichermedium oder einem programmierbaren Gate-Array abgelegt. Ähnlich wie die Entwurfsstruktur102 weist die Entwurfsstruktur120 vorzugsweise eine oder mehrere Dateien, Datenstrukturen oder weitere mit einem Computer codierte Daten oder Anweisungen auf, die auf Übertragungs- oder Datenspeichermedien abgelegt sind und die, wenn sie von einem ECAD-System verarbeitet werden, eine logisch oder auf eine andere Weise funktionell äquivalente Form von einer oder mehreren der Ausführungsformen der Erfindung erzeugen, die in den5 bis7 sowie9 bis11 gezeigt sind. In einer Ausführungsform kann die Entwurfsstruktur120 ein compiliertes, ausführbares HDL-Simulationsmodell aufweisen, das die Einheiten, die in den5 bis7 sowie9 bis11 gezeigt sind, funktionell simuliert. - Die Entwurfsstruktur
120 kann außerdem ein Datenformat, das für den Austausch von Layout-Daten von integrierten Schaltkreisen verwendet wird, und/oder ein symbolisches Datenformat einsetzen (z. B. Informationen, die in einem GDSII (GDS2), GL1, OASIS, Abbildungsdateien oder irgendeinem anderen geeigneten Format zum Speichern derartiger Entwurfsdatenstrukturen gespeichert sind). Die Entwurfsstruktur120 kann Informationen aufweisen, wie zum Beispiel symbolische Daten, Abbildungsdateien, Prüfdatendateien, Entwurfsinhaltsdateien, Herstellungsdaten, Layout-Parameter, Drähte, Metallebenen, Durchkontakte, Formen, Daten für ein Routen durch die Herstellungsanlage sowie irgendwelche weiteren Daten, die für einen Hersteller oder einen anderen Konstrukteur/Entwickler erforderlich sind, um eine Einheit oder Struktur zu erzeugen, wie vorstehend beschrieben und in den5 bis7 sowie9 bis11 gezeigt. Die Entwurfsstruktur kann anschließend zu einer Stufe122 vorrücken, wo die Entwurfsstruktur120 zum Beispiel: mit dem Tape-out fortfährt, an die Herstellung abgegeben wird, an eine Maskieranlage abgegeben wird, zu einer weiteren Entwurfsanlage gesendet wird, zu dem Kunden zurück gesendet wird etc. - Das Verfahren, wie es vorstehend beschrieben ist, wird bei der Herstellung integrierter Schaltkreischips verwendet. Die resultierenden integrierten Schaltkreischips können von dem Hersteller in Rohwaferform (das heißt als ein einzelner Wafer, der mehrere ungepackte Chips aufweist), als ein blanker Chip oder in einer gepackten Form vertrieben werden. Im letzteren Fall ist der Chip in einer Einzelchippackung (wie beispielsweise einem Kunststoffträger mit Leitungen, die an einer Hauptplatine oder einem anderen übergeordneten Träger befestigt sind) oder in einer Packung mit mehreren Chips angebracht (wie beispielsweise einem Keramikträger, der entweder Oberflächenzwischenverbindungen oder vergrabene Zwischenverbindungen oder beides aufweist). In jedem Fall ist der Chip dann mit weiteren Chips, diskreten Schaltkreiselementen und/oder weiteren signalverarbeitenden Einheiten als Teil von entweder (a) einem Zwischenprodukt, wie beispielsweise einer Hauptplatine, oder (b) einem Endprodukt integriert. Das Endprodukt kann irgendein Produkt sein, das integrierte Schaltkreischips beinhaltet, die von Spielwaren und weiteren einfachen Anwendungen bis zu hochentwickelten Computerprodukten reichen, die eine Anzeige, eine Tastatur oder eine andere Eingabeeinheit und einen Hauptprozessor aufweisen.
- Auf Ausdrücke wie beispielsweise ”vertikal”, ”horizontal” etc. wird hierin als Beispiel und nicht als Beschränkung Bezug genommen, um einen Bezugsrahmen zu errichten. Der Ausdruck ”horizontal”, wie er hierin verwendet wird, ist als eine Ebene parallel zu einer herkömmlichen Ebene eines Halbleitersubstrats ungeachtet seiner tatsächlichen dreidimensionalen räumlichen Orientierung definiert. Der Ausdruck ”vertikal” bezieht sich auf eine Richtung senkrecht zu der horizontalen, wie soeben definiert. Der Ausdruck ”lateral” bezieht sich auf eine Abmessung innerhalb der horizontalen Ebene.
- Es versteht sich, dass, wenn ein Element als ”verbunden” mit einem anderen Element oder ”gekoppelt” an ein anderes Element beschrieben wird, dieses direkt verbunden oder gekoppelt mit dem anderen Element sein kann oder stattdessen ein oder mehrere zwischenliegende Elemente vorhanden sein können. Im Gegensatz dazu sind keine zwischenliegenden Elemente vorhanden, wenn ein Element als ”direkt verbunden” oder ”direkt gekoppelt” mit einem anderen Element beschrieben wird. Wenn ein Element als ”indirekt verbunden” oder ”indirekt gekoppelt” mit einem anderen Element beschreiben wird, ist wenigstens ein zwischenliegendes Element vorhanden.
- Wenngleich die Erfindung mittels einer Beschreibung verschiedener Ausführungsformen dargestellt wurde und wenngleich diese Ausführungsformen in beträchtlichem Detail beschrieben wurden, ist es nicht die Absicht des Anmelders, den Umfang der beigefügten Ansprüche auf ein derartiges Detail einzuengen oder in irgendeiner Weise zu beschränken. Zusätzliche Vorteile und Modifikationen werden sich ohne Weiteres für den Fachmann ergeben. Somit ist die Erfindung daher in ihren umfassenderen Aspekten nicht auf die spezifischen Details, eine repräsentative Vorrichtung und ein repräsentatives Verfahren sowie auf das gezeigte und beschriebene illustrative Beispiel beschränkt.
Claims (27)
- Verfahren zum Bonden eines Substrats, das ein Einheiten-Substrat mit einer ersten Oberfläche und einer zweiten Oberfläche beinhaltet, die entgegengesetzt zu der ersten Oberfläche ist, wobei das Verfahren aufweist: Bilden von Einheiten-Strukturen von wenigstens einem Produkt-Chip, wobei die erste Oberfläche des Einheiten-Substrats verwendet wird; Bilden einer ersten Verdrahtungsschicht einer Zwischenverbindungsstruktur für die Einheiten-Strukturen des wenigstens einen Produkt-Chips; Planarisieren der ersten Verdrahtungsschicht; entfernbares Bonden eines provisorischen Handhabungswafers an der ersten Verdrahtungsschicht in Reaktion auf das Planarisieren der ersten Verdrahtungsschicht; und Bonden der zweiten Oberfläche des Einheiten-Substrats an ein endgültiges Handhabungssubstrat in Reaktion auf das entfernbare Bonden des provisorischen Handhabungswafers an die ersten Verdrahtungsschicht.
- Verfahren nach Anspruch 1, wobei die Zwischenverbindungsstruktur eine dielektrische Zwischenlagenschicht mit einer Oberseite beinhaltet, die erste Verdrahtungsschicht erste und zweite leitfähige Elemente beinhaltet, die über die Oberseite der dielektrischen Zwischenlagenschicht hinaus ragen, und das erste und das zweite leitfähige Element durch eine Lücke getrennt sind und das Planarisieren der ersten Verdrahtungsschicht des Weiteren aufweist: Füllen der Lücke zwischen dem ersten und dem zweiten leitfähigen Element mit einer ersten Isolatorschicht, die aus einem ersten dielektrischen Material besteht.
- Verfahren nach Anspruch 2, das des Weiteren aufweist: Abscheiden einer zweiten Isolatorschicht, die aus einem zweiten dielektrischen Material besteht, auf der ersten Isolatorschicht.
- Verfahren nach Anspruch 3, wobei die erste und die zweite Isolatorschicht jeweils einen ersten Anteil über dem ersten leitfähigen Element und einen zweiten Anteil über der Lücke beinhalten, wobei die ersten Anteile um eine erste Höhe über die Oberseite der dielektrischen Zwischenlagenschicht hinaus ragen und wobei die zweiten Anteile um eine zweite Höhe über die Oberseite der dielektrischen Zwischenlagenschicht hinaus ragen, und das des Weiteren aufweist: Polieren der ersten und der zweiten Isolatorschicht, um einen Unterschied zwischen der ersten Höhe und der zweiten Höhe zu verringern.
- Verfahren nach Anspruch 4, wobei das erste dielektrische Material der ersten Isolatorschicht nach dem Polieren eine Oberseite des ersten leitfähigen Elements und eine Oberseite des zweiten leitfähigen Elements bedeckt und das zweite dielektrische Material der zweiten Isolatorschicht das erste dielektrische Material der ersten Isolatorschicht bedeckt, wobei es die Lücke wenigstens teilweise füllt.
- Verfahren nach Anspruch 4, das des Weiteren aufweist: Abscheiden einer dritten Isolatorschicht, die ein drittes dielektrisches Material aufweist, auf einer polierten Oberfläche der ersten und der zweiten Isolatorschicht, nachdem die erste und die zweite Isolatorschicht poliert sind, wobei sich das dritte dielektrische Material hinsichtlich der Zusammensetzung von wenigstens einem von dem ersten und dem zweiten dielektrischen Material unterscheidet.
- Verfahren nach Anspruch 4, das des Weiteren aufweist: Abscheiden einer inversen Maskenschicht auf der zweiten Isolatorschicht, bevor die erste und die zweite Isolatorschicht poliert sind; Bilden einer Öffnung in der inversen Maskenschicht, die zu den ersten Anteilen der ersten und der zweiten Isolatorschicht über dem ersten leitfähigen Element ausgerichtet ist; und wenigstens teilweises Entfernen des ersten Anteils der zweiten Isolatorschicht, der durch die Öffnung freigelegt ist, mit einem Ätzprozess.
- Verfahren nach Anspruch 7, wobei die erste Isolatorschicht, die durch die Öffnung freigelegt ist, vollständig entfernt wird, und das des Weiteren aufweist: wenigstens teilweises Entfernen des ersten Anteils der ersten Isolatorschicht, der durch die Öffnung freigelegt ist, mit dem Ätzprozess.
- Verfahren nach Anspruch 2, wobei das erste dielektrische Material, das die Lücke füllt, frei von Hohlräumen ist, und wobei das Füllen der Lücke zwischen dem ersten und dem zweiten leitfähigen Element mit der ersten Isolatorschicht, die aus dem ersten dielektrischen Material besteht, aufweist: Abscheiden von Siliciumdioxid als dem ersten dielektrischen Material mittels eines chemischen Gasphasenabscheidungsprozesses mit einem Plasma hoher Dichte (HDPCVD-Prozess).
- Verfahren nach Anspruch 1, wobei die Strukturen der Einheit für einen ersten und einen zweiten Produkt-Chip unter Verwendung der ersten Oberfläche des Einheiten-Substrats gebildet werden, der erste Produkt-Chip mittels einer Sägeschlitzstraße von dem zweiten Produkt-Chip getrennt wird und die Sägeschlitzstraße planarisiert wird, wenn die erste Verdrahtungsschicht der Zwischenverbindungsstruktur planarisiert wird.
- Verfahren nach Anspruch 1, wobei die erste Verdrahtungsschicht planarisiert wird, wenn die erste Verdrahtungsschicht gebildet wird.
- Verfahren nach Anspruch 11, das des Weiteren aufweist: Bilden einer zweiten Verdrahtungsschicht der Zwischenverbindungsstruktur auf der ersten Verdrahtungsschicht in Reaktion auf ein Bonden der zweiten Oberfläche des Einheiten-Substrats an das endgültige Handhabungssubstrat.
- Verfahren nach Anspruch 1, wobei das Einheiten-Substrat ein Bulk-Substrat, eine Einheiten-Schicht sowie eine vergrabene Isolatorschicht beinhaltet, welche die Einheiten-Schicht von dem Bulk-Substrat trennt, und das des Weiteren aufweist: Entfernen des Bulk-Substrats von dem Einheiten-Substrat, um die vergrabene Isolatorschicht freizulegen und dadurch die zweite Oberfläche auf der vergrabenen Isolatorschicht zu definieren, die nachfolgend an das endgültige Handhabungssubstrat gebondet wird.
- Verfahren nach Anspruch 13, das des Weiteren aufweist: Entfernen des provisorischen Handhabungswafers von der planarisierten ersten Verdrahtungsschicht in Reaktion auf das Bonden der zweiten Oberfläche des Einheiten-Substrats an das endgültige Handhabungssubstrat.
- Gebondete Substratanordnung, die aufweist: ein Einheiten-Substrat, das eine erste Oberfläche und eine zweite Oberfläche beinhaltet, die entgegengesetzt zu der ersten Oberfläche ist; ein endgültiges Handhabungssubstrat, das an die zweite Oberfläche des Einheiten-Substrats gebondet ist; wenigstens einen Produkt-Chip mit Einheiten-Strukturen auf der ersten Oberfläche der Einheiten-Struktur; eine Zwischenverbindungsstruktur für die Einheiten-Strukturen, wobei die Zwischenverbindungsstruktur eine dielektrische Schicht einer Zwischenschicht mit einer Oberseite, ein erstes leitfähiges Element, das über die Oberseite hinaus ragt, sowie ein zweites leitfähiges Element beinhaltet, das über die Oberseite hinaus ragt, wobei das zweite leitfähige Element durch eine Lücke von dem ersten leitfähigen Element getrennt ist und wobei das erste und das zweite leitfähige Element eine relativ zu der Oberseite gemessene Höhe aufweisen; und wenigstens eine Isolatorschicht, welche die Lücke füllt, wobei die wenigstens eine Isolatorschicht eine relativ zu der Oberseite gemessene Dicke aufweist, die größer als die Höhe des ersten und des zweiten leitfähigen Elements ist.
- Gebondete Substratanordnung nach Anspruch 15, wobei die wenigstens eine Isolatorschicht eine erste Isolatorschicht, die aus einem ersten dielektrischen Material besteht, sowie eine zweite Isolatorschicht aufweist, die aus einem zweiten dielektrischen Material besteht, wobei die erste Isolatorschicht die Lücke füllt und wenigstens eines von dem ersten und dem zweiten leitfähigen Element zwischen einem Anteil aus dem ersten dielektrischen Material und der Oberseite der dielektrischen Zwischenlagenschicht angeordnet ist.
- Gebondete Substratanordnung nach Anspruch 16, wobei das erste und das zweite dielektrische Material aus Siliciumdioxid bestehen.
- Gebondete Substratanordnung nach Anspruch 15, wobei die wenigstens eine Isolatorschicht aus einem dielektrischen Material besteht, das frei von Hohlräumen ist.
- Gebondete Substratanordnung nach Anspruch 15, die des Weiteren aufweist: einen provisorischen Handhabungswafer, der entfernbar an die wenigstens eine Isolatorschicht gebondet ist.
- Gebondete Substratanordnung nach Anspruch 15, die des Weiteren aufweist: eine Schicht, die ein dielektrisches Material aufweist, das sich hinsichtlich der Zusammensetzung von dem dielektrischen Material der wenigstens einen Isolatorschicht unterscheidet, wobei sich die Schicht in direktem Kontakt mit einer Oberseite der wenigstens einen Isolatorschicht befindet und eine gleichmäßige Dicke aufweist.
- Gebondete Substratanordnung nach Anspruch 15, wobei wenigstens eines von dem ersten und dem zweiten leitfähigen Element zwischen einem Anteil der wenigstens einen Isolatorschicht und der Oberseite der dielektrischen Zwischenlagenschicht angeordnet ist.
- Gebondete Substratanordnung nach Anspruch 15, wobei das Einheiten-Substrat eine Einheiten-Schicht und eine vergrabene Isolatorschicht beinhaltet, die sich jeweils lateral bis zu einem Umfang des Einheiten-Substrats erstrecken, und die zweite Oberfläche des Einheiten-Substrats eine Oberfläche ist, welche die vergrabene Isolatorschicht aufweist.
- Gebondete Substratanordnung nach Anspruch 15, wobei das endgültige Handhabungssubstrat aus Saphir besteht und die zweite Oberfläche des Einheiten-Substrats eine Isolatorschicht ist.
- Entwurfsstruktur, die von einem Gerät lesbar ist, das bei Entwurf, Fertigung oder Simulation eines integrierten Schaltkreises verwendet wird, wobei die Entwurfsstruktur aufweist: ein Einheiten-Substrat, das eine erste Oberfläche und eine zweite Oberfläche beinhaltet, die entgegengesetzt zu der ersten Oberfläche ist; ein endgültiges Handhabungssubstrat, das an die zweite Oberfläche des Einheiten-Substrats gebondet ist; wenigstens einen Produkt-Chip mit Einheiten-Strukturen auf der ersten Oberfläche der Einheiten-Struktur; eine Zwischenverbindungsstruktur für die Einheiten-Strukturen, wobei die Zwischenverbindungsstruktur eine dielektrische Zwischenlagenschicht mit einer Oberseite, ein erstes leitfähiges Element, das über die Oberseite hinaus ragt, sowie ein zweites leitfähiges Element beinhaltet, das über die Oberseite hinaus ragt, wobei das zweite leitfähige Element durch eine Lücke von dem ersten leitfähigen Element getrennt ist und das erste und das zweite leitfähige Element eine relativ zu der Oberseite gemessene Höhe aufweisen; und wenigstens eine Isolatorschicht, welche die Lücke füllt, wobei die wenigstens eine Isolatorschicht eine relativ zu der Oberseite gemessene Dicke aufweist, die größer als die Höhe des ersten und des zweiten leitfähigen Elements ist.
- Entwurfsstruktur nach Anspruch 24, wobei die Entwurfsstruktur eine Netzliste aufweist.
- Entwurfsstruktur nach Anspruch 24, wobei die Entwurfsstruktur als ein Datenformat, das für den Austausch von Layout-Daten von integrierten Schaltkreisen verwendet wird, auf einem Speichermedium abgelegt ist.
- Entwurfsstruktur nach Anspruch 24, wobei die Entwurfsstruktur in einem programmierbaren Gate-Array abgelegt ist.
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