CN1142583C - 薄膜沉积与平坦化工艺 - Google Patents

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Abstract

本发明有关一种薄膜沉积法，可应用于一集成电路工艺中，以改善所沉积薄膜的平坦程度。所述薄膜沉积法的步骤包括：提供一已具有组件构造而使地势高低起伏的基板，于所述基板上形成一薄膜，并于所述薄膜形成之际进行一离子轰击以增进所述薄膜的填洞能力，而于停止上述薄膜的形成后，再持续所述离子轰击达一特定时间，以改善所述薄膜的平坦程度，以利后续进行的化学机械研磨法。

Description

薄膜沉积与平坦化工艺
技术领域
本发明涉及种薄膜沉积与平坦化工艺，尤指应用于集成电路工艺中的薄膜沉积与平坦化工艺。
背景技术
在集成电路工艺的演进过程中，组件的微型化与集成化密度的增加是必然的趋势，正因如此，多层结构的工艺仍是目前技术的主流，而对于多层结构所造成的高宽比(aspectratio)的地势，具有良好填洞能力(gap fill)的薄膜沉积法亦是目前工艺所需大量运用的。
请参见图1(a)(b)所示，图中显示现今业界广泛使用的高密度等离子体化学气相沉积法(High Density Plasma Chemical Vapor Deposition，HDPCVD)的工艺过程，它是利用实时的沉积与蚀刻动作以使整体的填洞能力获得改善。以利用硅烷(SiH4)及氧气(O2)来沉积二氧化硅(SiO2)薄膜的反应为例，当在已具有组件构造11而使地势高低起伏的基极10上沉积二氧化硅(SiO2)薄膜12的同时，还施以偏压波频(Bias RF)来加速等离子体中的离子(图中的示例为氩离子Ar+)来对二氧化硅(SiO2)薄膜12进行离子轰击，藉此将原来形成孔洞(Void)的上侧壁破坏(如图1(a)所示)而填入沟槽中，进而形成如图1(b)所示的剖面图。
由上述可知，现有的高密度等离子体化学气相沉积法(His Density Plasma ChemicalVapor Deposition，HDPCVD)确实可以改善薄膜的填洞能力，但是，其表面所形成的三角形状尖峰构造的高度将会影响后续化学机械研磨法中所使用的研磨液13的分布情况(回研磨液13将被三角形状尖峰构造间的凹陷留置而无法均匀分布，见图1(C)的所示)，进而造成进行化学机械研磨法的效果(研磨液的液面高低不均将造成研磨时间过长且效果不理想)，而如何发展出解决上述缺失的技术手段为发展本发明的一主要目的。
发明内容
本发明的一方面是关于一种薄膜沉积法，可应用于一集成电路工艺中，以改善所沉积薄膜的平坦程度，其特点是，所述薄膜沉积法的步骤包括提供一已具有组件构造而使地势高低起伏的基板，于所述基板上形成一薄膜，并于所述薄膜形成之际进行一离子轰击，该离子轰击是以提供偏压波频(Basic Radio-Frequency)使等离子体中的离子加速撞击该薄膜的方式完成，以增进所述薄膜的填洞能力，而于停止上述薄膜的形成后，再持续所述离子轰击。
其中，形成所述薄膜的方式较佳是采用一化学气相沉积法完成。所述薄膜较佳为一二氧化硅层。所述离子较佳是选自于氩离于、氦高于或氧离子。
本发明的另一方面是关于一种薄膜沉积与平坦化工艺，可应用于一集成电路工艺中，所述薄膜沉积与平坦化工艺包括的步骤有：提供一基板，所述基板上已具有组件构造而使地势高低起伏，于上述基板上形成一薄膜，并于所述薄膜形成之际进行一离子轰击，该离子轰击是以提供偏压波频使等离子体中的离子加速撞击该薄膜的方式完成，以增进所述薄膜的填洞能力，于停止上述薄膜的形成后，再持续所述离子轰击，以改善所述薄膜的平坦程度，以及对所述薄膜进行一化学机械研磨法，用以完成所述薄膜表面的平坦化。
其中，形成所述薄膜的方式是以一化学气相沉积法完成。所述薄膜为一二氧化硅层。所述离于是选自于氩离子、氦离子或氧离于。
采用本发明的上述技术方案，可以改善现有手段所形成的三角形状尖峰构造的过大高度差，而能进一步节省后续进行化学机械研磨法所需时间，且不影响其它的组件特性，进而解决现有技术手段的缺点。
为更清楚理解本发明的目的、特点和优点，下面将结合附图对本发明的较佳实施例进行详细说明。
图1(a)(b)是现今业界广泛使用的高密度等离子体化学气相沉积法(High DensityPlasma Chemical Vapor Deposition，HDPCVD)的示意图；
图1(C)是现有手段所造成的三角形状尖峰构造而使研磨液无法均匀分布的示意图；
图2(a)(b)(c)是针对现有高密度等离子体化学气相沉积法(High Density PlasmaChemical Vapor Deposition，HDPCVD)的缺点所发展出的本发明的一较佳实施例方法的步骤示意图。
请参见图2()(b)(c)，它们分别是针对现有高密度等离子体化学气相沉积法(HisDensity Plasma Chemical Vapor Deposition，HDPCVD)的缺点所发展出的本发明的一较佳实施例方法的步骤示意图。以利用硅烷(SiH4)及氧气(O2)来沉积二氧化硅(SiO2)薄膜的反应为例，一开始仍以传统高密度等离子体化学气相沉积法(硅烷流量20-150sccm，氧气流量100200sccm，Ar流量0-200sccm，温度600℃，压力约1-5mtorr)的方式在已具有组件构造21而使地势高低起伏的基板20上沉积二氧化硅(SiO2)薄膜22，在此同时，还施以偏压波频(2000W)来加速等离子体中的离子(可为氩离于、氦离于或氧离子而图中的示例为氛离子Ar+)来对二氧化硅(SiO2)薄膜22进行离子轰击，借此将原来形成孔洞(Void)的上侧壁破坏(如图2(a)所示)而填入沟槽中，进而改善其填洞能力而形成如图2(b)所示的剖面图。在此之前的工艺与现有工艺并无不同，但为能消除上述动作在薄膜表面所形成高度过高的三角形状尖峰构造而影响到后续化学机械研磨法的效率，在现有沉积二氧化硅(SiO2)薄膜22的动作停止后，再进行一改善手段，其为仍将所述基板留置于同一机台中且继续所述离子轰击达一特定时间，如此将使得原本过高的三角形状尖峰构造的现象得以改善(如图2(C)所示)，进而使得后续所进行的化学机械研磨法的效率大增。
请参见下表所列的数据，其是以本发明手段与现有手段所进行的二氧化硅(SiO2)薄膜的沉积及平坦化工艺的比较：
研磨时间 剩余厚度 均匀度 氮化硅厚度
60秒沉积薄膜与离子轰击 255秒 363埃 271％ 1142埃
60秒沉积薄膜与离子轰击+额外离子轰击10秒  179秒 76埃 177％ 1170埃
60秒沉积薄膜与离子轰击+额外离子轰击20秒  150秒 76埃 199％ 1164埃
由上表可知，以温度600℃，压力5毫托(mtorr)环境条件下进行的薄膜沉积与离子轰击动作阳(即现有的高密度等离子体化学气相沉积法)达60秒后便进行后续的化学机械研磨法，其需要耗费255秒方能完成，而且二氧化硅(SiO2)薄膜的剩余厚度达363埃，均匀度《最大值一最小值)/平均值)％)为271％，而沉积于组件构造21上方用以做为蚀刻终止层的氮化硅23厚度则为1142埃。而以相同的环境条件下进行的薄膜沉积与离子轰击动作达60秒后，停止薄膜沉积动作但在同一机台中仍持续进行离子轰击达10秒，这样将使后续进行的化学机械研磨法仅需耗费179秒便可完成，而且二氧化硅(SiO2)薄膜的剩余厚度仅为76埃，均匀度((最大值一最小值)/平均值)％)提升为177％，而沉积于组件构造21上方用以做为蚀刻终止层的氮化硅23厚度则维持在1170埃的水准。而以相同的环境条件下进行的薄膜沉积与离子轰击动作达60秒但在同一机台中仍持续进行离子轰击达20秒时，后续进行的化学机械研磨法将仅需耗费150秒，而二氧化硅(SiO2)薄膜的剩余厚度亦为76埃，均匀度((最大值一最小值)/平均值)％)则为199％，沉积于组件构造21上方用以做为蚀刻终止层的氮化硅23厚度则维持在1164埃的水准。
由上述说明可知，本发明确实可以改善现有手段所造成三角形状尖峰构造的过大高度差，而能进一步节省后续进行化学机械研磨法所需时间，且不影响其它的组件特性，进而解决现有技术手段的缺点而达成发展本发明的主要目的。

Claims (8)

1.一种薄膜沉积法，应用于一集成电路工艺中，其特征在于，包括下列步骤：
提供一基板，所述基板上已具有组件构造而使地势高低起伏；
于上述基板上形成一薄膜，并于所述薄膜形成之际进行一离子轰击，该离子轰击是以提供偏压波频使等离子体中的离子加速撞击该薄膜的方式完成，以增进所述薄膜的填洞能力；以及
停止上述薄膜的形成后，再持续所述离子轰击，以改善所述薄膜的平坦程度。
2.如权利要求1所述的薄膜沉积法，其特征在于，形成所述薄膜的方式是采用化学气相沉积法完成。
3.如权利要求2所述的薄膜沉积法，其特征在于，所述薄膜为一二氧化硅层。
4.如权利要求1所述的薄膜沉积法，其特征在于，所述离子是选自于氩离子、氦离子或氧离子。
5.一种薄膜沉积与平坦化工艺，应用于一集成电路工艺中，其特征在于，包括下列步骤：
提供一基板，所述基板上已具有组件构造而使地势高低起伏；
于上述基板上形成一薄膜，并于所述薄膜形成之际进行一离子轰击，该离子轰击是以提供偏压波频使等离子体中的离子加速撞击该薄膜的方式完成，以增进所述薄膜的填洞能力；
停止上述薄膜的形成后，再持续所述离子轰击，以改善所述薄膜的平坦程度；以及
对所述薄膜进行一化学机械研磨法，用以完成所述薄膜表面的平坦化。
6.如权利要求5所述的薄膜沉积与平坦化工艺，其特征在于，形成所述薄膜的方式是采用一化学气相沉积法完成。
7.如权利要求6所述的薄膜沉积与平坦化工艺，其特征在于，所述薄膜为一二氧化硅层。
8.如权利要求5所述的薄膜沉积与平坦化工艺，其特征在于，所述离于是选自于氩离子、氦离子或氧离于。
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