JP5957788B2 - 単結晶性ビームを伴う一体型半導体デバイスの製造方法、構造、および設計構造 - Google Patents

単結晶性ビームを伴う一体型半導体デバイスの製造方法、構造、および設計構造 Download PDF

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Description

本発明は半導体構造および製造方法に関し、より詳細には、ＣＭＯＳプロセスと一体化されたバルク音響波フィルタあるいはバルク音響共振器またはその両方の製造方法、および設計構造に関する。
バルク音響波（ＢＡＷ）フィルタおよびバルク音響共振器（ＢＡＲ）は、それらの性能の利点が広く知られており、現在の最先端の移動デバイスおよびシステムの設計で使用されている。しかしながら、製造の複雑さにより、バルク音響波（ＢＡＷ）フィルタおよびバルク音響共振器（ＢＡＲ）はスタンドアロン型デバイスとして製作される。すなわち、バルク音響波（ＢＡＷ）フィルタおよびバルク音響共振器（ＢＡＲ）は、他のＣＭＯＳ、ＢｉＣＭＯＳ、ＳｉＧｅ ＨＢＴ、あるいは受動デバイス、またはそれらすべてと一体化された構造として提供されないため、製造コストはより高くなり、製作プロセスは増加してしまう。
したがって、当分野では、前述の欠点および制限を克服することが求められている。
本発明の第１の態様では、方法は、絶縁体上のシリコン層から単結晶性ビーム（ｂｅａｍ）を形成することを含む。方法は、単結晶性ビームを覆って絶縁体材料のコーティングを提供することをさらに含む。方法は、絶縁体の下にあるウェハを露出している絶縁体材料を介してバイアを形成することをさらに含む。絶縁体材料は、単結晶性ビームを覆って残る。方法は、バイア内および絶縁体材料を覆って、犠牲材料を提供することをさらに含む。方法は、犠牲材料上に蓋を提供することをさらに含む。方法は、単結晶性ビームの上に上部キャビティを形成し、単結晶性ビームの下のウェハ内に下部キャビティを形成するために、蓋を介して、犠牲材料および単結晶性ビームの下のウェハの一部を放出（ｖｅｎｔ）することをさらに含む。
本発明の他の態様では、方法は、ＳＯＩ基板の単結晶性シリコン層から単結晶性ビームを形成することを含む。方法は、キャビティ形成中に絶縁体材料で単結晶性ビームを保護することをさらに含む。キャビティ形成は、上部キャビティおよび下部キャビティを、それぞれ単結晶性ビームの上および下に形成することを含む。上部キャビティは、単結晶性ビームの露出部分をコーティングおよび保護する、絶縁体材料を覆って形成された犠牲層をエッチングすることによって、ＳＯＩ基板のＢＯＸ層の上に形成される。下部キャビティは、上部キャビティと下部キャビティとの間に形成された接続バイアを介して、バルク基板の一部をエッチングすることによって、ＢＯＸ層の下に形成される。接続バイアは、単結晶性ビームの露出部分をコーティングおよび保護する、絶縁体材料で裏打ちされている。
本発明のさらに他の態様では、構造は、シリコン・オン・インシュレータ（ＳＯＩ）基板のシリコン層から形成された単結晶性ビームを備える。構造は、単結晶性ビームをコーティングする絶縁体材料をさらに備える。構造は、絶縁体材料の一部を覆って、単結晶性ビームの上に形成された上部キャビティをさらに備える。構造は、単結晶性ビームおよびＳＯＩ基板のＢＯＸ層の下の、ＳＯＩ基板のバルク基板内に形成された下部キャビティをさらに備える。構造は、上部キャビティを下部キャビティに接続する接続バイアをさらに備え、接続バイアは絶縁体材料でコーティングされている。構造は、単結晶性ビームと電気的に接続されている、バルク音響波（ＢＡＷ）フィルタまたはバルク音響共振器（ＢＡＲ）をさらに備える。
本発明の他の態様では、集積回路の設計、製造、または試験のために機械読み取り可能記憶媒体内に符号化／イメージ化され保管された設計構造が提供される。設計構造は、本発明の構造を備える。他の実施形態では、機械読み取り可能データ記憶媒体上で符号化されたハードウェア記述言語（ＨＤＬ）設計構造は、コンピュータ支援設計システム内で処理された場合、本発明の構造を備える半導体構造の機械実行可能表現を生成する、要素を備える。さらに他の実施形態では、コンピュータ支援設計システム内に、半導体構造の機能設計モデルを生成するための方法が提供される。方法は、半導体構造の構造要素の機能表現を生成することを含む。
より具体的に言えば、本発明の実施形態において、集積回路の設計、製造、またはシミュレーションで使用される機械による読み取りが可能な設計構造が提供される。設計構造は、シリコン・オン・インシュレータ（ＳＯＩ）基板のシリコン層から形成された単結晶性ビーム、単結晶性ビームをコーティングする絶縁体材料、絶縁体材料の一部を覆って単結晶性ビームの上に形成された上部キャビティ、単結晶性ビームおよびＳＯＩ基板のＢＯＸ層の下の、ＳＯＩ基板のバルク基板内に形成された下部キャビティ、上部キャビティを下部キャビティに接続する、絶縁体材料でコーティングされた接続バイア、および、単結晶性ビーム上のバルク音響波（ＢＡＷ）フィルタまたはバルク音響共振器（ＢＡＲ）を備える。
本発明は、示された複数の図面を参照しながら、本発明の例示の実施形態の非限定的な例として、以下の詳細な説明において説明される。
本発明の態様に従った、開始構造を示す図である。 本発明の態様に従った、処理ステップおよび関係構造を示す図である。 本発明の態様に従った、処理ステップおよび関係構造を示す図である。 本発明の態様に従った、処理ステップおよび関係構造を示す図である。 本発明の態様に従った、処理ステップおよび関係構造を示す図である。 本発明の態様に従った、処理ステップおよび関係構造を示す図である。 本発明の態様に従った、処理ステップおよび関係構造を示す図である。 本発明の態様に従った、処理ステップおよび関係構造を示す図である。 本発明の態様に従った、処理ステップおよび関係構造を示す図である。 本発明の態様に従った、処理ステップおよび関係構造を示す図である。 本発明の態様に従った、処理ステップおよび関係構造を示す図である。 本発明の態様に従った、処理ステップおよび関係構造を示す図である。 本発明の態様に従った、処理ステップおよび関係構造を示す図である。 本発明の態様に従った、処理ステップおよび関係構造を示す図である。 図１４の線Ａ〜Ａに沿った、本発明に従った構造の上面図を示す図である。 本発明の態様に従った、構造の上面図を示す図である。 半導体の設計、製造、あるいは試験またはそれらすべてで使用される、設計プロセスを示すフロー図である。
本発明は、半導体構造および製造方法に関し、より詳細には、ＣＭＯＳデバイス（およびプロセス）と一体化されたバルク音響波フィルタあるいはバルク音響共振器またはその両方の製造方法、および設計構造に関する。より具体的に言えば、本発明は、たとえば上部キャビティおよび下部キャビティによって囲まれたフィルタなどの、ＣＭＯＳ構造と一体化されたバルク音響波（ＢＡＷ）フィルタまたはバルク音響共振器（ＢＡＲ）を対象とする。実施形態において、フィルタは、シリコン・オン・インシュレータ（ＳＯＩ）ウェハのアクティブ・シリコン層の一部であるか、またはＢＵＬＫ（バルク）シリコン・ウェハ実装で使用される、単結晶性シリコンから形成される。また実施形態において、下部キャビティおよび上部キャビティは単一放出ステップで形成され、下部キャビティは、フィルタ・ビームの下のウェハそれ自体の中に形成される。上部キャビティは、堆積シリコン・プロセスを使用して上部シリコン層内に形成される。実施形態において、フィルタ・ビームおよび他のデバイスの表面は、放出中のシリコンのエッチングを避けるために、一体化プロセスを介して薄膜（たとえば酸化物）でコーティングすることができる。
より具体的に言えば、実施形態において、本発明は、フィルタ・ビーム構造の下部キャビティを形成するために、ＳＯＩ基板のハンドル・ウェハを使用して製作された音響共振器を備える。フィルタ・ビーム構造は、ＳＯＩウェハ内のデバイス・シリコンならびに堆積シリコン上部キャビティを使用して、結晶性シリコンから形成される。フィルタ・ビームの表面は、キャビティの放出中のＳＯＩシリコンのエッチングを避けるため、あるいは、フィルタ同調周波数または他の電気的パラメータ変動性を低減させるために、一体化方法を介して薄層酸化物でコーティングすることができる。
図１は、本発明の態様に従った開始構造を示す。より具体的に言えば、図１は、半導体基板またはウェハ５を示す。実施形態において、ウェハ５は、ＢＵＬＫシリコンまたはシリコン・オン・インシュレータ（ＳＯＩ）実装を備えることができる。いずれかの実装において、ウェハ５は、ウェハ５の上部に形成された絶縁層１２を伴う、単結晶性アクティブ半導体層１４（たとえばアクティブ・シリコン）を備える。絶縁体層１２（ＳＯＩ実装ではＢＯＸとも呼ばれる）は、ハンドル・ウェハ（バルク基板）１０上に形成される。実施形態において、単結晶性アクティブ半導体層１４は約０．１から５ミクロンの厚さを有することが可能であり、絶縁体層１２は約０．１から５ミクロンの厚さを有することが可能であるが、本発明によって他の寸法も企図される。
ＳＯＩウェハまたはＢＵＬＫ実装の構成材料は、半導体デバイスの所望な最終用途適用例に基づいて選択可能である。たとえば絶縁層１２、たとえばＢＯＸは、ＳｉＯ２などの酸化物で構成可能である。さらに単結晶性アクティブ半導体層１４は、たとえばＳｉ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣなどの、様々な半導体材料からなることが可能である。ＳＯＩウェハ５は、当業者に良く知られた技法を使用して製作可能である。たとえばＳＯＩウェハ５は、酸素注入（たとえばＳＩＭＯＸ）、ウェハ接合などを含むがこれらに限定されない、従来のプロセスによって形成可能である。
図２は、本発明の態様に従った、追加の処理ステップおよび結果構造を示す。たとえば図２は、（ＣＭＯＳプロセスにおいてバルク音響波（ＢＡＷ）フィルタまたはバルク音響共振器（ＢＡＲ）と一体化された）デバイス１６およびシリコン・ビーム（ｂｅａｍ、梁）１８の形成を示す。実施形態において、デバイス１６およびシリコン・ビーム１８は、単結晶性アクティブ半導体層１４から形成される。実施形態において、デバイス１６およびビーム１８は、従来のリソグラフィ、エッチング、および堆積プロセスを使用して形成されるため、本明細書では詳細な説明は不要である。実施形態において、デバイス１６は、たとえば、単結晶性シリコン層１４内で形成される、ＣＭＯＳ、ＢｉＣＭＯＳ、ＤＲＡＭ、ＦＬＡＳＨメモリ、または受動デバイスとすることができる。デバイス１６およびビーム１８は、たとえばエッチングと、それに続く、当分野で知られたようなウェハを平坦化するための化学機械研磨ステップによって形成されたトレンチ内の酸化物などの、アクティブ・シリコン層１４のエッチングおよび絶縁材料の堆積によって形成された、浅いトレンチ分離（ＳＴＩ）構造２０によって分離される。
図３は、本発明の態様に従った、追加の処理ステップおよび関係構造を示す。より具体的に言えば、図３において絶縁体層２２は、デバイス１６、ビーム１８、およびＳＴＩ構造２０を覆って形成される。実施形態において、絶縁体層２２は酸化物材料である。酸化物材料は、たとえば化学気相堆積（ＣＶＤ）プロセスまたは熱酸化物堆積プロセスを使用して、デバイス１６、ビーム１８、およびＳＴＩ構造２０上に堆積することができる。実施形態において、絶縁体層２２は約１ミクロンの厚さを有するが、本発明によって他の寸法も企図される。絶縁体層２２がシリコン層１４の熱酸化によって形成される場合、シリコン層１４は、これを完全に二酸化シリコンに変化させないような充分な厚さでなければならない。一実施形態例では、シリコン層１４は製作時には３ミクロン厚さであり、熱酸化絶縁体層２２は０．１ミクロン厚さである。
音響波デバイスは、金属−圧電フィルム（ＰＺＴ）−金属プロセス、または金属−ＰＺＴプロセスのいずれかで製作可能である。金属−ＰＺＴ−金属の実施形態の場合、音響波は２枚の金属板の間で垂直に励起される。金属−ＰＺＴの実施形態の場合、音響波は金属内のコームフィンガ（comb-finger）構造間で水平に励起される。図４および図５では、垂直（図４）および水平（図５）のバルク音響波フィルタの簡略上面図が示されている。図４は、垂直音響波フィルタ用の図６内の層２４（下部金属）および層２８（上部金属）の簡略上面図レイアウトを示す。図５は、水平音響波フィルタ構造の簡略上面図を示し、フィルタの形成には層２８のみが使用され、層２４は省略するか、または接地板などの他の目的に使用することが可能である。以下の考察は、金属−ＰＺＴ−金属の実施形態に限定されているが、いずれの実施形態も考察の目的で適用可能である。
図６では、金属層２４が絶縁体層２２上に形成される。圧電変換器（ＰＺＴ）フィルム２６が金属層２４上に形成される。ＰＺＴフィルム２６は、たとえば窒化アルミニウムまたは他の知られたＰＺＴ材料とすることができる。ＰＺＴフィルム２６は、音響波の生成あるいは感知またはその両方に使用することができる。このようにして、ＰＺＴフィルム２６は、たとえば（以下で説明するように）上部キャビティおよび下部キャビティによって囲まれたフィルタなどの、ＣＭＯＳプロセス／構造でバルク音響波（ＢＡＷ）フィルタまたはバルク音響共振器（ＢＡＲ）を一体化するために使用可能である。金属層２８はＰＺＴフィルム２６上に形成される。実施形態において、たとえば金属層２４、２８は、たとえばチタン、窒化チタン、タングステン、モリブデン・アルミニウム、アルミニウム銅、および当業者に知られた同様のタイプの材料のうちの１つまたは複数を含む、任意の導体材料とすることができる。実施形態において、金属層２４、２８およびＰＺＴフィルム２６は、従来の堆積プロセスを使用して堆積される。実施形態において、導体層２４および２８は同じ厚みおよび材料を採用可能である。
図６でさらに示されるように、金属層２４、２８およびＰＺＴフィルム２６は、従来のフォトリソグラフィおよびエッチング技法を使用してパターニングされる。たとえば、金属層２８上にレジストを堆積することが可能であり、次にこれを露光させてパターン（開口）を形成する。次に、たとえば反応性イオン・エッチング（ＲＩＥ）プロセスなどの従来のエッチング化学を使用し、開口を介して金属層２４、２８およびＰＺＴフィルム２６をエッチングすることができる。実施形態において、金属層２４、２８およびＰＺＴフィルム２６は、少なくともビーム１８の、および、実施形態では１つまたは複数のデバイス１６の上に、たとえばビーム１８と整列して残ることになる。その後、たとえば従来のアッシング・プロセスなどの、従来のストリッピング・プロセスを使用して、レジストを除去することができる。
図７〜図１０は、本発明の態様に従った、追加の処理ステップおよび関係構造を示す。より具体的に言えば、図７は、絶縁体材料３２、たとえば酸化物の堆積を示す。実施形態において、絶縁体材料３２は、たとえば高密度プラズマまたはプラズマ・エンハンスト高密度プラズマ・プロセス、原子層堆積（ＡＬＤ）、あるいは液相化学気相堆積（ＣＶＤ）プロセスを用いて堆積された、酸化物材料とすることができる。実施形態において、酸化物の堆積によりギャップ・フィル（gap fill）が改良される。図７に示されるように、絶縁体材料３２は、開口３１内に、ならびに露出していた層２６、２４、および２８を覆って、堆積される。
図８では、絶縁体材料３２はオプションで、逆マスクおよびＲＩＥプロセスを使用してパターニングされる。たとえば逆エッチ（逆ダマシン・プロセス）は、開口を形成するためにパターニングされる絶縁体材料３２上にレジストを堆積することによって実行される。実施形態において、レジスト縁部は、たとえばデバイス１６あるいはビーム１８またはその両方の縁部と重なり合う。すなわちレジストは、デバイス１６およびビーム１８をわずかにマスクすることになる。次に絶縁体材料３２に、デバイス１６あるいはビーム１８またはその両方を覆う開口またはパターン３３を形成するために、エッチング・プロセスが施されることになる。
図９では、絶縁体材料３２に、オプションの酸化物堆積プロセスと共に化学機械研磨（ＣＭＰ）が施される。図１０では、キャビティ・バイア３４ａおよび３４ｂがウェハ１０に対して構造内に形成される。より具体的に言えば、キャビティ・バイア３４ａ、３４ｂは、絶縁体材料３２および絶縁体材料１２を介して形成される、ウェハ１０の露出部分である。実施形態において、バイア３４はトレンチと一致（整列）し、その側壁上に絶縁体材料３２を有するため、絶縁体材料３２がビーム１８およびその構成層の露出部分を保護（コーティング）することになる。これにより、後続のキャビティ形成中に、ビーム１８およびその構成層が保護されることになる。したがって、キャビティ・バイア３４ａ、３４ｂは、（上部キャビティのシリコン堆積前に）ビーム縁部をコーティングする同じ絶縁体材料（酸化物）３２内で、コーティングされたままである。
より具体的に言えば、絶縁体材料３２は、シリコン・ビーム１８、金属層２４、２８、およびＰＺＴフィルム２６上に、ならびにデバイス１６を覆って残る。さらにより具体的に言えば、実施形態において、絶縁体材料３２は、たとえばＰＺＴフィルム２６との犠牲シリコン反応を防ぐために、ビームのすべての露出表面上、ならびにビーム構造のいずれかの露出表面上に残る。実施形態において、絶縁体材料３２は、フィルタの上にキャビティを形成するために使用される犠牲シリコン材料とのＡＩＮ反応を防ぐ。絶縁体材料３２は、後続のシリコン・キャビティ放出エッチング・プロセス中に、シリコン・ビーム１８が放出または除去されるのも防ぐ。実施形態において、キャビティ・バイア３４ａは約５ミクロン幅のバイアであり、後続のキャビティ形成処理ステップにおいて、上部キャビティを下部キャビティに接続することになる。
図１１では、ウェハ表面は、１００：１フッ化水素酸エッチなどの、ネイティブ二酸化シリコン・クリーニングおよび水素パッシベーション・ステップと、それに続く、金属層２８の上を含む、バイア３４ａおよび３４ｂ内ならびに絶縁体材料３２上の、犠牲材料堆積３６に対して露出される。次に、犠牲材料３６は、当分野で知られているようにパターニングおよびエッチングされる。たとえば犠牲材料３６にシリコンが使用される場合、フォトレジストでパターニングされ、シリコンはＳＦ６ベース化学を使用してＲＩＥエッチングされ、フォトレジストは酸素プラズマ内で除去されることになる。実施形態において、犠牲材料３６は、たとえば化学気相堆積（ＣＶＤ）または物理気相堆積（ＰＶＤ）などの任意の従来の堆積プロセスを使用して堆積可能な、犠牲シリコン材料である。実施形態において、犠牲シリコン材料３６は上部キャビティ・シリコンである。実施形態において、犠牲シリコン材料３６は、開口（キャビティ）３４ａおよび３４ｂ内の酸化ボイドまたはシーム（ｓｅａｍ、すじ）なしで堆積される。酸化ボイドは、開口を覆って形成されたシリコン内のシームまたはキーホールまたはピンチオフ開口であり、シームまたはキーホールの側部は二酸化シリコンでコーティングされ、後続のシリコン放出ステップ中に放出または除去されず、キャビティ内部に残余をのこすことになる。別の方法として、犠牲材料は、当分野で知られるように、トポグラフィを覆っていずれのボイドまたはキーホールもなしに堆積される。シリコンの代わりに、ゲルマニウム（Ｇｅ）などの放出可能な他の材料が使用可能である。
図１２では、犠牲材料３６を覆って蓋材料３８が形成される。実施形態において、蓋材料は二酸化シリコンであり、ＣＭＰを使用して平坦化される。蓋材料３８内に放出ホール４０が形成され、たとえば犠牲シリコン材料などの犠牲材料３６の一部を露出する。蓋材料３８内には、複数の放出ホール４０が形成可能であることを理解されたい。放出ホール４０は、従来のリソグラフィおよびエッチング・プロセスを使用して形成可能である。放出ホール４０の幅および高さは、放出ホールをピンチオフするためのシリコン放出後に堆積されるべき材料の量を決定する。一般に、放出ホール４０をピンチオフするために堆積されるべき材料の量は、放出幅が減少するにつれて、および、放出ホールの高さ対幅の比である放出ホールのアスペクト比が増加するにつれて減少する。実施形態において、たとえば放出ホール４０は高さ約３μｍおよび幅１μｍであるが、本発明によって他の寸法も企図される。実施形態において、ピンチオフに必要な後続の材料の量を最小限にするために、放出ホール４０は円形またはほぼ円形とすることができる。
図１３に示されるように、放出ホール４０は、単一の放出プロセスで上部キャビティ４２ａおよび下部キャビティ４２ｂを形成するために使用される。より具体的に言えば、放出ホール４０は、ビーム構造４４（たとえば（酸化フィルムを伴う）層１８、２２、２４、２６、および２８）の下方に、犠牲シリコン材料３６およびウェハ材料１０を放出（たとえばエッチング）するためのアクセスを提供する。実施形態において、露出されたシリコンまたは他の上部キャビティ３６材料は、放出ホール４０を介してＸｅＦ２エッチング液を使用するフッ化水素酸クリーニングおよびそれに続くシリコン放出またはエッチングを使用して、ネイティブ酸化物のクリーニングおよび水素パッシベーションが実行され、それによって、露出されたシリコン材料をすべてストリップすることになる。酸化物材料３２は、放出プロセス中に、ビーム構造４４およびその構成層（たとえば層１８、２２、２４、２６、および２８）を保護するために使用可能である。実施形態において、酸化物材料は約１００ｎｍとすることが可能であり、窒化アルミニウムＰＺＴフィルム、あるいは、ＰＺＴフィルム２６に接触しているモリブデンまたは他の材料、またはその両方との、シリコン反応を防ぐために、ビーム構造４４を覆っている。
実施形態において、放出が、ビーム構造４４を囲む上部キャビティ４２ａおよび下部キャビティ４２ｂを形成することになる。すなわち上部キャビティ４２ａは、ＢＯＸまたは絶縁体層１２（犠牲シリコン材料３６の除去によって形成される）の上、および、ＢＯＸまたは絶縁体層１２（基板材料１０の一部の除去によって形成される）の下に、配置される。上部キャビティ４２ａおよび下部キャビティ４２ｂは約２μｍとすることが可能であるが、本発明によって他の寸法も企図される。実施形態において、ビーム構造４４は、酸化物材料によって囲まれた単結晶性シリコン・ビーム１８を含む。実施形態において、構造、および特に露出された犠牲シリコン材料３６は、ネイティブ酸化物を除去するための放出の前に、ＨＦ溶液でクリーニングすることができる。
さらに図１３に示されるように、放出ホールは、誘電体または金属などの材料４６で密封することができる。これにより、上部キャビティ４２ａおよび下部キャビティ４２ｂに対して気密シールが提供される。たとえば、材料４６を覆って気密シールを提供するために、５００ｎｍのＰＥＣＶＤ窒化シリコン・フィルムまたは知られた他のフィルムなどの気密シールを提供するために、オプション層４８を堆積することも可能である。
図１４は、本発明の態様に従った、ライン・プロセスの後部を示す。より具体的に言えば、図１４は、デバイス１６と接触して形成されるバイア４８を示す。実施形態において、バイア４８は、絶縁体材料３８内にトレンチをエッチングすることによって形成可能である。実施形態において、トレンチは、放出ホール４０と同時に形成可能である。その後、トレンチは、当分野で知られるような、たとえば薄いＴｉＮ、続いて厚いタングステンなどの、金属で充填される。ワイヤ５０は、従来のワイヤ形成プロセスを使用して、バイア４８と接触して形成される。ワイヤ５０は、たとえば、ダマシン銅または減エッチ（subtractive-etch）・アルミニウム銅プロセスを使用して形成することができる。最終バイア５２は、蓋材料３８上に堆積された、上部絶縁体層５４内に形成可能である。最終バイア５２は、任意の従来のフォトリソグラフィおよびエッチング・プロセスを使用して形成可能である。最終バイア５２は、ワイヤボンドまたははんだバンプ処理のために提供可能である。
図１５は、図１４の線Ａ〜Ａに沿った、図１４に対応する本発明に従った構造の上面図を示す。より具体的に言えば、図１５は、線Ａ〜Ａに沿った上からの図１４の構造の断面図を示す。この上面図は、金属層上に、より具体的に言えば酸化物材料３２を覆ってＰＺＴフィルム２６が形成された、ビーム構造４４を示す。実施形態において、酸化物材料３２は、窒化アルミニウムＰＺＴフィルム、あるいは、ＰＺＴフィルム２６に接触しているモリブデンまたは他の材料、またはその両方との、シリコン反応を防ぐために、ビーム構造４４を覆っている。また、この上面図に示されるように、下部キャビティ４２ｂは、放出ステップ中にビーム構造４４下に形成される。実施形態において、放出バイア４０ａは、下部キャビティ４２ｂを形成するために、放出中に下部キャビティ４２ｂと上部キャビティ４２ａ（図示せず）との間に形成される。
図１６は、本発明の態様に従った構造の上面図を示す。この構造では、キャビティ５０は、下部キャビティ４２ｂの形成を支援するためにビーム４４を通じて形成される。より具体的に言えば、キャビティ５０は、従来のエッチング・プロセスを介しビーム４４を通じて形成される。次にキャビティは、たとえば本発明の他の構造をコーティングする酸化物材料３２などの絶縁体材料で裏打ちされる。本明細書ですでに説明されたように、酸化物材料３２は、たとえば放出プロセス中に、窒化アルミニウムＰＺＴフィルム、あるいは、ＰＺＴフィルム２６に接触しているモリブデンまたは他の材料、またはその両方との、シリコン反応を防ぐことになる。
プロセス・フローにおいて、キャビティ５０は、たとえば図７〜図１０の形成プロセス中に、ビーム構造４４の形成後に形成可能である。たとえばバイアまたはトレンチをビーム構造内に形成し、その後、（たとえば図７〜図９で説明されたものと同様の）酸化物材料で充填することが可能である。その後キャビティ５０は、たとえば図１０のプロセス中に、酸化物材料内に形成可能である。その後、シリコン材料は、図１１のプロセス中に、（そのときに酸化物材料で裏打ちされた）キャビティ５０内に堆積可能であり、その後、本明細書で説明された後続の放出プロセス中に放出されることになる。
図１７は、半導体の設計、製造、あるいは試験、またはそれらすべてで使用される設計プロセスのフロー図である。図１７は、たとえば、半導体ＩＣ論理の設計、シミュレーション、試験、レイアウト、および製造で使用される、例示の設計フロー９００のブロック図を示す。設計フロー９００は、上記で説明され、図１〜図３、図４、図５、図６、図７〜図１０、および図１１〜図１６に示された、設計の構造あるいはデバイスまたはその両方の論理的またはそうでなければ機能的に等価の表現を生成するために、設計の構造またはデバイスを処理するためのプロセス、機械、あるいはメカニズムを含む。設計フロー９００によって処理あるいは生成またはその両方が実行される設計構造は、データ処理システム上で実行されるかまたはその他の方法で処理された場合、ハードウェア構成要素、回路、デバイス、またはシステムの論理的、構造的、機械的、またはその他の方法で機能的に等価の表現を生成する、データあるいは命令またはその両方を含むために、機械読み取り可能伝送または記憶媒体上に符号化／イメージ化して保管することができる。機械は、回路、構成要素、デバイス、またはシステムの設計、製造、またはシミュレーションなどの、ＩＣ設計プロセスで使用される、任意の機械を含むが、これらに限定されない。たとえば機械は、リソグラフィ機械、マスクを生成するための機械あるいは機器またはその両方（たとえばｅビーム・ライタ）、設計構造をシミュレートするためのコンピュータまたは機器、製造または試験プロセスで使用される任意の装置、あるいは、設計構造の機能的に等価の表現を任意の媒体内にプログラミングするための任意の機械（たとえばプログラマブル・ゲート・アレイをプログラミングするための機械）を、含むことができる。
設計フロー９００は、設計されている表現のタイプに応じて変更可能である。たとえば、特定用途向けＩＣ（ＡＳＩＣ）を構築するための設計フロー９００は、標準構成要素を設計するための設計フロー９００、あるいは、設計をプログラマブル・アレイ、たとえば、Ａｌｔｅｒａ（Ｒ）Ｉｎｃ．またはＸｉｌｉｎｘ（Ｒ）Ｉｎｃ．によって提供されるプログラマブル・ゲート・アレイ（ＰＧＡ）またはフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）にインスタンス化するための設計フロー９００とは、異なる可能性がある。
図１７は、好ましくは設計プロセス９１０によって処理される設計構造９２０の入力を含む、複数のこうした設計構造を示す。設計構造９２０は、ハードウェア・デバイスの論理的に等価の機能表現を生成するために設計プロセス９１０によって生成および処理される、論理シミュレーション設計構造とすることができる。設計構造９２０は、設計プロセス９１０によって処理された場合、ハードウェア・デバイスの物理構造の機能表現を生成する、データあるいはプログラム命令またはその両方を含むことも可能であるか、または別法として含むことが可能である。機能あるいは構造またはその両方のいずれの設計機能を表現するのかにかかわらず、設計構造９２０は、中心開発者／設計者によって実装されるような電子コンピュータ支援設計（ＥＣＡＤ）を使用して生成することができる。機械読み取り可能なデータ伝送、ゲート・アレイ、または記憶媒体上で符号化される場合、設計構造９２０は、図１〜図３、図４、図５、図６、図７〜図１０、および図１１〜図１６に示されるような、電子構成要素、回路、電子または論理モジュール、装置、デバイス、あるいはシステムを、シミュレートするかまたは別の方法で機能的に表現するために、設計プロセス９１０内で、１つまたは複数のハードウェアあるいはソフトウェアまたはその両方のモジュールによって、アクセスおよび処理されることが可能である。したがって、設計構造９２０は、設計またはシミュレーション・データ処理システムによって処理された場合、回路または他のレベルのハードウェア論理設計をシミュレートするかまたは別の方法で表現する、人間あるいは機械またはその両方が読み取り可能なソース・コード、コンパイル済み構造、およびコンピュータ実行可能コード構造を含む、ファイルまたは他のデータ構造を含むことができる。こうしたデータ構造は、ＶｅｒｉｌｏｇおよびＶＨＤＬなどの低水準ＨＤＬ設計言語、あるいはＣまたはＣ＋＋などの高水準設計言語、またはその両方に、準拠するかあるいは適合する、またはその両方の、ハードウェア記述言語（ＨＤＬ）設計エンティティまたは他のデータ構造を含むことができる。
設計プロセス９１０は、設計構造９２０などの設計構造を含むことが可能なネットリスト９８０を生成するために、図１〜図３、図４、図５、図６、図７〜図１０、および図１１〜図１６に示される構成要素、回路、デバイス、または論理構造と機能的に等価な設計／シミュレーションを統合、変換、またはその他の方法で処理するための、ハードウェアあるいはソフトウェアまたはその両方のモジュールを、好ましくは採用し、組み込んでいる。ネットリスト９８０は、たとえば、集積回路設計内の他の要素および回路への接続を記述する、ワイヤ、個別構成要素、論理ゲート、制御回路、Ｉ／Ｏデバイス、モデルなどのリストを表す、コンパイルまたはその他の方法で処理されたデータ構造を含むことができる。ネットリスト９８０は、デバイスに関する設計仕様およびパラメータに応じてネットリスト９８０が１回または複数回再統合される、反復プロセスを使用して統合することができる。本明細書で説明される他の設計構造タイプの場合、ネットリスト９８０は、機械読み取り可能データ記憶媒体上に記録するか、またはプログラマブル・ゲート・アレイ内にプログラミングすることができる。媒体は、磁気または光ディスク・ドライブ、プログラマブル・ゲート・アレイ、コンパクト・フラッシュ、または他のフラッシュ・メモリなどの、不揮発性記憶媒体とすることができる。加えて、または別の方法では、媒体は、データ・パケットをインターネットまたは他のネットワーキング好適手段を介して伝送し、中間で記憶することが可能な、システムまたはキャッシュ・メモリ、バッファ・スペース、あるいは、電気的または光学的に伝導性のあるデバイスおよび材料とすることができる。
設計プロセス９１０は、ネットリスト９８０を含む様々な入力データ構造タイプを処理するための、ハードウェアおよびソフトウェアのモジュールを含むことができる。こうしたデータ構造タイプは、たとえばライブラリ要素９３０内に常駐可能であり、所与の製造技術（たとえば、異なる技術ノード、３２ｎｍ、４５ｎｍ、９０ｎｍなど）に関するモデル、レイアウト、および記号表現を含む、一般的に使用される要素、回路、およびデバイスのセットを含むことができる。データ構造タイプは、設計仕様９４０、特徴付けデータ９５０、検証データ９６０、設計規則９７０、ならびに、入力試験パターン、出力試験結果、および他の試験情報を含むことが可能な試験データ・ファイル９８５を、さらに含むことができる。設計プロセス９１０は、たとえば、鋳造、成形、およびダイ・プレス形成などの動作に関する、応力解析、熱解析、機械イベント・シミュレーション、プロセス・シミュレーションなどの標準機械設計プロセスを、さらに含むことができる。機械設計の当業者であれば、本発明の範囲および趣旨を逸脱することのない、設計プロセス９１０で使用される可能な機械設計のツールおよびアプリケーションの範囲を理解されよう。設計プロセス９１０は、タイミング解析、検証、設計規則チェック、配置およびルーティング動作などの、標準回路設計プロセスを実行するためのモジュールも、含むことができる。
設計プロセス９１０は、第２の設計構造９９０を生成するために、任意の追加の機械的設計またはデータ（適用可能な場合）と共に、示された支援データ構造の一部またはすべてと共に設計構造９２０を処理するために、ＨＤＬコンパイラおよびシミュレーション・モデル構築ツールなどの、論理および物理設計ツールを採用および組み込む。
設計構造９９０は、機械的デバイスおよび構造のデータの交換に使用されるデータ形式（たとえば、ＩＧＥＳ、ＤＸＦ、Ｐａｒａｓｏｌｉｄ ＸＴ、ＪＴ、ＤＲＧ、あるいは、こうした機械的設計構造を記憶またはレンダリングするための任意の他の好適な形式で記憶された情報）で、記憶媒体またはプログラマブル・ゲート・アレイ上に常駐する。設計構造９２０と同様に、設計構造９９０は、好ましくは、伝送またはデータ記憶媒体上に常駐し、ＥＣＡＤシステムによって処理された場合、図１〜図３、図４、図５、図６、図７〜図１０、および図１１〜図１６に示される本発明の実施形態のうちの１つまたは複数の論理的またはその他の方法で機能的に等価の形を生成する、１つまたは複数のファイル、データ構造、あるいは、他のコンピュータ符号化データまたは命令を含む。一実施形態において、設計構造９９０は、図１〜図３、図４、図５、図６、図７〜図１０、および図１１〜図１６に示されたデバイスを機能的にシミュレートする、コンパイル済みの実行可能ＨＤＬシミュレーション・モデルを含むことができる。
設計構造９９０は、集積回路のレイアウト・データあるいは記号データ形式またはその両方の交換に使用されるデータ形式（たとえば、ＧＤＳＩＩ（ＧＤＳ２）、ＧＬ１、ＯＡＳＩＳ、マップ・ファイル、または、こうした設計データ構造を記憶するための任意の他の好適な形式で記憶された情報）を、採用することも可能である。設計構造９９０は、たとえば、記号データ、マップ・ファイル、試験データ・ファイル、設計コンテンツ・ファイル、製造データ、レイアウト・パラメータ、ワイヤ、金属のレベル、バイア、形状、製造ラインを介してルーティングするためのデータ、および、上記で説明され、図１〜図３、図４、図５、図６、図７〜図１０、および図１１〜図１６に示されたデバイスまたは構造を生成するために製造業者または他の設計者／開発者によって必要とされる任意の他のデータなどの情報を、含むことができる。設計構造９９０は、その後ステージ９９５へと進み、ここでたとえば設計構造９９０は、テープアウト（tape-out）に進む、製造に公開される、マスク・ハウス（mask house）に公開される、他の設計ハウスに送信される、顧客に返信される、などが実行される。
前述の方法は、集積回路チップの製作で使用される。結果として生じる集積回路チップは、ロー・ウェハ形式で（すなわち、複数の未パッケージ化チップを有する単一のウェハとして）、裸ダイ（bare die）として、またはパッケージ化形式で、製作者による配布が可能である。後者のケースでは、チップは、単一チップ・パッケージ（マザーボードまたは他の高水準キャリアに固定されたリード線を備えるプラスチック・キャリアなど）内、または複数チップ・パッケージ（表面相互接続または埋設相互接続のいずれかまたは両方を有するセラミック・キャリアなど）内に、載置される。いずれの場合でも、チップは、（ａ）マザーボードなどの中間製品または（ｂ）最終製品のいずれかの一部として、他のチップ、個別回路要素、あるいは他の信号処理デバイス、またはそれらすべてと統合される。最終製品は、玩具および他のローエンド・アプリケーションから、ディスプレイ、キーボード、または他の入力デバイスを有する高度なコンピュータ製品までの、集積回路チップ、および中央プロセッサを含む、任意の製品とすることができる。
本発明の様々な実施形態の説明を例示の目的で提示してきたが、これらは、網羅的であるかまたは開示された実施形態に限定されるものとは意図されていない。当業者であれば、説明された実施形態の範囲および趣旨を逸脱することなく、多くの修正および変形が明らかとなろう。本明細書で使用される用語は、実施形態の原理、実際の適用例、または、市場に見られる技術全体にわたる技術的向上を、最も良く説明するため、あるいは、他の当業者が本明細書で開示された実施形態を理解できるようにするために、選択されたものである。当業者であれば、本発明の範囲および趣旨を逸脱することなく、多くの修正および変形が明らかとなろう。適用可能であれば、特許請求の範囲内のすべての手段またはステップならびに機能要素の、対応する構造、材料、動作、および同等物は、具体的に請求されたように、他の請求された要素と組み合わせて機能を実行するための、任意の構造、材料、または動作を含むことが意図される。したがって、本発明は実施形態で表して説明されてきたが、当業者であれば、本発明が修正と共に実践可能であること、ならびに、添付の特許請求の範囲の趣旨および範囲内にあることを、理解されよう。

Claims (25)

  1. 絶縁体上のシリコン層から単結晶性ビームを形成すること、
    前記単結晶性ビームを覆って絶縁体材料のコーティングを提供すること、
    前記絶縁体の下にあるウェハを露出している前記絶縁体材料を介してバイアを形成することであって、前記絶縁体材料が前記単結晶性ビームを覆って残るように、形成すること、
    前記バイア内および前記絶縁体材料を覆うように犠牲材料を提供すること、
    前記犠牲材料上に蓋を提供すること、および、
    前記単結晶性ビームの上に上部キャビティを形成し、前記単結晶性ビームの下の前記ウェハ内に下部キャビティを形成するために、前記蓋を介して、前記犠牲材料および前記単結晶性ビームの下の前記ウェハの一部を放出すること、
    を含む、方法。
  2. １つまたは複数の浅いトレンチ分離構造によって前記単結晶性ビームから分離された、前記シリコン層内の１つまたは複数のデバイスを形成することをさらに含む、請求項１に記載の方法。
  3. 前記１つまたは複数のデバイスのうちの少なくとも１つと電気的に接続された、バルク音響波（ＢＡＷ）フィルタまたはバルク音響共振器（ＢＡＲ）を形成することをさらに含む、請求項２に記載の方法。
  4. 前記単結晶性ビームを形成することが、前記シリコン層を覆う金属の層および圧電材料を形成することをさらに含む、請求項１に記載の方法。
  5. 前記金属層および圧電材料を形成することが、
    前記単結晶性ビーム上に絶縁体層を覆う第１の金属層を堆積すること、
    前記第１の金属層上に前記圧電材料を堆積すること、
    前記圧電材料上に第２の金属層を堆積すること、および、
    前記第１の金属層、前記圧電材料、前記第２の金属層、および前記絶縁体層をパターニングすることを含む、請求項４に記載の方法。
  6. 前記第１の金属層、前記圧電材料、前記第２の金属層、および前記絶縁体層を介して、トレンチを形成することをさらに含み、前記絶縁体材料が、少なくとも前記第１の金属層、前記圧電材料、および前記第２の金属層の露出された部分を覆って形成され、さらに前記トレンチを充填する、請求項５に記載の方法。
  7. 前記絶縁体材料が、高密度プラズマまたはプラズマ・エンハンスト高密度プラズマ・プロセス、あるいは低圧化学気相堆積（ＣＶＤ）プロセスを使用して堆積された酸化物である、請求項１に記載の方法。
  8. 前記絶縁体材料が、前記バイアの形成に先立ち、逆マスクおよびＲＩＥプロセスを使用してパターン化される、請求項１に記載の方法。
  9. 前記絶縁体材料に、前記バイアの形成に先立ち、酸化物堆積プロセスと共に化学機械研磨（ＣＭＰ）が施される、請求項８に記載の方法。
  10. 前記バイアを形成することが、前記バイアの側壁および前記単結晶性ビームの露出部分が前記絶縁体材料内にコーティングされて残るように、前記絶縁体および前記絶縁体材料の一部をエッチングすることを含む、請求項９に記載の方法。
  11. 前記犠牲材料が、前記バイア内および前記絶縁体材料上に堆積されるシリコンである、請求項１に記載の方法。
  12. 前記放出することが、前記蓋内に放出ホールを形成すること、前記露出された犠牲材料のすべてをストリップすることになる、前記放出ホールを介してＸｅＦ２エッチング液を使用して前記犠牲材料をエッチングすること、ならびに、前記上部キャビティおよび前記下部キャビティの形成後に、前記放出ホールを塞ぐことを含む、請求項１に記載の方法。
  13. 前記絶縁体材料が、前記放出中に前記単結晶性ビームを保護する、請求項１２に記載の方法。
  14. 前記上部キャビティおよび前記下部キャビティが単一の放出ステップで形成される、請求項１に記載の方法。
  15. ＳＯＩ基板の単結晶性シリコン層から単結晶性ビームを形成すること、及びキャビティ形成中に絶縁体材料で前記単結晶性ビームを保護することを含む方法であって、
    前記キャビティ形成が、上部キャビティおよび下部キャビティを、それぞれ前記単結晶性ビームの上および下に形成することを含み、
    前記上部キャビティが、前記単結晶性ビームの露出部分をコーティングおよび保護する、前記絶縁体材料を覆って形成された犠牲層をエッチングすることによって、前記ＳＯＩ基板のＢＯＸ層の上に形成され、
    前記下部キャビティが、前記上部キャビティと前記下部キャビティとの間に形成された接続バイアを介して、バルク基板の一部をエッチングすることによって、前記ＢＯＸ層の下に形成され、前記接続バイアが、前記単結晶性ビームの前記露出部分をコーティングおよび保護する前記絶縁体材料で裏打ちされている、方法。
  16. １つまたは複数の浅いトレンチ分離構造によって前記単結晶性ビームから分離された、前記ＳＯＩ基板の前記単結晶性シリコン層内の１つまたは複数のデバイスを形成すること、および、
    前記１つまたは複数のデバイスのうちの少なくとも１つと電気的に接続された、バルク音響波（ＢＡＷ）フィルタまたはバルク音響共振器（ＢＡＲ）を形成すること、
    をさらに含む、請求項１５に記載の方法。
  17. 前記単結晶性ビームを形成することが、前記ＳＯＩ基板の前記単結晶性シリコン層を覆う金属の層および圧電材料を形成することをさらに含み、前記金属層および圧電材料を形成することが、
    前記単結晶性ビーム上に形成された絶縁体層を覆う第１の金属層を堆積すること、
    前記第１の金属層上に前記圧電材料を堆積すること、
    前記圧電材料上に第２の金属層を堆積すること、および、
    前記第１の金属層、前記圧電材料、および前記第２の金属層をパターニングすること、
    を含む、請求項１５に記載の方法。
  18. 前記第１の金属層、前記圧電材料、前記第２の金属層、および前記絶縁体層を介して、トレンチを形成することをさらに含み、前記絶縁体材料が、前記トレンチ内部、ならびに少なくとも前記第１の金属層、前記圧電材料、および前記第２の金属層の露出された部分を覆って形成される、請求項１７に記載の方法。
  19. 前記接続バイアが、前記バルク基板を露出させるために前記絶縁体材料を介して形成され、前記形成の結果、前記バイアの側壁が前記絶縁体材料でコーティングされる、請求項１５に記載の方法。
  20. 前記絶縁体材料が、高密度プラズマまたはプラズマ・エンハンスト高密度プラズマ・プロセス、あるいは低圧化学気相堆積（ＣＶＤ）プロセスを使用して堆積された酸化物である、請求項１５に記載の方法。
  21. シリコン・オン・インシュレータ（ＳＯＩ）基板のシリコン層から形成された単結晶性ビームと、
    前記単結晶性ビームをコーティングする絶縁体材料と、
    前記絶縁体材料の一部を覆って、前記単結晶性ビームの上に形成された上部キャビティと、
    前記単結晶性ビームおよび前記ＳＯＩ基板のＢＯＸ層の下の、前記ＳＯＩ基板のバルク基板内に形成された下部キャビティと、
    前記上部キャビティを前記下部キャビティに接続する接続バイアであって、前記絶縁体材料でコーティングされている、前記接続バイアと、
    前記単結晶性ビーム上のバルク音響波（ＢＡＷ）フィルタまたはバルク音響共振器（ＢＡＲ）と、
    を備える、構造。
  22. 集積回路の設計、製造、またはシミュレーションで使用される機械による読み取りが可能な設計構造であって、
    シリコン・オン・インシュレータ（ＳＯＩ）基板のシリコン層から形成された単結晶性ビームと、
    前記単結晶性ビームをコーティングする絶縁体材料と、
    前記絶縁体材料の一部を覆って前記単結晶性ビームの上に形成された上部キャビティと、
    前記単結晶性ビームおよび前記ＳＯＩ基板のＢＯＸ層の下の、前記ＳＯＩ基板のバルク基板内に形成された下部キャビティと、
    前記上部キャビティを前記下部キャビティに接続する接続バイアであって、前記絶縁体材料でコーティングされている、前記接続バイアと、
    単結晶性ビーム上のバルク音響波（ＢＡＷ）フィルタまたはバルク音響共振器（ＢＡＲ）と、
    を備える、設計構造。
  23. 前記設計構造がネットリストを備える、請求項２２に記載の設計構造。
  24. 前記設計構造が、集積回路のレイアウト・データの交換に使用されるデータ形式として、記憶媒体上に常駐する、請求項２２に記載の設計構造。
  25. 前記設計構造がプログラマブル・ゲート・アレイ内に保管される、請求項２２に記載の設計構造。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9058455B2 (en) * 2012-01-20 2015-06-16 International Business Machines Corporation Backside integration of RF filters for RF front end modules and design structure
US9325294B2 (en) * 2013-03-15 2016-04-26 Resonant Inc. Microwave acoustic wave filters
CN105262455B (zh) * 2015-10-09 2018-07-31 锐迪科微电子（上海）有限公司 一种高可靠性的薄膜体声波谐振器及其制造方法
US10800649B2 (en) * 2016-11-28 2020-10-13 Analog Devices International Unlimited Company Planar processing of suspended microelectromechanical systems (MEMS) devices
US10389331B2 (en) * 2017-03-24 2019-08-20 Zhuhai Crystal Resonance Technologies Co., Ltd. Single crystal piezoelectric RF resonators and filters
US10439580B2 (en) * 2017-03-24 2019-10-08 Zhuhai Crystal Resonance Technologies Co., Ltd. Method for fabricating RF resonators and filters
US10439581B2 (en) * 2017-03-24 2019-10-08 Zhuhai Crystal Resonance Technologies Co., Ltd. Method for fabricating RF resonators and filters
US10189705B1 (en) 2017-10-25 2019-01-29 Globalfoundries Singapore Pte. Ltd. Monolithic integration of MEMS and IC devices
CN111371424A (zh) * 2018-12-26 2020-07-03 中芯集成电路（宁波）有限公司上海分公司 控制电路与体声波滤波器的集成方法和集成结构
CN111384919A (zh) * 2018-12-29 2020-07-07 中芯集成电路（宁波）有限公司上海分公司 晶体谐振器与控制电路的集成结构及其集成方法
CN111384915A (zh) * 2018-12-29 2020-07-07 中芯集成电路（宁波）有限公司上海分公司 晶体谐振器与控制电路的集成结构及其集成方法
CN111384912B (zh) * 2018-12-29 2023-09-29 中芯集成电路（宁波）有限公司上海分公司 晶体谐振器与控制电路的集成结构及其集成方法
US10843920B2 (en) 2019-03-08 2020-11-24 Analog Devices International Unlimited Company Suspended microelectromechanical system (MEMS) devices
WO2021147646A1 (zh) * 2020-01-22 2021-07-29 中芯集成电路（宁波）有限公司 一种薄膜压电声波滤波器及其制造方法
CN113472308B (zh) * 2021-04-29 2022-11-22 广州乐仪投资有限公司 谐振器及其形成方法、电子设备

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3614678A (en) 1967-08-11 1971-10-19 Gen Electric Electromechanical filters with integral piezoresistive output and methods of making same
US5427975A (en) 1993-05-10 1995-06-27 Delco Electronics Corporation Method of micromachining an integrated sensor on the surface of a silicon wafer
US5511427A (en) 1993-07-21 1996-04-30 Honeywell Inc. Cantilevered microbeam temperature sensor
US5834646A (en) 1995-04-12 1998-11-10 Sensonor Asa Force sensor device
CA2176052A1 (en) 1995-06-07 1996-12-08 James D. Seefeldt Transducer having a resonating silicon beam and method for forming same
DE19648759A1 (de) 1996-11-25 1998-05-28 Max Planck Gesellschaft Verfahren zur Herstellung von Mikrostrukturen sowie Mikrostruktur
US5853601A (en) 1997-04-03 1998-12-29 Northrop Grumman Corporation Top-via etch technique for forming dielectric membranes
JP3348686B2 (ja) 1998-05-22 2002-11-20 住友金属工業株式会社 振動波検出方法及び装置
US6452238B1 (en) 1999-10-04 2002-09-17 Texas Instruments Incorporated MEMS wafer level package
KR100348177B1 (ko) * 2000-01-13 2002-08-09 조동일 단결정 실리콘의 마이크로머시닝 기법에서의 깊은 트렌치절연막을 이용한 절연 방법
US6545385B2 (en) * 2000-04-11 2003-04-08 Sandia Corporation Microelectromechanical apparatus for elevating and tilting a platform
US6355498B1 (en) 2000-08-11 2002-03-12 Agere Systems Guartian Corp. Thin film resonators fabricated on membranes created by front side releasing
KR100473871B1 (ko) * 2000-11-13 2005-03-08 주식회사 엠에스솔루션 박막 필터
US20020096421A1 (en) * 2000-11-29 2002-07-25 Cohn Michael B. MEMS device with integral packaging
US6660564B2 (en) 2002-01-25 2003-12-09 Sony Corporation Wafer-level through-wafer packaging process for MEMS and MEMS package produced thereby
US6635509B1 (en) 2002-04-12 2003-10-21 Dalsa Semiconductor Inc. Wafer-level MEMS packaging
US7763947B2 (en) 2002-04-23 2010-07-27 Sharp Laboratories Of America, Inc. Piezo-diode cantilever MEMS
US6710461B2 (en) 2002-06-06 2004-03-23 Lightuning Tech. Inc. Wafer level packaging of micro electromechanical device
US6909221B2 (en) 2002-08-01 2005-06-21 Georgia Tech Research Corporation Piezoelectric on semiconductor-on-insulator microelectromechanical resonators
US7138293B2 (en) 2002-10-04 2006-11-21 Dalsa Semiconductor Inc. Wafer level packaging technique for microdevices
US7552645B2 (en) 2003-05-07 2009-06-30 California Institute Of Technology Detection of resonator motion using piezoresistive signal downmixing
TWI275168B (en) 2003-06-06 2007-03-01 Sanyo Electric Co Semiconductor device and method for making the same
JP4744849B2 (ja) * 2004-11-11 2011-08-10 株式会社東芝 半導体装置
JP2008523466A (ja) 2004-12-06 2008-07-03 エヌエックスピー ビー ヴィ マルチセンサアセンブリ
JP2006217281A (ja) * 2005-02-03 2006-08-17 Toshiba Corp 薄膜バルク音響装置の製造方法
JP4724488B2 (ja) * 2005-02-25 2011-07-13 日立オートモティブシステムズ株式会社 集積化マイクロエレクトロメカニカルシステム
US7262622B2 (en) 2005-03-24 2007-08-28 Memsic, Inc. Wafer-level package for integrated circuits
US7250353B2 (en) 2005-03-29 2007-07-31 Invensense, Inc. Method and system of releasing a MEMS structure
EP1732121A1 (en) 2005-06-06 2006-12-13 STMicroelectronics S.r.l. Process for manufacturing a high-quality SOI wafer
KR100714566B1 (ko) 2005-08-24 2007-05-07 삼성전기주식회사 Ｆｂａｒ 소자의 제조 방법
US7687833B2 (en) 2006-05-31 2010-03-30 Stmicroelectronics S.A. Component containing a baw filter
US7824098B2 (en) 2006-06-02 2010-11-02 The Board Of Trustees Of The Leland Stanford Junior University Composite mechanical transducers and approaches therefor
JP2007325205A (ja) 2006-06-05 2007-12-13 Toshiba Corp 薄膜圧電共振子およびその製造方法
JP4802900B2 (ja) * 2006-07-13 2011-10-26 宇部興産株式会社 薄膜圧電共振器およびその製造方法
US7851876B2 (en) 2006-10-20 2010-12-14 Hewlett-Packard Development Company, L.P. Micro electro mechanical system
US8097474B2 (en) * 2008-03-24 2012-01-17 International Business Machines Corporation Integrated circuit chip design flow methodology including insertion of on-chip or scribe line wireless process monitoring and feedback circuitry
JP2009290368A (ja) * 2008-05-27 2009-12-10 Panasonic Electric Works Co Ltd Ｂａｗ共振装置の製造方法
US7615845B1 (en) 2008-06-25 2009-11-10 Infineon Technologies Sensonor As Active shielding of conductors in MEMS devices
US20100075481A1 (en) * 2008-07-08 2010-03-25 Xiao (Charles) Yang Method and structure of monolithically integrated ic-mems oscillator using ic foundry-compatible processes
US7851925B2 (en) 2008-09-19 2010-12-14 Infineon Technologies Ag Wafer level packaged MEMS integrated circuit
US8106724B1 (en) * 2009-07-23 2012-01-31 Integrated Device Technologies, Inc. Thin-film bulk acoustic resonators having perforated resonator body supports that enhance quality factor
JP2011038780A (ja) * 2009-08-06 2011-02-24 Rohm Co Ltd 半導体装置及び半導体装置の製造方法
US20110204991A1 (en) 2010-02-24 2011-08-25 Rf Micro Devices, Inc. Filtering circuit topology
US8865497B2 (en) * 2010-06-25 2014-10-21 International Business Machines Corporation Planar cavity MEMS and related structures, methods of manufacture and design structures
US8629036B2 (en) * 2011-11-11 2014-01-14 International Business Machines Corporation Integrated semiconductor devices with amorphous silicon beam, methods of manufacture and design structure
US8546240B2 (en) * 2011-11-11 2013-10-01 International Business Machines Corporation Methods of manufacturing integrated semiconductor devices with single crystalline beam

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