CN111384915A - 晶体谐振器与控制电路的集成结构及其集成方法 - Google Patents

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Abstract

本发明提供了一种晶体谐振器与控制电路的集成结构及其集成方法。在形成有控制电路的器件晶圆的背面上形成压电谐振片，以及进一步利用半导体平面工艺形成封盖层，以将压电谐振片封盖在上空腔中，并且还可将半导体芯片进一步键合至同一器件晶圆的正面上，实现晶体谐振器、控制电路和半导体芯片的集成设置。如此，不仅有利于提高晶体谐振器的集成度，并且还可实现片上调制晶体谐振器的参数。同时，相比于传统的晶体谐振器，本发明中的晶体谐振器具备更小的尺寸，有利于降低晶体谐振器的功耗。

Description

晶体谐振器与控制电路的集成结构及其集成方法
技术领域
本发明涉及半导体技术领域，特别涉及一种晶体谐振器与控制电路的集成结构及其集成方法。
背景技术
晶体谐振器是利用压电晶体的逆压电效应制成的谐振器件，是晶体振荡器和滤波器的关键元件，被广泛应用于高频电子信号，实现精确计时、频率标准和滤波等测量和信号处理系统中必不可少的频率控制功能。
随着半导体技术的不断发展，以及集成电路的普及，各种元器件的尺寸也趋于小型化。然而，目前的晶体谐振器不仅难以与其他半导体元器件集成，并且晶体谐振器的尺寸也较大。
例如，目前常见的晶体谐振器包括表面贴装型晶体谐振器，其具体是将基座和上盖通过金属焊接(或者，粘接胶)粘合在一起，以形成密闭腔室，晶体谐振器的压电谐振片位于所述密闭腔室中，并且使压电谐振片的电极通过焊盘或者引线与相应的电路电性连接。基于如上所述的晶体谐振器，其器件尺寸很难进一步缩减，并且所形成的晶体谐振器还需要通过焊接或者粘合的方式与对应的集成电路电性连接，从而进一步限制了所述晶体谐振器的尺寸。
发明内容
本发明的目的在于提供一种晶体谐振器与控制电路的集成方法，以解决现有的晶体谐振器其尺寸较大且不易于集成的问题。
为解决上述技术问题，本发明提供一种晶体谐振器与控制电路的集成方法，包括：
提供器件晶圆，所述器件晶圆中形成有控制电路；
在所述器件晶圆中形成下空腔，所述下空腔具有位于所述器件晶圆背面的开口；
在所述器件晶圆的背面上形成包括上电极、压电晶片和下电极的压电谐振片，所述压电谐振片对应所述下空腔，以及形成第一连接结构，用于使所述压电谐振片的上电极和下电极通过所述第一连接结构电性连接至所述控制电路；
在所述器件晶圆的背面上形成封盖层，所述封盖层遮罩所述压电谐振片，并与所述压电谐振片及所述器件晶圆围成所述晶体谐振器的上空腔；以及，
在所述器件晶圆的正面上键合半导体芯片，以及形成第二连接结构，所述半导体芯片通过所述第二连接结构电性连接至所述控制电路。
本发明的又一目的在于提供一种晶体谐振器与控电路的集成结构，包括：
器件晶圆，所述器件晶圆中形成有控制电路，以及在所述器件晶圆中还形成有下空腔，所述下空腔具有位于所述器件晶圆背面的开口；
压电谐振片，包括上电极、压电晶片和下电极，所述压电谐振片形成在所述器件晶圆的背面上并对应所述下空腔；
第一连接结构，形成在所述器件晶圆上，用于使所述压电谐振片的上电极和下电极均与所述控制电路电性连接；以及，
封盖层，形成在所述器件晶圆的背面上并遮罩所述压电谐振片，并且所述封盖层还与所述压电谐振片及所述器件晶圆围成上空腔；
半导体芯片，键合在所述器件晶圆的正面上；以及，
第二连接结构，用于使所述半导体芯片电连接至所述控制电路。
在本发明提供的晶体谐振器与控制电路的集成方法中，基于形成有控制电路的器件晶圆，通过半导体平面工艺制备下空腔，并使下空腔能够从器件晶圆的背面暴露出，从而使压电谐振片能够形成在器件晶圆的背面上。如此一来，即实现了控制电路和晶体谐振器能够集成在同一器件晶圆上。同时，还可使半导体芯片进一步键合至同一器件晶圆上并和压电谐振片分别布置在器件晶圆的两侧，进一步提高了晶体谐振器的集成度，并可实现片上调制晶体谐振器的参数(例如，晶体谐振器的温度漂移和频率矫正等原始偏差)，有利于提高晶体谐振器的性能。
可见，本发明所提供的晶体谐振器，不仅能够与其他半导体元器集成，提高器件的集成度；并且，相比于传统的晶体谐振器(例如，表面贴装型晶体谐振器)，通过本发明提供的形成方法所形成的晶体谐振器的尺寸更小，能够实现晶体谐振器的小型化，有利于减少制备成本和降低晶体谐振器的功耗。
附图说明
图1为本发明一实施例中的晶体谐振器与控制电路的集成方法的流程示意图；
图2a～图2o为本发明一实施例中的晶体谐振器与控制电路的集成方法在其制备过程中的结构示意图；
图3为本发明一实施例中的晶体谐振器与控制电路的集成结构的示意图。
其中，附图标记如下：
100-器件晶圆；AA-器件区；
100U-正面；100D-背面；
100A-基底晶圆；100B-介质层；
101-底衬层；
102-掩埋氧化层；
103-顶硅层；
110-控制电路；
111-第一电路；
111a-第一互连结构；111b-第三互连结构；
112-第二电路；
112a-第二互连结构；112b-第四互连结构；
120-下空腔；
211-第一连接线；212-第二连接线；
221-第一导电插塞；222-第二导电插塞；
300-平坦化层；
400-支撑晶圆；
500-压电谐振片；
510-下电极；
520-压电晶片；
530-上电极；
600-塑封层；610-第三导电插塞；
700-上空腔；
710-牺牲层；
720-封盖层；720a-开口；
730-封堵插塞；
810-塑封层；820-封盖基板；
900-半导体芯片；
910-第一接触垫；920-第二接触垫。
具体实施方式
本发明的核心思想在于提供了一种晶体谐振器与控制电路的集成结构及其集成方法，通过半导体平面工艺将压电谐振片集成在形成有控制电路器件晶圆上。一方面，可以进一步缩减所形成的晶体谐振器的器件尺寸，另一方面，还可使所述晶体谐振器能够与其他半导体元器件集成，提高器件的集成度。
以下结合附图和具体实施例对本发明提出的晶体谐振器与控制电路的集成结构及其集成方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图1为本发明一实施例中的晶体谐振器与控制电路的集成方法的流程示意图，图2a～图2o为本发明一实施例中的晶体谐振器与控制电路的集成方法在其制备过程中的结构示意图。以下结合附图对本实施例中形成晶体谐振器的各个步骤进行详细说明。
在步骤S100中，具体参考图2a所示，提供器件晶圆100，所述器件晶圆100中形成有控制电路110。
本实施例中，所述器件晶圆100具有相对的正面100U和背面100D，以及所述控制电路110的至少部分互连结构延伸至所述器件晶圆的正面100U，并从所述器件晶圆100的正面100U暴露出。如此，即可使所述控制电路110便于与后续所形成的压电谐振片电性连接，以进一步对所述压电谐振片施加电信号。
进一步的，可以在同一器件晶圆100上同时制备多个晶体谐振器，因此在所述器件晶圆100上对应定义有多个器件区AA，每一所述器件区AA中对应形成一个晶体谐振器。
具体的，所述控制电路110包括第一电路111和第二电路112，所述第一电路111和第二电路112用于与后续所形成的压电谐振片的上电极和下电极电性连接。
继续参考图2a所示，所述第一电路111包括第一晶体管、第一互连结构111a和第三互连结构111b，所述第一晶体管掩埋在所述器件晶圆中，所述第一互连结构111a和第三互连结构111b均与所述第一晶体管连接，并延伸至所述器件晶圆的正面。例如，所述第一互连结构111a与所述第一晶体管的漏极连接，所述第三互连结构111b与所述第一晶体管的源极连接。
类似的，所述第二电路112包括第二晶体管、第二互连结构112a和第四互连结构112b，所述第二晶体管掩埋在所述器件晶圆100中，所述第二互连结构112a和第四互连结构112b均与所述第二晶体管连接，并延伸至所述器件晶圆100的正面100U。例如，所述第二互连结构112a与所述第二晶体管的漏极连接，所述第四互连结构112b与所述第二晶体管的源极连接。
本实施例中，所述器件晶圆100包括基底晶圆100A和形成在所述基底晶圆100A上的介质层100B，则所述介质层100B远离基底晶圆100A的表面构成正面100U。以及，所述第一晶体管和所述第二晶体管均形成在所述基底晶圆100A上，所述介质层100B覆盖所述第一晶体管和第二晶体管，所述第三互连结构111b、所述第一互连结构111a、所述第四互连结构112b和所述第二互连结构112a均形成在所述介质层100B中并延伸至所述介质层100B的远离所述基底晶圆的表面。
其中，所述基底晶圆100A可以为硅晶圆，也可以为绝缘体上硅晶圆(silicon-on-insulator，SOI)。本实施例中，所述基底晶圆100A为绝缘体上硅晶圆，其具体包括沿着由所述背面100D至所述正面100U的方向依次层叠设置的底衬层101、掩埋氧化层102和顶硅层103。
需要说明的是，本实施例中，所述控制电路的互连结构延伸至器件晶圆100的正面100U，而后续所形成的压电谐振片将设置在所述器件晶圆的背面100D。基于此，在后续工艺中，可通过形成第一连接结构，以实现将控制电路110中用于连接压电谐振片的连接端口从器件晶圆的正面引出至器件晶圆的背面，以进一步和后续所形成的压电谐振片电性连接。
具体的，所述第一连接结构包括第一连接件和第二连接件，其中所述第一连接件连接所述第一互连结构111a，并用于与后续所形成的压电谐振片的下电极电连接，所述第二连接件连接所述第二互连结构112b，并用于和后续所形成的压电谐振片的上电极电连接。
进一步的，所述第一连接件包括第一导电插塞221，所述第一导电插塞221的两端分别用于与所述第一互连结构111a和后续所形成的下电极电连接。即，利用所述第一导电插塞221将所述控制电路中第一互连结构111a的连接端口从控制电路的正面引出至控制电路的背面，从而使后续形成在器件晶圆的背面上的下电极能够在控制电路的背面与所述控制电路电性连接。
可选的，在本实施例中，所述第一连接件还可包括第一连接线211，所述第一连接线211例如形成在所述器件晶圆的正面上，并且所述第一连接线211的连接所述第一导电插塞221的一端和所述第一互连结构，以及所述第一导电插塞221的另一端用于电连接所述下电极。
或者，在其他实施例中，所述第一连接件中的第一连接线形成在器件晶圆的背面上，并且所述第一连接线的连接所述第一导电插塞221的一端和所述下电极，以及所述第一导电插塞221的另一端电连接所述控制电路的所述第一互连结构。
类似的，所述第二连接件可包括第二导电插塞222，所述第二导电插塞222的两端分别用于与所述第二互连结构112a和后续所形成的上电极电连接。即，利用所述第二导电插塞222将所述控制电路中第二互连结构112a的连接端口从控制电路的正面引出至控制电路的背面，从而使后续形成在器件晶圆的背面上的上电极能够在控制电路的背面与所述控制电路电性连接。
以及本实施例中，所述第二连接件还可包括第二连接线212，所述第二连接线212例如形成在所述器件晶圆的正面上，并且所述第二连接线212的连接所述第二导电插塞222的一端和所述第二互连结构，以及所述第二导电插塞222的另一端电连接所述上电极。
或者，在其他实施例中，所述第二连接件中的第二连接线形成在器件晶圆的背面上，并且所述第二连接线的连接所述第二导电插塞222的一端和所述上电极，以及所述第二导电插塞222的另一端电连接所述控制电路的所述第二互连结构。
其中，所述第一连接件中的第一导电插塞221和第二连接件中的第二导电插塞222可以在同一工艺步骤中形成，以及第一连接件中的第一连接线211和第二连接件中的第二连接线212可以在同一工艺步骤中同时形成。
具体的，本实施例中，形成具有第一导电插塞221和位于器件晶圆正面的第一连接线211的第一连接件以及具有第二导电插塞222和位于器件晶圆正面的第二连接线212的第二连接件的形成方法包括如下步骤。
第一步骤，具体参考图2b所示，从所述器件晶圆100的正面100U刻蚀所述器件晶圆100以形成第一连接孔和第二连接孔。具体的，所述第一连接孔和第二连接孔的底部相对于所述控制电路的底部更靠近所述器件晶圆的背面100D。
第二步骤，继续参考图2b所示，在所述第一连接孔和所述第二连接孔中填充导电材料，以分别形成第一导电插塞221和第二导电插塞222。
即，所述第一导电插塞221和所述第二导电插塞222的底部相对于所述控制电路更靠近所述器件晶圆的背面100D，从而使第一导电插塞221和第二导电插塞222从控制电路110的正面延伸至控制电路110的背面，并用于分别与第一电路111和第二电路112对应连接。
具体而言，所述第一晶体管111T和所述第二晶体管112T形成在所述顶硅层103中，并位于所述掩埋氧化层102的上方，而第一导电插塞221和第二导电插塞222依次贯穿介质层100B和顶硅层103，并停止于所述掩埋氧化层102。可以认为，执行刻蚀工艺以形成所述第一连接孔和所述第二连接孔时，可利用所述掩埋氧化层102作为刻蚀停止层，以精确控制刻蚀工艺的刻蚀精度。
后续工艺中，在减薄所述器件晶圆的背面之后，即可使所述第一导电插塞221和所述第二导电插塞222从减薄后的器件晶圆的背面暴露出，以分别用于与形成在背面上的压电谐振片的上电极和下电极电连接。
第三步骤，继续参考图2b所示，在所述器件晶圆100的正面上形成第一连接线211和第二连接线212，所述第一连接线211连接所述第一导电插塞221和所述第一互连结构111a，所述第二连接线212连接所述第二导电插塞222和所述第二互连结构112a。
此外，在其他实施例中，所述第一连接件中的第一连接线和第二连接件中的第二连接线均形成器件晶圆的背面上，此时具有第一导电插塞和第一连接线的第一连接件和具有第二导电插塞和第二连接线的第二连接件的形成方法例如包括：
首先，从所述器件晶圆的正面刻蚀所述器件晶圆以形成第一连接孔和第二连接孔；
接着，在所述第一连接孔和第二连接孔中填充导电材料，以分别形成第一导电插塞和第二导电插塞，所述第一导电插塞与所述第一互连结构电连接，所述第二导电插塞与第二互连结构电连接；
接着，从所述器件晶圆的背面减薄所述器件晶圆，暴露出所述第一导电插塞和第二导电插塞；
接着，在所述器件晶圆的背面上形成第一连接线和第二连接线，所述第一连接线的一端连接所述第一导电插塞，所述第一连接线的另一端用于电连接所述下电极，所述第二连接线的一端连接所述第二导电插塞，所述第二连接线的另一端用于电连接所述上电极。
需要说明的是，如上所述的第一导电插塞221和第二导电插塞222是在形成第一连接线211和第二连接线212之前从所述器件晶圆100的正面制备。然而应当认识到，所述第一导电插塞221和第二导电插塞222也可以在后续减薄所述器件晶圆之后，从所述器件晶圆的背面制备。从器件晶圆的背面制备第一导电插塞和第二导电插塞的方法将在后续减薄所述器件晶圆之后，进行详细说明。
此外，在后续工艺中，会在器件晶圆100的正面键合半导体芯片，以及在器件晶圆100的背面形成压电谐振片。其中，可以优先在器件晶圆100的正面键合半导体芯片，接着在器件晶圆100的背面形成压电谐振片；或者，也可以优先在器件晶圆100的背面形成压电谐振片，接着在器件晶圆100的正面键合半导体芯片。
本实施例中，以优先在器件晶圆100的背面形成压电谐振片，接着在器件晶圆100的正面键合半导体芯片为例进行解释说明。
可选的，在形成所述压电谐振片之前，还包括：在器件晶圆100的正面上键合支撑晶圆。
本实施例中，在键合支撑晶圆之前，以及在形成所述第一连接线211和第二连接线212之后还包括：在所述器件晶圆100的正面100U上形成平坦化层300，以使所述器件晶圆100的键合表面更为平坦。
具体参考图2c所示，所述平坦化层300形成在器件晶圆100的正面100U上，并且所述平坦化层300的表面不低于所述第一连接线211和第二连接线212的表面。例如，所述平坦化层300覆盖所述器件晶圆100和所述第一连接线211和第二连接线212，并使所述平坦化层300的表面平坦；或者，使所述平坦化层300和所述第一连接线211和第二连接线212的表面齐平，如此也可使器件晶圆100具备平坦的键合表面。
本实施例中，采用研磨工艺形成所述平坦化层300，此时例如以所述第一连接线211和第二连接线212为研磨停止层，从而使所形成的平坦化层300的表面、第一连接线211的表面和第二连接线212的表面齐平，以构成器件晶圆100的键合表面。
在步骤S200中，继续参考图2c～图2e所示，在所述器件晶圆100中形成下空腔120，所述下空腔120具有位于所述器件晶圆背面的开口。
本实施例中，所述下空腔120的形成方法例如包括步骤S210和步骤S220。
在步骤S210中，具体参考图2c所示，从所述器件晶圆100的正面刻蚀所述器件晶圆100，以形成所述晶体谐振器的下空腔120。
具体的，所述下空腔120从所述器件晶圆100的正面100U往所述器件晶圆100的内部延伸，并且所述下空腔120的底部相对于所述控制电路110的底部更靠近所述器件晶圆的背面100D。
本实施例中，在形成所述平坦化层300之后，依次刻蚀所述平坦化层300和所述器件晶圆100，以形成所述下空腔120。具体的，在制备所述下空腔120时，依次刻蚀所述平坦化层300、介质层100B和顶硅层103，并刻蚀停止于所述掩埋氧化层102。
由此可见，本实施例中，在执行刻蚀工艺以形成第一连接孔和第二连接孔，以进一步制备第一导电插塞221和第二导电插塞222，以及在执行刻蚀工艺以形成下空腔120时，都可以利用掩埋氧化层102作为刻蚀停止层，以使所形成的第一导电插塞221和第二导电插塞222的底部能够和所述下空腔120的底部位于相同或相近的深度位置。如此一来，在后续工艺中，从器件晶圆100的背面100D对器件晶圆进行减薄工艺时，即能够确保第一导电插塞221、第二导电插塞222和下空腔120均可以被暴露出。
需要说明的是，附图中仅为示意性的标示出了下空腔120、第一电路和第二电路之间的位置关系，应当认识到在具体方案中可根据实际电路的布局对应调整第一电路和第二电路的的排布方式，此处不予限定。
在步骤S220中，具体参考图2d～2e所示，从所述的器件晶圆100的背面100D减薄所述器件晶圆100，直至暴露出所述下空腔120。
本实施例中，所述下空腔120的底部延伸至掩埋氧化层102，因此在减薄所述器件晶圆时，则依次削减所述底衬层101和所述掩埋氧化层102，并减薄至所述顶硅层103，以暴露出所述下空腔120，暴露出的下空腔120用于为后续所形成的压电谐振片提供振动空间。并且，在减薄所述器件晶圆之后，还暴露出所述第一导电插塞221和第二导电插塞222，以使暴露的第一导电插塞221和第二导电插塞222能够和后续所形成的压电谐振片电性连接。
可选的方案中，具体参考图2d所示，在减薄所述器件晶圆100之前，可以在所述器件晶圆100的正面上键合一支撑晶圆400，从而可以在所述支撑晶圆400的支撑作用下减薄所述器件晶圆100。
需要说明的是，本实施例中，所述下空腔120的形成方法是：从正面刻蚀器件晶圆100，并从背面减薄所述器件晶圆100，以使下空腔120的开口从器件晶圆100的背面暴露出。
或者参考图3所示，在其他实施例中，所述下空腔120的形成方法还可以是：从所述器件晶圆的背面刻蚀所述器件晶圆，以形成所述晶体谐振器的下空腔120。以及，其他实施例中，从器件晶圆的背面刻蚀所述器件晶圆之前，还可以先减薄所述器件晶圆。
重点参考图3所示，在一个具体的实施例中，从器件晶圆背面刻蚀所述器件晶圆以形成下空腔的方法例如包括：
首先，从器件晶圆的背面减薄所述器件晶圆；当所述基底晶圆为绝缘体上硅晶圆时，则在减薄所述器件晶圆时可依次去除所述基底晶圆的底衬层和掩埋氧化层；当然，在减薄所述器件晶圆时，也可以选择部分去除所述底衬层，或者全部去除所述底衬层至暴露出所述掩埋氧化层等；
接着，从器件晶圆的背面刻蚀所述器件晶圆，以形成所述下空腔。需要说明的是，刻蚀所述器件晶圆以形成下空腔的深度可根据实际需求调整。例如，在减薄所述器件晶圆以暴露出顶硅层103时，则可刻蚀所述顶硅层103以在顶硅层中形成下空腔；或者，也可以刻蚀所述顶硅层并进一步刻蚀所述介质层100B，以使所形成的下空腔120从所述顶硅层103延伸至所述介质层100B中。
此外，如上所述，在其他实施例中，第一连接件中的第一导电插塞221和第二连接件中的第二导插塞222可以在减薄所述器件晶圆，从器件晶圆的背面上制备。
具体的，在器件晶圆100的正面上形成第一连接线和第二连接线，并从器件晶圆100的背面上制备第一导电插塞221和第二导电插塞222，以及使第一导电插塞221和第一连接线211连接，第二导电插塞222和第二连接线212连接的方法包括：
首先，在键合所述支撑晶圆400之前，在所述器件晶圆100的正面上形成第一连接线211和第二连接线212，所述第一连接线211电连接所述第一互连结构111a，所述第二连接线212电连接所述第二互连结构112a；
接着，在减薄所述器件晶圆100之后，从所述器件晶圆100的背面刻蚀器件晶圆以形成第一连接孔和第二连接孔，所述第一连接孔和所述第二连接孔均贯穿所述器件晶圆100，以分别暴露出所述第一连接线211和所述第二连接线212；
接着，在所述第一连接孔和所述第二连接孔中填充导电材料，以分别形成第一导电插塞221和第二导电插塞222，所述第一导电插塞221的一端与第一连接线211连接，所述第一导电插塞221的另一端用于与所述压电谐振片下电极电连接，所述第二导电插塞222的一端与第二连接线212连接，所述第二导电插塞222的另一端用于与所述压电谐振片上电极电连接。
此外，另一实施例中，在器件晶圆100的背面上形成第一连接线和第二连接线，并从器件晶圆100的背面上制备第一导电插塞221和第二导电插塞222，以及使第一导电插塞221和第一连接线连接，第二导电插塞222和第二连接线连接的方法包括：
首先，从所述器件晶圆100的背面减薄所述器件晶圆100，并从所述器件晶圆100的背面刻蚀所述器件晶圆以形成第一连接孔和第二连接孔；
接着，在所述第一连接孔和第二连接孔中填充导电材料，以分别形成第一导电插塞和第二导电插塞，所述第一导电插塞的一端与所述第一互连结构电连接，所述第二导电插塞的一端与所述第二互连结构电连接；
接着，在所述器件晶圆100的背面上形成第一连接线和第二连接线，所述第一连接线的一端连接所述第一导电插塞的另一端，所述第一连接线的另一端用于电连接所述下电极，以及所述第二连接线的一端连接所述第二导电插塞的另一端，所述第二连接线的另一单用于电连接所述上电极。
在步骤S300中，具体参考图2f～2h所示，在所述器件晶圆100的背面上形成包括上电极530、压电晶片520和下电极510的压电谐振片500，所述压电谐振片500对应所述下空腔120。具体的，所述压电谐振片500的边缘搭接在所述下空腔120的侧壁上。
具体的，所述压电谐振片500的形成方法例如包括如下步骤。
步骤一，具体参考图2f所示，在所述器件晶圆100的背面上形成下电极510。
本实施例中，所述下电极510围绕在所述下空腔120的外围并覆盖所述第一导电插塞221，从而使所述下电极510通过所述第一导电插塞221电性连接至所述第一电路111，并相应的使所述下电极510通过所述第一互连结构111a与所述第一晶体管电性连接。
需要说明的是，在其他实施例，当第一连接件中的第一连接线形成在器件晶圆的背面上时，则所述下电极510可与所述第一连接线电连接。
其中，所述下电极510的材质例如银。以及，可依次利用薄膜沉积工艺、光刻工艺和刻蚀工艺形成所述下电极510；或者，也可以利用蒸镀工艺形成所述下电极510。
步骤二，继续参考图2f所示，键合压电晶片220至所述下电极210，所述压电晶片520的边缘搭接在所述下空腔120的侧壁上并位于所述下电极510上，以使所述压电晶片520对应所述下空腔120。其中，所述压电晶片520例如可以为石英晶片。
步骤三，继续参考图2g所示，在所述压电晶片520上形成上电极530，与下电极510类似的，所述上电极530也可以采用蒸镀工艺或薄膜沉积形成，其材质例如为银。在后续工艺中，使所述上电极530电性连接至所述控制电路。
需要说明的是，本实施例中，通过半导体工艺将所述下电极510、压电晶片520和上电极530依次形成在所述器件晶圆100上。然而，在其他实施例中，也可将上电极和下电极分别形成在压电晶片的两侧上，并将三者作为整体键合至器件晶圆100上。
此外，如上所述，所形成的压电谐振片500中，其下电极510通过第一连接件与第一电路电性连接，上电极530通过第二连接件与第二电路电性连接。
即，所述压电谐振片500在所述控制电路110的背面与所述控制电路110电性连接，从而可利用所述控制电路110对所述压电谐振片500的下电极510和上电极530施加电信号，从而可在下电极510和所述上电极530之间产生电场，进而使所述压电谐振片500的压电晶片520在所述电场的作用下发生机械形变。当压电谐振片500内的电场的方向相反时，则压电晶片520的形变方向也随之改变。因此，在利用所述控制电路110对压电谐振片500施加交流电时，则压电谐振片500的形变方向会随着电场的正负作收缩或膨胀的交互变化，从而产生机械振动。
其中，所述第一连接件包括第一导电插塞221和第一连接线211，以及所述下电极510位于所述压电晶片520的下方并从所述压电晶片520中延伸出，以使所述下电极510覆盖所述第一导电插塞221，如此即可实现下电极510经由第一连接件电性连接至控制电路。
本实施例中，第二连接件包括第二导电插塞222和第二连接线212，并且还可进一步包括第三导电插塞610，所述第三导电插塞610的底部连接至所述第二导电插塞222，以及所述第三导电插塞610的顶部连接至所述上电极530，并支撑所述上电极530。
具体的，所述第二连接件的第三导电插塞610和所述上电极530的形成方法包括：
首先，具体参考图2g所示，在形成所述上电极之前，在所述器件晶圆100的背面上形成塑封层600，所述塑封层600覆盖所述器件晶圆100并暴露出所述压电晶片520；其中所述塑封层600的材质例如包括聚酰亚胺；
接着，继续参考图2g所示，在所述塑封层600中形成通孔；本实施例中，所述通孔贯穿所述塑封层600以暴露出所述第二导电插塞222；
接着，在所述通孔中填充导电材料以形成第三导电插塞610，所述第三导电插塞610的底部与所述第二导电插塞222连接，所述第三导电插塞610的顶部暴露于所述塑封层600；
接着，具体参考图2g所示，在所述压电晶片520上形成上电极530，所述上电极530从所述压电晶片520延伸至所述第三导电插塞610的顶部，以使所述上电极530通过所述第三导电插塞610与所述第二导电插塞222电性连接。
接着，具体参考图2h所示，去除所述塑封层600。
需要说明的是，其他实施例中，当第二连接件中的第二连接线形成在器件晶圆的背面上时，则所述第二连接件中的第三导电插塞的顶部即可与第二连接线连接。
当然，作为替代的方案中，所述第二连接件包括：第二连接线212、第二导电插塞222、第三导电插塞和互连线。其中，所述第三导电插塞的底部连接所述第二导电插塞222，所述第三导电插塞的顶部连接所述互连线的一端，以及所述互连线的另一端至少部分覆盖上电极530以和所述上电极530连接。
具体的，形成替代方案中的第三导电插塞和互连线的方法例如包括：
首先，在所述器件晶圆100的背面上形成塑封层，此时可以在形成所述上电极530之后形成所述塑封层，并使所述塑封层暴露出所述上电极530；
接着，在所述塑封层中形成通孔，所述通孔贯穿所述塑封层以暴露出所述第二导电插塞222，并在所述通孔中填充导电材料以形成第三导电插塞，所述第三导电插塞的底部与所述第二导电插塞222连接；
接着，在所述塑封层上形成互连线，所述互连线至少部分覆盖所述上电极530，并从所述上电极530上延伸出以覆盖所述第三导电插塞，并去除所述塑封层。即，通过所述互连线和所述第三导电插塞实现上电极530电性连接至所述第二导电插塞222。
在步骤S400中，具体参考图2i所示，在所述器件晶圆100的背面上形成封盖层720，所述封盖层720遮罩所述压电谐振片500，并与所述压电谐振片500及所述器件晶圆100围成所述晶体谐振器的上空腔700。
具体的，形成所述封盖层420以围出所述上空腔400的方法例如包括以下步骤。
第一步骤，具体参考图2i所示，在所述器件晶圆100的背面上形成牺牲层710，所述牺牲层710覆盖所述压电谐振片500。
第二步骤，继续参考图2i所示，在所述器件晶圆100的背面上形成封盖材料层，所述封盖材料层覆盖所述牺牲层710的表面和侧壁，以包覆所述牺牲层710。
其中，所述牺牲层710所占据的空间，即对应后续需形成的上空腔。因此，可通过调整所述牺牲层的高度，以相应的调整最终所形成的上空腔的高度。应当认识到，所述上空腔的高度可根据实际需求相应的调整，此处不做限制。
第三步骤，具体参考图2i和图2j所示，在所述封盖材料层中形成至少一个开口720a，以构成所述封盖层720，其中所述开口720a暴露出所述牺牲层710，并通过所述开口720a去除所述牺牲层，以形成所述上空腔700。
此时，所述压电谐振片500即封闭在所述上空腔700中，以使所述压电谐振片500能够在所述下空腔120和所述上空腔700中振动。
可选的方案中，具体参考图2k所示，还包括：封堵所述封盖层720上的所述开口，以封闭所述上空腔700，并使所述压电谐振片500封盖在所述上空腔700中。具体的，通过在所述开口中形成封堵插塞730，以密封所述上空腔700。
继续参考图2k所示，在封堵所述封盖层720之后，还可在所述器件晶圆100的背面上形成塑封层810，以利用所述塑封层810覆盖整个器件晶圆100的背面上的结构(包括，覆盖所述封盖层720中位于所述上空腔外侧的外表面)，以对塑封层810下方的结构进行保护。
在步骤S500中，具体参考图2l～2n所示，在所述器件晶圆100的正面上键合半导体芯片，以及形成第二连接结构，所述半导体芯片通过所述第二连接结构电性连接至所述控制电路。
本实施例中，可优先去除所述支撑晶圆，以进一步将所述半导体芯片键合至所述器件晶圆100的正面上。其中，所述半导体芯片中例如形成有驱动电路，所述驱动电路用于提供一电信号，所述电信号通过所述控制电路进一步传输至所述压电谐振片500上，以控制所述压电谐振片500的机械形变。
具体参考图2l～图2m所示，所述第二连接结构的形成方法包括如下步骤。
步骤一，刻蚀所述平坦化层300，以形成接触孔。本实施例中，可形成有第一接触孔和第二接触孔，所述第一接触孔暴露出所述第三互连结构111b，所述第二接触孔暴露出所述第四互连结构112b；
步骤二，参考图2m所示，在所述接触孔中填充导电材料以形成接触栓。本实施例中，在所述第一接触孔和所述第二接触孔中填充导电材料，以形成第一接触垫910和第二接触栓920。
如此一来，即可在器件晶圆的正面键合半导体芯片900，并使第三互连结构和第四互连结构通过第一接触垫910和第二接触栓920电连接至所述半导体芯片900。
此外，其他实施例中，还可以在器件晶圆的正面上进一步形成再布线层，所述再布线层连接所述控制电路，以及在所述再布线层上形成接触垫，以用于与所述半导体芯片电连接。
进一步的，所述半导体芯片相对于所述器件晶圆100构成异质芯片。即，所述半导体芯片的基底晶圆材质不同于所述器件晶圆100的基底晶圆材质。例如，本实施例中，器件晶圆100的基底晶圆材质为硅，则所述异质芯片的基底晶圆材质可以为III-V族半导体材料或Ⅱ-Ⅵ族半导体材料(具体例如包括锗、锗硅或砷化镓等)。
可选的方案中，具体参考图2o所示，在所述器件晶圆100的正面上还键合有一封盖基板820，所述封盖基板820覆盖所述半导体芯片900，并可进一步遮盖所述下空腔暴露于器件晶圆正面的开口。
其中，所述封盖基板820例如可采用硅基底等构成。此外，在所述封盖基板820中还可预先设置有用于容纳所述半导体芯片900的空腔，从而在将所述封盖基板820键合在所述器件晶圆的正面上，以封闭下空腔暴露于器件晶圆正面的开口，所述半导体芯片900即可对应在所述封盖基板820的空腔中。
如上所述，本实施例中，优先在器件晶圆的背面上制备压电谐振片和封盖层，接着在器件晶圆的正面键合半导体芯片。然而，在其他实施例中，还可以优先在器件晶圆的正面上键合半导体芯片，接着再于器件晶圆的背面上制备压电谐振片和封盖层。
具体的，在另一实施例中，晶体谐振器与控制电路的集成方法例如包括：
首先，从器件晶圆的正面刻蚀所述器件晶圆，以形成下空腔；
接着，在器件晶圆的正面上键合半导体芯片，并使所述半导体芯片通过第二连接件与所述控制电路电连接；
接着，在器件晶圆的正面上键合封盖基板，以覆盖所述半导体芯片，并遮盖所述下空腔暴露于器件晶圆正面的开口；
接着，从所述器件晶圆的背面减薄所述器件晶圆直至暴露出所述下空腔；
接着，在减薄后的器件晶圆的背面上依次形成压电谐振片和遮盖层。
接着，在器件晶圆的背面上形成塑封层。
接着，还可进一步去除所述支撑晶圆。
基于如上所述的形成方法，本实施例中对所形成的晶体谐振器的结构进行说明，具体可参考图2a～图2o所示，所述晶体谐振器包括：
器件晶圆100，所述器件晶圆100中形成有控制电路，以及在所述器件晶圆中还形成有下空腔，所述下空腔具有位于所述器件晶圆背面的开口；
压电谐振片500，包括上电极530、压电晶片520和下电极510，所述压电谐振片500形成在所述器件晶圆100的背面上并对应所述下空腔120；
第一连接结构，形成在所述器件晶圆100上，用于使所述压电谐振片500的上电极530和下电极510均与所述控制电路电性连接；以及，
封盖层720，形成在所述器件晶圆100的背面上并遮罩所述压电谐振片500，并且所述封盖层720还与所述压电谐振片及所述器件晶圆围成上空腔700；
半导体芯片，键合在所述器件晶圆100的正面上；以及，
第二连接结构，用于使所述半导体芯片500电连接至所述控制电路。通过在器件晶圆100中形成下空腔120，并可利用半导体工艺技术形成封盖层720，以将所述压电谐振片500封盖在上空腔700中，从而可确保所述压电谐振片500能够在所述上空腔700和所述下空腔120中震荡，如此即能够将压电谐振片500和驱动电路集成在一起。同时，还可进一步将半导体芯片键合至器件晶圆100上，进而可利用半导体芯片并经由所述控制电路110，实现片上调制晶体谐振器的温度漂移和频率矫正等原始偏差，有利于提高晶体谐振器的性能。可见，本实施例中的晶体谐振器，不仅能够提高器件的集成度，并且基于半导体工艺所形成的晶体谐振器其的尺寸更小，从而还能够进一步降低器件功耗。
具体的，所述半导体芯片900中例如形成有驱动电路，用于产生电信号，并通过所述控制电路110将电信号进一步传输至压电谐振片500。以及，所述半导体芯片的基底材质不同于所述器件晶圆100的基底材质。例如，本实施例中，器件晶圆100的基底材质为硅，则所述异质芯片的基底材质可以为III-V族半导体材料或Ⅱ-Ⅵ族半导体材料(具体例如包括锗、锗硅或砷化镓等)。
继续参考图2a所示，所述控制电路包括第一电路111和第二电路112，所述第一电路111和所述第二电路112分别与所述压电谐振片500的上电极和下电极电性连接。
其中，所述第一电路111包括第一晶体管、第三互连结构111b和第一互连结构111a，所述第一晶体管掩埋在所述器件晶圆100中，所述第一互连结构111a和第三互连结构111b均与所述第一晶体管电连接，并均延伸至所述器件晶圆100的正面。其中，所述第一互连结构111a与所述下电极210电性连接，所述第三互连结构111b与所述半导体芯片电连接。
以及，所述第二电路112包括第二晶体管、第四互连结构112b和第二互连结构112a，所述第二晶体管掩埋在所述器件晶圆100中，所述第二互连结构112a和第四互连结构112b均与所述第二晶体管电连接，并均延伸至所述器件晶圆100的正面。其中，所述第二互连结构112a与所述上电极230电性连接，所述第四互连结构112b与所述半导体芯片电连接。
进一步的，所述第一连接结构包括第一连接件和第二连接件，所述第一连接件连接所述第一互连结构111a和所述压电谐振片的下电极210，所述第二连接件连接所述第二互连结构112a和所述压电谐振片的上电极230。
其中，所述第一连接件包括第一导电插塞221，所述第一导电插塞221贯穿所述器件晶圆100，以使所述第一导电插塞221的一端延伸至所述器件晶圆100的正面并和所述第一互连结构电性连接，以及使所述第一导电插塞221的另一端延伸至所述器件晶圆100的背面并和所述压电谐振片的下电极510电性连接。
进一步的，所述第一连接件还包括第一连接线211。本实施例中，所述第一连接线211形成在所述器件晶圆100的正面上，并使所述第一连接线211连接所述第一导电插塞221和所述第一互连结构111a。或者，在其他实施例中，所述第一连接线211形成在器件晶圆100的背面上，并使所述第一连接线连接所述第一导电插塞和所述下电极。
即，利用所述第一连接线211和第一导电插塞221，以实现将第一互连结构111a的连接端口从器件晶圆100的正面引出至器件晶圆100背面，从而可以和形成在器件晶圆100背面上压电谐振片500的下电极510电连接。
本实施例中，所述下电极510位于器件晶圆100的背面上，并且所述下电极510还从所述压电晶片520横向延伸出以覆盖所述第一导电插塞221，从而使下电极510电性连接所述第一连接件。
进一步的，所述第二连接件包括第二导电插塞222，所述第二导电插塞222贯穿所述器件晶圆100，以使所述第二导电插塞222的一端延伸至所述器件晶圆100的正面并和所述第二互连结构电性连接，以及使所述第二导电插塞222的另一端延伸至所述器件晶圆100的背面并和所述压电谐振片的上电极530电性连接。
进一步的，所述第二连接件还包括第二连接线212。本实施例中，所述第二连接线212形成在所述器件晶圆100的正面上，并使所述第二连接线212连接所述第二导电插塞222和第二互连结构112a。或者，在其他实施例中，所述第二连接线212形成在器件晶圆100的背面上，并使所述第二连接线连接所述第二导电插塞和所述上电极。
同样的，利用所述第二连接线212和第二导电插塞222，实现将第二互连结构112a的连接端口从器件晶圆100的正面引出至器件晶圆100背面，从而可以和形成在器件晶圆100背面上压电谐振片500的上电极530电连接。
本实施例中，所述第二连接件还包括第三导电插塞610，所述上电极530还通过第三导电插塞610与第二导电插塞222连接，进而实现上电极530与所述第二电路112的第二互连结构电性连接。
具体的，所述第二连接件中的第三导电插塞610形成在所述器件晶圆的背面上，并且所述第三导电插塞610的一端电连接所述上电极530，所述第三导电插塞610的另一端电连接所述第二导电插塞222。可以认为，所述上电极530至少部分覆盖所述压电晶片520并从所述压电晶片520延伸至所述第三导电插塞610的顶部，如此即可使上电极530通过所述第三导电插塞610连接至所述第二导电插塞222。
此外，在其他实施例中，所述第二连接件可以包括第二导电插塞222、第二连接线212、第三导电插塞和互连线。其中，所述第三导电插塞形成在所述器件圆的背面上，并且所述第三导电插塞的底部电性连接至所述第二导电插塞222。以及，所述互连线的一端至少部分覆盖所述上电极530，所述互连线的另一端覆盖所述第三导电插塞的顶部，以使所述互连线和所述第三导电插塞连接。应当认识到，此时还可利用所述第三导电插塞支撑所述互连线。
进一步的，所述第二连接结构包括接触垫，所述接触垫的底部电连接所述控制电路，所述接触垫的顶部电连接所述半导体芯片900。本实施例中，所述第二连接结构的接触垫包括第一接触垫910和第二接触垫920,，所述第一接触垫910的底部电连接所述第三互连结构111b，所述第一接触垫910的顶部电连接所述半导体芯片900，以及所述第二接触垫920的底部电连接所述第四互连结构112b，所述第二接触垫920的顶部电连接所述半导体芯片900。
继续参考图2o所示，本实施例中，所述器件晶圆100包括基底晶圆和介质层100B。其中，所述第一晶体管和所述第二晶体管均形成在所述基底晶圆上，所述介质层100B形成在所述基底晶圆上并覆盖所述第一晶体管和所述第二晶体管，以及所述第三互连结构、所述第一互连结构、所述第四互连结构和所述第二互连结构均形成在所述介质层100B中并延伸至所述介质层远离所述基底晶圆的表面。
继续参考图2o所示，本实施例的所述封盖层720中形成至少一个开口，并在所述开口中填充有封堵插塞730，以封闭所述上空腔700，从而使所述压电谐振片500封闭在所述上空腔700中。
以及，所述晶体谐振器还包括塑封层810，所述塑封层810形成在所述器件晶圆100的背面上，并且所述塑封层810覆盖所述封盖层720位于所述上空腔700外侧的外表面。即，利用所述塑封层810封盖整个器件晶圆背面上的结构，以对塑封层810下方的结构进行保护。
此外，本实施例中，所述下空腔贯穿所述器件晶圆，此时还可以在所述器件晶圆的正面上键合一封盖基板820，以利用所述封盖基板820封盖所述半导体芯片并封闭所述下空腔暴露于器件晶圆正面的开口。其中所述封盖基板例如可采用硅基底等构成。以及，在所述封盖基板820中还可预先设置有用于容纳所述半导体芯片900的空腔，从而在将所述封盖基板820键合在所述器件晶圆的正面上，以封闭下空腔暴露于器件晶圆正面的开口，所述半导体芯片900即可对应在所述封盖基板820的空腔中。
综上所述，本发明提供的晶体谐振器与控制电路的集成方法中，在形成有控制电路器件晶圆中形成下空腔，并减薄器件晶圆的背面以暴露出下空腔，以及将压电谐振片形成在器件晶圆的背面上，接着再通过半导体平面工艺形成封盖层，以将所述压电谐振片封盖在上空腔中构成晶体谐振器。并且，还可将例如形成有驱动电路的半导体芯片进一步键合至该器件晶圆上，即半导体芯片、控制电路和晶体谐振器均集成在同一器件晶圆上，从而有利于实现片上调制晶体谐振器的温度漂移和频率矫正等原始偏差。
显然，相比于传统的晶体谐振器(例如，表面贴装型晶体谐振器)，本发明中基于半导体平面工艺所形成的晶体谐振器，具备更小的尺寸，从而可相应的降低晶体谐振器的功耗。并且本发明中的晶体谐振器更也易于与其他半导体元器件集成，有利于提高器件的集成度。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (33)

1.一种晶体谐振器与控制电路的集成方法，其特征在于，包括：
提供器件晶圆，所述器件晶圆中形成有控制电路；
在所述器件晶圆中形成下空腔，所述下空腔具有位于所述器件晶圆背面的开口；
在所述器件晶圆的背面上形成包括上电极、压电晶片和下电极的压电谐振片，所述压电谐振片对应所述下空腔，以及形成第一连接结构，用于使所述压电谐振片的上电极和下电极通过所述第一连接结构电性连接至所述控制电路；
在所述器件晶圆的背面上形成封盖层，所述封盖层遮罩所述压电谐振片，并与所述压电谐振片及所述器件晶圆围成所述晶体谐振器的上空腔；以及，
在所述器件晶圆的正面上键合半导体芯片，以及形成第二连接结构，所述半导体芯片通过所述第二连接结构电性连接至所述控制电路。
2.如权利要求1所述的晶体谐振器与控制电路的集成方法，其特征在于，所述器件晶圆包括基底晶圆和形成在所述基底晶圆上的介质层。
3.如权利要求2所述的晶体谐振器与控制电路的集成方法，其特征在于，所述基底晶圆包括沿着由所述背面至所述正面的方向依次层叠设置的底衬层、掩埋氧化层和顶硅层。
4.如权利要求1所述的晶体谐振器与控制电路的集成方法，其特征在于，所述下空腔的形成方法包括从所述器件晶圆的正面刻蚀所述器件晶圆，以形成所述晶体谐振器的下空腔，并从所述器件晶圆的背面减薄所述器件晶圆，以暴露出所述下空腔，并在所述器件晶圆的正面键合封盖基板,以封闭所述下空腔在器件晶圆正面的开口；
或者，所述下空腔的形成方法包括：从所述器件晶圆的背面刻蚀所述器件晶圆，以形成所述晶体谐振器的下空腔。
5.如权利要求4所述的晶体谐振器与控制电路的集成方法，其特征在于，所述器件晶圆包括绝缘体上硅衬底，包括沿着由背面至正面的方向依次层叠设置的底衬层、掩埋氧化层和顶硅层；
其中，通过背面刻蚀所述器件晶圆以形成下空腔之前还包括去除所述底衬层和掩膜氧化层，以及从所述器件晶圆的背面刻蚀所述器件晶圆包括刻蚀所述顶硅层，以形成所述下空腔。
6.如权利要求1所述的晶体谐振器与控制电路的集成方法，其特征在于，所述压电谐振片的形成方法包括：
在所述器件晶圆背面的设定位置上形成下电极；
键合压电晶片至所述下电极；
在所述压电晶片上形成所述上电极；或者，
所述压电谐振片的上电极和下电极形成在压电晶片上，三者作为整体键合至所述器件晶圆的背面上。
7.如权利要求6所述的晶体谐振器与控制电路的集成方法，其特征在于，形成所述下电极的方法包括蒸镀工艺或薄膜沉积工艺；以及，形成所述上电极的方法包括蒸镀工艺或薄膜沉积工艺。
8.如权利要求1所述的晶体谐振器与控制电路的集成方法，其特征在于，所述控制电路包括第一互连结构和第二互连结构，所述第一连接结构包括第一连接件和第二连接件；
其中，所述第一连接件连接所述第一互连结构和所述压电谐振片的下电极，所述第二连接件连接所述第二互连结构和所述压电谐振片的上电极。
9.如权利要求8所述的晶体谐振器与控制电路的集成方法，其特征在于，在形成所述下电极之前，形成所述第一连接件；其中，
所述第一连接件包括位于所述器件晶圆中的第一导电插塞，所述第一导电插塞的两端分别用于与所述第一互连结构和所述下电极电连接；
或者，所述第一连接件包括位于所述器件晶圆中的第一导电插塞以及位于所述器件晶圆背面且与所述第一导电插塞的一端电连接的第一连接线，所述第一导电插塞的另一端与所述第一互连结构电连接，所述第一连接线与所述下电极电连接；
或者，所述第一连接件包括位于所述器件晶圆中的第一导电插塞以及位于所述器件晶圆正面且与所述第一导电插塞的一端电连接的第一连接线，所述第一导电插塞的另一端与下电极电连接，所述第一连接线与所述第一互连结构电连接。
10.如权利要求9所述的晶体谐振器与控制电路的集成方法，其特征在于，形成具有所述第一导电插塞和位于器件晶圆正面的第一连接线的第一连接件的方法包括：
从所述器件晶圆的正面刻蚀所述器件晶圆以形成第一连接孔；
在所述第一连接孔中填充导电材料，以形成第一导电插塞；
在所述器件晶圆的正面上形成第一连接线，所述第一连接线连接所述第一导电插塞和所述第一互连结构；
从所述器件晶圆的背面减薄所述器件晶圆，暴露出所述第一导电插塞，以用于与所述压电谐振片的下电极电连接；
或者，形成具有所述第一导电插塞和位于器件晶圆正面的第一连接线的第一连接件的方法包括：
在所述器件晶圆的正面上形成第一连接线，所述第一连接线电连接所述第一互连结构；
从所述器件晶圆的背面减薄所述器件晶圆，并从所述器件晶圆的背面刻蚀所述器件晶圆以形成第一连接孔，所述第一连接孔贯穿所述器件晶圆，以暴露出所述第一连接线；以及，
在所述第一连接孔中填充导电材料，以形成第一导电插塞，所述第一导电插塞的一端与第一连接线连接，所述第一导电插塞的另一端用于与所述压电谐振片的下电极电连接。
11.如权利要求9所述的晶体谐振器与控制电路的集成方法，其特征在于，形成具有所述第一导电插塞和位于器件晶圆背面的第一连接线的第一连接件的方法包括：
从所述器件晶圆的正面刻蚀所述器件晶圆以形成第一连接孔；
在所述第一连接孔中填充导电材料，以形成第一导电插塞，所述第一导电插塞与所述第一互连结构电连接；
从所述器件晶圆的背面减薄所述器件晶圆，暴露出所述第一导电插塞；
在所述器件晶圆的背面上形成第一连接线，所述第一连接线的一端连接所述第一导电插塞，所述第一连接线的另一端用于电连接所述下电极；
或者，形成具有所述第一导电插塞和位于器件晶圆背面的第一连接线的第一连接件的方法包括：
从所述器件晶圆的背面减薄所述器件晶圆，并从所述器件晶圆的背面刻蚀所述器件晶圆以形成第一连接孔；
在所述第一连接孔中填充导电材料，以形成第一导电插塞，所述第一导电插塞的一端与所述第一互连结构电连接；
在所述器件晶圆的背面上形成第一连接线，所述第一连接线的一端连接所述第一导电插塞的另一端，所述第一连接线的另一端用于电连接所述下电极。
12.如权利要求9所述的晶体谐振器与控制电路的集成方法，其特征在于，所述下电极位于所述器件晶圆的背面上，并且所述下电极还从所述压电晶片延伸出以和所述第一连接件电性连接。
13.如权利要求8所述的晶体谐振器与控制电路的集成方法，其特征在于，在形成所述上电极之前，形成所述第二连接件；其中，
所述第二连接件包括位于所述器件晶圆中的第二导电插塞，所述第二导电插塞的两端分别用于与所述第二互连结构和所述上电极电连接；
或者，所述第二连接件包括位于所述器件晶圆中的第二导电插塞以及位于所述器件晶圆背面且与所述第二导电插塞的一端电连接的第二连接线，所述第二导电插塞的另一端与所述第二互连结构电连接，所述第二连接线与所述上电极电连接；
或者，所述第二连接件包括位于所述器件晶圆中的第二导电插塞以及位于所述器件晶圆正面且与所述第二导电插塞的一端电连接的第二连接线，所述第二导电插塞的另一端与上电极电连接，所述第二连接线与所述第二互连结构电连接。
14.如权利要求13所述的晶体谐振器与控制电路的集成方法，其特征在于，形成具有所述第二导电插塞和位于器件晶圆正面的第二连接线的第二连接件的方法包括：
从所述器件晶圆的正面刻蚀所述器件晶圆以形成第二连接孔；
在所述第二连接孔中填充导电材料，以形成第二导电插塞；
在所述器件晶圆的正面上形成第二连接线，所述第二连接线连接所述第二导电插塞和所述第二互连结构；
从所述器件晶圆的背面减薄所述器件晶圆，暴露出所述第二导电插塞，以用于与所述压电谐振片的上电极电连接；
或者，形成具有所述第二导电插塞和位于器件晶圆正面的第二连接线的第一连接件的方法包括：
在所述器件晶圆的正面上形成第二连接线，所述第二连接线电连接所述第二互连结构；
从所述器件晶圆的背面减薄所述器件晶圆，并从所述器件晶圆的背面刻蚀所述器件晶圆以形成第二连接孔，所述第二连接孔贯穿所述器件晶圆，以暴露出所述第二连接线；以及，
在所述第二连接孔中填充导电材料，以形成第二导电插塞，所述第二导电插塞的一端与第二连接线连接，所述第二导电插塞的另一端用于与所述压电谐振片的上电极电连接。
15.如权利要求13所述的晶体谐振器与控制电路的集成方法，其特征在于，形成具有所述第二导电插塞和位于器件晶圆背面的第二连接线的第二连接件的方法包括：
从所述器件晶圆的正面刻蚀所述器件晶圆以形成第二连接孔；
在所述第二连接孔中填充导电材料，以形成第二导电插塞，所述第二导电插塞与所述第二互连结构电连接；
从所述器件晶圆的背面减薄所述器件晶圆，暴露出所述第二导电插塞；
在所述器件晶圆的背面上形成第二连接线，所述第二连接线的一端连接所述第二导电插塞，所述第二连接线的另一端用于电连接所述上电极；
或者，形成具有所述第二导电插塞和位于器件晶圆背面的第二连接线的第二连接件的方法包括：
从所述器件晶圆的背面减薄所述器件晶圆，并从所述器件晶圆的背面刻蚀所述器件晶圆以形成第二连接孔；
在所述第二连接孔中填充导电材料，以形成第二导电插塞，所述第二导电插塞的一端与所述第二互连结构电连接；
在所述器件晶圆的背面上形成第二连接线，所述第二连接线的一端连接所述第二导电插塞的另一端，所述第二连接线的另一端用于电连接所述上电极。
16.如权利要求13所述的晶体谐振器与控制电路的集成方法，其特征在于，所述第二连接件的形成方法还包括：
在所述器件晶圆的背面上形成塑封层；
在所述塑封层中开设通孔，并在所述通孔中填充导电材料以形成第三导电插塞，所述第三导电插塞的底部电连接所述第二导电插塞，所述第三导电插塞的顶部暴露于所述塑封层；
在形成有所述上电极之后，所述上电极延伸出所述压电晶片至所述第三导电插塞的顶部，以使所述上电极和所述第三导电插塞电性连接；或者，在形成有所述上电极之后，在所述塑封层上形成互连线，所述互连线的一端覆盖所述上电极，所述互连线的另一端覆盖所述第三导电插塞，并去除所述塑封层。
17.如权利要求1所述的晶体谐振器与控制电路的集成方法，其特征在于，形成所述封盖层以围出所述上空腔的方法包括：
在所述器件晶圆的背面上形成牺牲层，所述牺牲层覆盖所述压电谐振片；
在所述器件晶圆的背面上形成封盖材料层，所述封盖材料层覆盖所述牺牲层的表面和侧壁，以包覆所述牺牲层；以及，
在所述封盖材料层中形成至少一个开口，以构成所述封盖层，其中所述开口暴露出所述牺牲层，并通过所述开口去除所述牺牲层，以形成所述上空腔。
18.如权利要求17所述的晶体谐振器与控制电路的集成方法，其特征在于，在形成所述上空腔之后，还包括：
封堵所述封盖层上的所述开口，以封闭所述上空腔，并使所述压电谐振片封盖在所述上空腔中。
19.如权利要求1所述的晶体谐振器与控制电路的集成方法，其特征在于，所述第二连接结构的形成方法包括：
在所述器件晶圆的正面上形成接触垫，所述接触垫的底部电连接所述控制电路，所述接触垫的顶部电连接所述半导体芯片。
20.如权利要求1所述的晶体谐振器与控制电路的集成方法，其特征在于，在形成所述封盖层之后还包括：在所述器件晶圆的背面上形成塑封层，所述塑封层覆盖所述封盖层位于所述上空腔外侧的外表面。
21.如权利要求1所述的晶体谐振器与控制电路的集成方法，其特征在于，优先在所述器件晶圆的背面上依次形成所述压电谐振片和所述封盖层，接着在所述器件晶圆的正面上键合半导体芯片；
或者，优先在所述器件晶圆的正面上键合半导体芯片，接着在所述器件晶圆的背面上依次形成所述压电谐振片和所述封盖层。
22.一种晶体谐振器与控制电路的集成结构，其特征在于，包括：
器件晶圆，所述器件晶圆中形成有控制电路，以及在所述器件晶圆中还形成有下空腔，所述下空腔具有位于所述器件晶圆背面的开口；
压电谐振片，包括上电极、压电晶片和下电极，所述压电谐振片形成在所述器件晶圆的背面上并对应所述下空腔；
第一连接结构，形成在所述器件晶圆上，用于使所述压电谐振片的上电极和下电极均与所述控制电路电性连接；以及，
封盖层，形成在所述器件晶圆的背面上并遮罩所述压电谐振片，并且所述封盖层还与所述压电谐振片及所述器件晶圆围成上空腔；
半导体芯片，键合在所述器件晶圆的正面上；以及，
第二连接结构，用于使所述半导体芯片电连接至所述控制电路。
23.如权利要求22所述的晶体谐振器与控制电路的集成结构，其特征在于，所述控制电路包括第一互连结构和第二互连结构，所述连接结构包括第一连接件和第二连接件；
其中，所述第一连接件连接所述第一互连结构和所述压电谐振片的下电极，所述第二连接件连接所述第二互连结构和所述压电谐振片的上电极。
24.如权利要求23所述的晶体谐振器与控制电路的集成结构，其特征在于，所述第一连接件包括：
第一导电插塞，贯穿所述器件晶圆，以使所述第一导电插塞的一端延伸至所述器件晶圆的正面并和所述第一互连结构电性连接，以及使所述第一导电插塞的另一端延伸至所述器件晶圆的背面并和所述压电谐振片的下电极电性连接。
25.如权利要求24所述的晶体谐振器与控制电路的集成结构，其特征在于，所述第一连接件还包括第一连接线；
所述第一连接线形成在所述器件晶圆的正面上，并且所述第一连接线连接所述第一导电插塞和所述第一互连结构；
或者，所述第一连接线形成在所述器件晶圆的背面上，并且所述第一连接线连接所述第一导电插塞和所述下电极。
26.如权利要求23所述的晶体谐振器与控制电路的集成结构，其特征在于，所述下电极位于所述器件晶圆的背面上，并且所述下电极还从所述压电晶片延伸出以和所述第一连接件电性连接。
27.如权利要求23所述的晶体谐振器与控制电路的集成结构，其特征在于，所述第二连接件包括：
第二导电插塞，贯穿所述器件晶圆，以使所述第二导电插塞的一端延伸至所述器件晶圆的正面并和所述第二互连结构电性连接，以及使所述第二导电插塞的另一端延伸至所述器件晶圆的背面并和所述压电谐振片的上电极电性连接。
28.如权利要求27所述的晶体谐振器与控制电路的集成结构，其特征在于，所述第二连接件还包括第二连接线；
所述第二连接线形成在所述器件晶圆的正面上，并且所述第二连接线连接所述第二导电插塞和所述第二互连结构；
或者，所述第二连接线形成在所述器件晶圆的背面上，并且所述第二连接线连接所述第二导电插塞和所述上电极。
29.如权利要求27所述的晶体谐振器与控制电路的集成结构，其特征在于，所述第二连接件还包括：
第三导电插塞，形成在所述器件晶圆的背面上，并且所述第三导电插塞的一端电连接所述上电极，所述第三导电插塞的另一端电连接所述第二导电插塞。
30.如权利要求27所述的晶体谐振器与控制电路的集成结构，其特征在于，所述第二连接件还包括：
第三导电插塞，形成在所述器件晶圆的背面上，并且所述第三导电插塞的底部电连接所述第二导电插塞；
互连线，所述互连线的一端覆盖所述上电极，所述互连线的另一端覆盖所述第三导电插塞的顶部。
31.如权利要求22所述的晶体谐振器与控制电路的集成结构，其特征在于，所述第二连接结构包括接触垫，所述接触垫的底部电连接所述控制电路，所述接触垫的顶部电连接所述半导体芯片。
32.如权利要求22所述的晶体谐振器与控制电路的集成结构，其特征在于，所述封盖层中形成至少一个开口，并在所述开口中填充有封堵插塞，以封闭所述上空腔。
33.如权利要求22所述的晶体谐振器与控制电路的集成结构，其特征在于，还包括：
塑封层，形成在所述器件晶圆的背面上，并覆盖所述封盖层位于所述上空腔外侧的外表面。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111403334B (zh) * 2018-12-29 2023-07-28 中芯集成电路（宁波）有限公司上海分公司 晶体谐振器与控制电路的集成结构及其集成方法
CN114679150A (zh) * 2020-12-24 2022-06-28 联华电子股份有限公司 半导体元件结构及其制造方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060157808A1 (en) * 2004-03-31 2006-07-20 Kabushiki Kaisha Toshiba Electronic component having micro-electrical mechanical system
CN1929302A (zh) * 2005-09-09 2007-03-14 株式会社东芝 薄膜体声谐振器及其制造方法
US20090108381A1 (en) * 2001-12-10 2009-04-30 International Business Machines Corporation Low temperature bi-CMOS compatible process for MEMS RF resonators and filters
CN104409422A (zh) * 2014-11-23 2015-03-11 北京工业大学 一种含腔体的低厚度低成本芯片尺寸封装
US20150243879A1 (en) * 2012-01-20 2015-08-27 International Business Machines Corporation Backside integration of rf filters for rf front end modules and design structure
CN105428518A (zh) * 2015-11-13 2016-03-23 中国科学院上海微系统与信息技术研究所 基于局域共振体的声子晶体结构及其制作方法
US9300272B2 (en) * 2011-11-09 2016-03-29 Globalfoundries Inc. Tunable filter structures and design structures
CN107304038A (zh) * 2016-04-18 2017-10-31 中芯国际集成电路制造(上海)有限公司 一种mems器件及其制备方法、电子装置
CN107662901A (zh) * 2016-07-27 2018-02-06 台湾积体电路制造股份有限公司 用于微机电系统装置和互补金属氧化物半导体装置的集成

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7248131B2 (en) * 2005-03-14 2007-07-24 Avago Technologies Wireless Ip (Singapore) Pte. Ltd. Monolithic vertical integration of an acoustic resonator and electronic circuitry
JP4773836B2 (ja) * 2006-02-08 2011-09-14 旭化成エレクトロニクス株式会社 薄膜バルク弾性波発振器、および、その製造方法
KR101522994B1 (ko) * 2010-12-16 2015-05-26 한국전자통신연구원 Ｆｂａｒ 듀플렉서 모듈 및 그 제조 방법
TW201251157A (en) * 2011-06-03 2012-12-16 Seiko Epson Corp Piezoelectric vibration element, manufacturing method for piezoelectric vibration element, piezoelectric vibrator, electronic device, and electronic apparatus
US9105751B2 (en) * 2011-11-11 2015-08-11 International Business Machines Corporation Integrated semiconductor devices with single crystalline beam, methods of manufacture and design structure
US9276556B1 (en) * 2012-09-20 2016-03-01 University Of South Florida Micromechanical devices based on piezoelectric resonators
WO2016187022A1 (en) * 2015-05-15 2016-11-24 Skyworks Solutions, Inc. Cavity formation in semiconductor devices
CN106877836B (zh) * 2015-12-14 2020-12-18 中芯国际集成电路制造(上海)有限公司 一种薄膜体声波谐振器及其制造方法和电子装置
CN107181469B (zh) * 2016-03-10 2020-11-17 中芯国际集成电路制造(上海)有限公司 薄膜体声波谐振器、半导体器件及其制造方法
CN107181472B (zh) * 2016-03-10 2020-11-03 中芯国际集成电路制造(上海)有限公司 薄膜体声波谐振器、半导体器件及其制造方法
US10439580B2 (en) * 2017-03-24 2019-10-08 Zhuhai Crystal Resonance Technologies Co., Ltd. Method for fabricating RF resonators and filters
US11309352B2 (en) * 2018-03-01 2022-04-19 Qualcomm Incorporated Integrated acoustic filter on complementary metal oxide semiconductor (CMOS) die
CN111384916B (zh) * 2018-12-29 2022-08-02 中芯集成电路（宁波）有限公司上海分公司 晶体谐振器与控制电路的集成结构及其集成方法
CN111384914A (zh) * 2018-12-29 2020-07-07 中芯集成电路（宁波）有限公司上海分公司 晶体谐振器与控制电路的集成结构及其集成方法
CN111384910A (zh) * 2018-12-29 2020-07-07 中芯集成电路（宁波）有限公司上海分公司 晶体谐振器与控制电路的集成结构及其集成方法
CN111384918B (zh) * 2018-12-29 2022-04-26 中芯集成电路（宁波）有限公司上海分公司 晶体谐振器与控制电路的集成结构及其集成方法
CN111384919A (zh) * 2018-12-29 2020-07-07 中芯集成电路（宁波）有限公司上海分公司 晶体谐振器与控制电路的集成结构及其集成方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090108381A1 (en) * 2001-12-10 2009-04-30 International Business Machines Corporation Low temperature bi-CMOS compatible process for MEMS RF resonators and filters
US20060157808A1 (en) * 2004-03-31 2006-07-20 Kabushiki Kaisha Toshiba Electronic component having micro-electrical mechanical system
CN1929302A (zh) * 2005-09-09 2007-03-14 株式会社东芝 薄膜体声谐振器及其制造方法
US9300272B2 (en) * 2011-11-09 2016-03-29 Globalfoundries Inc. Tunable filter structures and design structures
US20150243879A1 (en) * 2012-01-20 2015-08-27 International Business Machines Corporation Backside integration of rf filters for rf front end modules and design structure
CN104409422A (zh) * 2014-11-23 2015-03-11 北京工业大学 一种含腔体的低厚度低成本芯片尺寸封装
CN105428518A (zh) * 2015-11-13 2016-03-23 中国科学院上海微系统与信息技术研究所 基于局域共振体的声子晶体结构及其制作方法
CN107304038A (zh) * 2016-04-18 2017-10-31 中芯国际集成电路制造(上海)有限公司 一种mems器件及其制备方法、电子装置
CN107662901A (zh) * 2016-07-27 2018-02-06 台湾积体电路制造股份有限公司 用于微机电系统装置和互补金属氧化物半导体装置的集成

Non-Patent Citations (5)

* Cited by examiner, † Cited by third party
Title
G. WU ET AL: "《Wafer-Level Vacuum-Packaged High-Performance AlN-on-SOI Piezoelectric Resonator for Sub-100-MHz Oscillator Applications》", 《IN IEEE TRANSACTIONS ON INDUSTRIAL ELECTRONICS》 *
王迎军主编: "《新型材料科学与技术 无机材料卷 下》", 31 October 2016, 华南理工大学出版社 *
邱成军，曹姗姗，卜丹编著: "《微机电系统（MEMS）工艺基础与应用"》", 28 February 2006, 哈尔滨工业大学出版社 *
陈文元，张卫平，陈迪著: "《非硅MEMS技术及其应用》", 31 March 2015 *
黄光俊,石玉,杨杰,赵宝林,钟慧: "《薄膜体声波谐振器(FBAR)的结构制备工艺研究》", 《中国力学学会、中国声学学会（）、IEEE UFFC.第三届全国压电和声波理论及器件技术研讨会论文集[C].中国力学学会、中国声学学会、IEEE 》 *

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