JP2022510126A - 結晶共振器と制御回路の集積構造及びその集積方法 - Google Patents

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Abstract

本発明は、結晶共振器と制御回路の集積構造及びその集積方法を提供する。デバイスウェハに下キャビディを形成し、基板に上キャビディを形成し、結合プロセスによってデバイスウェハと基板を結合することで、圧電共振片をデバイスウェハと基板との間にクランプさせ、かつ、下キャビディと上キャビディをそれぞれ圧電共振片の両側に対応させて結晶共振器を構成するとともに、結晶共振器を制御回路に電気的に接続させて、結晶共振器と制御回路の集積設置を実現する。従来の結晶共振器に比べて、本発明における結晶共振器はより小さいサイズを有し、結晶共振器の消費電力の低減に有利であり、かつ、本発明における結晶共振器は他の半導体素子と集積しやすく、これによってデバイスの集積度を向上させることができる。【選択図】図２ｏ

Description

本発明は半導体技術の分野に関し、特に結晶共振器と制御回路の集積構造及びその集積方法に関する。
結晶共振器は、圧電結晶の逆圧電効果を利用して製造した共振デバイスであり、結晶振動子とフィルタの肝心な素子であり、高周波電子信号に広く応用され、精確な計時、周波数標準とフィルタリングなどの測定と信号処理システムに不可欠な周波数制御機能を実現する。
半導体技術の絶えない発展及び集積回路の普及に伴い、各種の部品のサイズも小型化されるようになった。しかし、現在の結晶共振器は他の半導体部品と集積しにくいだけでなく、結晶共振器のサイズも大きい。
例えば、現在よく見られる結晶共振器は表面実装型結晶共振器を含み、具体的には、ベースと上蓋を金属溶接（又は接着剤による接着）によって接着されて、密閉チャンバが形成され、結晶共振器の圧電ウェハが前記密閉チャンバ中に位置し、圧電ウェハの電極をパッド又はリード線を介して対応する回路に電気的に接続する。上述したような結晶共振器に基づいて、そのデバイスサイズをさらに縮小することは困難であり、そして、形成された結晶共振器は、溶接又は接着によって対応する集積回路に電気的に接続する必要があり、従って、前記結晶共振器のサイズをさらに制限する。
本発明の目的は、結晶共振器と制御回路の集積方法を提供して、従来の結晶共振器におけるサイズが大きく、集積されにくいという問題を解決することである。
上述した技術的問題を解決するために、本発明によれば、
制御回路が形成されるデバイスウェハを提供するステップと、
前記デバイスウェハの背面に位置する開口を有する下キャビディを前記デバイスウェハに形成するステップと、
前記デバイスウェハの背面には、上電極、圧電ウェハ及び下電極を含む圧電共振片を形成し、前記圧電共振片は、前記下キャビディに対応し、前記圧電共振片の前記上電極及び前記下電極を前記制御回路に接続するための第１接続構造を形成するステップと、
前記デバイスウェハの背面にキャッピング層を形成し、前記キャッピング層は前記圧電共振片をマスクし、前記圧電共振片及び前記デバイスウェハと共に、前記結晶共振器の上キャビディを囲むステップと、
前記デバイスウェハの正面に半導体チップを結合することにより、第２接続構造を形成し、前記半導体チップは、前記第２接続構造を介して前記制御回路に電気的に接続されるステップとを含む結晶共振器と制御回路の集積方法が提供される。
本発明の他の目的は、
制御回路及び背面に位置する開口を有する下キャビディが形成されるデバイスウェハと、
上電極、圧電ウェハ及び下電極を含み、前記デバイスウェハの背面に形成され、かつ前記下キャビディに対応する圧電共振片と、
前記デバイスウェハに形成され、前記圧電共振片の前記上電極及び前記下電極をいずれも前記制御回路に電気的に接続させるために用いられる第１接続構造と、
前記デバイスウェハの背面に形成され、前記圧電共振片をマスクし、前記圧電共振片及び前記デバイスウェハと共に上キャビディを囲むキャッピング層と、
前記デバイスウェハの正面に結合される半導体チップと、
前記半導体チップを前記制御回路に電気的に接続させるための第２接続構造とを含む結晶共振器と制御回路の集積構造が提供される。
本発明が提供する結晶共振器と制御回路の集成方法では、制御回路が形成されるデバイスウェハに基づいて、半導体平面プロセスにより下キャビディを製造し、デバイスウェハの背面から下キャビディを露出させ、これによって圧電共振片はデバイスウェハの背面に形成することができる。これにより、制御回路と結晶共振器とが同一のデバイスウェハに集積されることができることを実現する。同時に、半導体チップをさらに同一のデバイスウェハ上に結合させて、圧電共振片とそれぞれデバイスウェハの両側に配置することもでき、さらに結晶共振器の集積度を更に高め、チップ上で結晶共振器のパラメータ（例えば、結晶共振器の温度ドリフトと周波数矯正などの原始偏差）を変調することを実現することができ、結晶共振器の性能向上に有利である。
このように、本発明が提供する結晶共振器によって、他の半導体素子と集積させ、デバイスの集積度を向上させるだけでなく、従来の結晶共振器(例えば、表面実装型結晶共振器)に比べて、本発明が提供する形成方法により形成される結晶共振器のサイズはより小さく、結晶共振器の小型化を図ることができ、製造コストの削減と結晶共振器の消費電力の低減に有利である。
本発明の一実施例における結晶共振器と制御回路の集積方法の流れの概略図である。 本発明の一実施例における結晶共振器と制御回路の集積方法の製造過程における構成図である。 本発明の一実施例における結晶共振器と制御回路の集積方法の製造過程における構成図である。 本発明の一実施例における結晶共振器と制御回路の集積方法の製造過程における構成図である。 本発明の一実施例における結晶共振器と制御回路の集積方法の製造過程における構成図である。 本発明の一実施例における結晶共振器と制御回路の集積方法の製造過程における構成図である。 本発明の一実施例における結晶共振器と制御回路の集積方法の製造過程における構成図である。 本発明の一実施例における結晶共振器と制御回路の集積方法の製造過程における構成図である。 本発明の一実施例における結晶共振器と制御回路の集積方法の製造過程における構成図である。 本発明の一実施例における結晶共振器と制御回路の集積方法の製造過程における構成図である。 本発明の一実施例における結晶共振器と制御回路の集積方法の製造過程における構成図である。 本発明の一実施例における結晶共振器と制御回路の集積方法の製造過程における構成図である。 本発明の一実施例における結晶共振器と制御回路の集積方法の製造過程における構成図である。 本発明の一実施例における結晶共振器と制御回路の集積方法の製造過程における構成図である。 本発明の一実施例における結晶共振器と制御回路の集積方法の製造過程における構成図である。 本発明の一実施例における結晶共振器と制御回路の集積構造の概略図である。
本発明の核心思想は、結晶共振器と制御回路の集積構造及びその集積方法を提供し、半導体平面プロセスによって圧電共振片を、制御回路が形成されたウェハに集積することである。形成された結晶共振器のデバイスサイズをさらに削減することができ、一方、前記結晶共振器を他の半導体部品と集積させることができ、デバイスの集積度を向上させることができる。
以下、図面と具体的な実施例に合わせて、本発明が提供する結晶共振器と制御回路の集積構造及びその集積方法をさらに詳しく説明する。以下の説明によって、本発明の利点と特徴はさらに明確になるであろう。なお、図面は、非常に簡略化された形式で非正確な比例を用いており、本発明の実施例の目的を簡単かつ明確に補助説明するためのものである。
図１は、本発明の一実施例における結晶共振器と制御回路の集成方法の流れの概略図であり、図２ａ～図２ｏは、本発明の一実施例における、結晶共振器と制御回路の集成方法の製造過程における構成図である。以下、本実施例における結晶共振器形成の各ステップについて、図面を参照しながら詳細に説明する。
ステップＳ１００において、具体的には、図２ａに示すように、デバイスウェハ１００を提供し、前記デバイスウェハ１００に制御回路１１０が形成される。
本実施例では、前記デバイスウェハ１００は、対向する正面１００Ｕ及び背面１００Ｄを有し、前記制御回路１１０の少なくとも部分的な相互接続構造は、前記デバイスウェハの正面１００Ｕまで延伸し、前記デバイスウェハ１００の正面１００Ｕから露出する。このようにして、前記制御回路１１０を、後で形成される圧電共振片に電気的に接続しやすくなり、さらに前記圧電共振片に電気信号を印加することができる。
さらに、同一デバイスウェハ１００上に複数の結晶共振器を同時に製造することができるので、前記デバイスウェハ１００上には複数のデバイス領域ＡＡが定義され、各前記デバイス領域ＡＡ中には一つの結晶共振器が対応して形成される。
具体的には、前記制御回路１１０は、後で形成される圧電共振片の上電極及び下電極に電気的に接続されるための第１回路１１１及び第２回路１１２を含む。
引き続き図２ａに示すように、前記第１回路１１１は、第１トランジスタ、第１相互接続構造１１１ａ、及び第３相互接続構造１１１ｂを含み、前記第１トランジスタは、前記デバイスウェハに埋め込まれ、前記第１相互接続構造１１１ａ及び第３相互接続構造１１１ｂは、いずれも前記第１トランジスタに接続され、前記デバイスウェハの正面まで延伸する。例えば、前記第１相互接続構造１１１ａは、前記第１トランジスタのドレインに接続され、前記第３相互接続構造１１１ｂは、前記第１トランジスタのソースに接続される。
同様に、前記第２回路１１２は、第２トランジスタ、第２相互接続構造１１２ａ、及び第４相互接続構造１１２ｂを含み、前記第２トランジスタは、前記デバイスウェハ１００に埋め込まれ、前記第２相互接続構造１１２ａ及び第４相互接続構造１１２ｂは、いずれも前記第２トランジスタに接続され、前記デバイスウェハ１００の正面１００Ｕまで延伸する。例えば、前記第２相互接続構造１１２ａは、前記第１トランジスタのドレインに接続され、前記第４相互接続構造１１２ｂは、前記第２トランジスタのソースに接続される。
本実施例において、前記デバイスウェハ１００は、ベースウェハ１００Ａと、前記ベースウェハ１００Ａに形成される誘電体層１００Ｂと、を含む。この場合、前記誘電体層１００Ｂのベースウェハ１００Ａから離れた表面は、正面１００Ｕを構成する。また、前記第１トランジスタ及び前記第２トランジスタがいずれも前記ベースウェハ１００Ａに形成され、前記誘電体層１００Ｂは、前記第１トランジスタ及び第２トランジスタを被覆し、前記第３相互接続構造１１１ｂ、前記第１相互接続構造１１１ａ、前記第４相互接続構造１１２ｂ、及び前記第２相互接続構造１１２ａは、いずれも前記誘電体層１００Ｂ内に形成され、前記誘電体層１００Ｂの前記ベースウェハから離れた表面に延伸する。
ここでは、前記ベースウェハ１００Ａは、シリコンウェハであってもよいし、シリコンオンインシュレータウェハ（ｓｉｌｉｃｏｎ－ｏｎ－ｉｎｓｕｌａｔｏｒ，ＳＯＩ）であってもよい。本実施例では、前記ベースウェハ１００Ａがシリコンオンインシュレータウェハであり、前記ベースウェハは、具体的に、前記背面１００Ｄから前記正面１００Ｕへの方向に沿って順次積層されて設けられたベース層１０１、埋め込み酸化層１０２及びトップシリコン層１０３を含む。
なお、本実施例では、前記制御回路の相互接続構造は、デバイスウェハ１００の正面１００Ｕまで延伸し、後で形成される圧電共振片は、前記デバイスウェハの背面１００Ｄに設置される。これに基づいて、後続プロセスにおいて、第１接続構造を形成することにより、制御回路１１０における圧電共振片に接続するための接続ポートをデバイスウェハの正面からデバイスウェハの背面へ引き出し、後で形成される圧電共振片とさらに電気的に接続することができる。
具体的には、前記第１接続構造は、第１接続部材と第２接続部材を含み、ここでは、前記第１接続部材は前記第１相互接続構造１１１ａに接続され、後で形成される圧電共振片の下電極に電気的に接続するために用いられ、前記第２接続部材は、前記第２相互接続構造１１２ｂに接続され、後で形成される圧電共振片の上電極に電気的に接続するために用いられる。
さらに、前記第１接続部材は、第１導電プラグ２２１を含み、前記第１導電プラグ２２１の両端は、それぞれ、前記第１相互接続構造１１１ａ及び後で形成される下電極と電気的に接続されるために用いられる。すなわち、前記第１導電プラグ２２１を用いて前記制御回路における第１相互接続構造１１１ａの接続ポートを、制御回路の正面から制御回路の背面へ引き出し、それによって、後でデバイスウェハの背面に形成された下電極を、制御回路の背面で前記制御回路に電気的に接続させることができる。
任意選択的に、本実施例では、前記第１接続部材は、第１接続線２１１をさらに含むことができ、前記第１接続線２１１は、例えば、前記デバイスウェハの正面に形成され、前記第１接続線２１１は、前記第１導電プラグ２２１の一端と第１相互接続構造に接続され、前記第１導電プラグ２２１の他端は、前記下電極に電気的に接続するために用いられる。
又は、他の実施例では、前記第１接続部材における第１接続線は、デバイスウェハの背面に形成され、前記第１接続線は、前記第１導電プラグ２２１の一端と前記下電極に接続され、前記第１導電プラグ２２１の他端は、前記制御回路の前記第１相互接続構造に電気的に接続される。
同様に、前記第２接続部材は、第２導電プラグ２２２を含むことができ、前記第２導電プラグ２２２の両端は、前記第２相互接続構造１１２ａと、後で形成される上電極とそれぞれ電気的に接続される。すなわち、前記第２導電プラグ２２２を用いて前記制御回路における第２相互接続構造１１２ａの接続ポートを、制御回路の正面から制御回路の背面まで引き出し、それにより、後でデバイスウェハの背面に形成された上電極を、制御回路の背面で前記制御回路に電気的に接続させることができる。
本実施例では、前記第２接続部材は、第２接続線２１２をさらに含むことができ、前記第２接続線２１２は、例えば、前記デバイスウェハの正面に形成され、前記第２接続線２１２は前記第２導電プラグ２２２の一端及び前記第２相互接続構造に接続され、前記第２導電プラグ２２２の他端は前記上電極に電気的に接続される。
或いは、他の実施例では、前記第２接続部材における第２接続線はデバイスウェハの背面に形成され、前記第２接続線は前記第２導電プラグ２２２の一端と前記上電極に接続され、前記第２導電プラグ２２２の他端は前記制御回路の前記第２相互接続構造に電気的に接続される。
ここで、前記第１接続部材における第１導電プラグ２２１及び第２接続部材における第２導電プラグ２２２は、同一プロセスのステップで形成されてもよく、第１接続部材における第１接続線２１１及び第２接続部材における第２接続線２１２は、同一プロセスのステップで同時に形成されてもよい。
具体的には、本実施例では、第１導電プラグ２２１とデバイスウェハの正面にある第１接続線２１１とを有する第１接続部材及び第２導電プラグ２２２とデバイスウェハの正面にある第２接続線２１２とを有する第２接続部材を形成する方法は、以下のステップを含む。
第１ステップでは、具体的に２ｂに示すように、第１接続孔と第２接続孔とを形成するために、前記デバイスウェハ１００の正面１００Ｕから前記デバイスウェハ１００をエッチングする。具体的には、前記第１接続孔及び第２接続孔の底部が、前記制御回路の底部よりも、前記デバイスウェハの背面１００Ｄに近接する。
第２ステップでは、引き続き図２ｂに示すように、前記第１接続孔及び前記第２接続孔に導電材料を充填して、第１導電プラグ２２１及び第２導電プラグ２２２をそれぞれ形成する。
すなわち、前記第１導電プラグ２２１及び前記第２導電プラグ２２２の底部は、前記制御回路よりも前記デバイスウェハの背面１００Ｄに近接し、これにより、第１導電プラグ２２１及び第２導電プラグ２２２が制御回路１１０の正面から制御回路１１０の背面に延伸し、それぞれ第１回路１１１及び第２回路１１２に対応するように接続される。
具体的には、前記第１トランジスタ１１１Ｔ及び前記第２トランジスタ１１２Ｔは、前記トップシリコン層１０３に形成され、前記埋め込み酸化層１０２の上方に位置し、第１導電プラグ２２１及び第２導電プラグ２２２は、順に誘電体層１００Ｂ及びトップシリコン層１０３を貫通して前記埋め込み酸化層１０２に停止する。エッチングプロセスを実行して前記第１接続孔と前記第２接続孔を形成する場合、前記埋め込み酸化層１０２をエッチング停止層として利用して、エッチングプロセスのエッチング精度を正確に制御することができると考えられる。
後続プロセスでは、前記デバイスウェハの背面を薄めた後、前記第１導電プラグ２２１と前記第２導電プラグ２２２とを、薄めたデバイスウェハの背面から露出させて、それぞれ、背面に形成された圧電共振片の上電極と下電極とに電気的に接続するために用いることができる。
第３ステップでは、引き続き図２ｂに示すように、前記デバイスウェハ１００の正面に第１接続線２１１と第２接続線２１２を形成し、前記第１接続線２１１は前記第１導電プラグ２２１と前記第１相互接続構造１１１ａに接続され、前記第２接続線２１２は前記第２導電プラグ２２２と前記第２相互接続構造１１２ａに接続される。
また、他の実施例においては、前記第１接続部材における第１接続線及び第２接続部材における第２接続線は、いずれも前記デバイスウェハの背面に形成され、このとき、第１導電プラグと第１接続線を有する第１接続部材と第２導電プラグと第２接続線を有する第２接続部材の形成方法は、例えば、以下のステップを含む。
まず、前記デバイスウェハの正面から前記デバイスウェハをエッチングして、第１接続孔と第２接続孔とを形成する。
続いて、前記第１接続孔及び前記第２接続孔に導電材料を充填して、それぞれ第１導電プラグ及び第２導電プラグを形成し、前記第１導電プラグは前記第１相互接続構造に電気的に接続され、前記第２導電プラグは第２相互接続構造に電気的に接続される。
次に、前記デバイスウェハの背面から前記デバイスウェハを薄くし、前記第１導電プラグ及び第２導電プラグを露出させる。
そして、前記デバイスウェハの背面に第１接続線と第２接続線を形成し、前記第１接続線の一端は前記第１導電プラグに接続され、前記第１接続線の他端は前記下電極に電気的に接続されるために用いられ、前記第２接続線の一端は前記第２導電プラグに接続され、前記第２接続線の他端は前記上電極に電気的に接続されるために用いられる。
なお、上述した第１導電プラグ２２１及び第２導電プラグ２２２は、第１接続線２１１及び第２接続線２１２を形成する前に前記デバイスウェハ１００の正面から製造したものである。しかしながら、前記第１導電プラグ２２１及び第２導電プラグ２２２は、後で前記デバイスウェハを薄めた後に、前記デバイスウェハの背面から製造してもよいことを認識すべきである。デバイスウェハの背面から第１導電プラグと第２導電プラグを製造する方法については、後で前記デバイスウェハを薄めた後に詳細に説明する。
また、後続プロセスでは、デバイスウェハ１００の正面に半導体チップを結合し、デバイスウェハ１００の背面に圧電共振片を形成する。ここでは、デバイスウェハ１００の正面に導体チップを優先的に結合し、続いて、デバイスウェハ１００の背面に圧電共振片を形成してもよいし、又は、デバイスウェハ１００の背面に圧電共振片を優先的に形成し、続いてデバイスウェハ１００の正面に半導体チップを結合してもよい。
本実施例では、デバイスウェハ１００の背面に圧電共振片を優先的に形成し、続いてデバイスウェハ１００の正面に半導体チップを結合することを例として説明する。
任意選択的に、前記圧電共振片を形成する前に、デバイスウェハ１００の正面に、支持ウェハを結合することをさらに含む。
本実施例では、支持ウェハを結合する前、及び前記第１接続線２１１及び第２接続線２１２を形成した後に、前記デバイスウェハ１００の結合面がより平坦になるように、前記デバイスウェハ１００の正面１００Ｕに平坦化層３００を形成することをさらに含む。
具体的には、図２ｃに示すように、前記平坦化層３００は、デバイスウェハ１００の正面１００Ｕに形成され、前記平坦化層３００の表面は、前記第１接続線２１１及び第２接続線２１２の表面より小さくない。例えば、前記平坦化層３００は、前記デバイスウェハ１００と、前記第１接続線２１１と、第２接続線２１２とを被覆し、前記平坦化層３００の表面を平坦化するか、前記平坦化層３００と、前記第１接続線２１１と、第２接続線２１２との表面を揃えるようにし、このようにしてデバイスウェハ１００が平坦な結合面を備えることもできる。
本実施例では、研磨プロセスを用いて前記平坦化層３００を形成し、この場合は、例えば、前記第１接続線２１１と第２接続線２１２とを研磨停止層とし、これによって形成された平坦化層３００の表面、第１接続線２１１の表面と第２接続線２１２の表面を揃えることにより、デバイスウェハ１００の結合面を形成する。
ステップＳ２００において、引き続き、図２ｃ～図２ｅを参照して、前記デバイスウェハ１００には、前記デバイスウェハの背面にある開口を有する下キャビディ１２０が形成される。
本実施例では、前記下キャビディ１２０の形成方法は、例えば、ステップＳ２１０とステップＳ２２０とを含む。
ステップＳ２１０において、具体的には、図２ｃに示すように、前記デバイスウェハ１００の正面から前記デバイスウェハ１００をエッチングして、前記結晶共振器の下キャビディ１２０を形成する。
具体的には、前記下キャビディ１２０は、前記デバイスウェハ１００の正面１００Ｕから前記デバイスウェハ１００の内部まで延伸し、前記下キャビディ１２０の底部は、前記制御回路１１０の底部より、前記デバイスウェハ１００の背面１００Ｄに近接する。
本実施例では、前記平坦化層３００を形成した後、前記平坦化層３００と前記デバイスウェハ１００とを順次エッチングして、前記下キャビディ１２０を形成する。具体的には、前記下キャビディ１２０を製造する際に、前記平坦化層３００、誘電体層１００Ｂ、及びトップシリコン層１０３を順次エッチングし、前記埋め込み酸化層１０２にエッチングを停止させる。
以上のように、本実施例では、エッチングプロセスを実行して第１接続孔及び第２接続孔を形成して、第１導電プラグ２２１及び第２導電プラグ２２２をさらに製造するとき、及びエッチングプロセスを実行して下キャビディ１２０を形成するとき、埋め込み酸化層１０２をエッチング停止層として利用することができ、これによって、形成された第１導電プラグ２２１と第２導電プラグ２２２の底部が、前記下キャビディ１２０の底部と同じ又は近い深さ位置に位置することができる。このようにすれば、後続プロセスにおいて、デバイスウェハ１００の背面１００Ｄからデバイスウェハを薄くすると、第１導電プラグ２２１、第２導電プラグ２２２、下キャビディ１２０をいずれも露出させることを確保することができる。
なお、図面では、単に、下キャビディ１２０、第１回路と第２回路との位置関係を模式的に図示しているが、具体的な態様においては、実際の回路のレイアウトに応じて第１回路と第２回路との配置方式を調整できることが認識されるべきであり、ここでは限定しない。
ステップＳ２２０では、具体的には図２ｄ～２ｅに示すように、前記下キャビディ１２０が露出するまで、前記デバイスウェハ１００の背面１００Ｄから前記デバイスウェハ１００を薄くする。
本実施例では、前記下キャビディ１２０の底部は、埋め込み酸化層１０２に延伸するので、前記デバイスウェハを薄くする際に、前記ベース層１０１と前記埋め込み酸化層１０２とを順次削減し、前記トップシリコン層１０３まで薄くして、前記下キャビディ１２０を露出させ、露出した下キャビディ１２０は、後で形成される圧電共振片に振動空間を提供するためのものである。また、前記デバイスウェハを薄めた後に、前記第１導電プラグ２２１と前記第２導電プラグ２２２とを露出させて、露出した第１導電プラグ２２１と前記第２導電プラグ２２２とが、後で形成される圧電共振片に電気的に接続されることができる。
オプションの態様では、具体的に図２でに示すように、前記デバイスウェハ１００を薄くする前に、前記デバイスウェハ１００の正面に、支持ウェハ４００を結合することで、前記支持ウェハ４００の支持下で前記デバイスウェハ１００を薄くすることができる。
なお、本実施例において、前記下キャビディ１２０の形成方法として、デバイスウェハ１００を正面からエッチングし、デバイスウェハ１００の背面から下キャビディ１２０の開口が露出するように、背面から前記デバイスウェハ１００を薄くする。
或いは、図３に示すように、他の実施例においては、前記下キャビディ１２０の形成方法として、前記デバイスウェハの背面から前記デバイスウェハをエッチングして、前記結晶共振器の下キャビディ１２０を形成するようにしてもよい。また、他の実施例では、デバイスウェハの背面から前記デバイスウェハをエッチングする前に、まず前記デバイスウェハを薄くするようにしてもよい。
重点的に図３に示すように、具体的な一実施例において、デバイスウェハの背面から前記デバイスウェハをエッチングして下キャビディを形成する方法は、例えば、以下を含む。
まず、デバイスウェハの背面から前記デバイスウェハを薄くし、前記ベースウェハがシリコンオンインシュレータウェハである場合には、前記デバイスウェハを薄くする際に、前記ベースウェハのベース層と埋め込み酸化層を順次除去することができ、当然ながら、前記デバイスウェハを薄くする際に、前記埋め込み酸化層が露出するまで、前記ベース層の一部又は全てを選択して除去することができる。
次に、デバイスウェハの背面から前記デバイスウェハをエッチングして、前記下キャビディを形成する。なお、下キャビディを形成するために前記デバイスウェハをエッチングする深さは、実需要に応じて調整することができる。例えば、前記デバイスウェハを薄くしてトップシリコン層１０３を露出させる場合には、トップシリコン層においてキャビディを形成するために前記トップシリコン層１０３をエッチングしてもよいし、あるいは、形成された下キャビディ１２０が前記トップシリコン層１０３から前記誘電体層１００Ｂまで延伸するように、前記トップシリコン層をエッチングしてから、さらに前記誘電体層１００Ｂをエッチングしてもよい。
また、上述したように、他の実施例では、第１接続部材における第１導電プラグ２２１と第２接続部材における第２導電プラグ２２２を、前記デバイスウェハを薄めた後に、デバイスウェハの背面から製造するようにしてもよい。
具体的には、デバイスウェハ１００の正面に第１接続線と第２接続線を形成し、デバイスウェハ１００の背面から第１導電プラグ２２１と第２導電プラグ２２２を製造し、第１導電プラグ２２１と第１接続線２１１とを接続させ、第２導電プラグ２２２と第２接続線２１２とを接続させる方法は、以下のステップを含む。
まず、前記支持ウェハ４００が結合される前に、前記デバイスウェハ１００の正面に第１接続線２１１と第２接続線２１２を形成し、前記第１接続線２１１は前記第１相互接続構造１１１ａに電気的に接続され、前記第２接続線２１２は前記第２相互接続構造１１２ａに電気的に接続される。
次に、前記デバイスウェハを薄めた後に、前記デバイスウェハ１００の背面からデバイスウェハ１００をエッチングして、第１接続孔及び第２接続孔を形成し、前記第１接続孔及び前記第２接続孔はいずれも前記デバイスウェハ１００を貫通して、前記第１接続線２１１及び前記第２接続線２１２を露出させる。
そして、前記第１接続孔及び前記第２接続孔に導電材料を充填して、第１導電プラグ２２１及び第２導電プラグ２２２をそれぞれ形成し、前記第１導電プラグ２２１の一端は第１接続線２１１に接続され、前記第１導電プラグ２２１の他端は前記圧電共振片の下電極に電気的に接続されるために用いられ、前記第２導電プラグ２２２の一端は第２接続線２１２に接続され、前記第２導電プラグ２２２の他端は、前記圧電共振片の上電極と電気的に接続するために用いられる。
また、他の実施例では、デバイスウェハ１００の背面に第１接続線と第２接続線とを形成し、デバイスウェハ１００の背面から第１導電プラグ２２１と第２導電プラグ２２２とを製造し、第１導電プラグ２２１と第１接続線とを接続させ、第２導電プラグ２２２と第２接続線とを接続させる方法は以下のステップを含む。
まず、前記デバイスウェハ１００の背面から前記デバイスウェハ１００を薄くし、前記デバイスウェハ１００の背面から前記デバイスウェハをエッチングして、第１接続孔と第２接続孔とを形成する。
続いて、前記第１接続孔及び第２接続孔に導電材料を充填して、それぞれ第１導電プラグ及び第２導電プラグを形成し、前記第１導電プラグの一端は前記第１相互接続構造に電気的に接続され、前記第２導電プラグの一端は前記第２相互接続構造に電気的に接続される。
次に、前記デバイスウェハ１００の背面に第１接続線と第２接続線を形成し、前記第１接続線の一端は前記第１導電プラグの他端に接続され、前記第１接続線の他端は前記下電極と電気的に接続されるために用いられ、前記第２接続線の一端は前記第２導電プラグの他端に接続され、前記第２接続線の他端は前記上電極に電気的に接続されるために用いられる。
ステップＳ３００では、具体的には、図２ｆ～図２ｈに示すように、前記デバイスウェハ１００の背面に上電極５３０、圧電ウェハ５２０及び下電極５１０を含む圧電共振片５００を形成し、前記圧電共振片５００は、前記下キャビディ１２０に対応する。具体的には、前記圧電共振片５００の縁は、前記下キャビディ１２０の側壁に当接する。
具体的には、前記圧電共振片５００の形成方法は、例えば、以下のステップを含む。
ステップ１、具体的には、図２ｆを参照して、前記デバイスウェハ１００の背面に下電極５１０を形成する。
本実施例では、前記下電極５１０が前記下キャビディ１２０の外周を回り、前記第１導電プラグ２２１を被覆することで、前記下電極５１０は前記第１導電プラグ２２１を介して前記第１回路１１１に電気的に接続され、それに応じて前記下電極５１０は前記第１相互接続構造１１１ａを介して前記第１トランジスタに電気的に接続させる。
なお、他の実施例では、第１接続部材の第１接続線がデバイスウェハの背面に形成された場合に、前記下電極５１０は前記第１接続線に電気的に接続されてもよい。
ここで、前記下電極５１０の材質は、例えば銀である。また、前記下電極５１０は、薄膜堆積プロセス、フォトリソグラフィープロセス、エッチングプロセスを順に使用して形成してもよいし、蒸着プロセスを利用して形成してもよい。
ステップ２、引き続き図２ｆに示すように、圧電ウェハ５２０を前記下電極２１０に結合し、前記圧電ウェハ５２０の縁は、前記下キャビディ１２０の側壁に当接しかつ記下電極５１０に位置し、それによって、前記圧電ウェハ５２０は前記下キャビディ１２０に対応する。ここで、前記圧電ウェハ５２０は、例えば、石英ウェハであってもよい。
ステップ３では、引き続き図２ｇを参照し、前記圧電ウェハ５２０に上電極５３０を形成し、下電極５１０と同様に、前記上電極５３０は、蒸着プロセス又は薄膜堆積で形成されてもよい。その材質は例えば銀である。この後続プロセスでは、前記上電極５３０を前記制御回路に電気的に接続する。
なお、本実施例では、前記下電極５１０、圧電ウェハ５２０及び上電極５３０を半導体プロセスにより順次、前記デバイスウェハ１００に形成する。しかしながら、他の実施例では、上電極と下電極をそれぞれ圧電ウェハの両側に形成し、この３つを全体としてデバイスウェハ１００に結合してもよい。
また、上述したように、形成された圧電共振片５００では、その下電極５１０は、第１接続部材を介して第１回路に電気的に接続され、上電極５３０は、第２接続部材を介して第２回路に電気的に接続される。
すなわち、前記圧電共振片５００は、前記制御回路１１０の背面において前記制御回路１１０と電気的に接続され、それによって、前記制御回路１１０によって前記圧電共振片５００の下電極５１０と上電極５３０に電気信号を印加して、下電極５１０と上電極５３０との間に電界を発生させ、前記電界により前記圧電共振片５００の圧電ウェハ５２０に機械的変形を発生させることができる。圧電共振片５００内の電界の方向が逆の場合には、圧電ウェハ５２０の変形方向も変化する。従って、前記制御回路１１０を用いて圧電共振片５００に交流を印加すると、圧電共振片５００の変形方向が電界の正負によって収縮又は膨張するように交互に変化し、機械的振動が発生する。
ここでは、前記第１接続部材は、第１導電プラグ２２１と第１接続線２１１とを含み、前記下電極５１０は、前記圧電ウェハ５２０の下方に位置し、前記下電極５１０が前記第１導電プラグ２２１を被覆するように前記圧電ウェハ５２０から延伸することで、第１接続部材を介して下電極５１０を制御回路に電気的に接続することを実現することができる。
本実施例では、第２接続部材は、第２導電プラグ２２２と第２接続線２１２とを含み、第３導電プラグ６１０をさらに含むことができ、前記第３導電プラグ６１０の底部は前記第２導電プラグ２２２に接続され、前記第３導電プラグ６１０の頂部は前記上電極５３０に接続され、前記上電極５３０を支持する。
具体的には、前記第２接続部材の第３導電プラグ６１０及び前記上電極５３０の形成方法は、以下を含む。
まず、具体的には図２ｇに示すように、前記上電極が形成される前に、前記デバイスウェハ１００の背面に、前記デバイスウェハ１００を被覆して前記圧電ウェハ５２０を露出させる樹脂封止層６００を形成し、前記樹脂封止層６００の材質は、例えばポリイミドを含む。
続いて、図２ｇを参照して、前記樹脂封止層６００に貫通孔を形成し、本実施例では、前記貫通孔は、前記樹脂封止層６００を貫通して、前記第２導電プラグ２２２を露出させる。
次に、前記貫通孔に導電材料を充填して、第３導電プラグ６１０を形成し、前記第３導電プラグ６１０の底部が前記第２導電プラグ２２２に接続され、第３導電プラグ６１０の頂部が前記樹脂封止層６００に露出される。
次に、具体的に図２ｇに示すように、前記圧電ウェハ５２０上に上電極５３０を形成し、前記上電極５３０は、前記圧電ウェハ５２０から前記第３導電プラグ６１０の頂部まで延伸し、これによって、前記上電極５３０は前記第３導電プラグ６１０を介して前記第２導電プラグ２２２に電気的に接続される。
次に、具体的には図２ｈを参照して、前記樹脂封止層６００を除去する。
なお、他の実施例は、第２接続部材における第２接続線がデバイスウェハの背面に形成されると、第２接続部材における第３導電プラグの頂部を第２接続線に接続することができる。
もちろん、代替案として、前記第２接続部材は、第２接続線２１２、第２導電プラグ２２２、第３導電プラグ、相互接続線を含む。ここで、前記第３導電プラグの底部は、前記第２導電プラグ２２２に接続され、前記第３導電プラグの頂部は、前記相互接続線の一端に接続され、前記相互接続線の他端は、上電極５３０に接続されるように、上電極５３０に少なくとも部分的に被覆される。
具体的には、代替案における第３導電プラグ及び相互接続線を形成する方法は、例えば、以下を含む。
まず、前記デバイスウェハ１００の背面に、樹脂封止層を形成し、この場合、前記上電極５３０が形成された後に前記樹脂封止層を形成して、前記樹脂封止層を前記上電極５３０に露出させてもよい。
続いて、前記樹脂封止層に貫通孔を形成し、前記貫通孔は、前記樹脂封止層を貫通して前記第２導電プラグ２２２を露出させ、前記貫通孔に導電材料を充填して第３導電プラグを形成し、前記第３導電プラグの底部は、前記第２導電プラグ２２２に接続される。
その後、前記樹脂封止層に相互接続線を形成し、前記相互接続線は、前記上電極５３０を少なくとも部分的に被覆し、前記上電極５３０から延伸して前記第３導電プラグを被覆し、前記樹脂封止層を除去する。すなわち、前記相互接続線及び前記第３導電プラグにより、上電極５３０は、前記第２導電プラグ２２２に電気的に接続されることを実現する。
ステップＳ４００において、具体的には２ｉに示すように、前記デバイスウェハ１００の背面には、キャッピング層７２０を形成し、前記キャッピング層７２０は、前記圧電共振片５００をマスクし、前記圧電共振片５００と、前記デバイスウェハ１００とで前記結晶共振器の上キャビディ７００を囲む。
具体的には、前記キャッピング層４２０を形成して上キャビディ４００を囲む方法は、例えば、以下のステップを含む。
第１ステップでは、具体的には図２ｉに示すように、前記デバイスウェハ１００の背面に犠牲層７１０を形成し、前記犠牲層７１０は、前記圧電共振片５００を被覆する。
第２ステップでは、引き続き図２ｉに示すように、前記デバイスウェハ１００の背面にキャッピング材料層を形成し、前記キャッピング材料層は、前記犠牲層７１０の表面及び側壁を被覆して、前記犠牲層７１０を被覆する。
ここでは、前記犠牲層７１０が占める空間は、後で形成する必要のある上キャビディに対応する。したがって、前記犠牲層の高さを調整することにより、最終的に形成される上キャビディの高さを対応的に調整することができる。前記上キャビディの高さは、実際の需要に応じて調整することができることを認識すべきであり、ここでは制限しない。
第３ステップでは、具体的には図２ｉ及び図２ｊに示すように、前記キャッピング層７２０を構成するために、前記キャッピング材料層に少なくとも１つの開口７２０ａを形成し、ここで、前記開口７２０ａは、前記犠牲層７１０を露出させ、かつ、前記開口７２０ａにより前記犠牲層を除去して、前記上キャビディ７００を形成する。
このとき、前記圧電共振片５００は、前記上キャビディ７００に閉鎖されて、前記下キャビディ１２０と前記上キャビディ７００とで前記圧電共振片５００を振動させることができる。
オプションの態様には、具体的には図２ｋを参照して、前記キャッピング層７２０上の前記開口を閉鎖して前記上キャビディ７００を閉鎖し、前記上キャビディ７００内に前記圧電共振片５００をキャッピングさせることをさらに含む。具体的には、前記開口に封止プラグ７３０を形成することにより、前記上キャビディ７００を密封する。
続いて図２ｋを参照すると、前記キャッピング層７２０を閉鎖した後、前記デバイスウェハ１００の背面には、樹脂封止層８１０を形成してもよい。これによって、前記樹脂封止層８１０を利用してデバイスウェハー１００の背面全体における構造を被覆して（前記キャッピング層７２０における前記上キャビディの外側に位置する外表面を被覆することを含む）、樹脂封止層８１０の下方にある構成を保護する。
ステップＳ５００において、具体的には図２ｌ～２ｎに示すように、前記デバイスウェハ１００の正面に半導体チップを結合して第２接続構造を形成し、前記半導体チップは、前記第２接続構造を介して前記制御回路に電気的に接続される。
本実施例では、さらに前記デバイスウェハ１００の正面に前記半導体チップを結合するように、支持ウェハを優先的に除去することができる。ここで、前記半導体チップには、例えば駆動回路が形成され、前記駆動回路は、電気信号を供給するために用いられ、前記電気信号は、前記制御回路を介して前記圧電共振片５００にさらに伝送されて、前記圧電共振片５００の機械的変形を制御する。
具体的には図２ｌ～図２ｍを参照して、前記第２接続構造の形成方法は、以下のステップを含む。
ステップ１では、前記平坦化層３００をエッチングして接触孔を形成する。本実施例では、第１接触孔及び第２接触孔が形成されてもよい。前記第１接触孔は、第３相互接続構造１１１ｂを露出させ、前記第２接触孔は、第４相互接続構造１１２ｂを露出させる。
ステップ２では、図２ｍを参照して、接触プラグを形成するために、前記接触孔内に導電材料を充填する。本実施例では、前記第１接触孔及び前記第２接触孔内に導電材料を充填して、第１接触パッド９１０及び第２接触プラグ９２０を形成する。
これにより、デバイスウェハの正面に半導体チップ９００を結合させ、第３相互接続構造と第４相互接続構造とを、第１接触パッド９１０と第２接触プラグ９２０を介して前記半導体チップ９００に電気的に接続させることができる。
また、他の実施例では、前記制御回路に接続される再配線層をデバイスウェハの正面にさらに形成し、前記再配線層には、半導体チップと電気的に接続するための接触パッドを形成するようにしてもよい。
さらに、前記半導体チップは、前記デバイスウェハ１００に対して異種チップを構成する。すなわち、前記半導体チップのベースウェハの材質は、前記デバイスウェハ１００のベースウェハ材質とは異なる。例えば、本実施例では、デバイスウェハ１００のベースウェハー材質がシリコンである場合、前記異種チップのベースウェハ材質はＩＩＩ－Ｖ族半導体材料又はＩＩ－ＶＩ族半導体材料であってもよい（具体的には、ゲルマニウム、シリコンゲルマニウム、ヒ化ガリウム等を含む）。
オプションの態様では、具体的に図２ｏを参照し、前記デバイスウェハ１００の正面には、キャッピング基板８２０がさらに結合され、前記キャッピング基板８２０は前記半導体チップ９００を被覆し、前記下キャビディのデバイスウェハの正面に露出する開口をさらに遮蔽することができる。
ここでは、前記キャッピング基板８２０は、例えばシリコンベース等を用いて構成することができる。また、前記キャッピング基板８２０には、前記半導体チップ９００を収容するためのキャビディが予め設けられてもよい。従って、前記キャッピング基板８２０を、前記デバイスウェハの正面に結合して、下キャビディの、デバイスウェハの正面に露出する開口を閉鎖し、前記半導体チップ９００は前記キャッピング基板８２０のキャビディ内に対応することができる。
以上のように、本実施例では、デバイスウェハの背面に圧電共振片とキャッピング層を優先的に製造し、続いてデバイスウェハの正面に半導体チップを結合する。しかしながら、他の実施例では、デバイスウェハの正面に半導体チップを優先的に結合し、続いて、デバイスウェハの背面に圧電共振片及びキャッピング層を製造するようにしてもよい。
具体的には、別の実施例では、結晶共振器と制御回路の集積方法は、例えば、以下を含む。
まず、デバイスウェハの正面から前記デバイスウェハをエッチングして、下キャビディを形成する。
次に、デバイスウェハの正面に半導体チップを結合し、前記半導体チップを第２接続部材を介して前記制御回路に電気的に接続する。
次に、前記デバイスウェハの正面にキャッピング基板を結合して、前記半導体チップを被覆し、下キャビディのデバイスウェハの正面に露出する開口を被覆する。
次に、前記デバイスウェハの背面から、前記デバイスウェハを、前記下キャビディが露出するまで薄くする。
続いて、薄めたデバイスウェハの背面に圧電共振片と遮蔽層を順次形成する。
次に、デバイスウェハの背面に樹脂封止層を形成する。
続いて、前記支持ウェハを除去することもできる。
以上説明したような形成方法に基づいて、本実施例では、２ａ～図２ｏに示すように、結晶共振器を形成する構成について説明し、前記結晶共振器は、
デバイスウェハ１００であって、前記デバイスウェハ１００に制御回路が形成され、前記デバイスウェハには、前記デバイスウェハの背面にある開口を有する下キャビディが形成されるものと、
圧電共振片５００であって、上電極５３０、圧電ウェハ５２０及び下電極５１０を含み、前記圧電共振片５００は、前記デバイスウェハ１００の背面に形成され、前記下キャビディ１２０に対応するものと、
第１接続構造であって、前記デバイスウェハ１００に形成され、前記圧電共振片５００の上電極５３０と下電極５１０をいずれも前記制御回路に電気的に接続させるものと、
キャッピング層７２０であって、前記デバイスウェハ１００の背面に形成され、前記圧電共振片５００をマスクし、前記キャッピング層７２０と、前記圧電共振片と、前記デバイスウェハとで上キャビディ７００が囲まれるものと、
半導体チップであって、前記デバイスウェハ１００の正面に結合されるものと、
前記半導体チップ５００を前記制御回路に電気的に接続させるための第２接続構造とを含む。デバイスウェハ１００に下キャビディ１２０を形成し、半導体プロセス技術を利用してキャッピング層７２０を形成して、前記圧電共振片５００を上キャビディ７００にキャッピングするようにすることによって、前記上キャビディ７００と前記下キャビディ１２０で前記圧電共振片５００を振動させることができ、このようにして、圧電共振片５００と駆動回路とを集積することができる。同時に、さらに、デバイスウェハ１００に半導体チップを結合して、半導体チップを利用して前記制御回路１１０を介して、チップ上で結晶共振器の温度ドリフトと周波数矯正などの原始偏差を変調することを実現することができ、結晶共振器の性能向上に有利である。以上のように、本実施例における結晶共振器は、デバイスの集積度を向上させるだけでなく、半導体プロセスに基づいて形成される結晶共振器のサイズをより小さくすることができ、これによってデバイスの消費電力をさらに低減させることができる。
具体的には、前記半導体チップ９００には、例えば電気信号を生成するための駆動回路が形成され、前記制御回路１１０を介して電気信号をさらに圧電共振片５００に伝送する。また、前記半導体チップのベース材質は、前記デバイスウェハ１００のベースの材質とは異なる。例えば、本実施例では、デバイスウェハ１００のベース材質がシリコンである場合、前記異種チップのベースの材質はＩＩＩ－Ｖ族半導体材料又はＩＩ－ＶＩ族半導体材料であってもよい（具体的には、ゲルマニウム、シリコンゲルマニウム、ヒ化ガリウム等を含む）。
引き続き図２ａに示すように、前記制御回路は、第１回路１１１及び第２回路１１２を含み、前記第１回路１１１及び前記第２回路１１２は、それぞれ、前記圧電共振片５００の上電極及び下電極に電気的に接続される。
ここでは、前記第１回路１１１は、第１トランジスタ、第３相互接続構造１１１ａ、及び第１相互接続構造１１１ａを含み、前記第１トランジスタは、前記デバイスウェハ１００に埋め込まれ、前記第１相互接続構造１１１ａ及び第３相互接続構造１１１ｂは、いずれも前記第１トランジスタに電気的に接続され、かついずれも前記デバイスウェハ１００の正面まで延伸する。ここでは、前記第１相互接続構造１１１ａは、前記下電極２１０に電気的に接続され、前記第３相互接続構造１１１ｂは、前記半導体チップに電気的に接続される。
同様に、前記第２回路１１２は、第２トランジスタ、第４相互接続構造１１２ｂ、及び第２相互接続構造１１２ａを含み、前記第２トランジスタは、前記デバイスウェハ１００に埋め込まれ、前記第２相互接続構造１１２ａ及び第４相互接続構造１１２ｂは、いずれも前記第２トランジスタに電気的に接続され、かついずれも前記デバイスウェハ１００の正面１００Ｕまで延伸する。ここでは、前記第２相互接続構造１１２ａは、前記第上電極２３０に電気的に接続され、前記第４相互接続構造１１２ｂは、前記半導体チップに電気的に接続される。
さらに、前記第１接続構造は、前記第１相互接続構造１１１ａと前記圧電共振片の下電極２１０に接続される第１接続部材と、前記第２相互接続構造１１２ａと前記圧電共振片の上電極２３０に接続される第２接続部材とを含む。
ここでは、前記第１接続部材は、前記デバイスウェハ１００を貫通する第１導電プラグ２２１を含み、これによって、前記第１導電プラグ２２１の一端は前記デバイスウェハ１００の正面に延伸して前記第１相互接続構造に電気的に接続され、前記第１導電プラグ２２１の他端が前記デバイスウェハ１００の背面に延伸して前記圧電共振片の下電極５１０に電気的に接続される。
さらに、第１接続部材は、第１接続線２１１をさらに含む。本実施例では、前記第１接続線２１１は、前記デバイスウェハ１００の正面に形成され、前記第１接続線２１１は、前記第１導電プラグ２２１と前記第１相互接続構造１１１ａに接続されるようにする。或いは、他の実施例では、前記第１接続線２１１はデバイスウェハ１００の背面に形成され、前記第１接続線は前記第１導電プラグと前記下電極に接続されるようにする。
すなわち、前記第１接続線２１１と第１導電プラグ２２１とを用いて、第１相互接続構造１１１ａの接続ポートをデバイスウェハ１００の正面からデバイスウェハ１００の背面に引き出し、これによって、デバイスウェハ１００の背面に形成された圧電共振片５００の下電極５１０と電気的に接続することができる。
本実施例では、前記下電極５１０は、デバイスウェハ１００の背面に位置しており、前記下電極５１０は、さらに前記第１導電プラグ２２１を被覆するように前記圧電ウェハ５２０から横方向に延びることで、前記下電極５１０が前記第１接続部材に電気的に接続される。
さらに、前記第２接続部材は、前記デバイスウェハ１００を貫通する第２導電プラグ２２２を含み、これによって、前記第２導電プラグ２２２の一端は前記デバイスウェハ１００の正面に延伸して前記第２相互接続構造に電気的に接続され、前記第２導電プラグ２２２の他端が前記デバイスウェハ１００の背面に延伸して前記圧電共振片の下電極５３０に電気的に接続されるようにする。
さらに、前記第２接続部材は、第２接続線２１２をさらに含む。本実施例では、前記第２接続線２１２は、前記デバイスウェハ１００の正面に形成され、前記第２接続線２１２は、前記第２導電プラグ２２２と第２相互接続構造１１２ａに接続されるようにする。或いは、他の実施例では、前記第２接続線２１２は、デバイスウェハ１００の背面に形成され、前記第２接続線は前記第２導電プラグと前記上電極に接続されるようにする。
同様に、前記第２接続線２１２及び第２導電プラグ２２２を用いて、第２相互接続構造１１２ａの接続ポートをデバイスウェハ１００の正面からデバイスウェハ１００の背面に引き出することを実現し、これによって、デバイスウェハ１００の背面に形成された圧電共振片５００の上電極５３０と電気的に接続することができる。
本実施例では、前記第２接続部材は、第３導電プラグ６１０をさらに含み、前記上電極５３０は、さらに、第３導電プラグ６１０を介して第２導電プラグ２２２に接続されて、上電極５３０と前記第２回路１１２の第２相互接続構造との電気的な接続を実現する。
具体的には、前記第２接続部材における第３導電プラグ６１０は前記デバイスウェハの背面に形成され、前記第３導電プラグ６１０の一端が前記上電極５３０に電気的に接続され、前記第３導電プラグ６１０の他端が前記第２導電プラグ２２２に電気的に接続される。前記上電極５３０は、前記圧電ウェハ５２０を少なくとも部分的に被覆し、前記圧電ウェハ５２０から前記第３導電プラグ６１０の頂部まで延びると考えられる。このようにして、上電極５３０を前記第３導電プラグ６１０を介して前記第２導電プラグ２２２に接続することができる。
また、他の実施例では、前記第２接続部材は、第２導電プラグ２２２、第２接続部材２１２、第３導電プラグ、相互接続部材を備えていてもよい。ここで、前記第３導電プラグは、前記デバイスウェハの背面に形成され、前記第３導電プラグの底部は、前記第２導電プラグ２２２に電気的に接続される。また、前記相互接続線の一端は前記上電極５３０を少なくとも部分的に被覆し、前記相互接続線の他端は第３導電プラグの頂部を被覆して前記相互接続線と前記第３導電プラグとを接続させる。このとき、前記第３導電プラグを利用して前記相互接続線を支持することも可能であることを認識すべきである。
さらに、前記第２接続構造は、接触パッドを含み、前記接触パッドの底部は、前記制御回路に電気的に接続され、前記接触パッドの頂部は、前記半導体チップ９００に電気的に接続される。本実施例では、前記第２接続構造の接触パッドは、第１接触パッド９１０と、第２接触パッド９２０とを含み、前記第１接触パッド９１０の底部は、前記第３相互接続構造１１１ｂに電気的に接続され、前記第１接触パッド９１０の頂部は、前記半導体チップ９００と電気的に接続され、前記第２接触パッド９２０の底部は、前記第４相互接続構造１１２ｂと電気的に接続され、前記第２接触パッド９２０の頂部は、前記半導体チップ９００と電気的に接続される。
引き続き図２ｏに示すように、本実施例では、前記デバイスウェハ１００は、ベースウェハと誘電体層１００Ｂとを含む。ここでは、前記第１トランジスタ及び前記第２トランジスタがいずれも前記ベースウェハに形成され、前記誘電体層１００Ｂは、前記ベースウェハに形成され、かつ前記第１トランジスタ及び前記第２トランジスタを被覆し、前記第３相互接続構造、前記第１相互接続構造、前記第４相互接続構造、及び前記第２相互接続構造は、いずれも前記誘電体層１００Ｂ内に形成され、前記誘電体層の前記ベースウェハから離れた表面に延伸する。
引き続き図２ｏを参照し、本実施例の前記キャッピング層７２０には、少なくとも１つの開口が形成され、前記上キャビディ７００を閉塞するために、前記開口には、封止プラグ７３０が充填され、これによって、前記圧電共振片５００は、前記上キャビディ７００内に閉鎖される。
また、前記結晶共振器は、樹脂封止層８１０をさらに含み、前記樹脂封止層８１０は、前記デバイスウェハ１００の背面に形成され、前記樹脂封止層８１０は、前記キャッピング層７２０の前記上キャビディ７００の外側に位置する外面を被覆する。すなわち、前記樹脂封止層８１０を用いて、デバイスウェハ背面全体上の構造を被覆して、樹脂封止層８１０の下方にある構造を保護する。
また、本実施例では、前記下キャビディは、前記デバイスウェハを貫通し、このとき、キャッピング基板８２０を用いて前記半導体チップをキャッピングして前記下キャビディの前記デバイスウェハの正面に露出させた開口を閉鎖するように、前記デバイスウェハの正面にキャッピング基板８２０を結合するようにしてもよい。ここでは、前記キャッピング基板は、例えばシリコンベース等を用いて構成することができる。また、前記キャッピング基板８２０には、前記半導体チップ９００を収容するためのキャビディが予め設けられていてもよい。従って、前記キャッピング基板８２０は、前記デバイスウェハの正面に結合されて、下キャビディの、デバイスウェハの正面に露出する開口を閉鎖し、前記半導体チップ９００は前記キャッピング基板８２０のキャビディ内に対応することができる。
以上のように、本発明が提供する結晶共振器と制御回路の集積方法において、制御回路が形成されるデバイスウェハに下キャビディを形成し、デバイスウェハの背面を薄くして下キャビディを露出させ、圧電共振片をデバイスウェハの背面に形成し、その後、半導体平面プロセスによってキャッピング層を形成することで、前記圧電共振片を上キャビディ内にキャッピングして結晶共振器を構成する。また、例えば駆動回路を形成した半導体チップを、該デバイスウェハにさらに結合してもよい。すなわち、半導体チップ、制御回路と結晶共振器はすべて同一デバイスウェハに集積し、それによってチップ上で結晶共振器の温度ドリフトと周波数矯正などの原始偏差を変調することを実現することに有利である。
明らかに、従来の結晶共振器（例えば、表面実装型結晶共振器）よりも、本発明の半導体平面プロセスに基づいて形成された結晶共振器は、より小さなサイズを有し、従って、結晶共振器の消費電力を低減することができる。また、本発明における結晶共振器は他の半導体素子と集積しやすく、デバイスの集積度を向上させることにも有利である。
上記説明は、本発明のより好ましい実施形態についての説明にすぎず、本発明の範囲を限定するものではなく、当業者が上記開示内容に基づいて行った変更や修飾は、いずれも特許請求の範囲に属するものである。
１００－デバイスウェハ
ＡＡ－デバイス領域
１００Ｕ－正面
１００Ｄ－背面
１００Ａ－ベースウェハ
１００Ｂ－誘電体層
１０１－ベース層
１０２－埋め込み酸化層
１０３－トップシリコン層
１１０－制御回路
１１１－第１回路
１１１ａ－第１相互接続構造
１１１ｂ－第３相互接続構造
１１２－第２回路
１１２ａ－第２相互接続構造
１１２ｂ－第４相互接続構造
１２０－下キャビディ
２１１－第１接続線
２１２－第２接続線
２２１－第１導電プラグ
２２２－第２導電プラグ
３００－平坦化層
４００－支持ウェハ
５００－圧電共振片
５１０－下電極
５２０－圧電ウェハ
５３０－上電極
６００－樹脂封止層
６１０－第３導電プラグ
７００－上キャビディ
７１０犠牲層
７２０－キャッピング層
７２０ａ－開口
７３０－閉塞プラグ
８１０－樹脂封止層
８２０－キャッピング基板
９００－半導体チップ
９１０－第１接触パット
９２０－第２接触パット

Claims (33)

  1. 結晶共振器と制御回路の集積方法であって、
    制御回路が形成されるデバイスウェハを提供するステップと、
    前記デバイスウェハの背面に位置する開口を有する下キャビディを前記デバイスウェハに形成するステップと、
    前記デバイスウェハの背面には、上電極、圧電ウェハ及び下電極を含む圧電共振片を形成し、前記圧電共振片は、前記下キャビディに対応し、前記圧電共振片の前記上電極及び前記下電極を前記制御回路に接続するための第１接続構造を形成するステップと、
    前記デバイスウェハの背面にキャッピング層を形成し、前記キャッピング層は前記圧電共振片をマスクし、前記圧電共振片及び前記デバイスウェハと共に、前記結晶共振器の上キャビディを囲むステップと、
    前記デバイスウェハの正面に半導体チップを結合することにより、第２接続構造を形成し、前記半導体チップは、前記第２接続構造を介して前記制御回路に電気的に接続されるステップとを含むことを特徴とする結晶共振器と制御回路の集積方法。
  2. 前記デバイスウェハは、ベースウェハと、前記ベースウェハ上に形成される誘電体層とを含むことを特徴とする請求項１に結晶共振器と制御回路の集積方法。
  3. 前記ベースウェハは、背面から正面への方向に沿って順次積層されて設けられたベース層、埋め込み酸化層及びトップシリコン層を含むことを特徴とする請求項２に記載の結晶共振器と制御回路の集積方法。
  4. 前記下キャビディの形成を形成するステップは、
    前記デバイスウェハの正面から前記デバイスウェハをエッチングして、前記結晶共振器の下キャビディを形成し、前記デバイスウェハの背面から前記デバイスウェハを薄化して、前記下キャビディを露出させ、前記デバイスウェハの正面にキャッピング基板を結合させて、前記下キャビディのデバイスウェハの正面に位置する開口を封止するステップを含み、
    又は、前記下キャビディを形成するステップは、
    前記デバイスウェハの背面から前記デバイスウェハをエッチングして、前記結晶共振器の前記下キャビディを形成するステップを含むことを特徴とする請求項１に記載の結晶共振器と制御回路の集積方法。
  5. 前記デバイスウェハはシリコンオンインシュレータベースを含み、背面から正面への方向に沿って順次積層設置されるベース層、埋め込み酸化層とトップシリコン層を含み、
    ここでは、背面から前記デバイスウェハをエッチングして前記下キャビディを形成する前に、さらに前記ベース層と前記埋め込み酸化層を除去し、前記デバイスウェハの背面から前記デバイスウェハをエッチングすることは、前記トップシリコン層をエッチングして前記下キャビディを形成することをさらに含むことを特徴とする請求項４に記載の結晶共振器と制御回路の集積方法。
  6. 前記圧電共振片を形成するステップは、
    前記デバイスウェハの背面の設定位置に前記下電極を形成するステップと、
    前記圧電ウェハを前記下電極に結合するステップと、
    前記圧電ウェハに前記上電極を形成するステップとを含み、又は、
    前記圧電共振片の前記上電極と前記下電極を前記圧電ウェハに形成し、これらの三者を全体として前記デバイスウェハの背面に結合するステップを含むことを特徴とする請求項１に記載の結晶共振器と制御回路の集積方法。
  7. 前記下電極を形成するステップは蒸着プロセス又は薄膜堆積プロセスを含み、
    前記上電極を形成するステップは蒸着プロセス又は薄膜堆積プロセスを含むことを特徴とする請求項６に記載の結晶共振器と制御回路の集積方法。
  8. 前記制御回路は第１相互接続構造と第２相互接続構造を含み、前記第１接続構造は第１接続部材と第２接続部材を含み、
    ここでは、前記第１接続部材は前記第１相互接続構造と前記圧電共振片の前記下電極に接続され、前記第２接続部材は前記第２相互接続構造と前記圧電共振片の前記上電極に接続されることを特徴とする請求項１に記載の結晶共振器と制御回路の集積方法。
  9. 前記下電極を形成する前に、前記第１接続部材を形成し、ここでは、
    前記第１接続部材は、両端がそれぞれ前記第１相互接続構造と前記下電極に電気的に接続されるために用いられるように前記デバイスウェハに位置する第１導電プラグを含み、
    又は、前記第１接続部材は、前記デバイスウェハに位置する第１導電プラグ及び前記デバイスウェハの背面に位置しかつ前記第１導電プラグの一端に電気的に接続される第１接続線を含み、前記第１導電プラグの他端は前記第１相互接続構造に電気的に接続され、前記第１接続線は前記下電極に電気的に接続され、
    又は、前記第１接続部材は、前記デバイスウェハに位置する第１導電プラグ及び前記デバイスウェハの正面に位置しかつ前記第１導電プラグの一端に電気的に接続される第１接続線を含み、前記第１導電プラグの他端は前記下電極に電気的に接続され、前記第１接続線は前記第１相互接続構造に電気的に接続されることを特徴とする請求項８に記載の結晶共振器と制御回路の集積方法。
  10. 前記第１導電プラグと前記デバイスウェハの正面に位置する第１接続線を有する前記第１接続部材を形成するステップは、
    前記デバイスウェハの正面から前記デバイスウェハをエッチングして第１接続孔を形成するステップと、
    前記第１接続孔中に導電材料を充填して前記第１導電プラグを形成するステップと、
    前記デバイスウェハの正面に、前記第１導電プラグと前記第１相互接続構造に接続される前記第１接続線を形成するステップと、
    前記デバイスウェハの背面から前記デバイスウェハを薄化し、前記第１導電プラグを露出させて前記圧電共振片の前記下電極に電気的に接続させるステップとを含み、
    又は、前記第１導電プラグと前記デバイスウェハの正面に位置する前記第１接続線を有する前記第１接続部材を形成するステップは、
    前記デバイスウェハの正面に、前記第１相互接続構造に電気的に接続される前記第１接続線を形成するステップと、
    前記デバイスウェハの背面から前記デバイスウェハを薄化し、かつ前記デバイスウェハの背面から前記デバイスウェハをエッチングして、前記デバイスウェハを貫通して前記第１接続線を露出させる前記第１接続孔を形成するステップと、
    前記第１接続孔中に導電材料を充填して、一端が前記第１接続線に接続され、他端が前記圧電共振片の前記下電極に電気的に接続される第１導電プラグを形成するステップとを含むことを特徴とする請求項９に記載の結晶共振器と制御回路の集積方法。
  11. 前記第１導電プラグと、前記デバイスウェハの背面に位置する前記第１接続線を有する前記第１接続部材を形成するステップは、
    前記デバイスウェハの正面から前記デバイスウェハをエッチングして第１接続孔を形成するステップと、
    前記第１接続孔中に導電材料を充填して、前記第１相互接続構造に電気的に接続される第１導電プラグを形成するステップと、
    前記デバイスウェハの背面から前記デバイスウェハを薄化し、前記第１導電プラグを露出させるステップと、
    前記デバイスウェハの背面に、一端が前記第１導電プラグに接続され、他端が前記下電極に電気的に接続される第１接続線を形成するステップとを含み、
    又は、前記第１導電プラグと前記デバイスウェハの背面に位置する前記第１接続線を有する第１接続部材を形成するステップは、
    前記デバイスウェハの背面から前記デバイスウェハを薄化し、かつ前記デバイスウェハの背面から前記デバイスウェハをエッチングして第１接続孔を形成するステップと、
    前記第１接続孔中に導電材料を充填して、一端が前記第１相互接続構造に電気的に接続される第１導電プラグを形成するステップと、
    前記デバイスウェハの背面に第、一端が前記第１導電プラグの他端に接続され、他端が前記下電極に電気的に接続される前記第１接続線を形成するステップとを含むことを特徴とする請求項９に記載の結晶共振器と制御回路の集積方法。
  12. 前記下電極は前記デバイスウェハの背面に位置し、かつ前記圧電ウェハから延伸して前記第１接続部材に電気的に接続されることを特徴とする請求項９に記載の結晶共振器と制御回路の集積方法。
  13. 前記上電極を形成する前に、前記第２接続部材を形成し、ここでは、
    前記第２接続部材は、両端がそれぞれ前記第２相互接続構造と前記上電極に電気的に接続されるために用いられるように前記デバイスウェハ内に位置する第２導電プラグを含み、
    又は、前記第２接続部材は、前記デバイスウェハ内に位置する第２導電プラグ及び前記デバイスウェハの背面に位置し、かつ前記第２導電プラグの一端に電気的に接続される第２接続線を含み、前記第２導電プラグの他端は前記第２相互接続構造に電気的に接続され、前記第２接続線は前記上電極に電気的に接続され、
    又は、前記第２接続部材は、前記デバイスウェハ内に位置する第２導電プラグ及び前記デバイスウェハの正面に位置し、かつ前記第２導電プラグの一端に電気的に接続される第２接続線を含み、前記第２導電プラグの他端は上電極に電気的に接続され、前記第２接続線は前記第２相互接続構造に電気的に接続されることを特徴とする請求項８に記載の結晶共振器と制御回路の集積方法。
  14. 前記第２導電プラグと前記デバイスウェハの正面に位置する前記第２接続線を有する前記第２接続部材を形成するステップは、
    前記デバイスウェハの正面から前記デバイスウェハをエッチングして第２接続孔を形成するステップと、
    前記第２接続孔中に導電材料を充填して第２導電プラグを形成するステップと、
    前記デバイスウェハの正面に、前記第２導電プラグと前記第２相互接続構造に接続される第２接続線を形成するステップと、
    前記デバイスウェハの背面から前記デバイスウェハを薄化して、前記圧電共振片の前記上電極に電気的に接続されるために用いられる前記第２導電プラグを露出させるステップとを含み、
    又は、前記第２導電プラグと前記デバイスウェハの正面に位置する前記第２接続線を有する前記第２接続部材を形成するステップは、
    前記デバイスウェハの正面に、前記第２相互接続構造に電気的に接続される前記第２接続線を形成するステップと、
    前記デバイスウェハの背面から前記デバイスウェハを薄化し、かつ前記デバイスウェハの背面から前記デバイスウェハをエッチングして、前記デバイスウェハを貫通して前記第２接続線を露出させる前記第２接続孔を形成するステップと、
    前記第２接続孔中に導電材料を充填して、一端が前記第２接続線に接続され、他端が前記圧電共振片の前記上電極に電気的に接続されるために用いられる第２導電プラグを形成するステップとを含むことを特徴とする請求項１３に記載の結晶共振器と制御回路の集積方法。
  15. 前記第２導電プラグと前記デバイスウェハの背面に位置する前記第２接続線を有する前記第２接続部材を形成するステップは、
    前記デバイスウェハの正面から前記デバイスウェハをエッチングして第２接続孔を形成するステップと、
    前記第２接続孔中に導電材料を充填して、前記第２相互接続構造に電気的に接続される第２導電プラグを形成するステップと、
    前記デバイスウェハの背面から前記デバイスウェハを薄化し、前記第２導電プラグを露出させるステップと、
    前記デバイスウェハの背面に、一端が前記第２導電プラグに接続され、前記第２接続線の他端が前記上電極に電気的に接続されるために用いられる第２接続線を形成するステップとを含み、
    又は、前記第２導電プラグとデバイスウェハの背面に位置する前記第２接続線を有する前記第２接続部材を形成する方法は、
    前記デバイスウェハの背面から前記デバイスウェハを薄化し、かつ前記デバイスウェハの背面から前記デバイスウェハをエッチングして前記第２接続孔を形成するステップと、
    前記第２接続孔中に導電材料を充填して、一端が前記第２相互接続構造に電気的に接続される第２導電プラグを形成するステップと、
    前記デバイスウェハの背面に、一端が前記第２導電プラグの他端に接続され、他端が前記上電極に電気的に接続されるために用いられる第２接続線を形成するステップとを含むことを特徴とする請求項１３に記載の結晶共振器と制御回路の集積方法。
  16. 前記第２接続部材を形成するステップはさらに、
    前記デバイスウェハの背面に樹脂封止層を形成するステップと、
    前記樹脂封止層中に貫通孔を設け、前記貫通孔中に導電材料を充填して、底部が前記第２導電プラグに電気的に接続され、頂部が前記樹脂封止層において露出する第３導電プラグを形成するステップと、
    前記上電極を形成した後に、前記上電極は前記圧電ウェハから前記第３導電プラグの頂部まで延伸して、前記上電極は前記第３導電プラグに電気的に接続され、又は、前記上電極を形成した後に、前記樹脂封止層に相互接続線を形成し、前記相互接続線は、一端が前記上電極を被覆し、他端が前記第３導電プラグを被覆し、かつ前記樹脂封止層を除去するステップとを含むことを特徴とする請求項１３に記載の結晶共振器と制御回路の集積方法。
  17. 前記キャッピング層を形成して前記上キャビディを囲むステップは、
    前記デバイスウェハの背面に、前記圧電共振片を被覆する犠牲層を形成するステップと、
    前記デバイスウェハの背面に、前記犠牲層が被覆されるように前記犠牲層の表面と側壁を被覆するキャッピング材料層を形成するステップと、
    前記キャッピング材料層中に少なくとも1つの開口を形成して、前記キャッピング層を構成し、ここでは前記開口は前記犠牲層を露出させ、かつ前記開口によって前記犠牲層を除去することで、前記上キャビディを形成するステップとをさらに含むことを特徴とする請求項１に記載の結晶共振器と制御回路の集積方法。
  18. 前記上キャビディを形成した後に、
    前記キャッピング層における前記開口を封止して、前記上キャビディを封止し、かつ前記圧電共振片を前記上キャビディ中にキャッピングするステップをさらに含むことを特徴とする請求項１７に記載の結晶共振器と制御回路の集積方法。
  19. 前記第２接続構造の形成を形成するステップは、
    前記デバイスウェハの正面に、底部が前記制御回路に電気的に接続され、頂部が前記半導体チップに電気的に接続される接触パットを形成するステップを含むことを特徴とする請求項１に記載の結晶共振器と制御回路の集積方法。
  20. 前記キャッピング層を形成した後に、前記デバイスウェハの背面に、前記キャッピング層の前記上キャビディの外側に位置する外表面を被覆する樹脂封止層を形成するステップをさらに含むことを特徴とする請求項１に記載の結晶共振器と制御回路の集積方法。
  21. 優先的に前記デバイスウェハの背面に前記圧電共振片と前記キャッピング層を順次形成し、続いて前記デバイスウェハの正面に前記半導体チップを結合し、
    又は、優先的に前記デバイスウェハの正面に半導体チップを結合し、続いて前記デバイスウェハの背面に前記圧電共振片と前記キャッピング層を順次形成することを特徴とする請求項１に記載の結晶共振器と制御回路の集積方法。
  22. 結晶共振器と制御回路の集積構造であって、
    制御回路及び背面に位置する開口を有する下キャビディが形成されるデバイスウェハと、
    上電極、圧電ウェハ及び下電極を含み、前記デバイスウェハの背面に形成され、かつ前記下キャビディに対応する圧電共振片と、
    前記デバイスウェハに形成され、前記圧電共振片の前記上電極及び前記下電極をいずれも前記制御回路に電気的に接続させるために用いられる第１接続構造と、
    前記デバイスウェハの背面に形成され、前記圧電共振片をマスクし、前記圧電共振片及び前記デバイスウェハと共に上キャビディを囲むキャッピング層と、
    前記デバイスウェハの正面に結合される半導体チップと、
    前記半導体チップを前記制御回路に電気的に接続させるための第２接続構造とを含むことを特徴とする結晶共振器と制御回路の集積構造。
  23. 前記制御回路は第１相互接続構造と第２相互接続構造を含み、前記接続構造は第１接続部材と第２接続部材を含み、
    ここでは、前記第１接続部材は前記第１相互接続構造と前記圧電共振片の前記下電極に接続され、前記第２接続部材は前記第２相互接続構造と前記圧電共振片の前記上電極に接続されることを特徴とする請求項２２に記載の結晶共振器と制御回路の集積構造。
  24. 前記第１接続部材は、
    前記デバイスウェハを貫通することで、一端が前記デバイスウェハの正面まで延伸し、かつ前記第１相互接続構造に電気的に接続され、他端が前記デバイスウェハの背面まで延伸し、かつ前記圧電共振片の前記下電極に電気的に接続される第１導電プラグを含むことを特徴とする請求項２３に記載の結晶共振器と制御回路の集積構造。
  25. 前記第１接続部材は第１接続線をさらに含み、
    前記第１接続線は、前記デバイスウェハの正面に形成され、かつ前記第１導電プラグと前記第１相互接続構造に接続され、
    又は、前記第１接続線は、前記デバイスウェハの背面に形成され、かつ前記第１導電プラグと前記下電極に接続されることを特徴とする請求項２４に記載の結晶共振器と制御回路の集積構造。
  26. 前記下電極は前記デバイスウェハの背面に位置し、かつ前記圧電ウェハから延伸して前記第１接続部材に電気的に接続されることを特徴とする請求項２３に記載の結晶共振器と制御回路の集積構造。
  27. 前記第２接続部材は、
    前記デバイスウェハを貫通することで、一端が前記デバイスウェハの正面に延伸し、かつ前記第２相互接続構造と電気的に接続され、他端が前記デバイスウェハの背面に延伸し、かつ前記圧電共振片の前記上電極に電気的に接続される第２導電プラグを含むことを特徴とする請求項２３に記載の結晶共振器と制御回路の集積構造。
  28. 前記第２接続部材は第２接続線をさらに含み、
    前記第２接続線は前記デバイスウェハの正面に形成され、かつ前記第２導電プラグと前記第２相互接続構造に接続され、
    又は、前記第２接続線は、前記デバイスウェハの背面に形成され、かつ前記第２導電プラグと前記上電極に接続されることを特徴とする請求項２７に記載の結晶共振器と制御回路の集積構造。
  29. 前記第２接続部材は、
    第３導電プラグをさらに含み、前記第３導電プラグは前記デバイスウェハの背面に形成され、かつ一端が前記上電極に電気的に接続され、他端が前記第２導電プラグに電気的に接続されることを特徴とする請求項２７に記載の結晶共振器と制御回路の集積構造。
  30. 前記第２接続部材は、
    第３導電プラグと相互接続線をさらに含み、前記第３導電プラグは前記デバイスウェハの背面に形成され、かつ底部が前記第２導電プラグに電気的に接続され、
    前記相互接続線は、一端が前記上電極を被覆し、他端が前記第３導電プラグの頂部を被覆することを特徴とする請求項２７に記載の結晶共振器と制御回路の集積構造。
  31. 前記第２接続構造は、接触パットを含み、
    前記接触パットは、底部が前記制御回路に電気的に接続され、頂部が前記半導体チップに電気的に接続されることを特徴とする請求項２２に記載の結晶共振器と制御回路の集積構造。
  32. 前記キャッピング層中に少なくとも1つの開口が形成され、かつ前記開口中に封止プラグが充填されて前記上キャビディを封止することを特徴とする請求項２２に記載の結晶共振器と制御回路の集積構造。
  33. 樹脂封止層をさらに含み、
    前記樹脂封止層は、前記デバイスウェハの背面に形成され、前記キャッピング層の前記上キャビディの外側に位置する外表面を被覆することを特徴とする請求項２２に記載の結晶共振器と制御回路の集積構造。
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