TW202017269A - 半導體光積體元件 - Google Patents

Abstract

本發明係一種半導體光積體元件，其具備：在Fe摻雜半絕緣性InP基板(101)的表面，經由二維電子雲體層(S1)磊晶成長能隙較Fe摻雜半絕緣性InP基板(101)寬的材料的p型AlInAs層(102)，及在p型AlInAs層(102)的表面，隔著貫通p型AlInAs層(102)及二維電子雲體層(S1)，到達Fe摻雜半絕緣性InP基板(101)內部的隔離溝(110)形成為列狀的複數半導體雷射元件(120)，抑制經由基板的漏電流及光吸收損失，確保隔離，同時實現適於製造元件的結構。

Description

半導體光積體元件

本案係關於將複數光半導體元件積體的半導體光積體元件。

在半導體光積體元件，例如專利文獻1及專利文獻2揭示，用於確保各元件之間的陰極間的隔離手段。在專利文獻1，揭示在具有導電性的n型InP基板上，層積顯示半絕緣性的Fe摻雜InP層、及n型InP層，在此上層積活性層、p型InP層的結構，對n型InP層設陰極電極，對p型InP層設陽極電極，藉由在元件之間形成到達Fe摻雜InP層的溝，確保鄰接元件間的陰極間的絕緣性的方法。此外，在專利文獻2，揭示作為確保鄰接元件之間的絕緣的手法，在基板上，具有p型-n型-p型或n型-p型-n型的結構，藉由在鄰接元件之間形成到達基板的溝，確保元件間的陰極間隔離的方法。 ［先前技術文獻］ ［專利文獻］

［專利文獻1］日本特開8-046279號公報(段落0025-0031，圖1) ［專利文獻2］日本特開11-274634號公報(段落0028-0110，圖1)

［發明所欲解決的課題］

在專利文獻1，考慮各層的能帶結構時，n型InP層與Fe摻雜InP層或p型InP層的接合邊界，對於擔任n型導電載子的電子而言會形成電位障。當形成電位障，則無法進入Fe摻雜InP層或p型InP層。

但是，當供給n型InP層的電流量(電子量)變多，則或多或少存在具有超越電位障的能量的電子，而此會成為漏電流而降低元件間的絕緣性。即，供給n型InP層的電流，只是插入Fe摻雜InP層、或p型InP層，則無法充分遮斷漏向基板的電流，因此，漏電流經由基板流向陰極電極之間，而有無法確保隔離的問題。

此外，在p型InP層，為提高上述電位障，摻雜更高濃度，但在活性層附近存在高濃度p型摻雜的厚層，則因形成p型層的載子的載子吸收或價帶間吸收，而增加光損失。因此，有雷射的光輸出特性惡化的問題。

在專利文獻2的結構，各層的層厚為3μm等，在結晶成長的觀點需要相當的層厚等等，有並不適於製造元件的結構的問題。

本案係揭示為解決如上所述的課題的技術，以提供抑制經由基板的漏電流及光的吸收損失，確保隔離的同時，能夠實現適於製造元件的結構的半導體光積體元件為目標。 ［用於解決課題的手段］

揭示於本案的半導體光積體元件，其特徵在於：其具備：在InP基板的表面，形成磊晶成長能隙較上述InP基板寬的材料的磊晶層；及形成在上述磊晶層的表面，貫通上述磊晶層，隔著到達上述InP基板的隔離溝，排列成列狀所構成的複數光半導體元件。 ［發明的效果］

根據本案，藉由在光半導體元件之間，形成貫通由能隙較InP基板寬的材料組成的磊晶層，到達基板的隔離溝，能夠實現抑制經由基板的漏電流及光吸收損失，確保隔離，同時適於製造元件的結構。

實施形態1. 圖1係表示在實施形態1的半導體光積體元件的構成的立體圖。圖2(a)係在圖1的AA的箭頭所視位置的半導體光積體元件的剖面圖。

如圖1及圖2所示，半導體光積體元件503，係製作在半絕緣半導體基板上的陣列型光半導體元件，其係以Fe摻雜半絕緣性InP基板101；形成在Fe摻雜半絕緣性InP基板101表面的p型AlInAs層102；形成在p型AlInAs層102上，設有脊部103a的n型InP披覆層103；形成在n型InP披覆層103的脊部103a上的活性層104；設在脊部103a及活性層104兩側的電流阻隔層105；形成在以電流阻隔層105包夾的脊部103a的頂面部分的活性層104上的p型InP披覆層106構成。

半導體光積體元件503，具備複數，以上述n型InP披覆層103、活性層104、電流阻隔層105、p型InP披覆層構成的作為半導體元件的半導體雷射元件120。半導體雷射元件120，在脊部103a的頂面部分的p型InP披覆層的表面，設置陽極電極108，在脊部103a旁的n型InP披覆層103上，設置陰極電極109。在半導體光積體元件503，係在半導體雷射元件120間，設置底部到達p型AlInAs層102表面的隔離溝110，藉由隔離溝110將各個半導體雷射元件120分離成電性絕緣的構成。半導體光積體元件503的表面，除了設有陽極電極108及陰極電極109的部分，形成絕緣膜107。

Fe摻雜半絕緣性InP基板101，係半絕緣半導體基板，係摻雜Fe的半絕緣性InP基板。p型AlInAs層102，係形成在Fe摻雜半絕緣性InP基板101表面，以能係較半絕緣半導體基板的半導體材料InP寬的材料所組成的磊晶層。

n型InP披覆層103，係層積在p型AlInAs層102上，在表面設有脊部103a。在n型InP披覆層103的脊部103a上，形成活性層104，在脊部103a及活性層104的兩側設有電流阻隔層105。在活性層104，能夠使用例如InGaAsP等的四元系混晶半導體材料。電流阻隔層105，為提升活性層104的發光效率，在脊部103a部分使電流狹窄。p型InP披覆層106，係形成在用電流阻隔層105包夾的脊部103a頂面部分的活性層104上。

圖2(b)係表示半導體光積體元件503的Fe摻雜半絕緣性InP基板101、p型AlInAs層102及n型InP披覆層103的能階分佈的圖。再者，在圖2(b)，VB係價帶，CB係導帶的能帶。如圖2(b)所示Fe摻雜半絕緣性InP基板101與p型AlInAs層102的界面、及p型AlInAs層102與n型InP披覆層103的界面，不只能帶不連續，由於p型AlInAs層102，能隙較Fe摻雜半絕緣性InP基板101大，故可在n型InP披覆層103與Fe摻雜半絕緣性InP基板101之間設置對電子E的電位障。藉由該電位障，電子E不容易向Fe摻雜半絕緣性InP基板側洩漏，而可確保絕緣。該p型AlInAs層102，成為用於抑制漏電流的層。

再者，p型AlInAs層的載子濃度，只要是p型以任何載子濃度均無妨。p型AlInAs層，不分載子濃度，均可保持面對電子的電位障，而可抑制電子對Fe摻雜半絕緣性InP基板101的漏電流。

在先前的半導體光積體元件，不是p型AlInAs層，而是使用p型InP層111。圖3(a)係表示先前的半導體光積體元件的構成的剖面圖，圖3(b)係表示Fe摻雜半絕緣性InP基板101、p型InP層111及n型InP披覆層103在半導體光積體元件503的能階分佈圖。再者，在圖3(b)，VB係價帶，CB係導帶的能帶。如先前的半導體光積體元件，在使用p型InP層111時，由於無法對電子得到充分的電位障，故電子漏向基板側，而降低絕緣電阻。

接著，基於圖4至圖15說明關於實施形態1的半導體光積體元件503的製造方法。圖4至圖15係表示根據實施形態1的半導體光積體元件503的製造步驟的剖面圖。

首先，如圖4所示，在Fe摻雜半絕緣性InP基板101的表面，藉由磊晶成長依序層積AlInAs102、n型InP披覆層103、活性層104、p型InP披覆層106。該等係藉由有機金屬化學氣相沉積(Metal Oganic Chemical Vapor Deposition︰MOCVD，以下以MOCVD表示)法，結晶成長。

接著，如圖5所示，依序層積至p型InP披覆層106之後，在p型InP披覆層106的表面，成膜絕緣膜，藉由蝕刻加工形成線條狀絕緣膜112。

接著，如圖6所示，以形成的絕緣膜112作為掩模，將p型InP披覆層106、活性層104蝕刻加工成線條狀，進一步將n型InP披覆層103，蝕刻加工成線條狀到膜厚的一半程度的位置，在n型InP披覆層103形成脊部103a。

接著，如圖7所示，將用於脊部103a的加工形成的絕緣膜112作為掩模，在n型InP披覆層103上，將電流阻隔層105以MOCVD法磊晶成長到嵌入p型InP披覆層106兩側的位置。

接著，如圖8所示，去除在脊部103a的加工形成及電流阻隔層105的成長用於作為掩模的絕緣膜112。在絕緣膜112的去除，使用氫氟酸等的蝕刻液。

接著，如圖9所示，去除絕緣膜112之後，在露出的p型InP披覆層106及電流阻隔層105上，進一步磊晶成長p型InP披覆層106。

接著，如圖10所示，在成長的p型InP披覆層106上的全面，成膜絕緣膜，以包含活性層104、及其兩側的電流阻隔層105的一部分的寬幅蝕刻加工為線條狀。

接著，如圖11所示，將形成的絕緣膜114作為掩模，將p型InP披覆層106及電流阻隔層105，蝕刻加工到到達n型InP披覆層103的脊部103a的根部，設置平台溝115b。蝕刻加工之後，以氫氟酸等蝕刻去除絕緣膜114。

接著，如圖12所示，在設置平台溝115b的表面的全面成膜絕緣膜116，蝕刻加工以平面溝115b的底部部分覆蓋n型InP披覆層103的絕緣膜116，在隔壁的平台部115a的旁邊形成覆蓋n型InP披覆層103的絕緣膜116的部分線條狀開口部116a。

接著，如圖13所示，將形成的絕緣膜116作為遮罩，經由開口部116a，通過n型InP披覆層103、p型AlInAs層102，蝕刻加工到Fe摻雜半絕緣性InP基板101的內部，形成隔離溝110。蝕刻加工後，將絕緣膜116以氫氟酸等蝕刻去除。

接著，如圖14所示，對在平台溝115b形成隔離溝110的表面全面成膜絕緣膜107。

接著，如圖15所示，將以平台部115a的頂面部分覆蓋p型InP披覆層106的部分的絕緣膜107、及以平台溝115b的底部部分覆蓋n型InP披覆層103的部分的絕緣膜107蝕刻加工，分別在覆蓋p型InP披覆層106及n型InP披覆層103的絕緣膜107的部分形成線條狀開口部107a、107b。

最後，藉由在開口部107a形成連接p型InP披覆層106的陽極電極108，在開口部107b形成連接n型InP披覆層103的陰極電極109，可得如圖2(a)所示半導體光積體元件503。

再者，在此係說明關於具有嵌入型導波路結構的雷射，惟以具有脊型的導波路結構的雷射亦無妨。

對應半導體光積體元件503的先前的半導體光積體元件，係如圖16所示，並非p型AlInAs層102，而係使用p型InP層111。

圖17係表示模擬在實施形態2的半導體光積體元件503的結構的隔離電阻的結果之例之圖，在鄰接的陰極間電極施加電壓，顯示此時陰極間的電阻值。在半導體光積體元件503的模擬，Fe摻雜半絕緣性InP基板101係以摻雜5×10¹⁶ cm^-3 的Fe，p型AlInAs層102的膜厚為100nm，載子濃度為5×10¹⁶ cm^-3 ，n型InP披覆層103的載子濃度為1×10¹⁸ cm^-3 。作為比較，將先前的半導體光積體元件，以圖3(a)及圖16的結構進行模擬。在先前的半導體光積體元件的模擬，p型InP層111的膜厚為100nm，載子濃度為5×10¹⁶ cm^-3 。先前的半導體光積體元件的Fe摻雜半絕緣性InP基板101及n型InP披覆層103的載子濃度設定，與半導體光積體元件503的模擬模型相同。

如圖17所示，隔離溝110的底部，貫通p型AlInAs層102，到達Fe摻雜半絕緣性InP基板101內部的構成的本案的半導體光積體元件503的曲線203，較先前的半導體光積體元件的對應圖3(a)的結構的曲線205及對應圖16的結構的曲線207，在鄰接的元件陰極之間，在大致整個區域的施加電壓，能夠實現更大的電阻值。

如此，將隔離溝110，以貫通p型AlInAs層102地蝕刻，作成去除的構成，由於可遮斷經由在n型InP披覆層103與p型AlInAs層102之間所產生的能帶不連續部流動的電流途徑，再者由於可遮斷經由Fe摻雜半絕緣性InP基板101與p型AlInAs層102之間的邊界所產生的能帶不連續部流動的電流，故能夠更高電阻化。特別是，在該等材料的邊界能帶結構，變得容易補足電子，而形成所謂二維電子雲體層S1(參照圖2(b))。因此包含p型AlInAs層102的異質邊界部分電流容易流動。因此，將蝕刻深度包含n型InP披覆層103與p型AlInAs層102的邊界，進一步向基板方向蝕刻，設成貫通包含p型AlInAs層102的材料邊界(二維電子雲體層S1)為佳。

將元件之間電性隔離時，p型AlInAs層102僅以100nm的膜厚，載子濃度以接近未摻雜等級的5×10¹⁶ cm^-3 即可，故本案的結構在製造的觀點及抑制載子吸收的光損失的點亦較佳。

如以上，根據關於本實施形態1的半導體光積體元件503，由於作成具備複數半導體雷射元件120，其係在Fe摻雜半絕緣性InP基板101的表面，經由二維電子雲體層S1磊晶成長能隙較Fe摻雜半絕緣性InP基板101寬的材料的p型AlInAs層102，及在p型AlInAs層102的表面，夾著貫通p型AlInAs層102及二維電子雲體層S1，到達Fe摻雜半絕緣性InP基板101內部的隔離溝110排列成列狀的構成，故可抑制經由基板的漏電流及光吸收損失，確保隔離，同時不僅能夠實現適合製造元件的結構，能夠進一步高電阻化。

實施形態2. 在實施形態1，為將各個半導體雷射元件120分離電性絕緣而設置隔離溝110，但在實施形態2，表示取代形成隔離溝而作成離子植入的情形。

圖18係表示在實施形態2的半導體光積體元件的構成的剖面圖。如圖18所示半導體光積體元件504，取代實施形態1形成隔離溝110，將各個半導體雷射元件120分離，藉由離子植入，在半導體雷射元件120間離子植入到既定深度，藉由設置高電阻化的由離子植入部117將各個半導體雷射元件120分離。藉此，不僅能夠得到實施形態1的效果，並且由於無須形成隔離溝110，能夠降低元件製作時的晶圓表面的凹凸，而可提升製造容易性。根據實施形態2的半導體光積體元件504的其他構成，與實施形態1的半導體光積體元件503相同，對應部分附以相同符號省略其說明。

接著，基於圖19至圖21，說明於關於在實施形態2的半導體光積體元件504的製造方法。圖19至圖21係表示根據實施形態2的半導體光積體元件504的製造步驟的剖面圖。

首先，完成到實施形態1的圖12的步驟，在n型InP披覆層103的絕緣膜116的部分形成線條狀的開口部116a之後，對從開口部116a露出的n型InP披覆層103植入離子，如圖19所示，形成離子植入部117。形成離子植入部117之後，以氫氟酸等蝕刻去除絕緣膜116。

接著，如圖20所示，在對平台溝115b形成離子植入部117的表面的全面成膜絕緣膜107。

接著，如圖21所示，將在平台部115a的頂面部分覆蓋p型InP披覆層106的部分的絕緣膜107、及在平台溝115b的底部部分覆蓋n型InP披覆層103的部分的絕緣膜107，蝕刻加工，分別在覆蓋p型InP披覆層106及n型InP披覆層103的絕緣膜107的部分形成線條狀開口部107a、107b。

最後，藉由在開口部107a形成連接p型InP披覆層106的陽極電極108，在開口部107b形成連接n型InP披覆層103的陰極電極109，能夠得到如圖18所示半導體光積體元件504。

如以上，根據關於本實施形態2的半導體光積體元件504，由於取代隔離溝110，設置離子植入部117，因此不僅能夠得到實施形態1及實施形態2的效果，而且無須形成隔離溝110，能夠降低元件製作時的晶圓表面的凹凸，而可提升製造容易性。

再者，實施形態1及實施形態2，係在Fe摻雜半絕緣性InP基板101的表面形成p型AlInAs層102，惟並非限定於此。亦可形成n型或未摻雜的AlInAs層。此外，亦可取代p型AlInAs層102形成能帶較InP大的其他材料。例如，以p型Al_y Ga_x In_(1-x-y) As，在0>x≦0.071，0.403≦y>0.476的範圍，則能帶較InP的1.344eV大。此時，亦非限定於p型Al_y Ga_x In_(1-x-y) As層，亦可形成n型或未摻雜的Al_y Ga_x In_(1-x-y) As層。形成n型AlInAs層或n型Al_y Ga_x In_(1-x-y) As時，以n型InP披覆層103作為p型InP披覆層，以p型InP披覆層106作為n型InP披覆層，以陽極電極108作為陰極電極，以陰極電極109作為陽極電極。形成p型Al_y Ga_x In_(1-x-y) As層時，作成與實施形態1同樣的構成。形成未摻雜的Al_y Ga_x In_(1-x-y) As層時，以任一構成均可。任一情形均可得到與上述實施形態同樣的效果。

此外，使用Fe摻雜半絕緣性InP基板101作為InP基板，惟並非限定於此。亦可使用n型InP基板或p型InP基板。例如，在n型InP基板，可舉出摻雜S或Si等的，在p型InP基板，能夠舉出摻雜Zn或Mg等的。此時，亦能夠得到與上述實施形態相同的效果。基板方向的漏電流抑制，由於係藉由形成在基板上的能帶較基板材料寬的材料進行，故不問基板的極性。惟，雖可使用p型半導體基板，惟從光吸收的雷射特性的觀點而言，以n型半導體基板較合適。一般已知擔任n型導電性的電子的吸收，較擔任p型導電性的電洞的光吸收係數小。

此外，半導體光積體元件503、504，雖然僅將光半導體元件排列成列狀，惟並非限定於此。亦可將光半導體元件與光半導體元件以外的電子裝置排列，作成將光半導體元件與光半導體元件以外的電子裝置的陰極間或陽極間作成電性分離的構成。此時，亦能夠得到與上述實施形態同樣的效果。

本案雖記載各式各樣的例示性的實施形態及實施例，惟記載於1個或複數實施形態所記載的各式各樣的特徵、態樣、及功能，並非限定適用於特定實施形態，而是可以單獨或以各式各樣的組合適用於實施形態。因此，沒有被例示的無數變形例，可認為係在本案說明書所揭示的技術範圍內。例如，至少改變一個構成要素時，追加時或省略時，亦包含至少抽出一個構成要素，與其他的實施形態的構成要素組合。

101:Fe摻雜半絕緣性InP基板 102:p型AlInAs層 103:n型InP披覆層 103a:脊部 104:活性層 105:電流阻隔層 106:p型InP披覆層 110:隔離溝 117:離子植入部 120:半導體雷射元件 503、504:半導體光積體元件

［圖1］係表示根據實施形態1的半導體光積體元件的構成的立體圖。 ［圖2］係表示根據實施形態1的半導體光積體元件的構成的剖面圖及能階分佈圖。 ［圖3］係表示先前的半導體光積體元件的構成的剖面圖及能階分佈圖。 ［圖4］係表示根據實施形態1的半導體光積體元件的製造方法的剖面圖。 ［圖5］係表示根據實施形態1的半導體光積體元件的製造方法的剖面圖。 ［圖6］係表示根據實施形態1的半導體光積體元件的製造方法的剖面圖。 ［圖7］係表示根據實施形態1的半導體光積體元件的製造方法的剖面圖。 ［圖8］係表示根據實施形態1的半導體光積體元件的製造方法的剖面圖。 ［圖9］係表示根據實施形態1的半導體光積體元件的製造方法的剖面圖。 ［圖10］係表示根據實施形態1的半導體光積體元件的製造方法的剖面圖。 ［圖11］係表示根據實施形態1的半導體光積體元件的製造方法的剖面圖。 ［圖12］係表示根據實施形態1的半導體光積體元件的製造方法的剖面圖。 ［圖13］係表示根據實施形態1的半導體光積體元件的製造方法的剖面圖。 ［圖14］係表示根據實施形態1的半導體光積體元件的製造方法的剖面圖。 ［圖15］係表示根據實施形態1的半導體光積體元件的製造方法的剖面圖。 ［圖16］係表示先前的半導體光積體元件的構成的剖面圖。 ［圖17］係表示模擬根據實施形態1的半導體光積體元件的結構的隔離電阻之結果例之圖。 ［圖18］係表示根據實施形態2的半導體光積體元件的構成的剖面圖。 ［圖19］係表示根據實施形態2的半導體光積體元件的製造方法的剖面圖。 ［圖20］係表示根據實施形態2的半導體光積體元件的製造方法的剖面圖。 ［圖21］係表示根據實施形態2的半導體光積體元件的製造方法的剖面圖。

101:Fe摻雜半絕緣性InP基板

102:p型AlInAs層

103:n型InP披覆層

103a:脊部

104:活性層

105:電流阻隔層

106:p型InP披覆層

107:絕緣膜

108:陽極電極

109:陰極電極

110:隔離溝

120:半導體雷射元件

503:半導體光積體元件

Claims (11)

1. 一種半導體光積體元件，其特徵在於：具備：在InP基板的表面，經由二維電子雲體層磊晶成長能隙較上述InP基板寬的材料的磊晶層； 在上述磊晶層的表面，隔著貫通上述磊晶層與上述二維電子雲體層，到達上述InP基板內部的隔離溝形成為列狀的複數光半導體元件。
2. 如申請專利範圍第1項所述之半導體光積體元件，其中上述磊晶層係p型、n型或未摻雜的AlInAs層。
3. 如申請專利範圍第1項所述之半導體光積體元件，其中上述磊晶層係p型、n型或未摻雜的Al_y Ga_x In_(1-x-y) As層(0>x≦0.071、0.403≦y>0.476)。
4. 如申請專利範圍第2項所述之半導體光積體元件，其中上述光半導體元件，在上述磊晶層為p型或未摻雜時，係由：形成在上述磊晶層表面，設有脊部的n型InP披覆層；形成在上述脊部的頂峰部的活性層；設置在上述脊部的兩側面的電流阻隔層；及形成在上述電流阻隔層包夾的上述活性層表面的p型InP披覆層所構成。
5. 如申請專利範圍第3項所述之半導體光積體元件，其中上述光半導體元件，在上述磊晶層為p型或未摻雜時，係由：形成在上述磊晶層的表面，設有脊部的n型InP披覆層；形成在上述脊部的頂峰部的活性層；設置在上述脊部的兩側面的電流阻隔層；及形成在上述電流阻隔層包夾的上述活性層表面的p型InP披覆層所構成。
6. 如申請專利範圍第2項所述之半導體光積體元件，其中上述光半導體元件，在上述磊晶層為n型或未摻雜時，係由：形成在上述磊晶層的表面，設有脊部的p型InP披覆層；形成在上述脊部的頂峰部的活性層；設置在上述脊部的兩側面的電流阻隔層；及形成在上述電流阻隔層包夾的上述活性層表面的n型InP披覆層所構成。
7. 如申請專利範圍第3項所述之半導體光積體元件，其中上述光半導體元件，在上述磊晶層為n型或未摻雜時，係由：形成在上述磊晶層的表面，設有脊部的p型InP披覆層；形成在上述脊部的頂峰部的活性層；設置在上述脊部的兩側面的電流阻隔層；及形成在上述電流阻隔層包夾的上述活性層表面的n型InP披覆層所構成。
8. 如申請專利範圍第1至7項之任何一項所述之半導體光積體元件，其中取代上述隔離溝，設置離子植入部。
9. 如申請專利範圍第1至7項之任何一項所述之半導體光積體元件，其中上述InP基板，係摻雜Fe的半絕緣性半導體基板。
10. 如申請專利範圍第1至7項之任何一項所述之半導體光積體元件，其中上述InP基板，係n型或p型的半導體基板。
11. 如申請專利範圍第1至7項之任何一項所述之半導體光積體元件，其中不只是上述光半導體元件，排列上述光半導體元件與上述光半導體元件以外的電子裝置所構成。

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