JPH0513882A - ワイドバンドギヤツプ材料をｐｎ電流阻止層に用いた半導体光素子 - Google Patents
ワイドバンドギヤツプ材料をｐｎ電流阻止層に用いた半導体光素子Info
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Abstract
(57)【要約】
【目的】 ワイドバンドギャップ材料をｐｎ電流阻止層
に用いて、当該電流阻止層による電流リーク抑制機能を
高め、かつ、リーク電流を低減することのできる半導体
光素子を提供する。 【構成】 ダブルヘテロ構造の側部に埋め込み形成され
たｐｎ逆接合の電流阻止層（６、７、１６、１７、２
６、２７、２８、２９）の少なくとも一部が、ＩｎＰと
格子整合し、かつ、室温でのバンドギャップがＩｎＰよ
りも大きい半導体層からなる。 【効果】 電流阻止層の電流阻止能力が向上し、高温高
出力動作時におけるリーク電流の増大を抑制して、高
温、高注入電流下においても、光出力−電流特性の非直
線性が殆どみられず、優れた温度特性、高温高出力動作
を実現することができる。
に用いて、当該電流阻止層による電流リーク抑制機能を
高め、かつ、リーク電流を低減することのできる半導体
光素子を提供する。 【構成】 ダブルヘテロ構造の側部に埋め込み形成され
たｐｎ逆接合の電流阻止層（６、７、１６、１７、２
６、２７、２８、２９）の少なくとも一部が、ＩｎＰと
格子整合し、かつ、室温でのバンドギャップがＩｎＰよ
りも大きい半導体層からなる。 【効果】 電流阻止層の電流阻止能力が向上し、高温高
出力動作時におけるリーク電流の増大を抑制して、高
温、高注入電流下においても、光出力−電流特性の非直
線性が殆どみられず、優れた温度特性、高温高出力動作
を実現することができる。
Description
【０００１】
【産業上の利用分野】本発明はリーク電流を低減するた
めに改良された電流注入型の半導体光素子に関する。
めに改良された電流注入型の半導体光素子に関する。
【０００２】
【従来の技術】電流注入型の半導体光素子、たとえば、
低閾値電流で基本横モード発振することのできる半導体
レーザ素子、半導体レーザ光アンプ等は、活性層（発光
領域）へ電流を狭窄して注入するために、活性層を含む
メサストライプの両側に埋め込み型の電流阻止層を備え
ている。このような電流阻止層としては、逆バイアスｐ
−ｎ接合を含む構造が一般に採用されている。
低閾値電流で基本横モード発振することのできる半導体
レーザ素子、半導体レーザ光アンプ等は、活性層（発光
領域）へ電流を狭窄して注入するために、活性層を含む
メサストライプの両側に埋め込み型の電流阻止層を備え
ている。このような電流阻止層としては、逆バイアスｐ
−ｎ接合を含む構造が一般に採用されている。
【０００３】図６は、液相成長法（ＬＰＥ法）を含む工
程を介して作製された公知ないし周知の半導体レーザ素
子について、その断面形状の模式図をあらわしている。
図６に例示された半導体レーザ素子の場合、ｎ−ＩｎＰ
基板１上において、ｎ−ＩｎＰクラッド層２、ＧａＩｎ
ＡｓＰ活性層３、ｐ−ＩｎＰクラッド層４ａ、４ｂ、埋
め込み型の電流阻止層（ｐ−ＩｎＰ層６、ｎ−ＩｎＰ層
７）、ＧａＩｎＡｓＰキャップ層５が所定の部所に形成
されているとともに、基板１の下面にｎ電極８、キャッ
プ層５の上面にｐ電極９がそれぞれ設けられている。
程を介して作製された公知ないし周知の半導体レーザ素
子について、その断面形状の模式図をあらわしている。
図６に例示された半導体レーザ素子の場合、ｎ−ＩｎＰ
基板１上において、ｎ−ＩｎＰクラッド層２、ＧａＩｎ
ＡｓＰ活性層３、ｐ−ＩｎＰクラッド層４ａ、４ｂ、埋
め込み型の電流阻止層（ｐ−ＩｎＰ層６、ｎ−ＩｎＰ層
７）、ＧａＩｎＡｓＰキャップ層５が所定の部所に形成
されているとともに、基板１の下面にｎ電極８、キャッ
プ層５の上面にｐ電極９がそれぞれ設けられている。
【０００４】図６に示す素子構造では、ｐ−ＩｎＰ層６
（電流阻止層の一部）とｎ−ＩｎＰクラッド層２とのｐ
ｎ接合が、活性層３を含むｐｎダブルヘテロ接合と同じ
く動作時に順バイアスされる構造であり、かつ、同図の
点線のように、ｐ−ＩｎＰクラッド層４ｂ、ｎ−ＩｎＰ
層７、ｐ−ＩｎＰ層６、ｎ−ＩｎＰクラッド層２が、ｐ
−ｎ−ｐ−ｎ（ＩｎＰ）型のサイリスタ構造１０を構成
している。
（電流阻止層の一部）とｎ−ＩｎＰクラッド層２とのｐ
ｎ接合が、活性層３を含むｐｎダブルヘテロ接合と同じ
く動作時に順バイアスされる構造であり、かつ、同図の
点線のように、ｐ−ＩｎＰクラッド層４ｂ、ｎ−ＩｎＰ
層７、ｐ−ＩｎＰ層６、ｎ−ＩｎＰクラッド層２が、ｐ
−ｎ−ｐ−ｎ（ＩｎＰ）型のサイリスタ構造１０を構成
している。
【０００５】かくて作製された半導体レーザ素子の場
合、図４のごとく、接合順方向に流れる電流の立ち上が
り電圧の差のために、電流の殆どが活性層３の領域へ注
入されるが、順バイアスされる電流阻止層のｐｎ接合を
経て図６の経路Ｉ→IIを経由するリーク電流が生じ、こ
れがサイリスタ構造１０のゲート電流となるので、該サ
イリスタ構造１０のアノード電流が同図の経路III →IV
を通ってリーク電流として流れる。
合、図４のごとく、接合順方向に流れる電流の立ち上が
り電圧の差のために、電流の殆どが活性層３の領域へ注
入されるが、順バイアスされる電流阻止層のｐｎ接合を
経て図６の経路Ｉ→IIを経由するリーク電流が生じ、こ
れがサイリスタ構造１０のゲート電流となるので、該サ
イリスタ構造１０のアノード電流が同図の経路III →IV
を通ってリーク電流として流れる。
【０００６】図７は、ＭＯＣＶＤ法を主体にした製造工
程により作製された半導体レーザ素子を示している。図
７の半導体レーザ素子の場合も、前述した図６の半導体
レーザ素子と同様の構成を備えており、ｐ−ＩｎＰクラ
ッド層４ｂ、ｎ−ＩｎＰ層７、ｐ−ＩｎＰ層６、ｎ−Ｉ
ｎＰクラッド層２が、ｐ−ｎ−ｐ−ｎ（ＩｎＰ）型のサ
イリスタ構造１０をなしている。
程により作製された半導体レーザ素子を示している。図
７の半導体レーザ素子の場合も、前述した図６の半導体
レーザ素子と同様の構成を備えており、ｐ−ＩｎＰクラ
ッド層４ｂ、ｎ−ＩｎＰ層７、ｐ−ＩｎＰ層６、ｎ−Ｉ
ｎＰクラッド層２が、ｐ−ｎ−ｐ−ｎ（ＩｎＰ）型のサ
イリスタ構造１０をなしている。
【０００７】図７の半導体レーザ素子における電流阻止
層の形成工程において、ｐ−ＩｎＰ層６（電流阻止層の
一部）をＭＯＣＶＤ法により堆積成長させたとき、この
方法特有の現象として、ｐ−ＩｎＰ層６の初期層がスト
ライプの側面に沿い立ち上がるように成長し、ｐ−Ｉｎ
Ｐクラッド層４ａとｐ−ＩｎＰ層６との接触が生じるこ
ととなる。これら両層４ａ、６の接触面積が大きいと
き、図７のＩ→II方向のリーク電流が流れやすくなり、
加えて、これがサイリスタ構造１０のゲート電流に相当
するので、該サイリスタ構造１０のアノード電流が増大
し、電流阻止特性がさらに悪くなる。
層の形成工程において、ｐ−ＩｎＰ層６（電流阻止層の
一部）をＭＯＣＶＤ法により堆積成長させたとき、この
方法特有の現象として、ｐ−ＩｎＰ層６の初期層がスト
ライプの側面に沿い立ち上がるように成長し、ｐ−Ｉｎ
Ｐクラッド層４ａとｐ−ＩｎＰ層６との接触が生じるこ
ととなる。これら両層４ａ、６の接触面積が大きいと
き、図７のＩ→II方向のリーク電流が流れやすくなり、
加えて、これがサイリスタ構造１０のゲート電流に相当
するので、該サイリスタ構造１０のアノード電流が増大
し、電流阻止特性がさらに悪くなる。
【０００８】現状の対策としては、上記接触面積がｐ−
ＩｎＰクラッド層４ａの厚さに比例して大きくなること
に鑑み、ｐ−ＩｎＰクラッド層４ａを薄くし、ｐ−Ｉｎ
Ｐ層６の抵抗を高くすることで、ＭＯＣＶＤ法による半
導体レーザ素子の電流素子特性を、ＬＰＥ法による半導
体レーザ素子のそれと同程度にまで高めている。
ＩｎＰクラッド層４ａの厚さに比例して大きくなること
に鑑み、ｐ−ＩｎＰクラッド層４ａを薄くし、ｐ−Ｉｎ
Ｐ層６の抵抗を高くすることで、ＭＯＣＶＤ法による半
導体レーザ素子の電流素子特性を、ＬＰＥ法による半導
体レーザ素子のそれと同程度にまで高めている。
【０００９】その他、ＭＯＣＶＤ法を主体にした製造手
段によるとき、図８に示された半導体レーザ素子も作製
することができる。図８の半導体レーザ素子は、ｐ−Ｉ
ｎＰ基板１１上に、ｐ−ＩｎＰクラッド層１２、ＧａＩ
ｎＡｓＰ活性層１３、ｎ−ＩｎＰクラッド層１４ａ、１
４ｂ、ｎ−ＧａＩｎＡｓＰキャップ層１５、電流阻止層
（ｎ−ＩｎＰ層１６、ｐ−ＩｎＰ層１７）がそれぞれ形
成され、基板１１の下面にｐ電極９、キャップ層１５の
上面にｎ電極８がそれぞれ設けられたものである。
段によるとき、図８に示された半導体レーザ素子も作製
することができる。図８の半導体レーザ素子は、ｐ−Ｉ
ｎＰ基板１１上に、ｐ−ＩｎＰクラッド層１２、ＧａＩ
ｎＡｓＰ活性層１３、ｎ−ＩｎＰクラッド層１４ａ、１
４ｂ、ｎ−ＧａＩｎＡｓＰキャップ層１５、電流阻止層
（ｎ−ＩｎＰ層１６、ｐ−ＩｎＰ層１７）がそれぞれ形
成され、基板１１の下面にｐ電極９、キャップ層１５の
上面にｎ電極８がそれぞれ設けられたものである。
【００１０】
【発明が解決しようとする課題】上述した半導体レーザ
素子の場合、つぎに述べる事項が技術的な課題として残
されている。
素子の場合、つぎに述べる事項が技術的な課題として残
されている。
【００１１】第一の課題は、図６〜図８のＩ→IIのよう
に順バイアスされた電流阻止層を経由して、リーク電流
が流れることである。
に順バイアスされた電流阻止層を経由して、リーク電流
が流れることである。
【００１２】第二の課題は、図６、図７に示したように
電流阻止層がｐ−ｎ−ｐ−ｎ（ＩｎＰ）型のサイリスタ
構造１０をなしていることである。このサイリスタ構造
１０の場合、上記Ｉ→IIを経由するリーク電流がサイリ
スタのゲート電流に相当しており、このリーク電流の増
大がサイリスタのアノード電流をも容易に増大させ、場
合によっては、サイリスタをブレークオーバさせて導通
状態にする。こうしてＩ→IIを経由するリーク電流と、
これにともないサイリスタ構造１０の経路III →IVを流
れるアノード電流とは、半導体レーザ素子における「光
出力−電流特性」の非直線性を惹き起こす原因となり、
特に高温高出力動作時、大きなリーク電流を発生させる
原因となる。したがって、サイリスタ構造をもつ半導体
レーザ素子の場合、このような不具合のために、高温あ
るいは高出力動作が困難となる。
電流阻止層がｐ−ｎ−ｐ−ｎ（ＩｎＰ）型のサイリスタ
構造１０をなしていることである。このサイリスタ構造
１０の場合、上記Ｉ→IIを経由するリーク電流がサイリ
スタのゲート電流に相当しており、このリーク電流の増
大がサイリスタのアノード電流をも容易に増大させ、場
合によっては、サイリスタをブレークオーバさせて導通
状態にする。こうしてＩ→IIを経由するリーク電流と、
これにともないサイリスタ構造１０の経路III →IVを流
れるアノード電流とは、半導体レーザ素子における「光
出力−電流特性」の非直線性を惹き起こす原因となり、
特に高温高出力動作時、大きなリーク電流を発生させる
原因となる。したがって、サイリスタ構造をもつ半導体
レーザ素子の場合、このような不具合のために、高温あ
るいは高出力動作が困難となる。
【００１３】第三の課題は、ｐ基板上のダブルヘテロ構
造に対して、に良好な電流阻止層を形成しようとすると
き、ＭＯＣＶＤ法のごとき気相成長法では、これを満足
させるのが困難になることである。たとえば、図８に例
示した半導体レーザ素子において、ｎ−ＩｎＰ層１６
（電流阻止層の一部）をＭＯＣＶＤ法で形成したとき、
前述したように、ｎ−ＩｎＰ層１６がｎ−ＩｎＰクラッ
ド層１４ａの側面に接触する。このｎ−ＩｎＰ層１６
は、ｎ基板上の場合におけるｐ−ＩｎＰ層６（電流阻止
層の一部）と比べて抵抗値が小さいため、リーク電流が
流れやすく、ｎ基板と同様な方法では、十分な電流阻止
特性が得られない。
造に対して、に良好な電流阻止層を形成しようとすると
き、ＭＯＣＶＤ法のごとき気相成長法では、これを満足
させるのが困難になることである。たとえば、図８に例
示した半導体レーザ素子において、ｎ−ＩｎＰ層１６
（電流阻止層の一部）をＭＯＣＶＤ法で形成したとき、
前述したように、ｎ−ＩｎＰ層１６がｎ−ＩｎＰクラッ
ド層１４ａの側面に接触する。このｎ−ＩｎＰ層１６
は、ｎ基板上の場合におけるｐ−ＩｎＰ層６（電流阻止
層の一部）と比べて抵抗値が小さいため、リーク電流が
流れやすく、ｎ基板と同様な方法では、十分な電流阻止
特性が得られない。
【００１４】本発明に係る半導体光素子は、かかる技術
的課題に鑑み、ワイドバンドギャップ材料をｐｎ電流阻
止層に用いて、当該電流阻止層による電流リーク抑制機
能を高め、かつ、リーク電流を低減することのできる半
導体光素子を提供しようとするものである。
的課題に鑑み、ワイドバンドギャップ材料をｐｎ電流阻
止層に用いて、当該電流阻止層による電流リーク抑制機
能を高め、かつ、リーク電流を低減することのできる半
導体光素子を提供しようとするものである。
【００１５】
【課題を解決するための手段】本発明は所期の目的を達
成するために、ＩｎＰ基板上に活性層を含むメサ型のダ
ブルヘテロ構造が設けられており、該ダブルヘテロ構造
の側部にｐｎ逆接合の電流阻止層が埋め込み形成されて
いる半導体光素子において、ＩｎＰと格子整合し、室温
でのバンドギャップがＩｎＰよりも大きい半導体層によ
り、前記電流阻止層の少なくとも一部が形成されている
ことを特徴とする。
成するために、ＩｎＰ基板上に活性層を含むメサ型のダ
ブルヘテロ構造が設けられており、該ダブルヘテロ構造
の側部にｐｎ逆接合の電流阻止層が埋め込み形成されて
いる半導体光素子において、ＩｎＰと格子整合し、室温
でのバンドギャップがＩｎＰよりも大きい半導体層によ
り、前記電流阻止層の少なくとも一部が形成されている
ことを特徴とする。
【００１６】上記において、ＩｎＰ基板がｎ型の場合に
は、メサ型ダブルヘテロ構造の側部に、該基板側からｐ
型、ｎ型の順で埋め込まれた半導体層を含む電流阻止層
が形成され、そのｐ型電流阻止層として、ＩｎＰよりも
室温でのバンドギャップが大きい半導体層が用いられ
る。
は、メサ型ダブルヘテロ構造の側部に、該基板側からｐ
型、ｎ型の順で埋め込まれた半導体層を含む電流阻止層
が形成され、そのｐ型電流阻止層として、ＩｎＰよりも
室温でのバンドギャップが大きい半導体層が用いられ
る。
【００１７】上記において、ＩｎＰ基板上がｐ型の場合
には、メサ型ダブルヘテロ構造の側部に、該基板側から
ｐ型、ｎ型、ｐ型の順で埋め込まれた半導体層を含む電
流阻止層が形成され、これらｐ型電流阻止層のいずれか
一方または両方として、ＩｎＰよりも室温でのバンドギ
ャップが大きい半導体層が用いられる。
には、メサ型ダブルヘテロ構造の側部に、該基板側から
ｐ型、ｎ型、ｐ型の順で埋め込まれた半導体層を含む電
流阻止層が形成され、これらｐ型電流阻止層のいずれか
一方または両方として、ＩｎＰよりも室温でのバンドギ
ャップが大きい半導体層が用いられる。
【００１８】上記において、電流阻止層の一部または全
部を形成している、かつ、室温でのバンドギャップがＩ
ｎＰよりも大きい半導体層は、一例として、Ａｌx Ｉｎ
1-xＡｓ(x≒0.48) であり、他例として、ＡｌＡｓy Ｓ
ｂ1-y (y≒0.56) である。
部を形成している、かつ、室温でのバンドギャップがＩ
ｎＰよりも大きい半導体層は、一例として、Ａｌx Ｉｎ
1-xＡｓ(x≒0.48) であり、他例として、ＡｌＡｓy Ｓ
ｂ1-y (y≒0.56) である。
【００１９】上記において、電流阻止層は、液相成長法
により形成されたものでも、あるいは、気相成長法によ
り形成されたものでもよい。
により形成されたものでも、あるいは、気相成長法によ
り形成されたものでもよい。
【００２０】その他、当該半導体光素子のダブルヘテロ
構造は、ストライプ状、円筒状のいずれであってもよ
い。
構造は、ストライプ状、円筒状のいずれであってもよ
い。
【００２１】このような半導体層を備えた半導体光素子
の場合、たとえば、半導体レーザダイオード、半導体レ
ーザ光アンプ、面発光型半導体素子として具体化され
る。
の場合、たとえば、半導体レーザダイオード、半導体レ
ーザ光アンプ、面発光型半導体素子として具体化され
る。
【００２２】
【作用】はじめに、問題の核心であるｐｎｐｎサイリス
タの動作について考察した結果を以下に述べる。
タの動作について考察した結果を以下に述べる。
【００２３】図５（ａ）は、前述のｐ−ＩｎＰクラッド
層４ｂ、ｎ−ＩｎＰ層７、ｐ−ＩｎＰ層６、ｎ−ＩｎＰ
クラッド層２によるｐ−ｎ−ｐ−ｎ型三端子サイリスタ
の構造と、二つのトランジスタＴｒ1 、Ｔｒ2 、二つの
ダイオードＤ1 、Ｄ2 、および、アノードＡ、カソード
Ｃ、ゲートＧを含む当該サイリスタの等価回路とを示し
ており、図５（ｂ）は、図５（ａ）のサイリスタ回路に
おいてアノードＡに正電圧を印加した場合の「電流−電
圧特性」を示している。
層４ｂ、ｎ−ＩｎＰ層７、ｐ−ＩｎＰ層６、ｎ−ＩｎＰ
クラッド層２によるｐ−ｎ−ｐ−ｎ型三端子サイリスタ
の構造と、二つのトランジスタＴｒ1 、Ｔｒ2 、二つの
ダイオードＤ1 、Ｄ2 、および、アノードＡ、カソード
Ｃ、ゲートＧを含む当該サイリスタの等価回路とを示し
ており、図５（ｂ）は、図５（ａ）のサイリスタ回路に
おいてアノードＡに正電圧を印加した場合の「電流−電
圧特性」を示している。
【００２４】図５（ａ）（ｂ）に示されたｐｎｐｎサイ
リスタの特徴的傾向として、１） ブレークオーバ電圧
ＶBOを越えると、きわめて抵抗値の小さい導通状態に遷
移すること、２） ゲート電流が大きいほどブレークオ
ーバしやすく、アノード電流も大きくなることがあげら
れる。
リスタの特徴的傾向として、１） ブレークオーバ電圧
ＶBOを越えると、きわめて抵抗値の小さい導通状態に遷
移すること、２） ゲート電流が大きいほどブレークオ
ーバしやすく、アノード電流も大きくなることがあげら
れる。
【００２５】図５（ａ）の等価回路から当該サイリスタ
がブレークオーバするまでのアノード電流ＩA として、
下記（１）式が得られる。 ＩA ＝〔ＩO +(α2・Ｍn・Ｉg)〕／〔１-(α1・Ｍp+α2・Ｍn)〕‥‥‥（１） ここに、ＩO ：接合Ｊ2 の漏れ電流 Ｉg ：ゲート電流 α1 ：トランジスタＴｒ1 のコモンベースの電流伝達率 α2 ：トランジスタＴｒ2 のコモンベースの電流伝達率 Ｍn ：接合Ｊ2 の空乏層における電子のなだれ増倍率 Ｍp ：接合Ｊ2 の空乏層における正孔のなだれ増倍率
がブレークオーバするまでのアノード電流ＩA として、
下記（１）式が得られる。 ＩA ＝〔ＩO +(α2・Ｍn・Ｉg)〕／〔１-(α1・Ｍp+α2・Ｍn)〕‥‥‥（１） ここに、ＩO ：接合Ｊ2 の漏れ電流 Ｉg ：ゲート電流 α1 ：トランジスタＴｒ1 のコモンベースの電流伝達率 α2 ：トランジスタＴｒ2 のコモンベースの電流伝達率 Ｍn ：接合Ｊ2 の空乏層における電子のなだれ増倍率 Ｍp ：接合Ｊ2 の空乏層における正孔のなだれ増倍率
【００２６】上記（１）式から理解できるように、サイ
リスタのブレークオーバの条件は下記（２）式のように
あらわされる。 α1・Ｍp ＋α2・Ｍn ＝１‥‥‥‥‥‥（２）
リスタのブレークオーバの条件は下記（２）式のように
あらわされる。 α1・Ｍp ＋α2・Ｍn ＝１‥‥‥‥‥‥（２）
【００２７】この（２）式でのα1 、α2 は、通常、ア
ノード電流ＩA の増大、素子の温度上昇とともに著しく
増大する。
ノード電流ＩA の増大、素子の温度上昇とともに著しく
増大する。
【００２８】さらにＭn 、Ｍp は、一般に、下記（３）
式に示す依存性をもっており、この（３）式において、
Ｖ<<Ｖa のときＭ＝１であるが、Ｖ値がＶa 値に近づく
にしたがい、Ｍが著しく増大する。 Ｍ＝１／〔１−（Ｖ／Ｖa ）n 〕‥‥‥‥（３）
式に示す依存性をもっており、この（３）式において、
Ｖ<<Ｖa のときＭ＝１であるが、Ｖ値がＶa 値に近づく
にしたがい、Ｍが著しく増大する。 Ｍ＝１／〔１−（Ｖ／Ｖa ）n 〕‥‥‥‥（３）
【００２９】このようなα、Ｍの挙動、および、前記
（１）式のような関係があるために、ゲート電流の増
大、印加電圧の増大、温度上昇などがサイリスタのアノ
ード電流を増大させることとなり、しかも、アノード電
流の増大に起因してα1 、α2 が大きくなるという正の
フィードバック系が成立するので、サイリスタのブレー
クオーバが発生しやすくなる。
（１）式のような関係があるために、ゲート電流の増
大、印加電圧の増大、温度上昇などがサイリスタのアノ
ード電流を増大させることとなり、しかも、アノード電
流の増大に起因してα1 、α2 が大きくなるという正の
フィードバック系が成立するので、サイリスタのブレー
クオーバが発生しやすくなる。
【００３０】したがって、半導体光素子にみられるサイ
リスタのブレークオーバを抑制し、リーク電流を小さく
するためには、上記ＩO 、Ｉg、α1 、α2 、Ｍn 、Ｍp
について、これらを小さくすることが有効である。
リスタのブレークオーバを抑制し、リーク電流を小さく
するためには、上記ＩO 、Ｉg、α1 、α2 、Ｍn 、Ｍp
について、これらを小さくすることが有効である。
【００３１】本発明の場合、活性層を含むダブルヘテロ
構造の両側部にｐｎ逆接合の電流阻止層が埋め込み形成
されている半導体光素子において、ＩｎＰと格子整合す
る、しかも、バンドギャップがＩｎＰよりも大きい半導
体層により、前記電流阻止層の一部が形成されている。
構造の両側部にｐｎ逆接合の電流阻止層が埋め込み形成
されている半導体光素子において、ＩｎＰと格子整合す
る、しかも、バンドギャップがＩｎＰよりも大きい半導
体層により、前記電流阻止層の一部が形成されている。
【００３２】このような構成を特徴とする半導体光素子
は、後述の実施例からも理解できるように、つぎの点で
優れている。
は、後述の実施例からも理解できるように、つぎの点で
優れている。
【００３３】その一つは、リーク電流Ｉg を小さくでき
ることであり、したがって、寄生サイリスタのアノード
電流ＩA も小さくできる。
ることであり、したがって、寄生サイリスタのアノード
電流ＩA も小さくできる。
【００３４】他の一つは、電流阻止層の少なくとも一部
を形成している半導体層の室温でのバンドギャッがＩｎ
Ｐのそれよりも大きいために、サイリスタを構成するト
ランジスタがワイドバンドギャップ層をベースとするヘ
テロバイポーラ型になることである。
を形成している半導体層の室温でのバンドギャッがＩｎ
Ｐのそれよりも大きいために、サイリスタを構成するト
ランジスタがワイドバンドギャップ層をベースとするヘ
テロバイポーラ型になることである。
【００３５】したがって、ヘテロバイポーラ型トランジ
スタと同様の原理で、かつ、逆の効果によりα2 が小さ
くなるとともに、アノード電流も小さくなり、さらに、
サイリスタのブレークオーバを抑制することができる。
スタと同様の原理で、かつ、逆の効果によりα2 が小さ
くなるとともに、アノード電流も小さくなり、さらに、
サイリスタのブレークオーバを抑制することができる。
【００３６】
【実施例】本発明に係る半導体光素子の各実施例につい
て、添付の図面を参照して説明する。図１（ａ）ないし
（ｄ）は、本発明に係る半導体光素子を作製する例とし
て、ＬＰＥ法（液相成長法）を含む工程を採用した場合
を示している。
て、添付の図面を参照して説明する。図１（ａ）ないし
（ｄ）は、本発明に係る半導体光素子を作製する例とし
て、ＬＰＥ法（液相成長法）を含む工程を採用した場合
を示している。
【００３７】図１（ａ）の工程においては、はじめ、ｎ
−ＩｎＰ基板１の上に、ｎ−ＩｎＰクラッド層２、ノン
ドープＧａＩｎＡｓＰ活性層３、ｐ−ＩｎＰクラッド層
４ａを順次成長させ、つぎに、ｐ−ＩｎＰクラッド層４
ａの上に、ＳｉＯ2 からなるエッチング用のマスク３１
をストライプ状に形成し、その後、ドライエッチング
法、ウエットエッチング法のごとき適当なエッチング手
段を介してｎ−ＩｎＰ基板１上の各層２、３、４ａをメ
サストライプに加工する。
−ＩｎＰ基板１の上に、ｎ−ＩｎＰクラッド層２、ノン
ドープＧａＩｎＡｓＰ活性層３、ｐ−ＩｎＰクラッド層
４ａを順次成長させ、つぎに、ｐ−ＩｎＰクラッド層４
ａの上に、ＳｉＯ2 からなるエッチング用のマスク３１
をストライプ状に形成し、その後、ドライエッチング
法、ウエットエッチング法のごとき適当なエッチング手
段を介してｎ−ＩｎＰ基板１上の各層２、３、４ａをメ
サストライプに加工する。
【００３８】図１（ｂ）の工程では、ｎ−ＩｎＰ基板１
上においてｐ型半導体層とｎ型半導体層とによる電流阻
止層をつくるため、エッチングされた前記領域にｐ−Ａ
ｌxＩｎ1-x Ａｓ(x≒0.48) 層２６とｎ−ＩｎＰ層７と
を埋め込み選択成長により形成する。
上においてｐ型半導体層とｎ型半導体層とによる電流阻
止層をつくるため、エッチングされた前記領域にｐ−Ａ
ｌxＩｎ1-x Ａｓ(x≒0.48) 層２６とｎ−ＩｎＰ層７と
を埋め込み選択成長により形成する。
【００３９】図１（ｃ）の工程においては、エッチング
用のマスク３１を取り除いた後、クラッド層４ａ、ｎ−
ＩｎＰ層７（電流阻止層の一部）の上面全域にわたり、
ｎ−ＩｎＰクラッド層４ｂを成長させ、さらに、その上
に、ＧａＩｎＡｓＰキャップ層５を成長させる。
用のマスク３１を取り除いた後、クラッド層４ａ、ｎ−
ＩｎＰ層７（電流阻止層の一部）の上面全域にわたり、
ｎ−ＩｎＰクラッド層４ｂを成長させ、さらに、その上
に、ＧａＩｎＡｓＰキャップ層５を成長させる。
【００４０】図１（ｄ）の工程においては、基板１の下
面にｎ電極８、キャップ層５の上面にｐ電極９をそれぞ
れ設ける。
面にｎ電極８、キャップ層５の上面にｐ電極９をそれぞ
れ設ける。
【００４１】はじめ、図１（ｄ）に示す構造を備えた半
導体レーザ素子について、サイリスタのゲート電流とな
るＩ→II方向のリーク電流について述べる。図１（ｄ）
に示す半導体光素子にレーザ発振状態まで電流が注入さ
れたとき、活性層３のｐｎヘテロ接合は、約１Ｖ程度、
順方向にバイアスされ、図１（ｄ）の経路Ｉ−II間に介
在する二つの層２６、２間も、順方向にバイアスされて
いて同程度の電圧が印加される。この場合、Ｉ→IIの経
路へ殆ど電流が流れないのは、図４の電流−電圧特性を
参照して明らかなように、両層２６、２のｐｎホモ接合
の立ち上がりが、１．３ｅＶ程度と高いからである。
導体レーザ素子について、サイリスタのゲート電流とな
るＩ→II方向のリーク電流について述べる。図１（ｄ）
に示す半導体光素子にレーザ発振状態まで電流が注入さ
れたとき、活性層３のｐｎヘテロ接合は、約１Ｖ程度、
順方向にバイアスされ、図１（ｄ）の経路Ｉ−II間に介
在する二つの層２６、２間も、順方向にバイアスされて
いて同程度の電圧が印加される。この場合、Ｉ→IIの経
路へ殆ど電流が流れないのは、図４の電流−電圧特性を
参照して明らかなように、両層２６、２のｐｎホモ接合
の立ち上がりが、１．３ｅＶ程度と高いからである。
【００４２】このように約１Ｖで順バイアスされた場合
のｐｎ接合に流れる電流は、これの大部分を拡散電流と
みなすことができ、その際の電流−電圧特性は、下記
（４）式であらわされる。 ＪD=〔(Kn/Np)・ｅ-(Egp/kT)+(Kp/Nn)・ｅ-(Egn/kT) 〕ｅ-(qVj/kT) ‥‥（４） ここに、ＪD は電流密度をあらわし、第１項が電子の拡
散電流Ｊn に対応し、第２項が正孔の拡散電流Ｊp に対
応する。また、各記号の定義はつぎのとおりである。 Ｋn ：ｎ側の材料とドーピング条件とで決まる定数 Ｋp ：ｐ側の材料とドーピング条件とで決まる定数 Ｅgp：ｐ側半導体のバンドギャップ Ｅgn：ｎ側半導体のバンドギャップ Ｎp ：ｐ側半導体のドーピング濃度 Ｎn ：ｎ側半導体のドーピング濃度 ｋ ：ボルツマン定数 Ｔ ：温度 ｑ ：電子の電荷 Ｖj ：印加電圧
のｐｎ接合に流れる電流は、これの大部分を拡散電流と
みなすことができ、その際の電流−電圧特性は、下記
（４）式であらわされる。 ＪD=〔(Kn/Np)・ｅ-(Egp/kT)+(Kp/Nn)・ｅ-(Egn/kT) 〕ｅ-(qVj/kT) ‥‥（４） ここに、ＪD は電流密度をあらわし、第１項が電子の拡
散電流Ｊn に対応し、第２項が正孔の拡散電流Ｊp に対
応する。また、各記号の定義はつぎのとおりである。 Ｋn ：ｎ側の材料とドーピング条件とで決まる定数 Ｋp ：ｐ側の材料とドーピング条件とで決まる定数 Ｅgp：ｐ側半導体のバンドギャップ Ｅgn：ｎ側半導体のバンドギャップ Ｎp ：ｐ側半導体のドーピング濃度 Ｎn ：ｎ側半導体のドーピング濃度 ｋ ：ボルツマン定数 Ｔ ：温度 ｑ ：電子の電荷 Ｖj ：印加電圧
【００４３】（４）式において電子電流（Ｊn ）、ホー
ル（Ｊp ）の大小関係を考えると、ｐ側、ｎ側へのドー
ピングが同程度の場合、電子、正孔の移動度と有効質量
との差のためにＪn >>Ｊp であり、Ｊn は、ＪD 全体の
９０％程度を求めている。
ル（Ｊp ）の大小関係を考えると、ｐ側、ｎ側へのドー
ピングが同程度の場合、電子、正孔の移動度と有効質量
との差のためにＪn >>Ｊp であり、Ｊn は、ＪD 全体の
９０％程度を求めている。
【００４４】そこで、上記（４）式における電子電流の
指数項に注目すると、前述した電流阻止層２６がｐ−Ｉ
ｎＰからなるとき、下記（５）式のようになるのに対
し、該電流阻止層２６がＡｌＩｎＡｓからなるときは、
下記（６）式のようになる。 ｅ-(Egp-Vj)/kT≒ｅ-(1.35-1.1)/0.026 ＝６．７×１０-5‥‥‥‥‥（５） ｅ-(Egp-Vj)/kT≒ｅ-(1.42-1.1)/0.026 ＝４．５×１０-6‥‥‥‥‥（６） すなわち、電流阻止層２６がＡｌＩｎＡｓからなると
き、（４）式の電子電流に対応する拡散電流が約１５分
の１に低減される。
指数項に注目すると、前述した電流阻止層２６がｐ−Ｉ
ｎＰからなるとき、下記（５）式のようになるのに対
し、該電流阻止層２６がＡｌＩｎＡｓからなるときは、
下記（６）式のようになる。 ｅ-(Egp-Vj)/kT≒ｅ-(1.35-1.1)/0.026 ＝６．７×１０-5‥‥‥‥‥（５） ｅ-(Egp-Vj)/kT≒ｅ-(1.42-1.1)/0.026 ＝４．５×１０-6‥‥‥‥‥（６） すなわち、電流阻止層２６がＡｌＩｎＡｓからなると
き、（４）式の電子電流に対応する拡散電流が約１５分
の１に低減される。
【００４５】したがって、図１（ｄ）に示す構造を備え
た半導体光素子のように、電流阻止層２６がｐ−ＡｌＩ
ｎＡｓからなるときは、ｐ−ＩｎＰ電流阻止層との比較
において、同図の経路Ｉ→IIを流れるリーク電流（ゲー
ト電流に相当）を、約１／６（＝０．９×１／１５＋
０．１＝０．１６）にまで低減することができ、さらに
かかるリーク電流の低減にともない、サイリスタのアノ
ード電流も、前記（１）式から理解できるように大幅に
低減することができる。
た半導体光素子のように、電流阻止層２６がｐ−ＡｌＩ
ｎＡｓからなるときは、ｐ−ＩｎＰ電流阻止層との比較
において、同図の経路Ｉ→IIを流れるリーク電流（ゲー
ト電流に相当）を、約１／６（＝０．９×１／１５＋
０．１＝０．１６）にまで低減することができ、さらに
かかるリーク電流の低減にともない、サイリスタのアノ
ード電流も、前記（１）式から理解できるように大幅に
低減することができる。
【００４６】つぎに、図１（ｄ）に示す素子構造におい
て、サイリスタを流れるIII →IV方向のアノード電流に
ついて述べる。図１（ｄ）に示す素子構造のものは、サ
イリスタを構成するｐｎｐトランジスタが、ワイドバン
ドギャップ層をベースとするヘテロバイポーラトランジ
スタとなり、電流伝達率α2 が低減されるので、（１）
式、図５（ａ）から理解されるように、アノード電流が
低減され、また、ブレークオーバも起こりがたい。
て、サイリスタを流れるIII →IV方向のアノード電流に
ついて述べる。図１（ｄ）に示す素子構造のものは、サ
イリスタを構成するｐｎｐトランジスタが、ワイドバン
ドギャップ層をベースとするヘテロバイポーラトランジ
スタとなり、電流伝達率α2 が低減されるので、（１）
式、図５（ａ）から理解されるように、アノード電流が
低減され、また、ブレークオーバも起こりがたい。
【００４７】その理由は、以下のとおりである。本発明
のごとき素子構造をもつヘテロ接合バイポーラトランジ
スタの場合、これの電流伝達率α2 は、コモンベースの
電流利得であるから、下記（７）（８）（９）式のよう
にあらわすことができる。 α2 ＝γαT ‥‥‥‥‥‥‥‥‥‥‥‥‥‥（７） γ＝｛１＋（Ｐ）×（Ｑ）×（Ｒ）｝-1‥‥‥‥‥‥‥（８） ただし、（Ｐ）＝〔(NC・NV)E／(NC・NV)B〕×〔(NB・DE・LB)／(NE・DB・LE)〕 （Ｑ）＝tanh(WB/LB) （Ｒ）＝ exp〔-(EgE-EgB)／(kT)〕 αT ＝１／〔cos h(WB/LB)〕‥‥‥‥‥‥（９） （７）（８）（９）の各式中、γはエミッタの注入効
率、αT はベース輸送因子をあらわし、添字E 、B は、
それぞれエミッタの特性値、ベースの特性値に係ること
をあらわす。（７）（８）（９）の各式中における各記
号の定義はつぎの諸量をあらわす。 ＮC ：伝導帯の有効状態密度 ＮV ：価電子の有効状態密度 ＮE ：エミッタのドーピング濃度 ＮB ：ベースのドーピング濃度 Ｄ ：少数キャリアの拡散定数 Ｌ ：少数キャリアの拡散長 ＷB ：ベース長 Ｅg ：バンドギャップ
のごとき素子構造をもつヘテロ接合バイポーラトランジ
スタの場合、これの電流伝達率α2 は、コモンベースの
電流利得であるから、下記（７）（８）（９）式のよう
にあらわすことができる。 α2 ＝γαT ‥‥‥‥‥‥‥‥‥‥‥‥‥‥（７） γ＝｛１＋（Ｐ）×（Ｑ）×（Ｒ）｝-1‥‥‥‥‥‥‥（８） ただし、（Ｐ）＝〔(NC・NV)E／(NC・NV)B〕×〔(NB・DE・LB)／(NE・DB・LE)〕 （Ｑ）＝tanh(WB/LB) （Ｒ）＝ exp〔-(EgE-EgB)／(kT)〕 αT ＝１／〔cos h(WB/LB)〕‥‥‥‥‥‥（９） （７）（８）（９）の各式中、γはエミッタの注入効
率、αT はベース輸送因子をあらわし、添字E 、B は、
それぞれエミッタの特性値、ベースの特性値に係ること
をあらわす。（７）（８）（９）の各式中における各記
号の定義はつぎの諸量をあらわす。 ＮC ：伝導帯の有効状態密度 ＮV ：価電子の有効状態密度 ＮE ：エミッタのドーピング濃度 ＮB ：ベースのドーピング濃度 Ｄ ：少数キャリアの拡散定数 Ｌ ：少数キャリアの拡散長 ＷB ：ベース長 Ｅg ：バンドギャップ
【００４８】通常のヘテロ接合バイポーラトランジスタ
は、ＥgE−ＥgB>>ｋＴであるために式（８）の指数項を
十分小さくすることができ、ドーピング条件に依存せず
に、γ＝１が得られる効果を利用する。
は、ＥgE−ＥgB>>ｋＴであるために式（８）の指数項を
十分小さくすることができ、ドーピング条件に依存せず
に、γ＝１が得られる効果を利用する。
【００４９】これに対する本発明素子の場合、ＥgE−Ｅ
gB<<−ｋＴとなるｐ−ＡｌＩｎＡｓ層をベースに相当す
る埋め込み層２６に用いることで、式（８）の指数項が
十分大きくなり、γが十分小さくなる効果を利用する。
gB<<−ｋＴとなるｐ−ＡｌＩｎＡｓ層をベースに相当す
る埋め込み層２６に用いることで、式（８）の指数項が
十分大きくなり、γが十分小さくなる効果を利用する。
【００５０】式（８）における（Ｐ）諸量は、電流阻止
層として、ＡｌＩｎＡｓを用いた場合とＩｎＰを用いた
場合とで大差ないとみなせる。ちなみに、電流阻止用Ｉ
ｎＰ層、電流阻止用ＡｌＩｎＡｓ層において、それぞれ
（Ｐ）が０．２、ＷB ／ＬB ＝０．５であると仮定す
る。かかる仮定おいて、ＩｎＰ電流阻止層の場合は、式
（８）の指数項が１であるので、γ＝０．９２、α2 ＝
０．８２となるが、ＡｌＩｎＡｓ電流阻止層の場合は、
ＥgE−ＥgB＝１．３５−１．４２＝−０．０７ｅＶとな
るので、γ＝０．４２、α2 ＝０．３７が得られる。す
なわち、本発明に係る素子の電流伝達率α2 は、従来素
子のそれと比べ、約１／２に低減されることになる。し
たがって、本発明に係る素子の場合、サイリスタのゲー
ト電流となる前記Ｉ→II方向のリーク電流Ｉg が約１／
６に低減し、サイリスタの電流伝達率α2 も半減する。
層として、ＡｌＩｎＡｓを用いた場合とＩｎＰを用いた
場合とで大差ないとみなせる。ちなみに、電流阻止用Ｉ
ｎＰ層、電流阻止用ＡｌＩｎＡｓ層において、それぞれ
（Ｐ）が０．２、ＷB ／ＬB ＝０．５であると仮定す
る。かかる仮定おいて、ＩｎＰ電流阻止層の場合は、式
（８）の指数項が１であるので、γ＝０．９２、α2 ＝
０．８２となるが、ＡｌＩｎＡｓ電流阻止層の場合は、
ＥgE−ＥgB＝１．３５−１．４２＝−０．０７ｅＶとな
るので、γ＝０．４２、α2 ＝０．３７が得られる。す
なわち、本発明に係る素子の電流伝達率α2 は、従来素
子のそれと比べ、約１／２に低減されることになる。し
たがって、本発明に係る素子の場合、サイリスタのゲー
ト電流となる前記Ｉ→II方向のリーク電流Ｉg が約１／
６に低減し、サイリスタの電流伝達率α2 も半減する。
【００５１】このようなＩg 、α2 の低減効果を、前記
（１）で計算すると、（アノード電流ＩA ）／（ゲート
電流Ｉg）の値が、１０から１へと、約一桁低減できる
ことがわかる。したがって、全体では、１／（６×１
０）すなわち約二桁、リーク電流を低減できることにな
る。
（１）で計算すると、（アノード電流ＩA ）／（ゲート
電流Ｉg）の値が、１０から１へと、約一桁低減できる
ことがわかる。したがって、全体では、１／（６×１
０）すなわち約二桁、リーク電流を低減できることにな
る。
【００５２】図２は、本発明に係る半導体光素子の他の
一例として、ＭＯＣＶＤ法（気相成長法の一種）を含む
工程を介して所要の層構造がｎ−ＩｎＰ基板１上に形成
されたものを示している。図２に例示した半導体光素子
の場合、ＭＯＣＶＤ法を主体にして作製されている点を
除き、素子構造、素子機能などは、前記図１（ｄ）のも
のと実質的に同じである。したがって、図２に例示した
半導体光素子の場合も、前述したと同様に、サイリスタ
のゲート電流となる前記Ｉ→II方向のリーク電流Ｉg が
約１／６になり、サイリスタの電流伝達率α2 が半減し
て、約二桁近くリーク電流を低減することができる。
一例として、ＭＯＣＶＤ法（気相成長法の一種）を含む
工程を介して所要の層構造がｎ−ＩｎＰ基板１上に形成
されたものを示している。図２に例示した半導体光素子
の場合、ＭＯＣＶＤ法を主体にして作製されている点を
除き、素子構造、素子機能などは、前記図１（ｄ）のも
のと実質的に同じである。したがって、図２に例示した
半導体光素子の場合も、前述したと同様に、サイリスタ
のゲート電流となる前記Ｉ→II方向のリーク電流Ｉg が
約１／６になり、サイリスタの電流伝達率α2 が半減し
て、約二桁近くリーク電流を低減することができる。
【００５３】図３は、本発明に係る半導体光素子の前記
以外の一例として、気相成長法の一種であるＭＯＣＶＤ
法を含む工程により、所要の層構造がｐ−ＩｎＰ基板２
１上に形成されたものを示している。すなわち、図３に
例示した半導体光素子の場合、ｐ−ＩｎＰ基板２１上
に、ｐ−ＩｎＰクラッド層２２、ノンドープＧａＩｎＡ
ｓＰ活性層２３、ｎ−ＩｎＰクラッド層２４ａ、２４
ｂ、ｎ−ＧａＩｎＡｓＰキャップ層２５、電流阻止層
（ｐ−ＡｌＩｎＡｓ層２６、ｎ−ＡｌＩｎＡｓ層２７、
ｐ−ＡｌＩｎＡｓ層２８、ｎ−ＩｎＰ層２９）がそれぞ
れ形成され、基板２１の下面にｐ電極９、キャップ層２
５の上面にｎ電極８がそれぞれ設けられたものである。
以外の一例として、気相成長法の一種であるＭＯＣＶＤ
法を含む工程により、所要の層構造がｐ−ＩｎＰ基板２
１上に形成されたものを示している。すなわち、図３に
例示した半導体光素子の場合、ｐ−ＩｎＰ基板２１上
に、ｐ−ＩｎＰクラッド層２２、ノンドープＧａＩｎＡ
ｓＰ活性層２３、ｎ−ＩｎＰクラッド層２４ａ、２４
ｂ、ｎ−ＧａＩｎＡｓＰキャップ層２５、電流阻止層
（ｐ−ＡｌＩｎＡｓ層２６、ｎ−ＡｌＩｎＡｓ層２７、
ｐ−ＡｌＩｎＡｓ層２８、ｎ−ＩｎＰ層２９）がそれぞ
れ形成され、基板２１の下面にｐ電極９、キャップ層２
５の上面にｎ電極８がそれぞれ設けられたものである。
【００５４】図３に例示した半導体光素子を作製すると
き、ｐ型基板上において気相成長法を実施するので、第
一の埋め込み層であるｐ−ＡｌＩｎＡｓ層２６と、ｎ−
ＩｎＰクラッド層２４ａとの接触が生じるが、この場合
は、層２６がｐ型であり、かつ、ＡｌＩｎＡｓからなる
ために、ｎ−ＩｎＰ層を第一の埋め込み層とする従来例
のような問題がなく、図３のＩ→II方向のリーク電流Ｉ
g も、約１／６に低減する。なお、図３のＩ→II方向の
リーク電流は、サイリスタのゲート電流にはならない。
さらに、サイリスタのｐｎｐトランジスタのベースに相
当する埋め込み層として、ｐ−ＡｌＩｎＡｓ層２８が形
成されているので、当該トランジスタの電流伝達率α2
が半減する。
き、ｐ型基板上において気相成長法を実施するので、第
一の埋め込み層であるｐ−ＡｌＩｎＡｓ層２６と、ｎ−
ＩｎＰクラッド層２４ａとの接触が生じるが、この場合
は、層２６がｐ型であり、かつ、ＡｌＩｎＡｓからなる
ために、ｎ−ＩｎＰ層を第一の埋め込み層とする従来例
のような問題がなく、図３のＩ→II方向のリーク電流Ｉ
g も、約１／６に低減する。なお、図３のＩ→II方向の
リーク電流は、サイリスタのゲート電流にはならない。
さらに、サイリスタのｐｎｐトランジスタのベースに相
当する埋め込み層として、ｐ−ＡｌＩｎＡｓ層２８が形
成されているので、当該トランジスタの電流伝達率α2
が半減する。
【００５５】図３に例示した半導体光素子を作製すると
き、はじめ、てｐ−ＩｎＰ基板２１上の各層２２、２
３、２４ａを堆積させ、つぎに、マスキング工程、エッ
チング工程を経てｐ−ＩｎＰ基板２１上の各層２２、２
３、２４ａをメサストライプに加工し、その後、エッチ
ング部分にｐ−ＡｌＩｎＡｓ層２６、ｎ−ＡｌＩｎＡｓ
層２７、ｐ−ＡｌＩｎＡｓ層２８、ｎ−ＩｎＰ層２９を
順次選択埋め込み成長させ、しかる後、選択成長用のマ
スクを取り除き、ｎ−ＩｎＰクラッド層２４ｂ、ｎ−Ｇ
ａＩｎＡｓＰキャップ層２５を堆積させる。
き、はじめ、てｐ−ＩｎＰ基板２１上の各層２２、２
３、２４ａを堆積させ、つぎに、マスキング工程、エッ
チング工程を経てｐ−ＩｎＰ基板２１上の各層２２、２
３、２４ａをメサストライプに加工し、その後、エッチ
ング部分にｐ−ＡｌＩｎＡｓ層２６、ｎ−ＡｌＩｎＡｓ
層２７、ｐ−ＡｌＩｎＡｓ層２８、ｎ−ＩｎＰ層２９を
順次選択埋め込み成長させ、しかる後、選択成長用のマ
スクを取り除き、ｎ−ＩｎＰクラッド層２４ｂ、ｎ−Ｇ
ａＩｎＡｓＰキャップ層２５を堆積させる。
【００５６】ｎ−ＩｎＰ層２９を選択成長させる理由
は、このような層がないときに予測される問題、すなわ
ち再成長時、ｐ−ＡｌＩｎＡｓ層２８の表面が空気に曝
され、酸化されることに起因したｐｎ接合界面の特性劣
化を防止できるからである。
は、このような層がないときに予測される問題、すなわ
ち再成長時、ｐ−ＡｌＩｎＡｓ層２８の表面が空気に曝
され、酸化されることに起因したｐｎ接合界面の特性劣
化を防止できるからである。
【００５７】本発明における電流阻止層は、上述した各
実施例のように、その一部がＡｌxＩｎ1-x Ａｓ(x≒0.4
8) からなり、あるいは、その全部がＡｌx Ｉｎ1-x Ａ
ｓ(x≒0.48) からなる場合のほか、その一部または全部
が、ＡｌＡｓy Ｓｂ1-y (y≒0.56) からなる場合もあ
る。さらに、Ａｌx Ｉｎ1-x Ａｓ(x≒0.48) に代えて、
ＩｎＰと格子整合する（ＡｌＧａ）x Ｉｎ1-xＡｓ(x≒
0.48) を用いることもできる。
実施例のように、その一部がＡｌxＩｎ1-x Ａｓ(x≒0.4
8) からなり、あるいは、その全部がＡｌx Ｉｎ1-x Ａ
ｓ(x≒0.48) からなる場合のほか、その一部または全部
が、ＡｌＡｓy Ｓｂ1-y (y≒0.56) からなる場合もあ
る。さらに、Ａｌx Ｉｎ1-x Ａｓ(x≒0.48) に代えて、
ＩｎＰと格子整合する（ＡｌＧａ）x Ｉｎ1-xＡｓ(x≒
0.48) を用いることもできる。
【００５８】本発明に係る半導体光素子において、ダブ
ルヘテロ構造がストライプ状であるとき、これは半導体
レーザダイオード、半導体レーザ光アンプに適し、ダブ
ルヘテロ構造が円筒状であるとき、これは面発光型半導
体素子に適する。
ルヘテロ構造がストライプ状であるとき、これは半導体
レーザダイオード、半導体レーザ光アンプに適し、ダブ
ルヘテロ構造が円筒状であるとき、これは面発光型半導
体素子に適する。
【００５９】その他、本発明の半導体光素子における活
性層は、ＧａＩｎＡｓ（Ｐ）層のほか、ＧａＩｎＡｓ
（Ｐ）層を含む多重量子井戸構造であって、ＳＣＨ構造
および／またはＧＲＩＮ−ＳＣＨ構造をともなうもので
もよい。このような構造は、既述のＬＰＥ法、ＭＯＣＶ
Ｄ法のほか、ＶＰＥ法、ＣＢＥ法などによっても作製す
ることができる。
性層は、ＧａＩｎＡｓ（Ｐ）層のほか、ＧａＩｎＡｓ
（Ｐ）層を含む多重量子井戸構造であって、ＳＣＨ構造
および／またはＧＲＩＮ−ＳＣＨ構造をともなうもので
もよい。このような構造は、既述のＬＰＥ法、ＭＯＣＶ
Ｄ法のほか、ＶＰＥ法、ＣＢＥ法などによっても作製す
ることができる。
【００６０】
【発明の効果】本発明に係る半導体光素子は、ダブルヘ
テロ構造の側部に埋め込み形成されたｐｎ接合の電流阻
止層の少なくとも一部が、ＩｎＰと格子整合し、かつ、
室温でのバンドギャップがＩｎＰよりも大きい半導体層
からなるので、電流阻止層の電流阻止能力が向上し、高
温高出力動作時におけるリーク電流の増大を抑制して、
高温および高注入電流下においても光出力−電流特性の
非直線性が著しく低減されるとともに、優れた温度特
性、高温高出力動作を実現することができる。
テロ構造の側部に埋め込み形成されたｐｎ接合の電流阻
止層の少なくとも一部が、ＩｎＰと格子整合し、かつ、
室温でのバンドギャップがＩｎＰよりも大きい半導体層
からなるので、電流阻止層の電流阻止能力が向上し、高
温高出力動作時におけるリーク電流の増大を抑制して、
高温および高注入電流下においても光出力−電流特性の
非直線性が著しく低減されるとともに、優れた温度特
性、高温高出力動作を実現することができる。
【図１】（ａ）〜（ｄ）は、基板がｎ型の場合におい
て、ＬＰＥ法を含む工程により作製された本発明半導体
レーザ素子をその製造工程と共に例示した断面図であ
る。
て、ＬＰＥ法を含む工程により作製された本発明半導体
レーザ素子をその製造工程と共に例示した断面図であ
る。
【図２】基板がｎ型の場合において、ＭＯＣＶＤ法を含
む工程により作製された本発明半導体レーザ素子を例示
した断面図である。
む工程により作製された本発明半導体レーザ素子を例示
した断面図である。
【図３】基板がｐ型の場合において、ＭＯＣＶＤ法を含
む工程により作製された本発明半導体レーザ素子を例示
した断面図である。
む工程により作製された本発明半導体レーザ素子を例示
した断面図である。
【図４】図１、図２に例示した半導体レーザ素子におけ
る活性層のダブルヘテロｐｎ接合、電流経路Ｉ−IIのｐ
ｎ接合について、これらの電流−電圧特性を比較して示
した説明図である。
る活性層のダブルヘテロｐｎ接合、電流経路Ｉ−IIのｐ
ｎ接合について、これらの電流−電圧特性を比較して示
した説明図である。
【図５】（ａ）は三端子サイリスタ断面構造とその等価
回路図であり、（ｂ）は（ａ）における順方向の電流−
電圧特性図である。
回路図であり、（ｂ）は（ａ）における順方向の電流−
電圧特性図である。
【図６】基板がｎ型の場合において、ＬＰＥ法を含む工
程により作製された従来の半導体レーザ素子を示した断
面図である。
程により作製された従来の半導体レーザ素子を示した断
面図である。
【図７】基板がｎ型の場合において、ＭＯＣＶＤ法を含
む工程により作製された従来の半導体レーザ素子を示し
た断面図である。
む工程により作製された従来の半導体レーザ素子を示し
た断面図である。
【図８】基板がｐ型の場合において、ＭＯＣＶＤ法を含
む工程により作製された従来の半導体光素子を示した断
面図である。
む工程により作製された従来の半導体光素子を示した断
面図である。
１ ｎ−ＩｎＰ基板
２ ｎ−ＩｎＰクラッド層
３ ＧａＩｎＡｓＰ活性層
４ａ ｐ−ＩｎＰクラッド層
４ｂ ｐ−ＩｎＰクラッド層
５ ＧａＩｎＡｓＰキャップ層
６ ｐ−ＩｎＰ層（電流阻止層）
７ ｎ−ＩｎＰ層（電流阻止層）
８ ｎ電極
９ ｐ電極
１０ サイリスタ構造
１１ ｐ−ＩｎＰ基板
１２ ｐ−ＩｎＰクラッド層
１３ ＧａＩｎＡｓＰ活性層
１４ａ ｎ−ＩｎＰクラッド層
１４ｂ ｎ−ＩｎＰクラッド層
１５ ｎ−ＧａＩｎＡｓＰキャップ層
１６ ｎ−ＩｎＰ層（電流阻止層）
１７ ｐ−ＩｎＰ層（電流阻止層）
２１ ｐ−ＩｎＰ基板
２２ ｐ−ＩｎＰクラッド層
２３ ノンドープＧａＩｎＡｓＰ活性層
２４ａ ｎ−ＩｎＰクラッド層
２４ｂ ｎ−ＩｎＰクラッド層
２５ ｎ−ＧａＩｎＡｓＰキャップ層
２６ ｐ−ＡｌＩｎＡｓ層（電流阻止層）
２７ ｎ−ＡｌＩｎＡｓ層（電流阻止層）
２８ ｐ−ＡｌＩｎＡｓ層（電流阻止層）
２９ ｎ−ＩｎＰ層（選択成長層）
Claims (9)
- 【請求項１】 ＩｎＰ基板上に活性層を含むメサ型のダ
ブルヘテロ構造が設けられており、該ダブルヘテロ構造
の側部にｐｎ接合からなる電流阻止層が埋め込み形成さ
れている半導体光素子において、ＩｎＰと格子整合し、
室温でのバンドギャップがＩｎＰよりも大きい半導体層
により、前記電流阻止層の少なくとも一部が形成されて
いることを特徴とするワイドバンドギャップ材料をｐｎ
電流阻止層に用いた半導体光素子。 - 【請求項２】 ｎ−ＩｎＰ基板上のメサ型のダブルヘテ
ロ構造の側部に、該基板側からｐ型、ｎ型の順で埋め込
まれた半導体層を含む電流阻止層が形成されており、少
なくとも前記ｐ型電流阻止層が、ＩｎＰよりも室温での
バンドギャップが大きい半導体層である請求項１記載の
ワイドバンドギャップ材料をｐｎ電流阻止層に用いた半
導体光素子。 - 【請求項３】 ｐ−ＩｎＰ基板上のメサ型のダブルヘテ
ロ構造の側部に、該基板側からｐ型、ｎ型、ｐ型の順で
埋め込まれた半導体層を含む電流阻止層が形成されてお
り、前記型電流阻止層の少なくとも一部が、ＩｎＰより
も室温でのバンドギャップが大きい半導体層である請求
項１記載のワイドバンドギャップ材料をｐｎ電流阻止層
に用いた半導体光素子。 - 【請求項４】 電流阻止層の少なくとも一部を形成して
いて室温でのバンドギャップがＩｎＰよりも大きい半導
体層が、Ａｌx Ｉｎ1-x Ａｓ(x≒0.48) である請求項１
ないし３いずれかに記載のワイドバンドギャップ材料を
電流阻止層に用いた半導体光素子。 - 【請求項５】 電流阻止層の少なくとも一部を形成して
いて室温でのバンドギャップがＩｎＰよりも大きい半導
体層が、ＡｌＡｓy Ｓｂ1-y(y≒0.56) である請求項１
ないし３いずれかに記載のワイドバンドギャップ材料を
電流阻止層に用いた半導体光素子。 - 【請求項６】 電流阻止層が液相成長法により形成され
ている請求項１ないし５いずれかに記載のワイドバンド
ギャップ材料を電流阻止層に用いた半導体光素子。 - 【請求項７】 電流阻止層が気相成長法により形成され
ている請求項１ないし５いずれかに記載のワイドバンド
ギャップ材料を電流阻止層に用いた半導体光素子。 - 【請求項８】 ダブルヘテロ構造がストライプ状かつメ
サ型である請求項１ないし７いずれかに記載のワイドバ
ンドギャップ材料を電流阻止層に用いた半導体光素子。 - 【請求項９】 ダブルヘテロ構造が円筒状かつメサ型で
ある請求項１ないし７いずれかに記載のワイドバンドギ
ャップ材料を電流阻止層に用いた半導体光素子。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-311119 | 1990-11-16 | ||
| JP31111990 | 1990-11-16 | ||
| JP32648190 | 1990-11-28 | ||
| JP2-326481 | 1990-11-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0513882A true JPH0513882A (ja) | 1993-01-22 |
Family
ID=26566590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3327066A Pending JPH0513882A (ja) | 1990-11-16 | 1991-11-15 | ワイドバンドギヤツプ材料をｐｎ電流阻止層に用いた半導体光素子 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5214662A (ja) |
| EP (1) | EP0486327B1 (ja) |
| JP (1) | JPH0513882A (ja) |
| DE (1) | DE69103867D1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7504664B2 (en) | 2005-07-25 | 2009-03-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor optical device having an improved current blocking layer and manufacturing method thereof |
| US7835413B2 (en) | 2008-05-26 | 2010-11-16 | Mitsubishi Electric Corporation | Semiconductor laser |
| WO2020084687A1 (ja) * | 2018-10-23 | 2020-04-30 | 三菱電機株式会社 | 半導体光集積素子 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5319661A (en) * | 1990-12-27 | 1994-06-07 | The Furukawa Electric Co., Ltd. | Semiconductor double heterostructure laser device with InP current blocking layer |
| US5383213A (en) * | 1992-05-08 | 1995-01-17 | The Furukawa Electric Co., Ltd. | Semiconductor device with current confinement structure |
| JPH065975A (ja) * | 1992-06-22 | 1994-01-14 | Matsushita Electric Ind Co Ltd | 半導体レーザ |
| US5568501A (en) * | 1993-11-01 | 1996-10-22 | Matsushita Electric Industrial Co., Ltd. | Semiconductor laser and method for producing the same |
| EP1130724A1 (fr) * | 2000-03-03 | 2001-09-05 | Alpes Lasers | Laser à cascade quantique et procédé pour la fabrication d'un tel laser |
| US6664605B1 (en) * | 2000-03-31 | 2003-12-16 | Triquint Technology Holding Co. | Dopant diffusion blocking for optoelectronic devices using InAlAs and/or InGaAlAs |
| JP4552549B2 (ja) * | 2004-07-16 | 2010-09-29 | 住友電気工業株式会社 | 半導体光素子 |
| JP4639107B2 (ja) * | 2005-03-31 | 2011-02-23 | 富士通株式会社 | 半導体レーザ及びその製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4425650A (en) * | 1980-04-15 | 1984-01-10 | Nippon Electric Co., Ltd. | Buried heterostructure laser diode |
| JPS60154689A (ja) * | 1984-01-25 | 1985-08-14 | Hitachi Ltd | 発光素子およびこれを用いた光通信装置 |
| JPH0766994B2 (ja) * | 1985-02-19 | 1995-07-19 | シャープ株式会社 | 半導体レーザ素子 |
| US4841536A (en) * | 1985-04-12 | 1989-06-20 | Hitachi, Ltd. | Semiconductor laser devices |
-
1991
- 1991-11-15 US US07/791,767 patent/US5214662A/en not_active Expired - Lifetime
- 1991-11-15 JP JP3327066A patent/JPH0513882A/ja active Pending
- 1991-11-18 DE DE69103867T patent/DE69103867D1/de not_active Expired - Lifetime
- 1991-11-18 EP EP91310624A patent/EP0486327B1/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US7504664B2 (en) | 2005-07-25 | 2009-03-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor optical device having an improved current blocking layer and manufacturing method thereof |
| US7835413B2 (en) | 2008-05-26 | 2010-11-16 | Mitsubishi Electric Corporation | Semiconductor laser |
| WO2020084687A1 (ja) * | 2018-10-23 | 2020-04-30 | 三菱電機株式会社 | 半導体光集積素子 |
| WO2020084858A1 (ja) * | 2018-10-23 | 2020-04-30 | 三菱電機株式会社 | 半導体光集積素子 |
| JPWO2020084858A1 (ja) * | 2018-10-23 | 2021-02-15 | 三菱電機株式会社 | 半導体光集積素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0486327A2 (en) | 1992-05-20 |
| DE69103867D1 (de) | 1994-10-13 |
| US5214662A (en) | 1993-05-25 |
| EP0486327A3 (en) | 1993-01-13 |
| EP0486327B1 (en) | 1994-09-07 |
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