TW202002296A - 半導體裝置 - Google Patents

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Abstract

半導體裝置(1)具有：10μm≦tsi ≦30μm之半導體層(40)、由Ag構成之30μm≦tag ＜60μm的金屬層(31)及由Ni構成之10μm≦tni ＜35μm的金屬層(30)、以及電晶體(10及20)；電晶體(10及20)於半導體層(40)之主面(40a)側具有源極電極及閘極電極；金屬層(31)係作為電晶體(10及20)之共通汲極區域發揮功能；半導體層(40)之長邊長度與短邊長度之比為1.73以下；源極電極之各電極之面積與周邊長度之比為0.127以下；源極電極及閘極電極之各面積之總和為2.61mm2 以下；源極電極之短邊長度為0.3mm以下；並且下述關係式成立。 702＜2.33×tsi +10.5×tag +8.90×tni ＜943

Description

半導體裝置
本揭示係涉及半導體裝置，尤涉及可面朝下安裝之晶片尺寸封裝型的半導體裝置。
發明背景 習知，已提出一種半導體裝置，其具備：具有第1主面及第2主面之半導體層；自該第1主面跨至該第2主面而設置之2個垂直型場效電晶體；及形成於該第2主面上之金屬層。於該構成中，從第1電晶體流向第2電晶體之電流路徑，在半導體基板內部不僅水平方向路徑，還可使用導通電阻低之金屬層中的水平方向路徑，因此可降低半導體裝置的導通電阻降低。
專利文獻1中，提出了一種除了上述構成還於金屬層之與半導體基板相反之側形成有導電層之倒裝晶片安裝型半導體裝置。藉由該導電層，在將晶片進行單片化之步驟中可抑制金屬層產生毛邊。
又，專利文獻2中，提出了一種除了上述構成還於金屬層之與半導體基板相反之側形成有絕緣被膜之倒裝晶片安裝型半導體裝置。藉由該絕緣被膜，可維持半導體裝置之薄型化並可防止傷痕及缺口等破損。
先前技術文獻 專利文獻 專利文獻1：日本特開第2016-86006號公報 專利文獻2：日本特開2012-182238號公報
發明概要 發明欲解決之課題 然，專利文獻1及專利文獻2所揭示之半導體裝置因金屬層的線膨脹係數較半導體基板的線膨脹係數更大，故半導體裝置會因溫度變化而發生翹曲。譬如，以焊料作為接合材將半導體裝置進行倒裝晶片安裝時，在回焊安裝之高溫時半導體裝置會發生翹曲。當半導體裝置之翹曲大，即易引發有關安裝之不良情況。
專利文獻1中，係於金屬層之與半導體基板相反之側形成有導電層，但因導電層的主材料與金屬層為同種金屬，故製造上不易形成充分之可減輕半導體裝置因溫度變化而翹曲之厚度的導電層。
專利文獻2中，係於金屬層之與半導體基板相反之側形成有用以實現半導體裝置之薄型化及防止破損之絕緣被膜，但在金屬層的厚度為確保低導通電阻所需之厚度時，於絕緣被膜不會產生充分之可減輕半導體裝置之翹曲的應力。
又，以專利文獻1及2所揭示之半導體裝置來說，以焊料作為接合材進行倒裝晶片安裝時，於回焊安裝之高溫時，半導體裝置本身的重量會加諸於焊料，故焊料會滲出等造成接合不良。該接合不良亦與半導體裝置之翹曲有關，故僅抑制半導體裝置之翹曲並無法消除此情況。
亦即，以專利文獻1及2所揭示之半導體裝置來說，係難以降低導通電阻，並同時兼顧抑制半導體裝置之翹曲與消除焊料滲出等造成之接合不良。
因此，本揭示之目的在於提供一種已降低導通電阻，並同時兼顧抑制半導體裝置之翹曲與消除焊料滲出等造成之接合不良的晶片尺寸封裝型半導體裝置。
用以解決課題之手段 為解決上述課題，本揭示之半導體裝置之一態樣係一種可面朝下安裝之晶片尺寸封裝型半導體裝置，其具有：半導體層，具有相互背向之第1主面及第2主面；第1金屬層，係由銀構成且厚度在30μm以上且較60μm更薄，並具有相互背向之第3主面及第4主面，且前述第3主面係形成成與前述第2主面接觸；第2金屬層，係由鎳構成且厚度在10μm以上且較35μm更薄，並具有相互背向之第5主面及第6主面，且前述第5主面係形成成與前述第4主面接觸；第1垂直型MOS電晶體，係形成於前述半導體層內之第1區域；及第2垂直型MOS電晶體，係形成於前述半導體層內之第2區域，該第2區域係與前述第1區域在沿著前述第1主面之方向上鄰接；並且前述半導體層具有：半導體基板，係由含第1導電型不純物之矽構成，且配置於前述第1主面及前述第2主面中之前述第2主面側；及低濃度不純物層，包含濃度較前述半導體基板之前述第1導電型不純物之濃度更低的前述第1導電型不純物，且配置於前述第1主面及前述第2主面中之前述第1主面側，形成成與前述半導體基板接觸；前述第1垂直型MOS電晶體於前述低濃度不純物層表面具有第1源極電極及第1閘極電極；前述第2垂直型MOS電晶體於前述低濃度不純物層表面具有第2源極電極及第2閘極電極；前述第1源極電極及前述第1閘極電極、與前述第2源極電極及前述第2閘極電極在俯視前述半導體層時，係相對於將前述半導體層之長邊分成一半之邊界線形成於線對稱之位置；前述半導體層之厚度為10μm以上且30μm以下；前述半導體基板係作為前述第1垂直型MOS電晶體之第1汲極區域及前述第2垂直型MOS電晶體之第2汲極區域的共通汲極區域發揮功能；且以從前述第1源極電極經由前述第1汲極區域、前述第1金屬層及前述第2汲極區域至前述第2源極電極為止之雙向路徑為主電流路徑；前述半導體層之長邊長度與短邊長度之比為1.73以下；前述第1源極電極及前述第2源極電極之各電極之面積與周邊長度之比為0.127以下；前述第1源極電極、前述第1閘極電極、前述第2源極電極及前述第2閘極電極之各面積的總和為2.61mm2 以下；前述第1源極電極及前述第2源極電極之各短邊長度為0.3mm以下；令前述半導體層之厚度為tsi (μm)、前述第1金屬層之厚度為tag (μm)且前述第2金屬層之厚度為tni (μm)時，下述關係式成立： 702＜2.33×tsi +10.5×tag +8.90×tni ＜943。
根據該構成，具有用於確保低導通電阻之厚度的第1金屬層(Ag層)及第2金屬層(Ni層)相接觸，故可抑制半導體層與第1金屬層接觸造成之半導體裝置翹曲。且，藉由規定電極佈局及半導體裝置之重量，可將焊料滲出及空隙之發生(以下，將焊料滲出及空隙之發生稱為焊料接合不良)抑制在規格內。因此，可提供一種已降低導通電阻，並同時兼顧抑制半導體裝置之翹曲與消除焊料接合不良的晶片尺寸封裝型半導體裝置。
發明效果 根據本揭示之半導體裝置，可提供一種已降低導通電阻，並同時兼顧抑制半導體裝置之翹曲與消除焊料接合不良的晶片尺寸封裝型半導體裝置。
用以實施發明之形態 以下說明之實施形態皆為顯示本揭示之一具體例。以下實施形態中所示數值、形狀、材料、構成要素、構成要素之配置位置及連接形態等皆為一例，且旨趣不在限定本揭示。另，以下實施形態之構成要素中，關於未記載於顯示最上位概念之獨立項中的構成要素，係視為任意的構成要素來說明。 本揭示中，「A與B電性連接」之意包含：A與B透過配線直接連接之情形、A與B不透過配線而直接連接之情形、及A與B透過電阻成分(電阻元件、電阻配線)而間接連接之情形。 (實施形態) [1.半導體裝置之結構]
以下針對本實施形態之半導體裝置1之結構進行說明。本揭示之半導體裝置1係一種於半導體基板形成有2個垂直型MOS(Metal Oxide Semiconductor；金屬氧化物半導體)電晶體之可面朝下安裝的CSP(Chip Size Package：晶片尺寸封裝)型多電晶體(multi-transistor)晶片。上述2個垂直型MOS電晶體係功率電晶體，亦即所謂的溝槽式MOS型FET(Field Effect Transistor；場效應電晶體)。
圖1係顯示實施形態之半導體裝置1之結構之一例的截面圖。又，圖2係顯示實施形態之半導體裝置1之電極構成之一例的俯視圖及顯示雙向電流之流動的截面概略圖。圖1的截面圖係觀看圖2(a)之I-I的裁切面的圖。
如圖1所示，半導體裝置1具有：半導體層40、金屬層30及31、第1垂直型MOS電晶體10(以下為電晶體10)與第2垂直型MOS電晶體20(以下為電晶體20)。
半導體層40(以下有時記載為Si層)具有相互背向之主面40a(第1主面)及主面40b(第2主面)。半導體層40係構成為積層有半導體基板32與低濃度不純物層33。 半導體基板32係配置於半導體層40之主面40b側，且由含第1導電型不純物之矽構成。 低濃度不純物層33係配置於半導體層40之主面40a側且形成成與半導體基板32接觸，且包含濃度較半導體基板32之第1導電型不純物之濃度更低之第1導電型不純物。低濃度不純物層33譬如亦可藉由磊晶成長而形成於半導體基板32上。
金屬層31(以下有時記載為Ag層)係由銀(Ag)構成且厚度在30μm以上且較60μm更薄之第1金屬層，並具有相互背向之主面31a(第3主面)及主面31b(第4主面)，且主面31a係形成成與主面40b接觸。
金屬層30(以下有時記載為Ni層)係由鎳(Ni)構成且厚度在10μm以上且較35μm更薄之第2金屬層，並具有相互背向之主面30a(第5主面)及主面30b(第6主面)，且主面30a係形成成與主面31b接觸。由鎳(Ni)之楊氏模數較銀(Ag)更大來看，金屬層30之楊氏模數較金屬層31更大。
此外，金屬層30及31中亦可含有微量之在金屬材料之製造步驟中作為不純物混入之金屬以外的元素。
又，如圖1及圖2(a)、(b)所示，當俯視Si層時，形成於第1區域A1之電晶體10於半導體層40之主面40a側具有4個源極電極11a、11b、11c及11d(分別相當於源極電極11)與1個閘極電極19(第1閘極電極)。又，形成於與第1區域A1在沿著主面40a之方向上鄰接之第2區域A2的電晶體20，具有4個源極電極21a、21b、21c及21d(分別相當於源極電極21)與1個閘極電極29(第2閘極電極)。
如圖2(a)所示，半導體裝置1在俯視長方形的Si層時，係以長邊方向中央之邊界線90C為對稱軸於呈相互線對稱之位置具有可形成電晶體10之第1區域A1與可形成電晶體20之第2區域A2。
電晶體10於第1區域A1之低濃度不純物層33的表面具有閘極電極19與多個源極電極11(源極電極11a~11d)。 閘極電極19於俯視Si層時，係形成於Si層之與其中一短邊93之間且不包夾其他電極。
源極電極11(第1源極電極：源極電極11a~11d)在俯視Si層時，包含多個略長方形狀源極電極，該等多個略長方形狀源極電極11a~11d之各長邊方向係與Si層之長邊平行，且配置成條紋狀。
電晶體20於第2區域A2之低濃度不純物層33的表面具有閘極電極29與多個源極電極21(源極電極21a~21d)。 閘極電極29於俯視Si層時，係形成於Si層之與另一短邊94之間且不包夾其他電極。
源極電極21(第2源極電極：源極電極21a~21d)在俯視Si層時，包含多個略長方形狀源極電極，該等多個略長方形狀源極電極21a~21d之各長邊方向係與Si層之長邊平行，且配置成條紋狀。
於此，源極電極11a~11d及21a~21d之各具有之略長方形狀亦包含長邊端部呈如圖2(a)所示之圓弧形狀或截取成多角形之形狀者。
於此，閘極電極19及源極電極11、與閘極電極29及源極電極21在俯視Si層時，係相對於將Si層之長邊91及92分別分成一半之邊界線90C形成於線對稱之位置。 此外，閘極電極19之數量及閘極電極29之數量分別只要為1個以上即可，而不局限於圖2(a)例示之1個。
又，源極電極11之源極電極之數量及源極電極21之源極電極之數量分別只要為多個即可，而不局限於圖2(a)例示之4個。
此外，閘極電極19及閘極電極29之形狀可為與半導體層40之長邊方向平行之方向的寬度較與半導體層40之短邊方向平行之方向的寬度更寬。或為圖2(a)所示之圓形亦可。
如圖1及圖2所示，低濃度不純物層33之第1區域A1中形成有本體區域18，該本體區域18包含與第1導電型相異之第2導電型不純物。本體區域18中形成有包含第1導電型不純物之源極區域14、閘極導體15及閘極絕緣膜16。源極電極11由部分12與部分13構成，且部分12係隔著部分13與源極區域14及本體區域18連接。而閘極導體15係與閘極電極19電性連接。
源極電極11之部分12係於回焊安裝時會與焊料接合之層，舉一例可以包含鎳、鈦、鎢、鈀中之任1種以上的金屬材料構成，但不限於此。部分12之表面亦可施有金等鍍敷。
源極電極11之部分13係連接部分12與半導體層40之層，舉一例可以包含鋁、銅、金、銀中之任1種以上的金屬材料構成，但不限於此。
低濃度不純物層33之第2區域A2中形成有本體區域28，該本體區域28包含與第1導電型相異之第2導電型不純物。本體區域28中形成有包含第1導電型不純物之源極區域24、閘極導體25及閘極絕緣膜26。源極電極21由部分22與部分23構成，且部分22係隔著部分23與源極區域24及本體區域28連接。而閘極導體25係與閘極電極29電性連接。
源極電極21之部分22係於回焊安裝時會與焊料接合之層，舉一例可以包含鎳、鈦、鎢、鈀中之任1種以上的金屬材料構成，但不限於此。部分22之表面亦可施有金等鍍敷。
源極電極21之部分23係連接部分22與半導體層40之層，舉一例可以包含鋁、銅、金、銀中之任1種以上的金屬材料構成，但不限於此。
藉由電晶體10及20之上述構成，半導體基板32可作為電晶體10之第1汲極區域及電晶體20之第2汲極區域共通化而成之共通汲極區域發揮功能。且，半導體裝置1係以從源極電極11經由第1汲極區域、金屬層31及第2汲極區域至源極電極21為止之雙向路徑為主電流路徑。
本體區域18及本體區域28係被具有開口之層間絕緣層34覆蓋，且設有源極電極的部分13及23，部分13及23係通過層間絕緣層34之開口與源極區域14及源極區域24連接。層間絕緣層34及源極電極的部分13及23係被具有開口之鈍化層35覆蓋，且設有部分12及22，部分12及22係通過鈍化層35之開口分別於源極電極的部分13、23連接。
又，本實施形態之半導體裝置1中各結構體的標準設計例為：半導體層40之厚度為20μm，金屬層30及31之厚度的和為80μm，層間絕緣層34與鈍化層35之厚度的和為8μm。 [2.半導體裝置之作動] 圖1所示半導體裝置1譬如可為令第1導電型為N型、第2導電型為P型，源極區域14、源極區域24、半導體基板32及低濃度不純物層33為N型半導體，且本體區域18及本體區域28為P型半導體。 又譬如可為令第1導電型為P型、第2導電型為N型，源極區域14、源極區域24、半導體基板32及低濃度不純物層33為P型半導體，且本體區域18及本體區域28為N型半導體。 以下說明係針對半導體裝置1之導通作動，以第1導電型為N型、第2導電型為P型之所謂N通道型電晶體的情況予以說明。 圖1所示半導體裝置1中，對源極電極11施加高電壓及對源極電極21施加低電壓，並以源極電極21為基準對閘極電極29(閘極導體25)施加閾值以上之電壓時，本體區域28中的閘極絕緣膜26附近會形成導通通道。結果，電流會在源極電極11-本體區域18-低濃度不純物層33-半導體基板32-金屬層31-半導體基板32-低濃度不純物層33-形成於本體區域28的導通通道-源極區域24-源極電極21之路徑流動，從而半導體裝置1為導通狀態。此外，該導通路徑中本體區域18與低濃度不純物層33之接觸面有PN接合，而可作為本體二極體發揮功能。又，該通態電流會流過金屬層31，故藉由增厚金屬層31，可擴大通態電流路徑之截面積，而可降低半導體裝置1之導通電阻。該導通狀態為後述圖3之充電狀態的情況。 [3.兼顧降低半導體裝置之翹曲與低導通電阻的構成] 圖3係顯示半導體裝置1應用到智慧型手機或觸控板的充放電電路之應用例的電路圖，半導體裝置1係因應從控制IC2給予的控制訊號控制從電池3到負載4之放電動作及從負載4到電池3的充電動作。如所述智慧型手機或觸控板的充放電電路應用半導體裝置1時，由實現縮短充電時間及急速充電之要求條件來看，導通電阻係要求20V耐壓規格為2.2~2.4mΩ以下。 圖4A係於試作實驗確認具有Si層/Ag層之積層構成的半導體裝置中，相對於Si層厚度之導通電阻的結果之圖表。又，圖4B係於試作實驗確認具有Si層/Ag層之積層構成的半導體裝置中，相對於Ag層厚度之導通電阻的結果之圖表。
如圖4A所示，藉由將Si層薄膜化，使其從73μm降至20μm，可實現約0.3mΩ之低導通電阻化，且如圖4B所示，藉由將Ag層厚膜化，使其從30μm增至50μm，可實現約0.1mΩ之低導通電阻化。Si層雖可藉由進一步薄膜化來促進低導通電阻化，但很明顯地有發生半導體基板晶圓面內之膜厚參差增大、或是易產生局部破裂或裂痕之製造步驟上之課題，而難以進行在低於10μm之厚度之穩定的薄膜化。又，使Ag層大於50μm之厚膜化係發生在對低導通電阻化之促進效果和緩的區域，尤其是可判斷若大於60μm則幾乎無改善之效果。 如圖4A所示，要將Si層/Ag層之導通電阻設為2.4mΩ以下，則Si層厚度宜為30μm以下。由此與Si層薄膜化之加工極限來看，Si層厚度宜為10μm以上且30μm以下。 惟，將Si層及Ag層之厚度控制成充分之低導通電阻所需之厚度時，有半導體裝置1之翹曲增大之傾向。將半導體裝置1安裝於安裝基板時，源極電極11、閘極電極19、源極電極21及閘極電極29係透過焊料等導電性接合材以面朝下方式與設於安裝基板上之電極接合。此時，半導體裝置1的翹曲越大，源極電極11、閘極電極19、源極電極21及閘極電極29與設於安裝基板上之電極的電性連接越不穩定。亦即，為了使半導體裝置1對安裝基板之安裝更穩定，需縮小半導體裝置1之翹曲。 圖5A係於試作實驗確認具有Si層/Ag層之積層構成的半導體裝置中，相對於Ag層厚度/Si層厚度(將Ag層厚度除以Si層厚度所得之值)之翹曲量及導通電阻之圖表。更具體而言，該圖中係顯示長邊長度為3.40mm(圖2的L1)且短邊長度為1.96mm(圖2的L2)之半導體裝置中，導通電阻及在250℃下之翹曲量。 由圖5A來看，導通電阻滿足2.4mΩ以下之Ag層厚度/Si層厚度求得在1.0以上。由此與從圖4B導出之Ag層厚度之上限值來看，Ag層厚度宜在30μm以上且較60μm更薄。 另一方面，如圖5A所示，在Ag層厚度/Si層厚度在1.0以上之範圍中，在250℃下之翹曲量並不會在JEITA等容許規格值的60μm以下。 對此，Ni層係為了確保半導體裝置1的低導通電阻，並抑制半導體裝置1產生之翹曲而配置。其為以Si層與Ni層包夾Ag層之結構，而由Ag層兩面之應力平衡之觀點，Ni層宜為具有與Si層相同程度之材料物性且具有同程度之厚度，以抑制翹曲量。然，因不存在所述金屬材料，故Ni層必須至少具有較Ag層所具有之材料物性值更接近Si層之材料物性值的材料物性值。並且，由Ag層兩面之應力平衡之觀點，Ni層宜比Si層更厚。 於表1中例示屬半導體層40/金屬層31/金屬層30之例的Si層/Ag層/Ni層之典型之各層的膜厚及物性值。 [表1]
Figure 02_image001
如表1所示，構成Ni層之金屬材料Ni的楊氏模數比構成Ag層之金屬材料Ag的楊氏模數更大。且，Ag層較Si層更厚。並且，構成Ni層之第2金屬材料的線膨脹係數比構成Ag層之第1金屬材料的線膨脹係數更小。因Ni層的線膨脹係數比Ag層的線膨脹係數更小，故可抑制半導體裝置1因溫度變化造成的翹曲。 圖5B係於試作實驗確認具有Si層/Ag層/Ni層之積層構成的半導體裝置中，相對於Ni層厚度之翹曲量的結果之圖表。該圖係顯示Si層之厚度為20μm且Ag層之厚度為50μm時，計算變更Ni層之厚度時於半導體裝置發生之翹曲量所得之結果。 如該圖所示，Ni層厚度越大越能有效抑制翹曲，而可知約大於10μm時抑制翹曲效果大，且隨著增大Ni層厚度，抑制翹曲效果會漸趨和緩。因此，由抑制翹曲之觀點來看，Ni層在10μm~35μm之範圍較有效果。 此外，圖5B係假想一種半導體裝置，其設半導體層40之長邊長度L1為3.40mm且短邊長度L2為1.96mm，Si層之厚度為20μm，Ag層之厚度為50μm。又，翹曲量係假想後述之回焊的溫度曲線，將高溫化至250℃時之翹曲量數值化所得。 [4.半導體裝置之安裝]
半導體裝置1係將閘極電極19、源極電極11、閘極電極29及源極電極21以面朝下配置成與安裝基板之安裝面相對向，並透過焊料等接合材藉由回焊對半導體裝置1加諸恆定壓力(例如使安裝基板與半導體裝置1之間隔為80μm)，安裝於安裝基板上。 圖6A係實施形態之半導體裝置1之回焊安裝步驟及溫度曲線之一例的圖。回焊安裝一般係使用焊料作為接合材。以焊料作為接合材來安裝半導體裝置1時，係於安裝基板之預定位置印刷焊料，並將半導體裝置1以面朝下壓附於該處後，進行稱為回焊之熱處理。本發明人等舉一例係以如圖6A之溫度曲線進行回焊。於回焊安裝步驟中，暫時為了使焊料熔解而進行高溫化，使其成為大於熔解溫度的220℃左右並接近250℃為止。之後在冷卻過程中使焊料凝固，緊固接合而完成安裝。本揭示中，在以下係將進行回焊來安裝記為回焊安裝。亦即，係將以焊料作為接合材，並進行高溫化至焊料之熔解溫度以上後再冷卻之一連串之熱處理統稱為回焊安裝。 此外，圖4A之溫度曲線乃一例，熱處理之方式並不受限於此。 又，本揭示所提半導體裝置之翹曲係指半導體裝置因溫度變化而產生的翹曲，意指會造成安裝不良之要因的高溫時之翹曲。只要無特別限定，提到翹曲或高溫時之翹曲時即指在焊料熔解溫度以上之溫度下的翹曲。
半導體裝置1包含Si層與Ag層之積層體(Si層/Ag層)。因金屬的線膨脹係數較矽更大，故半導體裝置1會隨環境溫度而產生翹曲。
圖6B係積層體之截面概略圖，該積層體係表現積層體(Si層/Ag層)中Si層側呈凹狀之翹曲狀態者。又，圖6C係積層體之截面概略圖，該積層體係表現積層體(Si層/Ag層)中Ag層側呈凹狀之翹曲狀態者。
以下，係將圖6B所示之Si層側呈凹狀之翹曲稱為「正翹曲」，並將圖6C所示之Ag層側呈凹狀之翹曲稱為「負翹曲」。又，如圖6B、圖6C所示，將積層體(Si層/Ag層)翹曲時之長邊方向中央部與遠端部之高低差稱作翹曲量。
圖6D係顯示加熱積層體(Si層/Ag層)後之翹曲量的圖表。更具體而言，圖6D係顯示加熱長邊長度L1為3.40mm、短邊長度L2為1.96mm、Si層之厚度為70μm且Ag層之厚度為30μm之積層體(Si層/Ag層)後之翹曲量的圖表。
圖6D中，實線所示數據係經藉由鍍敷法等於Si層追加形成Ag層而成之積層體(Si層/Ag層)在第一次加熱時之數據。於此，吾等認為翹曲之方向以50℃左右為分界點而反轉係因鍍敷時之溫度在50℃左右，故Ag層在低於50℃之低溫時會收縮，而在高於50℃之高溫時會延展之故。又，吾等認為翹曲量在180℃左右一度降低係因構成經藉由鍍敷法形成之Ag層的金屬結晶在180℃左右再結晶化，而對熱的物理常數產生變化之故。此外，所述金屬的再結晶化不僅Ag層之構成種類及厚度還會受到製膜方法及製膜條件等之影響，故非為針對所謂製膜方法及製膜條件即會發生之現象。
另一方面，虛線所示數據係將在第一次加熱時加熱至250℃之積層體(Si層/Ag層)冷卻至常溫後再加熱時之數據，並無觀察到像在第一次加熱時之數據出現的圖表形狀之起伏。吾等認為其係因在第一次加熱時構成Ag層之金屬再結晶化所致。
由該等數據可知，積層體(Si層/Ag層)在50℃以下之常溫會產生負翹曲，在100℃以上之高溫時(例如在回焊安裝時在焊料之熔解溫度左右的180℃~220℃時)會產生20~30μm之正翹曲。 [5.半導體裝置之安裝所致接合不良對策]
藉由附加Ni層可有效抑制半導體裝置1之翹曲，但為了低導通電阻化而將Ag層增厚至50μm且為了抑制半導體裝置1之翹曲抑制而將Ni層增厚至30μm時，會增加半導體裝置1之重量。若半導體裝置1之重量變大，則除半導體裝置1之翹曲外還會產生於半導體裝置1之安裝時易產生接合不良之其他課題。將半導體裝置1進行面朝下安裝時，半導體裝置1之重量若過度變大，則即便為相同安裝條件，壓附焊料之力亦會變大。結果，焊料會從源極電極11及源極電極21、以及形成於安裝基板之基板電極的範圍滲出，而引起短路不良之可能性會變高。
又，即便附加Ni層亦難以使半導體裝置1之翹曲完全消失，故為了低導通電阻化，必須解決半導體裝置1之翹曲發生與重量增大之2個課題。本發明人等積極討論後發現，藉由調整各電極之形狀、配置及總面積可避免上述課題。
本實施形態之半導體裝置1主要係以Si層、Ag層及Ni層構成。即，半導體裝置1之每單位面積的重量(第1膜厚換算重量)可使用Si、Ag及Ni之各重量密度並測定各層之厚度，藉由以下式1所示之關係式來算出。
[數學式1] 第1膜厚換算重量＝2.33×tsi +10.5×tag +8.90×tni (式1)
此外，式1中，tsi 為半導體層40(Si層)之厚度(μm)，tag 為金屬層31(Ag層)之厚度(μm)，tni 為金屬層30(Ni層)之厚度(μm)。又，2.33(g/cm3 )、10.5(g/cm3 )、8.90(g/cm3 )分別為Si、Ag、Ni之重量密度。此外，式1之第1膜厚換算重量具有與實測重量很大的相關性。並且，式1之第1膜厚換算重量可利用下述式2變更成第2膜厚換算重量(mg)。
[數學式2] 第2膜厚換算重量(mg)＝0.0067×(2.33×tsi +10.5×tag +8.90×tni )　　(式2)
亦即，式2之係數(0.0067)係將式1中半導體裝置1之各層厚度以μm單位測算長度且重量密度使用(g/cm3 )單位所得之第1膜厚換算重量換算成mg單位所得之係數。更具體而言，第2膜厚換算重量係相對於每單位面積之重量的第1膜厚換算重量，應用實際半導體裝置之大小(3.40mm×1.96mm：圖2中之L1×L2)，並表記為mg者。 又，實測重量係20個半導體裝置1之製作試樣之平均重量。 由式2把握半導體裝置1之各層厚度，可高精度預測半導體裝置1之重量。
表2係顯示將半導體裝置之Si層、Ag層、Ni層之厚度進行各種變更所得之試料，在回焊安裝後之安裝不良發生率。
[表2]
Figure 02_image003
回焊安裝後之安裝不良係以以下3項為中心進行判定。 (1)焊料從電極外周滲到外部所致之不良； (2)為焊料滲出的一種，滲出的焊料較電極外周更噴出至外部而浮游成球狀，或在半導體裝置之側面部分固著成半球狀所致之不良； (3)原本期望鋪展於預定區域整體，但有一部分的區域無鋪展到所致之不良。針對此，計算空隙率及空隙發生率。 此外，空隙率係就半導體裝置所具備之所有電極以式3之算出式各個予以數值化而得。
[數學式3] 空隙率(%)＝空隙面積/電極面積　　　　　(式3)
又，依循標準規格IPC-7095，依空隙率之大小將空隙之發生程度從等級I區分至等級III。空隙發生率係以分類成等級I之電極的發生率為幾%、分類成等級II之電極發生率為幾%之表現方式來評估。
要完全抑制焊料滲出或空隙發生非常困難。且，輕微程度之焊料滲出或空隙對製品的機能幾乎無影響，因此表2中，係僅以接合開路不良、短路不良等有達至致命性不良之虞之發生程度嚴重之焊料滲出或空隙作為不合格的對象。 因此，係依如下之基準來判定半導體裝置之焊料狀態造成之不良。 (A)焊料滲出：滲出超過鄰接電極之間隔的一半時判定為不良； (B)焊球、附著於側面：只要有觀察到即判定為不良； (C)空隙率：就半導體裝置所具備之所有電極個別算出空隙率後，依循標準規格IPC-7095，將空隙率成為33%以上之超出等級I之分級判定為不良。
表2所示試料(半導體裝置)係Si層之長邊長度L1為3.40mm且短邊長度L2為1.96mm。又，源極電極11、源極電極21、閘極電極19及閘極電極29之佈局配置與圖2(a)所示佈局配置相同。又，表2中，「源極電極大」表示對應圖2(a)之源極電極中面積大的源極電極11a、11d、21a及21d，「源極電極小」表示對應圖2(a)之源極電極中面積之源極電極11b、11c、21b及21c。 此外，表2中，不滿足上述(A)~(C)之基準的(判定為不良之)數值係以粗體字表示。
根據表2可知，Ag層或Ni層越厚，半導體裝置1之實測重量即越增加，而翹曲量越有降低之傾向。且，關於安裝不良狀況有如下之傾向表現。 (i)Ag層或Ni層越薄，則實測重量越小且翹曲量越大，而空隙率越高，但無觀察到焊料滲出不良、焊球及附著於側面之不良。
(ii)Ag層或Ni層越厚，則實測重量越大且翹曲量越小，焊料滲出不良及附著於側面之不良之發生率高，但無觀察到空隙不良。 上述(i)及(ii)之傾向可說明如下。
圖7係顯示具有Si層/Ag層/Ni層之積層構成的半導體裝置之翹曲與電極表面之焊料凸塊形成之關係的截面概略圖，及顯示翹曲造成焊料鋪展不足之X射線透射觀察拍攝圖。此外，本實施形態中，焊料凸塊之形態為LGA(Land Grid Array；閘型陣列)型，但可為BGA(Ball Grid Array；球柵陣列)型，無限定凸塊之形態。
於上述(i)之情況時，擠出焊料之類的重量不會加諸於電極，故無觀察到焊料滲出不良。但，如圖7所示，因翹曲量大故俯視Si層時在中央附近，因在回焊安裝之高溫時為正翹曲，故電極與安裝基板之距離變大，而於源極電極11及源極電極21，在邊界線90C側會產生焊料無法充分鋪展之區域(焊料鋪展不足)。將所述區域作為空隙算出。
於上述(ii)之情況時，半導體裝置之翹曲量小，故不會發生如圖7所示般之焊料鋪展不足，反而多係發生因半導體裝置之重量大造成之焊料滲出不良。
從表2可舉出滿足上述(A)(焊料滲出之超出規格外的發生率為0%)、(B)(焊料附著於側面之發生率為0%)及(C)(空隙率低於33%)之Ag層的厚度為30μm以上且較60μm更薄。又，從表2可舉出滿足上述(A)(焊料滲出之超出規格外的發生率為0%)、(B)(焊料附著於側面之發生率為0%)及(C)(空隙率低於33%)之Ni層的厚度為10μm以上且較35μm更薄。
圖8係顯示具有Si層/Ag層/Ni層之積層構成的半導體裝置中，相對於第1膜厚換算重量之實測重量及翹曲量的圖表。圖8係將表2中上述(i)及(ii)之傾向視覺化者。圖8之圖表中，橫軸係由式1算出之半導體裝置之第1膜厚換算重量，左側的縱軸係半導體裝置之實測重量，右側的縱軸係半導體裝置之翹曲量。
圖8中，鏈線框出之區域係發生有關空隙之超出規格外之不良的範圍，虛線框出之區域係發生有關焊料滲出之超出規格外之不良的範圍。鏈線框出之區域係半導體裝置之翹曲造成之不良，故局部存在於圖表之左側(重量小的區域)。另一方面，虛線框出之區域係半導體裝置之重量造成之不良，故局部存在於圖表之右側(重量大的區域)。
亦即，可避免半導體裝置之翹曲及重量造成之焊料接合不良的範圍即為不被圖8之鏈線及虛線框住之範圍。由該圖所示之相關關係，不會發生半導體裝置之安裝造成之焊料接合不良的範圍為式1所示第1膜厚換算重量大於702且小於943之範圍。即，本實施形態之半導體裝置1滿足以下式4。
[數學式4] 702＜2.33×tsi +10.5×tag +8.90×tni ＜943　　　(式4)
此外，半導體裝置1之翹曲量宜不高於容許值(例如40μm左右)。此外，此處之翹曲量的容許值(40μm)係從JEITA等容許規格值的60μm考量製造參差邊限(譬如1.5倍)所得之值(60μm/1.5)。參照圖8，半導體裝置之翹曲量成為40μm係橫軸所示之第1膜厚換算重量為790時。即，為了不使半導體裝置1之翹曲量大於40μm，宜滿足式5。
[數學式5] 790≦2.33×tsi +10.5×tag +8.90×tni (式5) 據此，可設翹曲量為40μm以下。
接著，就半導體裝置1之長邊長度L1與短邊長度L2之比予以說明。半導體裝置1的翹曲量及重量會因元件的大小產生變化。元件大小係因用途而定，若為保護智慧型手機所用鋰離子電池電路之用途，則須將電路基盤收納於設備的厚度方向。又，半導體裝置1之長寬比(Si層之長邊長度L1/短邊長度L2)越大，翹曲量即越大。本發明人等為了檢討半導體裝置1之翹曲與安裝不良之關係，係假設半導體裝置1之大小為可收納於上述電路基盤且該長寬比大者。具體而言，係假設半導體裝置1之大小為1.96mm×3.40mm。當令半導體裝置1之上述長寬比(1.73)為最大時，Si層之長邊長度L1與短邊長度L2之比會為1.73以下。
接著，就導體裝置1之周邊長度予以說明。關於接合材的焊料滲出係與在焊料熔解之前，內部所含熔劑即開始揮發有關。熔劑係像潤滑油般為了提升焊料之濕潤性而事先包含於焊料中之物。大部分的焊料中都包含有熔劑。
揮發熔劑其氣泡首先會在焊料內部膨脹，當膨脹的氣泡有一部分與焊料和外部之邊界接觸，則會像有小孔的氣球排氣一樣，排放至焊料外部而消失。相對於此，若揮發熔劑的氣泡無與焊料外部之邊界接觸之機會的話，膨脹的氣泡不僅會留在焊料內部，還會壓擠周圍的焊料。而此會加速或引發焊料滲出。因此，宜使揮發熔劑的氣泡易與焊料和外部之邊界接觸，從而易排出焊料外部。
由上述見解可知，製成略長方形狀的源極電極11及源極電極21以縮短各短邊長度乃有效。其係因揮發熔劑的氣泡會在焊料內部以球狀且等向同性膨脹，故各短邊長度越短越能在較早的階段與焊料外部接觸而排出。惟，縮小短邊長度會使各電極面積變小，而有使半導體裝置1的導通電阻變差之影響。
表3係顯示變更半導體裝置之電極佈局構成的試料在回焊安裝後之焊料狀態。圖9係顯示實施形態之半導體裝置1之電極佈局構成的變化的圖。 此外，上述表2之試作實驗係使用水準1之佈局條件，並編注膜厚(表2之項目名雖為試料No，但試作實驗係使用多個)，來檢討焊料接合不良之Si層、Ag層及Ni層的厚度依存性。另一方面，表3之試作實驗係編注源極電極的佈局(編注水準)來檢討焊料接合不良之電極佈局依存性。 如表3及圖9所示，水準1~3係編注了源極電極寬度及沿長邊之邊限。又，水準4~7係積極藉由進一步增加要縮小源極電極寬度之量與源極電極的支數以使導通電阻固定來將源極電極面積同等化，並編注源極電極寬度及沿長邊之邊限。又，相對於水準4，水準6~7係固定源極電極寬度及沿長邊之邊限，並編注沿Si層長邊之方向的源極電極佈局，編注了邊界部之源極電極間隔及源極電極長。 [表3]
Figure 02_image005
於表3所示電極佈局構成之變化中，就具有與圖2(a)所示電極佈局構成同型之電極佈局的水準1~3予以說明。水準1係各源極電極的短邊長度為0.30mm，水準2係各源極電極的短邊長度為0.25mm，水準3係各源極電極的短邊長度為0.20mm。
圖10係顯示半導體裝置(水準1～3)在安裝後之電極表面的空隙發生狀態之X射線透射觀察拍攝圖。由該圖可知，首先半導體裝置1之電極會局部產生大大小小的空隙。可觀察到，有隨著源極電極11或源極電極21各短邊長度從大變到小(水準1→3)，而留在焊料內部之空隙徑漸漸變小的傾向。源極電極11或源極電極21在各電極的短邊長度大時，在內部產生之揮發熔劑的氣泡與焊料和外部之邊界接觸之機會少。此時可知，不僅空隙率會變高，還會發生超出規格外的焊料滲出而判定為不良。
根據表3中水準1~3之結果，源極電極11及源極電極21之各短邊長度的大小為0.3mm以下，且宜為0.2mm以下。此外，水準1~3中幾乎無觀察到導通電阻之差異。 接著，就半導體裝置1之重量與加諸於焊料凸塊之側面的力之關係予以說明。
圖11係說明回焊安裝時加諸於焊料凸塊之力的圖。該圖係顯示回焊前及回焊後之焊料凸塊。令回焊前之焊料凸塊的高度(安裝基板與半導體裝置1之距離)為t，且令於回焊中焊料凸塊被壓入了Δt(沉降量)量時，回焊後之焊料凸塊的高度即為(t-Δt)。此時，於焊料凸塊之側面，加諸於焊料凸塊的力F在令俯視焊料凸塊時之電極面積為S、且令電極周邊長度為L時，係以式6表示。
[數學式6]
Figure 02_image008
(式6)
式6中，Δt×S係於回焊安裝時所沉降之量的焊料體積，該體積表示有壓縮到(t-Δt)之高度的焊料凸塊中。此時，相對於被壓縮的焊料會伸長，進行承受的焊料凸塊的表面張力係與焊料凸塊之面積(t-Δt)×L成正比。又，式6會變形成式7。
[數學式7]
Figure 02_image010
(式7)
式7表示：為了避免回焊安裝後焊料滲出，可將電極的形狀藉由S/L(將電極面積S除以電極周邊長度L所得之值)來適當化，以減少加諸於焊料凸塊的力F。惟，若過度縮小電極面積，會招致導通電阻增大之不良影響。
此外，因半導體裝置1的重量會影響沉降量Δt，故半導體裝置1之重量若小，則結果上Δt亦會變小，從而可使會促使焊料滲出之力、亦即加諸於焊料凸塊的力F變小。
根據式6及式7，為了抑制焊料滲出，宜在不會使導通電阻過度增大之範圍內縮小S/L。根據表3，S/L在水準1中最大顯示0.127。焊料滲出會隨水準1、2、3增加而改善，故本實施形態之半導體裝置1之S/L為0.127以下。
接著，就所有電極墊的總面積與焊料滲出之關係予以說明。所有電極墊的總面積變大則半導體裝置1安裝所使用之焊料量一多，可謂即便為具有相同翹曲量且相同Δt之半導體裝置1，引發焊料滲出之機率亦高。
因此，總和半導體裝置1所具備之電極面積的總電極面積Sa 小較適於防止焊料滲出。表3中，關於水準1~3之佈局係記入總電極面積Sa 之值。總電極面積Sa 在水準1中最大顯示2.61mm2 。焊料滲出會隨水準1、2、3增加而改善，故本實施形態之半導體裝置1之總電極面積Sa 為2.61mm2 以下。
又，表3所示水準1~7之電極佈局係設計成與半導體裝置1之導通電阻同等。例如，若總電極面積Sa 過小則會致使導通電阻增大。圖9係顯示水準1~7之電極佈局及尺寸。此外，關於調查安裝後之焊料狀態的檢討，水準1~7皆係設Si層之厚度為20μm、設Ag層之厚度為50μm且設Ni層之厚度為30μm。
當半導體裝置1於回焊安裝時翹曲，在沿著Si層長邊之方向上，安裝基板與半導體裝置1之間隔其邊界線90C側會變得比短邊93側及短邊94側更寬。因此，在短邊93側或短邊94側壓入之熔融焊料在以沿著Si層長邊之方向為長邊方向的源極電極11及源極電極21，係沿該長邊方向在邊界線90C方向上流動。因此，不易發生焊料滲出不良或焊料鋪展不足造成之空隙不良。
在此，係著重於水準1~7中具有典型電極佈局的水準1。由抑制上述空隙不良之觀點來看，源極電極11及源極電極21呈沿Si層長邊方向之略長方形狀係很重要的。源極電極11及源極電極21之長邊方向的長度在水準1中最小值為0.85mm，最大值為1.375mm。可確認所檢討之水準1對導通電阻幾乎無不良影響，故源極電極11及源極電極21分別宜為個別之電極長邊形成成與Si層長邊平行之條紋狀，且長邊長度為0.85mm以上且1.375mm以下。
藉此，於回焊安裝時，焊料易於各電極之長邊方向上流動，而可抑制焊料滲出不良及焊料之鋪展不足造成之空隙不良。
此外，關於閘極電極19及閘極電極29，抑制焊料滲出之機制係與源極電極11及源極電極21相同。即，會將焊料擠至外部之力之加諸於焊料凸塊的力F係使用閘極電極之電極面積S與電極周邊長度L並與S/L成正比，故S/L值宜小。
根據表3，水準1~7中，閘極電極19及閘極電極29係直徑0.25mm之圓形狀，或是未示於表3之沿Si層之短邊長度之方向的寬度為0.25mm。以表3之檢討結果，未觀察到閘極電極之焊料滲出超出規格外。因此，閘極電極19及閘極電極29之各寬度宜為0.25mm以下。
又，閘極電極19及閘極電極29因控制動作所需之導通電流少，故相較於源極電極11及源極電極21，係減少電極數或總電極面積來設計電極佈局。即便如此，仍要求閘極電極19及閘極電極29不要發生接合開路不良或接合部空隙造成之導通阻抗變動。所以當半導體裝置1發生翹曲時，係假設典型上產生沿Si層長邊方向之翹曲為一維，則閘極電極19及閘極電極29分別宜設置在接近Si層之短邊93及短邊94之位置。並且，閘極電極19及閘極電極29宜沿著Si層之短邊93及沿著短邊94且與源極電極11及源極電極21隔開而形成。 藉此，可抑制閘極電極19及閘極電極29之接合開路不良或接合部之導通阻抗變動。
如前述，半導體裝置1在保護智慧型手機等行動型設備所用鋰離子電池電路之用途時，須將電路基盤收納於設備的薄度中。由此，本發明人等係將半導體裝置1之大小假設為1.96mm×3.40mm。因此，半導體裝置1之短邊長度L2宜較2.00mm更短。又，為了低導通電阻化，半導體層40(Si層)之厚度宜約為20μm，而為了抑制半導體裝置1產生之翹曲，金屬層30(Ni層)之厚度宜較15μm更厚。 藉此，可將半導體裝置1應用於保護智慧型手機等行動型設備所用鋰離子電池電路之用途。
表3中，係每水準1~7皆顯示電極面積S、電極周邊長度L及S/L值。又可知，隨水準編號變大，安裝後之焊料狀態越得改善。吾等認為其係因例如相較於水準1，水準2之各電極的S/L值從約0.12縮小至約0.10，而會將焊料擠至外部的力(加諸於焊料凸塊之力F)減少之故。由此，Si層之厚度為約20μm、Ag層之厚度為約50μm且Ni層之厚度為約30μm時，源極電極11及源極電極21中各電極之面積與周邊長度之比宜較0.10更小。 藉此，可降低會使焊料滲出之力(加諸於焊料凸塊之力F)。
此外，Si層之厚度為約20μm係Si層之厚度實質上等同於20μm之意，更具體而言係指Si層之厚度在20μm±8%之範圍。又，Ag層之厚度為約50μm係Ag層之厚度實質上等同於50μm之意，更具體而言係指Ag層之厚度在50μm±14%之範圍。又，Ni層之厚度為約30μm係Ni層之厚度實質上等同於30μm之意，更具體而言係指Ni層之厚度在30μm±10%之範圍。
又，將源極電極11及源極電極21之各電極的面積與周邊長度之比係較0.10更小一事另外表記如下。即，令構成源極電極11及源極電極21之各電極的長邊長度為Xs且令短邊長度為Ys時，以下式8即成立。
[數學式8]
Figure 02_image012
(式8) 展開式8，式9即成立。
[數學式9]
Figure 02_image014
(式9) 據此，藉由以使式9之關係式成立來設計各電極，可抑制會使焊料滲出之力(加諸於焊料凸塊的力F)。
並且，根據表3，比較安裝後之焊料狀態後，水準5~7得非常良好之傾向，無觀察到超出規格外之焊料滲出不良。又，雖未顯示於表3中，亦無觀察到發生超出規格外之空隙不良。吾等認為係因水準5~7中，會對翹曲造成影響之結構性參數、各電極面積S與電極周邊長度L之比及總電極面積Sa 等有助於抑制焊料滲出之故。
尤其總電極面積Sa ，因可降低半導體裝置1使用之焊料量，故可降低造成焊料滲出之機率。而水準5~7中，總電極面積Sa 係較2.11mm2 更小。由此來看，總電極面積Sa 宜比2.11mm2 更小。 據此，可削減總焊料量，從而可抑制焊料滲出不良。
又，根據表3，吾等認為水準5~7中安裝後之焊料狀態良好係因各源極電極之短邊長度在0.2mm以下。由此來看，各源極電極之短邊長度宜在0.2mm以下。根據具有0.2mm以下之短邊長度的源極電極，揮發熔劑之氣泡可在較早階段即與焊料和外部之邊界接觸，從而可使揮發熔劑之氣泡消失，故可抑制擠出焊料而引發滲出。
接著，就閘極電極之形狀與焊料安裝不良之關係予以說明。 水準1~7中，閘極電極之形狀皆係統一成直徑0.25mm之圓形。雖被判定為超出規格外的閘極電極未發生焊料滲出，但焊料滲出之發生率稍有差異。水準1~7中，因閘極電極之形狀相同，故面積與周邊長度無差異。因此，令從半導體裝置1之各層厚度換算求得之第2膜厚換算重量(mg)為M’且令總電極面積為Sa 後，比較每單位面積之M’/Sa (將第2膜厚換算重量M’除以總電極面積Sa 所得之值)，並比較加諸於閘極電極之負載。更具體而言，係將表3所示數據中，M’/Sa 與閘極電極之在規格內焊料滲出發生率之相關性藉由一次式近似，並從該一次式算出閘極電極之在規格內焊料滲出之發生率成為閾值的10%之M’/Sa 。結果，在M’/Sa ＞3.12之條件下，有閘極電極之在規格內焊料滲出之發生率成為10%以上之傾向，而可知有該發生率增加之傾向。此外，第2膜厚換算重量M’係以式2表示，故以下式10成立。
[數學式10] 0.0067×(2.33×tsi +10.5×tag +8.90×tni )/Sa ＜3.12 0.0067×(2.33×tsi +10.5×tag +8.90×tni )/3.12＜Sa (式10) 據此，藉由以使式10之關係式成立來設計閘極電極，可抑制焊料滲出。
至此，係著眼於有關焊料滲出或空隙之不良，但亦有滲出的焊料從電極部噴出至外而浮游成球狀的情況(焊球)、或焊球再附著至半導體裝置1之側面固化成半球狀之情況(附著於側面)之不良模式。發生焊球或附著於側面時，會有很高之機率造成短路不良。因此只要有1處發生，即判定為不良。
根據表3，水準3~7係無發生焊球或焊料附著於側面(其中，水準4僅在Si層之厚度為20μm、Ag層之厚度為50μm、Ni層之厚度為30μm時無發生不良)。吾等認為其係因源極電極11及源極電極21係以與Si層之長邊長度L1間隔充分之距離而配置，故即便焊料噴出亦不會留在半導體裝置1。(吾等認為係因從電極部噴出產生之焊球會在半導體裝置1上行進較長距離，故依慣性在半導體裝置1之端部被捕獲吸附之機率低之故)
水準3~7中，源極電極11及源極電極21與Si層之長邊長度L1之間的距離(沿長邊之邊限)宜較0.15μm更大。因此，Si層之長邊長度L1與源極電極11及源極電極21之距離宜間隔0.15μm以上。 藉此，可抑制發生焊球或附著於側面造成之短路不良。
圖12A係顯示實施形態之半導體裝置之源極電極的佈局構成之圖。如該圖所示，源極電極11及源極電極21係各自以多個電極構成。
在此，構成源極電極11之多個電極中，在沿著Si層長邊之方向上，形成於邊界線90C側之電極面積亦可較形成於Si層短邊93側之電極面積更大。圖12A中，譬如形成於邊界線90C側之電極11a1之面積係較形成於Si層短邊93側之電極11a2之面積更大。又，構成源極電極21之多個電極中，在沿著Si層長邊之方向上，形成於邊界線90C側之電極面積亦可較形成於Si層短邊94側之電極面積更大。
如上述，沿Si層長邊之方向上會產生翹曲，而比邊界線90C附近更靠短邊93及94附近之焊料沉降量Δt會變大。相對於此，根據本實施形態之半導體裝置，因形成於Si層短邊93及94側之電極面積較形成於邊界線90C側之電極面積更小，故形成於短邊93及94側之電極的S/L會變小。因此，可降低會使焊料滲出之力(加諸於焊料凸塊之力F)。
此外，形成於短邊側之電極的面積較形成於邊界線側之電極的面積更小之構成只要施於源極電極11及源極電極21中之至少一者即可。
此外，構成源極電極11之多個電極亦可在沿著Si層長邊之方向上，從邊界線90C側朝短邊93側漸漸變小。又，構成源極電極21之多個電極亦可在沿著Si層長邊之方向上，從邊界線90C側朝短邊94側漸漸變小。此外，就本構成只要施於源極電極11及源極電極21中之至少一者即可。 藉此，可有效降低會使焊料滲出之力(加諸於焊料凸塊之力F)。
圖12B係顯示實施形態之半導體裝置之源極電極的佈局構成之圖。如該圖所示，源極電極11及源極電極21係各自以多個電極構成。
於此，構成源極電極11之多個電極中，在沿著Si層長邊之方向上，配置於邊界線90C側之電極與其相鄰電極之間隔亦可較配置於Si層之短邊93側之電極與其相鄰電極之間隔更窄。又，構成源極電極21之多個電極中，在沿著Si層長邊之方向上，配置於邊界線90C側之電極與其相鄰電極之間隔亦可較配置於Si層之短邊94側之電極與其相鄰電極之間隔更窄。此外，就本構成只要施於源極電極11及源極電極21中之至少一者即可。
如上述，沿Si層長邊之方向上會產生翹曲，而比邊界線90C附近更靠短邊93及94附近之焊料沉降量Δt會變大。相對於此，根據本實施形態之半導體裝置，因形成於Si層之短邊93及94側之相鄰電極的間隔較形成於邊界線90C側之相鄰電極的間隔更寬，故可增大形成於短邊93及94側之電極的滲出容許量(例如鄰接電極間隔之一半的距離)。因此，可降低焊料滲出不良。
此外，源極電極11之相鄰電極之間隔亦可在沿著Si層長邊之方向上，從邊界線90C側朝短邊93側漸漸變大。又，源極電極21之相鄰電極之間隔亦可在沿著Si層長邊之方向上，從邊界線90C側朝短邊94側漸漸變大。此外，就本構成只要施於源極電極11及源極電極21中之至少一者即可。 藉此，可有效降低焊料滲出不良。
圖12C係顯示實施形態之半導體裝置之源極電極的佈局構成之圖。如該圖所示，源極電極11及源極電極21係各自以多個電極構成。
於此，構成源極電極11之多個電極的面積亦可較構成閘極電極19之電極的面積更小，且該多個電極之各電極與其相鄰電極的間隔亦可較構成閘極電極19之各電極的寬度更窄。又，構成源極電極21之多個電極的面積亦可較構成閘極電極29之電極的面積更小，且該多個電極之各電極與其相鄰電極的間隔亦可較構成閘極電極29之各電極的寬度更窄。此外，就本構成只要施於源極電極11及源極電極21中之至少一者即可。
據此，可縮小源極電極之S/L。因此，可降低源極電極之焊料滲出力(加諸於焊料凸塊之力F)。又，相鄰之源極電極的間隔較閘極電極寬度更窄，但構成源極電極11之源極電極間亦可接觸，且構成源極電極21之源極電極間亦可接觸。其係因與相當於構成源極電極11之所有電極的總面積之1個截取電極相較下，上述構成其揮發熔劑之氣泡較易消失，且在源極電極11中之各電極的短路為同電位，故不會造成問題。 (其他實施形態)
以上係基於實施形態說明本揭示之一種或多種態樣之半導體裝置，惟本揭示不限於該實施形態。在不脫離本揭示趣旨之前提下，本揭示之一種或多種態樣之範圍內亦可包含熟知此項技藝之人士將可思及的各種變形實施於本實施形態之例，以及將不同實施形態之構成要素加以組合而構築之形態。 上述實施形態中，係例示焊料凸塊作為用以接合半導體裝置1與安裝基板之接合材，但該接合材之形態不受限於凸塊，且該接合材之材料不限於焊料。 產業上之可利用性 本案發明之半導體裝置可作為CSP型半導體裝置廣泛利用於雙向電晶體、單向電晶體、二極體等各種半導體裝置。
1‧‧‧半導體裝置 2‧‧‧控制IC 3‧‧‧電池 4‧‧‧負載 10‧‧‧電晶體(第1垂直型MOS電晶體) 11、11a、11b、11c、11d、21、21a、21b、21c、21d‧‧‧源極電極 12、13、22、23‧‧‧部分 14、24‧‧‧源極區域 15、25‧‧‧閘極導體 16、26‧‧‧閘極絕緣膜 18、28‧‧‧本體區域 19、29‧‧‧閘極電極 20‧‧‧電晶體(第2垂直型MOS電晶體) 30、31‧‧‧金屬層 30a、30b、31a、31b、40a、40b‧‧‧主面 32‧‧‧半導體基板 33‧‧‧低濃度不純物層 34‧‧‧層間絕緣層 35‧‧‧鈍化層 40‧‧‧半導體層 90C‧‧‧邊界線 91、92‧‧‧長邊 93、94‧‧‧短邊 A1‧‧‧第1區域 A2‧‧‧第2區域 F‧‧‧加諸於焊料凸塊的力 L‧‧‧電極周邊長度 L1‧‧‧長邊長度 L2‧‧‧短邊長度 S‧‧‧電極面積 t‧‧‧焊料凸塊的高度
圖1係顯示實施形態之半導體裝置之結構之一例的截面圖。 圖2係顯示實施形態之半導體裝置之電極構成之一例的俯視圖及顯示雙向電流之流動的截面概略圖。 圖3係顯示實施形態之半導體裝置應用到充放電電路之應用例的電路圖。 圖4A係於試作實驗確認具有Si層/Ag層之積層構成的半導體裝置中，相對於Si層厚度之導通電阻的結果之圖表。 圖4B係於試作實驗確認具有Si層/Ag層之積層構成的半導體裝置中，相對於Ag層厚度之導通電阻的結果之圖表。 圖5A係於試作實驗確認具有Si層/Ag層之積層構成的半導體裝置中，相對於Ag層厚度/Si層厚度之翹曲量及導通電阻之圖表。 圖5B係於試作實驗確認具有Si層/Ag層/Ni層之積層構成的半導體裝置中，相對於Ni層厚度之翹曲量的結果之圖表。 圖6A係實施形態之半導體裝置之回焊安裝步驟及溫度曲線之一例的圖。 圖6B係積層體之截面概略圖，該積層體係表現積層體(Si層/Ag層)中半導體層側呈凹狀之翹曲狀態者。 圖6C係積層體之截面概略圖，該積層體係表現積層體(Si層/Ag層)中金屬層側呈凹狀之翹曲狀態者。 圖6D係顯示加熱積層體(Si層/Ag層)後之翹曲量的圖表。 圖7係顯示具有Si層/Ag層/Ni層之積層構成的半導體裝置之翹曲與電極表面之焊料凸塊形成之關係的截面概略圖，及顯示翹曲造成焊料鋪展不足之X射線透射觀察拍攝圖。 圖8係顯示具有Si層/Ag層/Ni層之積層構成的半導體裝置中，相對於第1膜厚換算重量之實測重量及翹曲量的圖表。 圖9係顯示實施形態之半導體裝置之電極佈局構成的變化的圖。 圖10係顯示具有Si層/Ag層/Ni層之積層構成的半導體裝置在安裝後之電極表面的空隙產生狀態之X射線透射觀察拍攝圖。 圖11係說明回焊安裝時加諸於焊料凸塊之力的圖。 圖12A係顯示實施形態之半導體裝置之源極電極的佈局構成之圖。 圖12B係顯示實施形態之半導體裝置之源極電極的佈局構成之圖。 圖12C係顯示實施形態之半導體裝置之源極電極的佈局構成之圖。
1‧‧‧半導體裝置
10‧‧‧電晶體(第1垂直型MOS電晶體)
11、21‧‧‧源極電極
12、13、22、23‧‧‧部分
14、24‧‧‧源極區域
15、25‧‧‧閘極導體
16、26‧‧‧閘極絕緣膜
18、28‧‧‧本體區域
20‧‧‧電晶體(第2垂直型MOS電晶體)
30、31‧‧‧金屬層
30a、30b、31a、31b、40a、40b‧‧‧主面
32‧‧‧半導體基板
33‧‧‧低濃度不純物層
34‧‧‧層間絕緣層
35‧‧‧鈍化層
40‧‧‧半導體層

Claims (16)

  1. 一種半導體裝置，係可面朝下安裝之晶片尺寸封裝型半導體裝置，其具有： 半導體層，具有相互背向之第1主面及第2主面； 第1金屬層，係由銀構成且厚度在30μm以上且較60μm更薄，並具有相互背向之第3主面及第4主面，且前述第3主面係形成成與前述第2主面接觸； 第2金屬層，係由鎳構成且厚度在10μm以上且較35μm更薄，並具有相互背向之第5主面及第6主面，且前述第5主面係形成成與前述第4主面接觸； 第1垂直型MOS電晶體，係形成於前述半導體層內之第1區域；及 第2垂直型MOS電晶體，係形成於前述半導體層內之第2區域，該第2區域係與前述第1區域在沿著前述第1主面之方向上鄰接；並且 前述半導體層具有： 半導體基板，係由含第1導電型不純物之矽構成，且配置於前述第1主面及前述第2主面中之前述第2主面側；及 低濃度不純物層，包含濃度較前述半導體基板之前述第1導電型不純物之濃度更低的前述第1導電型不純物，且配置於前述第1主面及前述第2主面中之前述第1主面側，形成成與前述半導體基板接觸； 前述第1垂直型MOS電晶體於前述低濃度不純物層表面具有第1源極電極及第1閘極電極； 前述第2垂直型MOS電晶體於前述低濃度不純物層表面具有第2源極電極及第2閘極電極； 前述第1源極電極及前述第1閘極電極、與前述第2源極電極及前述第2閘極電極在俯視前述半導體層時，係相對於將前述半導體層之長邊分成一半之邊界線形成於線對稱之位置； 前述半導體層之厚度為10μm以上且30μm以下； 前述半導體基板係作為前述第1垂直型MOS電晶體之第1汲極區域及前述第2垂直型MOS電晶體之第2汲極區域的共通汲極區域發揮功能；且 以從前述第1源極電極經由前述第1汲極區域、前述第1金屬層及前述第2汲極區域至前述第2源極電極為止之雙向路徑為主電流路徑； 前述半導體層之長邊長度與短邊長度之比為1.73以下； 前述第1源極電極及前述第2源極電極之各電極之面積與周邊長度之比為0.127以下； 前述第1源極電極、前述第1閘極電極、前述第2源極電極及前述第2閘極電極之各面積的總和為2.61mm2 以下； 前述第1源極電極及前述第2源極電極之各短邊長度為0.3mm以下； 令前述半導體層之厚度為tsi (μm)、前述第1金屬層之厚度為tag (μm)且前述第2金屬層之厚度為tni (μm)時，下述關係式成立： [數學式1] 702＜2.33×tsi +10.5×tag +8.90×tni ＜943。
  2. 如請求項1之半導體裝置，下述關係式成立： [數學式2] 790≦2.33×tsi +10.5×tag +8.90×tni 。
  3. 如請求項1或2之半導體裝置，其中前述第1源極電極及前述第2源極電極係各自由多個電極構成；且 於前述俯視下，構成前述第1源極電極及前述第2源極電極之前述多個電極的長邊方向係與前述半導體層之長邊平行，構成前述第1源極電極之前述多個電極係配置成條紋狀，且構成前述第2源極電極之前述多個電極係配置成條紋狀；並且 構成前述第1源極電極及前述第2源極電極之前述多個電極的各長邊長度為0.85mm以上且1.375mm以下。
  4. 如請求項1或2之半導體裝置，其中前述第1閘極電極及前述第2閘極電極之各個最大寬度為0.25mm以下；且 於前述俯視下，前述第1閘極電極係較前述第1源極電極更靠前述半導體層之短邊側並與前述第1源極電極間隔距離而形成；前述第2閘極電極係較前述第2源極電極更靠前述半導體層之短邊側並與前述第2源極電極間隔距離而形成。
  5. 如請求項1或2之半導體裝置，其中前述半導體層之短邊長度較2.00mm更短； 前述半導體層之厚度為約20μm； 前述第2金屬層之厚度較15μm更厚。
  6. 如請求項1之半導體裝置，其中前述半導體層之厚度為約20μm； 前述第1金屬層之厚度為約50μm以上； 前述第2金屬層之厚度為約30μm； 構成前述第1源極電極及前述第2源極電極之各電極之面積與周邊長度之比較0.10更小。
  7. 如請求項6之半導體裝置，其中令構成前述第1源極電極及前述第2源極電極之各電極的長邊長度為Xs、短邊長度為Ys時，下述關係式成立： [數學式3]
    Figure 03_image015
    。
  8. 如請求項6之半導體裝置，其中構成前述第1源極電極、前述第1閘極電極、前述第2源極電極及前述第2閘極電極之各電極的各面積的總和較2.11mm2 更小。
  9. 如請求項7或8之半導體裝置，其中構成前述第1源極電極及前述第2源極電極之各電極的短邊長度為0.2mm以下。
  10. 如請求項6之半導體裝置，其中令構成前述第1源極電極、前述第1閘極電極、前述第2源極電極及前述第2閘極電極之各電極的各面積的總和為Sa 時，下述關係式成立： [數學式4] 0.0067×(2.33×tsi +10.5×tag +8.90×tni )/3.12＜Sa 。
  11. 如請求項6之半導體裝置，其中構成前述第1源極電極及前述第2源極電極之各電極係相對於前述半導體層之各邊間隔0.153mm以上。
  12. 如請求項1之半導體裝置，其中前述第1源極電極及前述第2源極電極係各自由多個電極構成；且 構成前述第1源極電極之多個電極及構成前述第2源極電極之多個電極中之至少一者中，形成於前述邊界線側之電極的面積較形成於前述半導體層之短邊側之電極的面積更大。
  13. 如請求項12之半導體裝置，其中構成前述第1源極電極之多個電極及構成前述第2源極電極之多個電極中之至少一者之各電極係自前述邊界線側向前述短邊側漸漸變小。
  14. 如請求項1之半導體裝置，其中前述第1源極電極及前述第2源極電極係各自由多個電極構成；且 構成前述第1源極電極之多個電極及構成前述第2源極電極之多個電極中之至少一者中，配置於前述邊界線側之電極與其相鄰之電極之間隔較配置於前述半導體層之短邊側之電極與其相鄰之電極之間隔更窄。
  15. 如請求項14之半導體裝置，其中構成前述第1源極電極之多個電極及構成前述第2源極電極之多個電極中之至少一者之相鄰電極的間隔係自前述邊界線側朝前述短邊側變寬。
  16. 如請求項1之半導體裝置，其中前述第1源極電極及前述第2源極電極係各自由多個電極構成；且 構成前述第1源極電極之多個電極及構成前述第2源極電極之多個電極中之至少一者之各面積較構成前述第1閘極電極及前述第2閘極電極之各電極的面積更小； 前述至少一者的前述多個電極之各電極與其相鄰之電極的間隔較構成前述第1閘極電極及前述第2閘極電極之各電極的寬度更窄。
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