WO2019244384A1 - 半導体装置 - Google Patents

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WO2019244384A1
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layer
electrode
semiconductor device
main surface
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正生 浜崎
正明 平子
亮介 大河
加藤　亮
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パナソニックＩｐマネジメント株式会社
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    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area

Definitions

  • the present disclosure relates to a semiconductor device, and more particularly, to a chip-size package type semiconductor device capable of face-down mounting.
  • a semiconductor layer having a first main surface and a second main surface, two vertical field-effect transistors provided from the first main surface to the second main surface, and A semiconductor device including the formed metal layer has been proposed.
  • a horizontal path inside the semiconductor substrate but also a horizontal path in a metal layer having low conduction resistance can be used as a current path flowing from the first transistor to the second transistor. Can be reduced.
  • Patent Document 1 proposes a flip-chip mounted semiconductor device in which a conductive layer is formed on the metal layer on the side opposite to the semiconductor substrate, in addition to the above configuration. According to this conductive layer, it is possible to suppress the occurrence of burrs on the metal layer in the step of separating chips.
  • Patent Document 2 proposes a flip-chip mounting type semiconductor device in which an insulating film is formed on the metal layer on the side opposite to the semiconductor substrate, in addition to the above configuration. It is stated that this insulating coating can prevent damage such as scratches and chips while keeping the semiconductor device thin.
  • Patent Literature 1 a conductive layer is formed on the metal layer on the side opposite to the semiconductor substrate.
  • the main material of the conductive layer is the same kind of metal as the metal layer, warpage of the semiconductor device due to temperature change is reduced.
  • the formation of a conductive layer having a sufficient thickness is not easy in manufacturing.
  • Patent Literature 2 an insulating film is formed on the side of the metal layer opposite to the semiconductor substrate to realize thinning of the semiconductor device and prevention of breakage. If the thickness is necessary to ensure the thickness, sufficient stress for reducing the warpage of the semiconductor device is not generated in the insulating film.
  • an object of the present disclosure is to provide a chip-size package-type semiconductor device that achieves both suppression of warpage of the semiconductor device and elimination of bonding failure due to solder protrusion while reducing on-resistance.
  • one embodiment of a semiconductor device is a chip-size package-type semiconductor device capable of face-down mounting, having a first main surface and a second main surface facing each other.
  • a semiconductor layer having a third main surface and a fourth main surface facing each other, the third main surface being formed in contact with the second main surface, made of silver, and having a thickness of 30 ⁇ m or more and 60 ⁇ m
  • a second metal layer having a thickness of 10 ⁇ m or more and less than 35 ⁇ m, a first vertical MOS transistor formed in a first region in the semiconductor layer, a first MOS transistor formed along the first region and the first main surface.
  • a vertical MOS transistor Formed in a second region in the semiconductor layer, which is adjacent in the direction And a vertical MOS transistor, wherein the semiconductor layer is disposed on the second main surface side of the first main surface and the second main surface, and is made of silicon containing impurities of a first conductivity type.
  • a semiconductor substrate disposed on the first main surface side of the first main surface and the second main surface, formed in contact with the semiconductor substrate, and formed of the first conductivity type impurity of the semiconductor substrate;
  • a low-concentration impurity layer containing an impurity of the first conductivity type at a lower concentration than the first conductivity type.
  • the first vertical MOS transistor has a first source electrode and a first source electrode on a surface of the low-concentration impurity layer.
  • a gate electrode wherein the second vertical MOS transistor has a second source electrode and a second gate electrode on a surface of the low-concentration impurity layer, and the first source electrode and the first gate; An electrode; said second source electrode; The second gate electrode is formed at a position symmetrical with respect to a boundary line that divides a long side of the semiconductor layer into two when the semiconductor layer is viewed in a plan view, and the thickness of the semiconductor layer is 10 ⁇ m.
  • the semiconductor substrate functions as a common drain region of a first drain region of the first vertical MOS transistor and a second drain region of the second vertical MOS transistor.
  • a main current path is a bidirectional path from a first source electrode to the second source electrode via the first drain region, the first metal layer, and the second drain region.
  • the ratio between the long side length and the short side length is 1.73 or less, and the ratio between the area of each electrode and the peripheral length in the first source electrode and the second source electrode is 0.127 or less.
  • the first saw The sum of the respective areas of the source electrode, the first gate electrode, the second source electrode, and the second gate electrode is 2.61 mm 2 or less, and the first source electrode and the second source
  • the length of each short side of the electrode is 0.3 mm or less
  • the thickness of the semiconductor layer is t si ( ⁇ m)
  • the thickness of the first metal layer is t ag ( ⁇ m)
  • the thickness of the second metal layer is When the thickness is t ni ( ⁇ m), 702 ⁇ 2.33 ⁇ t si + 10.5 ⁇ t ag + 8.90 ⁇ t ni ⁇ 943 Is established.
  • the semiconductor layer and the first metal layer (Ni layer) are in contact with each other. Warpage of the semiconductor device caused by contact with the metal layer can be suppressed. Further, by defining the electrode layout and the weight of the semiconductor device, it is possible to suppress the occurrence of solder protrusion and voids (hereinafter, the occurrence of solder protrusion and voids is referred to as poor solder joint) within specifications. Therefore, it is possible to provide a semiconductor device of a chip size package type that achieves both suppression of warpage of the semiconductor device and elimination of solder joint failure while reducing on-resistance.
  • the semiconductor device According to the semiconductor device according to the present disclosure, it is possible to provide a semiconductor device of a chip size package type that achieves both suppression of warpage of the semiconductor device and elimination of solder joint failure while reducing on-resistance.
  • FIG. 1 is a cross-sectional view illustrating an example of the structure of the semiconductor device according to the embodiment.
  • FIG. 2 is a top view illustrating an example of an electrode configuration of the semiconductor device according to the embodiment, and a schematic cross-sectional view illustrating a flow of a bidirectional current.
  • FIG. 3 is a circuit diagram showing an application example of the semiconductor device according to the embodiment to a charge / discharge circuit.
  • FIG. 4A is a graph showing a result of confirming an on-resistance with respect to a Si layer thickness in a prototype experiment in a semiconductor device having a stacked configuration of a Si layer / Ag layer.
  • FIG. 1 is a cross-sectional view illustrating an example of the structure of the semiconductor device according to the embodiment.
  • FIG. 2 is a top view illustrating an example of an electrode configuration of the semiconductor device according to the embodiment, and a schematic cross-sectional view illustrating a flow of a bidirectional current.
  • FIG. 3 is a circuit diagram showing an application
  • FIG. 4B is a graph showing the result of confirming the on-resistance with respect to the Ag layer thickness in a prototype experiment in a semiconductor device having a stacked structure of a Si layer / Ag layer.
  • FIG. 5A is a graph of a result of confirming a warpage amount and an on-resistance with respect to an Ag layer thickness / Si layer thickness in a prototype experiment in a semiconductor device having a stacked configuration of a Si layer / Ag layer.
  • FIG. 5B is a graph showing the results of confirming the amount of warpage with respect to the Ni layer thickness in a prototype experiment in a semiconductor device having a stacked structure of Si layer / Ag layer / Ni layer.
  • FIG. 6A is a diagram illustrating an example of a reflow mounting process and a temperature profile of the semiconductor device according to the embodiment.
  • FIG. 6B is a schematic cross-sectional view of the laminate showing a warped state in which the semiconductor layer side is concave in the laminate (Si layer / Ag layer).
  • FIG. 6C is a schematic cross-sectional view of the stack (Si layer / Ag layer) showing a warped state in which the metal layer side is concave.
  • FIG. 6D is a graph showing the amount of warpage when the laminate (Si layer / Ag layer) is heated.
  • FIG. 7 is a schematic cross-sectional view showing a relationship between warpage of a semiconductor device having a stacked structure of a Si layer / Ag layer / Ni layer and formation of solder bumps on an electrode surface, and X-ray transmission observation showing insufficient solder spread due to the warpage.
  • FIG. 8 is a graph showing the measured weight and the amount of warpage with respect to the first thickness-converted weight in a semiconductor device having a stacked structure of a Si layer / Ag layer / Ni layer.
  • FIG. 9 is a diagram showing a variation of the electrode layout configuration of the semiconductor device according to the embodiment.
  • FIG. 10 is an X-ray transmission observation photograph showing the state of generation of voids on the electrode surface after mounting the semiconductor device having the stacked structure of the Si layer / Ag layer / Ni layer.
  • FIG. 11 is a diagram illustrating a force applied to a solder bump during reflow mounting.
  • FIG. 12A is a diagram showing a layout configuration of a source electrode of the semiconductor device according to the embodiment.
  • FIG. 12B is a diagram showing a layout configuration of the source electrode of the semiconductor device according to the embodiment.
  • FIG. 12C is a diagram showing a layout configuration of the source electrode of the semiconductor device according to the embodiment.
  • electrical connection between A and B means that A and B are directly connected via a wiring, and that A and B are directly connected without a wiring. This includes the case where A and B are connected, and the case where A and B are indirectly connected via a resistance component (resistance element, resistance wiring).
  • the semiconductor device 1 according to the present disclosure is a CSP (Chip Size Package) -type multi-transistor chip in which two vertical MOS (Metal Oxide Semiconductor) transistors are formed on a semiconductor substrate and can be mounted face-down. .
  • the two vertical MOS transistors are power transistors, and are so-called trench MOS FETs (Field Effect Transistors).
  • FIG. 1 is a cross-sectional view showing an example of the structure of the semiconductor device 1 according to the embodiment.
  • FIG. 2 is a top view illustrating an example of an electrode configuration of the semiconductor device 1 according to the embodiment and a schematic cross-sectional view illustrating a flow of a bidirectional current.
  • the cross-sectional view of FIG. 1 is a view of a cut surface taken along the line II of FIG.
  • the semiconductor device 1 includes a semiconductor layer 40, metal layers 30 and 31, a first vertical MOS transistor 10 (hereinafter, transistor 10), and a second vertical MOS transistor 20 (hereinafter, transistor 10). , Transistor 20).
  • the semiconductor layer 40 (hereinafter, sometimes referred to as a Si layer) has a main surface 40a (first main surface) and a main surface 40b (second main surface) facing each other.
  • the semiconductor layer 40 has a configuration in which a semiconductor substrate 32 and a low-concentration impurity layer 33 are stacked.
  • the semiconductor substrate 32 is disposed on the side of the main surface 40b of the semiconductor layer 40 and is made of silicon containing impurities of the first conductivity type.
  • the low-concentration impurity layer 33 is disposed on the main surface 40 a side of the semiconductor layer 40, is formed in contact with the semiconductor substrate 32, and has a first conductivity type lower in concentration than the first conductivity type impurity of the semiconductor substrate 32. Contains impurities.
  • the low-concentration impurity layer 33 may be formed on the semiconductor substrate 32 by, for example, epitaxial growth.
  • the metal layer 31 (hereinafter, sometimes referred to as an Ag layer) has a main surface 31a (third main surface) and a main surface 31b (fourth main surface) that face each other, and the main surface 31a is a main surface 40b. And a first metal layer made of silver (Ag) and having a thickness of 30 ⁇ m or more and less than 60 ⁇ m.
  • the metal layer 30 (hereinafter sometimes referred to as a Ni layer) has a main surface 30a (fifth main surface) and a main surface 30b (sixth main surface) that face each other, and the main surface 30a is a main surface 31b. And a second metal layer formed of nickel (Ni) and having a thickness of 10 ⁇ m or more and less than 35 ⁇ m. Since nickel (Ni) has a higher Young's modulus than silver (Ag), the metal layer 30 has a higher Young's modulus than the metal layer 31.
  • the metal layers 30 and 31 may contain a small amount of an element other than the metal mixed as an impurity in the manufacturing process of the metal material.
  • the transistor 10 formed in the first region A1 is located on the main surface 40a side of the semiconductor layer 40. It has four source electrodes 11a, 11b, 11c and 11d (each corresponding to the source electrode 11) and one gate electrode 19 (first gate electrode).
  • the transistor 20 formed in the second region A2 adjacent to the first region A1 in the direction along the main surface 40a has four source electrodes 21a, 21b, 21c and 21d (each corresponding to the source electrode 21). ) And one gate electrode 29 (second gate electrode).
  • the transistor 10 when the rectangular Si layer is viewed in a plan view, the transistor 10 is located at a position that is line-symmetric with respect to the center line 90 ⁇ / b> C at the center in the long side direction as the axis of symmetry. It has a first region A1 where the transistor 20 is formed and a second region A2 where the transistor 20 is formed.
  • the transistor 10 has a gate electrode 19 and a plurality of source electrodes 11 (source electrodes 11a to 11d) on the surface of the low concentration impurity layer 33 in the first region A1.
  • the gate electrode 19 is formed without interposing another electrode between one short side 93 of the Si layer when the Si layer is viewed in plan.
  • the source electrode 11 (first source electrode: source electrodes 11a to 11d) includes a plurality of substantially rectangular-shaped source electrodes 11a to 11d when the Si layer is viewed in a plan view. Are parallel to the long sides of the Si layer, and are arranged in stripes.
  • the transistor 20 has a gate electrode 29 and a plurality of source electrodes 21 (source electrodes 21a to 21d) on the surface of the low concentration impurity layer 33 in the second region A2.
  • the gate electrode 29 is formed without interposing another electrode between the gate electrode 29 and the other short side 94 of the Si layer when the Si layer is viewed in plan.
  • the source electrode 21 (second source electrode: source electrodes 21a to 21d) includes a plurality of substantially rectangular shaped electrodes when the Si layer is viewed in plan, and the plurality of substantially rectangular shaped source electrodes 21a to 21d are respectively Are parallel to the long sides of the Si layer, and are arranged in stripes.
  • each of the source electrodes 11a to 11d and 21a to 21d includes the shape in which the long side end is rounded or polygonal as shown in FIG. 2A.
  • the gate electrode 19 and the source electrode 11 and the gate electrode 29 and the source electrode 21 are positioned with respect to a boundary line 90C that bisects each of the long sides 91 and 92 of the Si layer. It is formed at a line symmetric position.
  • the number of the gate electrodes 19 and the number of the gate electrodes 29 may be one or more, and are not necessarily limited to one illustrated in FIG.
  • the number of source electrodes in the source electrode 11 and the number of source electrodes in the source electrode 21 may be plural, and are not necessarily limited to four as illustrated in FIG.
  • the shape of the gate electrode 19 and the gate electrode 29 may be such that the width in the direction parallel to the long side direction of the semiconductor layer 40 is wider than the width in the direction parallel to the short side direction of the semiconductor layer 40.
  • the shape may be circular as shown in FIG.
  • a body region 18 containing an impurity of a second conductivity type different from the first conductivity type is formed in the first region A1 of the low-concentration impurity layer 33.
  • a source region 14 containing a first conductivity type impurity, a gate conductor 15, and a gate insulating film 16 are formed in the body region 18.
  • the source electrode 11 includes a portion 12 and a portion 13, and the portion 12 is connected to the source region 14 and the body region 18 via the portion 13.
  • Gate conductor 15 is electrically connected to gate electrode 19.
  • the portion 12 of the source electrode 11 is a layer to be joined with solder at the time of reflow mounting, and may be made of a metal material containing at least one of nickel, titanium, tungsten, and palladium as one non-limiting example. .
  • the surface of the portion 12 may be plated with gold or the like.
  • the portion 13 of the source electrode 11 is a layer that connects the portion 12 and the semiconductor layer 40, and is made of a metal material containing at least one of aluminum, copper, gold, and silver as a non-limiting example. Is also good.
  • a body region 28 containing an impurity of a second conductivity type different from the first conductivity type is formed in the second region A2 of the low-concentration impurity layer 33.
  • a source region 24 containing a first conductivity type impurity, a gate conductor 25, and a gate insulating film 26 are formed in the body region 28 .
  • the source electrode 21 includes a portion 22 and a portion 23, and the portion 22 is connected to the source region 24 and the body region 28 via the portion 23.
  • Gate conductor 25 is electrically connected to gate electrode 29.
  • the portion 22 of the source electrode 21 is a layer to be joined with solder at the time of reflow mounting, and may be made of a metal material containing any one or more of nickel, titanium, tungsten, and palladium as a non-limiting example. .
  • the surface of the portion 22 may be plated with gold or the like.
  • the portion 23 of the source electrode 21 is a layer that connects the portion 22 and the semiconductor layer 40, and is made of a metal material containing at least one of aluminum, copper, gold, and silver as a non-limiting example. Is also good.
  • the semiconductor substrate 32 functions as a common drain region in which the first drain region of the transistor 10 and the second drain region of the transistor 20 are shared.
  • a bidirectional path from the source electrode 11 to the source electrode 21 via the first drain region, the metal layer 31, and the second drain region is defined as a main current path.
  • Body region 18 and body region 28 are covered with interlayer insulating layer 34 having an opening, and source electrode portions 13 and 23 connected to source region 14 and source region 24 through the opening in interlayer insulating layer 34 are provided. .
  • the interlayer insulating layer 34 and the source electrode portions 13 and 23 are covered with a passivation layer 35 having an opening, and portions 12 and 22 are provided through the openings of the passivation layer 35 to be connected to the source electrode portions 13 and 23, respectively. I have.
  • each structure in the semiconductor device 1 according to the present embodiment is such that the thickness of the semiconductor layer 40 is 20 ⁇ m, the sum of the thicknesses of the metal layers 30 and 31 is 80 ⁇ m, The sum of the thicknesses of the insulating layer 34 and the passivation layer 35 is 8 ⁇ m.
  • the first conductivity type is N-type
  • the second conductivity type is P-type
  • the source region 14, the source region 24, the semiconductor substrate 32, and the low-concentration impurity layer 33 are N-type semiconductors.
  • the body region 18 and the body region 28 may be a P-type semiconductor.
  • the first conductivity type is P-type
  • the second conductivity type is N-type
  • the source region 14, the source region 24, the semiconductor substrate 32, and the low-concentration impurity layer 33 are P-type semiconductors and the body region 18 and body region 28 may be N-type semiconductors.
  • the conduction operation of the semiconductor device 1 will be described as a so-called N-channel transistor in which the first conductivity type is N-type and the second conductivity type is P-type.
  • the semiconductor device 1 shown in FIG. 1 when a high voltage is applied to the source electrode 11 and a low voltage is applied to the source electrode 21, and a voltage equal to or higher than a threshold is applied to the gate electrode 29 (gate conductor 25) based on the source electrode 21, A conduction channel is formed in the body region near the gate insulating film.
  • a contact surface between the body region 18 and the low-concentration impurity layer 33 has a PN junction, and functions as a body diode. Further, since the on-current flows through the metal layer 31, by increasing the thickness of the metal layer 31, the cross-sectional area of the on-current path increases, and the on-resistance of the semiconductor device 1 can be reduced. This conduction state is the case of the charging state in FIG. 3 described later.
  • FIG. 3 is a circuit diagram showing an application example of the semiconductor device 1 to a charge / discharge circuit of a smart phone or a tablet.
  • the semiconductor device 1 sends data from a battery 3 to a load 4 in response to a control signal given from a control IC 2. And the charging operation from the load 4 to the battery 3 is controlled.
  • the on-resistance is set to a 20 V withstand voltage specification of 2.2 to 2.4 m ⁇ or less due to restrictions on shortening the charging time and achieving rapid charging. Is required.
  • FIG. 4A is a graph showing the result of confirming the on-resistance with respect to the Si layer thickness in a prototype experiment in a semiconductor device having a stacked configuration of a Si layer / Ag layer.
  • FIG. 4B is a graph showing the result of confirming the on-resistance with respect to the Ag layer thickness in a prototype experiment in a semiconductor device having a stacked structure of a Si layer / Ag layer.
  • the on-resistance of about 0.3 m ⁇ can be reduced by reducing the thickness of the Si layer from 73 ⁇ m to 20 ⁇ m.
  • the thickness of the Ag layer is increased from 30 ⁇ m to 50 ⁇ m. By doing so, a low on-resistance of about 0.1 m ⁇ can be achieved.
  • the on-resistance can be reduced by further reducing the thickness of the Si layer, there are problems in the manufacturing process that the thickness variation in the semiconductor substrate wafer surface is increased and cracks and cracks are easily generated locally. It is difficult to make a stable thin film with a thickness of less than 10 ⁇ m because it becomes obvious. Further, it can be determined that the increase in the thickness of the Ag layer exceeding 50 ⁇ m is in a region where the contribution to the reduction of the on-resistance converges, and especially when the thickness exceeds 60 ⁇ m, there is almost no improvement effect.
  • the thickness of the Si layer is desirably 30 ⁇ m or less in order to reduce the on-resistance in the Si layer / Ag layer to 2.4 m ⁇ or less. From this and the processing limit of thinning the Si layer, it is desirable that the Si layer thickness is 10 ⁇ m or more and 30 ⁇ m or less.
  • the warpage of the semiconductor device 1 tends to increase.
  • the source electrode 11, the gate electrode 19, the source electrode 21, and the gate electrode 29 are formed on the mounting substrate via a conductive bonding material such as solder. And face down.
  • the electrical connection between the source electrode 11, the gate electrode 19, the source electrode 21, and the gate electrode 29 and the electrodes provided on the mounting substrate becomes more unstable. That is, in order to further stabilize the mounting of the semiconductor device 1 on the mounting board, the warpage of the semiconductor device 1 needs to be reduced.
  • FIG. 5A shows the warpage amount and the on-resistance with respect to the Ag layer thickness / Si layer thickness (the value obtained by dividing the Ag layer thickness by the Si layer thickness) in the semiconductor device having the stacked structure of the Si layer / Ag layer, which were confirmed by a prototype experiment. It is a graph of the result of having performed. More specifically, FIG. 2 shows the on-resistance and 250 on the semiconductor device having a long side length of 3.40 mm (L1 in FIG. 2) and a short side length of 1.96 mm (L2 in FIG. 2). The amount of warpage at ° C. is shown.
  • the ratio of Ag layer thickness / Si layer thickness that satisfies the on-resistance of 2.4 m ⁇ or less is 1.0 or more. Based on this and the upper limit of the Ag layer thickness derived from FIG. 4B, it is desirable that the Ag layer thickness be 30 ⁇ m or more and less than 60 ⁇ m.
  • the amount of warpage at 250 ° C. does not become 60 ⁇ m or less, which is an allowable standard value such as JEITA.
  • the Ni layer is arranged to suppress the warpage of the semiconductor device 1 while ensuring a low on-resistance of the semiconductor device 1.
  • This is a structure in which the Ag layer is sandwiched between the Si layer and the Ni layer. From the viewpoint of the stress balance on both sides of the Ag layer, the Ni layer has the same material properties and the same thickness as the Si layer. It is desirable to have it for suppressing the amount of warpage. However, since such a metal material does not exist, the Ni layer needs to have at least a material property value closer to that of the Si layer than that of the Ag layer. Furthermore, it is desirable that the Ni layer be thicker than the Si layer from the viewpoint of the balance of stress between both surfaces of the Ag layer.
  • Table 1 shows typical film thicknesses and physical properties of the Si layer / Ag layer / Ni layer which are examples of the semiconductor layer 40 / metal layer 31 / metal layer 30.
  • the Young's modulus of the metal material Ni forming the Ni layer is larger than the Young's modulus of the metal material Ag forming the Ag layer.
  • the Ag layer is thicker than the Si layer.
  • the linear expansion coefficient of the second metal material forming the Ni layer is smaller than the linear expansion coefficient of the first metal material forming the Ag layer. Since the linear expansion coefficient of the Ni layer is smaller than the linear expansion coefficient of the Ag layer, warpage due to a temperature change of the semiconductor device 1 can be suppressed.
  • FIG. 5B is a graph showing the result of confirming the amount of warpage with respect to the Ni layer thickness in a prototype experiment in a semiconductor device having a stacked structure of Si layer / Ag layer / Ni layer.
  • the figure shows the result of calculating the amount of warpage that occurs in the semiconductor device when the thickness of the Ni layer is changed when the thickness of the Si layer is 20 ⁇ m and the thickness of the Ag layer is 50 ⁇ m. Have been.
  • the thickness exceeds about 10 ⁇ m the larger the Ni layer thickness is, the more the warp suppression effect converges. You can see it coming. Therefore, from the viewpoint of suppressing warpage, it is effective that the Ni layer is in the range of 10 ⁇ m to 35 ⁇ m.
  • FIG. 5B a semiconductor device in which the long side length L1 of the semiconductor layer 40 is 3.40 mm, the short side length L2 is 1.96 mm, the thickness of the Si layer is 20 ⁇ m, and the thickness of the Ag layer is 50 ⁇ m. Is assumed.
  • the warpage amount is obtained by quantifying the warpage amount when the temperature is raised to 250 ° C., assuming a reflow temperature profile described later.
  • the gate electrode 19, the source electrode 11, the gate electrode 29, and the source electrode 21 are arranged face down so as to face the mounting surface of the mounting substrate, and the semiconductor device is reflowed through a bonding material such as solder.
  • the semiconductor device 1 is mounted on the mounting substrate while applying a constant pressure (for example, so that the distance between the mounting substrate and the semiconductor device 1 becomes 80 ⁇ m).
  • FIG. 6A is a diagram showing an example of a reflow mounting process and a temperature profile of the semiconductor device 1 according to the embodiment.
  • solder As a bonding material.
  • the semiconductor device 1 is mounted using solder as a bonding material, the solder is printed at a predetermined position on a mounting board, the semiconductor device 1 is pressed face-down onto the solder, and a heat treatment called reflow is performed.
  • the present inventors perform reflow with a temperature profile as shown in FIG. 6A.
  • the temperature is once increased to above 250 ° C., which is above 220 ° C., which is the melting temperature, to once melt the solder.
  • reflow mounting a series of heat treatments in which solder is used as a bonding material, is heated to a temperature equal to or higher than the melting temperature of the solder, and is cooled is collectively defined as reflow mounting.
  • thermo profile in FIG. 4A is an example, and the method of heat treatment is not limited to this.
  • the warpage of the semiconductor device in the present disclosure is a warp generated in the semiconductor device due to a temperature change, and refers to a warp at a high temperature which may cause a mounting failure.
  • the term “warpage” or “warpage at high temperature” refers to warpage at a temperature equal to or higher than the solder melting temperature.
  • the semiconductor device 1 includes a stacked body of a Si layer and an Ag layer (Si layer / Ag layer). Since metal has a larger linear expansion coefficient than silicon, the semiconductor device 1 warps in accordance with the environmental temperature.
  • FIG. 6B is a schematic cross-sectional view of the laminate (Si layer / Ag layer) showing a warped state in which the Si layer side is concave.
  • FIG. 6C is a schematic cross-sectional view of the laminate (Si layer / Ag layer) showing a warped state in which the Ag layer side is concave.
  • the warpage in which the Si layer side shown in FIG. 6B is concave is called “positive warpage”
  • the warpage in which the Ag layer side shown in FIG. 6C is concave is called “negative warpage”.
  • the height difference between the central portion in the long side direction and the far end when the laminate (Si layer / Ag layer) is warped is referred to as a warpage amount.
  • FIG. 6D is a graph showing the amount of warpage when the laminate (Si layer / Ag layer) is heated. More specifically, FIG. 6D shows that the long side length L1 is 3.40 mm, the short side length L2 is 1.96 mm, the thickness of the Si layer is 70 ⁇ m, and the thickness of the Ag layer is 30 ⁇ m. 6 is a graph showing the amount of warpage when the laminate (Si layer / Ag layer) is heated.
  • the data indicated by the solid line is the data at the time of the first heating of the laminate (Si layer / Ag layer) in which the Ag layer is additionally formed on the Si layer by plating or the like.
  • the direction of the warp is reversed around 50 ° C. because the temperature at the time of plating is around 50 ° C., so that the Ag layer contracts at a temperature lower than 50 ° C. and elongates at a temperature higher than 50 ° C. It is thought to be.
  • the reason why the amount of warpage once decreases at around 180 ° C. is because the metal crystal constituting the Ag layer formed by the plating method is recrystallized at about 180 ° C., and the physical constant with respect to heat changes. Conceivable.
  • the phenomenon that is always observed in all film forming methods and film forming conditions is considered. Not that.
  • data indicated by a broken line is data obtained when the laminate (Si layer / Ag layer) heated to 250 ° C. at the time of initial heating is cooled to room temperature and then reheated, and is data at the time of initial heating.
  • Such a graph-shaped undulation is not seen. This is considered to be because the metal constituting the Ag layer was recrystallized during the first heating.
  • the laminate (Si layer / Ag layer) has a negative warp at a normal temperature of 50 ° C. or less and a high temperature of 100 ° C. or more (for example, 180 ° C., which is around the melting temperature of solder during reflow mounting). (At 220 ° C.), a positive warpage of 20 to 30 ⁇ m occurs.
  • the addition of the Ni layer is effective in suppressing the warpage of the semiconductor device 1.
  • the thickness of the Ag layer is increased to 50 ⁇ m to reduce the on-resistance, and the thickness of the Ni layer is reduced to 30 ⁇ m in order to suppress the warpage of the semiconductor device 1.
  • the weight of the semiconductor device 1 increases.
  • a bonding defect is likely to be caused when the semiconductor device 1 is mounted, as another problem different from the warpage of the semiconductor device 1.
  • the semiconductor device 1 is mounted face down, if the weight of the semiconductor device 1 becomes excessively large, the force for pressing the solder increases even under the same mounting conditions. As a result, there is a high possibility that the solder protrudes from the range of the source electrode 11 and the source electrode 21 and the range of the substrate electrode formed on the mounting substrate, and causes a short circuit failure.
  • the semiconductor device 1 according to the present embodiment is mainly composed of a Si layer, an Ag layer, and a Ni layer. That is, the weight per unit area (first film thickness converted weight) of the semiconductor device 1 is expressed by the following equation 1 by measuring the thickness of each layer using the respective weight densities of Si, Ag, and Ni. It can be calculated by the relational expression.
  • Equation 1 t si is the thickness ( ⁇ m) of the semiconductor layer 40 (Si layer), tag is the thickness ( ⁇ m) of the metal layer 31 (Ag layer), and t ni is the thickness of the metal layer 30 (Ag layer). (Ni layer) thickness ( ⁇ m). 2.33 (g / cm 3 ), 10.5 (g / cm 3 ), and 8.90 (g / cm 3 ) are the weight densities of Si, Ag, and Ni, respectively. Note that the first thickness-converted weight in Equation 1 has a strong correlation with the actually measured weight. Furthermore, the first thickness-converted weight of the formula 1 can be converted to a second thickness-converted weight (mg) by the following formula 2.
  • the coefficient (0.0067) in the equation 2 is obtained by using the equation (1) in which the thickness of each layer of the semiconductor device 1 is measured in ⁇ m and the weight density is (g / cm 3 ). It is a coefficient for converting the obtained first thickness-converted weight into a unit of mg. More specifically, the second thickness-converted weight is the size of the actual semiconductor device (3.40 mm ⁇ 1.96 mm: FIG. 2) with respect to the first thickness-converted weight that is the weight per unit area. L1 ⁇ L2) is applied and the result is expressed in mg.
  • the measured weight is the average weight of 20 manufactured samples of the semiconductor device 1.
  • Equation 2 it is possible to predict the weight of the semiconductor device 1 with high accuracy by grasping the thickness of each layer of the semiconductor device 1.
  • Table 2 shows the mounting failure rate after reflow mounting in samples in which the thicknesses of the Si layer, Ag layer, and Ni layer of the semiconductor device were variously changed.
  • the degree of void generation is classified from Class I to Class III according to the magnitude of the void fraction.
  • the void occurrence rate is evaluated in terms of what percentage of the occurrence rate of an electrode classified as Class I and what percentage of the occurrence rate of an electrode classified as Class II.
  • solder protrusion and voids It is extremely difficult to completely suppress the occurrence of solder protrusion and voids. In addition, since slight solder protrusion and voids have little effect on the function of the product, Table 2 shows large solder protrusions and voids that may lead to fatal failures such as joint open failure and short failure. Only the occurrence of is rejected.
  • the failure judgment based on the solder state of the semiconductor device is performed based on the following criteria.
  • the sample (semiconductor device) shown in Table 2 has a long side length L1 of 3.40 mm and a short side length L2 of 1.96 mm.
  • the layout arrangement of the source electrode 11, the source electrode 21, the gate electrode 19, and the gate electrode 29 is the same as the layout arrangement shown in FIG.
  • “large source electrode” corresponds to the source electrodes 11a, 11d, 21a and 21d having a large area among the source electrodes in FIG. 2A
  • “small source electrode” in FIG. It shows that it corresponds to the source electrodes 11b, 11c, 21b and 21c having a small area among the source electrodes in FIG.
  • the measured weight of the semiconductor device 1 increases and the amount of warpage tends to decrease as the Ag layer or the Ni layer is thicker.
  • the mounting failure status The thinner the Ag layer or Ni layer, the smaller the measured weight, the larger the amount of warpage, and the higher the void ratio, but no poor solder protrusion, no solder ball, and no poor side surface adhesion.
  • FIG. 7 is a schematic cross-sectional view showing a relationship between warpage of a semiconductor device having a stacked structure of a Si layer / Ag layer / Ni layer and formation of solder bumps on an electrode surface, and X-ray transmission observation showing insufficient solder spread due to the warpage.
  • the form of the solder bump is an LGA (Land Grid Array) type, but may be a BGA (Ball Grid Array) type and is not limited to the bump form.
  • the Ag layer that satisfies (A) (the rate of out-of-specified solder protruding is 0%), (B) (the rate of occurrence of solder side surface adhesion is 0%), and (C) (the void rate is less than 33%) has a thickness of 30 ⁇ m or more and less than 60 ⁇ m. Further, from Table 2, it satisfies the above (A) (the rate of occurrence of non-standard amount of solder protruding is 0%), (B) (the rate of occurrence of solder side surface adhesion is 0%), and (C) (the void rate is less than 33%).
  • the thickness of the Ni layer may be 10 ⁇ m or more and less than 35 ⁇ m.
  • FIG. 8 is a graph showing a measured weight and a warpage amount with respect to a first thickness-converted weight in a semiconductor device having a stacked structure of a Si layer / Ag layer / Ni layer.
  • FIG. 8 is a visualization of the trends (i) and (ii) in Table 2.
  • the horizontal axis is the first thickness-converted weight of the semiconductor device calculated by Equation 1
  • the left vertical axis is the measured weight of the semiconductor device
  • the right vertical axis is the warpage amount of the semiconductor device. is there.
  • the area surrounded by the dashed line is the area where the non-standard defect related to the void occurs
  • the area surrounded by the broken line is the area where the non-standard defect related to the protrusion of the solder occurs. Since the region surrounded by the dashed line is a defect due to the warpage of the semiconductor device, the region is biased to the left side of the graph (a region with a small weight). On the other hand, a region surrounded by a broken line is a defect due to the weight of the semiconductor device, and therefore, is located on the right side of the graph (a region with a large weight).
  • the range in which the solder joint failure due to the warpage and weight of the semiconductor device can be avoided is the range not surrounded by the dashed line and the broken line in FIG. According to the correlation shown in the figure, the range in which the solder joint failure due to the mounting of the semiconductor device does not occur is the range where the first thickness-converted weight represented by Expression 1 is larger than 702 and smaller than 943. . That is, the semiconductor device 1 according to the present embodiment satisfies the following Expression 4.
  • the allowable value of the warpage amount (40 ⁇ m) is a value (60 ⁇ m / 1.5) in consideration of a manufacturing variation margin (for example, 1.5 times) from an allowable standard value of 60 ⁇ m such as JEITA.
  • the warpage of the semiconductor device is 40 ⁇ m when the first thickness-converted weight shown on the horizontal axis is 790. That is, in order to prevent the amount of warpage of the semiconductor device 1 from exceeding 40 ⁇ m, it is desirable to satisfy Expression 5.
  • the amount of warpage can be reduced to 40 ⁇ m or less.
  • the ratio between the long side length L1 and the short side length L2 of the semiconductor device 1 will be described.
  • the amount of warpage and the weight change depending on the size of the element.
  • the size of the element is determined by the application, but for protection of a lithium-ion battery circuit used in a smartphone, the circuit board needs to be accommodated in the thickness direction of the set.
  • the present inventors assumed that the size of the semiconductor device 1 can be accommodated in the circuit board and has a large vertical / horizontal ratio in order to study the relationship between the warpage of the semiconductor device 1 and the mounting failure.
  • the size of the semiconductor device 1 was assumed to be 1.96 mm ⁇ 3.40 mm.
  • the vertical / horizontal ratio (1.73) of the semiconductor device 1 is maximized, the ratio of the long side length L1 to the short side length L2 of the Si layer is 1.73 or less.
  • the peripheral length of the semiconductor device 1 will be described. This is related to the fact that the flux contained therein starts to evaporate before the solder is melted when the solder as the joining material protrudes.
  • the flux is included in the solder in advance to improve the wettability of the solder like lubricating oil. Most solders contain flux.
  • Volatile flux first expands inside the solder as air bubbles, and the expanded air bubbles are released to the outside of the solder so that if any part of the air bubbles comes into contact with the boundary between the solder and the outside, gas will escape from a balloon with a small hole. Disappear.
  • the expanding bubbles will not only stay inside the solder but also push away the surrounding solder. As a result, the solder is accelerated or induced. For this reason, it is desirable that the bubbles of the volatile flux easily come into contact with the boundary between the solder and the outside, and are easily released to the outside of the solder.
  • Table 3 shows the state of the solder after reflow mounting in the sample in which the electrode layout configuration of the semiconductor device was changed.
  • FIG. 9 is a diagram showing a variation of the electrode layout configuration of the semiconductor device 1 according to the embodiment.
  • the film thickness was varied by using the layout condition of Level 1 (the sample name is indicated by the item name in Table 2, but a plurality of test experiments are used).
  • Level 1 the sample name is indicated by the item name in Table 2, but a plurality of test experiments are used.
  • the dependence of poor solder joints on the thickness of the Si layer, Ag layer, and Ni layer was examined.
  • the layout of the source electrode was varied (level variation), and the dependence of solder joint failure on the electrode layout was examined.
  • the width of the source electrode and the margin along the long side are varied.
  • the area of the source electrode is equalized by considering that the on-resistance is constant by increasing the number of source electrodes by the further reduction of the source electrode width, and the width of the source electrode and the length along the long side are considered.
  • the margin is waving.
  • the width of the source electrode and the margin along the long side are fixed, and the source electrode layout in the direction along the long side of the Si layer is varied. And the source electrode length is changed.
  • Levels 1 to 3 having the same type of electrode layout as the electrode layout configuration shown in FIG.
  • the short side length of each source electrode is 0.30 mm
  • the short side length of each source electrode is 0.25 mm
  • the short side length of each source electrode is 0.20 mm.
  • FIG. 10 is an X-ray transmission observation photograph showing the state of void generation on the electrode surface after mounting the semiconductor device 1 (levels 1 to 3). It can be seen from the figure that first, large and small voids are locally generated in the electrodes of the semiconductor device 1. Regarding the source electrode 11 or the source electrode 21, there is a tendency that the diameter of the voids remaining inside the solder becomes smaller as the length of each short side becomes smaller (level 1 ⁇ 3). When the short side length of each electrode of the source electrode 11 or the source electrode 21 is large, there is little chance that bubbles of the volatile flux generated inside come into contact with the boundary between the solder and the outside. In this case, it is understood that not only the void ratio is increased, but also non-standard solder protrusions appear and a defect is determined.
  • the length of each short side of the source electrode 11 and the source electrode 21 is 0.3 mm or less, more preferably 0.2 mm or less. It should be noted that there was almost no difference in the on-resistance between the levels 1 to 3.
  • FIG. 11 is a diagram for explaining the force applied to the solder bump during reflow mounting.
  • FIG. 3 shows solder bumps before and after reflow. Assuming that the height of the solder bump before reflow (the distance between the mounting substrate and the semiconductor device 1) is t, and that the solder bump is pushed by ⁇ t (the amount of sedimentation) during the reflow, the height of the solder bump after reflow is ( t ⁇ t). At this time, the force F applied to the solder bump on the side surface of the solder bump is expressed by Expression 6 when the electrode area when the solder bump is viewed from above is S and the electrode peripheral length is L.
  • Equation 6 ⁇ t ⁇ S is the solder volume settled by reflow mounting, and this volume is compressed in the solder bump having a height of (t ⁇ t). At this time, the surface tension of the solder bump to withstand while the compressed solder tends to elongate is proportional to the side area (t ⁇ t) ⁇ L of the solder bump. Equation (6) is transformed into equation (7).
  • Equation 7 indicates that the shape of the electrode is S / L (the value obtained by dividing the electrode area S by the electrode peripheral length L) so as to reduce the force F applied to the solder bumps in order to avoid the solder overflow after reflow mounting. It suggests that it can be optimized. However, if the area of the electrode is excessively small, an adverse effect of increasing the on-resistance is caused.
  • the amount of sediment ⁇ t is affected by the weight of the semiconductor device 1. Therefore, if the weight of the semiconductor device 1 is small, the result is that ⁇ t also becomes small. The force F can also be kept small.
  • Equation 6 in order to suppress solder protrusion, it is desirable to reduce S / L within a range where the on-resistance does not excessively increase.
  • the S / L shows a maximum of 0.127 at the level 1. Since the amount of solder protruding improves as the level advances to 1, 2, and 3, the S / L is 0.127 or less in the semiconductor device 1 according to the present embodiment.
  • the total electrode area S a of combined all the area of the electrode provided in the semiconductor device 1 is small, so that is suitable for preventing protrusion solder.
  • Table 3 the layout level 1-3, and enter the value of the total electrode area S a.
  • the total electrode area S a indicates the maximum 2.61 mm 2 at levels 1.
  • the protruding solder decided that in order to improved As the process proceeds levels 1,2,3, in the semiconductor device 1 according to this embodiment, the total electrode area S a becomes 2.61 mm 2 or less.
  • the electrode layouts of levels 1 to 7 shown in Table 3 are designed so that the ON resistance of the semiconductor device 1 is equivalent. For example, if the total electrode area Sa is too small, the on-resistance increases.
  • FIG. 9 shows electrode layouts and dimensions of levels 1 to 7. In the examination of the state of the solder after mounting, the thickness of the Si layer was set to 20 ⁇ m, the thickness of the Ag layer was set to 50 ⁇ m, and the thickness of the Ni layer was set to 30 ⁇ m in all of the levels 1 to 7. .
  • the distance between the mounting substrate and the semiconductor device 1 in the direction along the long side of the Si layer is smaller on the boundary 90C side than on the short side 93 side and the short side 94 side. Become wider. For this reason, the molten solder pushed in on the short side 93 side or the short side 94 side has a boundary along the longitudinal direction in the source electrode 11 and the source electrode 21 whose longitudinal direction is along the long side of the Si layer. It flows in the direction of the line 90C. For this reason, void defects due to poor solder protrusion or insufficient solder distribution are unlikely to occur.
  • level 1 having a typical electrode layout among levels 1 to 7.
  • the source electrode 11 and the source electrode 21 have a substantially rectangular shape along the long side direction of the Si layer.
  • the length in the longitudinal direction of the source electrode 11 and the source electrode 21 has a minimum value of 0.85 mm and a maximum value of 1.375 mm in Level 1. Since it has been confirmed that the examined level 1 has almost no adverse effect on the on-resistance, the source electrode 11 and the source electrode 21 are formed in a stripe shape in which the long side of each individual electrode is parallel to the long side of the Si layer. It is desirable that the long side length be 0.85 mm or more and 1.375 mm or less.
  • the mechanism for suppressing the protrusion of the solder is similar to that of the source electrode 11 and the source electrode 21. That is, the force F applied to the solder bump, which is a force for pushing the solder out, is proportional to S / L using the electrode area S of the gate electrode and the electrode peripheral length L. Is preferably smaller.
  • the gate electrode 19 and the gate electrode 29 are circular with a diameter of 0.25 mm or, not shown in Table 3, along the short side length of the Si layer.
  • the width in the direction is 0.25 mm. According to the examination results in Table 3, no out-of-specification was observed for the protrusion of the solder from the gate electrode. Therefore, the width of each of gate electrode 19 and gate electrode 29 is desirably 0.25 mm or less.
  • the gate electrode 19 and the gate electrode 29 require less conduction current for the control operation, the number of electrodes and the total electrode area are smaller than those of the source electrode 11 and the source electrode 21 and the electrode layout is designed. Nevertheless, it is required that the gate electrode 19 and the gate electrode 29 do not cause a change in conduction impedance due to a junction open defect or a void at the junction. Therefore, when the semiconductor device 1 is warped, assuming that the warp along the long side direction of the Si layer typically occurs one-dimensionally, the gate electrode 19 and the gate electrode 29 are respectively formed. It is desirable to install the Si layer at a position close to the short side 93 and the short side 94. Furthermore, it is preferable that the gate electrode 19 and the gate electrode 29 are formed along the short side 93 and the short side 94 of the Si layer and are separated from the source electrode 11 and the source electrode 21.
  • the semiconductor device 1 when the semiconductor device 1 is used for protecting a lithium-ion battery circuit used in a mobile-type set such as a smart phone, for example, the circuit board needs to be housed in the thinness of the set. From this, the present inventors assumed that the size of the semiconductor device 1 was 1.96 mm ⁇ 3.40 mm. Therefore, it is desirable that the short side length L2 of the semiconductor device 1 is shorter than 2.00 mm. It is desirable that the thickness of the semiconductor layer 40 (Si layer) is approximately 20 ⁇ m for lowering the on-resistance, and that the metal layer 30 (Ni layer) is It is desirable that the thickness be greater than 15 ⁇ m.
  • the semiconductor device 1 can be applied for protecting a lithium ion battery circuit of a mobile set such as a smartphone.
  • Table 3 shows values of the electrode area S, the electrode peripheral length L, and the S / L for each of the levels 1 to 7. It can also be seen that the solder state after mounting improves as the level number increases. This is because, for example, the S / L value of each electrode is smaller in level 2 than in level 1 from about 0.12 to about 0.10. It is considered that the force F) applied to the bump is reduced. From this, when the thickness of the Si layer is approximately 20 ⁇ m, the thickness of the Ag layer is approximately 50 ⁇ m, and the thickness of the Ni layer is approximately 30 ⁇ m, the source electrode 11 and the source electrode 21 It is desirable that the ratio of the area to the perimeter is less than 0.10.
  • the thickness of the Si layer being approximately 20 ⁇ m means that the thickness of the Si layer is substantially equal to 20 ⁇ m. More specifically, the thickness of the Si layer is 20 ⁇ m ⁇ 8%. Means a range. Further, that the thickness of the Ag layer is approximately 50 ⁇ m means that the thickness of the Ag layer is substantially equal to 50 ⁇ m, and more specifically, the thickness of the Ag layer is 50 ⁇ m ⁇ 14%. Means a range. Further, that the thickness of the Ni layer is approximately 30 ⁇ m means that the thickness of the Ni layer is substantially equal to 30 ⁇ m, and more specifically, the thickness of the Ni layer is 30 ⁇ m ⁇ 10%. Means a range.
  • the total electrode area S a is smaller than 2.11 mm 2. From this, the total electrode area S a is preferably smaller than 2.11 mm 2.
  • the total amount of solder can be reduced, and defective solder protrusion can be suppressed.
  • the reason why the state of the solder after mounting in the levels 5 to 7 is good is that the short side length of each source electrode is 0.2 mm or less. Accordingly, it is desirable that the short side length of each source electrode is 0.2 mm or less. According to the source electrode having a short side length of 0.2 mm or less, the bubbles of the volatile flux can contact the boundary between the solder and the outside at an early stage, and the bubbles of the volatile flux can be eliminated. It is possible to suppress the protrusion.
  • the shapes of the gate electrodes are all circular with a diameter of 0.25 mm. In any case, no solder protrusion occurred at the gate electrode judged to be out of specification, but a slightly different appearance rate of the solder protrusion occurred. In Levels 1 to 7, there is no difference in area and peripheral length because the shape of the gate electrode is the same. Therefore, the second thickness-reduced weight calculated on a basis of each layer thickness of the semiconductor device 1 (mg) M 'and a total electrode area and S a, per unit area M' / S a (second film thickness comparing the reduced weight M 'values) obtained by dividing by the total electrode area S a, and compared the load applied to the gate electrode.
  • Equation 10 0.0067 ⁇ (2.33 ⁇ t si + 10.5 ⁇ t ag + 8.90 ⁇ t ni ) / S a ⁇ 3.12 0.0067 ⁇ (2.33 ⁇ t si + 10.5 ⁇ t ag + 8.90 ⁇ t ni) /3.12 ⁇ S a ( Equation 10)
  • solder overflow can be suppressed by designing the gate electrode so that the relational expression of Expression 10 is satisfied.
  • solder protrusion and voids So far, attention has been paid to defects related to solder protrusion and voids.
  • solder ball when the protruded solder jumps out of the electrode portion and floats in a ball shape (solder ball), or when the solder ball re-hemispheres on the side surface of the semiconductor device 1, There is a failure mode in the case of adhesion and solidification (side adhesion). If a solder ball or side surface adheres, short-circuit failure occurs with a high probability. For this reason, if the occurrence was confirmed even in one place, it was determined to be defective.
  • the occurrence of the adhesion of the solder balls and the side surfaces of the solder is eliminated in the levels 3 to 7 (however, in the level 4, the thickness of the Si layer is 20 ⁇ m, the thickness of the Ag layer is 50 ⁇ m, and the thickness of the Ni layer is 30 ⁇ m. Only when no defect occurs). It is considered that this is because the source electrode 11 and the source electrode 21 are arranged at a sufficient distance from the long side length L1 of the Si layer, so that they do not stay in the semiconductor device 1 even if solder jumps out. . (Since the solder ball generated by jumping out of the electrode portion runs a long distance on the semiconductor device 1, it is considered that the probability of being captured and adsorbed at the end of the semiconductor device 1 by inertia is low.)
  • the distance (margin along the long side) between the source electrode 11 and the source electrode 21 and the long side length L1 of the Si layer is larger than 0.15 ⁇ m. For this reason, it is desirable that the distance between the long side length L1 of the Si layer and the source electrode 11 and the source electrode 21 is 0.15 ⁇ m or more.
  • FIG. 12A is a diagram showing a layout configuration of the source electrode of the semiconductor device according to the embodiment. As shown in the figure, each of the source electrode 11 and the source electrode 21 is composed of a plurality of electrodes.
  • the area of the electrode formed on the boundary line 90C side in the direction along the long side of the Si layer was formed on the short side 93 side of the Si layer. It may be larger than the area of the electrode.
  • the area of the electrode 11a1 formed on the boundary line 90C side is larger than the area of the electrode 11a2 formed on the short side 93 side of the Si layer.
  • the area of the electrode formed on the boundary line 90C side in the direction along the long side of the Si layer is the electrode formed on the short side 94 side of the Si layer. May be larger than the area.
  • the warp occurs in the direction along the long side of the Si layer, and the settling amount ⁇ t of the solder near the short sides 93 and 94 becomes larger than near the boundary 90C.
  • the area of the electrodes formed on the short sides 93 and 94 of the Si layer is smaller than the area of the electrodes formed on the side of the boundary line 90C.
  • the S / L of the electrodes formed on the sides 93 and 94 is reduced. Therefore, the force of the solder protruding (the force F applied to the solder bump) can be reduced.
  • the configuration in which the area of the electrode formed on the short side is smaller than the area of the electrode formed on the boundary side may be applied to at least one of the source electrode 11 and the source electrode 21.
  • the plurality of electrodes constituting the source electrode 11 may be smaller in the direction along the long side of the Si layer from the boundary line 90C side to the short side 93 side.
  • the plurality of electrodes constituting the source electrode 21 may be smaller in the direction along the long side of the Si layer from the side of the boundary line 90C to the side of the short side 94. Note that this structure may be applied to at least one of the source electrode 11 and the source electrode 21.
  • FIG. 12B is a diagram showing a layout configuration of the source electrode of the semiconductor device according to the embodiment. As shown in the figure, each of the source electrode 11 and the source electrode 21 is composed of a plurality of electrodes.
  • the distance between the electrode arranged on the boundary line 90C side and the adjacent electrode in the direction along the long side of the Si layer is the short side of the Si layer.
  • the distance between the electrode arranged on the 93 side and the adjacent electrode may be narrower.
  • the distance between the electrode arranged on the boundary line 90C side and the adjacent electrode in the direction along the long side of the Si layer is determined by the short side 94 It may be narrower than the distance between the electrode arranged on the side and the adjacent electrode. Note that this structure may be applied to at least one of the source electrode 11 and the source electrode 21.
  • the warp occurs in the direction along the long side of the Si layer, and the settling amount ⁇ t of the solder near the short sides 93 and 94 becomes larger than near the boundary 90C.
  • the distance between the adjacent electrodes formed on the short sides 93 and 94 of the Si layer is equal to the distance between the adjacent electrodes formed on the boundary line 90C side. Since the width is wider, the allowable amount of protrusion of the electrodes formed on the short sides 93 and 94 (for example, a half distance between adjacent electrodes) can be increased. Therefore, it is possible to reduce solder protrusion failure.
  • the distance between the adjacent electrodes of the source electrode 11 may be increased from the boundary line 90C toward the short side 93 in the direction along the long side of the Si layer.
  • the distance between the adjacent electrodes of the source electrode 21 may be increased from the boundary line 90C side to the short side 94 side in the direction along the long side of the Si layer. Note that this structure may be applied to at least one of the source electrode 11 and the source electrode 21.
  • FIG. 12C is a diagram showing a layout configuration of the source electrode of the semiconductor device according to the embodiment. As shown in the figure, each of the source electrode 11 and the source electrode 21 is composed of a plurality of electrodes.
  • the area of the plurality of electrodes forming the source electrode 11 is smaller than the area of the electrode forming the gate electrode 19, and the interval between each of the plurality of electrodes and the adjacent electrode is the same as that of the gate electrode 19. It may be smaller than the width of the electrode.
  • the area of the plurality of electrodes forming the source electrode 21 is smaller than the area of the electrode forming the gate electrode 29, and the distance between each of the plurality of electrodes and the adjacent electrode is the same as that of the electrode forming the gate electrode 29. May be narrower than the width of. Note that this structure may be applied to at least one of the source electrode 11 and the source electrode 21.
  • the S / L of the source electrode can be reduced. Therefore, the solder protrusion force (force F applied to the solder bump) of the source electrode can be reduced.
  • the distance between the adjacent source electrodes is smaller than the width of the gate electrode, but the contact between the source electrodes constituting the source electrode 11 may be made, and the contact between the source electrodes constituting the source electrode 21 may be made. You may.
  • the above-described configuration makes it easier to eliminate bubbles of the volatile flux, and short-circuiting of each electrode in the source electrode 11 is the same. This is because the potential is not a problem.
  • the solder bump is illustrated as a bonding material for bonding the semiconductor device 1 and the mounting board.
  • the form of the bonding material is not limited to the bump, and the material of the bonding material is solder. Not limited.
  • the semiconductor device according to the present invention can be widely used as a CSP type semiconductor device in various semiconductor devices such as a bidirectional transistor, a unidirectional transistor, and a diode.

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Abstract

半導体装置（１）は、１０μｍ≦ｔｓｉ≦３０μｍの半導体層（４０）、Ａｇからなり３０μｍ≦ｔａｇ＜６０μｍの金属層（３１）、およびＮｉからなり１０μｍ≦ｔｎｉ＜３５μｍの金属層（３０）と、トランジスタ（１０および２０）とを有し、トランジスタ（１０および２０）は半導体層（４０）の主面（４０ａ）側にソース電極およびゲート電極を有し、金属層（３１）は、トランジスタ（１０および２０）の共通ドレイン領域として機能し、半導体層（４０）の長辺長と短辺長の比は１．７３以下であり、ソース電極における各電極の面積と周辺長との比は０．１２７以下であり、ソース電極およびゲート電極の各面積の総和は２．６１ｍｍ２以下であり、ソース電極の短辺長は０．３ｍｍ以下であり、　７０２＜２．３３×ｔｓｉ+１０．５×ｔａｇ＋８．９０×ｔｎｉ＜９４３ の関係式が成立する。

Description

半導体装置
　本開示は、半導体装置に関し、特に、フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置に関する。
　従来、第１主面および第２主面を有する半導体層と、当該第１主面から当該第２主面に渡って設けられた２つの縦型電界効果トランジスタと、当該第２主面上に形成された金属層とを備える半導体装置が提案されている。この構成では、第１のトランジスタから第２のトランジスタへ流れる電流経路として、半導体基板内部を水平方向経路だけでなく、導通抵抗が低い金属層中の水平方向経路も用いることができるので、半導体装置のオン抵抗の低減が可能である。
　特許文献１では、上記構成に加え、金属層の半導体基板とは反対側に導電層が形成されたフリップチップ実装型の半導体装置が提案されている。この導電層により、チップを個片化する工程において、金属層のバリの発生を抑制できるとしている。
　また、特許文献２では、上記構成に加え、金属層の半導体基板とは反対側に絶縁被膜が形成されたフリップチップ実装型の半導体装置が提案されている。この絶縁被膜により、半導体装置の薄型化を維持しつつ、キズやかけなどの破損を防止できるとしている。
特開２０１６－８６００６号公報 特開２０１２－１８２２３８号公報
　しかしながら、特許文献１および特許文献２に開示された半導体装置では、半導体基板の線膨張係数よりも金属層の線膨張係数の方が大きいため、温度変化による半導体装置の反りが発生する。例えば、はんだを接合材として半導体装置をフリップチップ実装する場合、リフロー実装の高温時において半導体装置の反りが発生する。半導体装置の反りが大きいと実装に関する不具合が起こり易くなる。
　特許文献１では、金属層の半導体基板とは反対側に導電層が形成されているが、導電層の主材料が金属層と同種の金属であるため、温度変化による半導体装置の反りを軽減するのに十分な厚さの導電層形成は、製造上容易ではない。
　特許文献２では、金属層の半導体基板とは反対側には、半導体装置の薄型化および破損の防止を実現するための絶縁被膜が形成されているが、金属層の厚さが低オン抵抗を確保するために必要な厚さの場合は、半導体装置の反りを軽減する十分な応力は絶縁被膜に発生しない。
　また、特許文献１および２に開示された半導体装置では、はんだを接合材としてフリップチップ実装する場合、リフロー実装の高温時において半導体装置の自重がはんだにかかるため、はんだがはみ出すなどして接合不良が発生する。この接合不良は、半導体装置の反りとも関係するが、半導体装置の反りが抑制されることのみで解消されるものではない。
　つまり、特許文献１および２に開示された半導体装置では、オン抵抗を低減しつつ、半導体装置の反りの抑制とはんだのはみ出しなどによる接合不良の解消とを両立することは困難である。
　そこで、本開示は、オン抵抗を低減しつつ、半導体装置の反りの抑制とはんだのはみ出しなどによる接合不良の解消とを両立させたチップサイズパッケージ型の半導体装置を提供することを目的とする。
　上記課題を解決するため、本開示に係る半導体装置の一態様は、フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、互いに背向する第１主面および第２主面を有する半導体層と、互いに背向する第３主面および第４主面を有し、前記第３主面が前記第２主面に接触して形成され、銀からなり、厚さが３０μｍ以上かつ６０μｍより薄い第１の金属層と、互いに背向する第５主面および第６主面を有し、前記第５主面が前記第４主面に接触して形成され、ニッケルからなり、厚さが１０μｍ以上かつ３５μｍより薄い第２の金属層と、前記半導体層内の第１の領域に形成された第１の縦型ＭＯＳトランジスタと、前記第１の領域と前記第１主面に沿った方向で隣接する、前記半導体層内の第２の領域に形成された第２の縦型ＭＯＳトランジスタと、を有し、前記半導体層は、前記第１主面および前記第２主面のうちの前記第２主面側に配置され、第１導電型の不純物を含むシリコンからなる半導体基板と、前記第１主面および前記第２主面のうちの前記第１主面側に配置され、前記半導体基板に接触して形成され、前記半導体基板の前記第１導電型の不純物の濃度より低い濃度の前記第１導電型の不純物を含む低濃度不純物層と、を有し、前記第１の縦型ＭＯＳトランジスタは前記低濃度不純物層の表面に第１のソース電極および第１のゲート電極を有し、前記第２の縦型ＭＯＳトランジスタは前記低濃度不純物層の表面に第２のソース電極および第２のゲート電極を有し、前記第１のソース電極および前記第１のゲート電極と、前記第２のソース電極および前記第２のゲート電極とは、前記半導体層を平面視した場合に、前記半導体層の長辺を２分する境界線に対して線対称の位置に形成され、前記半導体層の厚さは１０μｍ以上かつ３０μｍ以下であり、前記半導体基板は、前記第１の縦型ＭＯＳトランジスタの第１のドレイン領域および前記第２の縦型ＭＯＳトランジスタの第２のドレイン領域の共通ドレイン領域として機能し、前記第１のソース電極から前記第１のドレイン領域、前記第１の金属層および前記第２のドレイン領域を経由した前記第２のソース電極までの双方向経路を主電流経路とし、前記半導体層の長辺長と短辺長の比は１．７３以下であり、前記第１のソース電極および前記第２のソース電極における各電極の面積と周辺長との比は０．１２７以下であり、前記第１のソース電極、前記第１のゲート電極、前記第２のソース電極、および前記第２のゲート電極の各面積の総和は２．６１ｍｍ２以下であり、前記第１のソース電極および前記第２のソース電極の各短辺長は０．３ｍｍ以下であり、前記半導体層の厚さをｔｓｉ（μｍ）、前記第１の金属層の厚さをｔａｇ（μｍ）、前記第２の金属層の厚さをｔｎｉ（μｍ）としたとき、
　７０２＜２．３３×ｔｓｉ+１０．５×ｔａｇ＋８．９０×ｔｎｉ＜９４３
の関係式が成立する。
　この構成によれば、低オン抵抗を確保するための厚さを有する第１の金属層（Ａｇ層）および第２の金属層（Ｎｉ層）が接触しているので、半導体層と第１の金属層との接触によって発生する半導体装置の反りを抑制できる。また、電極レイアウトおよび半導体装置の重さが規定されることで、はんだはみ出しおよびボイドの発生（以下、はんだはみ出しおよびボイドの発生をはんだ接合不良という）を規格内に抑えることができる。よって、オン抵抗を低減しつつ、半導体装置の反りの抑制とはんだ接合不良の解消とを両立させたチップサイズパッケージ型の半導体装置を提供することが可能となる。
　本開示に係る半導体装置によれば、オン抵抗を低減しつつ、半導体装置の反りの抑制とはんだ接合不良の解消とを両立させたチップサイズパッケージ型の半導体装置を提供することが可能となる。
図１は、実施の形態に係る半導体装置の構造の一例を示す断面図である。 図２は、実施の形態に係る半導体装置の電極構成の一例を示す上面図および双方向電流の流れを表す断面概略図である。 図３は、実施の形態に係る半導体装置の充放電回路への応用例を示す回路図である。 図４Ａは、Ｓｉ層／Ａｇ層の積層構成を有する半導体装置における、Ｓｉ層厚に対するオン抵抗を、試作実験で確認した結果のグラフである。 図４Ｂは、Ｓｉ層／Ａｇ層の積層構成を有する半導体装置における、Ａｇ層厚に対するオン抵抗を、試作実験で確認した結果のグラフである。 図５Ａは、Ｓｉ層／Ａｇ層の積層構成を有する半導体装置における、Ａｇ層厚／Ｓｉ層厚に対する反り量およびオン抵抗を、試作実験で確認した結果のグラフである。 図５Ｂは、Ｓｉ層／Ａｇ層／Ｎｉ層の積層構成を有する半導体装置における、Ｎｉ層厚に対する反り量を、試作実験で確認した結果のグラフである。 図６Ａは、実施の形態に係る半導体装置のリフロー実装工程および温度プロファイルの一例を示す図である。 図６Ｂは、積層体（Ｓｉ層／Ａｇ層）において半導体層側が凹状となる反りの状態を示す積層体の断面概略図である。 図６Ｃは、積層体（Ｓｉ層／Ａｇ層）において金属層側が凹状となる反りの状態を示す積層体の断面概略図である。 図６Ｄは、積層体（Ｓｉ層／Ａｇ層）を加熱した場合の反り量を示すグラフである。 図７は、Ｓｉ層／Ａｇ層／Ｎｉ層の積層構成を有する半導体装置の反りと電極表面のはんだバンプ形成との関係を示す断面概略図、および、反りによるはんだ行き渡り不足を示すＸ線透過観察撮影図である。 図８は、Ｓｉ層／Ａｇ層／Ｎｉ層の積層構成を有する半導体装置における、第１膜厚換算重量に対する実測重量および反り量を示すグラフである。 図９は、実施の形態に係る半導体装置の電極レイアウト構成のバリエーションを示す図である。 図１０は、Ｓｉ層／Ａｇ層／Ｎｉ層の積層構成を有する半導体装置の実装後の電極表面におけるボイド発生状態を示すＸ線透過観察撮影図である。 図１１は、リフロー実装時にはんだバンプにかかる力を説明する図である。 図１２Ａは、実施の形態に係る半導体装置のソース電極のレイアウト構成を示す図である。 図１２Ｂは、実施の形態に係る半導体装置のソース電極のレイアウト構成を示す図である。 図１２Ｃは、実施の形態に係る半導体装置のソース電極のレイアウト構成を示す図である。
　以下で説明する実施の形態は、いずれも本開示の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置および接続形態などは、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　本開示において、「ＡとＢとが電気的に接続される」とは、ＡとＢとが配線を介して直接的に接続される場合と、ＡとＢとが配線を介さず直接的に接続される場合と、ＡとＢとが抵抗成分（抵抗素子、抵抗配線）を介して間接的に接続される場合と、を含む。
　（実施の形態）
　［１．半導体装置の構造］
　以下、本実施の形態に係る半導体装置１の構造について説明する。本開示に係る半導体装置１は、半導体基板に２つの縦型ＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを形成した、フェイスダウン実装が可能なＣＳＰ（Ｃｈｉｐ　Ｓｉｚｅ　Ｐａｃｋａｇｅ：チップサイズパッケージ）型のマルチトランジスタチップである。上記２つの縦型ＭＯＳトランジスタは、パワートランジスタであり、いわゆる、トレンチＭＯＳ型ＦＥＴ（Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）である。
　図１は、実施の形態に係る半導体装置１の構造の一例を示す断面図である。また、図２は、実施の形態に係る半導体装置１の電極構成の一例を示す上面図および双方向電流の流れを表す断面概略図である。図１の断面図は、図２の（ａ）のＩ－Ｉにおける切断面を見た図である。
　図１に示すように、半導体装置１は、半導体層４０と、金属層３０および３１と、第１の縦型ＭＯＳトランジスタ１０（以下、トランジスタ１０）と、第２の縦型ＭＯＳトランジスタ２０（以下、トランジスタ２０）と、を有する。
　半導体層４０（以下、Ｓｉ層と記す場合がある）は、互いに背向する主面４０ａ（第１主面）および主面４０ｂ（第２主面）を有する。半導体層４０は、半導体基板３２と低濃度不純物層３３とが積層された構成となっている。
　半導体基板３２は、半導体層４０の主面４０ｂ側に配置され、第１導電型の不純物を含むシリコンからなる。
　低濃度不純物層３３は、半導体層４０の主面４０ａ側に配置され、半導体基板３２に接触して形成され、半導体基板３２の第１導電型の不純物の濃度より低い濃度の第１導電型の不純物を含む。低濃度不純物層３３は、例えば、エピタキシャル成長により半導体基板３２上に形成されてもよい。
　金属層３１（以下、Ａｇ層と記す場合がある）は、互いに背向する主面３１ａ（第３主面）および主面３１ｂ（第４主面）を有し、主面３１ａが主面４０ｂに接触して形成され、銀（Ａｇ）からなり、厚さが３０μｍ以上かつ６０μｍより薄い第１の金属層である。
　金属層３０（以下、Ｎｉ層と記す場合がある）は、互いに背向する主面３０ａ（第５主面）および主面３０ｂ（第６主面）を有し、主面３０ａが主面３１ｂに接触して形成され、ニッケル（Ｎｉ）からなり、厚さが１０μｍ以上かつ３５μｍより薄い第２の金属層である。ニッケル（Ｎｉ）が銀（Ａｇ）よりもヤング率が大きいことから、金属層３０は金属層３１よりもヤング率が大きい。
　なお、金属層３０および３１には、金属材料の製造工程において不純物として混入する金属以外の元素が微量に含まれていてもよい。
　また、図１および図２の（ａ）、（ｂ）に示すように、Ｓｉ層を平面視した場合、第１の領域Ａ１に形成されたトランジスタ１０は、半導体層４０の主面４０ａ側に４つのソース電極１１ａ、１１ｂ、１１ｃおよび１１ｄ（それぞれ、ソース電極１１に相当）と、１つのゲート電極１９（第１のゲート電極）とを有している。また、第１の領域Ａ１と主面４０ａに沿った方向で隣接する第２の領域Ａ２に形成されたトランジスタ２０は、４つのソース電極２１ａ、２１ｂ、２１ｃおよび２１ｄ（それぞれ、ソース電極２１に相当）と、１つのゲート電極２９（第２のゲート電極）とを有している。
　図２の（ａ）に示すように、半導体装置１は、長方形であるＳｉ層を平面視した場合、長辺方向中央の境界線９０Ｃを対称軸として互いに線対称となる位置に、トランジスタ１０が形成される第１の領域Ａ１と、トランジスタ２０が形成される第２の領域Ａ２とを有する。
　トランジスタ１０は、第１の領域Ａ１における低濃度不純物層３３の表面に、ゲート電極１９と、複数のソース電極１１（ソース電極１１ａ～１１ｄ）とを有する。
　ゲート電極１９は、Ｓｉ層を平面視した場合、Ｓｉ層の一方の短辺９３との間に他の電極を挟まずに形成されている。
　ソース電極１１（第１のソース電極：ソース電極１１ａ～１１ｄ）は、Ｓｉ層を平面視した場合、略長方形形状のものを複数含み、これら複数の略長方形形状のソース電極１１ａ～１１ｄは、それぞれの長手方向がＳｉ層の長辺と平行であり、ストライプ状に配置されている。
　トランジスタ２０は、第２の領域Ａ２における低濃度不純物層３３の表面に、ゲート電極２９と、複数のソース電極２１（ソース電極２１ａ～２１ｄ）とを有する。
　ゲート電極２９は、Ｓｉ層を平面視した場合、Ｓｉ層の他方の短辺９４との間に他の電極を挟まずに形成されている。
　ソース電極２１（第２のソース電極：ソース電極２１ａ～２１ｄ）は、Ｓｉ層を平面視した場合、略長方形形状のものを複数含み、これら複数の略長方形形状のソース電極２１ａ～２１ｄは、それぞれの長手方向がＳｉ層の長辺と平行であり、ストライプ状に配置されている。
　ここで、ソース電極１１ａ～１１ｄおよび２１ａ～２１ｄのそれぞれが有する略長方形形状は、長辺端部が図２の（ａ）に示される円弧形状や多角形に面取りされた形状のものも含む。
　ここで、ゲート電極１９およびソース電極１１と、ゲート電極２９およびソース電極２１とは、Ｓｉ層を平面視した場合、Ｓｉ層の長辺９１および９２のそれぞれを２分する境界線９０Ｃに対して線対称の位置に形成される。
　なお、ゲート電極１９の数およびゲート電極２９の数は、それぞれ１以上であればよく、必ずしも、図２の（ａ）に例示された１に限定されない。
　また、ソース電極１１におけるソース電極の数およびソース電極２１におけるソース電極の数は、それぞれ複数であればよく、必ずしも、図２の（ａ）に例示された４に限定されない。
　なお、ゲート電極１９およびゲート電極２９の形状は、半導体層４０の長辺方向と平行な方向の幅が、半導体層４０の短辺方向と平行な方向の幅よりも広くてよい。もしくは図２の（ａ）に示されるように円形であってもよい。
　図１および図２に示すように、低濃度不純物層３３の第１の領域Ａ１には、第１導電型と異なる第２導電型の不純物を含むボディ領域１８が形成されている。ボディ領域１８には、第１導電型の不純物を含むソース領域１４、ゲート導体１５、およびゲート絶縁膜１６が形成されている。ソース電極１１は部分１２と部分１３とからなり、部分１２は、部分１３を介してソース領域１４およびボディ領域１８に接続されている。ゲート導体１５は、ゲート電極１９に電気的に接続される。
　ソース電極１１の部分１２は、リフロー実装時にはんだと接合される層であり、限定されない一例として、ニッケル、チタン、タングステン、パラジウムのうちのいずれか１つ以上を含む金属材料で構成されてもよい。部分１２の表面には、金などのめっきが施されてもよい。
　ソース電極１１の部分１３は、部分１２と半導体層４０とを接続する層であり、限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか１つ以上を含む金属材料で構成されてもよい。
　低濃度不純物層３３の第２の領域Ａ２には、第１導電型と異なる第２導電型の不純物を含むボディ領域２８が形成されている。ボディ領域２８には、第１導電型の不純物を含むソース領域２４、ゲート導体２５、およびゲート絶縁膜２６が形成されている。ソース電極２１は部分２２と部分２３とからなり、部分２２は、部分２３を介してソース領域２４およびボディ領域２８に接続されている。ゲート導体２５は、ゲート電極２９に電気的に接続される。
　ソース電極２１の部分２２は、リフロー実装時にはんだと接合される層であり、限定されない一例として、ニッケル、チタン、タングステン、パラジウムのうちのいずれか１つ以上を含む金属材料で構成されてもよい。部分２２の表面には、金などのめっきが施されてもよい。
　ソース電極２１の部分２３は、部分２２と半導体層４０とを接続する層であり、限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか１つ以上を含む金属材料で構成されてもよい。
　トランジスタ１０および２０の上記構成により、半導体基板３２は、トランジスタ１０の第１のドレイン領域およびトランジスタ２０の第２のドレイン領域が共通化された、共通ドレイン領域として機能する。また、半導体装置１は、ソース電極１１から第１のドレイン領域、金属層３１および第２のドレイン領域を経由したソース電極２１までの双方向経路を主電流経路とする。
　ボディ領域１８およびボディ領域２８は、開口を有する層間絶縁層３４で覆われ、層間絶縁層３４の開口を通してソース領域１４およびソース領域２４に接続されるソース電極の部分１３および２３が設けられている。層間絶縁層３４およびソース電極の部分１３および２３は、開口を有するパッシベーション層３５で覆われ、パッシベーション層３５の開口を通してソース電極の部分１３、２３にそれぞれ接続される部分１２および２２が設けられている。
　また、本実施の形態に係る半導体装置１における各構造体の標準的な設計例は、半導体層４０の厚さが２０μｍであり、金属層３０および３１の厚さの和が８０μｍであり、層間絶縁層３４とパッシベーション層３５の厚さの和が８μｍである。
　［２．半導体装置の動作］
　図１に示す半導体装置１において、例えば、第１導電型をＮ型、第２導電型をＰ型として、ソース領域１４、ソース領域２４、半導体基板３２、および低濃度不純物層３３はＮ型半導体であり、かつ、ボディ領域１８およびボディ領域２８はＰ型半導体であってもよい。
　また、例えば、第１導電型をＰ型、第２導電型をＮ型として、ソース領域１４、ソース領域２４、半導体基板３２、および低濃度不純物層３３はＰ型半導体であり、かつ、ボディ領域１８およびボディ領域２８はＮ型半導体であってもよい。
　以下の説明では第１導電型をＮ型、第２導電型をＰ型とした、いわゆるＮチャネル型トランジスタの場合として、半導体装置１の導通動作について説明する。
　図１に示す半導体装置１において、ソース電極１１に高電圧およびソース電極２１に低電圧を印加し、ソース電極２１を基準としてゲート電極２９（ゲート導体２５）にしきい値以上の電圧を印加すると、ボディ領域２８中のゲート絶縁膜２６の近傍に導通チャネルが形成される。その結果、ソース電極１１－ボディ領域１８－低濃度不純物層３３－半導体基板３２－金属層３１－半導体基板３２－低濃度不純物層３３－ボディ領域２８に形成された導通チャネル－ソース領域２４－ソース電極２１という経路で電流が流れて半導体装置１が導通状態となる。なお、この導通経路における、ボディ領域１８と低濃度不純物層３３との接触面にはＰＮ接合があり、ボディダイオードとして機能している。また、このオン電流は金属層３１を流れるため、金属層３１を厚くすることで、オン電流経路の断面積が拡大し、半導体装置１のオン抵抗は低減できる。この導通状態は、後述の図３における充電状態の場合である。
　［３．半導体装置の反り低減と低オン抵抗とを両立させる構成］
　図３は、半導体装置１の、スマートホンやタブレットの充放電回路への応用例を示す回路図であり、半導体装置１は、制御ＩＣ２から与えられる制御信号に応じて、電池３から負荷４への放電動作および負荷４から電池３への充電動作を制御する。このようにスマートホンやタブレットの充放電回路として、半導体装置１が適用される場合、充電時間短縮や急速充電実現の制約から、オン抵抗は、２０Ｖ耐圧仕様として、２．２～２．４ｍΩ以下が求められる。
　図４Ａは、Ｓｉ層／Ａｇ層の積層構成を有する半導体装置における、Ｓｉ層厚に対するオン抵抗を、試作実験で確認した結果のグラフである。また、図４Ｂは、Ｓｉ層／Ａｇ層の積層構成を有する半導体装置における、Ａｇ層厚に対するオン抵抗を、試作実験で確認した結果のグラフである。
　図４Ａに示すように、Ｓｉ層を７３μｍから２０μｍまで薄膜化することで約０．３ｍΩの低オン抵抗化が可能であり、図４Ｂに示すように、Ａｇ層を３０μｍから５０μｍまで厚膜化することで約０．１ｍΩの低オン抵抗化が可能である。Ｓｉ層は、さらに薄膜化することで低オン抵抗化を進めることができるが、半導体基板ウェハ面内の膜厚ばらつき増大や、局所的に割れやクラックが生じやすくなるという製造工程上の課題が顕在化するため、１０μｍを下回る厚さでの安定した薄膜化は困難である。また、Ａｇ層の５０μｍを上回る厚膜化は低オン抵抗化への寄与が収束する領域にあり、特に６０μｍを上回るとほとんど改善の効果がないと判断できる。
　図４Ａに示すように、Ｓｉ層／Ａｇ層におけるオン抵抗を２．４ｍΩ以下とするには、Ｓｉ層厚は３０μｍ以下であることが望ましい。これと、Ｓｉ層薄膜化の加工限界とから、Ｓｉ層厚は、１０μｍ以上かつ３０μｍ以下であることが望ましい。
　ただし、Ｓｉ層およびＡｇ層の厚さを十分な低オン抵抗に必要なものに制御すると、半導体装置１の反りが増大する傾向にある。半導体装置１が実装基板に実装される場合には、ソース電極１１、ゲート電極１９、ソース電極２１およびゲート電極２９は、はんだなどの導電性接合材を介して、実装基板上に設けられた電極と、フェイスダウンにより接合される。この場合、半導体装置１の反りが大きいほど、ソース電極１１、ゲート電極１９、ソース電極２１およびゲート電極２９と、実装基板上に設けられた電極との電気的接続が不安定となる。つまり、半導体装置１の実装基板への実装をより安定化させるには、半導体装置１の反りを、より小さくする必要がある。
　図５Ａは、Ｓｉ層／Ａｇ層の積層構成を有する半導体装置における、Ａｇ層厚／Ｓｉ層厚（Ａｇ層厚をＳｉ層厚で除した値）に対する反り量およびオン抵抗を、試作実験で確認した結果のグラフである。より具体的には、同図には、長辺長が３．４０ｍｍ（図２のＬ１）かつ短辺長が１．９６ｍｍ（図２のＬ２）である半導体装置における、オン抵抗、および、２５０℃における反り量が示されている。
　図５Ａより、オン抵抗が２．４ｍΩ以下を満たすＡｇ層厚／Ｓｉ層厚は、１．０以上であることが求められる。これと、図４Ｂから導出されるＡｇ層厚の上限値とから、Ａｇ層厚は、３０μｍ以上かつ６０μｍよりも薄いことが望ましい。
　一方、図５Ａに示すように、Ａｇ層厚／Ｓｉ層厚が１．０以上の範囲では、２５０℃における反り量が、ＪＥＩＴＡなどの許容規格値である６０μｍ以下とならない。
　これに対して、Ｎｉ層は、半導体装置１の低オン抵抗を確保しつつ、半導体装置１に生じる反りを抑制するために配置されている。これは、Ａｇ層をＳｉ層とＮｉ層とで挟んだ構造であり、Ａｇ層の両面の応力バランスの観点から、Ｎｉ層は、Ｓｉ層と同程度の材料物性、かつ同程度の厚さを有することが反り量の抑制としては望ましい。しかしながら、そのような金属材料は存在しないため、Ｎｉ層は、少なくとも、Ａｇ層が有する材料物性値よりもＳｉ層の材料物性値に近い材料物性値を有していることが必要となる。さらに、Ａｇ層の両面の応力バランスの観点から、Ｎｉ層は、Ｓｉ層よりも厚いことが望ましい。
　表１に、半導体層４０／金属層３１／金属層３０の例であるＳｉ層／Ａｇ層／Ｎｉ層における典型的な各層の膜厚および物性値を例示する。
Figure JPOXMLDOC01-appb-T000002
　表１に示すように、Ｎｉ層を構成する金属材料Ｎｉのヤング率は、Ａｇ層を構成する金属材料Ａｇのヤング率よりも大きい。また、Ａｇ層はＳｉ層よりも厚い。さらに、Ｎｉ層を構成する第２の金属材料の線膨張係数は、Ａｇ層を構成する第１の金属材料の線膨張係数よりも小さい。Ｎｉ層の線膨張係数がＡｇ層の線膨張係数よりも小さいことで、半導体装置１の温度変化による反りを抑制できる。
　図５Ｂは、Ｓｉ層／Ａｇ層／Ｎｉ層の積層構成を有する半導体装置における、Ｎｉ層厚に対する反り量を、試作実験で確認した結果のグラフである。同図には、Ｓｉ層の厚さが２０μｍであり、Ａｇ層の厚さが５０μｍである場合の、Ｎｉ層の厚さを変化させたときの半導体装置に生じる反り量を計算した結果が示されている。
　同図に示すように、Ｎｉ層厚が大きいほど反りの抑制に効果があるが、およそ１０μｍを上回ると反りの抑制効果が大きく、Ｎｉ層厚を大きくするにつれて、反りの抑制効果は収束してくることが解る。このため反りを抑制する観点からは、Ｎｉ層は、１０μｍ～３５μｍの範囲にあることが効果的である。
　なお、図５Ｂでは、半導体層４０の長辺長Ｌ１を３．４０ｍｍとし、短辺長Ｌ２を１．９６ｍｍとし、Ｓｉ層の厚さを２０μｍとし、Ａｇ層の厚さが５０μｍである半導体装置を想定している。また、反り量は、後述するリフローの温度プロファイルを想定し、２５０℃に高温化した時の反り量を数値化している。
　［４．半導体装置の実装］
　半導体装置１は、ゲート電極１９、ソース電極１１、ゲート電極２９、およびソース電極２１が、実装基板の実装面と対向するようにフェイスダウン配置され、はんだなどの接合材を介してリフローにより半導体装置１に一定の圧力（例えば実装基板と半導体装置１との間隔が８０μｍとなるように）を加えながら実装基板に実装される。
　図６Ａは、実施の形態に係る半導体装置１のリフロー実装の工程および温度プロファイルの一例を示す図である。リフロー実装は、接合材としてはんだを用いることが一般的である。はんだを接合材として半導体装置１を実装する場合、実装基板の所定位置にはんだを印刷し、そこに半導体装置１をフェイスダウンで押し付けたあと、リフローと呼ばれる熱処理をおこなう。本発明者らは、一例として、図６Ａのような温度プロファイルでリフローを行っている。リフロー実装工程では、いったん、はんだを融解させるため融解温度である２２０℃付近を超えて２５０℃近くまで高温化する。その後の冷却過程ではんだが固まり、接合が強固となって実装が完了する。本開示では、以降、リフローをおこなって実装することをリフロー実装と記す。つまり、はんだを接合材として用い、はんだの融解温度以上まで高温化し、冷却する一連の熱処理を総称してリフロー実装と定義する。
　なお、図４Ａの温度プロファイルは一例であり、熱処理の仕方はこれに限定されるものではない。
　また、本開示でいう半導体装置の反りとは、温度変化によって半導体装置に生じる反りであり、実装不具合の要因となり得る高温時の反りのことをいう。特に断らない限り、反りまたは高温時の反りというときは、はんだ融解温度以上の温度における反りのことをいうものとする。
　半導体装置１はＳｉ層とＡｇ層との積層体（Ｓｉ層／Ａｇ層）を含んでいる。金属の方がシリコンよりも線膨張係数が大きいので環境温度に応じて半導体装置１に反りが生じる。
　図６Ｂは、積層体（Ｓｉ層／Ａｇ層）においてＳｉ層側が凹状となる反りの状態を示す当該積層体の断面概略図である。また、図６Ｃは、積層体（Ｓｉ層／Ａｇ層）においてＡｇ層側が凹状となる反りの状態を示す当該積層体の断面概略図である。
　以下、図６Ｂに示されるＳｉ層側が凹状となる反りのことを「正の反り」と呼び、図６Ｃに示されるＡｇ層側が凹状となる反りのことを「負の反り」と呼ぶ。また、図６Ｂ、図６Ｃに示されるように、積層体（Ｓｉ層／Ａｇ層）が反っているときの、長辺方向中央部と遠端部の高低差を反り量と呼ぶ。
　図６Ｄは、積層体（Ｓｉ層／Ａｇ層）を加熱した場合の反り量を示すグラフである。より具体的には、図６Ｄには、長辺長Ｌ１が３．４０ｍｍであり、短辺長Ｌ２が１．９６ｍｍであり、Ｓｉ層の厚さが７０μｍであり、Ａｇ層の厚さが３０μｍである積層体（Ｓｉ層／Ａｇ層）を加熱した時の反り量を示すグラフである。
　図６Ｄにおいて、実線で示されるデータは、Ｓｉ層に、めっき法などによりＡｇ層が追加形成された積層体（Ｓｉ層／Ａｇ層）の初回加熱時のデータである。ここで、５０℃付近を境にして反りの方向が反転しているのは、めっき時の温度が５０℃近辺なので、Ａｇ層は５０℃より低温になると収縮し、５０℃より高温になると伸長するためと考えられる。また、１８０℃付近で反り量が一度低下しているのは、めっき法により形成されたＡｇ層を構成する金属結晶が１８０℃程度で再結晶化されて、熱に対する物理定数が変化するためと考えられる。なお、このような金属の再結晶化は、Ａｇ層の構成種や厚さだけでなく製膜方法および製膜条件などに影響を受けるため、あらゆる製膜方法および製膜条件について必ず見られる現象というものではない。
　一方、破線で示されるデータは、初回加熱時に２５０℃まで加熱した積層体（Ｓｉ層／Ａｇ層）を、常温まで冷却した後に、再加熱した時のデータであり、初回加熱時のデータにあるようなグラフ形状の起伏は見られない。これは、初回加熱時にＡｇ層を構成する金属が再結晶化されたことによるものと考えられる。
　これらのデータから、積層体（Ｓｉ層／Ａｇ層）は、５０℃以下の常温では負の反りが生じ、１００℃以上の高温時（例えば、リフロー実装時におけるはんだの融解温度付近である１８０℃～２２０℃時）では、２０～３０μｍという正の反りが生じることが解る。
　［５．半導体装置の実装に起因した接合不良対策］
　Ｎｉ層を付加することで、半導体装置１の反り抑制に効果があるが、低オン抵抗化のためにＡｇ層を５０μｍまで厚くし、かつ、半導体装置１の反り抑制のためにＮｉ層を３０μｍまで厚くすると、半導体装置１の重量が大きくなる。半導体装置１の重量が大きくなると、半導体装置１の反りとは別の課題として、半導体装置１の実装時に接合不良を引き起こし易くなる。半導体装置１をフェイスダウン実装する場合、半導体装置１の重量が過度に大きくなれば、同一の実装条件であってもはんだを押し付ける力が大きくなる。その結果、はんだがソース電極１１およびソース電極２１、ならびに実装基板に形成された基板電極の範囲からはみ出し、ショート不良を引き起こす可能性が高くなる。
　また、Ｎｉ層が付加されても半導体装置１の反りを完全に消失させることは難しく、低オン抵抗化のためには、半導体装置１の反り発生と重量増大との２つの課題に対処せねばならない。本発明者らは鋭意検討をおこなった結果、各電極の形状、配置、および総面積を工夫することで上記課題を回避できることを見出した。
　本実施の形態に係る半導体装置１は、主としてＳｉ層、Ａｇ層、およびＮｉ層で構成されている。すなわち、半導体装置１の単位面積あたりの重量（第１膜厚換算重量）は、Ｓｉ、Ａｇ、およびＮｉの各重量密度を用い、各層の厚さを測定することで、以下の式１に示す関係式により算定できる。
（数１）
　第１膜厚換算重量＝２．３３×ｔｓｉ＋１０．５×ｔａｇ＋８．９０×ｔｎｉ　　（式１）
　なお、式１において、ｔｓｉは半導体層４０（Ｓｉ層）の厚さ（μｍ）であり、ｔａｇは金属層３１（Ａｇ層）の厚さ（μｍ）であり、ｔｎｉは金属層３０（Ｎｉ層）の厚さ（μｍ）である。また、２．３３（ｇ／ｃｍ３）、１０．５（ｇ／ｃｍ３）、８．９０（ｇ／ｃｍ３）は、それぞれ、Ｓｉ、Ａｇ、Ｎｉの重量密度である。なお、式１の第１膜厚換算重量は、実測重量と強い相関性を有している。さらに、式１の第１膜厚換算重量は、下記式２により、第２膜厚換算重量（ｍｇ）に変換できる。
（数２）
　第２膜厚換算重量（ｍｇ）
　　　＝０．００６７×（２．３３×ｔｓｉ＋１０．５×ｔａｇ＋８．９０×ｔｎｉ）　　（式２）
　つまり、式２の係数（０．００６７）は、式１において半導体装置１の各層の厚さをμｍ単位で測長し、かつ、重量密度を（ｇ／ｃｍ３）単位のものを使用して得られた第１膜厚換算重量を、ｍｇ単位に換算するための係数である。より具体的には、第２膜厚換算重量は、単位面積あたりの重量である第１膜厚換算重量に対して、実際の半導体装置の大きさ（３．４０ｍｍ×１．９６ｍｍ：図２におけるＬ１×Ｌ２）を適用して、ｍｇ表記したものである。
　また、実測重量は、２０個の半導体装置１の作製サンプルの平均重量である。
　式２より、半導体装置１の各層の厚さを把握することで、半導体装置１の重量を高精度に予測することが可能となる。
　表２に、半導体装置のＳｉ層、Ａｇ層、Ｎｉ層の厚さを様々に変えた試料における、リフロー実装後の実装不具合発生率を示す。
Figure JPOXMLDOC01-appb-T000003
　リフロー実装後の実装不具合については、以下の３項目を中心に判定した。
（１）電極外周から外部へのはんだはみ出しによる不具合
（２）はんだはみ出しの一種だが、はみ出したはんだが電極外周よりも外部へ飛び出してボール状に浮遊したり、半導体装置の側面部分で半球状に固着したりする不具合
（３）本来は所定の領域全体に行き渡ることが望ましいはんだが、一部の領域では行き渡らない不具合。これについては、ボイド率およびボイド発生率としてカウントした。
　なお、ボイド率とは、半導体装置に備わるすべての電極について、式３の算出式に基づいて個々に数値化した。
（数３）
　ボイド率（％）＝ボイド面積／電極面積　　　　　（式３）
　また、標準規格ＩＰＣ－７０９５に則り、ボイド率の大きさによってボイドの発生程度をＣｌａｓｓＩからＣｌａｓｓＩＩＩまで区分けする。ボイド発生率とは、ＣｌａｓｓＩに分類される電極の発生率が何％、ＣｌａｓｓＩＩに分類される電極の発生率が何％、という表現で評価される。
　はんだはみ出しやボイドの発生を完全に抑制することは極めて難しい。また、程度の軽微なはんだはみ出しやボイドは製品の機能への影響はほとんどないため、表２では、接合オープン不良、ショート不良といった致命的な不良に至るおそれのある、程度の大きなはんだはみ出しやボイドの発生だけを不合格の対象としている。
　よって、半導体装置のはんだの状態による不良判定を、以下のような基準により行っている。
（Ａ）はんだはみ出し：隣接する電極との間隔の半分を超えてはみ出す場合は不良と判定
（Ｂ）はんだボール、側面付着：発生が認められれば不良と判定
（Ｃ）ボイド率：半導体装置に備わるすべての電極について個々にボイド率を算出し、標準規格ＩＰＣ－７０９５に則り、ボイド率がＣｌａｓｓＩの区分からも外れる３３％以上となるものは不良と判定
　表２に示された試料（半導体装置）は、Ｓｉ層の長辺長Ｌ１が３．４０ｍｍであり、短辺長Ｌ２が１．９６ｍｍである。また、ソース電極１１、ソース電極２１、ゲート電極１９、およびゲート電極２９のレイアウト配置は、図２の（ａ）に示されたレイアウト配置と同じである。また、表２において、「ソース電極大」は、図２の（ａ）におけるソース電極のうち面積の大きいソース電極１１ａ、１１ｄ、２１ａおよび２１ｄに対応し、「ソース電極小」は、図２の（ａ）におけるソース電極のうち面積の小さいソース電極１１ｂ、１１ｃ、２１ｂおよび２１ｃに対応していることを示す。
　なお、表２において、上記（Ａ）～（Ｃ）の基準を満たさない（不良と判定された）数値を、太字で表している。
　表２によれば、Ａｇ層またはＮｉ層が厚いほど、半導体装置１の実測重量は増大し、反り量は低減する傾向にあることが解る。また、実装不具合状況については、以下のような傾向が現れている。
（ｉ）Ａｇ層またはＮｉ層が薄いほど、実測重量は小さく反り量は大きく、ボイド率が高いが、はんだはみ出し不良、はんだボール、および側面付着不良は見られない。
（ｉｉ）Ａｇ層またはＮｉ層が厚いほど、実測重量は大きく、反り量は小さく、はんだはみ出し不良および側面付着不良の発生率が高いが、ボイド不良は見られない。
　上記（ｉ）および（ｉｉ）の傾向は、以下のように説明できる。
　図７は、Ｓｉ層／Ａｇ層／Ｎｉ層の積層構成を有する半導体装置の反りと電極表面のはんだバンプ形成との関係を示す断面概略図、および、反りによるはんだ行き渡り不足を示すＸ線透過観察撮影図である。なお、本実施の形態において、はんだバンプの形態はＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）型であるが、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）型であってもよく、バンプの形態には限定されない。
　上記（ｉ）の場合には、はんだを押し出すほどの重量が電極にかからないために、はんだはみ出し不良は見られない。しかし、図７に示すように、反り量は大きいためにＳｉ層を平面視した場合の中央付近では、リフロー実装での高温時の正の反りのために電極と実装基板との距離が大きくなり、ソース電極１１およびソース電極２１では、境界線９０Ｃ側において、はんだが十分に行き渡ることができない領域（はんだ行き渡り不足）が生じる。このような領域はボイドとして算出される。
　上記（ｉｉ）の場合には、半導体装置の反り量が小さいため、図７に示されたようなはんだの行き渡り不足は発生せず、逆に、半導体装置の重量が大きいことに起因したはんだはみ出し不良が多くなる。
　表２より、上記（Ａ）（はんだはみ出し規格外発生率が０％）、（Ｂ）（はんだ側面付着発生率が０％）、および（Ｃ）（ボイド率が３３％未満）を満たすＡｇ層の厚さは、３０μｍ以上かつ６０μｍより薄いことが挙げられる。また、表２より、上記（Ａ）（はんだはみ出し規格外発生率が０％）、（Ｂ）（はんだ側面付着発生率が０％）、および（Ｃ）（ボイド率が３３％未満）を満たすＮｉ層の厚さは、１０μｍ以上かつ３５μｍより薄いことが挙げられる。
　図８は、Ｓｉ層／Ａｇ層／Ｎｉ層の積層構成を有する半導体装置における、第１膜厚換算重量に対する実測重量および反り量を示すグラフである。図８は、表２における上記（ｉ）および（ｉｉ）の傾向を視覚化したものである。図８のグラフにおいて、横軸は式１により算出した半導体装置の第１膜厚換算重量であり、左側の縦軸は半導体装置の実測重量であり、右側の縦軸は半導体装置の反り量である。
　図８において、一点鎖線で囲まれた領域は、ボイドに関する規格外不良が生じる範囲であり、破線で囲まれた領域は、はんだはみ出しに関する規格外不良が生じる範囲である。一点鎖線で囲まれた領域は半導体装置の反りに起因する不良であることから、グラフの左側（重量が小さい領域）に偏って存在する。一方、破線で囲まれた領域は半導体装置の重量に起因する不良であることから、グラフの右側（重量が大きい領域）に偏って存在する。
　つまり、半導体装置の反りおよび重量に起因するはんだ接合不良を回避できる範囲は、図８の一点鎖線および破線で囲まれていない範囲である。同図に示される相関関係より、半導体装置の実装に起因したはんだ接合不良が生じない範囲は、式１で示される第１膜厚換算重量が、７０２より大きく、かつ、９４３より小さい範囲である。すなわち、本実施の形態に係る半導体装置１は、以下の式４を満たす。
（数４）
　７０２　＜２．３３×ｔｓｉ＋１０．５×ｔａｇ＋８．９０×ｔｎｉ＜９４３　　　（式４）
　なお、半導体装置１の反り量が許容値（たとえば４０μｍ程度）を上回ることは望ましくない。なお、ここでの反り量の許容値（４０μｍ）は、ＪＥＩＴＡなどの許容規格値である６０μｍから製造ばらつきマージン（たとえば１．５倍）を考慮した値（６０μｍ／１．５）である。図８を参照すれば、半導体装置の反り量が４０μｍとなるのは、横軸に示された第１膜厚換算重量が７９０である場合である。すなわち、半導体装置１の反り量が、４０μｍを超えないようにするためには、式５を満たすことが望ましい。
（数５）
　７９０≦２．３３×ｔｓｉ＋１０．５×ｔａｇ＋８．９０×ｔｎｉ　　　　（式５）
　これによれば、反り量を４０μｍ以下にできる。
　次に、半導体装置１の長辺長Ｌ１と短辺長Ｌ２との比について説明する。半導体装置１は、素子の大きさにより反り量および重量は変化する。素子の大きさは用途によって決まるが、スマートホンに用いられるリチウムイオン電池回路の保護用途であれば、セットの厚さ方向に、回路基盤が収納される必要がある。また、半導体装置１のタテヨコ比（Ｓｉ層の長辺長Ｌ１／短辺長Ｌ２）が大きいほど反り量は大きくなる。本発明者らは、半導体装置１の反りと実装不良との関係を検討すべく、半導体装置１の大きさとして、上記回路基盤に収納でき、かつ、当該タテヨコ比が大きいものを想定した。具体的には、半導体装置１の大きさとして、１．９６ｍｍ×３．４０ｍｍを想定した。半導体装置１の上記タテヨコ比（１．７３）を最大とすると、Ｓｉ層の長辺長Ｌ１と短辺長Ｌ２との比は、１．７３以下となる。
　次に、半導体装置１の周辺長について説明する。接合材であるはんだはみ出しにおいて、はんだが融解するよりも先に、内部に含まれるフラックスが揮発し始めることが関係している。フラックスとは、潤滑油のようにはんだの濡れ性をよくするためにあらかじめはんだに包含されるものである。大抵のはんだにはフラックスが包含されている。
　揮発フラックスは、気泡として、まず、はんだの内部で膨張し、膨張した気泡は一部分でもはんだと外部の境界に接触すれば、小さな穴が開いた風船からガスが抜けるように、はんだ外部へ放出されて消失する。これに対して、揮発フラックスの気泡がはんだ外部との境界に接触する機会がなければ、膨張する気泡ははんだ内部にとどまるだけでなく、周囲のはんだを押し退けることとなる。これにより、はんだはみ出しを加速あるいは誘発することとなる。このため、揮発フラックスの気泡がはんだと外部の境界に接触しやすく、はんだ外部に放出されやすいようにすることが望ましい。
　このような知見から、略長方形形状をしたソース電極１１およびソース電極２１では、各短辺長を短くすることが効果的である。揮発フラックスの気泡ははんだ内部で球状かつ等方的に膨張するため、各短辺長が短ければ早い段階ではんだ外部に接触して放出されるからである。ただし、短辺長を小さくすることは各電極の面積が小さくなることであり、半導体装置１のオン抵抗を悪化させる影響がある。
　表３に、半導体装置の電極レイアウト構成を変えた試料における、リフロー実装後のはんだの状態を示す。また、図９は、実施の形態に係る半導体装置１の電極レイアウト構成のバリエーションを示す図である。
　なお、上述した表２の試作実験は、水準１のレイアウト条件を用いて、膜厚を振って（表２の項目名では試料Ｎｏとなっているが、試作実験は複数個を用いている）おり、はんだ接合不良のＳｉ層、Ａｇ層およびＮｉ層の厚さ依存性の検討を行ったものである。一方、表３の試作実験は、ソース電極のレイアウトを振っており（水準振り）、はんだ接合不良の電極レイアウト依存性の検討を行ったものである。
　表３および図９に示すように、水準１～３では、ソース電極幅および長辺沿いマージンを振っている。また、水準４～７では、さらにソース電極幅を狭める分、ソース電極の本数を増やすことでオン抵抗が一定となることを意識してソース電極の面積を同等化し、ソース電極幅および長辺沿いマージンを振っている。また、水準６～７では、水準４に対して、ソース電極幅および長辺沿いマージンを一定とし、Ｓｉ層の長辺に沿った方向のソース電極レイアウトを振っており、境界部のソース電極間隔およびソース電極長を振っている。
Figure JPOXMLDOC01-appb-T000004
　表３に示した電極レイアウト構成のバリエーションのうち、図２の（ａ）に示された電極レイアウト構成と同型の電極レイアウトを有する水準１～３について説明する。水準１において各ソース電極の短辺長は０．３０ｍｍであり、水準２において各ソース電極の短辺長は０．２５ｍｍであり、水準３において各ソース電極の短辺長は０．２０ｍｍである。
　図１０は、半導体装置１（水準１～３）の実装後の電極表面におけるボイド発生状態を示すＸ線透過観察撮影図である。同図より、まず、半導体装置１の電極において大小のボイドが局所的に発生していることが解る。ソース電極１１またはソース電極２１については、各短辺長が大きいものから小さいもの（水準１→３）になるにつれて、はんだの内部に留まっているボイドの径が小さくなっていく傾向が見られる。ソース電極１１またはソース電極２１について、各電極の短辺長が大きいときは、内部で発生した揮発フラックスの気泡がはんだと外部の境界に接触する機会が少ない。この場合、ボイド率が高くなるだけでなく、規格外のはんだはみ出しが現れて不良判定となるものと解される。
　表３における水準１～３の結果に基づき、ソース電極１１およびソース電極２１の各短辺長の大きさは、０．３ｍｍ以下であり、さらに望ましくは、０．２ｍｍ以下である。なお、水準１～３において、オン抵抗の差異はほとんど見られなかった。
　次に、半導体装置１の重量と、はんだバンプの側面にかかる力との関係について説明する。
　図１１は、リフロー実装時にはんだバンプにかかる力を説明する図である。同図には、リフロー前およびリフロー後におけるはんだバンプが示されている。リフロー前のはんだバンプの高さ（実装基板と半導体装置１との距離）をｔとし、リフロー中にはんだバンプがΔｔ（沈降量）だけ押し込まれたとすると、リフロー後のはんだバンプの高さは（ｔ－Δｔ）となる。このとき、はんだバンプの側面において、はんだバンプにかかる力Ｆは、はんだバンプを上面視した場合の電極面積をＳとし、電極周辺長をＬとした場合、式６で示される。
Figure JPOXMLDOC01-appb-M000005
　式６において、Δｔ×Ｓはリフロー実装にて沈降した分のはんだ体積であり、当該体積は、（ｔ－Δｔ）の高さとなったはんだバンプの中に圧縮されていることとなる。このとき、圧縮されたはんだが伸長しようとするのに対して、耐えようとするはんだバンプの表面張力は、はんだバンプの側面積（ｔ－Δｔ）×Ｌに比例する。また、式６は、式７のように変形される。
Figure JPOXMLDOC01-appb-M000006
　式７は、リフロー実装後のはんだはみ出しを回避するためには、はんだバンプにかかる力Ｆを小さくするように電極の形状を、Ｓ／Ｌ（電極面積Ｓを電極周辺長Ｌで除した値）により適正化できることを示唆している。ただし、電極の面積を過度に小さくすると、オン抵抗増大という悪影響を及ぼす。
　なお、沈降量Δｔに影響するのは半導体装置１の重量であるため、半導体装置１の重量が小さければ、結果的にΔｔも小さくなるため、はんだはみ出しを進行させる力である、はんだバンプにかかる力Ｆも小さく留めることができる。
　式６および式７に基づけば、はんだはみ出しを抑えるには、オン抵抗が過度に増大しない範囲でＳ／Ｌを小さくすることが望ましい。表３によれば、Ｓ／Ｌは、水準１にて最大０．１２７を示す。はんだはみ出しは、水準１、２、３と進むに連れて良化していくため、本実施の形態に係る半導体装置１において、Ｓ／Ｌは、０．１２７以下となる。
　次に、全ての電極パッドの総面積とはんだはみ出しとの関係について説明する。全ての電極パッドの総面積が大きくなって半導体装置１の実装に使用されるはんだの量が多いと、同じ反り量かつ同じΔｔを有する半導体装置１であってもはんだはみ出しが起こる確率は高いといえる。
　したがって、半導体装置１に備わる電極の面積を全て合わせた総電極面積Ｓａが小さい方が、はんだはみ出しを防ぐのに適していることになる。表３において、水準１～３のレイアウトについて、総電極面積Ｓａの値を記入している。総電極面積Ｓａは水準１にて最大２．６１ｍｍ２を示す。はんだはみ出しは、水準１、２、３と進むに連れて良化していくため、本実施の形態に係る半導体装置１において、総電極面積Ｓａは２．６１ｍｍ２以下となる。
　また、表３に示す水準１～７の電極レイアウトは、半導体装置１のオン抵抗が同等となるように設計されている。例えば、総電極面積Ｓａが小さすぎるとオン抵抗が増大してしまう。図９に、水準１～７の電極レイアウトおよび寸法を示す。なお、実装後のはんだの状態を調べた検討においては、水準１～７の全てにおいて、Ｓｉ層の厚さを２０μｍとし、Ａｇ層の厚さを５０μｍとし、Ｎｉ層の厚さを３０μｍとしている。
　半導体装置１がリフロー実装時に反ってしまうと、Ｓｉ層の長辺に沿った方向において、実装基板と半導体装置１との間隔は、境界線９０Ｃ側は短辺９３側および短辺９４側よりも広くなる。このため、短辺９３側または短辺９４側で押し込まれた溶融はんだは、Ｓｉ層の長辺に沿った方向を長手方向とするソース電極１１およびソース電極２１において、当該長手方向に沿って境界線９０Ｃ方向に流動する。このため、はんだはみ出し不良やはんだの行き渡り不足によるボイド不良が生じにくくなる。
　ここで、水準１～７のうち、典型的な電極レイアウトを有する水準１について着目する。上述したボイド不良の抑制という観点から、ソース電極１１およびソース電極２１がＳｉ層の長辺方向に沿った略長方形形状をしていることが重要である。ソース電極１１およびソース電極２１の長手方向の長さは、水準１において最小値０．８５ｍｍであり、最大値１．３７５ｍｍである。検討した水準１はオン抵抗への悪影響はほぼないことを確認しているので、ソース電極１１およびソース電極２１は、それぞれ個別の電極の長辺がＳｉ層の長辺に平行なストライプ状に形成され、長辺長が０．８５ｍｍ以上かつ１．３７５ｍｍ以下であることが望ましい。
　これにより、リフロー実装時に、はんだが各電極の長手方向に流動し易くなり、はんだはみ出し不良およびはんだの行き渡り不足によるボイド不良を抑制できる。
　なお、ゲート電極１９およびゲート電極２９についても、はんだはみ出しを抑制するメカニズムについては、ソース電極１１およびソース電極２１と同様である。すなわち、はんだを外部へ押し出そうとする力である、はんだバンプにかかる力Ｆは、ゲート電極の電極面積Ｓと電極周辺長Ｌとを用いて、Ｓ／Ｌに比例するため、Ｓ／Ｌの値が小さい方が好ましい。
　表３によれば、水準１～７において、ゲート電極１９およびゲート電極２９は、直径０．２５ｍｍの円形状か、または、表３に示されていないが、Ｓｉ層の短辺長に沿った方向の幅が０．２５ｍｍである。表３の検討結果では、ゲート電極におけるはんだはみ出しについては規格外となるものは観察されなかった。このため、ゲート電極１９およびゲート電極２９の各々の幅は０．２５ｍｍ以下であることが望ましい。
　また、ゲート電極１９およびゲート電極２９は、制御動作に必要な導通電流が少ないことから、ソース電極１１およびソース電極２１と比較して、電極数や総電極面積を少なく電極レイアウト設計される。それでもゲート電極１９およびゲート電極２９は、接合オープン不良や接合部のボイドによる導通インピーダンス変動が発生しないことが求められる。そこで、半導体装置１に反りが生じる場合には、Ｓｉ層の長辺方向に沿った反りが１次元的に生じるのが典型的であると想定して、ゲート電極１９およびゲート電極２９は、それぞれＳｉ層の短辺９３および短辺９４に近接する位置に設置することが望ましい。さらには、ゲート電極１９およびゲート電極２９は、Ｓｉ層の短辺９３沿いおよび短辺９４沿いにあって、ソース電極１１およびソース電極２１と離間して形成されていることが好ましい。
　これにより、ゲート電極１９およびゲート電極２９の接合オープン不良や接合部の導通インピーダンス変動を抑制できる。
　前述したように、半導体装置１が、例えば、スマートホンなどのモバイル型セットに用いられるリチウムイオン電池回路の保護用途である場合、セットの薄さの中に回路基盤が収納される必要がある。このことから、本発明者らは半導体装置１の大きさとして１．９６ｍｍ×３．４０ｍｍを想定した。したがって、半導体装置１の短辺長Ｌ２は、２．００ｍｍより短いことが望ましい。また、低オン抵抗化のために、半導体層４０（Ｓｉ層）の厚さは略２０μｍであることが望ましく、また半導体装置１に生じる反りの抑制のために、金属層３０（Ｎｉ層）の厚さは１５μｍよりも厚いことが望ましい。
　これにより、半導体装置１を、スマートホンなどのモバイル型セットのリチウムイオン電池回路の保護用として適用可能となる。
　表３では、水準１～７ごとに、電極面積Ｓ、電極周辺長ＬおよびＳ／Ｌの値を示している。また、水準番号が大きくなるにつれて実装後のはんだ状態も向上していくことが解る。これは、例えば、水準１よりも水準２の方が各電極について、Ｓ／Ｌの値が約０．１２から約０．１０へと小さくなり、はんだを外部へ押し出そうとする力（はんだバンプにかかる力Ｆ）が減少するためと考えられる。これより、Ｓｉ層の厚さが略２０μｍであり、Ａｇ層の厚さが略５０μｍであり、Ｎｉ層の厚さが略３０μｍである場合に、ソース電極１１およびソース電極２１において、各電極の面積と周辺長との比は０．１０より小さいことが望ましい。
　これにより、はんだがはみ出ようとする力（はんだバンプにかかる力Ｆ）を低減できる。
　なお、Ｓｉ層の厚さは略２０μｍであるとは、Ｓｉ層の厚さが実質的に２０μｍに等しいことを意味し、より具体的には、Ｓｉ層の厚さは、２０μｍ±８％の範囲であることを意味する。また、Ａｇ層の厚さは略５０μｍであるとは、Ａｇ層の厚さが実質的に５０μｍに等しいことを意味し、より具体的には、Ａｇ層の厚さは、５０μｍ±１４％の範囲であることを意味する。また、Ｎｉ層の厚さは略３０μｍであるとは、Ｎｉ層の厚さが実質的に３０μｍに等しいことを意味し、より具体的には、Ｎｉ層の厚さは、３０μｍ±１０％の範囲であることを意味する。
　また、ソース電極１１およびソース電極２１の各電極の面積と周辺長との比が０．１０より小さいことを、別で表記すると以下のようになる。すなわち、ソース電極１１およびソース電極２１を構成する各電極の長辺長をＸｓとし、短辺長をＹｓとすれば、以下の式８が成立する。
Figure JPOXMLDOC01-appb-M000007
　式８を展開すると式９が成立する。
Figure JPOXMLDOC01-appb-M000008
　これによれば、式９の関係式が成立するように各電極を設計することで、はんだがはみ出ようとする力（はんだバンプにかかる力Ｆ）を抑制できる。
　さらに、表３によれば、実装後のはんだの状態について比較したところ、水準５～７において、非常に良好な傾向が得られ、規格外となるはんだはみ出し不良は見られなかった。また、表３には示していないが、規格外となるボイド不良の発生も見られなかった。水準５～７においては、反りに影響を及ぼす構造的なパラメータ、各電極の面積Ｓと電極周辺長Ｌとの比、および総電極面積Ｓａ等が、はんだはみ出しを抑制する方向に働くためと考えられる。
　特に総電極面積Ｓａについて、半導体装置１に使用するはんだの量を低減できるために、はんだはみ出しに至る確率を低減することができる。水準５～７では、総電極面積Ｓａは２．１１ｍｍ２よりも小さい。これより、総電極面積Ｓａは２．１１ｍｍ２より小さいことが望ましい。
　これによれば、総はんだ量を削減でき、はんだはみ出し不良を抑制できる。
　また、表３によれば、水準５～７における実装後のはんだの状態が良好なのは、各ソース電極の短辺長が０．２ｍｍ以下であるためと考えられる。これより、各ソース電極の短辺長は０．２ｍｍ以下であることが望ましい。０．２ｍｍ以下の短辺長を有するソース電極によれば、揮発フラックスの気泡が早い段階ではんだと外部との境界に接触することができ、揮発フラックスの気泡が消失できるので、はんだを押し出してはみ出しを誘発することを抑制できる。
　次に、ゲート電極の形状とはんだ実装不良との関係について説明する。
　水準１～７において、ゲート電極の形状はすべて直径０．２５ｍｍの円形で統一している。いずれも規格外と判定されるゲート電極におけるはんだはみ出しは発生していないが、はんだはみ出しの発生率にはやや差異が現れている。水準１～７において、ゲート電極の形状が同じなので面積と周辺長に差異はない。そこで、半導体装置１の各層厚から換算して求められる第２膜厚換算重量（ｍｇ）をＭ’とし、総電極面積をＳａとし、単位面積あたりのＭ’／Ｓａ（第２膜厚換算重量Ｍ’を総電極面積Ｓａで除した値）を比較して、ゲート電極にかかる負荷を比較した。より具体的には、表３に示されたデータのうち、Ｍ’／Ｓａとゲート電極の規格内はんだはみ出し発生率との相関性を一次式で近似し、当該一次式からゲート電極の規格内はんだはみ出し発生率が閾値である１０％となるＭ’／Ｓａを算出した。その結果、Ｍ’／Ｓａ＞３．１２となる条件で、ゲート電極の規格内はんだはみ出し発生率が１０％以上となる傾向があり、当該発生率が増加する傾向があることが解った。なお、第２膜厚換算重量Ｍ’は式２で表されるため、以下の式１０が成立する。
（数１０）
　０．００６７×（２．３３×ｔｓｉ＋１０．５×ｔａｇ＋８．９０×ｔｎｉ）／Ｓａ＜３．１２
　０．００６７×（２．３３×ｔｓｉ＋１０．５×ｔａｇ＋８．９０×ｔｎｉ）／３．１２＜Ｓａ　　　　　（式１０）
　これによれば、式１０の関係式が成立するようにゲート電極を設計することで、はんだはみ出しを抑制できる。
　これまで、はんだはみ出しやボイドに関する不良に注目したが、はみ出したはんだが電極部より外に飛び出してボール状に浮遊する場合（はんだボール）や、はんだボールが半導体装置１の側面に半球状に再付着して固化する場合（側面付着）の不良モードがある。はんだボールや側面付着した場合は、高い確率でショート不良に至る。このため１か所でも発生が確認されれば不良と判定した。
　表３によれば、水準３～７においてはんだボールやはんだの側面付着の発生がなくなっている（但し、水準４ではＳｉ層の厚さ２０μｍ、Ａｇ層の厚さ５０μｍ、Ｎｉ層の厚さ３０μｍの場合のみ不良が発生していない）。これは、ソース電極１１およびソース電極２１が、Ｓｉ層の長辺長Ｌ１から十分に距離をとって配置されているために、はんだの飛び出しがあっても半導体装置１に留まらないためと考えられる。（電極部から飛び出して発生したはんだボールは、半導体装置１上の長い距離を走るため、慣性により半導体装置１の端部で捕獲吸着される確率が低いと考えられる。）
　水準３～７では、ソース電極１１およびソース電極２１と、Ｓｉ層の長辺長Ｌ１との間の距離（長辺沿いマージン）が０．１５μｍよりも大きい。このため、Ｓｉ層の長辺長Ｌ１とソース電極１１およびソース電極２１との距離は、０．１５μｍ以上離間していることが望ましい。
　これにより、はんだボールや側面付着によるショート不良の発生を抑制できる。
　図１２Ａは、実施の形態に係る半導体装置のソース電極のレイアウト構成を示す図である。同図に示すように、ソース電極１１およびソース電極２１は、各々複数の電極で構成されている。
　ここで、ソース電極１１を構成する複数の電極のうち、Ｓｉ層の長辺に沿った方向における、境界線９０Ｃ側に形成された電極の面積は、Ｓｉ層の短辺９３側に形成された電極の面積より大きくてもよい。図１２Ａでは、例えば、境界線９０Ｃ側に形成された電極１１ａ１の面積は、Ｓｉ層の短辺９３側に形成された電極１１ａ２の面積より大きい。また、ソース電極２１を構成する複数の電極のうち、Ｓｉ層の長辺に沿った方向における、境界線９０Ｃ側に形成された電極の面積は、Ｓｉ層の短辺９４側に形成された電極の面積より大きくてもよい。
　上述したように、Ｓｉ層の長辺に沿った方向に反りが発生し、境界線９０Ｃ付近よりも短辺９３および９４付近の方がはんだの沈降量Δｔが大きくなる。これに対して、本実施の形態に係る半導体装置によれば、Ｓｉ層の短辺９３および９４側に形成された電極の面積は境界線９０Ｃ側に形成された電極の面積より小さいので、短辺９３および９４側に形成された電極のＳ／Ｌが小さくなる。よって、はんだがはみ出ようとする力（はんだバンプにかかる力Ｆ）を低減できる。
　なお、短辺側に形成された電極の面積が境界線側に形成された電極の面積より小さいという構成は、ソース電極１１およびソース電極２１の少なくとも一方に施されていればよい。
　なお、ソース電極１１を構成する複数の電極は、Ｓｉ層の長辺に沿った方向において、境界線９０Ｃ側から短辺９３側に向かうにつれて小さくてもよい。また、ソース電極２１を構成する複数の電極は、Ｓｉ層の長辺に沿った方向において、境界線９０Ｃ側から短辺９４側に向かうにつれて小さくてもよい。なお、本構成についても、ソース電極１１およびソース電極２１の少なくとも一方に施されていればよい。
　これにより、はんだがはみ出ようとする力（はんだバンプにかかる力Ｆ）を効果的に低減できる。
　図１２Ｂは、実施の形態に係る半導体装置のソース電極のレイアウト構成を示す図である。同図に示すように、ソース電極１１およびソース電極２１は、各々複数の電極で構成されている。
　ここで、ソース電極１１を構成する複数の電極のうち、Ｓｉ層の長辺に沿った方向における、境界線９０Ｃ側に配置された電極とその隣り合う電極との間隔は、Ｓｉ層の短辺９３側に配置された電極とその隣り合う電極との間隔より狭くてもよい。また、ソース電極２１を構成する複数の電極のうち、Ｓｉ層の長辺に沿った方向における、境界線９０Ｃ側に配置された電極とその隣り合う電極との間隔は、Ｓｉ層の短辺９４側に配置された電極とその隣り合う電極との間隔より狭くてもよい。なお、本構成についても、ソース電極１１およびソース電極２１の少なくとも一方に施されていればよい。
　上述したように、Ｓｉ層の長辺に沿った方向に反りが発生し、境界線９０Ｃ付近よりも短辺９３および９４付近の方がはんだの沈降量Δｔが大きくなる。これに対して、本実施の形態に係る半導体装置によれば、Ｓｉ層の短辺９３および９４側に形成された隣り合う電極の間隔は、境界線９０Ｃ側に形成された隣り合う電極の間隔より広いので、短辺９３および９４側に形成された電極のはみ出し許容量（例えば、隣接電極間隔の半分の距離）を大きくできる。よって、はんだはみ出し不良を低減できる。
　なお、ソース電極１１の隣り合う電極の間隔は、Ｓｉ層の長辺に沿った方向において、境界線９０Ｃ側から短辺９３側に向かうにつれて大きくてもよい。また、ソース電極２１の隣り合う電極の間隔は、Ｓｉ層の長辺に沿った方向において、境界線９０Ｃ側から短辺９４側に向かうにつれて大きくてもよい。なお、本構成についても、ソース電極１１およびソース電極２１の少なくとも一方に施されていればよい。
　これにより、はんだはみ出し不良を効果的に低減できる。
　図１２Ｃは、実施の形態に係る半導体装置のソース電極のレイアウト構成を示す図である。同図に示すように、ソース電極１１およびソース電極２１は、各々複数の電極で構成されている。
　ここで、ソース電極１１を構成する複数の電極の面積は、ゲート電極１９を構成する電極の面積より小さく、当該複数の電極の各々とその隣り合う電極との間隔はゲート電極１９を構成する各電極の幅より狭くてもよい。また、ソース電極２１を構成する複数の電極の面積は、ゲート電極２９を構成する電極の面積より小さく、当該複数の電極の各々とその隣り合う電極との間隔はゲート電極２９を構成する各電極の幅より狭くてもよい。なお、本構成についても、ソース電極１１およびソース電極２１の少なくとも一方に施されていればよい。
　これによれば、ソース電極のＳ／Ｌを小さくできる。よって、ソース電極のはんだはみ出し力（はんだバンプにかかる力Ｆ）を低減できる。また、隣り合うソース電極の間隔は、ゲート電極幅よりも狭いが、ソース電極１１を構成するソース電極間の接触はしてもよく、また、ソース電極２１を構成するソース電極間の接触はしてもよい。ソース電極１１を構成する全ての電極の総面積相当の１面取り電極と比較した場合、上記構成の方が揮発フラックスの気泡消失が容易であり、ソース電極１１の中での各電極の短絡は同電位なので問題にならないからである。
　（その他の実施の形態）
　以上、本開示の１つまたは複数の態様に係る半導体装置について、実施の形態に基づいて説明したが、本開示は、この実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示の１つまたは複数の態様の範囲内に含まれてもよい。
　上記実施の形態では、半導体装置１と実装基板とを接合するための接合材としてはんだバンプを例示したが、当該接合材の形態はバンプに限定されず、また、当該接合材の材料ははんだに限定されない。
　本願発明に係る半導体装置は、ＣＳＰ型の半導体装置として、双方向トランジスタ、単方向トランジスタ、ダイオードなどの各種の半導体装置に広く利用できる。
　１　　半導体装置
　２　　制御ＩＣ
　３　　電池
　４　　負荷
　１０　　トランジスタ（第１の縦型ＭＯＳトランジスタ）
　１１、１１ａ、１１ｂ、１１ｃ、１１ｄ、２１、２１ａ、２１ｂ、２１ｃ、２１ｄ　　ソース電極
　１２、１３、２２、２３　　部分
　１４、２４　　ソース領域
　１５、２５　　ゲート導体
　１６、２６　　ゲート絶縁膜
　１８、２８　　ボディ領域
　１９、２９　　ゲート電極
　２０　　トランジスタ（第２の縦型ＭＯＳトランジスタ）
　３０、３１　　金属層
　３０ａ、３０ｂ、３１ａ、３１ｂ、４０ａ、４０ｂ　　主面
　３２　　半導体基板
　３３　　低濃度不純物層
　３４　　層間絶縁層
　３５　　パッシベーション層
　４０　　半導体層
　９０Ｃ　　境界線
　９１、９２　　長辺
　９３、９４　　短辺

Claims (16)

  1. 　フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、
    　互いに背向する第１主面および第２主面を有する半導体層と、
    　互いに背向する第３主面および第４主面を有し、前記第３主面が前記第２主面に接触して形成され、銀からなり、厚さが３０μｍ以上かつ６０μｍより薄い第１の金属層と、
    　互いに背向する第５主面および第６主面を有し、前記第５主面が前記第４主面に接触して形成され、ニッケルからなり、厚さが１０μｍ以上かつ３５μｍより薄い第２の金属層と、
    　前記半導体層内の第１の領域に形成された第１の縦型ＭＯＳトランジスタと、
    　前記第１の領域と前記第１主面に沿った方向で隣接する、前記半導体層内の第２の領域に形成された第２の縦型ＭＯＳトランジスタと、を有し、
    　前記半導体層は、
    　前記第１主面および前記第２主面のうちの前記第２主面側に配置され、第１導電型の不純物を含むシリコンからなる半導体基板と、
    　前記第１主面および前記第２主面のうちの前記第１主面側に配置され、前記半導体基板に接触して形成され、前記半導体基板の前記第１導電型の不純物の濃度より低い濃度の前記第１導電型の不純物を含む低濃度不純物層と、を有し、
    　前記第１の縦型ＭＯＳトランジスタは前記低濃度不純物層の表面に第１のソース電極および第１のゲート電極を有し、
    　前記第２の縦型ＭＯＳトランジスタは前記低濃度不純物層の表面に第２のソース電極および第２のゲート電極を有し、
    　前記第１のソース電極および前記第１のゲート電極と、前記第２のソース電極および前記第２のゲート電極とは、前記半導体層を平面視した場合に、前記半導体層の長辺を２分する境界線に対して線対称の位置に形成され、
    　前記半導体層の厚さは１０μｍ以上かつ３０μｍ以下であり、
    　前記半導体基板は、前記第１の縦型ＭＯＳトランジスタの第１のドレイン領域および前記第２の縦型ＭＯＳトランジスタの第２のドレイン領域の共通ドレイン領域として機能し、
    　前記第１のソース電極から前記第１のドレイン領域、前記第１の金属層および前記第２のドレイン領域を経由した前記第２のソース電極までの双方向経路を主電流経路とし、
    　前記半導体層の長辺長と短辺長の比は１．７３以下であり、
    　前記第１のソース電極および前記第２のソース電極における各電極の面積と周辺長との比は０．１２７以下であり、
    　前記第１のソース電極、前記第１のゲート電極、前記第２のソース電極、および前記第２のゲート電極の各面積の総和は２．６１ｍｍ２以下であり、
    　前記第１のソース電極および前記第２のソース電極の各短辺長は０．３ｍｍ以下であり、
    　前記半導体層の厚さをｔｓｉ（μｍ）、前記第１の金属層の厚さをｔａｇ（μｍ）、前記第２の金属層の厚さをｔｎｉ（μｍ）としたとき、
    　（数１）
    　７０２＜２．３３×ｔｓｉ+１０．５×ｔａｇ＋８．９０×ｔｎｉ＜９４３
    　の関係式が成立する
    　半導体装置。
  2. 　（数２）
    　７９０≦２．３３×ｔｓｉ+１０．５×ｔａｇ＋８．９０×ｔｎｉ
    　の関係式が成立する
    　請求項１に記載の半導体装置。
  3. 　前記第１のソース電極および前記第２のソース電極は、各々複数の電極からなり、
    　前記平面視において、前記第１のソース電極および前記第２のソース電極を構成する前記複数の電極の長手方向は、前記半導体層の長辺と平行であり、前記第１のソース電極を構成する前記複数の電極はストライプ状に配置され、前記第２のソース電極を構成する前記複数の電極はストライプ状に配置され、
    　前記第１のソース電極および前記第２のソース電極を構成する前記複数の電極の各々の長辺長は、０．８５ｍｍ以上かつ１．３７５ｍｍ以下である
    　請求項１または２に記載の半導体装置。
  4. 　前記第１のゲート電極および前記第２のゲート電極の各々の最大幅は、０．２５ｍｍ以下であり、
    　前記平面視において、前記第１のゲート電極は、前記第１のソース電極よりも前記半導体層の短辺側に、前記第１のソース電極と離間して形成されており、前記第２のゲート電極は、前記第２のソース電極よりも前記半導体層の短辺側に、前記第２のソース電極と離間して形成されている
    　請求項１または２に記載の半導体装置。
  5. 　前記半導体層の短辺長は、２．００ｍｍより短く、
    　前記半導体層の厚さは、略２０μｍであり、
    　前記第２の金属層の厚さは、１５μｍより厚い
    　請求項１～４のいずれか１項に記載の半導体装置。
  6. 　前記半導体層の厚さは、略２０μｍであり、
    　前記第１の金属層の厚さは、略５０μｍ以上であり、
    　前記第２の金属層の厚さは、略３０μｍであり、
    　前記第１のソース電極および前記第２のソース電極を構成する各電極の面積と周辺長との比は、０．１０より小さい
    　請求項１に記載の半導体装置。
  7. 　前記第１のソース電極および前記第２のソース電極を構成する各電極の長辺長をＸｓ、短辺長をＹｓとしたとき、
    Figure JPOXMLDOC01-appb-M000001
     　の関係式が成立する
    　請求項６に記載の半導体装置。
  8. 　前記第１のソース電極、前記第１のゲート電極、前記第２のソース電極、および前記第２のゲート電極を構成する各電極の各面積の総和は、２．１１ｍｍ２より小さい
    　請求項６に記載の半導体装置。
  9. 　前記第１のソース電極および前記第２のソース電極を構成する各電極の短辺長は、０．２ｍｍ以下である
    　請求項７または８に記載の半導体装置。
  10. 　前記第１のソース電極、前記第１のゲート電極、前記第２のソース電極、および前記第２のゲート電極を構成する各電極の各面積の総和をＳａとしたとき、
    　（数４）
    　０．００６７×（２．３３×ｔｓｉ+１０．５×ｔａｇ＋８．９０×ｔｎｉ）／３．１２＜Ｓａ
    　の関係式が成立する
    　請求項６に記載の半導体装置。
  11. 　前記第１のソース電極および前記第２のソース電極を構成する各電極は、前記半導体層の各辺に対して０．１５３ｍｍ以上離間している
    　請求項６に記載の半導体装置。
  12. 　前記第１のソース電極および前記第２のソース電極は、各々複数の電極からなり、
    　前記第１のソース電極を構成する複数の電極および前記第２のソース電極を構成する複数の電極の少なくとも一方のうち、前記境界線側に形成された電極の面積は、前記半導体層の短辺側に形成された電極の面積より大きい
    　請求項１に記載の半導体装置。
  13. 　前記第１のソース電極を構成する複数の電極および前記第２のソース電極を構成する複数の電極の少なくとも一方の各々の電極は、前記境界線側から前記短辺側に向かうにつれて小さい
    　請求項１２に記載の半導体装置。
  14. 　前記第１のソース電極および前記第２のソース電極は、各々複数の電極からなり、
    　前記第１のソース電極を構成する複数の電極および前記第２のソース電極を構成する複数の電極の少なくとも一方のうち、前記境界線側に配置された電極とその隣り合う電極との間隔は、前記半導体層の短辺側に配置された電極とその隣り合う電極との間隔より狭い
    　請求項１に記載の半導体装置。
  15. 　前記第１のソース電極を構成する複数の電極および前記第２のソース電極を構成する複数の電極の少なくとも一方における隣り合う電極の間隔は、前記境界線側から前記短辺側に向かうにつれて広い
    　請求項１４に記載の半導体装置。
  16. 　前記第１のソース電極および前記第２のソース電極は、各々複数の電極からなり、
    　前記第１のソース電極を構成する複数の電極および前記第２のソース電極を構成する複数の電極の少なくとも一方の各々の面積は、前記第１のゲート電極および前記第２のゲート電極を構成する各電極の面積より小さく、
    　前記少なくとも一方の前記複数の電極の各々とその隣り合う電極との間隔は、前記第１のゲート電極および前記第２のゲート電極を構成する各電極の幅より狭い
    　請求項１に記載の半導体装置。
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