TW201939745A - 半導體裝置及其製造方法 - Google Patents

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Abstract

提供包含在閘極結構的不同部分具有不同輪廓的閘極結構的半導體裝置結構。在一些範例中，半導體裝置包含位於基底上的鰭片結構、位於鰭片結構上的源極/汲極結構以及位於鰭片結構上方且沿著鰭片的側壁的閘極結構。源極/汲極結構靠近閘極結構。閘極結構的頂部具有第一側壁輪廓且底部具有與第一側壁輪廓不同的第二側壁輪廓。

Description

半導體裝置及其製造方法
本發明實施例是關於半導體製造技術，特別是有關於半導體裝置及其製造方法。
隨著半導體產業已進展至奈米技術製程節點(node)以追求更高的裝置密度、更高的效能和更低的成本，來自製造和設計兩方面的挑戰導致了三維設計的發展，例如鰭式場效電晶體(fin field effect transistors，FinFETs)。典型的鰭式場效電晶體係被製造成具有從基底延伸的鰭片結構，舉例來說，藉由蝕刻入基底的矽層中。鰭式場效電晶體的通道形成於垂直的鰭片中。在鰭片結構上方提供(例如覆蓋以包裹)閘極結構。在通道上具有閘極結構是有益的，其允許在閘極結構底下的通道之閘極控制。鰭式場效電晶體裝置提供許多優點，包含降低短通道效應以及增加電流。
隨著裝置尺寸持續縮減，可以藉由使用金屬閘極電極而不是典型的多晶矽(polysilicon)閘極電極來改善鰭式場效電晶體裝置的效能。形成金屬閘極堆疊的一種製程是實施取代閘極製程(也稱為「閘極後製(gate-last)」製程)， 其中最終的閘極堆疊是「最後」製造的。然而，在具有小尺寸的先進製程節點中實施這種積體電路(IC)生產製程存在挑戰。
根據本發明的一些實施例，提供半導體裝置。此半導體裝置包含鰭片結構，位於基底上；源極/汲極結構，位於鰭片結構上；以及閘極結構，位於鰭片結構上方，且沿著鰭片結構的側壁，源極/汲極結構靠近閘極結構，閘極結構的頂部具有第一側壁輪廓，且閘極結構的底部具有與第一側壁輪廓不同的第二側壁輪廓。
根據本發明的另一些實施例，提供半導體裝置。此半導體裝置包含鰭片結構，位於基底上；閘極結構，位於鰭片結構上方；以及複數個間隔部件，各別位於閘極結構的各自相對側壁上，其中這些間隔部件中的每一個的頂部和下部位於閘極結構的各自相對側壁上，其中這些間隔部件中的每一個的下部具有非線性表面，非線性表面從各自的間隔部件的頂部的側面橫向往內，其中各自的間隔部件的頂部的側面遠離閘極結構，且其中這些間隔部件中的每一個的下部的高度低於鰭片結構的頂表面。
根據本發明的又另一些實施例，提供半導體裝置的製造方法。此方法包含供應第一蝕刻氣體混合物，以異向性地蝕刻閘極結構的頂部；以及在閘極結構的底部的側壁上形成非線性表面，非線性表面的形成包含供應第二蝕刻氣體混合物，以橫向地蝕刻閘極結構的底部。
26、27‧‧‧側壁
35、90‧‧‧凹槽
37‧‧‧尖端
50‧‧‧開口
52a、52b‧‧‧源極/汲極區
53‧‧‧閘極介電層
54‧‧‧功函數調整層
55‧‧‧金屬填充層
56‧‧‧取代閘極結構
70‧‧‧基底
74‧‧‧鰭片結構
76‧‧‧凹槽
78‧‧‧隔離結構
80‧‧‧界面介電層
81、83‧‧‧距離
82‧‧‧虛設閘極層
84‧‧‧硬遮罩
87‧‧‧間隔層
89‧‧‧間隔部件
92‧‧‧源極/汲極結構
95‧‧‧第二深度
96‧‧‧接觸蝕刻停止層
98‧‧‧第一深度
99‧‧‧薄膜堆疊
100‧‧‧製程
101‧‧‧層間介電層
102、104、106、108、110、112、114、116、118、120、122、124、126‧‧‧操作
201‧‧‧鰭式場效電晶體裝置結構
212‧‧‧虛設閘極結構
212a‧‧‧頂部
212b‧‧‧底部
302‧‧‧非線性表面
802‧‧‧寬度
804‧‧‧縮短的寬度
A-A、B-B、C-C‧‧‧剖面
藉由以下的詳細描述配合所附圖式，可以更加理解本發明實施例的內容。需強調的是，根據產業上的標準慣例，許多部件(feature)並未按照比例繪製。事實上，為了能清楚地討論，各種部件的尺寸可能被任意地增加或減少。
第1圖是根據一些實施例之用於在基底上製造裝置結構的示範製程的流程圖。
第2圖是根據一些實施例描繪半導體裝置結構的透視示意圖。
第3A-3C、4A-4C、5A-5C、6A-6C、7A-7C、8A-8C、9A-9C、10A-10C、11A-11C、12A-12C、13A-13C和14A-14C圖是根據一些實施例描繪在第1圖之不同製造階段下的半導體裝置結構的剖面示意圖。
以下內容提供了許多不同的實施例或範例，用於實施所提供之標的之不同部件。組件和配置的具體範例描述如下，以簡化本揭露。當然，這些僅僅是範例，並非用以限定本揭露。舉例來說，敘述中若提及第一部件形成於第二部件上方，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不直接接觸的實施例。此外，本揭露在不同範例中可重複使用參考數字及/或字母，此重複是為了簡化和清楚之目的，並非代表所討論的不同實施例及/或組態之間有特定的關係。
此外，其中可能用到與空間相對用語，例如「在……之下」、「在……下方」、「下方的」、「在……上方」、「上方的」及類似的用詞，這些空間相對用語係為了便於描述圖示中一個(些)元件或部件與另一個(些)元件或部件之間的關係。這些空間相對用語包含使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，則其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
本揭露整體係關於半導體裝置，更具體而言，關於在半導體裝置中形成取代閘極結構。本揭露提供用於製造具有想要的輪廓之閘極結構的方法，使得在完成取代閘極製程之後，閘極結構可以保持與附近的結構(例如源極/汲極結構)的想要的距離。在一些範例中，閘極結構可以包含具有不同輪廓的頂部和底部。本揭露的一些面向的實施方式可以用於其他製程、其他裝置及/或其他膜層。舉例來說，其他示範裝置可以包含平面場效電晶體(planar FETs)、水平的全繞式閘極(Horizontal Gate All Around，HGAA)場效電晶體、垂直的全繞式閘極(Vertical Gate All Around，VGAA)場效電晶體和其他裝置。描述了示範方法和結構的一些變化。本發明所屬技術領域具有通常知識者將容易理解在其他實施例的範圍內可以考慮到的其他修改。雖然可以用特定順序描述方法實施例，但是可以用任何邏輯順序執行各種其他方法實施例，並且可以比在此描述的方法實施例包含更少或更多的步驟。
在對電晶體形成取代閘極結構的取代閘極製程中，在基底上方形成虛設閘極堆疊作為接下來在其上形成閘極結構的預留位置。沿著虛設閘極堆疊形成間隔結構。在形成源極/汲極結構、接觸蝕刻停止層(contact etch stop layer，CESL)和層間介電(interlayer dielectric，ILD)層之後，移除虛設閘極堆疊，留下由間隔結構、接觸蝕刻停止層及/或層間介電層界定的開口。然後，在這個由間隔結構、接觸蝕刻停止層及/或層間介電層界定的開口中形成取代閘極結構。
取代閘極結構可以包含閘極介電層(例如高介電常數(high-k)介電層)、選擇性的(optional)阻障層、功函數(work-function)調整層和閘極金屬填充。可以使用多次沉積和圖案化製程以形成功函數調整層，舉例來說，以微調電晶體的臨界電壓(threshold voltage，Vt)。在一些實施例中，功函數調整層可以針對不同種類的電晶體(例如p型鰭式場效電晶體或n型鰭式場效電晶體)使用不同的材料，以便根據需求增強裝置的電性效能。
第1圖係根據一些實施例描繪執行以形成半導體裝置結構的製程100的示範流程圖，例如第2圖描繪的簡化鰭式場效電晶體裝置結構201。根據以下圖式和描述，未於第2圖中繪示或參照第2圖描述的其他面向將變得顯而易見。第3A-14C圖是根據一些實施例之對應於製程100的各個階段的基底的一部分的示例性剖面示意圖。應注意的是，製程100可以用於形成任何合適的結構，包含第2-14C圖描繪之半導體裝置 結構(又稱為鰭式場效電晶體裝置結構)201或未在此呈現的其他半導體結構。
第2圖描繪的簡化鰭式場效電晶體裝置結構201包含位於基底70上且在凹槽76中的隔離結構78之間並且突出於隔離結構78之上的鰭片結構74，凹槽76界定鰭片結構74。每個鰭片結構74提供形成一或多個裝置的主動區。虛設閘極結構212形成於鰭片結構74上方並垂直於鰭片結構74延伸。源極/汲極區52a和52b對應各自的虛設閘極結構212設置於每個鰭片結構74的相對區域中。
在第2圖描繪的範例中，虛設閘極結構212各別包含界面介電質80、界面介電質80上方的虛設閘極層82、以及虛設閘極層82上方的硬遮罩84。虛設閘極結構212在鰭片結構74的二或三側上接合鰭片結構74。每個虛設閘極結構212的頂部212a具有第一輪廓，且其底部212b具有第二輪廓。在不同部分形成虛設閘極結構212的不同輪廓，例如頂部212a和底部212b，可以幫助調制(modulate)半導體裝置的電性效能以用於不同目的。舉例來說，底部212b的第二輪廓提供具有側邊彎曲的非線性表面，一般相信在形成位於虛設閘極結構212附近的其他結構時，此非線性表面提供更寬的製程寬裕度(processing window)。在第2圖描繪的實施例中，底部212b的第二輪廓包含與頂部212a中的第一輪廓(例如側壁垂直的直線輪廓)不同的雙曲(hyperbolic)面，以便在完成最終閘極結構之後調制半導體裝置的電性和效能。以下將進一步討論關於底部212b的第二輪廓的細節。
應注意的是，相較於頂部212a，位於虛設閘極結構212的底部212b處的雙曲面(例如，或稱為非線性表面)改變虛設閘極結構212與附近結構(例如形成於源極/汲極區52a、52b中的源極/汲極結構)之間的距離及/或空間。因此，藉由利用位於虛設閘極結構212的底部212b處的非線性表面，可以增加和擴大附近區域的小空間，從而在製造附近的其他結構時提供更寬的製程寬裕度，例如提供用於源極/汲極區52a、52b中的源極/汲極結構擴大的成長空間。
第2圖更繪示用於後續圖式的參考剖面。剖面A-A位於沿著相對的源極/汲極區52a、52b之間的鰭片結構74中的通道之平面中。剖面B-B位於垂直於剖面A-A的平面中，並且橫跨相鄰的鰭片結構74中的源極/汲極區52a。剖面C-C位於平行於剖面A-A的平面中，沿著鰭片結構74之間的凹槽76和隔離結構78。為了清楚起見，後續圖式參照這些參考剖面。後續圖式結尾以「A」標示說明對應剖面A-A的製程的各種範例下的剖面示意圖；後續圖式結尾以「B」標示說明對應剖面B-B的製程的各種範例下的剖面示意圖；以及後續圖式結尾以「C」標示說明對應剖面C-C的製程的各種範例下的剖面示意圖。在一些圖式中，可以省略在此繪示的組件或部件的一些參考數字以避免模糊其他組件或部件；這是為了便於描繪這些圖式。
參照回第1圖描繪的製程100，製程100在操作102開始，藉由提供基底70，準備製造在基底70上形成的半導體裝置，例如半導體裝置(又稱為鰭式場效電晶體裝置結構) 201。基底70可以是或包含整塊的(bulk)半導體基底、絕緣體上覆半導體(semiconductor-on-insulator，SOI)基底或其他基底。基底70的半導體材料可以包含或是例如矽(例如，像是Si<100>或Si<111>的晶體矽)或鍺的元素半導體、化合物或合金半導體、類似的材料或前述之組合。半導體材料可以是摻雜或未摻雜的，例如使用p型或n型摻質。
在操作104，如第3A-C圖所示，鰭片結構74形成於基底70上且從隔離結構78之間延伸。鰭片結構74的形成使用合適的製程，包含遮罩、光微影(photolithography)及/或蝕刻製程，以在基底70中形成凹槽76來界定基底70中的鰭片結構74。在一些範例中，鰭片結構74可以是或包含例如矽或鍺的元素半導體、化合物或合金半導體；類似的材料；或前述之組合。此外，可以依需求使用n型及/或p型摻質對鰭片結構74進行摻雜。
隔離結構78係形成於凹槽76中。隔離結構78可以包含或是絕緣材料，例如氧化物(例如氧化矽(silicon oxide))、氮化物、類似的材料或前述之組合，且絕緣材料的沉積可以使用任何合適的沉積製程。接著可以凹蝕絕緣材料以形成具有鰭片結構74從相鄰的隔離結構78之間突出的隔離結構78。絕緣材料的凹蝕可以使用合適的蝕刻製程，例如對絕緣材料的材料具有選擇性的蝕刻製程。可以利用方法的各種其他實施例以在基底上形成鰭片結構及/或隔離結構。
在操作106，如第4A-4C圖所示，在基底70上形成薄膜堆疊(film stack)99，其可以在後續用於形成虛設閘極 結構212。薄膜堆疊99係形成為鰭片結構74上方的毯覆(blanket)層。薄膜堆疊99包含位於鰭片結構74上方的界面介電質80、位於界面介電質80上方的虛設閘極層82、以及位於虛設閘極層82上方的硬遮罩84。
界面介電質80、虛設閘極層82和硬遮罩84的形成可以藉由依序形成各自的膜層，然後將這些膜層圖案化，以形成具有想要的輪廓的虛設閘極結構212。舉例來說，界面介電質80可以包含或是氧化矽、氮化矽(silicon nitride)、類似的材料或前述之多層結構，並且可以在鰭片結構74上熱及/或化學成長，或保形地(conformally)沉積，例如藉由電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition，PECVD)、原子層沉積(atomic layer deposition，ALD)或其他的沉積技術。虛設閘極層82可以包含或是矽(例如非晶(amorphous)矽及/或多晶矽(polysilicon))或其他材料，其沉積係藉由低壓化學氣相沉積(low pressure chemical vapor deposition，LPCVD)、電漿增強化學氣相沉積、物理氣相沉積(physical vapor deposition，PVD)或其他沉積技術。可以先在基底70上形成界面介電質80和虛設閘極層82，至少直到以虛設閘極層82填充界定於鰭片結構74之間的凹槽76且具有想要的虛設閘極層82的厚度。在形成硬遮罩84之前，可以利用化學機械研磨(chemical mechanical planarization，CMP)製程將虛設閘極層82平坦化。因此，在填充和平坦化凹槽76之後，獲得虛設閘極層82，接著在虛設閘極層82上形成硬遮罩84。硬遮罩84 可以包含或是氮化矽、氮氧化矽(silicon oxynitride)、氮碳化矽(silicon carbon nitride)、類似的材料或前述之組合，其沉積係藉由化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積、原子層沉積或其他的沉積技術。然後可以將硬遮罩84圖案化，舉例來說，使用光微影和一或多個蝕刻製程。
在操作108，如第5A-5C圖所示，執行蝕刻製程以蝕刻薄膜堆疊99的頂部。蝕刻製程是異向性的(anisotropic)蝕刻製程，以定向地蝕刻薄膜堆疊99的頂部，形成虛設閘極結構212的頂部212a。虛設閘極結構212的頂部212a包含薄膜堆疊99位於鰭片結構74的頂表面的水平處以及在其上方的部分，如第5A圖所示之具有第一深度98。換句話說，頂部212a指的是虛設閘極結構212的位於鰭片結構74的頂表面的水平面及其上方的部分。第一深度98可以在約30奈米(nm)至55奈米的範圍內。如第5B圖所示，底部212b具有留在基底70上方的第二深度95，其高於隔離結構78且低於鰭片結構74的頂表面的水平，並填充界定在鰭片結構74之間的凹槽76。第二深度95可以類似於鰭片結構74的高度(在隔離結構78上方)，在約40奈米至65奈米的範圍內，例如約55奈米。如第5A圖所示，頂部212a的第一深度98是在鰭片結構74上方形成的深度。因此，當操作108的蝕刻製程結束時，虛設閘極層82的一部分25留下，並且在鰭片結構74之間露出，如第5C圖所示，將在以下操作中進一步蝕刻此部分25。
由於用於蝕刻頂部212a的蝕刻製程是異向性蝕刻 製程，頂部212a的輪廓保持大致上垂直的側壁及/或線性輪廓，其沿著頂部212a的主體具有恆定寬度802，而沒有明顯的側壁彎曲或變形，如第5A和5C圖所示。在一些實施例中，蝕刻製程可以是乾式電漿製程。藉由供應至少包含含鹵素氣體和含溴氣體的第一蝕刻氣體混合物來執行蝕刻製程。含鹵素氣體的合適範例包含CF4、Cl2、HCl、Si2Cl6、CCl4、類似的氣體或前述之組合。含溴氣體的合適範例包含Br2、HBr、類似的氣體或前述之組合。在一特定範例中，第一蝕刻氣體混合物包含Cl2和HBr。還可以在蝕刻氣體混合物中供應鈍化氣體以協助維持薄膜堆疊99的第一部分212a的輪廓。鈍化氣體的合適範例包含O2、CH4、CF4、N2、類似的氣體或前述之組合。鈍化氣體可以在蝕刻製程期間使頂部212a的側壁鈍化，使得在後續的蝕刻製程期間選擇性地不蝕刻頂部212a的側壁。在此描述的特定範例中，第一蝕刻氣體混合物包含Cl2、HBr、以及O2或N2。選擇性地，也可以在第一蝕刻氣體混合物中供應惰性氣體，例如He和Ar。
在一些範例中，在蝕刻氣體混合物中供應的含鹵素氣體和含溴氣體的比例可以在約1：5至約1：40的範圍，例如從約1：10至約1：30，舉例來說，約1：20。以低於含溴氣體的流速供應含鹵素氣體。在一些範例中，乾性電漿蝕刻製程包含射頻(RF)源功率和射頻偏功率(bias power)。對操作108的蝕刻製程而言，在頻率範圍從約0.3GHz至約300GHz之下，射頻源功率可以在約500瓦(Watts)至約2000瓦的範圍內，且射頻偏功率可以在約100瓦至約3000瓦的範圍內。可 以在約3%至約80%的工作循環(duty cycle)下連續供應或脈衝(pulsed)射頻源功率和射頻偏功率。在一範例中，在操作108，在3%至10%的工作循環下脈衝射頻源和偏功率以執行蝕刻製程。將製程壓力控制在30毫托(mTorr)至約60毫托的範圍內，例如約45毫托。電漿製程持續時間可以被控制在約10秒至約1000秒的範圍內。將基底溫度控制在室溫(例如約攝氏23度)至約攝氏110度的範圍內，例如從約攝氏50度至約攝氏70度。
在操作110，繼續蝕刻製程以蝕刻薄膜堆疊99的底部212b以形成虛設閘極結構212，如第6A-6C圖所示。相較於在操作108執行的蝕刻製程，在操作110執行的蝕刻製程包含較大的橫向蝕刻組件。為了方便，在操作110執行的蝕刻製程稱為類似等向性(isotropic-like)的蝕刻製程(例如在此蝕刻製程中，可以出現橫向和垂直的蝕刻組件，雖然可能不相等)。繼續類似等向性的蝕刻製程，以從虛設閘極層82的露出部分25垂直地蝕刻薄膜堆疊99，並且也橫向地蝕刻虛設閘極層82，在底部202b中形成非線性表面302(或如圖所示的雙曲面)，如第6C圖所示。隨著來自類似等向性蝕刻製程的蝕刻劑散開，蝕刻劑開始徑向地(radially)且對稱地蝕刻虛設閘極層82而不具特定的方向性，因此形成非線性表面302，例如雙曲面、彎曲表面、半球/球狀(half-bulk/sphere-like)表面、刻面(facet)表面、頸縮(necking)表面、缺口(notching)表面或不與頂部212a的側壁的垂直輪廓共平面的其他表面。
如第6C圖描繪的範例所示，蝕刻劑開始隨機地蝕刻底部212b而不具特定的方向性，使得非線性表面302具有從頂部212a的側壁27橫向向內之虛設閘極層82的側壁26，界定橫向凹槽35。相較於頂部212a中的寬度802，底部212b的非線性表面302產生位於底部212b的側壁26之間的縮短的寬度804。縮短的寬度804提供額外且更長的距離/空間，其可以允許在附近形成的其他結構(例如源極/汲極結構)具有更寬的製程寬裕度，而不會不想要地接合或連接虛設閘極結構212。在一些實施例中，底部212b中縮短的寬度804可以比頂部212a中的寬度802短約5%至約30%。在一些範例中，縮短的寬度804在約16奈米至約20奈米的範圍內，例如約18.2奈米，且寬度802在約18奈米至約22奈米的範圍內，例如約19.2奈米。應注意的是，縮短的寬度804在此指的是形成於虛設閘極結構212的底部212b中的最短寬度，而寬度802是形成於虛設閘極結構212的頂部212a中的最寬或平均寬度。
在一些範例中，在操作110的蝕刻製程是持續執行操作108的蝕刻製程而來，但是具有不同的製程參數設定。在操作108控制用來蝕刻頂部212a的製程參數不同於在操作110控制的製程參數，以便控制在虛設閘極結構212的不同部分中形成的不同輪廓。藉由改變製程參數，將操作108的異向性蝕刻轉換成操作110的類似等向性蝕刻，以便將蝕刻劑從垂直的蝕刻軌跡改變為橫向和垂直的蝕刻軌跡。可以在單一製程腔室或分開的製程腔室中執行操作108和110的蝕刻製程。在操作108和110的蝕刻製程執行於相同的製程腔室的範例 中，可以在不破壞真空的情況下處理基底，減少汙染的可能性。
在一些範例中，在操作110控制的製程參數大致上與操作108的製程參數相同，只除了含鹵素氣體和含溴氣體之間的氣體流速比值、製程壓力和可選擇地射頻偏功率水平。在一些範例中，相較於含鹵素氣體，在操作108的第一蝕刻氣體混合物具有較高流速的含溴氣體，而在操作110的第二蝕刻氣體混合物具有相對類似的氣體流速之含鹵素氣體和含溴氣體(例如，相較於第一蝕刻氣體混合物，在第二蝕刻氣體混合物中增加含鹵素氣體的氣體流速或減少含溴氣體的氣體流速)。一般相信，在第二氣體混合物中增加含鹵素氣體的流速提供較高的侵略性蝕刻劑的離子通量(flux)，此侵略性蝕刻劑等向性地蝕刻虛設閘極層82。相較於第一蝕刻氣體混合物，在第二氣體混合物中的含溴氣體之較低的流速可以在蝕刻製程期間減少鈍化保護，因此協助虛設閘極層82的橫向蝕刻，以在第二部分212b中形成非線性表面302。一般相信，含溴氣體可以與來自虛設閘極層82的矽元素反應，形成溴化矽複合物(silicon bromide complex compound，SixBry)。溴化矽複合物可以進一步與第二氣體混合物中供應的氧氣反應，形成類似氧化矽複合物(silicon oxide like complex compound，SiO2-Br)，以保護虛設閘極結構212的側壁。因此，相較於第一蝕刻氣體混合物，藉由減少在第二蝕刻氣體混合物中的含溴氣體的流速，減少側壁上的鈍化保護的量/程度，因而協助第二部分212b中虛設閘極層82的橫向蝕 刻，以形成非線性表面302。如所指出的，第一蝕刻氣體混合物使頂部212a的側壁鈍化，使得在操作110期間藉由第二蝕刻氣體混合物的橫向蝕刻不蝕刻那些側壁。在一些範例中，第二蝕刻氣體混合物在蝕刻氣體混合物中供應含鹵素氣體與含溴氣體係以含鹵素氣體對含溴氣體的比例在約5：1至約1：5的範圍，例如從2：1至約1：2，舉例來說，約2：1.6。在一些範例中，在約100標準立方公分每分鐘(standard cubic centimeter per minute，sccm)至約300sccm的範圍下供應含鹵素氣體，例如約180sccm，並且在約80sccm至約250sccm的範圍下供應含溴氣體，例如約150sccm。
此外，相較於操作108的第一蝕刻氣體混合物的製程壓力，也增加在第二蝕刻氣體混合物中的操作110的製程壓力，以協助蝕刻劑的橫向流動。在一些範例中，將製程壓力從操作108之約30毫托至約60毫托的壓力增加至操作110之約60毫托至約100毫托，例如約90毫托。應注意的是，在操作110的第二氣體混合物的製程壓力可以高於操作108的第一氣體混合物的製程壓力的兩倍，例如第一氣體混合物的45毫托和第二氣體混合物的90毫托。
也可以調降操作110的乾式電漿蝕刻製程的射頻偏功率，以減少蝕刻劑的方向性，有助於蝕刻劑的橫向流動，用於橫向及/或等向性蝕刻虛設閘極結構212的第二部分212b。在一些範例中，操作110的蝕刻製程中的射頻偏功率可以從操作108的蝕刻製程的射頻偏功率調降約10%至40%之間，同時可以將射頻源功率調升或維持大致上相同。在室溫 (例如約攝氏23度)至約攝氏110度的範圍內，基底溫度大致上維持相同，例如從約攝氏50度至約攝氏70度。
在蝕刻虛設閘極層82之後，可以繼續蝕刻製程以蝕刻界面介電質80，直到其被圖案化以形成虛設閘極結構212的結構，如第7A-7C圖所示。在另一實施例中，可以利用額外的蝕刻製程來蝕刻界面介電質80，或者界面介電質80可以留在鰭片結構74上。
在操作112，間隔層87形成於虛設閘極結構212的側壁上，如第8A-8C圖所示。間隔層87保形地形成於基底70上。在一些範例中，間隔層87由介電材料形成，例如包含碳氧化矽(silicon oxycarbide，SiOC)、碳化矽、氮化矽、氮氧化矽、氧化矽或其他合適的材料。在一些範例中，間隔層87的形成可以藉由任何合適的沉積製程，例如原子層沉積製程、化學氣相沉積或其他沉積技術。
在操作114，接著異向性地蝕刻間隔層87以形成想要的輪廓，形成間隔部件89，如第9A-9C圖所示。蝕刻製程可以包含反應性離子蝕刻(Reactive Ion Etch，RIE)、中子束蝕刻(Neutral Beam Etch，NBE)或其他蝕刻製程。沿著虛設閘極結構212的側壁從頂部212a延伸至底部212b形成每個間隔部件89。舉例來說，每個間隔部件89與頂部212a中的側壁27和底部212b中的凹槽35中的側壁26一致。因此，每個間隔部件89可以具有例如鄰接凹槽35中的側壁26的凸表面，並且可以沿著凹槽35中的側壁26具有保形的厚度。
在操作116中，在基底70中形成凹槽90，用於源 極/汲極結構，如第10A-10C圖所示。如圖所示，凹槽90形成於虛設閘極結構212的兩側上的鰭片結構74中。可以藉由蝕刻製程凹蝕。蝕刻製程可以是等向性或異向性的，或者進一步地，可以相對於半導體基底70的一或多個晶面是選擇性的。因此，基於所實施的蝕刻製程，凹槽90可以具有各種剖面輪廓。蝕刻製程可以是乾式蝕刻，例如反應性離子蝕刻、中子束蝕刻、類似的乾式蝕刻製程，或是濕式蝕刻，例如使用四甲基氫氧化銨(tetramethyalammonium hydroxide，TMAH)、氫氧化銨(ammonium hydroxide，NH4OH)或其他蝕刻劑。
應注意的是，蝕刻製程可以選擇性地蝕刻基底70上的鰭片結構74，而對間隔部件89的損傷最小。因此，當在基底70中形成凹槽90時，移除在隔離結構78之間的鰭片結構74的至少一部分，如第10B圖所示。
在操作118，在基底70中形成凹槽90之後，可以執行磊晶沉積製程以成長源極/汲極結構92，如第11A-11C圖所示。磊晶源極/汲極結構92可以包含或是矽鍺(silicon germanium)、碳化矽(silicon carbide)、磷化矽(silicon phosphorus)、鍺、第III-V族化合物半導體、第II-VI化合物半導體或類似的材料。磊晶源極/汲極結構92可以藉由在凹槽90中磊晶成長材料而形成於凹槽90中，例如藉由金屬有機化學氣相沉積(metal-organic CVD，MOCVD)、分子束磊晶(molecular beam epitaxy，MBE)、液相磊晶(liquid phase epitaxy，LPE)、氣相磊晶(vapor phase epitaxy，VPE)、 選擇性磊晶成長(selective epitaxial growth，SEG)、類似的方法或前述之組合。如第11A-11C圖所示，由於被隔離結構78阻擋，磊晶源極/汲極結構92先在凹槽90中垂直成長，在此期間磊晶源極/汲極結構92不會水平成長。在完全填充凹槽90之後，可以垂直和水平地成長磊晶源極/汲極結構92以形成刻面，此刻面可以對應於半導體基底70的晶面。在一些範例中，對p型裝置和n型裝置的磊晶源極/汲極結構使用不同的材料。在凹蝕或磊晶成長期間，適當的遮罩可以允許在不同的裝置中使用不同的材料。
如上所述，由於在虛設閘極結構212中形成非線性表面302，可以在不改變源極/汲極結構92的形態和形狀之情況下，避免來自源極/汲極結構92的刻面的尖端37接觸沿著虛設閘極結構212的間隔部件89，因而保持源極/汲極結構92的完整成長。接下來將以取代閘極結構置換虛設閘極結構212，源極/汲極結構92和虛設閘極結構212之間過度接近可能導致電流洩漏、短路或其他電子設備缺陷。因此，例如藉由凹槽35，在閘極結構和源極/汲極結構92之間保持想要的空間/距離，允許半導體裝置有想要的電性效能。因此，藉由在虛設閘極結構212的底部212b處形成非線性表面302，由此界定的凹槽35可以增加和擴大虛設閘極結構212與來自源極/汲極結構92的刻面的尖端37之間的距離，其可以避免兩者直接接觸，並且可以在源極/汲極結構92的磊晶成長期間提供更寬的製程寬裕度。在一些範例中，借助在非線性表面302中界定的凹槽35，非線性表面302的側壁26與源極/汲極結構92的尖端 37之間的距離81比沒有非線性表面302的距離83(例如或凹槽35)增加約5%至約30%。因此，可以允許尖端37進一步朝向凹部35延伸而不接觸閘極結構。
在一些範例中，也可以摻雜磊晶源極/汲極結構92，例如藉由在磊晶成長期間的原位(in-situ)摻雜及/或藉由在磊晶成長之後將摻質佈植(implanting)至磊晶源極/汲極結構92中。範例摻質可以包含或是例如用於p型裝置的硼和用於n型裝置的磷或砷，但可以使用其他摻質。磊晶源極/汲極結構92(或其他源極/汲極結構)的摻質濃度可以在約1019cm-3至約1021cm-3的範圍。因此，可以藉由摻雜(如果合適的話，例如藉由佈植及/或在磊晶成長期間原位摻雜)及/或藉由磊晶成長界定源極/汲極結構，如果合適的話，可以進一步界定主動區，其中源極/汲極結構界定於主動區中。
在操作120，形成覆蓋虛設閘極結構212的接觸蝕刻停止層(contact etching stop layer，CESL)96，如第12A-12C圖所示。接觸蝕刻停止層96可以提供在形成例如接觸件或導孔(vias)時停止蝕刻製程的機制。可以由具有不同於相鄰膜層或組件的蝕刻選擇性的介電材料形成接觸蝕刻停止層96。接觸蝕刻停止層96形成於磊晶源極/汲極結構92的表面、間隔部件89的側壁和頂表面、硬遮罩84的頂表面以及隔離結構78的頂表面上。接觸蝕刻停止層96可以包含或可以是含氮材料、含矽材料及/或含碳材料。此外，接觸蝕刻停止層96可以包含或可以是氮化矽、碳氮化矽、氮化碳、氮氧化矽、碳氧化矽(silicon carbon oxide)、類似的材料或前述之組合。 接觸蝕刻停止層96的沉積可以藉由沉積製程，例如電漿增強原子層沉積(Plasma Enhanced ALD，PEALD)、化學氣相沉積或其他沉積技術。
在操作122，在接觸蝕刻停止層96上方形成層間介電層101，如第12A-12C圖所示。層間介電層101可以包含例如四乙氧基矽烷(tetraethyl orthosilicate，TEOS)氧化物、未摻雜的矽酸鹽玻璃、例如硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)的摻雜氧化矽、熔融石英玻璃(fused silica glass，FSG)、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼摻雜的矽玻璃(boron doped silicon glass，BSG)、SiOxCy、旋塗玻璃(Spin-On-Glass)、旋塗聚合物(Spin-On-Polymers)、矽碳材料、前述之化合物、前述之複合物及/或其他合適的介電材料。層間介電層101的沉積可以藉由旋轉塗布、化學氣相沉積、可流動式化學氣相沉積(Flowable CVD，FCVD)、電漿增強化學氣相沉積、物理氣相沉積或其他合適的沉積技術。可以藉由例如化學機械研磨將層間介電層101平坦化，以根據需求提供平坦表面。
接下來，在操作124，從基底70移除虛設閘極結構212，以在間隔部件89之間和在層間介電層101中界定開口50，如第13A-13C圖所示，其稍後可允許例如金屬閘極結構之取代閘極結構56形成於開口50中以繼續製造半導體裝置結構201，如第14A-14C圖所示。參照回第13A-13C圖，可以執行一或多次蝕刻製程以移除虛設閘極結構212。在一些範例中， 可以執行灰化(ashing)製程及/或除渣(de-scum)製程以從基底70移除蝕刻殘餘物。
在操作126，在移除虛設閘極結構212之後，接著在開口50中形成取代閘極結構56。取代閘極結構56可以包含界面層(未繪示)、閘極介電(例如高介電常數)層53、功函數調整層54以及形成於功函數調整層54中的金屬填充結構55以形成取代閘極結構56，如第14A-14C圖所示。
界面層(未繪示)可以形成於被各自的開口50露出之鰭片結構74的表面上。在一些範例中，界面層(未繪示)可以包含介電材料，例如氧化矽(silicon oxide，SiO2)、氮氧化矽(silicon oxynitride，SiON)或類似的材料。界面層的形成可以藉由化學氧化、熱氧化、原子層沉積、化學氣相沉積及/或其他合適的沉積製程。閘極介電層53保形地形成於開口50中，例如在鰭片結構74的露出表面上或在界面層上，並且進一步沿著間隔部件89的側壁以及在層間介電層101上方。閘極介電層53可以包含高介電常數介電材料，例如HfO2、Al2O3、LaO2、TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、前述之組合或其他合適的材料。閘極介電層53的形成可以藉由原子層沉積、電漿增強化學氣相沉積及/或其他合適的方法。應注意的是，當不存在界面層時，可以直接在鰭片結構74上形成閘極介電層53。
在形成閘極介電層53之後，在閘極介電層53上保形地形成功函數調整層54。功函數調整層54可以調整裝置的功函數。功函數調整層54的合適範例包含Ti、TiN、TaN、 TaAl、TaAlC、HfAl、TiAl、TiAlN、TaC、TaCN、TaSiN、Ru、Mo、Al、Ag、Mn、Zr、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他合適的金屬材料或前述之組合。功函數調整層54的形成可以藉由原子層沉積、電漿增強化學氣相沉積及/或其他合適的方法。
在形成功函數調整層54之後，金屬填充結構55填充開口50，並且在執行例如化學機械研磨的平坦化製程以去除多餘材料之後，形成取代閘極結構56，如第14A-14C圖所示。金屬填充結構55的形成藉由化學氣相沉積、物理氣相沉積、電鍍及/或其他合適的製程。金屬填充結構55可以包含鋁(Al)、鎢(W)或銅(Cu)及/或其他合適的材料。可以在取代閘極結構56中形成各種其他膜層，例如阻障層、蓋(capping)層或類似的膜層。
如上所述，使用保形的沉積來沉積閘極介電層53、功函數調整層54和任何其他保形的膜層，並在取代閘極結構56中形成保形的膜層。因此，閘極介電層53符合間隔部件89的相應部分，此相應部分符合虛設閘極層82的凹槽35的非線性表面302。因此，閘極介電層53在外側表面上具有相應的非線性表面(例如雙曲面)，其對應虛設閘極層82的凹槽35的非線性表面302。閘極介電層53沿著這些非線性表面具有保形的厚度。類似地，功函數調整層54和任何其他保形的膜層可以沿著非線性表面符合閘極介電層53。
此外，且更整體地，取代閘極結構56具有對應於各自的虛設閘極結構212的輪廓。因此，每個取代閘極結構56 的頂部可以對應於虛設閘極結構212的頂部212a，並且每個取代閘極結構56的底部可以對應於虛設閘極結構212的底部212b。每個取代閘極結構56的外側壁可以對應於虛設閘極結構212的側壁26、27(例如包含非線性表面302)。
雖然並非用於限制，本揭露的一或多個實施例可以為半導體裝置及其製造方法提供許多益處。舉例來說，本揭露的實施例可以提供用於在閘極結構的不同部分形成具有不同輪廓的閘極結構的方法。在閘極結構中形成不同輪廓可以允許在閘極結構和源極/汲極結構之間形成不同的空間/距離，藉此在成長源極/汲極結構的同時提供更寬的製程寬裕度。如此一來，可以調制和調整半導體裝置的電性效能以達到想要的電性。
在一實施例中，半導體裝置包含位於基底上的鰭片結構、位於鰭片結構上的源極/汲極結構以及位於鰭片結構上方且沿著鰭片結構的側壁之閘極結構。源極/汲極結構靠近閘極結構，閘極結構的頂部具有第一側壁輪廓，且閘極結構的底部具有與第一側壁輪廓不同的第二側壁輪廓。在一實施例中，閘極結構的頂部位於鰭片結構的頂表面上方，且底部位於鰭片結構的頂表面下方。在一實施例中，第二側壁輪廓包含非線性表面。在一實施例中，第一橫向距離係介於第二側壁輪廓的非線性表面和源極/汲極結構之間，且第二橫向距離係介於第一側壁輪廓和源極/汲極結構之間，其中第一橫向距離大於第二橫向距離。在一實施例中，第一橫向距離大於第二橫向距離的量為第二橫向距離5%至30%。在一實施例 中，非線性表面包含雙曲面、彎曲表面、半球/球狀表面、刻面表面、頸縮表面或缺口表面。在一實施例中，非線性表面位於鰭片結構的頂表面下方。在一實施例中，頂部具有第一寬度，且底部在非線性表面上具有短於第一寬度的第二寬度。在一實施例中，第二寬度比第一寬度短5%至30%的範圍。在一實施例中，間隔部件沿著閘極結構的側壁從頂部延伸至底部，且接觸蝕刻停止層位於間隔部件上。在一實施例中，層間介電層位於接觸蝕刻停止層上。在一實施例中，閘極結構包含設置於高介電常數層上的金屬填充結構。
在一實施例中，半導體裝置包含位於基底上的鰭片結構、位於鰭片結構上方的閘極結構及各別位於閘極結構的各自相對側壁上的複數個間隔部件，其中這些間隔部件中的每一個的頂部和下部位於閘極結構的各自相對側壁上，其中這些間隔部件中的每一個的下部具有非線性表面，此非線性表面從各自的間隔部件的頂部的側面橫向往內，其中各自的間隔部件的頂部的側面遠離閘極結構，且其中這些間隔部件中的每一個的下部的高度低於鰭片結構的頂表面。在一實施例中，半導體裝置更包含位於鰭片結構上的複數個源極/汲極結構，其中這些源極/汲極結構中的每一個位於閘極結構的相對側上，其中這些源極/汲極結構中的每一個的尖端朝向各自的間隔部件的下部的非線性表面延伸。在一實施例中，這些間隔部件各自具有從頂部至下部的均勻厚度。在一實施例中，由這些各自的下部上的這些間隔部件之間所定義的第一距離短於由這些各自的頂部上的這些間隔部件之間所定義的 第二距離。
根據又另一些實施例，半導體裝置的製造方法包含供應第一蝕刻氣體混合物，以異向性地蝕刻閘極結構的頂部，以及在閘極結構的底部的側壁上形成非線性表面。非線性表面的形成包含供應第二蝕刻氣體混合物，以橫向地蝕刻閘極結構的底部。在一實施例中，第一蝕刻氣體混合物和第二蝕刻氣體混合物包含含鹵素氣體、含溴氣體、以及含氧氣體、或含氮氣體。在一實施例中，在第二蝕刻氣體混合物中的含溴氣體對含鹵素氣體的比例小於在第一蝕刻氣體混合物中的含溴氣體對含鹵素氣體的比例。在一實施例中，頂部具有第一寬度，且底部在非線性表面上具有小於第一寬度的第二寬度。
以上概述數個實施例之部件，使得在本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的面向。在本發明所屬技術領域中具有通常知識者應該理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。本發明所屬技術領域中具有通常知識者也應該理解到，此類等效的結構並未悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。

Claims (20)

  1. 一種半導體裝置，包括：一鰭片結構，位於一基底上；一源極/汲極結構，位於該鰭片結構上；以及一閘極結構，位於該鰭片結構上方，且沿著該鰭片結構的一側壁，該源極/汲極結構靠近該閘極結構，該閘極結構的一頂部具有一第一側壁輪廓，且該閘極結構的一底部具有與該第一側壁輪廓不同的一第二側壁輪廓。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該閘極結構的該頂部位於該鰭片結構的一頂表面上方，且該底部位於該鰭片結構的該頂表面下方。
  3. 如申請專利範圍第1項所述之半導體裝置，其中該第二側壁輪廓包括一非線性表面。
  4. 如申請專利範圍第3項所述之半導體裝置，其中一第一橫向距離係介於該第二側壁輪廓的該非線性表面和該源極/汲極結構之間，且一第二橫向距離係介於該第一側壁輪廓和該源極/汲極結構之間，該第一橫向距離大於該第二橫向距離。
  5. 如申請專利範圍第4項所述之半導體裝置，其中該第一橫向距離大於該第二橫向距離的量為該第二橫向距離5%至30%。
  6. 如申請專利範圍第3項所述之半導體裝置，其中該非線性表面包括一雙曲面、彎曲表面、半球/球狀表面、刻面(facet)表面、頸縮表面或缺口(notching)表面。
  7. 如申請專利範圍第3項所述之半導體裝置，其中該非線性表面位於該鰭片結構的一頂表面下方。
  8. 如申請專利範圍第3項所述之半導體裝置，其中該頂部具有一第一寬度，且該底部在該非線性表面上具有短於該第一寬度的一第二寬度。
  9. 如申請專利範圍第8項所述之半導體裝置，其中該第二寬度比該第一寬度短5%至30%的範圍。
  10. 如申請專利範圍第1項所述之半導體裝置，更包括：一間隔部件，沿著該閘極結構的一側壁，從該頂部延伸至該底部；以及一接觸蝕刻停止層，位於該間隔部件上。
  11. 如申請專利範圍第10項所述之半導體裝置，更包括：一層間介電層，位於該接觸蝕刻停止層上。
  12. 如申請專利範圍第1項所述之半導體裝置，其中該閘極結構包括一金屬填充結構，設置於一高介電常數層上。
  13. 一種半導體裝置，包括：一鰭片結構，位於一基底上；一閘極結構，位於該鰭片結構上方；以及複數個間隔部件，各別位於該閘極結構的一各自相對側壁上，其中該些間隔部件中的每一個的一頂部和一下部位於該閘極結構的該各自相對側壁上，其中該些間隔部件中的每一個的該下部具有一非線性表面，該非線性表面從該各自的間隔部件的該頂部的一側面橫向往內，其中該各自的間隔部件的該頂部的該側面遠離該閘極結構，且其中該些 間隔部件中的每一個的該下部的高度低於該鰭片結構的一頂表面。
  14. 如申請專利範圍第13項所述之半導體裝置，更包括複數個源極/汲極結構，位於該鰭片結構上，其中該些源極/汲極結構中的每一個位於該閘極結構的一相對側上，其中該些源極/汲極結構中的每一個的一尖端朝向該各自的間隔部件的該下部的該非線性表面延伸。
  15. 如申請專利範圍第13項所述之半導體裝置，其中該些間隔部件各自具有從該頂部至該下部的一均勻厚度。
  16. 如申請專利範圍第13項所述之半導體裝置，其中由該些各自的下部上的該些間隔部件之間所定義的一第一距離短於由該些各自的頂部上的該些間隔部件之間所定義的一第二距離。
  17. 一種半導體裝置的製造方法，包括：供應一第一蝕刻氣體混合物，以異向性地蝕刻一閘極結構的一頂部；以及在該閘極結構的一底部的一側壁上形成一非線性表面，該非線性表面的形成包括供應一第二蝕刻氣體混合物，以橫向地蝕刻該閘極結構的該底部。
  18. 如申請專利範圍第17項所述之半導體裝置的製造方法，其中該第一蝕刻氣體混合物和該第二蝕刻氣體混合物包括一含鹵素氣體、一含溴氣體、以及一含氧氣體、或一含氮氣體。
  19. 如申請專利範圍第18項所述之半導體裝置的製造方法，其 中在該第二蝕刻氣體混合物中的該含溴氣體對該含鹵素氣體的比例小於在該第一蝕刻氣體混合物中的該含溴氣體對該含鹵素氣體的比例。
  20. 如申請專利範圍第17項所述之半導體裝置的製造方法，其中該頂部具有一第一寬度，且該底部在該非線性表面上具有小於該第一寬度的一第二寬度。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI804955B (zh) * 2021-02-18 2023-06-11 台灣積體電路製造股份有限公司 電晶體及其形成方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109524302B (zh) * 2017-09-20 2020-12-15 华邦电子股份有限公司 半导体组件及其制造方法
US10515955B1 (en) * 2018-05-29 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing transistor gate structures by local thinning of dummy gate stacks using an etch barrier
US11215513B2 (en) * 2019-10-17 2022-01-04 Taiwan Semiconductor Manufacturing Company, Ltd. Device and method for temperature monitoring of a semiconductor device
US20210217614A1 (en) * 2020-01-14 2021-07-15 Tokyo Electron Limited Multiple patterning with selective mandrel formation
US11830948B2 (en) * 2020-02-19 2023-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
TWI817126B (zh) * 2020-05-22 2023-10-01 台灣積體電路製造股份有限公司 包含鰭式場效電晶體的半導體裝置

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5093791A (en) * 1990-06-01 1992-03-03 United Technologies Corporation Variable gain synchrophasing
US5115492A (en) * 1990-12-14 1992-05-19 General Electric Company Digital correlators incorporating analog neural network structures operated on a bit-sliced basis
KR20070069814A (ko) * 2005-12-28 2007-07-03 주식회사 하이닉스반도체 반도체 소자의 제조방법
US9171929B2 (en) 2012-04-25 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Strained structure of semiconductor device and method of making the strained structure
US9093530B2 (en) 2012-12-28 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of FinFET
US9159824B2 (en) 2013-02-27 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with strained well regions
US9214555B2 (en) 2013-03-12 2015-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier layer for FinFET channels
US9293534B2 (en) * 2014-03-21 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of dislocations in source and drain regions of FinFET devices
CN104425593B (zh) * 2013-08-20 2017-12-29 中芯国际集成电路制造(上海)有限公司 隧道场效应晶体管及其形成方法
CN105765751B (zh) * 2013-11-29 2018-09-04 株式会社村田制作所 压电薄膜及其制造方法以及压电元件
KR102125749B1 (ko) * 2013-12-27 2020-07-09 삼성전자 주식회사 반도체 장치 및 이의 제조 방법
US9136356B2 (en) * 2014-02-10 2015-09-15 Taiwan Semiconductor Manufacturing Co., Ltd. Non-planar field effect transistor having a semiconductor fin and method for manufacturing
US9312388B2 (en) * 2014-05-01 2016-04-12 Globalfoundries Inc. Methods of forming epitaxial semiconductor material in trenches located above the source and drain regions of a semiconductor device
CN105097521B (zh) * 2014-05-04 2018-03-30 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9812577B2 (en) * 2014-09-05 2017-11-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and fabricating method thereof
US9620417B2 (en) * 2014-09-30 2017-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. Apparatus and method of manufacturing fin-FET devices
US9716161B2 (en) * 2014-10-01 2017-07-25 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure having designed profile and method for forming the same
KR20160044976A (ko) * 2014-10-16 2016-04-26 삼성전자주식회사 핀형 전계 효과 트랜지스터를 구비한 반도체 소자
KR102214023B1 (ko) * 2014-12-03 2021-02-09 삼성전자주식회사 반도체 장치
EP3238263B1 (en) * 2014-12-22 2024-06-26 Tahoe Research, Ltd. Optimizing gate profile for performance and gate fill
US9425317B1 (en) * 2015-02-26 2016-08-23 Taiwan Semiconductor Manufacturing Co., Ltd Fin field effect transistor (FinFET) device structure with Ge-doped inter-layer dielectric (ILD) structure
US9564489B2 (en) 2015-06-29 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple gate field-effect transistors having oxygen-scavenged gate stack
US10262870B2 (en) 2015-07-02 2019-04-16 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure and method for forming the same
US10269651B2 (en) * 2015-07-02 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure and method for forming the same
US9997633B2 (en) 2015-10-02 2018-06-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices, FinFET devices and methods of forming the same
US10622457B2 (en) * 2015-10-09 2020-04-14 International Business Machines Corporation Forming replacement low-K spacer in tight pitch fin field effect transistors
CN106847685A (zh) * 2015-12-07 2017-06-13 中芯国际集成电路制造(上海)有限公司 高k金属栅晶体管的形成方法
WO2017111871A1 (en) * 2015-12-24 2017-06-29 Intel Corporation Transistors with heteroepitaxial iii-n source/drain
US9755019B1 (en) * 2016-03-03 2017-09-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10998443B2 (en) * 2016-04-15 2021-05-04 Taiwan Semiconductor Manufacturing Co., Ltd. Epi block structure in semiconductor product providing high breakdown voltage

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI804955B (zh) * 2021-02-18 2023-06-11 台灣積體電路製造股份有限公司 電晶體及其形成方法

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