TW201939731A

TW201939731A - 陣列基板

Info

Publication number: TW201939731A
Application number: TW107107029A
Authority: TW
Inventors: 黃士杰; 呂旻洲
Original assignee: 友達光電股份有限公司
Priority date: 2018-03-02
Filing date: 2018-03-02
Publication date: 2019-10-01
Also published as: CN108614377A; TWI653748B

Abstract

一種陣列基板包括基底、元件陣列、驅動電路、多個連接墊以及多條連接線。元件陣列、驅動電路、多個連接墊以及多條連接線形成於基底上。驅動電路與元件陣列電性連接。多個連接墊實質上沿基底的第一側邊排列。多條連接線分別電性連接於驅動電路與多個連接墊之間。每一連接線具有一轉折部。最外側的轉折部與第一側邊之間的距離為D1。最外側的連接墊的長度為L1。最外側的連接墊與第一側邊之間的距離為G1，且L1+G1³D1。

Description

陣列基板

本發明是有關於一種陣列基板，且特別是有關於一種顯示裝置的陣列基板。

近年來，顯示裝置持續地朝向高解析度以及窄邊框的方向發展。一般而言，顯示裝置的陣列基板包括顯示區以及圍繞顯示區的外部引腳（outer lead bond）區與走線區。走線區具有驅動電路，其用以驅動顯示區中的主動元件。然而，目前驅動電路與外部引腳區的連接墊之間的連接方式並未能有效地利用外部引腳區的空間，以致於無法有效地縮減外部引腳區的縱向長度。如此一來，並未能完全實現窄邊框的目標。

本發明之一實施例的陣列基板包括基底、元件陣列、驅動電路、多個連接墊以及多條連接線。元件陣列形成於基底上。驅動電路形成於基底上並與元件陣列電性連接。多個連接墊形成於基底上且實質上沿基底的第一側邊排列。多條連接線形成於基底上且分別電性連接於驅動電路與多個連接墊之間。每一連接線具有一轉折部。多個轉折部中的最外側者與第一側邊之間的距離為D1。多個連接墊中的最外側者的長度為L1。多個連接墊中的最外側者與第一側邊之間的距離為G1，且L1+G1³D1。

在本發明的一些實施例中，L1+G1＞D1。元件陣列可為畫素陣列。驅動電路可為直接形成於基底上的閘極驅動電路。

在本發明的一些實施例中，基底的第二側邊鄰接於第一側邊。每一連接線可實質上沿第二側邊與第一側邊延伸，且多個轉折部中的最外側者與基板的第一側邊與第二側邊的交錯處之間的最短距離約為0.01公釐至4公釐。

在本發明的一些實施例中，每一連接墊可藉由接觸通孔與對應的連接線電性連接。多條連接線中的至少一者可重疊於多個連接墊中的多者。

在本發明的一些實施例中，陣列基板更可包括多個輔助結構以及絕緣層。多個輔助結構形成於基底上，且與多個連接墊中的至少一者重疊。絕緣層形成於多個輔助結構上。多個輔助結構實質上與多個連接線交替排列。

在本發明的一些實施例中，每一連接線的線寬約為1微米至300微米。

在本發明的一些實施例中，每一輔助結構可為多層結構或單層結構。

在本發明的一些實施例中，多層結構可包括導電層與半導體層。半導體層位於導電層上。

在本發明的一些實施例中，每一輔助結構可重疊於多個連接墊。

在本發明的一些實施例中，每一輔助結構可為電性浮置。

基於上述，本發明之一實施例的陣列基板包括元件陣列、驅動電路、多個連接墊以及多條連接線。每一連接線電性連接於驅動電路與對應的連接墊之間，且具有一轉折部。相較於將轉折部設置在元件陣列與連接墊之間的區域內，本發明之一實施例的轉折部設置於陣列基板的隅角處，如此一來，連接線的接著部可由轉折部橫向連接至連接墊。相較於使連接線自轉折部斜向連接至連接墊的設計，本發明之一實施例可有效地縮減外部引腳區的縱向長度，進一步地實現窄邊框的目標。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1是依照本發明之一實施例的陣列基板10的上視示意圖。

請參照圖1，本發明實施例的陣列基板10包括基底100。在一些實施例中，基底100為透明基底。舉例而言，基底100的材料可包括玻璃。在本實施例中，基底100具有彼此鄰接的第一側邊S1與第二側邊S2。第一側邊S1沿第一方向X延伸，且第二側邊S2沿第二方向Y延伸。第一方向X與第二方向Y交錯。在一些實施例中，第一方向X垂直於第二方向Y。基底100具有顯示區DR、走線區WR以及外部引腳（outer lead bond）區BR。顯示區DR具有多個畫素區PR。多個畫素區PR沿著第一方向X與第二方向Y陣列排列。換言之，多個畫素區PR包括沿著第一方向X排列的多個行（column），且包括沿著第二方向Y排列的多個列（row）。在一些實施例中，外部引腳區BR位於顯示區DR的下方，且靠近基底100的第一側邊S1。此外，走線區WR位於顯示區DR的左右兩側（亦即靠近基底100的第二側邊S2）及上方。以簡潔起見，圖1省略繪示顯示區DR上方的走線區WR。在其他實施例中，外部引腳區BR可位於顯示區DR的任意一側，而走線區WR環繞顯示區DR的其餘側。

陣列基板10更包括元件陣列DA。元件陣列DA形成於基底100上，且位於顯示區DR中。在一些實施例中，元件陣列DA為畫素陣列。元件陣列DA可包括多個電晶體TR以及多個畫素電極PE。顯示區DR的每一畫素區PR可具有彼此電性相連的至少一電晶體TR以及一畫素電極PE。舉例而言，每一畫素區PR所包含的電晶體TR的數量可為1個至6個，但本發明並不以此為限。此外，元件陣列DA更可包括多個電容器（省略繪示）。每個畫素區PR中可包括一或多個電容器，且電容器可電性連接於電晶體TR及/或畫素電極PE。

陣列基板10更包括驅動電路DC1。驅動電路DC1形成於基底100上，且位於顯示區DR一側的走線區WR內。舉例而言，驅動電路DC1可位於顯示區DR的左側、右側或上方的走線區WR內。在一些實施例中，驅動電路DC1可為閘極驅動電路。舉例而言，驅動電路DC1可為直接形成於基底100上的閘極驅動電路（gate driver on array，GOA）。驅動電路DC1與元件陣列DA彼此電性連接。在一些實施例中，各個畫素區PR中的電晶體TR可藉由對應的閘極線GL電性連接至驅動電路DC1。每一閘極線GL可電性連接於同一列（row）的多個電晶體TR，且電性連接至驅動電路DC1。在一些實施例中，陣列基板10可包括一對驅動電路DC1。此一對驅動電路DC1可分別設置於顯示區DR的左右兩側，可藉由雙邊雙驅或雙邊單驅的方式驅動元件陣列DA。在其他實施例中，陣列基板10可包括單一驅動電路DC1。在此些實施例中，可藉由單邊單驅的方式驅動元件陣列DA。然而，所屬領域中具有通常知識者可依據設計需求調整驅動電路DC1的數量以及位置，本發明並不以此為限。

陣列基板10更包括多個連接墊BP。連接墊BP形成於基底100上，且可位於外部引腳區BR中。連接墊BP實質上沿基底100的第一側邊S1排列。在一些實施例中，連接墊BP沿第一方向X排列。此外，每一連接墊BP可為長條形，且沿第二方向Y延伸。在一些實施例中，連接墊BP可為適用於與軟性印刷電路板電性連接之接合墊（bonding pad），但不以此為限。

陣列基板10更包括多條連接線W1。多條連接線W1形成於基底100上，且分別連接於驅動電路DC1與多個連接墊BP之間。在一些實施例中，每一連接線W1的線寬為1微米至300微米。每一連接線W1沿第一側邊S1與第二側邊S2延伸。每一連接線W1具有一轉折部T。連接線W1具有位於驅動電路DC1與轉折部T之間的主體部B以及位於連接墊BP與轉折部之間的接著部A。轉折部T鄰近於第一側邊S1與第二側邊S2的交錯處C。多個轉折部T在第一方向X上相鄰於多個連接墊BP中的最外側者（最靠近第二側邊S2的連接墊BP），而非位於多個連接墊BP與驅動電路DC1之間。換言之，本發明實施例的轉折部T並非位在連接於驅動電路DC1與連接墊BP之間的直線上。若轉折部T位在連接於驅動電路DC1與連接墊BP之間的直線上，則連接線W1的接著部A勢必以斜向配置的方式由轉折部T連接至連接墊BP。轉折部T並非設置在連接於驅動電路DC1與連接墊BP之間的直線上，轉折部T設置於最外側的連接墊BP與基底100的第二側邊S2之間。如此一來，連接線W1的接著部A可以橫向配置的方式由轉折部T連接至連接墊BP。換言之，連接線W1的接著部A的延伸方向實質上垂直於連接墊BP的延伸方向。在斜向配置與橫向配置的接著部A的長度實質上相同的情況下，橫向配置的接著部A可具有較短的縱向長度（第二方向Y上的長度）。如此一來，可有效地縮減外部引腳區BR的縱向長度（第二方向Y上的長度）。相較於具有斜向配置的接著部A的外部引腳區BR，具有橫向配置的接著部A的外部引腳區BR可縮減600微米至800微米的縱向長度（第二方向Y上的長度）。在一些實施例中，外部引腳區BR在第二方向Y上的長度L為大於0公釐且小於或等於3.5公釐。

多個轉折部T中的最外側者（最靠近第二側邊S2的轉折部T）與第一側邊S1之間的距離為D1。多個連接墊BP中的最外側者（最靠近第二側邊S2的連接墊BP）的長度為L1，且其與第一側邊S1之間的距離為G1。本實施例的連接線W1的轉折部T設置於最外側的連接墊BP與第二側邊S2之間，而非設置在連接於驅動電路DC1與連接墊BP之間的直線上。如此一來，距離D1小於或等於長度L1與距離G1的總和。換言之，距離D1、長度L1以及距離G1可符合L1+G1³D1的關係。在一些實施例中，距離D1、長度L1以及距離G1更可符合L1+G1＞D1的關係。除此之外，連接線W1的轉折部T可位於基底100的第一側邊S1及第二側邊S2的交錯處C與連接墊BP之間。因此，相較於斜向配置的連接線W1，本實施例的連接線W1的轉折部T可相當接近基底100的第一側邊S1及第二側邊S2的交錯處C。舉例而言，本實施例的最外側的轉折部T與交錯處C之間的最短距離D2可為0.01公釐至4公釐。

在一些實施例中，陣列基板10更可包括驅動電路DC2。驅動電路DC2位於外部引腳區BR中，且可位於連接墊BP與顯示區DR之間。在一些實施例中，驅動電路DC2可為資料驅動電路（data driving circuit），且可包括多工器（multiplexer）MUX以及液晶胞測試開關電路（cell test switch circuit）CT。在一些實施例中，多工器MUX電性連接於液晶胞測試開關電路CT與元件陣列DA之間。此外，液晶胞測試開關電路CT可電性連接於多工器MUX與連接墊BP之間。在一些實施例中，元件陣列DA可藉由多條資料線DL電性連接驅動電路DC2。每一資料線DL可電性連接至元件陣列DA中同一行（column）的多個電晶體TR，且可連接至驅動電路DC2（例如是驅動電路DC2的多工器MUX）。另一方面，可藉由多條連接線W2分別電性連接驅動電路DC2與多個連接墊BP。舉例而言，多條連接線W2可分別電性連接於液晶胞測試開關電路CT與多個連接墊BP之間。在一些實施例中，多條連接線W2可以扇入（fan in）的配置方式（亦即斜向配置方式）自液晶胞測試開關電路CT連接至連接墊BP。

圖2A是依照本發明之一實施例的連接線W1、輔助結構DM以及金屬線M的上視示意圖。圖2B是沿圖2A中的A-A’線的剖視示意圖。圖2C是沿圖2A中的B-B’線的剖視示意圖。

請參照圖2B與圖2C，在本實施例中，陣列基板10更包括層間絕緣層ILD。層間絕緣層ILD形成於多條連接線W1上。為簡潔起見，圖2A省略繪示層間絕緣層ILD。在一些實施例中，層間絕緣層ILD的材料可包括氧化矽、氮化矽或其組合。

請參照圖2A至圖2C，陣列基板10更可包括金屬線M1及金屬線M2，金屬線M1與金屬線M2可沿著第一方向X交錯排列，請一併參考圖1，金屬線M1及金屬線M2分別構成連接墊BP。金屬線M1及金屬線M2形成於層間絕緣層ILD上，各個金屬線M1（連接墊BP）及金屬線M2（連接墊BP）藉由接觸通孔V電性連接至對應的連接線W1。

請同時參考圖2A及圖2B，金屬線M1藉由接觸通孔V電性連接至對應的連接線W1，金屬線M1重疊於多條連接線W1，金屬線M1的延伸方向可垂直於連接線W1的延伸方向，但不以此為限。在一些實施例中，多個接觸通孔V可沿第三方向K排列，第三方向K不同於第一方向X與第二方向Y，但不以此為限。

在本實施例中，每一連接線W1可重疊於多個連接墊BP，亦即每一連接線W1可重疊於多個金屬線M1及金屬線M2，但不以此為限。

請參照圖2B與圖2C，在本實施例中，陣列基板10更可包括透明導電層TCL。多個透明導電層TCL分別形成於金屬線M1及金屬線M2上，選擇性地，透明導電層TCL與金屬線M1或M2構成連接墊BP，換句話說，透明導電層TCL與金屬線M1形成的疊層結構即為連接墊BP。在一些實施例中，每一透明導電層TCL與對應的金屬線M1或金屬線M2在基底100上的正投影可彼此重疊。

請參照圖1與圖2A至圖2C，在一些實施例中，可在形成元件陣列DA的步驟中形成連接線W1、金屬線M1及金屬線M2，連接線W1可為元件陣列DA中的第一金屬層，在本實施例中，金屬線M1及金屬線M2係由同一膜層圖案化形成，但本發明不以此為限。在其他實施例中，金屬線M1及金屬線M2係由不同膜層圖案化形成，舉例來說，連接線W1可為元件陣列DA中的第一金屬層，金屬線M1與金屬線M2可分別為元件陣列DA中的第二金屬層與第三金屬層，元件陣列DA的閘極線與連接線W1係屬第一金屬層且由相同膜層圖案化形成，元件陣列DA的資料線與金屬線M1係屬第二金屬層且由相同膜層圖案化形成，元件陣列DA更包含感應單元走線，元件陣列DA的感應單元走線與金屬線M2係屬第三金屬層且由相同膜層圖案化形成，但本發明不以此為限。在其他實施例中，金屬線M1及金屬線M2係由不同膜層圖案化形成，但實質上位於同一水平或高度差異小，且位於連接線W1上方，由於金屬線M1與金屬線M2實質上為等高或高度差異小，故可提高連接墊BP之表面高度的一致性，藉此提高接合步驟（bonding process）的良率。

請參照圖2A至圖2C，在本實施例中，陣列基板10更可包括多個輔助結構DM，多個輔助結構DM形成於基底100上。對應單一個金屬線M1或金屬線M2來說，多個輔助結構DM與多條連接線W1實質上沿第二方向Y交替排列且重疊於上述單一個金屬線M1或金屬線M2，亦即多個連接墊BP中的至少一者可與多個輔助結構DM重疊。藉由設置輔助結構DM，可降低金屬線W1的相對兩側的階梯高度，因此，可提高位於多個輔助結構DM與多條連接線W1上的金屬線M1及金屬線M2的平坦度，如此一來，可提高連接墊BP之表面高度的一致性，藉此提高接合步驟（bonding process）的良率。在本實施例中，請參考圖2B，相鄰的連接線W1與輔助結構DM之間的高度差H可大於或等於0微米且小於或等於0.3微米。在本實施例中，每一輔助結構DM的上視圖案呈塊狀（block shape），且多個輔助結構DM沿第一方向X與第二方向Y陣列排列。每一金屬線M1或金屬線M2覆蓋沿第二方向Y排列的多個輔助結構DM（如圖2B所示）。另一方面，金屬線M1與金屬線M2可交替地（如圖2C所示）或可隨機地覆蓋沿第一方向X排列的每一排的多個輔助結構DM。

請參照圖2B與圖2C，在本實施例中，每一輔助結構DM為多層結構。多層結構包括導電層102與半導體層104。半導體層104位於導電層102上。在本實施例中，導電層102的材料可包括金屬或金屬化合物。半導體層104的材料可包括多晶矽。在其他實施例中，每一輔助結構DM亦可為單層結構，且此單層結構的材料可為金屬、金屬化合物或半導體材料。此外，在一些實施例中，每一輔助結構DM可為電性浮置（floating）。在本實施例中，陣列基板10更可包括絕緣層GI。絕緣層GI形成於多個輔助結構DM上，且可延伸至基底100上。此外，絕緣層GI更覆蓋每一輔助結構DM的側壁，連接線W1位於絕緣層GI上。

圖3是依照本發明之一實施例的連接線W1、輔助結構DM1以及金屬線M1及金屬線M2的上視示意圖。圖3所示的實施例相似於圖2A至圖2C所示的實施例，以下僅針對差異處進行說明，相同或相似處則不再贅述。

請參照圖3，在一些實施例中，每一輔助結構DM1的上視圖案呈線狀（line shape），且沿第一方向X延伸。此外，多條輔助結構DM1與多條連接線W1在第二方向Y上交替排列。在第二方向Y上，每一金屬線M1及/或金屬線M2覆蓋並交錯於多條輔助結構DM1。在第一方向X上，金屬線M1與金屬線M2交替地或隨機地覆蓋並交錯於每一條輔助結構DM1。

在本實施例中，每一條輔助結構DM1重疊於多條金屬線M1與金屬線M2，由於兩相鄰連接線W1之間設置輔助結構DM1，故金屬線M1與金屬線M2，實質上為等高或高度差異小，故可提高連接墊BP之表面高度的一致性，藉此提高接合步驟（bonding process）的良率。

綜上所述，本發明之至少一實施例的陣列基板包括元件陣列、驅動電路、多個連接墊以及多條連接線。每一連接線電性連接於驅動電路與每一連接墊之間，且具有一轉折部。相較於將轉折部設置在連接於驅動電路與連接墊之間的直線上以使連接線自轉折部斜向連接至連接墊，本發明之至少一實施例的轉折部設置於陣列基板的隅角處。如此一來，連接線的接著部可由轉折部橫向連接至連接墊，相較於使連接線自轉折部斜向連接至連接墊的設計，連接線的接著部可具有較短的縱向長度。基於連接線的接著部可位於外部引腳區中，可有效地縮減外部引腳區的縱向長度。換言之，可進一步地實現窄邊框的目標。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10‧‧‧陣列基板

100‧‧‧基底

102‧‧‧導電層

104‧‧‧半導體層

A‧‧‧接著部

B‧‧‧主體部

BP‧‧‧連接墊

BR‧‧‧外部引腳區

C‧‧‧交錯處

CT‧‧‧液晶胞測試開關電路

D1、D2、G1‧‧‧距離

DA‧‧‧元件陣列

DC1、DC2‧‧‧驅動電路

DL‧‧‧資料線

DM、DM1‧‧‧輔助結構

DR‧‧‧顯示區

GI‧‧‧絕緣層

GL‧‧‧閘極線

H‧‧‧高度差

ILD‧‧‧層間介電層

K‧‧‧第三方向

L、L1‧‧‧長度

M1、M2‧‧‧金屬線

MUX‧‧‧多工器

PE‧‧‧畫素電極

PR‧‧‧畫素區

S1‧‧‧第一側邊

S2‧‧‧第二側邊

T‧‧‧轉折部

TCL‧‧‧透明導電層

TR‧‧‧電晶體

V‧‧‧接觸通孔

W1、W2‧‧‧連接線

WR‧‧‧走線區

X‧‧‧第一方向

Y‧‧‧第二方向

圖1是依照本發明之一實施例的陣列基板的上視示意圖。圖2A是依照本發明之一實施例的連接線、輔助結構以及金屬線的上視示意圖。圖2B是沿圖2A中的A-A’線的剖視示意圖。圖2C是沿圖2A中的B-B’線的剖視示意圖。圖3是依照本發明之一實施例的連接線、輔助結構以及金屬線的上視示意圖。

Claims

一種陣列基板，包括：一基底；一元件陣列，形成於該基底上；一驅動電路，形成於該基底上並與該元件陣列電性連接；多個連接墊，形成於該基底上且實質上沿該基底的一第一側邊排列；以及多條連接線，形成於該基底上且分別電性連接於該驅動電路與該些連接墊之間，其中各該連接線具有一轉折部，該些轉折部中的最外側者與該第一側邊之間的距離為D1，該些連接墊中的最外側者的長度為L1，該些連接墊中的最外側者與該第一側邊之間的距離為G1，且L1+G1³D1。
如申請專利範圍第1項所述的陣列基板，其中L1+G1＞D1，該元件陣列為畫素陣列，該驅動電路為直接形成於該基底上的閘極驅動電路。
如申請專利範圍第1項所述的陣列基板，其中該基底的一第二側邊鄰接於該第一側邊，各該連接線實質上沿該第二側邊與該第一側邊延伸，且該些轉折部中的最外側者與該基板的該第一側邊與該第二側邊的交錯處之間的最短距離約為0.01公釐至4公釐。
如申請專利範圍第1項所述的陣列基板，其中各該連接墊藉由一接觸通孔與對應的連接線電性連接，該些連接線中的至少一者重疊於該些連接墊中的多者。
如申請專利範圍第4項所述的陣列基板，更包括：多個輔助結構，形成於該基底上且與該些連接墊中的至少一者重疊；以及一絕緣層，形成於該些輔助結構上，其中該些輔助結構實質上與該些連接線交替排列。
如申請專利範圍第1項所述的陣列基板，其中各該連接線的線寬約為1微米至300微米。
如申請專利範圍第1項所述的陣列基板，更包括：多個輔助結構，形成於該基底上且與該些連接墊中的至少一者重疊；以及一絕緣層，形成於該些輔助結構上，其中該些輔助結構實質上與該些連接線交替排列。
如申請專利範圍第7項所述的陣列基板，其中各該輔助結構為一多層結構。
如申請專利範圍第8項所述的陣列基板，其中該多層結構包括：一導電層；以及一半導體層，位於該導電層上。
如申請專利範圍第7項所述的陣列基板，其中各該輔助結構為單層結構，其中該單層結構的材料為金屬、金屬化合物或半導體。
如申請專利範圍第7項所述的陣列基板，其中各該輔助結構重疊於該些連接墊。
如申請專利範圍第7項所述的陣列基板，其中各該輔助結構為電性浮置。