CN108614377A - 阵列基板 - Google Patents

Abstract

一种数组基板包括基底、元件阵列、驱动电路、多个连接垫以及多条连接线。元件阵列、驱动电路、多个连接垫以及多条连接线形成于基底上。驱动电路与元件阵列电性连接。多个连接垫实质上沿基底的第一侧边排列。多条连接线分别电性连接于驱动电路与多个连接垫之间。每一连接线具有一转折部。最外侧的转折部与第一侧边之间的距离为D1。最外侧的连接垫的长度为L1。最外侧的连接垫与第一侧边之间的距离为G1，且L1+G1≥D1。

Description

阵列基板

技术领域

本发明是有关于一种阵列基板，且特别是有关于一种显示设备的阵列基板。

背景技术

近年来，显示设备持续地朝向高分辨率以及窄边框的方向发展。一般而言，显示设备的阵列基板包括显示区以及围绕显示区的外部引脚(outer lead bond)区与走线区。走线区具有驱动电路，其用以驱动显示区中的主动元件。然而，目前驱动电路与外部引脚区的连接垫之间的连接方式并未能有效地利用外部引脚区的空间，以致于无法有效地缩减外部引脚区的纵向长度。如此一来，并未能完全实现窄边框的目标。

发明内容

本发明的一实施例的阵列基板包括基底、元件阵列、驱动电路、多个连接垫以及多条连接线。元件阵列形成于基底上。驱动电路形成于基底上并与元件阵列电性连接。多个连接垫形成于基底上且实质上沿基底的第一侧边排列。多条连接线形成于基底上且分别电性连接于驱动电路与多个连接垫之间。每一连接线具有一转折部。多个转折部中的最外侧者与第一侧边之间的距离为D1。多个连接垫中的最外侧者的长度为L1。多个连接垫中的最外侧者与第一侧边之间的距离为G1，且L1+G1≥D1。

在本发明的一些实施例中，L1+G1＞D1。元件阵列可为像素阵列。驱动电路可为直接形成于基底上的栅极驱动电路。

在本发明的一些实施例中，基底的第二侧边邻接于第一侧边。每一连接线可实质上沿第二侧边与第一侧边延伸，且多个转折部中的最外侧者与基板的第一侧边与第二侧边的交错处之间的最短距离约为0.01公厘至4公厘。

在本发明的一些实施例中，每一连接垫可借由接触通孔与对应的连接线电性连接。多条连接线中的至少一者可重迭于多个连接垫中的多者。

在本发明的一些实施例中，阵列基板更可包括多个辅助结构以及绝缘层。多个辅助结构形成于基底上，且与多个连接垫中的至少一者重迭。绝缘层形成于多个辅助结构上。多个辅助结构实质上与多个连接线交替排列。

在本发明的一些实施例中，每一连接线的线宽约为1微米至300微米。

在本发明的一些实施例中，每一辅助结构可为多层结构或单层结构。

在本发明的一些实施例中，多层结构可包括导电层与半导体层。半导体层位于导电层上。

在本发明的一些实施例中，每一辅助结构可重迭于多个连接垫。

在本发明的一些实施例中，每一辅助结构可为电性浮置。

基于上述，本发明的一实施例的阵列基板包括元件阵列、驱动电路、多个连接垫以及多条连接线。每一连接线电性连接于驱动电路与对应的连接垫之间，且具有一转折部。相较于将转折部设置在元件阵列与连接垫之间的区域内，本发明的一实施例的转折部设置于阵列基板的隅角处，如此一来，连接线的接着部可由转折部横向连接至连接垫。相较于使连接线自转折部斜向连接至连接垫的设计，本发明的一实施例可有效地缩减外部引脚区的纵向长度，进一步地实现窄边框的目标。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1是依照本发明的一实施例的阵列基板的上视示意图。

图2A是依照本发明的一实施例的连接线、辅助结构以及金属线的上视示意图。

图2B是沿图2A中的A-A’线的剖视示意图。

图2C是沿图2A中的B-B’线的剖视示意图。

图3是依照本发明的一实施例的连接线、辅助结构以及金属线的上视示意图。

其中，附图标记：

10：阵列基板

100：基底

102：导电层

104：半导体层

A：接着部

B：主体部

BP：连接垫

BR：外部引脚区

C：交错处

CT：液晶胞测试开关电路

D1、D2、G1：距离

DA：元件阵列

DC1、DC2：驱动电路

DL：数据线

DM、DM1：辅助结构

DR：显示区

GI：绝缘层

GL：栅极线

H：高度差

ILD：层间介电层

K：第三方向

L、L1：长度

M1、M2：金属线

MUX：多任务器

PE：像素电极

PR：像素区

S1：第一侧边

S2：第二侧边

T：转折部

TCL：透明导电层

TR：晶体管

V：接触通孔

W1、W2：连接线

WR：走线区

X：第一方向

Y：第二方向

具体实施方式

图1是依照本发明的一实施例的阵列基板10的上视示意图。

请参照图1，本发明实施例的阵列基板10包括基底100。在一些实施例中，基底100为透明基底。举例而言，基底100的材料可包括玻璃。在本实施例中，基底100具有彼此邻接的第一侧边S1与第二侧边S2。第一侧边S1沿第一方向X延伸，且第二侧边S2沿第二方向Y延伸。第一方向X与第二方向Y交错。在一些实施例中，第一方向X垂直于第二方向Y。基底100具有显示区DR、走线区WR以及外部引脚(outer lead bond)区BR。显示区DR具有多个像素区PR。多个像素区PR沿着第一方向X与第二方向Y阵列排列。换言之，多个像素区PR包括沿着第一方向X排列的多个行(column)，且包括沿着第二方向Y排列的多个列(row)。在一些实施例中，外部引脚区BR位于显示区DR的下方，且靠近基底100的第一侧边S1。此外，走线区WR位于显示区DR的左右两侧(亦即靠近基底100的第二侧边S2)及上方。以简洁起见，图1省略绘示显示区DR上方的走线区WR。在其他实施例中，外部引脚区BR可位于显示区DR的任意一侧，而走线区WR环绕显示区DR的其余侧。

阵列基板10更包括元件阵列DA。元件阵列DA形成于基底100上，且位于显示区DR中。在一些实施例中，元件阵列DA为像素阵列。元件阵列DA可包括多个晶体管TR以及多个像素电极PE。显示区DR的每一像素区PR可具有彼此电性相连的至少一晶体管TR以及一像素电极PE。举例而言，每一像素区PR所包含的晶体管TR的数量可为1个至6个，但本发明并不以此为限。此外，元件阵列DA更可包括多个电容器(省略绘示)。每个像素区PR中可包括一或多个电容器，且电容器可电性连接于晶体管TR及/或像素电极PE。

阵列基板10更包括驱动电路DC1。驱动电路DC1形成于基底100上，且位于显示区DR一侧的走线区WR内。举例而言，驱动电路DC1可位于显示区DR的左侧、右侧或上方的走线区WR内。在一些实施例中，驱动电路DC1可为栅极驱动电路。举例而言，驱动电路DC1可为直接形成于基底100上的栅极驱动电路(gate driver on array，GOA)。驱动电路DC1与元件阵列DA彼此电性连接。在一些实施例中，各个像素区PR中的晶体管TR可借由对应的栅极线GL电性连接至驱动电路DC1。每一栅极线GL可电性连接于同一列(row)的多个晶体管TR，且电性连接至驱动电路DC1。在一些实施例中，阵列基板10可包括一对驱动电路DC1。此一对驱动电路DC1可分别设置于显示区DR的左右两侧，可借由双边双驱或双边单驱的方式驱动元件阵列DA。在其他实施例中，阵列基板10可包括单一驱动电路DC1。在此些实施例中，可借由单边单驱的方式驱动元件阵列DA。然而，所属领域中具有通常知识者可依据设计需求调整驱动电路DC1的数量以及位置，本发明并不以此为限。

阵列基板10更包括多个连接垫BP。连接垫BP形成于基底100上，且可位于外部引脚区BR中。连接垫BP实质上沿基底100的第一侧边S1排列。在一些实施例中，连接垫BP沿第一方向X排列。此外，每一连接垫BP可为长条形，且沿第二方向Y延伸。在一些实施例中，连接垫BP可为适用于与软性印刷电路板电性连接的接合垫(bonding pad)，但不以此为限。

阵列基板10更包括多条连接线W1。多条连接线W1形成于基底100上，且分别连接于驱动电路DC1与多个连接垫BP之间。在一些实施例中，每一连接线W1的线宽为1微米至300微米。每一连接线W1沿第一侧边S1与第二侧边S2延伸。每一连接线W1具有一转折部T。连接线W1具有位于驱动电路DC1与转折部T之间的主体部B以及位于连接垫BP与转折部之间的接着部A。转折部T邻近于第一侧边S1与第二侧边S2的交错处C。多个转折部T在第一方向X上相邻于多个连接垫BP中的最外侧者(最靠近第二侧边S2的连接垫BP)，而非位于多个连接垫BP与驱动电路DC1之间。换言之，本发明实施例的转折部T并非位在连接于驱动电路DC1与连接垫BP之间的直线上。若转折部T位在连接于驱动电路DC1与连接垫BP之间的直线上，则连接线W1的接着部A势必以斜向配置的方式由转折部T连接至连接垫BP。转折部T并非设置在连接于驱动电路DC1与连接垫BP之间的直线上，转折部T设置于最外侧的连接垫BP与基底100的第二侧边S2之间。如此一来，连接线W1的接着部A可以横向配置的方式由转折部T连接至连接垫BP。换言之，连接线W1的接着部A的延伸方向实质上垂直于连接垫BP的延伸方向。在斜向配置与横向配置的接着部A的长度实质上相同的情况下，横向配置的接着部A可具有较短的纵向长度(第二方向Y上的长度)。如此一来，可有效地缩减外部引脚区BR的纵向长度(第二方向Y上的长度)。相较于具有斜向配置的接着部A的外部引脚区BR，具有横向配置的接着部A的外部引脚区BR可缩减600微米至800微米的纵向长度(第二方向Y上的长度)。在一些实施例中，外部引脚区BR在第二方向Y上的长度L为大于0公厘且小于或等于3.5公厘。

多个转折部T中的最外侧者(最靠近第二侧边S2的转折部T)与第一侧边S1之间的距离为D1。多个连接垫BP中的最外侧者(最靠近第二侧边S2的连接垫BP)的长度为L1，且其与第一侧边S1之间的距离为G1。本实施例的连接线W1的转折部T设置于最外侧的连接垫BP与第二侧边S2之间，而非设置在连接于驱动电路DC1与连接垫BP之间的直线上。如此一来，距离D1小于或等于长度L1与距离G1的总和。换言之，距离D1、长度L1以及距离G1可符合L1+G1≥D1的关系。在一些实施例中，距离D1、长度L1以及距离G1更可符合L1+G1＞D1的关系。除此之外，连接线W1的转折部T可位于基底100的第一侧边S1及第二侧边S2的交错处C与连接垫BP之间。因此，相较于斜向配置的连接线W1，本实施例的连接线W1的转折部T可相当接近基底100的第一侧边S1及第二侧边S2的交错处C。举例而言，本实施例的最外侧的转折部T与交错处C之间的最短距离D2可为0.01公厘至4公厘。

在一些实施例中，阵列基板10更可包括驱动电路DC2。驱动电路DC2位于外部引脚区BR中，且可位于连接垫BP与显示区DR之间。在一些实施例中，驱动电路DC2可为数据驱动电路(data driving circuit)，且可包括多任务器(multiplexer)MUX以及液晶胞测试开关电路(cell test switch circuit)CT。在一些实施例中，多任务器MUX电性连接于液晶胞测试开关电路CT与元件阵列DA之间。此外，液晶胞测试开关电路CT可电性连接于多任务器MUX与连接垫BP之间。在一些实施例中，元件阵列DA可借由多条数据线DL电性连接驱动电路DC2。每一数据线DL可电性连接至元件阵列DA中同一行(column)的多个晶体管TR，且可连接至驱动电路DC2(例如是驱动电路DC2的多任务器MUX)。另一方面，可借由多条连接线W2分别电性连接驱动电路DC2与多个连接垫BP。举例而言，多条连接线W2可分别电性连接于液晶胞测试开关电路CT与多个连接垫BP之间。在一些实施例中，多条连接线W2可以扇入(fanin)的配置方式(亦即斜向配置方式)自液晶胞测试开关电路CT连接至连接垫BP。

图2A是依照本发明的一实施例的连接线W1、辅助结构DM以及金属线M的上视示意图。图2B是沿图2A中的A-A’线的剖视示意图。图2C是沿图2A中的B-B’线的剖视示意图。

请参照图2B与图2C，在本实施例中，阵列基板10更包括层间绝缘层ILD。层间绝缘层ILD形成于多条连接线W1上。为简洁起见，图2A省略绘示层间绝缘层ILD。在一些实施例中，层间绝缘层ILD的材料可包括氧化硅、氮化硅或其组合。

请参照图2A至图2C，阵列基板10更可包括金属线M1及金属线M2，金属线M1与金属线M2可沿着第一方向X交错排列，请一并参考图1，金属线M1及金属线M2分别构成连接垫BP。金属线M1及金属线M2形成于层间绝缘层ILD上，各个金属线M1(连接垫BP)及金属线M2(连接垫BP)借由接触通孔V电性连接至对应的连接线W1。

请同时参考图2A及图2B，金属线M1借由接触通孔V电性连接至对应的连接线W1，金属线M1重迭于多条连接线W1，金属线M1的延伸方向可垂直于连接线W1的延伸方向，但不以此为限。在一些实施例中，多个接触通孔V可沿第三方向K排列，第三方向K不同于第一方向X与第二方向Y，但不以此为限。

在本实施例中，每一连接线W1可重迭于多个连接垫BP，亦即每一连接线W1可重迭于多个金属线M1及金属线M2，但不以此为限。

请参照图2B与图2C，在本实施例中，阵列基板10更可包括透明导电层TCL。多个透明导电层TCL分别形成于金属线M1及金属线M2上，选择性地，透明导电层TCL与金属线M1或M2构成连接垫BP，换句话说，透明导电层TCL与金属线M1形成的迭层结构即为连接垫BP。在一些实施例中，每一透明导电层TCL与对应的金属线M1或金属线M2在基底100上的正投影可彼此重迭。

请参照图1与图2A至图2C，在一些实施例中，可在形成元件阵列DA的步骤中形成连接线W1、金属线M1及金属线M2，连接线W1可为元件阵列DA中的第一金属层，在本实施例中，金属线M1及金属线M2系由同一膜层图案化形成，但本发明不以此为限。在其他实施例中，金属线M1及金属线M2系由不同膜层图案化形成，举例来说，连接线W1可为元件阵列DA中的第一金属层，金属线M1与金属线M2可分别为元件阵列DA中的第二金属层与第三金属层，元件阵列DA的栅极线与连接线W1系属第一金属层且由相同膜层图案化形成，元件阵列DA的数据线与金属线M1系属第二金属层且由相同膜层图案化形成，元件阵列DA更包含感应单元走线，元件阵列DA的感应单元走线与金属线M2系属第三金属层且由相同膜层图案化形成，但本发明不以此为限。在其他实施例中，金属线M1及金属线M2系由不同膜层图案化形成，但实质上位于同一水平或高度差异小，且位于连接线W1上方，由于金属线M1与金属线M2实质上为等高或高度差异小，故可提高连接垫BP的表面高度的一致性，借此提高接合步骤(bonding process)的良率。

请参照图2A至图2C，在本实施例中，阵列基板10更可包括多个辅助结构DM，多个辅助结构DM形成于基底100上。对应单一个金属线M1或金属线M2来说，多个辅助结构DM与多条连接线W1实质上沿第二方向Y交替排列且重迭于上述单一个金属线M1或金属线M2，亦即多个连接垫BP中的至少一者可与多个辅助结构DM重迭。借由设置辅助结构DM，可降低金属线W1的相对两侧的阶梯高度，因此，可提高位于多个辅助结构DM与多条连接线W1上的金属线M1及金属线M2的平坦度，如此一来，可提高连接垫BP的表面高度的一致性，借此提高接合步骤(bonding process)的良率。在本实施例中，请参考图2B，相邻的连接线W1与辅助结构DM之间的高度差H可大于或等于0微米且小于或等于0.3微米。在本实施例中，每一辅助结构DM的上视图案呈块状(block shape)，且多个辅助结构DM沿第一方向X与第二方向Y阵列排列。每一金属线M1或金属线M2覆盖沿第二方向Y排列的多个辅助结构DM(如图2B所示)。另一方面，金属线M1与金属线M2可交替地(如图2C所示)或可随机地覆盖沿第一方向X排列的每一排的多个辅助结构DM。

请参照图2B与图2C，在本实施例中，每一辅助结构DM为多层结构。多层结构包括导电层102与半导体层104。半导体层104位于导电层102上。在本实施例中，导电层102的材料可包括金属或金属化合物。半导体层104的材料可包括多晶硅。在其他实施例中，每一辅助结构DM亦可为单层结构，且此单层结构的材料可为金属、金属化合物或半导体材料。此外，在一些实施例中，每一辅助结构DM可为电性浮置(floating)。在本实施例中，阵列基板10更可包括绝缘层GI。绝缘层GI形成于多个辅助结构DM上，且可延伸至基底100上。此外，绝缘层GI更覆盖每一辅助结构DM的侧壁，连接线W1位于绝缘层GI上。

图3是依照本发明的一实施例的连接线W1、辅助结构DM1以及金属线M1及金属线M2的上视示意图。图3所示的实施例相似于图2A至图2C所示的实施例，以下仅针对差异处进行说明，相同或相似处则不再赘述。

请参照图3，在一些实施例中，每一辅助结构DM1的上视图案呈线状(line shape)，且沿第一方向X延伸。此外，多条辅助结构DM1与多条连接线W1在第二方向Y上交替排列。在第二方向Y上，每一金属线M1及/或金属线M2覆盖并交错于多条辅助结构DM1。在第一方向X上，金属线M1与金属线M2交替地或随机地覆盖并交错于每一条辅助结构DM1。

在本实施例中，每一条辅助结构DM1重迭于多条金属线M1与金属线M2，由于两相邻连接线W1之间设置辅助结构DM1，故金属线M1与金属线M2，实质上为等高或高度差异小，故可提高连接垫BP的表面高度的一致性，借此提高接合步骤(bonding process)的良率。

综上所述，本发明的至少一实施例的阵列基板包括元件阵列、驱动电路、多个连接垫以及多条连接线。每一连接线电性连接于驱动电路与每一连接垫之间，且具有一转折部。相较于将转折部设置在连接于驱动电路与连接垫之间的直线上以使连接线自转折部斜向连接至连接垫，本发明的至少一实施例的转折部设置于阵列基板的隅角处。如此一来，连接线的接着部可由转折部横向连接至连接垫，相较于使连接线自转折部斜向连接至连接垫的设计，连接线的接着部可具有较短的纵向长度。基于连接线的接着部可位于外部引脚区中，可有效地缩减外部引脚区的纵向长度。换言之，可进一步地实现窄边框的目标。

当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明权利要求的保护范围。

Claims (12)

1.一种阵列基板，其特征在于，包括：

一基底；

一元件阵列，形成于该基底上；

一驱动电路，形成于该基底上并与该元件阵列电性连接；

多个连接垫，形成于该基底上且实质上沿该基底的一第一侧边排列；以及

多条连接线，形成于该基底上且分别电性连接于该驱动电路与该些连接垫之间，其中各该连接线具有一转折部，该些转折部中的最外侧者与该第一侧边之间的距离为D1，该些连接垫中的最外侧者的长度为L1，该些连接垫中的最外侧者与该第一侧边之间的距离为G1，且L1+G1≥D1。

2.根据权利要求1所述的阵列基板，其特征在于，L1+G1＞D1，该元件阵列为像素阵列，该驱动电路为直接形成于该基底上的栅极驱动电路。

3.根据权利要求1所述的阵列基板，其特征在于，该基底的一第二侧边邻接于该第一侧边，各该连接线实质上沿该第二侧边与该第一侧边延伸，且该些转折部中的最外侧者与该基板的该第一侧边与该第二侧边的交错处之间的最短距离约为0.01公厘至4公厘。

4.根据权利要求1所述的阵列基板，其特征在于，各该连接垫借由一接触通孔与对应的连接线电性连接，该些连接线中的至少一者重迭于该些连接垫中的多者。

5.根据权利要求4所述的阵列基板，其特征在于，更包括：

多个辅助结构，形成于该基底上且与该些连接垫中的至少一者重迭；以及

一绝缘层，形成于该些辅助结构上，其中该些辅助结构实质上与该些连接线交替排列。

6.根据权利要求1所述的阵列基板，其特征在于，各该连接线的线宽约为1微米至300微米。

7.根据权利要求1所述的阵列基板，其特征在于，更包括：

多个辅助结构，形成于该基底上且与该些连接垫中的至少一者重迭；以及

一绝缘层，形成于该些辅助结构上，其中该些辅助结构实质上与该些连接线交替排列。

8.根据权利要求7所述的阵列基板，其特征在于，各该辅助结构为一多层结构。

9.根据权利要求8所述的阵列基板，其特征在于，该多层结构包括：

一导电层；以及

一半导体层，位于该导电层上。

10.根据权利要求7所述的阵列基板，其特征在于，各该辅助结构为单层结构，其中该单层结构的材料为金属、金属化合物或半导体。

11.根据权利要求7所述的阵列基板，其特征在于，各该辅助结构重迭于该些连接垫。

12.根据权利要求7所述的阵列基板，其特征在于，各该辅助结构为电性浮置。