TW201931611A - 由差動記憶胞組成之非揮發性記憶體 - Google Patents

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Abstract

一種非揮發性記憶體，包括記憶胞陣列、感測放大器、開關元件與電源切換電路。記憶胞內的選定記憶胞具有第一子記憶胞連接至字元線、位元線與該源極線，第二子記憶胞連接至字元線、反相位元線與反相源極線。於讀取週期，字元線的動作期間包括第一期間與第二期間。於第一期間，第一子記憶胞在第一電流路徑上產生一第一讀取電流，且該第二子記憶胞在該第二電流路徑上產生一第二讀取電流。當該第一讀取電流大於該第二讀取電流時，該第二電流路徑於該第二期間呈現斷開狀態。當該第二讀取電流大於該第一讀取電流時，該第一電流路徑於該第二期間呈現斷開狀態。

Description

由差動記憶胞組成之非揮發性記憶體
本發明是有關於一種非揮發性記憶體，且特別是有關於一種由差動記憶胞組成之非揮發性記憶體。
請參照第1A圖，其所繪示為習知差動記憶胞示意圖。差動記憶胞(differential cell)c1中包括二個子記憶胞(sub-cell)cx、cy，且每個子記憶胞cx、cy中皆包括一浮動閘電晶體(floating gate transistor)。因此，差動記憶胞c1為一種浮動閘型差動記憶胞(floating gate type differential cell)。
如第1A圖所示，子記憶胞cx中包括浮動閘電晶體M1，子記憶胞cy中包括浮動閘電晶體M2。浮動閘電晶體M1的控制閘極端(control gate)連接至字元線(word line)WL，汲極端連接至位元線BL，源極端連接至源極線SL。浮動閘電晶體M2的控制閘極端連接至字元線WL，汲極端連接至反相位元線BLb，源極端連接至反相源極線SLb。基本上，提供適當的偏壓至字元線WL、位元線BL、反相位元線BLb、源極線SL、反相源極線SLb後，可以對差動記憶胞c1進行編程動作(program action)或者讀取動作(read action)。
一般來說，於編程動作時，差動記憶胞c1會被編程，並使得差動記憶胞c1中的二個子記憶胞cx、cy呈現互補的狀態(complementary state)。舉例來說，子記憶胞cx被編程為開啟狀態(on狀態)，子記憶胞cy被編程為不開啟狀態(off狀態)。或者，記憶胞cx被編程為off狀態，子記憶胞cy被編程為on狀態。
再者，對差動記憶胞c1進行讀取動作時，需要動作(activate)字元線WL。當字元線WL動作時，on狀態的子記憶胞可以產生較大的記憶胞電流(cell current)，off狀態的子記憶胞產生的記憶胞電流幾乎為零。而比較二個子記憶胞所產生的記憶胞電流，即可判定該記憶胞c1的儲存狀態。基本上，讀取動作時的記憶胞電流即為讀取電流(read current)。
舉例來說，於編程動作時，子記憶胞cx被編程為on狀態，子記憶胞cy被編程為off狀態。在讀取動作時，子記憶胞cx產生的讀取電流Ix會大於子記憶胞cy所產生的讀取電流Iy。所以記憶胞c1被判定為第一儲存狀態。
反之，於編程動作時，子記憶胞cx被編程為off狀態，子記憶胞cy被編程為on狀態。於讀取動作時，子記憶胞cx產生的讀取電流Ix會小於子記憶胞cy所產生的讀取電流Iy。所以記憶胞c1被判定為第二儲存狀態。
再者，第1A圖中的二個子記憶胞cx、cy皆以n型浮動閘極電晶體M1、M2為例來進行說明。在實際的運用上，也可以有其他結構的差動記憶胞，例如由二個p型浮動閘極電晶體所構成的差動記憶胞，或者由二個反熔絲型電晶體(anti-fuse type transistor)所構成的反熔絲型差動記憶胞(anti-fuse type differential cell)。
參照第1B圖，其所繪示為差動記憶胞(differential cell)組成記憶胞陣列。記憶胞陣列110由m×n個差動記憶胞c11~cmn所組成。
記憶胞陣列110中，m條字元線WL1~WLm連接至對應m列上的n個差動記憶胞。再者，同一列上的n個差動記憶胞對應地連接至n個位元線對(bit line pair)BL1與BLb1~BLn與BLbn以及n個源極線對(source line pair)SL1與SLb1~SLn與SLbn。其中，每一個位元線對包括位元線與反相位元線，每一個源極線對包括源極線與反相源極線。
以第一列的差動記憶胞c11為例，其連接至字元線WL1、位元線對BL1與BLb1以及源極線對SL1與SLb1。而其他的差動記憶胞c12~c1n的連接關係類似，此處不再贅述。
於編程動作時，m條字元線WL1~WLm其中之一動作(activate)，而對應的列即為選定列(selected row)，此選定列中的n個差動記憶胞即為選定差動記憶胞，且n個選定差動記憶胞會被編程。換言之，於編程動作時，選定列中的每一個選定差動記憶胞內的二個子記憶胞皆會被編程為互補的狀態。
於讀取動作時，m條字元線WL1~WLm其中之一動作並決定一選定列。此時，選定列中的每一個選定差動記憶胞皆會在對應的位元線對上產生讀取電流。接著，比較位元線對上的二個讀取電流即可判定對應記憶胞的儲存狀態。
習知的記憶胞陣列在讀取動作時，於一條字元線動作的期間(activation period)，該選定列的選定差動記憶胞皆會在對應的位元線與反相位元線上產生讀取電流。並且，當該字元線的動作期間結束後，選定差動記憶胞才會停止產生讀取電流。
本發明係有關於一種非揮發性記憶體，包括：一記憶胞陣列，連接至一字元線、一位元線、一反相位元線、一源極線與一反相源極線，其中一選定差動記憶胞中的一第一子記憶胞連接至該字元線、該位元線與該源極線，且該選定差動記憶胞中的一第二子記憶胞連接至該字元線、該反相位元線與該反相源極線；一感測放大器，具有一資料線與一反相資料線，該感測放大器根據該資料線與該反相資料線的信號產生一輸出信號與一反相輸出信號；一開關元件，具有一第一開關電路連接於該資料線與該位元線之間，以及一第二開關電路連接於該反相資料線與該反相位元線之間；以及一電源切換電路，連接至該位元線、該反相位元線、該源極線與該反相源極線；其中，於一讀取週期，該字元線的一動作期間包括一第一期間與一第二期間；於該第一期間，該資料線、該第一開關電路、該位元線、該第一子記憶胞、該源極線與該電源切換電路形成一第一電流路徑，且該第一子記憶胞在該第一電流路徑上產生一第一讀取電流；於該第一期間，且該反相資料線、該第二開關電路、該反相位元線、該第二子記憶胞、該反相源極線與該電源切換電路形成一第二電流路徑，且該第二子記憶胞在該第二電流路徑上產生一第二讀取電流；以及其中，當該第一讀取電流大於該第二讀取電流時，該第二電流路徑於該第二期間呈現斷開狀態；以及當該第二讀取電流大於該第一讀取電流時，該第一電流路徑於該第二期間呈現斷開狀態。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
請參照第2圖，其所繪示為本發明非揮發性記憶體示意圖。非揮發性記憶體包括：電源切換電路(power switching circuit)230、記憶胞陣列110、選擇電路(selecting circuit)210、感測電路(sensing circuit)220以及控制電路(未繪示)。其中，控制電路(未繪示)可在編程動作與讀取動作時控制記憶胞陣列110、選擇電路210與電源切換電路230。再者，記憶胞陣列110係由差動記憶胞所組成，其結構類似於第1B圖，此處不再贅述。
電源切換電路230連接至記憶胞陣列110的源極線對SL1與SLb1~SLn與SLbn以及位元線對BL1與BLb1~BLn與BLbn。電源切換電路230在非揮發性記憶體的編程動作與讀取動作時，提供適當的偏壓至記憶胞陣列110。
選擇電路210包括n個開關元件(switching element)sw1~swn對應地連接至n個位元線對BL1與BLb1~BLn與BLbn。
另外，感測電路220包括z個感測放大器(sense amplifier)221~22z。每個感測放大器221~22z皆具有一資料線對(data line pair) D1與Db1~Dz與Dbz。每個感測放大器221~22z根據資料線對D1與Db1~Dz與Dbz上的信號，產生互補的輸出信號組OUT1與OUTb1~OUTz與OUTbz。
根據本發明的實施例，選擇電路210可將n個位元線對BL1與BLb1~BLn與BLbn區分為多個群(group)。而控制電路(未繪示)利用選擇信號 Y1~Yn，將n個位元線對BL1與BLb1~BLn與BLbn中的其中一個群連接至感測電路220中的z個感測放大器221~22z。
舉例來說，記憶胞陣列110中有32個位元線對，感測電路220中包括8個感測放大器。因此，記憶胞陣列110的32個位元線對可被區分為4個群。
再者，於讀取動作的第一個讀取週期(read cycle)時，選擇電路210將選定列(selected row)中第一個群的8個位元線對連接至感測電路220中的8個感測放大器，並產生8個互補的輸出信號組。同理，於讀取動作的第二個讀取週期時，選擇電路210將選定列中第二個群的8個位元線對連接至感測電路220中包括8個感測放大器，並產生8個互補的輸出信號組。因此，四個讀取週期後，感測放大器220可依序連接至記憶胞陣列110的32個位元線對，並決定選定列中32個差動記憶胞的儲存狀態。
請參照第3A圖，其所繪示為本發明非揮發性記憶體的第一實施例。第3A圖僅以記憶胞陣列110中的位元線對BL1與BLb1、源極線對SL1與SLb1的連接方式為例來進行說明。其他位元線對與源極線對的連接方式皆類似，此處不再贅述。
如第3A圖所示，開關元件sw1包括二個開關電路(switching circuit)。舉例來說，開關電路為傳輸閘(transmission gate)T1、T2。傳輸閘T1的第一端連接至位元線BL1，傳輸閘T1的第二端連接至資料線DL1，傳輸閘T1的控制端接收選擇信號Y1，傳輸閘T1的反相控制端接收反相選擇信號Yb1。再者，傳輸閘T2的第一端連接至反相位元線BLb1，傳輸閘T2的第二端連接至反相資料線DLb1，傳輸閘T2的控制端接收選擇信號Y1，傳輸閘T2的反相控制端接收反相選擇信號Yb1。
再者，傳輸閘T1包括一p型開關電晶體(switch transistor)與一n型開關電晶體。其中，p型開關電晶體的閘極端作為傳輸閘T1的反相控制端，n型開關電晶體的閘極端作為控制端，n型開關電晶體的第一端做為傳輸閘T1的第一端，n型開關電晶體的第二端做為傳輸閘T1的第二端，p型開關電晶體的第一端連接至n型開關電晶體的第一端，p型開關電晶體的第二端連接至n型開關電晶體的第二端。再者，傳輸閘T2的結構相同於傳輸閘T1，其結構不再贅述。
電源切換電路230包括二個開關電路、四個開關電晶體S1~S4以及及閘232、234。舉例來說，開關電路為傳輸閘T3、T4。其中，開關電晶體S1的閘極端接收源極線致能信號ENSL1，汲極端連接至源極線SL1，源極端接收電源電壓Vnn。開關電晶體S2的閘極端接收反相源極線致能信號ENSLb1，汲極端連接至反相源極線SLb1，源極端接收電源電壓Vnn。再者，及閘232二輸入端接收輸出信號OUT1與讀取信號READ，輸出端產生源極線致能信號ENSL1。及閘234二輸入端接收反相輸出信號OUTb1與讀取信號READ，輸出端產生反相源極線致能信號ENSLb1。
開關電晶體S3的閘極端接收預充電信號Pch，源極端接收充電電壓(charging voltage)V1，汲極端連接至位元線BL1。開關電晶體S4的閘極端接收預充電信號Pch，源極端接收充電電壓V1，汲極端連接至反相位元線BLb1。
傳輸閘T3的第一端連接至位元線BL1，傳輸閘T3的第二端連接至源極線SL1，傳輸閘T3的反相控制端接收讀取信號READ，傳輸閘T3的控制端接收反相讀取信號READb。再者，傳輸閘T4的第一端連接至反相位元線BLb1，傳輸閘T4的第二端連接至反相源極線SLb1，傳輸閘T4的反相控制端接收讀取信號READ，傳輸閘T4的控制端接收反相讀取信號READb。同理，傳輸閘T3、T4的結構相同於傳輸閘T1，其結構不再贅述。
根據本發明的實施例，在讀取動作時，感測放大器221尚未判斷出資料線對DL1與DLb1上的信號之前，感測放大器221產生的二輸出信號OUT1與OUTb1皆維持在高準位。再者，當感測放大器221判斷出資料線對DL1與DLb1上的信號差異時，感測放大器221即產生互補的輸出信號OUT1與OUTb1。以下詳細介紹本發明非揮發性記憶體於讀取動作時的詳細動作。
請參照第3B圖，其所繪示為第一實施例非揮發性記憶體的相關信號示意圖。其中，假設選定差動記憶胞中，連接於位元線BL1與源極線SL1的第一子記憶胞為開啟狀態(on狀態)，連接於反相位元線BLb1與反相源極線SLb1的第二子記憶胞為不開啟狀態(off狀態)。
於讀取週期(red cycle)時，讀取信號READ為高準位，反相讀取信號READb為低準位。因此，傳輸閘T3、T4為斷開狀態(open state)，源極線SL1與位元線BL1未連接(disconnected)，且反相源極線SLb1與位元線BLb1也未連接。
於時間點ta至時間點tb，由於輸出信號OUT1、反相輸出信號OUTb1以及讀取信號READ皆為高準位。因此，源極線致能信號ENSL1、反相源極線致能信號ENSLb1皆為高準位，開關電晶體S1、S2皆為閉合狀態(close state)，並使得源極線SL1與反相源極線SLb1連接至電源電壓Vnn。再者，預充電信號Pch短暫地為低準位，開關電晶體S3、S4短暫地呈現閉合狀態(close state)後再成為斷開狀態(open state)，使得位元線BL1與反相位元線BLb1被預充電至充電電壓V1後呈現浮接狀態(floating state)。
時間點tb至時間點td，字元線WLx為高準位，此為字元線WLx的動作期間(activation period)。其中，時間點tb至時間點tc為動作期間的第一期間(first period)，時間點tc至時間點td為動作期間的第二期間。再者，當字元線WLx動作時，記憶胞陣列110中決定一選定差動記憶胞。且選定差動記憶胞的第一子記憶胞連接至位元線BL1與源極線SL1，選定差動記憶胞的第二子記憶胞連接至反相位元線BLb1與反相源極線SLb1。
時間點tb至時間點tc為動作期間的第一期間(first period)，選擇信號 Y1動作(高準位)，使得位元線BL1連接至資料線 DL1且反相位元線BLb1連接至反相資料線 DLb1。再者，由於位元線WLx動作(高準位)，因此選定差動記憶胞中形成二條電流路徑(current path)分別產生第一讀取電流Ir1與第二讀取電流Ir2。其中，第一條電流路徑由資料線 DL1經過傳輸閘T1、位元線BL1、第一子記憶胞、源極線SL1至電源切換電路230； 第二條電流路徑由反相資料線 DLb1經過傳輸閘T2、反相位元線BLb1、第二子記憶胞、反相源極線SLb1至電源切換電路230。
如第3B圖所示，於時間點tb至時間點tc，於由於第一讀取電流Ir1與第二讀取電流Ir2的產生，使得位元線BL1與反相位元線BLb1由充電電壓V1開始放電(discharge)。再者，由於選定差動記憶胞中，第一子記憶胞為開啟狀態(on狀態)且第二子記憶胞為不開啟狀態(off狀態)，因此第一讀取電流Ir1大於第二讀取電流Ir2，並使得位元線BL1的電壓下降速度大於反相位元線BLb1的電壓下降速度。
於時間點tc時，位元線BL1與反相位元線BLb1上的電壓差ΔV到達感測放大器221的臨限值(threshold value)，輸出信號OUT1為高準位且反相輸出信號OUTb1為低準位。
另外，由於輸出信號OUT1為高準位且反相輸出信號OUTb1為低準位，電源切換電路230中的及閘232輸出高準位的源極線致能信號ENSL1使得開關電晶體S1維持在閉合狀態(close state)。同時，電源切換電路230中的及閘234輸出低準位的反相源極線致能信號ENSLb1，使得開關電晶體S2改變為斷開狀態(open state)。
明顯地，於時間點tc時，由於開關電晶體S2為斷開狀態(open state)，造成第二電流路徑斷開，所以反相位元線BLb1為浮接狀態且不再產生第二讀取電流Ir2。再者，第一電流路徑持續產生第一讀取電流Ir1，並更快速地將位元線BL1上的電壓放電至電源電壓Vnn。
於時間點td時，字元線WLx的動作期間(activation period)結束。換言之，雖然時間點tb至時間點td為字元線WLx的動作期間，但是第二電流路徑在時間點tc至時間點td之間為斷開狀態，且未產生第二讀取電流Ir2。
由第3B圖的說明可知，於讀取動作時，於字元線WLx的動作期間，差動記憶胞中的二條電流路徑中會有一條電流路徑在第二期間被斷開(open)，亦即第二電流路徑在第二期間被斷開。如此，將可以有效地降低讀取動作時，非揮發性記憶體的能量損耗。根據第3B圖的實施例，讀取電流較小的第二電流路徑將被斷開。
請參照第3C圖，其所繪示為本發明非揮發性記憶體的相關信號示意圖。其中，假設選定差動記憶胞中，連接於位元線BL1與源極線SL1的第一子記憶胞為不開啟狀態(off狀態)，連接於反相位元線BLb1與反相源極線SLb1的第二子記憶胞為開啟狀態(on狀態)。
於時間點tw至時間點tx，源極線致能信號ENSL1、反相源極線致能信號ENSLb1皆為高準位，開關電晶體S1、S2皆為閉合狀態(close state)，並使得源極線SL1與反相源極線SLb1連接至電源電壓Vnn。再者，預充電信號Pch短暫地為低準位，開關電晶體S3、S4短暫地呈現閉合狀態(close state)後再成為斷開狀態(open state)，使得位元線BL1與反相位元線BLb1被預充電至充電電壓V1後呈現浮接狀態。
時間點tx至時間點tz，字元線WLx為高準位，此為字元線WLx的動作期間(activation period)。其中，時間點tx至時間點ty為動作期間的第一期間(first period)，時間點ty至時間點tz為動作期間的第二期間。
於時間點tx至時間點ty，選擇信號 Y1動作(高準位)，使得位元線BL1連接至資料線 DL1且反相位元線BLb1連接至反相資料線 DLb1。再者，由於位元線WLx動作(高準位)，因此選定差動記憶胞中形成二條電流路徑(current path)。其中，第一條電流路徑由資料線 DL經過傳輸閘T1、位元線BL1、第一子記憶胞、源極線SL1、開關電晶體S1至電源電壓Vnn；第二條電流路徑由反相資料線 DLb經過傳輸閘T2、反相位元線BLb1、第二子記憶胞、反相源極線SLb1、開關電晶體S2至電源電壓Vnn。而第一子記憶胞在第一電流路徑上產生第一讀取電流Ir1，第二子記憶胞在第二電流路徑上第二讀取電流Ir2。
如第3C圖所示，於時間點tx至時間點ty，於由於第一讀取電流Ir1與第二讀取電流Ir2的產生，使得位元線BL1與反相位元線BLb1由充電電壓V1開始放電(discharge)。再者，由於選定差動記憶胞中，第一子記憶胞為不開啟狀態(off狀態)且第二子記憶胞為開啟狀態(on狀態)，因此第二讀取電流Ir2大於第一讀取電流Ir1，並使得反相位元線BLb1的電壓下降速度大於位元線BL1的電壓下降速度。
於時間點ty時，位元線BL1與反相位元線BLb1上的電壓差ΔV到達感測放大器221的臨限值(threshold value)，輸出信號OUT1為低準位且反相輸出信號OUTb1為高準位。
另外，由於輸出信號OUT1為低準位且反相輸出信號OUTb1為高準位，電源切換電路230中的及閘232輸出低準位的源極線致能信號ENSL1使得開關電晶體S1改變為斷開狀態。同時，電源切換電路230中的及閘234輸出高準位的反相源極線致能信號ENSLb1，使得開關電晶體S2維持在閉合狀態。
明顯地，於時間點ty時，由於開關電晶體S1為斷開狀態(open state)，造成第一電流路徑斷開，所以位元線BL1為浮接狀態且不再產生第一讀取電流Ir1。再者，第二電流路徑持續產生第二讀取電流Ir2，並更快速地將反相位元線BLb1上的電壓放電至電源電壓Vnn。
於時間點tz時，字元線WLx的動作期間(activation period)結束。換言之，雖然時間點tx至時間點tz為字元線WLx的動作期間，但是第一電流路徑在時間點ty至時間點tz之間為斷開狀態，且未產生第一讀取電流Ir1。
由第3C圖的說明可知，於讀取動作時，於字元線WLx的動作期間，差動記憶胞中的二條電流路徑中會有一條電流路徑在第二期間被斷開(open)，亦即第一電流路徑在第二期間被斷開。如此，將可以有效地降低讀取動作時，非揮發性記憶體的能量損耗。根據第3C圖的實施例，讀取電流較小的第一電流路徑將被斷開。
請參照第4圖，其所繪示為本發明非揮發性記憶體的第二實施例。相較於第一實施例，其差異在於電源切換電路240與開關元件sw1’。以下僅介紹電源切換器240與開關元件sw1’。
如第4圖所示，開關元件sw1’包括二個開關電路。舉例來說，開關電路為傳輸閘T1、T2。傳輸閘T1的第一端連接至位元線BL1，傳輸閘T1的第二端連接至資料線DL1，傳輸閘T1的控制端接收第一控制信號X1，傳輸閘T1的反相控制端接收反相第一控制信號Xb1。再者，傳輸閘T2的第一端連接至反相位元線BLb1，傳輸閘T2的第二端連接至反相資料線DLb1，傳輸閘T2的控制端接收第二控制信號Z1，傳輸閘T2的反相控制端接收反相第二控制信號Zb1。
另外，相較於第一實施例的電源切換電路230，第二實施例的切換電路240更包括及閘243、245以及反閘244、246。其中，及閘243的三個輸入端接收輸出信號OUT1、選擇信號Y1與讀取信號READ，輸出端產生第一控制信號X1。反閘244的輸入端接收第一控制信號X1，輸出端產生反相第一控制信號Xb1。及閘245的三個輸入端接收反相輸出信號OUTb1、選擇信號Y1與讀取信號READ，輸出端產生第二控制信號Z1。反閘246的輸入端接收第二控制信號Z1，輸出端產生反相第二控制信號Zb1。
相同地，於字元線WLx的動作期間，選擇信號 Y1動作(高準位)，使得第一控制信號X1與第二控制信號Z1為高準位，反相第一控制信號Xb1與反相第二控制信號Zb1為低準位。因此，位元線BL1連接至資料線 DL1且反相位元線BLb1連接至反相資料線 DLb1。同時，選定差動記憶胞中形成二條電流路徑(current path)。其中，第一條電流路徑由資料線 DL經過傳輸閘T1、位元線BL1、第一子記憶胞、源極線SL1至電源開關電路240；第二條電流路徑由反相資料線 DLb1經過傳輸閘T2、反相位元線BLb1、第二子記憶胞、反相源極線SLb1至電源開關電路240。而第一子記憶胞在第一電流路徑上產生第一讀取電流Ir1，第二子記憶胞在第二電流路徑上第二讀取電流Ir2。
根據本發明的第二實施例，當感測放大器221產生互補的輸出信號OUT1與反相輸出信號時OUTb1，二條電流路徑的其中之一會改變為斷開狀態。舉例來說，假設第一讀取電流Ir1大於第二讀取電流Ir2。當感測放大器221產生高準位的輸出信號OUT1與低準位的反相輸出信號時OUTb1時，反相源極線致能信號ENSLb1與第二控制信號Z1皆為低準位，開關電晶體S2與傳輸閘T2皆為斷開狀態，使得讀取電流較小的第二電流路徑在第二期間呈現斷開狀態。
反之，假設第二讀取電流Ir2大於第一讀取電流Ir1。當感測放大器221產生低準位的輸出信號OUT1與高準位的反相輸出信號時OUTb1時，源極線致能信號ENSL1與第一控制信號X1皆為低準位，開關電晶體S1與傳輸閘T1皆為斷開狀態，使得讀取電流較小的第一電流路徑在第二期間呈現斷開狀態。
由以上的說明可知，第二實施例的非揮發性記憶體在讀取動作時，一條電流路徑上的開關電晶體與傳輸閘皆被斷開，使得電流路徑成為斷開狀態。如此，將可以有效地降低讀取動作時，非揮發性記憶體的能量損耗。
請參照第5圖，其所繪示為本發明非揮發性記憶體的第三實施例。相較於第二實施例，其差異在於電源切換電路250。以下僅介紹電源切換器250。
相較於第二實施例的電源切換電路240，第三實施例的電源切換電路250中，源極線SL1與反相源極線SLb1直接接收電源電壓Vnn。也就是說，電源切換電路250並未有電源切換電路240中的開關電晶體S1、S2與及閘232、234。
相同地，於字元線WLx的動作期間，選擇信號 Y1動作(高準位)，使得第一控制信號X1與第二控制信號Z1為高準位，反相第一控制信號Xb1與反相第二控制信號Zb1為低準位。因此，位元線BL1連接至資料線 DL1且反相位元線BLb1連接至反相資料線 DLb1。同時，選定差動記憶胞中形成二條電流路徑(current path)。其中，第一條電流路徑由資料線 DL經過傳輸閘T1、位元線BL1、第一子記憶胞、源極線SL1至電源開關電路250；第二條電流路徑由反相資料線 DLb經過傳輸閘T2、反相位元線BLb1、第二子記憶胞、反相源極線SLb1至電源開端電路250。而第一子記憶胞在第一電流路徑上產生第一讀取電流Ir1，第二子記憶胞在第二電流路徑上第二讀取電流Ir2。
根據本發明的第三實施例，當感測放大器221產生互補的輸出信號OUT1與反相輸出信號時OUTb1，二條電流路徑的其中之一會改變為斷開狀態。舉例來說，假設第一讀取電流Ir1大於第二讀取電流Ir2。當感測放大器221產生高準位的輸出信號OUT1與低準位的反相輸出信號時OUTb1時，第二控制信號Z1為低準位，傳輸閘T2為斷開狀態，使得讀取電流較小的第二電流路徑在第二期間呈現斷開狀態。
反之，假設第二讀取電流Ir2大於第一讀取電流Ir1。當感測放大器221產生低準位的輸出信號OUT1與高準位的反相輸出信號時OUTb1時，第一控制信號X1為低準位，傳輸閘T1為斷開狀態，使得讀取電流較小的第一電流路徑在第二期間呈現斷開狀態。
由以上的說明可知，第三實施例的非揮發性記憶體在讀取動作時，將一條電流路徑上的傳輸閘斷開，使得電流路徑成為斷開狀態。如此，將可以有效地降低讀取動作時，非揮發性記憶體的能量損耗。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
110‧‧‧記憶胞陣列
220‧‧‧感測電路
221~22z‧‧‧感測放大器
230、240、250‧‧‧電源切換電路
232、234、243、245‧‧‧及閘
244、246‧‧‧反閘
第1A圖為習知差動記憶胞示意圖。 第1B圖為差動記憶胞組成記憶胞陣列。 第2圖為本發明非揮發性記憶體示意圖。 第3A圖為本發明非揮發性記憶體的第一實施例。 第3B圖與第3C圖為第一實施例非揮發性記憶體的相關信號示意圖。 第4圖為本發明非揮發性記憶體的第二實施例。 第5圖為本發明非揮發性記憶體的第三實施例。

Claims (9)

  1. 一種非揮發性記憶體，包括： 一記憶胞陣列，連接至一字元線、一位元線、一反相位元線、一源極線與一反相源極線，其中一選定差動記憶胞中的一第一子記憶胞連接至該字元線、該位元線與該源極線，且該選定差動記憶胞中的一第二子記憶胞連接至該字元線、該反相位元線與該反相源極線； 一感測放大器，具有一資料線與一反相資料線，該感測放大器根據該資料線與該反相資料線的信號產生一輸出信號與一反相輸出信號； 一開關元件，具有一第一開關電路連接於該資料線與該位元線之間，以及一第二開關電路連接於該反相資料線與該反相位元線之間；以及 一電源切換電路，連接至該位元線、該反相位元線、該源極線與該反相源極線； 其中，於一讀取週期，該字元線的一動作期間包括一第一期間與一第二期間；於該第一期間，該資料線、該第一開關電路、該位元線、該第一子記憶胞、該源極線與該電源切換電路形成一第一電流路徑，且該第一子記憶胞在該第一電流路徑上產生一第一讀取電流；於該第一期間，且該反相資料線、該第二開關電路、該反相位元線、該第二子記憶胞、該反相源極線與該電源切換電路形成一第二電流路徑，且該第二子記憶胞在該第二電流路徑上產生一第二讀取電流；以及 其中，當該第一讀取電流大於該第二讀取電流時，該第二電流路徑於該第二期間呈現斷開狀態；以及當該第二讀取電流大於該第一讀取電流時，該第一電流路徑於該第二期間呈現斷開狀態。
  2. 如申請專利範圍第1項所述之非揮發性記憶體，其中該開關元件的該第一開關電路為一第一傳輸閘且該第二開關電路為一第二傳輸閘；該第一傳輸閘的一第一端連接至該位元線，該第一傳輸閘的一第二端連接至該資料線，該第一傳輸閘的一控制端接收一選擇信號，該第一傳輸閘的一反相控制端接收一反相選擇信號；以及，該第二傳輸閘的一第一端連接至該反相位元線，該第二傳輸閘的一第二端連接至該反相資料線，該第二傳輸閘的一控制端接收該選擇信號，該第二傳輸閘的一反相控制端接收該反相選擇信號。
  3. 如申請專利範圍第2項所述之非揮發性記憶體，其中該電源切換電路包括： 一第一開關電晶體，具有一第一端接收一電源電壓，一第二端連接至該源極線，一控制端接收一源極線致能信號； 一第二開關電晶體，具有一第一端接收該電源電壓，一第二端連接至該反相源極線，一控制端接收一反相源極線致能信號； 一第一及閘，具有二輸入端分別接收一讀取信號與該輸出信號，一輸出端產生該源極線致能信號； 一第二及閘，具有二輸入端分別接收該讀取信號與該反相輸出信號，一輸出端產生該反相源極線致能信號； 一第三開關電路，連接於該位元線與該源極線之間； 一第四開關電路，連接於該反相位元線與該反相源極線之間，其中，於該讀取週期該第三開關電路與該第四開關電路呈現一斷開狀態； 一第三開關電晶體，具有一第一端接收一充電電壓，一第二端連接至該位元線，一控制端接收一預充電信號；以及 一第四開關電晶體，具有一第一端接收該充電電壓，一第二端連接至該反相位元線，一控制端接收該預充電信號。
  4. 如申請專利範圍第3項所述之非揮發性記憶體，其中，於該讀取週期時，該讀取信號為一高準位；於該動作期間之前，該預充電信號控制該第三開關電晶體與該第四開關電晶體，使得該位元線與該反相位元線被預充電至該充電電壓；以及於該動作期間時，該選擇信號為該高準位。
  5. 如申請專利範圍第1項所述之非揮發性記憶體，其中該開關元件的該第一開關電路為一第一傳輸閘且該第二開關電路為一第二傳輸閘；該第一傳輸閘的一第一端連接至該位元線，該第一傳輸閘的一第二端連接至該資料線，該第一傳輸閘的一控制端接收一第一控制信號，該第一傳輸閘的一反相控制端接收一反相第一控制信號；以及，該第二傳輸閘的一第一端連接至該反相位元線，該第二傳輸閘的一第二端連接至該反相資料線，該第二傳輸閘的一控制端接收一第二控制信號，該第二傳輸閘的一反相控制端接收一反相第二控制信號。
  6. 如申請專利範圍第5項所述之非揮發性記憶體，其中該電源切換電路包括： 一第一開關電晶體，具有一第一端接收一電源電壓，一第二端連接至該源極線，一控制端接收一源極線致能信號； 一第二開關電晶體，具有一第一端接收該電源電壓，一第二端連接至該反相源極線，一控制端接收一反相源極線致能信號； 一第一及閘，具有二輸入端分別接收一讀取信號與該輸出信號，一輸出端產生該源極線致能信號； 一第二及閘，具有二輸入端分別接收該讀取信號與該反相輸出信號，一輸出端產生該反相源極線致能信號； 一第三及閘，具有三輸入端分別接收該讀取信號、一選擇信號與該輸出信號，一輸出端產生該第一控制信號； 一第四及閘，具有三輸入端分別接收該讀取信號、該選擇信號與該反相輸出信號，一輸出端產生該第二控制信號； 一第一反閘，具有一輸入端接收該第一控制信號，一輸出端產生該反相第一控制信號； 一第二反閘，具有一輸入端接收該第二控制信號，一輸出端產生該反相第二控制信號； 一第三開關電路，連接於該位元線與該源極線之間； 一第四開關電路，連接於該反相位元線與該反相源極線之間，其中，於該讀取週期該第三開關電路與該第四開關電路呈現一斷開狀態； 一第三開關電晶體，具有一第一端接收一充電電壓，一第二端連接至該位元線，一控制端接收一預充電信號；以及 一第四開關電晶體，具有一第一端接收該充電電壓，一第二端連接至該反相位元線，一控制端接收該預充電信號。
  7. 如申請專利範圍第6項所述之非揮發性記憶體，其中，於該讀取週期時，該讀取信號為一高準位；於該動作期間之前，該預充電信號控制該第三開關電晶體與該第四開關電晶體，使得該位元線與該反相位元線被預充電至該充電電壓；以及於該動作期間時，該選擇信號為該高準位。
  8. 如申請專利範圍第5項所述之非揮發性記憶體，其中該電源切換電路包括： 一第一及閘，具有三輸入端分別接收一讀取信號、一選擇信號與該輸出信號，一輸出端產生該第一控制信號； 一第二及閘，具有三輸入端分別接收該讀取信號、該選擇信號與該反相輸出信號，一輸出端產生該第二控制信號； 一第一反閘，具有一輸入端接收該第一控制信號，一輸出端產生該反相第一控制信號； 一第二反閘，具有一輸入端接收該第二控制信號，一輸出端產生該反相第二控制信號； 一第三開關電路，連接於該位元線與該源極線之間，且該源極線接收一電源電壓； 一第四開關電路，連接於該反相位元線與該反相源極線之間，且該反相源極線接收該電源電壓，其中，於該讀取週期該第三開關電路與該第四開關電路呈現一斷開狀態； 一第三開關電晶體，具有一第一端接收一充電電壓，一第二端連接至該位元線，一控制端接收一預充電信號；以及 一第四開關電晶體，具有一第一端接收該充電電壓，一第二端連接至該反相位元線，一控制端接收該預充電信號。
  9. 如申請專利範圍第8項所述之非揮發性記憶體，其中，於該讀取週期時，該讀取信號為一高準位；於該動作期間之前，該預充電信號控制該第三開關電晶體與該第四開關電晶體，使得該位元線與該反相位元線被預充電至該充電電壓；以及於該動作期間時，該選擇信號為該高準位。
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