TW201801149A - 金屬氧化物半導體層的結晶方法及半導體結構 - Google Patents

金屬氧化物半導體層的結晶方法及半導體結構

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Abstract

本發明提供兩種金屬氧化物半導體層的結晶方法及半導體結構，第一種結晶方法係在壓力為約550mtorr至約5000mtorr，溫度為約200℃至約750℃下，以氧氣處理包含銦的非結晶金屬氧化物半導體層。第二種結晶方法係先依序形成第一非結晶金屬氧化物半導體層、鋁層及第二非結晶金屬氧化物半導體層於基板上，在溫度為約350℃至約650℃下，以惰性氣體處理第一非結晶金屬氧化物半導體層、鋁層及第二非結晶金屬氧化物半導體層。

Description

金屬氧化物半導體層的結晶方法及半導 體結構
本發明係關於金屬氧化物半導體層的結晶方法及半導體結構，特別係關於利用氧氣或惰性氣體使非結晶金屬氧化物半導體層形成結晶的方法，以及利用此結晶方法所形成之半導體結構。
近年來，由於半導體製造技術的進步，薄膜電晶體(Thin-film transistor，TFT)的製程亦趨於簡單及快速，使得TFT被廣泛應用於電腦晶片、手機晶片、TFT液晶顯示器(Liquid crystal display，LCD)等。其中，一種常用的製作薄膜電晶體的方法為背通道蝕刻(Back channel etch，BCE)，包含下述步驟，先形成金屬層覆蓋主動層，再圖案化金屬層以形成源極及汲極，圖案化步驟可利用濕蝕刻或是乾蝕刻進行。然而，當蝕刻劑移除了主動層上方的金屬層後，主動層相當容易因為暴露於蝕刻劑下而受到損傷，而造成薄膜電晶體的良率下降。
有鑒於此，需要一種使主動層能夠抵抗蝕刻劑侵蝕的製作薄膜電晶體的方法，及利用此方法所形成之結構。
本發明提供一種金屬氧化物半導體層的結晶方法，包含以下步驟，形成一非結晶金屬氧化物半導體層於一基板上，非結晶金屬氧化物半導體層包含銦，並且，在壓力為約550mtorr至約5000mtorr，溫度為約200℃至約750℃下，以氧氣處理非結晶金屬氧化物半導體層，將非結晶金屬氧化物半導體層的一部分轉變為一氧化銦結晶層。
在一實施方式中，進一步包含加熱氧化銦結晶層。
在一實施方式中，加熱氧化銦結晶層係在溫度為約200℃至約800℃下進行。
在一實施方式中，進一步包含一射頻電源，在以氧氣處理非結晶金屬氧化物半導體層時，射頻電源之輸出功率為0。
在一實施方式中，進一步包含一射頻電源，在以氧氣處理非結晶金屬氧化物半導體層時，射頻電源之輸出功率大於0。
本發明提供一種半導體結構，包含一基板、一閘極、一閘極絕緣層、一第一金屬氧化物半導體層、一第一氧化銦結晶層、一源極及一汲極。閘極配置於基板上，閘極 絕緣層位於閘極上，第一金屬氧化物半導體層配置於閘極絕緣層上，第一氧化銦結晶層接觸第一金屬氧化物半導體層的一外側表面上，源極及汲極配置於第一氧化銦結晶層上。
在一實施方式中，進一步包含：一第一電容電極、一第二金屬氧化物半導體層及一第二氧化銦結晶層。第一電容電極配置於基板與閘極絕緣層之間，第二金屬氧化物半導體層配置於閘極絕緣層上，第二氧化銦結晶層接觸第二金屬氧化物半導體層上，以作為一第二電容電極。
在一實施方式中，進一步包含：一第二金屬氧化物半導體層、一第二氧化銦結晶層、一保護層及一第二電容電極。第二金屬氧化物半導體層配置於閘極絕緣層上，第二氧化銦結晶層，接觸第二金屬氧化物半導體層上，以作為第一電容電極，保護層位於第二氧化銦結晶層上，第二電容電極配置於保護層上。
在一實施方式中，第一金屬氧化物半導體層包含銦。
在一實施方式中，第一金屬氧化物半導體層包含氧化銦鎵鋅(Indium gallium zinc oxide)、氧化銦錫鋅(Indium tin zinc oxide)、氧化鉿銦鋅(Hafnium indium zinc oxide)或氧化銦鋅(Indium zinc oxide)。
在一實施方式中，第一金屬氧化物半導體層包含一氧化銦鎵鋅(In2Ga2ZnO7)結晶。
本發明提供一種金屬氧化物半導體層的結晶方法，包含以下步驟，形成一第一非結晶金屬氧化物半導體層 於一基板上，形成一鋁層於第一非結晶金屬氧化物半導體層上，形成一第二非結晶金屬氧化物半導體層於鋁層上，以及，在溫度為約350℃至約650℃下，以惰性氣體處理第一非結晶金屬氧化物半導體層、鋁層及第二非結晶金屬氧化物半導體層。
在一實施方式中，惰性氣體包含氮氣(N2)、氦氣(He)、氖氣(Ne)、氬氣(Ar)、氪氣(Kr)、氙氣(Xe)、氡氣(Rn)或其組合。
在一實施方式中，第一非結晶金屬氧化物半導體層及第二非結晶金屬氧化物半導體層係獨立包含氧化銦鎵鋅、氧化銦錫鋅、氧化鉿銦鋅或氧化銦鋅。
本發明提供一種半導體結構，包含一基板、一閘極、一閘極絕緣層、一第一結晶化金屬氧化物半導體層、一氧化鋁層、一第二結晶化金屬氧化物半導體層以及一源極及一汲極。閘極配置於基板上，閘極絕緣層位於閘極上，第一結晶化金屬氧化物半導體層配置於閘極絕緣層上，氧化鋁層位於第一結晶化金屬氧化物半導體層上，第二結晶化金屬氧化物半導體層配置於氧化鋁層上，一源極及一汲極配置於第二結晶化金屬氧化物半導體層上。
在一實施方式中，第一結晶化金屬氧化物半導體層與第二結晶化金屬氧化物半導體層為全結晶態。
在一實施方式中，第一結晶化金屬氧化物半導體層與第二結晶化金屬氧化物半導體層係獨立包含氧化銦鎵鋅、氧化銦錫鋅、氧化鉿銦鋅或氧化銦鋅。
在一實施方式中，第一結晶化金屬氧化物半導體層與第二結晶化金屬氧化物半導體層係獨立包含一氧化銦鎵鋅(InGaZnO4)結晶及一氧化銦(In2O3)結晶。
參考下面的描述和所附的專利請求範圍，本發明的這些和其他特徵、方面和優點將變得更好理解。
應該理解的是，前述的一般性描述和下列具體說明僅僅是示例性和解釋性的，並旨在提供所要求的本發明的進一步說明。
100‧‧‧結晶方法
110、120、130‧‧‧操作
200‧‧‧半導體結構
210‧‧‧基板
220‧‧‧非結晶金屬氧化物半導體層
222‧‧‧氧化銦結晶層
224‧‧‧金屬氧化物半導體層
800‧‧‧半導體結構
810‧‧‧基板
820‧‧‧閘極絕緣層
830‧‧‧閘極
840‧‧‧第一電容電極
852‧‧‧非結晶金屬氧化物半導體層
853‧‧‧第一氧化銦結晶層
854‧‧‧第一金屬氧化物半導體層
856‧‧‧非結晶金屬氧化物半導體層
857‧‧‧第二氧化銦結晶層
858‧‧‧第二金屬氧化物半導體層
862‧‧‧源極
864‧‧‧汲極
870‧‧‧保護層
880‧‧‧導電層
900‧‧‧半導體結構
910‧‧‧基板
920‧‧‧閘極絕緣層
930‧‧‧閘極
952‧‧‧非結晶金屬氧化物半導體層
953‧‧‧第一氧化銦結晶層
954‧‧‧第一金屬氧化物半導體層
956‧‧‧非結晶金屬氧化物半導體層
957‧‧‧第二氧化銦結晶層
958‧‧‧第二金屬氧化物半導體層
962‧‧‧源極
964‧‧‧汲極
970‧‧‧保護層
980‧‧‧第二電容電極
1000‧‧‧結晶方法
1010、1020、1030、1040‧‧‧操作
1100‧‧‧半導體結構
1110‧‧‧基板
1120‧‧‧第一非結晶金屬氧化物半導體層
1130‧‧‧鋁層
1140‧‧‧第二非結晶金屬氧化物半導體層
1122‧‧‧第一結晶化金屬氧化物半導體層
1132‧‧‧氧化鋁層
1142‧‧‧第二結晶化金屬氧化物半導體層
1200‧‧‧半導體結構
1210‧‧‧基板
1212‧‧‧閘極
1214‧‧‧閘極絕緣層
1220‧‧‧第一非結晶金屬氧化物半導體層
1222‧‧‧第一結晶化金屬氧化物半導體層
1230‧‧‧鋁層
1232‧‧‧氧化鋁層
1234‧‧‧氧化鋁層
1240‧‧‧第二非結晶金屬氧化物半導體層
1242‧‧‧第二結晶化金屬氧化物半導體層
1262‧‧‧源極
1264‧‧‧汲極
1270‧‧‧保護層
1280‧‧‧導電層
本發明上述和其他態樣、特徵及其他優點參照說明書內容並配合附加圖式得到更清楚的了解，其中：第1圖係根據本發明之一實施方式所繪示的金屬氧化物半導體層的結晶方法；第2A~2B圖係根據本發明之一實施方式所繪示之半導體結構在製程各個階段中的剖面示意圖；第3A圖係半導體結構200之上視掃描式電子顯微鏡(Scanning electron microscope，SEM)影像圖；第3B圖係半導體結構200之側視剖面的掃描式電子顯微鏡影像圖；第4圖係氧化銦結晶層之高解析度穿透式電子顯微鏡(High-resolution transmission electron microscope，HRTEM)影像圖； 第5圖係金屬氧化物半導體層之高解析度穿透式電子顯微鏡影像圖；第6圖係氧化銦結晶層之奈米電子束繞射(nano-beam electron diffraction，NBED)影像圖；第7圖係半導體結構200之X光繞射(X-ray diffraction，XRD)圖譜；第8A~8C圖係根據本發明之一實施方式所繪示之半導體結構在製程各個階段中的剖面示意圖；第9A~9C圖係根據本發明之一實施方式所繪示之半導體結構在製程各個階段中的剖面示意圖；第10圖係根據本發明之一實施方式所繪示的金屬氧化物半導體層的結晶方法；第11A~11B圖係根據本發明之一實施方式所繪示之半導體結構在製程各個階段中的剖面示意圖；以及第12A~12C圖係根據本發明之一實施方式所繪示之半導體結構在製程各個階段中的剖面示意圖。
本發明之目的及優點，藉由下列實施方式中伴隨圖式與元件符號之詳細敘述後，將更為顯著。
為了使本揭示內容之敘述更加詳盡與完備，可參照所附之圖式及以下所述各種實施方式，圖式中相同之號碼代表相同或相似之元件，並且為求清楚說明，元件之大小或厚度可能誇大顯示，並未依照原尺寸作圖。此外，為簡化 圖式起見，一些結構與元件在圖式中將以簡單示意的方式繪示之。然而，應瞭解到所提供之實施方式並非用以限制本發明所涵蓋的範圍。這些實務上的細節不應用以限制本發明。也就是說，在本發明部分實施方式中，這些實務上的細節是非必要的。
本發明提供一種金屬氧化物半導體層的結晶方法，請同時參閱第1圖和第2A~2B圖。第1圖係根據本發明之一實施方式所繪示的金屬氧化物半導體層的結晶方法100。結晶方法100包含操作110、操作120以及操作130。第2A~2B圖係根據本發明之一實施方式所繪示之半導體結構200在製程各個階段中的剖面示意圖。雖然下文中利用一系列的操作或步驟來說明在此揭露之方法，但是這些操作或步驟所示的順序不應被解釋為本發明的限制。例如，某些操作或步驟可以按不同順序進行及/或與其它步驟同時進行。此外，並非必須執行所有繪示的操作、步驟及/或特徵才能實現本發明的實施方式。此外，在此所述的每一個操作或步驟可以包含數個子步驟或動作。
在操作110，如第2A圖所示，形成非結晶金屬氧化物半導體層220於基板210上，非結晶金屬氧化物半導體層220包含銦。在一實施方式中，非結晶金屬氧化物半導體層220包含氧化銦鎵鋅、氧化銦錫鋅、氧化鉿銦鋅或氧化銦鋅。
在一實施方式中，非結晶金屬氧化物半導體層220可藉由濺鍍(sputtering)、旋轉塗佈(spin coating)、 化學氣相沉積(Chemical vapor deposition，CVD)、原子層沉積(Atomic layer deposition，ALD)、低壓化學氣相沉積(low pressure CVD，LPCVD)或物理氣相沉積(Physical vapor deposition，PVD)形成於基板210上。其中，濺鍍能夠在較低的溫度下進行，適用於各種材質的基板，且操作較為簡易。在一實施方式中，基板210為玻璃基板，然而其他材質的基板，例如塑膠基板、金屬基板等亦可適用。
在操作120，在壓力為約550mtorr至約5000mtorr，溫度為約200℃至約750℃下，以氧氣處理非結晶金屬氧化物半導體層220，以將非結晶金屬氧化物半導體層220的表面部分轉變為如第2B圖所示之氧化銦(In2O3)結晶層222，以及形成金屬氧化物半導體層224。
具體來說，在處理過程中，非結晶金屬氧化物半導體層220中一部分的銦會與氧氣進行反應，而形成氧化銦結晶層222，氧化銦結晶層222接觸金屬氧化物半導體層224的外側表面，亦即第2B圖所示之金屬氧化物半導體層224的上表面。而失去銦的非結晶金屬氧化物半導體層220則形成了金屬氧化物半導體層224。更詳細地說，較靠近氧化銦結晶層222的金屬氧化物半導體層224的銦含量與非結晶金屬氧化物半導體層220不同，此部分亦可稱之銦含量改變的金屬氧化物半導體層224。並且，由於失去一部分銦的緣故，此處之元素可能發生重排，而產生多種元素組成比例與非結晶金屬氧化物半導體層220不同的金屬氧化物半導 體，其中，可能產生一些金屬氧化物半導體結晶。換句話說，因為一部分的非結晶金屬氧化物半導體層中的銦與氧氣進行反應，而改變了此部分的非結晶金屬氧化物半導體層中的元素組成比例。
然而，對於遠離氧化銦結晶層222的金屬氧化物半導體層224來說，由於其離氧氣較遠，而較不會受到氧氣處理的影響，相較之下維持和原本非結晶金屬氧化物半導體層220較接近的銦含量、元素組成比例和非結晶型態。遠離氧化銦結晶層222的金屬氧化物半導體層224即較未受氧氣處理影響的非結晶金屬氧化物半導體層220部分。故金屬氧化物半導體層224包含元素組成比例與非結晶金屬氧化物半導體層220不同的部分以及元素組成比例與非結晶金屬氧化物半導體層220相同的部分，亦可能包含一些金屬氧化物半導體結晶。
值得注意的是，氧化銦結晶層222具有良好的抗酸侵蝕特性，舉例來說，氧化銦結晶層222能夠抵抗由硝酸、磷酸和醋酸所混合而成之鋁酸蝕刻液，並同時具有高穩定性和高導電性，且為透明，此外，氧化銦結晶層222內部的電子遷移率(mobility)與非結晶金屬氧化物半導體層220類似。因此，氧化銦結晶層222適合作為薄膜電晶體的主動層，應用性相當廣泛。
在一實施方式中，選取非結晶金屬氧化物半導體層220之材料為氧化銦鎵鋅(InGaZnO4)，其中銦：鎵：鋅：氧的莫耳比為1：1：1：4，通過以氧氣處理非結晶金 屬氧化物半導體層220，以將非結晶金屬氧化物半導體層220的表面部分轉變為氧化銦結晶層222，以及形成金屬氧化物半導體層224。在金屬氧化物半導體層224中，由於失去一部分銦的緣故，而使得靠近氧化銦結晶層222的金屬氧化物半導體層224中產生多種元素組成比例與氧化銦鎵鋅(InGaZnO4)不同的金屬氧化物半導體，並產生氧化銦鎵鋅(In2Ga2ZnO7)結晶，其中銦：鎵：鋅：氧的莫耳比，在一些實施例中，係為2：2：1：7。
在一實施方式中，進一步包含一射頻電源，用以對非結晶金屬氧化物半導體層220進行氧化處理。並在以氧氣處理非結晶金屬氧化物半導體層220時，射頻電源之輸出功率為0。在一實施方式中，在以氧氣處理非結晶金屬氧化物半導體層220時，射頻電源之輸出功率大於0。換句話說，在本發明中，無論是否存在射頻電源，只要在本發明之壓力範圍和溫度範圍內以氧氣處理非結晶金屬氧化物半導體層220，就能夠使一部分的非結晶金屬氧化物半導體層220轉變為氧化銦結晶層222。射頻電源的輸出功率可以視壓力與溫度的範圍來進行調整。
在一實施方式中，可以根據不同的設計需求，透過調整以氧氣處理非結晶金屬氧化物半導體層220的時間長短來控制氧化銦結晶層222的厚度。
在操作130，加熱氧化銦結晶層222。在一實施方式中，加熱氧化銦結晶層222係在溫度為約200℃至約800℃下進行，或更進一步調整在約250℃至約300℃下進 行，或更進一步調整在約370℃下進行。經過熱處理，氧化銦結晶層222的結晶性會變得更好，因此，在一實施方式中，加熱氧化銦結晶層222時的溫度高於以氧氣處理非結晶金屬氧化物半導體層220時的溫度。在一實施方式中，在真空環境下進行操作130，然而亦可於非真空環境下進行操作130。
在一實施方式中，在化學氣相沉積設備之反應腔(Reaction chamber)中進行操作120，在化學氣相沉積設備之加熱腔(Heating chamber)中進行操作130。
在一實施方式中，進行操作120，在化學氣相沉積設備之反應腔(Reaction chamber)中通入流量為3500sccm之氧氣，並設置一射頻電源，輸出功率為1250w，在溫度為430℃且壓力為850mtorr的條件下，以氧氣處理非結晶金屬氧化物半導體層220，處理時間約為60秒。再進行操作130，在化學氣相沉積設備之加熱腔中加熱氧化銦結晶層，溫度為500℃，處理時間為1小時。進一步測試半導體結構200對於鋁酸的抗酸能力，鋁酸蝕刻半導體結構200的蝕刻速率為16.5埃/秒，慢於未受氧氣處理之非結晶金屬氧化物半導體層220的蝕刻速率，而證實本發明之金屬氧化物半導體層的結晶方法，能夠使非結晶金屬氧化物半導體層具有抗鋁酸侵蝕的特性。
請參照第3A圖，第3A圖係半導體結構200之上視掃描式電子顯微鏡影像圖。由顏色較淺且大小不一的顆粒物可以看出氧化銦結晶的外觀型態，氧化銦結晶層222則係 由這些氧化銦結晶所構成，並具有粗糙且凹凸不平的表面。請參照第3B圖，第3B圖係半導體結構200之側視剖面的掃描式電子顯微鏡影像圖，顏色較淺處為氧化銦結晶層222的側視圖，同樣可以看出氧化銦結晶層222具有凹凸不平的表面。
請參照第4圖，第4圖係氧化銦結晶層222之高解析度穿透式電子顯微鏡影像圖。可以看出內部的原子有序地排列。請參照第5圖，第5圖係金屬氧化物半導體層224之高解析度穿透式電子顯微鏡影像圖。此處係針對較遠離氧化銦結晶層222之金屬氧化物半導體層224進行觀測，可以看出內部的原子散亂地排列，而並沒有結晶產生，維持與非結晶金屬氧化物半導體層220相同的非結晶型態。
請參照第6圖，第6圖係氧化銦結晶層222之奈米電子束繞射影像圖。由明顯的繞射點可以看出氧化銦結晶的存在。請參照第7圖，半導體結構200之X光繞射圖譜，橫軸為散射角2θ，單位為度，縱軸為計數，單位為次/分鐘。出現訊號(2,2,2)代表存在氧化銦(In2O3)結晶，出現訊號(0,0,10)代表存在氧化銦鎵鋅(In2Ga2ZnO7)結晶，由第7圖來看，訊號(2,2,2)較強，而可知半導體結構200內的氧化銦結晶含量較多。
根據上述的金屬氧化物半導體層的結晶方法，經過氧氣處理後，非結晶金屬氧化物半導體層的表面部分轉變為具有抗鋁酸蝕刻溶液特性的氧化銦結晶層。本發明利用此結晶方法的優點，運用於半導體結構的製作上，提供一種 新的半導體結構。第8A~8C圖係根據本發明之一實施方式所繪示之半導體結構在製程各個階段中的剖面示意圖。
請參照第8A圖，於基板810上形成閘極830及第一電容電極840，並形成閘極絕緣層820覆蓋閘極830及第一電容電極840，接下來，於閘極絕緣層820上形成非結晶金屬氧化物半導體層852及非結晶金屬氧化物半導體層856，並且，非結晶金屬氧化物半導體層852厚於非結晶金屬氧化物半導體層856。
在一實施方式中，非結晶金屬氧化物半導體層852及非結晶金屬氧化物半導體層856包含銦。在一實施方式中，非結晶金屬氧化物半導體層852及非結晶金屬氧化物半導體層856包含氧化銦鎵鋅、氧化銦錫鋅、氧化鉿銦鋅或氧化銦鋅。
接下來，在壓力為約550mtorr至約5000mtorr，溫度為約200℃至約750℃下，以氧氣處理非結晶金屬氧化物半導體層852及非結晶金屬氧化物半導體層856，如第8B圖所示，以將非結晶金屬氧化物半導體層852的表面部分轉變為第一氧化銦結晶層853，以及形成第一金屬氧化物半導體層854，並且，非結晶金屬氧化物半導體層856的表面部分亦轉變為第二氧化銦結晶層857，以及形成第二金屬氧化物半導體層858。
值得注意的是，本發明所使用的溫度條件為約200℃至約750℃，低於基板810的熔點。當基板810為玻璃基板時，此溫度並不會融化或影響基板810，然而，仍可以 達到使非結晶金屬氧化物半導體層852及非結晶金屬氧化物半導體層856產生第一氧化銦結晶層853及第二氧化銦結晶層857的效果，因此，本發明之結晶方法能夠符合基板810為玻璃基板時的製作需求。
在一實施方式中，第一金屬氧化物半導體層854及第二金屬氧化物半導體層858包含銦。在一實施方式中，第一金屬氧化物半導體層854及第二金屬氧化物半導體層858包含氧化銦鎵鋅、氧化銦錫鋅、氧化鉿銦鋅或氧化銦鋅。此外，請參照第1圖和第2A~2B圖所述之實施方式，第一金屬氧化物半導體層854及第二金屬氧化物半導體層858包含氧化銦鎵鋅(In2Ga2ZnO7)結晶。
在一實施例中，由於非結晶金屬氧化物半導體層852厚於非結晶金屬氧化物半導體層856，因此在經氧氣處理之後，第一金屬氧化物半導體層854會厚於第二金屬氧化物半導體層858，且第一金屬氧化物半導體層854保有更多的未受氧氣處理影響的非結晶金屬氧化物半導體，由於非結晶金屬氧化物半導體的均勻性佳，因此相當適合作為薄膜電晶體的主動層。
而第二氧化銦結晶層857由於其具有優良的導電性，因此可以作為第二電容電極，與第一電容電極840形成儲存電容。
接下來，形成金屬層覆蓋第一氧化銦結晶層853，並圖案化金屬層形成如第8C圖所示之源極862及汲極864，以形成背通道蝕刻型薄膜電晶體。值得注意的是，由 於第一氧化銦結晶層853具有良好的抗酸侵蝕特性，因此，在對於金屬層進行背通道蝕刻製程時，第一氧化銦結晶層853能夠保護下方的第一金屬氧化物半導體層854，避免酸蝕刻液(例如：鋁酸蝕刻液)的侵蝕，而維持了作為主動層之第一金屬氧化物半導體層854的結構和性質，提高了最終所形成的薄膜電晶體的良率。
在一實施方式中，金屬層之材料為鉬(Mo)、鋁(Al)、銅(Cu)、銀(Ag)、鈦(Ti)、鉭(Ta)、錫(Sn)、鎳(Ni)、金(Au)、鎢(W)、鉻(Cr)、鉑(Pt)、合金或其組合。在一實施方式中，金屬層為單層金屬層或是金屬疊層。
在一實施方式中，金屬層為鉬/鋁/鉬的金屬疊層，具有較低的阻值，且可透過濕蝕刻製程進行圖案化金屬層以形成源極及汲極，而使得製程成本較低。舉例來說，可以利用鋁酸蝕刻液來圖案化金屬層。
接下來，在閘極絕緣層820、第一氧化銦結晶層853、第二氧化銦結晶層857、源極862及汲極864上形成保護層870，保護層870具有一些開口以暴露出汲極864及第二氧化銦結晶層857，並形成導電層880於保護層870之上，且透過這些開口接觸汲極864及第二氧化銦結晶層857，而形成半導體結構800。
總結來說，半導體結構800包含基板810、閘極絕緣層820、閘極830、第一電容電極840、第一氧化銦結晶層853、第一金屬氧化物半導體層854、第二氧化銦結晶層857、第二金屬氧化物半導體層858、源極862、汲極864、 保護層870及導電層880。閘極830及第一電容電極840配置於基板810上，閘極絕緣層820位於閘極830及第一電容電極840上，第一金屬氧化物半導體層854及第二金屬氧化物半導體層858配置於閘極絕緣層820上，第一氧化銦結晶層853接觸第一金屬氧化物半導體層854的外側表面上，源極862及汲極864配置於第一氧化銦結晶層853上，第二氧化銦結晶層857接觸第二金屬氧化物半導體層858的外側表面上，以作為一第二電容電極，與第一電容電極840形成儲存電容。
接下來，本發明進一步提供另一種新的半導體結構。第9A~9C圖係根據本發明之一實施方式所繪示之半導體結構在製程各個階段中的剖面示意圖。請參照第9A圖，於基板910上形成閘極930，並形成閘極絕緣層920覆蓋閘極930，接下來，於閘極絕緣層920上形成非結晶金屬氧化物半導體層952及非結晶金屬氧化物半導體層956，並且，非結晶金屬氧化物半導體層952厚於非結晶金屬氧化物半導體層956。
請參照第8A~8B圖以氧氣處理非結晶金屬氧化物半導體層852及非結晶金屬氧化物半導體層856之實施方式，亦以相同的實驗條件處理非結晶金屬氧化物半導體層952及非結晶金屬氧化物半導體層956，形成如第9B圖所示之第一氧化銦結晶層953、第一金屬氧化物半導體層954、第二氧化銦結晶層957及第二金屬氧化物半導體層958。由於第二氧化銦結晶層957具有優良的導電性，因此可以作為 第一電容電極，與後續製程中之元件形成儲存電容。
接下來，形成金屬層覆蓋第一氧化銦結晶層953，並圖案化金屬層形成如第9C圖所示之源極962及汲極964，以形成背通道蝕刻型薄膜電晶體。值得注意的是，由於第一氧化銦結晶層953具有良好的抗酸侵蝕特性，因此，在對於金屬層進行背通道蝕刻製程時，第一氧化銦結晶層953能夠保護下方的第一金屬氧化物半導體層954，避免酸蝕刻液(例如：鋁酸蝕刻液)的侵蝕，而維持了作為主動層之第一金屬氧化物半導體層954的結構和性質，提高了最終所形成的薄膜電晶體的良率。
接下來，在閘極絕緣層920、第一氧化銦結晶層953、第二氧化銦結晶層957、源極962及汲極964上形成保護層970，保護層970具有開口以暴露出汲極964，並形成第二電容電極980於保護層970之上，且透過此開口接觸汲極964，第二電容電極980沿著保護層970的上表面延伸至第二氧化銦結晶層957上方，與第二氧化銦結晶層957形成儲存電容，而形成半導體結構900。半導體結構900中各元件之材料和成分可參照第8A~8C圖所述之實施方式，在此不再贅述。
總結來說，半導體結構900包含基板910、閘極絕緣層920、閘極930、第一氧化銦結晶層953、第一金屬氧化物半導體層954、第二氧化銦結晶層957、第二金屬氧化物半導體層958、源極962、汲極964、保護層970及第二電容電極980。閘極930配置於基板910上，閘極絕緣層920 位於閘極930上，第一金屬氧化物半導體層954及第二金屬氧化物半導體層958配置於閘極絕緣層920上，第一氧化銦結晶層953接觸第一金屬氧化物半導體層954的外側表面上，源極962及汲極964配置於第一氧化銦結晶層953上，第二氧化銦結晶層957接觸第二金屬氧化物半導體層958的外側表面上，以作為第一電容電極，保護層970位於第二氧化銦結晶層957上，第二電容電極980配置於保護層970上，與第二氧化銦結晶層957形成儲存電容。在一實施方式中，第二電容電極980之材料為透明的氧化銦錫(Indium tin oxide，ITO)，故可與透明的第二氧化銦結晶層957形成有高透光率的透明型儲存電容以增加半導體結構900的開口率。
本發明提供另一種金屬氧化物半導體層的結晶方法，請同時參閱第10圖和第11A~11B圖。第10圖係根據本發明之一實施方式所繪示的金屬氧化物半導體層的結晶方法1000。結晶方法1000包含操作1010、操作1020、操作1030以及操作1040。第11A~11B圖係根據本發明之一實施方式所繪示之半導體結構1100在製程各個階段中的剖面示意圖。雖然下文中利用一系列的操作或步驟來說明在此揭露之方法，但是這些操作或步驟所示的順序不應被解釋為本發明的限制。例如，某些操作或步驟可以按不同順序進行及/或與其它步驟同時進行。此外，並非必須執行所有繪示的操作、步驟及/或特徵才能實現本發明的實施方式。此外，在此所述的每一個操作或步驟可以包含數個子步驟或動作。
在操作1010，如第11A圖所示，形成第一非結晶金屬氧化物半導體層1120於基板1110上。在一實施方式中，第一非結晶金屬氧化物半導體層1120包含氧化銦鎵鋅、氧化銦錫鋅、氧化鉿銦鋅或氧化銦鋅。在操作1020，如第11A圖所示，形成鋁層1130於第一非結晶金屬氧化物半導體層1120上。在一實施方式中，鋁層1130之厚度為50~200埃(Å)。在操作1030，如第11A圖所示，形成第二非結晶金屬氧化物半導體層1140於鋁層1130上。在一實施方式中，第二非結晶金屬氧化物半導體層1140包含氧化銦鎵鋅、氧化銦錫鋅、氧化鉿銦鋅或氧化銦鋅。
接下來，在溫度為約350℃至約650℃下，以惰性氣體處理第一非結晶金屬氧化物半導體層1120、鋁層1130及第二非結晶金屬氧化物半導體層1140。在一實施方式中，惰性氣體包含氮氣(N2)、氦氣(He)、氖氣(Ne)、氬氣(Ar)、氪氣(Kr)、氙氣(Xe)、氡氣(Rn)或其組合。
經惰性氣體處理之後，第一非結晶金屬氧化物半導體層1120、鋁層1130及第二非結晶金屬氧化物半導體層1140分別轉變為如第11B圖所示之第一結晶化金屬氧化物半導體層1122、氧化鋁(Al2O3)層1132及第二結晶化金屬氧化物半導體層1142，形成半導體結構1100。這是因為鋁層1130容易與氧進行反應，當給予高溫環境及通入惰性氣體時，由於環境充滿了惰性氣體而氧含量低，因此，鋁層1130會抓取第一非結晶金屬氧化物半導體層1120及第二非結晶金屬氧化物半導體層1140中的氧，並與氧反應形成氧 化鋁層1132，而使得第一非結晶金屬氧化物半導體層1120及第二非結晶金屬氧化物半導體層1140的氧含量減少，並且其中的元素發生重排，而形成第一結晶化金屬氧化物半導體層1122及第二結晶化金屬氧化物半導體層1142。
在一實施方式中，選取第一非結晶金屬氧化物半導體層1120及第二非結晶金屬氧化物半導體層1140之材料為氧化銦鎵鋅(InGaZnO4)，其中銦：鎵：鋅：氧的莫耳比為1：1：1：4。經惰性氣體處理之後，分析半導體結構1100之X光繞射圖譜可以得知第一結晶化金屬氧化物半導體層1122及第二結晶化金屬氧化物半導體層1142皆至少含有兩種結晶：氧化銦鎵鋅(InGaZnO4)結晶及氧化銦(In2O3)結晶。
並且，由第二結晶化金屬氧化物半導體層1142之高解析度穿透式電子顯微鏡影像圖來看，可以看出全層內部的原子皆有序地排列。由第二結晶化金屬氧化物半導體層1142之奈米電子束繞射影像圖來看，上層、中層及下層的影像圖皆有明顯的繞射點。根據上述的實驗結果能夠得知，在經惰性氣體處理之後，第二結晶化金屬氧化物半導體層1142為全結晶態。此外，若對於第一結晶化金屬氧化物半導體層1122進行一樣的分析，亦可以觀察到一樣的實驗結果，第一結晶化金屬氧化物半導體層1122亦為全結晶態。
接下來，進一步測試半導體結構1100對於鋁酸的抗酸能力，鋁酸蝕刻第二結晶化金屬氧化物半導體層1142的蝕刻速率為2.8埃/秒，慢於未受惰性氣體處理之第 二非結晶金屬氧化物半導體層1140蝕刻速率，而證實本發明之金屬氧化物半導體層的結晶方法，能夠使非結晶金屬氧化物半導體層全層結晶，並具有抗酸侵蝕的特性。
本發明利用此結晶方法的優點，運用於製作背通道蝕刻型半導體結構。第12A~12C圖係根據本發明之一實施方式所繪示之半導體結構1200在製程各個階段中的剖面示意圖。
請參照第12A圖，於基板1210上形成閘極1212，並形成閘極絕緣層1214覆蓋閘極1212，接下來，請參照操作1010~1030，在閘極絕緣層1214上依序形成第一非結晶金屬氧化物半導體層1220、鋁層1230及第二非結晶金屬氧化物半導體層1240，其中，鋁層1230覆蓋第一非結晶金屬氧化物半導體層1220及閘極絕緣層1214。在另一實施方式中，僅有第一非結晶金屬氧化物半導體層1220與第二非結晶金屬氧化物半導體層1240之間存在鋁層。
接下來，進行操作1040，在溫度為約350℃至約650℃下，以惰性氣體處理第一非結晶金屬氧化物半導體層1220、鋁層1230及第二非結晶金屬氧化物半導體層1240。當給予高溫環境及通入惰性氣體時，被夾設於第一非結晶金屬氧化物半導體層1220及第二非結晶金屬氧化物半導體層1240之間的鋁層會抓取第一非結晶金屬氧化物半導體層1220及第二非結晶金屬氧化物半導體層1240中的氧，而形成如第12B圖所示之第一結晶化金屬氧化物半導體層1222、氧化鋁層1232及第二結晶化金屬氧化物半導體層 1242。值得注意的是，未被夾設於第一非結晶金屬氧化物半導體層1220及第二非結晶金屬氧化物半導體層1240之間的鋁層1230則不受影響。
接下來，將第12B圖所示之鋁層1230氧化為如第12C圖所示之氧化鋁層1234。在一實施方式中，氧化係以一般習知氧化鋁之方法進行，舉例來說，以氧氣或是潔淨乾空氣(Clean dry air，CDA)處理鋁層1230，以形成氧化鋁層1234。由於第一結晶化金屬氧化物半導體層1222及第二結晶化金屬氧化物半導體層1242已經轉變為結晶態，因此在形成氧化鋁層1234的過程中，兩者皆不會受到影響。
值得注意的是，氧化鋁層1234具有防止水氣穿透的特性，因此，若氧化鋁層1234下方有其他半導體元件存在時，氧化鋁層1234能夠作為良好的保護層以免水氣穿透而影響半導體元件的性質。在第12A圖形成鋁層1230的過程中，可以透過一般的蝕刻製程使鋁層1230在不同處具有不同厚度，例如：被夾設於第一非結晶金屬氧化物半導體層1220及第二非結晶金屬氧化物半導體層1240之間的鋁層1230厚度較薄，而其餘部分的鋁層1230則厚度較厚，使得氧化鋁層1234也隨之較厚，而能夠作為良好的保護層。在一實施例中，被夾設於第一非結晶金屬氧化物半導體層1220及第二非結晶金屬氧化物半導體層1240之間的鋁層1230厚度較厚，而其餘部分的鋁層1230則厚度較薄。因此，可以根據不同的設計需求，於需要受保護的半導體元件上方形成較厚的氧化鋁層1234，或僅於部分區域上形成鋁 層。綜上，鋁層1230具有兩種用途，其一為使非結晶金屬氧化物半導體層結晶化，其二為在變成氧化鋁層後能作為半導體元件的保護層。
接下來，於第二結晶化金屬氧化物半導體層1242上形成源極1262及汲極1264，再形成保護層1270覆蓋源極1262及汲極1264，保護層1270具有一些開口以暴露出汲極1264，並形成導電層1280於保護層1270之上，且透過這些開口接觸汲極1264，而形成半導體結構1200。
綜上所述，本發明提供了兩種金屬氧化物半導體層的結晶方法及半導體結構。第一種結晶方法係在壓力為約550mtorr至約5000mtorr，溫度為約200℃至約750℃下，以氧氣處理包含銦的非結晶金屬氧化物半導體層，以將非結晶金屬氧化物半導體層的表面部分轉變為具有抗酸侵蝕特性的氧化銦結晶層。
第二種結晶方法係先依序形成第一非結晶金屬氧化物半導體層、鋁層及第二非結晶金屬氧化物半導體層於基板上，在溫度為約350℃至約650℃下，以惰性氣體處理第一非結晶金屬氧化物半導體層、鋁層及第二非結晶金屬氧化物半導體層，形成具有抗酸侵蝕特性的完全結晶之第一結晶化金屬氧化物半導體層1122及第二結晶化金屬氧化物半導體層1142。
並且，在以背通道蝕刻製程形成薄膜電晶體的過程中，利用上述之結晶方法對於作為主動層之非結晶金屬氧化物半導體層進行處理，能夠使經處理之非結晶金屬氧化 物半導體層具有抗酸侵蝕特性，而能夠在圖案化金屬層以形成源極和汲極的過程中，避免蝕刻液的侵蝕，並且，由於本案之結晶方法在處理過程的溫度皆低於玻璃之熔點，因此，在薄膜電晶體大多以玻璃材質為基板的情況下，本發明之結晶方法能夠適用於薄膜電晶體的製程，並提高薄膜電晶體的良率。
雖然本發明已以實施方式揭露如上，以上所述僅為本發明之較佳實施方式，並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之均等變化與修飾，皆應屬本發明之涵蓋範圍，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧結晶方法
110、120、130‧‧‧操作

Claims (18)

  1. 一種金屬氧化物半導體層的結晶方法，包含：形成一非結晶金屬氧化物半導體層於一基板上，該非結晶金屬氧化物半導體層包含銦；以及在壓力為約550mtorr至約5000mtorr，溫度為約200℃至約750℃下，以氧氣處理該非結晶金屬氧化物半導體層，將該非結晶金屬氧化物半導體層的一部分轉變為一氧化銦結晶層。
  2. 如請求項1所述之方法，進一步包含加熱該氧化銦結晶層。
  3. 如請求項2所述之方法，其中加熱該氧化銦結晶層係在溫度為約200℃至約800℃下進行。
  4. 如請求項1所述之方法，進一步包含一射頻電源，在以氧氣處理該非結晶金屬氧化物半導體層時，該射頻電源之輸出功率為0。
  5. 如請求項1所述之方法，進一步包含一射頻電源，在以氧氣處理該非結晶金屬氧化物半導體層時，該射頻電源之輸出功率大於0。
  6. 一種半導體結構，包含：一基板；一閘極，配置於該基板上；一閘極絕緣層，位於該閘極上；一第一金屬氧化物半導體層，配置於該閘極絕緣層上；一第一氧化銦結晶層，接觸該第一金屬氧化物半導體層的一外側表面上；以及一源極及一汲極，配置於該第一氧化銦結晶層上。
  7. 如請求項6所述之半導體結構，進一步包含：一第一電容電極，配置於該基板與該閘極絕緣層之間；一第二金屬氧化物半導體層，配置於該閘極絕緣層上；以及一第二氧化銦結晶層，接觸該第二金屬氧化物半導體層上，以作為一第二電容電極。
  8. 如請求項6所述之半導體結構，進一步包含：一第二金屬氧化物半導體層，配置於該閘極絕緣層上；一第二氧化銦結晶層，接觸該第二金屬氧化物半導體層上，以作為一第一電容電極；一保護層，位於該第二氧化銦結晶層上；以及一第二電容電極，配置於該保護層上。
  9. 如請求項6所述之半導體結構，其中該第一金屬氧化物半導體層包含銦。
  10. 如請求項6所述之半導體結構，其中該第一金屬氧化物半導體層包含氧化銦鎵鋅、氧化銦錫鋅、氧化鉿銦鋅或氧化銦鋅。
  11. 如請求項6所述之半導體結構，其中該第一金屬氧化物半導體層包含一氧化銦鎵鋅(In2Ga2ZnO7)結晶。
  12. 一種金屬氧化物半導體層的結晶方法，包含：形成一第一非結晶金屬氧化物半導體層於一基板上；形成一鋁層於該第一非結晶金屬氧化物半導體層上；形成一第二非結晶金屬氧化物半導體層於該鋁層上；以及在溫度為約350℃至約650℃下，以惰性氣體處理該第一非結晶金屬氧化物半導體層、該鋁層及該第二非結晶金屬氧化物半導體層。
  13. 如請求項12所述之方法，其中該惰性氣體包含氮氣、氦氣、氖氣、氬氣、氪氣、氙氣、氡氣或其 組合。
  14. 如請求項12所述之方法，其中該第一非結晶金屬氧化物半導體層及該第二非結晶金屬氧化物半導體層係獨立包含氧化銦鎵鋅、氧化銦錫鋅、氧化鉿銦鋅或氧化銦鋅。
  15. 一種半導體結構，包含：一基板；一閘極，配置於該基板上；一閘極絕緣層，位於該閘極上；一第一結晶化金屬氧化物半導體層，配置於該閘極絕緣層上；一氧化鋁層，位於該第一結晶化金屬氧化物半導體層上；一第二結晶化金屬氧化物半導體層，配置於該氧化鋁層上；以及一源極及一汲極，配置於該第二結晶化金屬氧化物半導體層上。
  16. 如請求項15所述之半導體結構，其中該第一結晶化金屬氧化物半導體層與該第二結晶化金屬氧化物半導體層為全結晶態。
  17. 如請求項15所述之半導體結構，其中該第一結晶化金屬氧化物半導體層與該第二結晶化金屬氧化物半導體層係獨立包含氧化銦鎵鋅、氧化銦錫鋅、氧化鉿銦鋅或氧化銦鋅。
  18. 如請求項15所述之半導體結構，其中該第一結晶化金屬氧化物半導體層與該第二結晶化金屬氧化物半導體層係獨立包含一氧化銦鎵鋅(InGaZnO4)結晶及一氧化銦(In2O3)結晶。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106298648A (zh) * 2016-09-12 2017-01-04 京东方科技集团股份有限公司 一种阵列基板及其制作方法、显示装置
KR102317441B1 (ko) * 2017-10-31 2021-10-25 가부시키가이샤 아루박 박막 트랜지스터 및 그 제조방법
TWI662330B (zh) 2018-04-19 2019-06-11 友達光電股份有限公司 主動元件基板及其製法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5116290B2 (ja) * 2006-11-21 2013-01-09 キヤノン株式会社 薄膜トランジスタの製造方法
JP5466939B2 (ja) * 2007-03-23 2014-04-09 出光興産株式会社 半導体デバイス、多結晶半導体薄膜、多結晶半導体薄膜の製造方法、電界効果型トランジスタ、及び、電界効果型トランジスタの製造方法
US9249032B2 (en) * 2007-05-07 2016-02-02 Idemitsu Kosan Co., Ltd. Semiconductor thin film, semiconductor thin film manufacturing method and semiconductor element
TWI654689B (zh) * 2008-12-26 2019-03-21 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
CN104022115B (zh) * 2009-12-25 2017-04-12 株式会社半导体能源研究所 半导体装置
US8871565B2 (en) 2010-09-13 2014-10-28 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2012091297A1 (ko) 2010-12-30 2012-07-05 주성엔지니어링㈜ 박막 트랜지스터 및 그 제조 방법
US8797788B2 (en) * 2011-04-22 2014-08-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5876249B2 (ja) * 2011-08-10 2016-03-02 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
TW201340329A (zh) * 2012-03-28 2013-10-01 Wintek Corp 薄膜電晶體及其製作方法
TWI483036B (zh) 2012-11-19 2015-05-01 Au Optronics Corp 陣列基板及其製作方法
KR102196949B1 (ko) * 2013-03-29 2020-12-30 엘지디스플레이 주식회사 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치
KR102244553B1 (ko) * 2013-08-23 2021-04-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 용량 소자 및 반도체 장치
CN103700665B (zh) 2013-12-13 2016-03-02 京东方科技集团股份有限公司 金属氧化物薄膜晶体管阵列基板及其制作方法、显示装置
CN103972110B (zh) * 2014-04-22 2016-02-24 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板、显示装置

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