KR20110132808A - 실리콘층의 결정화 방법 및 상기 결정화 방법을 이용한 박막 트랜지스터의 형성방법 - Google Patents

실리콘층의 결정화 방법 및 상기 결정화 방법을 이용한 박막 트랜지스터의 형성방법 Download PDF

Info

Publication number
KR20110132808A
KR20110132808A KR1020100052353A KR20100052353A KR20110132808A KR 20110132808 A KR20110132808 A KR 20110132808A KR 1020100052353 A KR1020100052353 A KR 1020100052353A KR 20100052353 A KR20100052353 A KR 20100052353A KR 20110132808 A KR20110132808 A KR 20110132808A
Authority
KR
South Korea
Prior art keywords
silicon layer
amorphous silicon
layer
forming
hydrophobic
Prior art date
Application number
KR1020100052353A
Other languages
English (en)
Other versions
KR101146993B1 (ko
Inventor
정윤모
이기용
서진욱
정민재
손용덕
소병수
박승규
박병건
이동현
이길원
이탁영
박종력
Original Assignee
삼성모바일디스플레이주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성모바일디스플레이주식회사 filed Critical 삼성모바일디스플레이주식회사
Priority to KR1020100052353A priority Critical patent/KR101146993B1/ko
Priority to US13/067,384 priority patent/US8546201B2/en
Priority to TW100119265A priority patent/TWI523075B/zh
Priority to CN201110156773.5A priority patent/CN102270570B/zh
Publication of KR20110132808A publication Critical patent/KR20110132808A/ko
Application granted granted Critical
Publication of KR101146993B1 publication Critical patent/KR101146993B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02672—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using crystallisation enhancing elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1277—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using a crystallisation promoting species, e.g. local introduction of Ni catalyst

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Recrystallisation Techniques (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명의 일 측면에 따라 실리콘층의 결정화 방법을 개시한다. 기판 위에 비정질 실리콘층을 형성한다. 상기 비정질 실리콘층의 표면이 소수성이 되도록 상기 비정질 실리콘의 표면을 소수성 처리한다. 상기 소수성 처리된 상기 비정질 실리콘층 위에 촉매 금속을 형성한다. 상기 촉매 금속이 형성된 상기 비정질 실리콘층을 열처리하여 다결정 실리콘층으로 결정화한다.

Description

실리콘층의 결정화 방법 및 상기 결정화 방법을 이용한 박막 트랜지스터의 형성방법{Method for crystallization of silicon layer and method for formation of thin film transistor using the same}
본 발명은 실리콘층의 결정화 방법 및 상기 방법에 의하여 형성된 다결정 실리콘층을 이용한 박막 트랜지스터의 형성방법에 관한 것이다.
박막 트랜지스터(thin film transistor)는 절연성 지지 기판 위에 반도체 박막을 이용하여 만든 특별한 종류의 전계 효과 트랜지스터이다. 박막 트랜지스터는 전계 효과 트랜지스터와 마찬가지로 게이트, 드레인, 소오스의 세 단자를 가진 소자이며, 가장 주된 기능은 스위칭 동작이다. 박막 트랜지스터는 센서, 기억 소자, 광 소자 등에도 이용되지만, 평판 디스플레이의 화소 스위칭 소자 또는 구동소자로서 주로 이용된다.
현재 노트북 PC, 모니터, TV, 모바일 기기 등 이미 상용화가 진행된 제품들은 대부분 비정질 실리콘 박막 트랜지스터(a-Si TFT)를 사용하고 있다. 비정질 실리콘은 원자 배열이 결정처럼 규칙적이지 않고, 단거리 질서는 있지만 장거리 질서는 없는 실리콘이다. 비정질 실리콘은 대면적 증착이 잘 되고, 저온에서 유리 기판 상에 용이하게 제작할 수 있기 때문에 박막 트랜지스터에 가장 많이 사용되고 있다. 그러나 디스플레이의 대형화 및 고화질화 추세에 의하여 소자의 고성능이 요구됨에 따라, 전자 이동도가 0.5~1cm2/Vs 수준인 비정질 실리콘 박막 트랜지스터보다 높은 이동도를 갖는 고성능 박막 트랜지스터 및 제조 기술이 요구되고 있다.
다결정 실리콘 박막 트랜지스터(poly-Si TFT)는 기존의 비정질 실리콘 박막 트랜지스터 보다 월등히 높은 성능을 갖는다. 다결정 실리콘 박막 트랜지스터는 수십에서 수백 cm2/Vs의 이동도를 갖기 때문에 높은 이동도를 요구하는 데이터 구동 회로나 주변 회로 등을 기판 내에 내장할 수 있도록 하며, 트랜지스터의 채널을 작게 만들 수 있으므로 화면의 개구율을 크게 할 수 있게 한다. 또한, 구동 회로의 내장으로 인하여 화소수의 증가에 따른 구동 회로 연결을 위한 배선 피치의 한계가 없으므로 고해상도가 가능하며, 구동전압과 소비전력을 낮출 수 있고, 소자 특성 열화 문제가 매우 적은 장점이 있다.
다결정 실리콘의 제조 방법은 공정 온도에 따라 저온 공정과 고온 공정으로 나뉠 수 있다. 이 중 고온 공정은 절연 기판의 변형이 일어나는 온도 이상에서 공정이 진행되어 유리 기판 대신에 열 저항력이 높은 고가의 석영 기판을 써야 하고, 고온 공정에 의하여 형성된 다결정 실리콘 박막이 높은 표면 거칠기(surface roughness)와 미세 결정립과 같은 저품의 결정성을 갖는 문제가 있다.
저온 공정은 저온 증착된 비정질 실리콘을 결정화시켜 다결정 실리콘으로 결정화하는 기술로서, 엑시머레이저 결정화(ELC: eximer laser crystallization) 또는 금속을 촉매로 하는 결정화 기술 등이 연구되고 있다. 이 중 엑시머레이저 결정화 공정은 펄스 형태의 레이저 빔을 기판상에 조사하여 비정질 실리콘의 용융과 응고가 나노초(nano second) 단위로 반복되어 진행된다. 그러나 레이저결정화 공정은 비용과 소요시간이 많이 들고 효율이 높지 않은 문제가 있다.
금속 촉매를 이용한 결정화법을 통하여 비정질 실리콘을 다결정 실리콘으로 결정화하기 위해서는 촉매 금속의 미량 제어가 매우 중요하다. 종래에는 PVD(physical vapour deposition)와 같은 스퍼터, ALD(atomic layer deposition)와 같은 CVD(chemical vapour deposition) 또는 이온 주입(ion implantation)과 같은 도핑 등의 방법들을 이용하여 촉매 금속을 비정질 실리콘층 위에 증착하거나 비정질 실리콘층으로 도핑하였다. 그러나 이러한 방법들은 촉매 금속을 1014 원자/cm2 이하의 미량으로 안정적으로 형성하는 것이 어려워서 양산화를 위한 재현성 확보가 매우 어려운 문제가 있다. 한편, 비정질 실리콘층 위에 덮개층을 형성한 후 촉매 금속층을 형성하여 간접적으로 촉매 금속의 양을 제어하는 방법이 시도되고 있으나 덮개층 제거를 위한 공정이 추가될 뿐만 아니라 다결정 실리콘층의 표면이 덮개층 제거시 손상을 받아 소자가 열화되는 단점을 갖는다.
본 발명의 목적은 촉매 금속을 미량으로 안정적으로 형성함으로써 누설 전류 특성을 향상시킬 수 있는 실리콘층의 결정화 방법 및 상기 실리콘층의 결정화 방법 을 이용한 박막 트랜지스터의 형성방법을 제공하는 것이다.
본 발명의 목적을 해결하기 위한 실리콘층의 결정화 방법을 제공한다. 실리콘층의 결정화 방법은 기판 위에 비정질 실리콘층을 형성한다. 상기 비정질 실리콘층의 표면이 소수성이 되도록 상기 비정질 실리콘의 표면을 소수성 처리한다. 상기 소수성 처리된 상기 비정질 실리콘층 위에 촉매 금속을 형성한다. 상기 촉매 금속이 형성된 상기 비정질 실리콘층을 열처리하여 다결정 실리콘층으로 결정화한다.
상기 소수성 처리는 수소 또는 플루오린기를 함유한 물질의 용액을 사용할 수 있다. 상기 수소 또는 플루오린기를 함유한 물질은 HF를 포함할 수 있다.
상기 소수성 처리 단계는 소수성 조절 단계를 더 포함할 수 있다. 상기 소수성 조절 단계는 상기 비정질 실리콘층을 탈이온수로 처리하는 것을 포함할 수 있다.
상기 소수성 처리는 수소 플라즈마 또는 불소계 플라즈마로 상기 비정질 실리콘층을 처리하는 것을 포함할 수 있다. 상기 불소계 플라즈마는 CF4, CHF3, C2F6, C3F8, F2 또는 NF3 가스를 사용할 수 있다.
상기 촉매 금속을 형성하는 단계는 상기 촉매 금속을 스퍼터 또는 ALD에 의하여 형성할 수 있다. 상기 ALD에 의하여 촉매 금속을 형성하는 것은 160-240℃ 의 온도 범위에서 수행될 수 있다.
본 발명의 다른 일 목적을 해결하기 위한 박막 트랜지스터의 형성방법을 제공한다. 박막 트랜지스터의 형성방법은 상기 실리콘층의 결정화 방법에 의하여 기판 위에 다결정 실리콘층을 형성한다. 상기 다결정 실리콘층 위에 게이트 절연막을 형성한다. 상기 게이트 절연막 위에 게이트 전극을 형성한다. 상기 게이트 전극의 양측으로 소스/드레인 영역을 형성한다. 상기 게이트 전극, 상기 게이트 절연막 위로 층간 절연막을 형성한다. 상기 층간 절연막을 관통하여 상기 소스/드레인 영역에 접촉하는 소스/드레인 전극을 형성한다.
비정질 실리콘층의 표면을 소수성으로 전환시킴으로써 비정질 실리콘층 위에 촉매 금속을 미량으로 형성할 수 있어서 소자의 누설 전류 특성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 실리콘층의 결정화 방법을 설명하기 위한 순서도이다.
도 2는 본 발명의 다른 일 실시예에 따른 실리콘층의 결정화 방법을 설명하기 위한 순서도이다.
도 3은 본 발명의 일 실시예에 따른 촉매 금속의 미량 제어의 메커니즘을 설명하기 위한 개념도이다.
도 4a 내지 도 4c는 동일한 양의 촉매 금속을 사용한 경우 실리콘 표면의 친소수성 정도에 따라 촉매 금속의 증착 정도의 차이를 나타낸 개념도들이다.
도 5a는 본 발명의 실시예에 의하여 형성된 박막 트랜지스터의 Id 대 Vg의 그래프이다.
도 5b는 본 발명의 비교예에 의하여 형성된 박막 트랜지스터의 Id 대 Vg의 그래프이다.
도 6는 본 발명의 실시예 및 비교예들에 의하여 형성한 박막 트랜지스터의 오프 전류의 특성을 비교한 그래프이다.
도 7a 내지 도 7d는 본 발명의 일 실시예에 따른 박막 트랜지스터를 제조하는 공정을 순차적으로 도시한 단면도들이다.
도 8은 본 발명의 일 실시예에 따른 유기발광 표시장치의 단면도이다.
이하에서 첨부된 도면을 참조하여 본 발명의 실시예들을 상세하게 설명한다.
촉매 금속을 이용한 실리콘의 결정화 기술에서 촉매 금속의 미량 제어가 핵심기술로서, 미량의 촉매 금속을 안정적으로 재현성있게 구현하는 것이 매우 중요하다. 촉매 금속의 양이 많을 경우 촉매 금속을 안정적으로 형성할 수 있으나 누설 전류 특성이 나빠지고 생성되는 다결정 실리콘의 결정립의 크기가 미세하게 된다. 그러나 1014 원자/cm2 이하의 미량으로 촉매 금속을 형성하는 경우에 촉매 금속의 양을 모니터링하기도 어려울 뿐만 아니라 비정질 실리콘층의 특성, 세정 공정, 촉매 금속의 증착 설비의 상태 등 관련 인자들에 대하여 촉매 금속의 양이 매우 민감하게 영향을 받기 때문에 재현성을 확보하는 것은 매우 어렵다. 본 발명에서는 비정질 실리콘층의 표면의 친소수성(hydrophobicity)을 제어함으로써 미량의 촉매 금속을 안정적으로 재현성있게 구현한다.
도 1은 본 발명의 일 실시예에 따른 실리콘층의 결정화 방법을 설명하기 위한 순서도이다. 도 1을 참조하면, 기판 위에 비정질 실리콘층을 형성한다(S110). 기판으로 예를 들어 유리, 석영, 플라스틱 재질이 사용될 수 있으며, 실리콘, 세라믹 또는 금속과 같은 다른 재질도 사용될 수 있다. 기판의 평활성과 불순 원소의 침투를 차단하기 위하여 또는 이동성 이온을 포함하거나 도전성인 기판을 사용하는 경우에 절연을 위하여 버퍼층이 사용되거나 생략될 수 있다. 버퍼층은 예를 들어 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물로 형성될 수 있다. 비정질 실리콘층은 예를 들어 플라즈마 강화 화학 증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 방법 등을 이용하여 증착할 수 있는데, 이에 한정되는 것은 아니다.
다음으로 비정질 실리콘층의 표면을 소수성으로 만들기 위하여 비정질 실리콘층을 HF계 용액으로 처리한다(S120). 증착된 상태의 비정질 실리콘층의 표면은 증착 과정에서 열산화막이 생성되거나 대기 중에서 자연 산화막이 생성되며, 이러한 열산화막이나 자연 산화막은 친수성 표면을 갖게 한다. 비정질 실리콘층을 HF계 용액으로 처리함으로써 열산화막 또는 자연산화막을 제거하고 비정질 실리콘층의 표면을 -H 또는 -F로 패시베이션하여 소수성으로 전환할 수 있다. HF계 용액의 처리는 예를 들어 HF계 용액에 기판을 일정 시간 담그거나 스핀 세정을 하는 것과 같이 알려진 용액 처리 방법을 사용할 수 있다.
한편, 소수성 정도를 조절하기 위한 처리를 추가할 수 있다. 원하는 촉매 금속의 양에 적합하도록 예를 들어 표면이 소수성으로 전환된 비정질 실리콘층을 탈이온수로 처리하여 소수성의 정도를 완화시킬 수 있다.
이어서 표면이 소수성으로 전환된 비정질 실리콘층 위에 촉매 금속을 형성한다(S130). 촉매 금속은 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd 또는 Pt와 같은 금속으로 형성할 수 있다. 촉매 금속은 예를 들어 PVD와 같은 스퍼터 또는 ALD와 같은 CVD 방식에 의하여 형성할 수 있다. 소수성의 표면을 갖게 된 비정질 실리콘층의 표면에는 촉매 금속의 흡착이 잘 이루어지지 않으므로 높은 밀도의 촉매 금속층을 형성하는 조건에 의하여도 촉매 금속을 미량으로 형성할 수 있다. 따라서 미량의 촉매 금속을 안정적이고 재현성 있게 형성할 수 있다.
다음으로 열처리에 의하여 비정질 실리콘층을 결정화한다(S140). 열처리는 600-800℃의 온도 범위에서 수행될 수 있다. 비정질 실리콘층 위에 형성된 촉매 금속에 의하여 결정화가 낮은 온도에서 유도된다. 비정질 실리콘층 표면의 소수성 전환을 통하여 촉매 금속이 낮은 밀도, 즉 미량으로 형성됨으로써 결정화 시드가 적절한 밀도로 형성될 수 있다. 적절한 밀도의 결정화 시드에 의하여 다결정 실리콘의 결정들이 크게 성장될 수 있으며, 또한 다결정 실리콘 내의 촉매 금속의 양이 적어서 누설 전류 특성이 크게 향상될 수 있다.
도 2는 본 발명의 다른 일 실시예에 따른 실리콘층의 결정화 방법을 설명하기 위한 순서도이다. 도 2을 참조하면, 기판 위에 비정질 실리콘층을 형성한다(S210). 앞서 설명한 바와 같이 기판으로 유리, 석영, 플라스틱 재질이 사용될 수 있으며, 실리콘, 세라믹 또는 금속과 같은 다른 재질도 사용될 수 있다. 기판의 평활성과 불순 원소의 침투를 차단하기 위하여 또는 이동성 이온을 포함하거나 도전성인 기판을 사용하는 경우에 절연을 위하여 버퍼층이 사용되거나 생략될 수 있다. 버퍼층은 예를 들어 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물로 형성될 수 있다. 비정질 실리콘층은 예를 들어 플라즈마 강화 화학 증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 방법 등을 이용하여 증착할 수 있는데 이에 한정되는 것은 아니다.
다음으로 비정질 실리콘층을 수소 플라즈마 또는 불소계 플라즈마로 처리하여 비정질 실리콘층의 표면을 소수성으로 만든다(S220). 불소계 플라즈마는 예를 들어 CF4, CHF3, C2F6, C3F8, F2, 또는 NF3 등과 같이 불소(F)를 포함하는 가스를 사용할 수 있으며, 플라즈마의 방식은 제한되지 않는다.
증착된 상태의 비정질 실리콘층의 표면에 형성된 열산화막 또는 자연산화막이 플라즈마 처리에 의하여 제거되고 비정질 실리콘층의 표면이 -H 또는 -F로 패시베이션되어 소수성이 될 수 있다. 다르게는 비정질 실리콘층의 표면의 열산화막 또는 자연산화막이 제거되지 않더라도 플라즈마 처리에 의하여 비정질 실리콘층의 표면이 패시베이션되어 소수성으로 전환될 수 있다. 한편, 소수성 정도를 조절하기 위한 처리를 추가할 수 있다. 원하는 촉매 금속의 양에 적합하도록 예를 들어 표면이 소수성으로 전환된 비정질 실리콘층을 산소 함유 가스, 질소 함유 가스 또는 H2O 가스를 사용한 플라즈마로 처리하여 소수성의 정도를 완화시킬 수 있다.
이어서 표면이 소수성으로 전환된 비정질 실리콘층 위에 촉매 금속을 형성한다(S230). 촉매 금속은 앞서 설명한 바와 같이 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd 또는 Pt와 같은 금속으로 형성할 수 있다. 촉매 금속은 예를 들어 PVD와 같은 스퍼터 또는 ALD와 같은 CVD 방식에 의하여 형성할 수 있다. 소수성의 표면을 갖게 된 비정질 실리콘층의 표면에는 촉매 금속의 흡착이 잘 이루어지지 않으므로 높은 밀도의 촉매 금속층을 형성하는 조건에 의하여도 촉매 금속을 미량으로 형성할 수 있다. 따라서 미량의 촉매 금속을 안정적이고 재현성 있게 형성할 수 있다.
다음으로 열처리에 의하여 비정질 실리콘층을 결정화한다(S240). 열처리는 600-800℃ 의 온도 범위에서 수행될 수 있다. 비정질 실리콘층 위에 형성된 촉매 금속에 의하여 결정화가 낮은 온도에서 유도된다. 비정질 실리콘층 표면의 소수성 전환을 통하여 촉매 금속이 낮은 밀도, 즉 미량으로 형성됨으로써 결정화 시드가 적절한 밀도로 형성될 수 있다. 적절한 밀도의 결정화 시드에 의하여 다결정 실리콘의 결정들이 크게 성장될 수 있으며, 또한 다결정 실리콘 내의 촉매 금속의 양이 적어서 누설 전류 특성이 크게 향상될 수 있다.
도 3은 본 발명의 일 실시예에 따른 촉매 금속의 미량 제어의 메커니즘을 설명하기 위한 개념도이다.
도 3의 (a)는 증착된 상태의 비정질 실리콘층을 보여준다. 증착된 상태의 비정질 실리콘층의 표면은 증착 중 생긴 열산화막이나 대기중에서 형성된 자연산화막으로 덮여 있다. 이들 실리콘 산화막은 친수성을 갖는다. 친수성 표면은 표면 에너지가 높아서 이를 낮출 수 있는 흡착이 잘 일어나므로 촉매 금속의 증착이 잘 된다. 반면, 소수성 표면은 표면 에너지가 낮아서 흡착이 잘 일어나지 않으며 따라서 촉매 금속의 증착이 잘 되지 않는다. 따라서 열산화막 또는 자연산화막으로 덮여 있는 비정질 실리콘층은 친수성 표면을 가지며 증착이 잘 일어나는 조건을 갖는다.
도 3의 (b) 내지 (d)는 증착된 상태의 비정질 실리콘층을 HF 용액으로 처리하여 소수성의 표면을 만드는 과정을 보여준다. 도 3의 (b)를 참조하면, HF 용액으로부터 생성된 H+ 이온이 비정질 실리콘층 표면의 -OH기에 부착하여 -H2O+를 형성한다. 도 3의 (c)를 참조하면, H2O가 비정질 실리콘층 표면으로부터 떨어지고, 한편 F-가 Si과 결합하여 비정질 실리콘층 표면으로부터 떨어진다. 도면에는 F-가 Si과 결합된 형태를 HSiF- , H+SiF- 등으로 표시하였으나 SiF4 등과 같이 가능한 다른 형태로 F-와 Si가 결합하여 비정질 실리콘층으로부터 떨어질 수 있다. 도 3의 (d)를 참조하면, 비정질 실리콘층 위의 자연산화막 또는 열산화막이 모두 제거되고 비정질 실리콘층의 표면이 -H 또는 -F로 패시베이션되어 비정질 실리콘층은 낮은 표면에너지를 갖는 소수성 표면을 갖게 된다.
도 3의 (e)를 참조하면, 비정질 실리콘층을 탈이온화수로 처리하여 비정질 실리콘층의 표면에 실리콘 산화막을 얇게 도입함으로써 비정질 실리콘층이 약한 친수성 표면을 갖게 함으로써 비정질 실리콘층의 소수성 정도를 조절할 수 있다.
도 4a 내지 도 4c는 동일한 양의 촉매 금속을 사용한 경우 실리콘 표면의 친소수성 정도에 따라 촉매 금속의 증착 정도의 차이를 나타낸 개념도들이다. 도 4a의 실리콘층은 표면에 자연산화막 또는 열산화막이 형성되어 있어서 친수성을 가지며, 촉매 금속이 표면을 덮고 있는 정도가 가장 촘촘하다. 도 4b의 실리콘층은 실리콘 산화막이 일부 형성되어 있는 약한 소수성의 표면을 가지며, 촉매 금속이 실리콘층의 표면의 일부에 증착되어 있다. 도 4c의 실리콘층은 수소와 불소로 패시베이션되어 있는 강한 소수성의 표면을 가지며, 촉매 금속이 실리콘층의 표면에 거의 형성되어 있지 않다. 친수성 표면을 갖는 도 4a의 실리콘층 위에 촉매 금속이 가장 많이 증착되어 있고, 약한 소수성 표면을 갖는 도 4b의 실리콘층 위에 촉매 금속이 일부 증착되어 있고, 높은 소수성 표면을 갖는 도 4c의 실리콘층 위에 촉매 금속이 거의 증착되어 있지 않다. 즉, 친수성으로 갈수록 촉매 금속이 많이 증착이 되고, 소수성으로 갈수록 촉매 금속이 적게 증착이 되는 특징을 갖는다.
비정질 실리콘층의 표면을 소수성 처리하지 않은 경우에 1013 원자/cm2 밀도의 니켈층을 형성하기 위하여는 낮은 온도에서 짧은 시간 동안 니켈층을 형성하여야 한다. 예를 들면, 130~140℃의 기판온도에서 4~5분 동안 증착한다. 그러나 이와 같은 낮은 온도에서는 물리 흡착이 일어나서 니켈층을 재현성 있는 밀도로 형성하기 어렵다.
반면, 본 발명에 의하면 비정질 실리콘층 표면의 친소수성을 조절하여 비정질 실리콘층 위에 1011 ~ 1014 원자/cm2 이하의 밀도로 촉매 금속을 형성할 수 있다. 비정질 실리콘층 위에 촉매 금속을 높은 밀도로 형성하는 것은 어렵지 않으나, 1014 원자/cm2 이하의 낮은 밀도로 형성하는 것은 매우 어렵다. 그러나 비정질 실리콘층의 표면이 소수성이 되도록 처리하면 촉매 금속을 높은 밀도로 형성하는 조건과 동일한 조건으로 촉매 금속을 형성하여도 비정질 실리콘층의 표면에 촉매 금속이 증착되는 정도를 낮출 수 있으므로 촉매 금속을 1014 원자/cm2 이하의 낮은 밀도로 용이하게 형성할 수 있다.
실시예
비정질 실리콘층을 증착하고, HF 용액을 사용하여 비정질 실리콘층의 표면을 소수성 처리한 후, ALD 방법에 의하여 200℃의 기판 온도에서 비정질 실리콘층 위에 촉매 금속으로 니켈을 증착하였다. HF 용액을 사용한 소수성 처리는 초순수(UPW: ultra pure water) 처리 → DHF(diluted hydrogen fluoride) 용액 처리 → 초순수 처리 → 초순수 처리 → 건조의 순서로 진행하였다. 초순수 처리와 HDF 처리는 각각 비정질 실리콘층을 포함하는 기판을 초순수와 HDF 용액에 일정 시간 담그는 방식으로 처리하였다. 이어서 600-800℃의 온도에서 열처리하여 비정질 실리콘층을 다결정 실리콘층으로 결정화하였다.
비교예1
비정질 실리콘층을 증착하고 초순수 세정만을 거친 후 ALD 방법에 의하여 130℃의 기판 온도에서 7분 동안 비정질 실리콘층 위에 촉매 금속으로 니켈을 증착하였다. 이어서 700℃의 온도에서 60분 동안 열처리하여 비정질 실리콘층을 다결정 실리콘층으로 결정화하였다.
비교예2
비정질 실리콘층을 증착하고 초순수 세정만을 거친 후 ALD에 의하여 160℃의 기판 온도에서 10분 동안 비정질 실리콘층 위에 촉매 금속으로 니켈을 증착하였다. 이어서 700℃의 온도에서 60분 동안 열처리하여 비정질 실리콘층을 다결정 실리콘층으로 결정화하였다.
평가
도 5a는 본 발명의 실시예에 의하여 형성된 다결정 실리콘을 활성층으로 사용한 박막 트랜지스터의 Id 대 Vg의 그래프이고, 도 5b는 본 발명의 비교예1에 의하여 형성된 다결정 실리콘을 사용한 박막 트랜지스터의 Id 대 Vg의 그래프이다. 도 5a 및 도 5b의 그래프는 각각 Vds가 -5.1V 인 경우(Ids 값이 큰 무리)와 -0.1V 인 경우(Ids 값이 작은 무리)에 대하여 동일한 기판 위의 여러 지점(ID_번호로 표시함)에서 측정한 값들로 이루어져 있다.
도 5a의 그래프와 도 5b의 그래프의 Id 최소값의 범위를 비교하면, 도 5a의 그래프의 커브들은 Id의 최소값(오프 전류값)이 약 2×10-12 [A] 이하의 범위를 갖고 도 5b의 그래프의 커브들은 Id 최소값이 약 8×10-12 [A] 이하의 범위를 갖는다. 이때, 도 5a의 그래프의 2×10-12 [A] 값과 도 5b의 그래프의 8×10-12 [A] 값은 기판 위의 같은 지점에 대응되는 값이다. 이로부터 본 발명의 실시예에 의하여 형성된 다결정 실리콘에 대한 오프 전류 값이 비교예1에 의하여 형성된 다결정 실리콘에 대한 오프 전류 값보다 작은 것을 알 수 있다.
본 발명의 다결정 실리콘에 대한 누설 전류 특성을 더욱 자세하게 살펴본다. 도 6는 본 발명의 실시예 및 비교예들에 의하여 형성된 다결정 실리콘을 사용한 박막 트랜지스터의 오프 전류의 특성을 비교한 그래프들이다. 비교예 1은 소수성 처리 없이 비정질 실리콘층 위에 니켈층을 130℃에서 7분 동안 증착한 후 열처리하여 결정화한 경우이고, 비교예 2는 소수성 처리 없이 비정질 실리콘층 위에 니켈층을 160℃에서 10분 동안 증착한 후 열처리하여 결정화한 경우이다. 실시예는 HF 용액으로 소수성 처리를 한 비정질 실리콘층 위에 니켈층을 200℃에서 10분 동안 증착하고 열처리하여 결정화한 경우이다. 비교예 1 및 비교예 2는 기판 내의 다른 지점의 3개의 샘플로 구성하였고, 실시예는 기판 내의 다른 지점의 4개의 샘플로 구성하였다. 도 6의 오프 전류 값은 Ids 대 Vg의 그래프에서 Ids의 최소값이다. 큰 오프 전류 값은 누설 전류가 큰 것을 나타낸다.
도 6를 참조하면, 실시예의 오프 전류의 값이 가장 작고, 비교예1의 오프 전류의 값이 비교예2의 오프 전류의 값 보다 작다. 실시예의 오프 전류의 값이 가장 작은 것은 니켈 촉매 금속이 낮은 밀도로 비정질 실리콘층 위에 형성되어서 결정화가 일어난 후 다결정 실리콘층 내에 잔류하는 니켈 금속의 양이 작기 때문으로 판단된다.
비교예1는 낮은 온도(130℃)에서 짧은 시간 동안 니켈을 증착하여 비정질 실리콘층 위에 낮은 밀도로 니켈층이 형성될 수 있으나 낮은 온도에서는 니켈이 물리 흡착되어 니켈층의 안정성 및 재현성이 떨어져서 오프 전류 값 및 산포가 실시예보다 크게 나타나는 것으로 판단된다.
비교예2는 비교예1 보다 더 높은 온도(160℃)에서 더 긴 시간 동안 니켈을 증착함으로써 비정질 실리콘층 위에 니켈층이 더 높은 밀도로 형성됨으로써 잔류하는 니켈의 양이 많아서 오프 전류의 값이 크고 따라서 누설 전류도 큰 것으로 판단된다.
실시예는 비교예2 보다 높은 온도에서 증착하여 니켈층을 안정적이고 재현성 있게 형성함과 동시에 소수성 처리를 통하여 니켈이 비정질 실리콘층 위에 증착될 수 있는 양을 미량으로 조절하여 형성된 다결정 실리콘의 누설 전류 특성을 향상시켰다.
도 7a 내지 도 7d는 본 발명에 의하여 형성된 다결정 실리콘층을 활성층으로 이용하여 박막 트랜지스터를 제조하는 공정을 순차적으로 도시한 단면도들이다.
도 7a를 참조하면, 버퍼층(102)이 형성된 기판(101) 위에 다결정 실리콘층(105)을 형성하고 패터닝하여 활성층(105)을 형성한다. 다결정 실리콘층(105)은 도 1 및 도 2와 관련된 실시예에서 설명한 바와 같이 비정질 실리콘층을 형성한 후 비정질 실리콘층의 표면을 소수성이 되도록 처리하고 촉매 금속을 형성한 후 열처리하여 결정화하여 형성한다.
도 7b를 참조하면, 활성층(105) 위에 게이트 절연막(114)을 형성하고, 상기 게이트 절연막(114) 위에 도전막(120)을 형성하고 패터닝하여 게이트 전극(120)을 형성한다. 게이트 절연막(114)은 예를 들어 실리콘 산화막 또는 실리콘 질화막과 같은 절연막으로 형성할 수 있다. 게이트 전극(120)은 예를 들어 Au, Ag, Cu, Ni, Pt, Pd, Al, Mo, W, Ti 또는 이들의 합금으로 형성할 수 있다.
도 7c를 참조하면, 활성층(105)의 양끝단에 소스/드레인 영역(105a)을 형성하고, 제1 층간절연막(122)을 형성한다. 소스/드레인 영역(105a) 사이의 활성층(105)는 채널 영역(105b)을 형성한다. 소스/드레인 영역(105b)은 상기 게이트 전극(120)을 마스크로 하고 이온 도핑을 수행하여 자기 정렬방식으로 형성할 수 있다. 제1 층간절연막(122)은 실리콘 산화막 또는 실리콘 질화막과 같은 절연막을 단층막 또는 다층막으로 적층하여 형성할 수 있다.
도 7d를 참조하면, 상기 제1 층간절연막(122) 내에 소스/드레인 영역(105a)과 접촉하는 소스/드레인 전극(130)을 형성한다. 소스/드레인 전극(130)은 제1 층간절연막(122) 내에 소스/드레인 영역(105a)의 상면을 노출시키는 홀을 형성한 후 상기 홀을 매립하도록 도전막을 형성하고 패터닝하여 형성할 수 있다. 상기 도전막은 예를 들어 Au, Ag, Cu, Ni, Pt, Pd, Al, Mo, W, Ti 또는 이들의 합금을 포함하는 다양한 재료로 형성할 수 있다.
이와 같이 형성된 박막 트랜지스터는 활성층(105)인 다결정 실리콘층 내에 잔류하는 촉매 금속의 양이 매우 작아서 박막 트랜지스터의 누설전류 특성이 향상될 수 있다.
도 8은 본 발명의 일 실시예에 따른 유기발광표시장치(OLED: organic light emitting diode)의 단면도이다.
도 8을 참조하면, 유기발광표시장치의 박막 트랜지스터 부분은 도 7a 내지 도 7d에서 제조 방법을 설명한 박막 트랜지스터와 같다. 상기 박막 트랜지스터 위에 제2 층간절연막(132)이 형성되어 있다. 제2 층간절연막(132)은 유기막 또는 무기막으로 이루어질 수 있다.
화소부의 제1 전극(142)이 상기 제2 층간절연막(132)을 관통하여 소스/드레인 전극(130)의 어느 하나와 접촉하고 상기 제2 층간절연막(132) 위로 연장되어 있다. 제1 전극(142)은 예를 들어 산화인듐주석(ITO: indium tin oxide) 또는 산화인듐아연(IZO: indium zinc oxide)와 같은 투명 도전성 산화막으로 이루어질 수 있다.
제2 층간절연막(132) 위의 화소정의막(134)에 의하여 노출된 제1 전극(142)과 접촉하도록 유기층(144)이 형성되어 있다. 화소정의막(134)은 유기막 또는 무기막으로 형성할 수 있다. 상기 유기층(144)은 발광층을 포함하며, 정공주입층, 정공수송층, 전자수송층 또는 전자주입층의 어느 하나 이상의 층을 더 포함할 수 있다. 유기층(144) 위에 제2 전극(146)이 형성되어 있다. 제2 전극(146)은 예를 들어 Mg, Ag, Al, Ca 또는 이들의 합금과 같은 금속으로 형성될 수 있다.
101: 기판 102: 버퍼층
105: 활성층 105a: 소스/드레인 영역
105b: 채널 영역 114: 게이트 절연막
120: 게이트 전극 122: 제1 층간절연막
130: 소스/드레인 전극 132: 소스/드레인 전극
134: 화소 정의막 142: 제1 전극
144: 유기층 146: 제2 전극

Claims (15)

  1. 기판 위에 비정질 실리콘층을 형성하는 단계;
    상기 비정질 실리콘층의 표면이 소수성이 되도록 상기 비정질 실리콘의 표면을 소수성 처리하는 단계;
    상기 소수성 처리된 상기 비정질 실리콘층 위에 촉매 금속을 형성하는 단계; 및
    상기 촉매 금속이 형성된 상기 비정질 실리콘층을 열처리하여 다결정 실리콘층으로 결정화하는 단계; 를 포함하는 실리콘층의 결정화 방법.
  2. 제1 항에 있어서, 상기 소수성 처리는 수소 또는 플루오린기를 함유한 물질의 용액을 사용하여 처리하는 실리콘층의 결정화 방법.
  3. 제2 항에 있어서, 수소 또는 플루오린기를 함유한 물질은 HF를 포함하는 실리콘층의 결정화 방법.
  4. 제2 항에 있어서, 상기 소수성 처리 단계는 상기 수소 또는 플루오린기를 함유한 물질의 용액을 사용하여 처리한 후 소수성 조절 단계를 더 포함하는 실리콘층의 결정화 방법.
  5. 제4 항에 있어서, 상기 소수성 조절 단계는 상기 비정질 실리콘층을 탈이온수로 처리하는 것을 포함하는 실리콘층의 결정화 방법.
  6. 제5 항에 있어서, 상기 소수성 처리 단계는 초순수 처리, DHF 용액 처리, 초순수 처리, 초순수 처리 및 건조의 순서로 처리하는 것을 포함하는 실리콘층의 결정화 방법.
  7. 제1 항에 있어서, 상기 소수성 처리 단계는 수소 플라즈마 또는 불소계 플라즈마로 상기 비정질 실리콘층을 처리하는 것을 포함하는 실리콘층의 결정화 방법.
  8. 제7 항에 있어서, 상기 불소계 플라즈마는 CF4, CHF3, C2F6, C3F8, F2 또는 NF3 가스를 사용하는 실리콘층의 결정화 방법.
  9. 제8 항에 있어서, 상기 소수성 처리 단계는 상기 수소 플라즈마 또는 불소계 플라즈마의 처리 후 소수성 조절 단계를 더 포함하는 실리콘층의 결정화 방법.
  10. 제1 항에 있어서, 상기 촉매 금속을 형성하는 단계는 상기 촉매 금속을 PVD, ALD 또는 이온 주입에 의하여 형성하는 실리콘층의 결정화 방법.
  11. 제10 항에 있어서, 상기 ALD에 의하여 촉매 금속을 형성하는 것은 160-240℃ 의 온도 범위에서 수행되는 실리콘층의 결정화 방법.
  12. 제1 항에 있어서, 상기 촉매 금속을 형성하는 단계는 상기 촉매 금속의 밀도를 1011 ~ 1014 원자/cm2 범위의 형성하는 실리콘층의 결정화 방법.
  13. 제1 항의 실리콘층의 결정화 방법에 의하여 기판 위에 다결정 실리콘층을 형성하는 단계;
    상기 다결정 실리콘층 위에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 위에 게이트 전극을 형성하는 단계;
    상기 게이트 전극의 양측으로 소스/드레인 영역을 형성하는 단계;
    상기 게이트 전극, 상기 게이트 절연막 위로 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 관통하여 상기 소스/드레인 영역에 접촉하는 소스/드레인 전극을 형성하는 단계를 포함하는 박막 트랜지스터의 형성방법.
  14. 제13 항에 있어서, 상기 소수성 처리는 수소 또는 플루오린기를 함유한 물질의 용액을 사용하여 처리하는 박막 트랜지스터의 형성방법.
  15. 제13 항에 있어서, 상기 소수성 처리 단계는 수소 플라즈마 또는 불소계 플라즈마로 상기 비정질 실리콘층을 처리하는 것을 포함하는 박막 트랜지스터의 형성방법.
KR1020100052353A 2010-06-03 2010-06-03 실리콘층의 결정화 방법 및 상기 결정화 방법을 이용한 박막 트랜지스터의 형성방법 KR101146993B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020100052353A KR101146993B1 (ko) 2010-06-03 2010-06-03 실리콘층의 결정화 방법 및 상기 결정화 방법을 이용한 박막 트랜지스터의 형성방법
US13/067,384 US8546201B2 (en) 2010-06-03 2011-05-27 Method of crystallizing silicon layer and method of forming a thin film transistor using the same
TW100119265A TWI523075B (zh) 2010-06-03 2011-06-01 使矽層結晶之方法及使用該方法形成薄膜電晶體之方法
CN201110156773.5A CN102270570B (zh) 2010-06-03 2011-06-03 使硅层结晶的方法及使用该方法形成薄膜晶体管的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100052353A KR101146993B1 (ko) 2010-06-03 2010-06-03 실리콘층의 결정화 방법 및 상기 결정화 방법을 이용한 박막 트랜지스터의 형성방법

Publications (2)

Publication Number Publication Date
KR20110132808A true KR20110132808A (ko) 2011-12-09
KR101146993B1 KR101146993B1 (ko) 2012-05-22

Family

ID=45052815

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100052353A KR101146993B1 (ko) 2010-06-03 2010-06-03 실리콘층의 결정화 방법 및 상기 결정화 방법을 이용한 박막 트랜지스터의 형성방법

Country Status (4)

Country Link
US (1) US8546201B2 (ko)
KR (1) KR101146993B1 (ko)
CN (1) CN102270570B (ko)
TW (1) TWI523075B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020246694A1 (ko) * 2019-06-07 2020-12-10 삼성디스플레이 주식회사 표시 장치의 제조 방법

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120131753A (ko) * 2011-05-26 2012-12-05 삼성디스플레이 주식회사 박막 트랜지스터, 박막 트랜지스터의 제조 방법 및 유기 발광 표시 장치
CN103308960B (zh) * 2012-03-14 2016-09-14 鸿富锦精密工业（深圳）有限公司 光学膜及其制备方法
KR101532997B1 (ko) * 2013-03-08 2015-07-09 한국기초과학지원연구원 리튬 전이 금속 산화물을 ｆ 패시베이션 시키는 방법
CN103646871A (zh) * 2013-11-18 2014-03-19 上海和辉光电有限公司 一种提高非晶硅表面氧化层均匀性的方法
CN107123752A (zh) * 2017-05-11 2017-09-01 京东方科技集团股份有限公司 像素界定层及其制造方法、显示基板、显示装置
KR20200058622A (ko) * 2018-11-19 2020-05-28 삼성디스플레이 주식회사 다결정 실리콘층의 제조 방법, 표시 장치 및 표시 장치의 제조 방법
KR20200111868A (ko) 2019-03-19 2020-10-05 삼성디스플레이 주식회사 다결정 실리콘층을 포함하는 표시 장치, 다결정 실리콘층의 제조 방법, 및 표시 장치의 제조 방법
CN109954965A (zh) * 2019-03-28 2019-07-02 大族激光科技产业集团股份有限公司 通过纳秒激光进行金属表面处理的方法
KR20210008264A (ko) * 2019-07-12 2021-01-21 삼성디스플레이 주식회사 박막트랜지스터와 그것을 구비한 디스플레이 장치 및 그들의 제조방법
CN111128685B (zh) * 2019-12-30 2021-09-03 广州粤芯半导体技术有限公司 半导体器件及其制造方法
US11587789B2 (en) * 2020-03-06 2023-02-21 Applied Materials, Inc. System and method for radical and thermal processing of substrates

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5030536A (en) * 1989-12-26 1991-07-09 Xerox Corporation Processes for restoring amorphous silicon imaging members
JP3221473B2 (ja) * 1994-02-03 2001-10-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7534977B2 (en) * 2000-12-28 2009-05-19 Semiconductor Energy Laboratory Co., Ltd. Heat treatment apparatus and method of manufacturing a semiconductor device
KR100473996B1 (ko) 2002-01-09 2005-03-08 장 진 비정질 실리콘의 결정화 방법
JP2004296963A (ja) * 2003-03-28 2004-10-21 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
KR100543015B1 (ko) 2004-05-28 2006-01-20 삼성에스디아이 주식회사 박막트랜지스터 및 그의 제조 방법
JP4815600B2 (ja) * 2005-09-06 2011-11-16 株式会社テラセミコン 多結晶シリコン薄膜製造方法及びその製造装置
CN100446180C (zh) * 2005-10-28 2008-12-24 南开大学 溶液法金属诱导晶化大晶粒多晶硅薄膜材料及制备和应用
CN100433260C (zh) * 2006-01-16 2008-11-12 中华映管股份有限公司 多晶硅层以及薄膜晶体管的制造方法
JP4434167B2 (ja) 2006-03-28 2010-03-17 セイコーエプソン株式会社 半導体装置の製造方法
KR100859761B1 (ko) 2006-10-23 2008-09-24 실리콘 디스플레이 (주) 다결정 실리콘 박막 및 그 제조방법
KR101274697B1 (ko) 2006-12-08 2013-06-12 엘지디스플레이 주식회사 실리콘 결정화 방법 및 이를 이용한 박막 트랜지스터제조방법
CN100999388B (zh) * 2006-12-30 2011-02-09 南开大学 表面修饰溶液诱导晶化多晶硅薄膜的制备方法
KR100889627B1 (ko) * 2007-08-23 2009-03-20 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 및 이를 구비한유기전계발광표시장치
CN101409230B (zh) * 2007-10-08 2011-08-17 中华映管股份有限公司 多晶硅层的制作方法
KR100960862B1 (ko) * 2007-11-30 2010-06-08 주식회사 테라세미콘 실리콘 결정화 방법
KR20090083186A (ko) 2008-01-29 2009-08-03 성균관대학교산학협력단 비정질 실리콘 박막의 결정화 방법
CN101319355A (zh) * 2008-05-26 2008-12-10 南开大学 镍溶液雾滴法制备碟型大晶畴多晶硅的方法及产品和应用

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020246694A1 (ko) * 2019-06-07 2020-12-10 삼성디스플레이 주식회사 표시 장치의 제조 방법

Also Published As

Publication number Publication date
US20110300674A1 (en) 2011-12-08
TW201220362A (en) 2012-05-16
CN102270570A (zh) 2011-12-07
TWI523075B (zh) 2016-02-21
CN102270570B (zh) 2016-01-20
US8546201B2 (en) 2013-10-01
KR101146993B1 (ko) 2012-05-22

Similar Documents

Publication Publication Date Title
KR101146993B1 (ko) 실리콘층의 결정화 방법 및 상기 결정화 방법을 이용한 박막 트랜지스터의 형성방법
US8435843B2 (en) Treatment of gate dielectric for making high performance metal oxide and metal oxynitride thin film transistors
US8961814B2 (en) High-selectivity wet patterning of source-drain electrodes over TAOS for a BCE device structure
KR101912888B1 (ko) 아르곤 가스 희석으로 실리콘 함유 층을 증착하기 위한 방법들
KR101345378B1 (ko) ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US9202896B2 (en) TFT, method of manufacturing the TFT, and method of manufacturing organic light emitting display device including the TFT
US20100127257A1 (en) Method of manufacturing ZnO-based thin film transistor
JP5508535B2 (ja) 半導体薄膜の形成方法、半導体装置、半導体装置の製造方法、基板及び薄膜基板
KR20040021758A (ko) 다결정 실리콘 박막트랜지스터 제조방법
KR101146995B1 (ko) 다결정 실리콘층의 형성 방법 및 이를 이용한 박막 트랜지스터의 형성방법
CN111653578A (zh) 薄膜晶体管阵列基板及其制备方法、显示面板和显示装置
TWI527087B (zh) 多晶矽層、備製多晶矽層之方法、使用多晶矽層之薄膜電晶體及包含該薄膜電晶體之有機發光顯示裝置
KR101472798B1 (ko) ＺｎＯ 계 박막 트랜지스터의 제조방법
US20060284179A1 (en) Silicon thin film transistor and method of manufacturing the same
JP2005532685A (ja) Ｔｆｔ電子装置とその製造
CN108288650B (zh) 氧化物薄膜晶体管及其制造方法
US20230395616A1 (en) Method of manufacturing array substrate, array substrate, and display device
JPH11284199A (ja) 半導体装置およびその作製方法
TWI636507B (zh) 薄膜電晶體的製造方法
JP2003234344A (ja) 半導体装置の製造方法
KR100652060B1 (ko) 폴리실리콘층 및 그 결정화 방법 그리고, 이를 이용한액정표시소자의 제조방법
KR20050110346A (ko) 반도체 소자 형성 방법
WO2012117972A1 (ja) 薄膜トランジスタおよびその製造方法、並びに表示装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150430

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee