TW201711107A - 半導體裝置 - Google Patents

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Abstract

本發明之實施形態提供一種可提高突崩耐量之半導體裝置。 實施形態之半導體裝置具備：SiC層，其具有第1面及第2面；第1電極，其與第1面相接；第1導電型之第1SiC區域，其設置於SiC層內；第2導電型之第2SiC區域，其至少一部分包圍第1電極與第1面相接之區域而設置於SiC層內，且設置於第1SiC區域與第1面之間；第2導電型之第3SiC區域，其包圍第2SiC區域而設置於SiC層內，且設置於第1SiC區域與第1面之間，第2導電型雜質濃度低於第3SiC區域；及第2導電型之第4SiC區域，其設置於第2SiC區域與第3SiC區域之間之SiC層內，且第2導電型雜質濃度高於第2SiC區域。

Description

半導體裝置 [相關申請案]
本申請案享有以日本專利申請案2015-179327號(申請日：2015年9月11日)作為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
本發明之實施形態係關於一種半導體裝置。
於半導體層之表面及背面設置電極之垂直型器件為了提高耐壓，而於元件區域之周圍設置降低表面電場(RESURF，Reduced Surface Field)或防護環等終端結構。藉由設置終端結構，緩和元件區域之端部之電場集中，且抑制於元件區域之端部發生突崩擊穿。
就提高垂直型器件之突崩耐量之觀點來說，較理想為進行不會於元件區域之端部發生突崩擊穿之器件設計。若於元件區域之端部發生突崩擊穿，則與於元件區域內發生突崩擊穿之情形相比，容易發生元件損壞。
本發明之實施形態提供一種可提高突崩耐量之半導體裝置。
實施形態之半導體裝置具備：SiC層，其具有第1面及第2面；第1電極，其與上述第1面相接；第1導電型之第1SiC區域，其設置於上述SiC層內；第2導電型之第2SiC區域，其至少一部分包圍上述第1電極與上述第1面相接之區域而設置於上述SiC層內，且設置於上述第 1SiC區域與上述第1面之間；第2導電型之第3SiC區域，其包圍上述第2SiC區域而設置於上述SiC層內，且設置於上述第1SiC區域與上述第1面之間，第2導電型雜質濃度低於上述第2SiC區域；及第2導電型之第4SiC區域，其設置於上述第2SiC區域與上述第3SiC區域之間之上述SiC層內，且第2導電型雜質濃度高於上述第2SiC區域。
10‧‧‧SiC層
12‧‧‧陽極電極(第1電極)
13‧‧‧源極電極(第1電極)
14‧‧‧陰極電極(第2電極)
15‧‧‧汲極電極(第2電極)
16‧‧‧場氧化膜
18‧‧‧n+型陰極區域
19‧‧‧n+型汲極區域
20‧‧‧n-型漂移區域(第1SiC區域)
22‧‧‧p+型邊緣區域(第2SiC區域)
24‧‧‧p型第1降低表面電場區域(第3SiC區域)
26‧‧‧p-型第2降低表面電場區域(第5SiC區域)
28‧‧‧p++型接觸區域
30‧‧‧p++型第1高濃度區域(第4SiC區域)
32‧‧‧p+型第2高濃度區域
34‧‧‧p+型陽極區域
40‧‧‧區域
42‧‧‧p型主體區域
44‧‧‧n+型源極區域
46‧‧‧閘極絕緣膜
48‧‧‧閘極電極
50‧‧‧層間膜
60‧‧‧高缺陷密度區域(第4SiC區域)
100‧‧‧SBD(半導體裝置)
200‧‧‧SBD(半導體裝置)
300‧‧‧SBD(半導體裝置)
400‧‧‧SBD(半導體裝置)
500‧‧‧SBD(半導體裝置)
600‧‧‧PIN二極體(半導體裝置)
700‧‧‧MOSFET(半導體裝置)
800‧‧‧SBD(半導體裝置)
圖1係第1實施形態之半導體裝置之模式剖視圖。
圖2係第1實施形態之半導體裝置之模式俯視圖。
圖3係第2實施形態之半導體裝置之模式剖視圖。
圖4係第3實施形態之半導體裝置之模式剖視圖。
圖5係第4實施形態之半導體裝置之模式剖視圖。
圖6係第5實施形態之半導體裝置之模式俯視圖。
圖7係第6實施形態之半導體裝置之模式剖視圖。
圖8係第7實施形態之半導體裝置之模式剖視圖。
圖9係第8實施形態之半導體裝置之模式剖視圖。
以下，一面參照圖式一面對本發明之實施形態進行說明。此外，於以下說明中，對相同或類似之部件等標註相同之符號，對於已進行過一次說明之部件等適當地省略其說明。
又，於以下說明中，n+、n、n-、及p++、p+、p、p-之記述表示各導電型雜質濃度之相對性之高低。即，表示如下情形：n+之n型雜質濃度相對高於n，n-之n型雜質濃度相對低於n。又，表示如下情形：p++之p型雜質濃度相對高於p+，p+之p型雜質濃度相對高於p，p-之p型雜質濃度相對低於p。此外，亦存在將n+型、n-型簡單地記載為n型、將p++型、p+型、p-型簡單地記載為p型之情形。
(第1實施形態)
本實施形態之半導體裝置具備：SiC層，其具有第1面及第2面；第1電極，其與第1面相接；第1導電型之第1SiC區域，其設置於SiC層內；第2導電型之第2SiC區域，其至少一部分包圍第1電極與第1面相接之區域而設置於SiC層內，且設置於第1SiC區域與第1面之間；第2導電型之第3SiC區域，其包圍第2SiC區域而設置於SiC層內，且設置於第1SiC區域與第1面之間，第2導電型雜質濃度低於第2SiC區域；及第2導電型之第4SiC區域，其設置於第2SiC區域與第3SiC區域之間之SiC層內，且第2導電型雜質濃度高於第2SiC區域。
圖1係本實施形態之半導體裝置之模式剖視圖。圖2係本實施形態之半導體裝置之模式俯視圖。圖2表示SiC層上之雜質區域之圖案。圖1表示圖2之AA'剖面。本實施形態之半導體裝置為肖特基障壁二極體(SBD，Schottky barrier diode)100。
SBD100具備元件區域、及包圍元件區域之終端區域。元件區域作為於SBD100之正向偏壓時主要流通電流之區域而發揮功能。終端區域具備如下之終端結構，即，於SBD100之反向偏壓時，緩和施加至元件區域之端部之電場之強度，提高元件區域之端部之耐壓，且提高SBD100之突崩耐量。
SBD100具備SiC層10、陽極電極(第1電極)12、陰極電極(第2電極)14、場氧化膜16。於SiC層10內，設置n+型陰極區域18、n-型漂移區域(第1SiC區域)20、p+型邊緣區域(第2SiC區域)22、p型第1降低表面電場區域(第3SiC區域)24、p-型第2降低表面電場區域(第5SiC區域)26、p++型接觸區域28、p++型第1高濃度區域(第4SiC區域)30。
SiC層10具備第1面、及與第1面對向之第2面。於圖1中，所謂第1面為圖之上側之面，所謂第2面為圖之下側之面。以下，亦將第1面稱為表面，將第2面稱為背面。
SiC層10例如為4H-SiC結構之單晶SiC(碳化矽)。SiC層10之膜厚 例如為5μm以上且600μm以下。
n+型陰極區域18設置於SiC層10之第2面。陰極區域18含有n型雜質。n型雜質例如為氮(N)。n型雜質之雜質濃度例如為1×1018cm-3以上且1×1020cm-3以下。
n-型漂移區域(第1SiC區域)20設置於陰極區域18上。漂移區域20之一部分設置於元件區域之表面。漂移區域20含有n型雜質。n型雜質例如為氮(N)。n型雜質之雜質濃度例如為5×1014cm-3以上且1×1017cm-3以下。
p+型邊緣區域(第2SiC區域)22之至少一部分包圍陽極電極12與SiC層10之表面相接之區域40(圖2中，以虛線包圍之區域)而設置。邊緣區域22設置於漂移區域20與SiC層10之表面之間。邊緣區域22包圍元件區域而設置。
邊緣區域22含有p型雜質。p型雜質例如為鋁(Al)。p型雜質之雜質濃度例如為5×1017cm-3以上且5×1019cm-3以下。
p型第1降低表面電場區域(第3SiC區域)24包圍邊緣區域22而設置。第1降低表面電場區域24設置於漂移區域20與SiC層10之表面之間。邊緣區域22與第1降低表面電場區域24相接。
第1降低表面電場區域24含有p型雜質。p型雜質例如為鋁(Al)。第1降低表面電場區域24之p型雜質之雜質濃度低於邊緣區域22之p型雜質之雜質濃度。p型雜質之雜質濃度例如為5×1016cm-3以上且1×1018cm-3以下。
p-型第2降低表面電場區域(第5SiC區域)26包圍第1降低表面電場區域24而設置。第2降低表面電場區域26設置於漂移區域20與SiC層10之表面之間。第1降低表面電場區域24與第2降低表面電場區域26相接。
第2降低表面電場區域26含有p型雜質。p型雜質例如為鋁(Al)。 第2降低表面電場區域26之p型雜質之雜質濃度低於第1降低表面電場區域24之p型雜質之雜質濃度。p型雜質之雜質濃度例如為1×1016cm-3以上且1×1018cm-3以下。
p++型接觸區域28設置於邊緣區域22內。p++型接觸區域28設置於邊緣區域22與SiC層10之表面之間。p++型接觸區域28與SiC層10之表面相接而設置。
p++型接觸區域28含有p型雜質。p型雜質例如為鋁(Al)。p++型接觸區域28之p型雜質之雜質濃度高於邊緣區域22之p型雜質之雜質濃度。p型雜質之雜質濃度例如為1×1019cm-3以上且1×1021cm-3以下。
P++型第1高濃度區域(第4SiC區域)30設置於邊緣區域22與第1降低表面電場區域24之間。第1高濃度區域30設置於邊緣區域22與第1降低表面電場區域24之邊界部。第1高濃度區域30為包圍邊緣區域22之環狀圖案。第1高濃度區域30與邊緣區域22及第1降低表面電場區域24相接。
第1高濃度區域30含有p型雜質。p型雜質例如為鋁(Al)。第1高濃度區域30之p型雜質之雜質濃度高於邊緣區域22及第1降低表面電場區域24之p型雜質之雜質濃度。
第1高濃度區域30之以SiC層10之表面為基準之深度較邊緣區域22及第1降低表面電場區域24之以SiC層10之表面為基準之深度淺。第1高濃度區域30之深度例如為0.05μm以上且1.0μm以下。邊緣區域22及第1降低表面電場區域24之深度例如為0.1μm以上且1.0μm以下。
此外，例如可藉由SIMS(Secondary Ion Mass Spectrometry，次級離子質譜法)測定SiC層10中之雜質濃度。又，例如亦可根據藉由SCM(Scanning Capacitance Microscopy，掃描電容顯微術)求出之載子濃度之高低而判斷雜質濃度之相對性之高低。又，例如可藉由SIMS求出雜質區域之深度。又，例如可根據SCM圖像與AFM(Atomic Force Microscopy，原子力顯微術)圖像之合成圖像而求出雜質區域之深度。
場氧化膜16設置於SiC層10之表面上。場氧化膜16設置於邊緣區域22、第1降低表面電場區域24、第2降低表面電場區域26、及第1高濃度區域30上。
場氧化膜16於元件區域具備開口部。場氧化膜16例如為氧化矽膜。場氧化膜16之膜厚例如為0.01μm以上且10μm以下。
陽極電極(第1電極)12於場氧化膜16之開口部與漂移區域20、邊緣區域22、及接觸區域28相接。陽極電極12與漂移區域20之接觸為肖特基接觸。陽極電極12與接觸區域28之接觸較理想為歐姆接觸。
陽極電極12為金屬。陽極電極12例如為鈦(Ti)與鋁(Al)之積層膜。
陰極電極14與SiC層10之背面相接而設置。陰極電極14與陰極區域18相接而設置。陰極電極14與陰極區域18之接觸較理想為歐姆接觸。
陰極電極18包含金屬。陰極電極18例如包含矽化鎳與金屬之積層膜。
其次，對本實施形態之SBD100之作用及效果進行說明。
於垂直型SBD中，若在被施加反向偏壓時因電場集中到元件區域之端部而於元件區域之端部發生突崩擊穿，則容易發生元件損壞而突崩耐量下降。為了緩和元件區域之端部之電場集中，例如於元件區域之周圍之終端區域設置p型降低表面電場區域。藉由將p型降低表面電場區域空乏化，施加至元件區域之端部之電場強度得到緩和，而不易於元件區域之端部發生突崩擊穿，SBD之突崩耐量提高。
然而，因設置p型降低表面電場區域而終端區域之p型區域例如成為P+型邊緣區域與p型降低表面電場區域之多級結構。又，於p型雜 質之雜質濃度發生變化之部位，電場集中而電場強度變高。因此，有於該部位發生突崩擊穿，無法獲得充分之突崩耐量之虞。
於藉由改變了摻雜量之離子注入及退火形成p型區域之濃度之多級結構之情形時，尤其於SiC中，p型雜質之雜質濃度之變化急劇。其原因在於，SiC中之雜質擴散例如明顯慢於矽(Si)中之雜質擴散。於將鋁(Al)用作p型雜質之情形時，SiC中之擴散係數極小，因而p型雜質之雜質濃度之變化特別急劇。
若雜質濃度之變化急劇，則電場強度變高。為了進一步提高SBD之突崩耐量，較理想為緩和p型雜質之雜質濃度發生變化之部位之電場強度。
本實施形態之SBD100在p型雜質之雜質濃度發生變化之邊緣區域22與第1降低表面電場區域24之邊界部，設置p型雜質之雜質濃度高於邊緣區域22及第1降低表面電場區域24之第1高濃度區域30。
藉由設置第1高濃度區域30，於SBD100被施加反向偏壓時，於邊緣區域22與第1降低表面電場區域24之間流通漏電流。因流通漏電流引起之電壓下降以致邊緣區域22與第1降低表面電場區域24之邊界部之電場強度下降。因此，邊緣區域22與第1降低表面電場區域24之邊界部之突崩擊穿不易發生。由此，SBD100之突崩耐量提高。漏電流係因第1高濃度區域30之較高之p型雜質之雜質濃度、及形成第1高濃度區域30時發生之結晶缺陷而引起。
第1高濃度區域30之SiC層10之深度較理想為較邊緣區域22及第1降低表面電場區域24之深度淺。若第1高濃度區域30之深度較深，則第1高濃度區域30與漂移區域20相接，而有SBD100之反向偏壓時之漏電流增大之虞。
又，就緩和邊緣區域22與第1降低表面電場區域24之邊界部之電場強度之觀點而言，第1高濃度區域30之p型雜質之雜質濃度較理想為 較邊緣區域22之p型雜質之雜質濃度高一位數以上。又，第1高濃度區域30之p型雜質之雜質濃度較理想為1×1020cm-3以上。
以上，根據本實施形態之SBD100，藉由緩和終端區域內之電場強度，實現突崩耐量之提高。
(第2實施形態)
本實施形態之半導體裝置關於p++型第1高濃度區域(第4SiC區域)30兼作P++型接觸區域之方面與第1實施形態不同。以下，對於與第1實施形態重複之內容省略一部分記述。
圖3係本實施形態之半導體裝置之模式剖視圖。本實施形態之半導體裝置為SBD200。
在SBD200中，陽極電極12與p++型第1高濃度區域(第4SiC區域)30相接。第1高濃度區域30兼作用以降低陽極電極12之接觸電阻之接觸區域。
根據本實施形態之SBD200，藉由與第1實施形態相同之作用，終端區域內之電場強度得到緩和，實現突崩耐量之提高。
(第3實施形態)
本實施形態之半導體裝置關於第4SiC區域之以第1面為基準之深度為第2SiC區域及第3SiC區域之以第1面為基準之深度以上之方面與第1實施形態不同。以下，對於與第1實施形態重複之內容省略一部分記述。
圖4係本實施形態之半導體裝置之模式剖視圖。本實施形態之半導體裝置為SBD300。
在SBD300中，第1高濃度區域30之以SiC層10之表面為基準之深度與邊緣區域22及第1降低表面電場區域24之以SiC層10之表面為基準之深度相同或較其更深。
根據本實施形態之SBD300，藉由與第1實施形態相同之作用，終 端區域內之電場強度得到緩和，實現突崩耐量之提高。
(第4實施形態)
本實施形態之半導體裝置關於在第3SiC區域與第5SiC區域之間設置第2高濃度區域之方面與第1實施形態不同。以下，對於與第1實施形態重複之內容省略一部分記述。
圖5係本實施形態之半導體裝置之模式剖視圖。本實施形態之半導體裝置為SBD400。
SBD400具備p+型第2高濃度區域32。p+型第2高濃度區域32設置於第1降低表面電場區域24與第2降低表面電場區域26之間。第2高濃度區域32設置於第1降低表面電場區域24與第2降低表面電場區域26之邊界部。第2高濃度區域32為包圍第1降低表面電場區域24之環狀圖案。
第2高濃度區域32含有p型雜質。p型雜質例如為鋁(Al)。第2高濃度區域32之p型雜質之雜質濃度高於第1降低表面電場區域24及第2降低表面電場區域26之p型雜質之雜質濃度。
第2高濃度區域32之以SiC層10之表面為基準之深度較第1降低表面電場區域24及第2降低表面電場區域26之以SiC層10之表面為基準之深度淺。第2高濃度區域32之深度例如為0.05μm以上且1.0μm以下。第1降低表面電場區域24及第2降低表面電場區域26之深度例如為0.1μm以上且1.0μm以下。
藉由設置第2高濃度區域32，第1降低表面電場區域24與第2降低表面電場區域26之邊界部之電場強度下降。因此，第1降低表面電場區域24與第2降低表面電場區域26之邊界部之突崩擊穿不易發生。由此，SBD400之突崩耐量提高。
根據本實施形態之SBD400，藉由與第1實施形態相同之作用，終端區域內之電場強度得到緩和，實現突崩耐量之提高。
(第5實施形態)
本實施形態之半導體裝置關於第4SiC區域在第1面上之形狀並非為環狀而為島狀之方面與第1實施形態不同。以下，對於與第1實施形態重複之內容省略一部分記述。
圖6係本實施形態之半導體裝置之模式俯視圖。圖6表示半導體層上之雜質區域之圖案。本實施形態之半導體裝置為SBD500。
如圖6所示，於SBD500中，第1高濃度區域30於SiC層10之表面具備設置於邊緣區域22與第1降低表面電場區域24之間之島狀圖案。
根據本實施形態之SBD500，藉由與第1實施形態相同之作用，終端區域內之電場強度得到緩和，實現突崩耐量之提高。
(第6實施形態)
本實施形態之半導體裝置關於為於SiC層之第1面與第1SiC區域之間具備p型陽極區域之PIN(Positive Intrinsic Negative，正-本徵-負)二極體之方面與第1實施形態不同。以下，對於與第1實施形態重複之內容省略一部分記述。
圖7係本實施形態之半導體裝置之模式剖視圖。本實施形態之半導體裝置為PIN二極體600。
PIN二極體600具備p+型陽極區域34。陽極電極12與陽極區域34電連接。陽極區域34與邊緣區域22連接。
陽極區域34含有p型雜質。p型雜質例如為鋁(Al)。p型雜質之雜質濃度例如為1×1018cm-3以上且1×1019cm-3以下。
於陽極電極12與陽極區域34之間設置p++型接觸區域28。陽極電極12與p++型接觸區域28相接。
終端區域之結構與第1實施形態相同。
根據本實施形態之PIN二極體600，藉由與第1實施形態相同之作用，終端區域內之電場強度得到緩和，實現突崩耐量之提高。
(第7實施形態)
本實施形態之半導體裝置關於為MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金屬氧化物半導體場效應電晶體)之方面與第1實施形態不同。以下，對於與第1實施形態重複之內容省略一部分記述。
圖8係本實施形態之半導體裝置之模式剖視圖。本實施形態之半導體裝置為MOSFET(Metal Oxide Semiconductor Field Effect Transistor)700。
MOSFET700中，元件區域具備設置於SiC層10之表面之p型主體區域42、n+型源極區域44、閘極絕緣膜46、閘極電極48、層間膜50、n+型汲極區域19、源極電極(第1電極)13、及汲極電極(第2電極)15。
源極電極(第1電極)13與主體區域42及源極區域44電連接。源極電極(第1電極)13與源極區域44相接。藉由層間膜50使閘極電極48與源極電極13絕緣。
終端區域之結構與第1實施形態相同。
根據本實施形態之MOSFET700，藉由與第1實施形態相同之作用，終端區域內之電場強度得到緩和，實現突崩耐量之提高。
(第8實施形態)
本實施形態之半導體裝置具備：SiC層，其具有第1面及第2面；第1電極，其與第1面相接；第1導電型之第1SiC區域，其設置於SiC層內；第2導電型之第2SiC區域，其至少一部分包圍第1電極與第1面相接之區域而設置於SiC層內，且設置於第1SiC區域與第1面之間；第2導電型之第3SiC區域，其包圍第2SiC區域而設置於SiC層內，且設置於第1SiC區域與第1面之間，第2導電型雜質濃度低於第2SiC區域；及第4SiC區域，其設置於第2SiC區域與第3SiC區域之間之SiC層內，且結晶缺陷密度高於第2SiC區域及第3SiC區域。本實施形態之半導體裝 置關於第4SiC區域為結晶缺陷密度較高之區域之方面與第1實施形態不同。以下，對於與第1實施形態重複之內容省略一部分記述。
圖9係本實施形態之半導體裝置之模式剖視圖。本實施形態之半導體裝置為SBD800。
SBD800具備元件區域、及包圍元件區域之終端區域。元件區域作為於SBD800之正向偏壓時主要流通電流之區域而發揮功能。終端區域具備如下之終端結構：於SBD800之反向偏壓時，緩和施加至元件區域之端部之電場之強度，提高SBD800之元件耐壓。
SBD800具備SiC層10、陽極電極12、陰極電極14、場氧化膜16。於SiC層10內，設置n+型陰極區域18、n-型漂移區域(第1SiC區域)20、p+型邊緣區域(第2SiC區域)22、p型第1降低表面電場區域(第3SiC區域)24、p-型第2降低表面電場區域(第5SiC區域)26、p++型接觸區域28、及高缺陷密度區域(第4SiC區域)60。
SiC層10具備第1面、及與第1面對向之第2面。於圖9中，所謂第1面為圖之上側之面，所謂第2面為圖之下側之面。以下，亦將第1面稱為表面，將第2面稱為背面。
高缺陷密度區域(第4SiC區域)60設置於邊緣區域22與第1降低表面電場區域24之間。高缺陷密度區域60設置於邊緣區域22與第1降低表面電場區域24之邊界部。高缺陷密度區域60例如為包圍邊緣區域22之環狀圖案。
高缺陷密度區域60之結晶缺陷密度高於邊緣區域22及第1降低表面電場區域24。例如，藉由氬(Ar)離子注入而形成高缺陷密度區域60。高缺陷密度區域60例如包含氬(Ar)。
高缺陷密度區域60之以SiC層10之表面為基準之深度較邊緣區域22及第1降低表面電場區域24之以SiC層10之表面為基準之深度淺。高缺陷密度區域60之深度例如為0.05μm以上且1.0μm以下。邊緣區域 22及第1降低表面電場區域24之深度例如為0.1μm以上且1.0μm以下。
例如，可利用TEM(Transmission Electron Microscope，穿透式電子顯微鏡)對高缺陷密度區域60之結晶缺陷密度與邊緣區域22及第1降低表面電場區域24之結晶缺陷密度進行比較。例如，可藉由SIMS判定高缺陷密度區域60有無氬(Ar)。
藉由設置高缺陷密度區域60，於SBD800被施加反向偏壓時，於邊緣區域22與第1降低表面電場區域24之間流通因結晶缺陷引起之漏電流。因流通漏電流引起之電壓下降而邊緣區域22與第1降低表面電場區域24之邊界部之電場強度下降。因此，邊緣區域22與第1降低表面電場區域24之邊界部之突崩擊穿不易發生。由此，SBD800之耐壓提高。
高缺陷密度區域60之以SiC層10之表面為基準之深度較理想為較邊緣區域22及第1降低表面電場區域24之深度淺。若高缺陷密度區域60之深度較深，則高缺陷密度區域60與漂移區域20相接，而有SBD800之反向偏壓時之漏電流增大之虞。
以上，根據本實施形態之SBD800，藉由緩和終端區域內之電場強度，實現突崩耐量之提高。
於第1至第8實施形態中，以4H-SiC作為SiC之結晶結構之情形為例進行了說明，但本發明亦可應用至使用6H-SiC、3C-SiC等其他結晶結構之SiC之器件。
又，實施形態主要以SBD、PIN二極體、MOSFET為例進行了說明，但只要為在元件區域之周圍具備終端區域之器件，則亦可將本發明應用至MISFET(Metal Iusulator Semiconductor Field Effect Transistor，金屬絕緣體半導體場效應電晶體)、IGBT(Insulated Gate Bipolar Transistor，絕緣閘極雙極型電晶體)等其他器件中。
又，實施形態以第1導電型為n型、第2導電型為p型情形為例進行了說明，但亦可將第1導電型設為p型，將第2導電型設為n型。
對本發明之幾個實施形態進行了說明，但該些實施形態是作為示例而提示，並不欲意限定發明之範圍。該些新穎之實施形態可以其他各種方式實施，可在不脫離發明之主旨之範圍內進行各種省略、置換、變更。例如，亦可將一實施形態之構成要素置換或變更為其他實施形態之構成要素。該些實施形態及其變化包含在發明之範圍或主旨內，並且包含在請求項所記載之發明及其均等之範圍內。
10‧‧‧SiC層
12‧‧‧陽極電極(第1電極)
14‧‧‧陰極電極(第2電極)
16‧‧‧場氧化膜
18‧‧‧n+型陰極區域
20‧‧‧n-型漂移區域(第1SiC區域)
22‧‧‧p+型邊緣區域(第2SiC區域)
24‧‧‧p型第1降低表面電場區域(第3SiC區域)
26‧‧‧p-型第2降低表面電場區域(第5SiC區域)
28‧‧‧p++型接觸區域
30‧‧‧p++型第1高濃度區域(第4SiC區域)
100‧‧‧SBD(半導體裝置)

Claims (13)

  1. 一種半導體裝置，其包含：SiC層，其具有第1面及第2面；第1電極，其與上述第1面相接；第1導電型之第1SiC區域，其設置於上述SiC層內；第2導電型之第2SiC區域，其至少一部分包圍上述第1電極與上述第1面相接之區域而設置於上述SiC層內，且設置於上述第1SiC區域與上述第1面之間；第2導電型之第3SiC區域，其包圍上述第2SiC區域而設置於上述SiC層內，並設置於上述第1SiC區域與上述第1面之間，且第2導電型雜質濃度低於上述第2SiC區域；及第2導電型之第4SiC區域，其設置於上述第2SiC區域與上述第3SiC區域之間之上述SiC層內，且第2導電型雜質濃度高於上述第2SiC區域。
  2. 如請求項1之半導體裝置，其進而包含設置於上述第2面之第2電極。
  3. 如請求項1或2之半導體裝置，其中上述第1電極電性連接於上述第2SiC區域。
  4. 如請求項1或2之半導體裝置，其中上述第4SiC區域包圍上述第2SiC區域。
  5. 如請求項1或2之半導體裝置，其中上述第4SiC區域之以上述第1面為基準之深度較上述第2SiC區域及上述第3SiC區域之以上述第1面為基準之深度淺。
  6. 如請求項1或2之半導體裝置，其中上述第2SiC區域與上述第3SiC區域相接。
  7. 如請求項1或2之半導體裝置，其進而包含第2導電型之第5SiC區域，其包圍上述第3SiC區域而設置於上述SiC層內，並設置於上述第1SiC區域與上述第1面之間，且第2導電型雜質濃度低於上述第3SiC區域。
  8. 如請求項1或2之半導體裝置，其中上述第2SiC區域、上述第3SiC區域、及上述第4SiC區域包含鋁(Al)。
  9. 一種半導體裝置，其包含：SiC層，其具有第1面及第2面；第1電極，其與上述第1面相接；第1導電型之第1SiC區域，其設置於上述SiC層內；第2導電型之第2SiC區域，其至少一部分包圍上述第1電極與上述第1面相接之區域而設置於上述SiC層內，且設置於上述第1SiC區域與上述第1面之間；第2導電型之第3SiC區域，其包圍上述第2SiC區域而設置於上述SiC層內，並設置於上述第1SiC區域與上述第1面之間，且第2導電型雜質濃度低於上述第2SiC區域；及第4SiC區域，其設置於上述第2SiC區域與上述第3SiC區域之間之上述SiC層內，且結晶缺陷密度高於上述第2SiC區域及上述第3SiC區域。
  10. 如請求項9之半導體裝置，其進而包含設置於上述第2面之第2電極。
  11. 如請求項9或10之半導體裝置，其中上述第1電極電性連接於上述第2SiC區域。
  12. 如請求項9或10之半導體裝置，其中上述第4SiC區域包圍上述第2SiC區域。
  13. 如請求項9或10之半導體裝置，其中上述第4SiC區域包含氬(Ar)。
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