CN106531801B - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN106531801B
CN106531801B CN201610137248.1A CN201610137248A CN106531801B CN 106531801 B CN106531801 B CN 106531801B CN 201610137248 A CN201610137248 A CN 201610137248A CN 106531801 B CN106531801 B CN 106531801B
Authority
CN
China
Prior art keywords
region
sic
face
semiconductor device
type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610137248.1A
Other languages
English (en)
Other versions
CN106531801A (zh
Inventor
尾原亮一
野田隆夫
堀阳一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN106531801A publication Critical patent/CN106531801A/zh
Application granted granted Critical
Publication of CN106531801B publication Critical patent/CN106531801B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明的实施方式提供一种能够提高雪崩耐量的半导体装置。实施方式的半导体装置具备：SiC层，其具有第1面及第2面；第1电极，其与第1面相接；第1导电型的第1SiC区域，其设置在SiC层内；第2导电型的第2SiC区域，其至少一部分包围第1电极与第1面相接的区域而设置在SiC层内，且设置在第1SiC区域与第1面之间；第2导电型的第3SiC区域，其包围第2SiC区域而设置在SiC层内，且设置在第1SiC区域与第1面之间，第2导电型杂质浓度低于第3SiC区域；及第2导电型的第4SiC区域，其设置在第2SiC区域与第3SiC区域之间的SiC层内，且第2导电型杂质浓度高于第2SiC区域。

Description

半导体装置
相关申请案
本申请案享有以日本专利申请案2015-179327号(申请日：2015年9月11日)作为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。
技术领域
本发明的实施方式涉及一种半导体装置。
背景技术
在半导体层的正面及背面设置电极的垂直型器件为了提高耐压，而在元件区域的周围设置降低表面场(RESURF，Reduced Surface Field)或防护环等终止结构。通过设置终止结构，缓和元件区域的端部的电场集中，且抑制在元件区域的端部发生雪崩击穿。
就提高垂直型器件的雪崩耐量的观点来说，较理想的是进行不会在元件区域的端部发生雪崩击穿的器件设计。如果在元件区域的端部发生雪崩击穿，那么与在元件区域内发生雪崩击穿的情况相比，容易发生元件损坏。
发明内容
本发明的实施方式提供一种能够提高雪崩耐量的半导体装置。
实施方式的半导体装置具备：SiC层，其具有第1面及第2面；第1电极，其与所述第1面相接；第1导电型的第1SiC区域，其设置在所述SiC层内；第2导电型的第2SiC区域，其至少一部分包围所述第1电极与所述第1面相接的区域而设置在所述SiC层内，且设置在所述第1SiC区域与所述第1面之间；第2导电型的第3SiC区域，其包围所述第2SiC区域而设置在所述SiC层内，且设置在所述第1SiC区域与所述第1面之间，第2导电型杂质浓度低于所述第2SiC区域；及第2导电型的第4SiC区域，其设置在所述第2SiC区域与所述第3SiC区域之间的所述SiC层内，且第2导电型杂质浓度高于所述第2SiC区域。
附图说明
图1是第1实施方式的半导体装置的示意剖视图。
图2是第1实施方式的半导体装置的示意俯视图。
图3是第2实施方式的半导体装置的示意剖视图。
图4是第3实施方式的半导体装置的示意剖视图。
图5是第4实施方式的半导体装置的示意剖视图。
图6是第5实施方式的半导体装置的示意俯视图。
图7是第6实施方式的半导体装置的示意剖视图。
图8是第7实施方式的半导体装置的示意剖视图。
图9是第8实施方式的半导体装置的示意剖视图。
具体实施方式
以下，一边参照附图，一边对本发明的实施方式进行说明。此外，在以下说明中，对相同或类似的部件等标注相同的符号，对于已进行过一次说明的部件等适当地省略其说明。
另外，在以下说明中，n+、n、n-、及p++、p+、p、p-的记述表示各导电型的杂质浓度的相对性的高低。也就是说，表示如下情况：n+的n型杂质浓度相对高于n，n-的n型杂质浓度相对低于n。另外，表示如下情况：p++的p型杂质浓度相对高于p+，p+的p型杂质浓度相对高于p，p-的p型杂质浓度相对低于p。此外，也存在将n+型、n-型简单地记载为n型、将p++型、p+型、p-型简单地记载为p型的情况。
(第1实施方式)
本实施方式的半导体装置具备：SiC层，其具有第1面及第2面；第1电极，其与第1面相接；第1导电型的第1SiC区域，其设置在SiC层内；第2导电型的第2SiC区域，其至少一部分包围第1电极与第1面相接的区域而设置在SiC层内，且设置在第1SiC区域与第1面之间；第2导电型的第3SiC区域，其包围第2SiC区域而设置在SiC层内，且设置在第1SiC区域与第1面之间，第2导电型杂质浓度低于第2SiC区域；及第2导电型的第4SiC区域，其设置在第2SiC区域与第3SiC区域之间的SiC层内，且第2导电型杂质浓度高于第2SiC区域。
图1是本实施方式的半导体装置的示意剖视图。图2是本实施方式的半导体装置的示意俯视图。图2表示SiC层上的杂质区域的图案。图1表示图2的AA'剖面。本实施方式的半导体装置为肖特基势垒二极管(SBD，Schottky barrier diode)100。
SBD100具备元件区域、及包围元件区域的终止区域。元件区域作为在SBD100的正向偏压时主要流通电流的区域而发挥功能。终止区域具备如下的终止结构，即，在SBD100的反向偏压时，缓和施加到元件区域的端部的电场的强度，提高元件区域的端部的耐压，且提高SBD100的雪崩耐量。
SBD100具备SiC层10、阳极电极(第1电极)12、阴极电极(第2电极)14、场氧化膜16。在SiC层10内，设置n+型阴极区域18、n-型漂移区域(第1SiC区域)20、p+型边缘区域(第2SiC区域)22、p型第1降低表面场区域(第3SiC区域)24、p-型第2降低表面场区域(第5SiC区域)26、p++型接触区域28、p++型第1高浓度区域(第4SiC区域)30。
SiC层10具备第1面、及与第1面对向的第2面。在图1中，所谓第1面为图的上侧之面，所谓第2面为图的下侧之面。以下，也将第1面称为正面，将第2面称为背面。
SiC层10例如为4H-SiC结构的单晶SiC(碳化硅)。SiC层10的膜厚例如为5μm以上且600μm以下。
n+型阴极区域18设置在SiC层10的第2面。阴极区域18含有n型杂质。n型杂质例如为氮(N)。n型杂质的杂质浓度例如为1×1018cm-3以上且1×1020cm-3以下。
n-型漂移区域(第1SiC区域)20设置在阴极区域18上。漂移区域20的一部分设置在元件区域的表面。漂移区域20含有n型杂质。n型杂质例如为氮(N)。n型杂质的杂质浓度例如为5×1014cm-3以上且1×1017cm-3以下。
p+型边缘区域(第2SiC区域)22的至少一部分包围阳极电极12与SiC层10的正面相接的区域40(在图2中，以虚线包围的区域)而设置。边缘区域22设置在漂移区域20与SiC层10的正面之间。边缘区域22包围元件区域而设置。
边缘区域22含有p型杂质。p型杂质例如为铝(Al)。p型杂质的杂质浓度例如为5×1017cm-3以上且5×1019cm-3以下。
p型第1降低表面场区域(第3SiC区域)24包围边缘区域22而设置。第1降低表面场区域24设置在漂移区域20与SiC层10的正面之间。边缘区域22与第1降低表面场区域24相接。
第1降低表面场区域24含有p型杂质。p型杂质例如为铝(Al)。第1降低表面场区域24的p型杂质的杂质浓度低于边缘区域22的p型杂质的杂质浓度。p型杂质的杂质浓度例如为5×1016cm-3以上且1×1018cm-3以下。
p-型第2降低表面场区域(第5SiC区域)26包围第1降低表面场区域24而设置。第2降低表面场区域26设置在漂移区域20与SiC层10的正面之间。第1降低表面场区域24与第2降低表面场区域26相接。
第2降低表面场区域26含有p型杂质。p型杂质例如为铝(Al)。第2降低表面场区域26的p型杂质的杂质浓度低于第1降低表面电场区域24的p型杂质的杂质浓度。p型杂质的杂质浓度例如为1×1016cm-3以上且1×1018cm-3以下。
p++型接触区域28设置在边缘区域22内。p++型接触区域28设置在边缘区域22与SiC层10的正面之间。p++型接触区域28与SiC层10的正面相接而设置。
p++型接触区域28含有p型杂质。p型杂质例如为铝(Al)。p++型接触区域28的p型杂质的杂质浓度高于边缘区域22的p型杂质的杂质浓度。p型杂质的杂质浓度例如为1×1019cm-3以上且1×1021cm-3以下。
P++型第1高浓度区域(第4SiC区域)30设置在边缘区域22与第1降低表面场区域24之间。第1高浓度区域30设置在边缘区域22与第1降低表面场区域24的边界部。第1高浓度区域30为包围边缘区域22的环状图案。第1高浓度区域30与边缘区域22及第1降低表面场区域24相接。
第1高浓度区域30含有p型杂质。p型杂质例如为铝(Al)。第1高浓度区域30的p型杂质的杂质浓度高于边缘区域22及第1降低表面场区域24的p型杂质的杂质浓度。
第1高浓度区域30的以SiC层10的正面为基准的深度比边缘区域22及第1降低表面场区域24的以SiC层10的正面为基准的深度浅。第1高浓度区域30的深度例如为0.05μm以上且1.0μm以下。边缘区域22及第1降低表面场区域24的深度例如为0.1μm以上且1.0μm以下。
此外，例如能够通过SIMS(Secondary Ion Mass Spectrometry，次级离子质谱法)测定SiC层10中的杂质浓度。另外，例如也能够根据通过SCM(Scanning CapacitanceMicroscopy，扫描电容显微术)求出的载子浓度的高低而判断杂质浓度的相对性的高低。另外，例如能够通过SIMS求出杂质区域的深度。另外，例如能够根据SCM图像与AFM(AtomicForce Microscopy，原子力显微术)图像的合成图像而求出杂质区域的深度。
场氧化膜16设置在SiC层10的正面上。场氧化膜16设置在边缘区域22、第1降低表面场区域24、第2降低表面场区域26、及第1高浓度区域30上。
场氧化膜16在元件区域具备开口部。场氧化膜16例如为氧化硅膜。场氧化膜16的膜厚例如为0.01μm以上且10μm以下。
阳极电极(第1电极)12在场氧化膜16的开口部与漂移区域20、边缘区域22、及接触区域28相接。阳极电极12与漂移区域20的接触为肖特基接触。阳极电极12与接触区域28的接触较理想的是欧姆接触。
阳极电极12为金属。阳极电极12例如为钛(Ti)与铝(Al)的积层膜。
阴极电极14与SiC层10的背面相接而设置。阴极电极14与阴极区域18相接而设置。阴极电极14与阴极区域18的接触较理想的是欧姆接触。
阴极电极18包含金属。阴极电极18例如包含硅化镍与金属的积层膜。
其次，对本实施方式的SBD100的作用及效果进行说明。
在垂直型SBD中，如果在被施加反向偏压时因电场集中到元件区域的端部而在元件区域的端部发生雪崩击穿，那么容易发生元件损坏而雪崩耐量下降。为了缓和元件区域的端部的电场集中，例如在元件区域的周围的终止区域设置p型降低表面场区域。通过将p型降低表面场区域空乏化，施加到元件区域的端部的电场强度得到缓和，变得难以在元件区域的端部发生雪崩击穿，SBD的雪崩耐量提高。
然而，因设置p型降低表面场区域而终止区域的p型区域例如成为P+型边缘区域与p型降低表面场区域的多级结构。而且，在p型杂质的杂质浓度发生变化的部位，电场集中而电场强度变高。因此，有在该部位发生雪崩击穿，无法获得充分的雪崩耐量的担忧。
在通过改变了掺杂量的离子注入及退火形成p型区域的浓度的多级结构的情况下，特别是在SiC中，p型杂质的杂质浓度的变化急剧。其原因在于，SiC中的杂质扩散例如明显慢于硅(Si)中的杂质扩散。在将铝(Al)用作p型杂质的情况下，SiC中的扩散系数极小，因而p型杂质的杂质浓度的变化特别急剧。
如果杂质浓度的变化急剧，那么电场强度变高。为了进一步提高SBD的雪崩耐量，较理想的是缓和p型杂质的杂质浓度发生变化的部位的电场强度。
本实施方式的SBD100在p型杂质的杂质浓度发生变化的边缘区域22与第1降低表面场区域24的边界部，设置p型杂质的杂质浓度高于边缘区域22及第1降低表面场区域24的第1高浓度区域30。
通过设置第1高浓度区域30，在SBD100被施加反向偏压时，在边缘区域22与第1降低表面场区域24之间流通漏电流。因流通漏电流引起的电压下降而边缘区域22与第1降低表面场区域24的边界部的电场强度下降。因此，难以发生边缘区域22与第1降低表面场区域24的边界部的雪崩击穿。由此，SBD100的雪崩耐量提高。漏电流是因第1高浓度区域30的较高的p型杂质的杂质浓度、及形成第1高浓度区域30时发生的结晶缺陷而引起。
第1高浓度区域30的SiC层10的深度较理想的是比边缘区域22及第1降低表面场区域24的深度浅。如果第1高浓度区域30的深度较深，那么第1高浓度区域30与漂移区域20相接，从而有SBD100的反向偏压时的漏电流增大的担忧。
另外，就缓和边缘区域22与第1降低表面场区域24的边界部的电场强度的观点而言，第1高浓度区域30的p型杂质的杂质浓度较理想的是比边缘区域22的p型杂质的杂质浓度高一位数以上。另外，第1高浓度区域30的p型杂质的杂质浓度较理想的是1×1020cm-3以上。
以上，根据本实施方式的SBD100，通过缓和终止区域内的电场强度，实现雪崩耐量的提高。
(第2实施方式)
本实施方式的半导体装置关于p++型第1高浓度区域(第4SiC区域)30兼作P++型接触区域的方面与第1实施方式不同。以下，对于与第1实施方式重复的内容省略一部分记述。
图3是本实施方式的半导体装置的示意剖视图。本实施方式的半导体装置为SBD200。
在SBD200中，阳极电极12与p++型第1高浓度区域(第4SiC区域)30相接。第1高浓度区域30兼作用以降低阳极电极12的接触电阻的接触区域。
根据本实施方式的SBD200，通过与第1实施方式相同的作用，终止区域内的电场强度得到缓和，实现雪崩耐量的提高。
(第3实施方式)
本实施方式的半导体装置关于第4SiC区域的以第1面为基准的深度为第2SiC区域及第3SiC区域的以第1面为基准的深度以上的方面与第1实施方式不同。以下，对于与第1实施方式重复的内容省略一部分记述。
图4是本实施方式的半导体装置的示意剖视图。本实施方式的半导体装置为SBD300。
在SBD300中，第1高浓度区域30的以SiC层10的正面为基准的深度与边缘区域22及第1降低表面场区域24的以SiC层10的正面为基准的深度相同或比其更深。
根据本实施方式的SBD300，通过与第1实施方式相同的作用，终止区域内的电场强度得到缓和，实现雪崩耐量的提高。
(第4实施方式)
本实施方式的半导体装置关于在第3SiC区域与第5SiC区域之间设置第2高浓度区域的方面与第1实施方式不同。以下，对于与第1实施方式重复的内容省略一部分记述。
图5是本实施方式的半导体装置的示意剖视图。本实施方式的半导体装置为SBD400。
SBD400具备p+型第2高浓度区域32。p+型第2高浓度区域32设置在第1降低表面场区域24与第2降低表面场区域26之间。第2高浓度区域32设置在第1降低表面场区域24与第2降低表面场区域26的边界部。第2高浓度区域32为包围第1降低表面场区域24的环状图案。
第2高浓度区域32含有p型杂质。p型杂质例如为铝(Al)。第2高浓度区域32的p型杂质的杂质浓度高于第1降低表面场区域24及第2降低表面场区域26的p型杂质的杂质浓度。
第2高浓度区域32的以SiC层10的正面为基准的深度比第1降低表面场区域24及第2降低表面场区域26的以SiC层10的正面为基准的深度浅。第2高浓度区域32的深度例如为0.05μm以上且1.0μm以下。第1降低表面场区域24及第2降低表面场区域26的深度例如为0.1μm以上且1.0μm以下。
通过设置第2高浓度区域32，第1降低表面场区域24与第2降低表面场区域26的边界部的电场强度下降。因此，难以发生第1降低表面场区域24与第2降低表面场区域26的边界部的雪崩击穿。由此，SBD400的雪崩耐量提高。
根据本实施方式的SBD400，通过与第1实施方式相同的作用，终止区域内的电场强度得到缓和，实现雪崩耐量的提高。
(第5实施方式)
本实施方式的半导体装置关于第4SiC区域在第1面上的形状并非为环状而为岛状的方面与第1实施方式不同。以下，对于与第1实施方式重复的内容省略一部分记述。
图6是本实施方式的半导体装置的示意俯视图。图6表示半导体层上的杂质区域的图案。本实施方式的半导体装置为SBD500。
如图6所示，在SBD500中，第1高浓度区域30在SiC层10的正面具备设置在边缘区域22与第1降低表面场区域24之间的岛状图案。
根据本实施方式的SBD500，通过与第1实施方式相同的作用，终止区域内的电场强度得到缓和，实现雪崩耐量的提高。
(第6实施方式)
本实施方式的半导体装置关于为在SiC层的第1面与第1SiC区域之间具备p型阳极区域的PIN(Positive Intrinsic Negative，正-本征-负)二极管的方面与第1实施方式不同。以下，对于与第1实施方式重复的内容省略一部分记述。
图7是本实施方式的半导体装置的示意剖视图。本实施方式的半导体装置为PIN二极管600。
PIN二极管600具备p+型阳极区域34。阳极电极12与阳极区域34电连接。阳极区域34与边缘区域22连接。
阳极区域34含有p型杂质。p型杂质例如为铝(Al)。p型杂质的杂质浓度例如为1×1018cm-3以上且1×1019cm-3以下。
在阳极电极12与阳极区域34之间设置p++型接触区域28。阳极电极12与p++型接触区域28相接。
终止区域的结构与第1实施方式相同。
根据本实施方式的PIN二极管600，通过与第1实施方式相同的作用，终止区域内的电场强度得到缓和，实现雪崩耐量的提高。
(第7实施方式)
本实施方式的半导体装置关于为MOSFET(Metal Oxide Semiconductor FieldEffect Transistor，金属氧化物半导体场效应晶体管)的方面与第1实施方式不同。以下，对于与第1实施方式重复的内容省略一部分记述。
图8是本实施方式的半导体装置的示意剖视图。本实施方式的半导体装置为MOSFET(Metal Oxide Semiconductor Field Effect Transistor)700。
MOSFET700中，元件区域具备设置在SiC层10的正面的p型主体区域42、n+型源极区域44、栅极绝缘膜46、栅极电极48、层间膜50、n+型漏极区域19、源极电极(第1电极)13、及漏极电极(第2电极)15。
源极电极(第1电极)13与主体区域42及源极区域44电连接。源极电极(第1电极)13与源极区域44相接。通过层间膜50使栅极电极48与源极电极13绝缘。
终止区域的结构与第1实施方式相同。
根据本实施方式的MOSFET700，通过与第1实施方式相同的作用，终止区域内的电场强度得到缓和，实现雪崩耐量的提高。
(第8实施方式)
本实施方式的半导体装置具备：SiC层，其具有第1面及第2面；第1电极，其与第1面相接；第1导电型的第1SiC区域，其设置在SiC层内；第2导电型的第2SiC区域，其至少一部分包围第1电极与第1面相接的区域而设置在SiC层内，且设置在第1SiC区域与第1面之间；第2导电型的第3SiC区域，其包围第2SiC区域而设置在SiC层内，且设置在第1SiC区域与第1面之间，第2导电型杂质浓度低于第2SiC区域；及第4SiC区域，其设置在第2SiC区域与第3SiC区域之间的SiC层内，且结晶缺陷密度高于第2SiC区域及第3SiC区域。本实施方式的半导体装置关于第4SiC区域为结晶缺陷密度较高的区域的方面与第1实施方式不同。以下，对于与第1实施方式重复的内容省略一部分记述。
图9是本实施方式的半导体装置的示意剖视图。本实施方式的半导体装置为SBD800。
SBD800具备元件区域、及包围元件区域的终止区域。元件区域作为在SBD800的正向偏压时主要流通电流的区域而发挥功能。终止区域具备如下的终止结构：在SBD800的反向偏压时，缓和施加到元件区域的端部的电场的强度，提高SBD800的元件耐压。
SBD800具备SiC层10、阳极电极12、阴极电极14、场氧化膜16。在SiC层10内，设置n+型阴极区域18、n-型漂移区域(第1SiC区域)20、p+型边缘区域(第2SiC区域)22、p型第1降低表面场区域(第3SiC区域)24、p-型第2降低表面场区域(第5SiC区域)26、p++型接触区域28、及高缺陷密度区域(第4SiC区域)60。
SiC层10具备第1面、及与第1面对向的第2面。在图9中，所谓第1面为图的上侧之面，所谓第2面为图的下侧之面。以下，也将第1面称为正面，将第2面称为背面。
高缺陷密度区域(第4SiC区域)60设置在边缘区域22与第1降低表面场区域24之间。高缺陷密度区域60设置在边缘区域22与第1降低表面场区域24的边界部。高缺陷密度区域60例如为包围边缘区域22的环状图案。
高缺陷密度区域60的结晶缺陷密度高于边缘区域22及第1降低表面场区域24。例如，通过氩(Ar)离子注入而形成高缺陷密度区域60。高缺陷密度区域60例如包含氩(Ar)。
高缺陷密度区域60的以SiC层10的正面为基准的深度比边缘区域22及第1降低表面场区域24的以SiC层10的正面为基准的深度浅。高缺陷密度区域60的深度例如为0.05μm以上且1.0μm以下。边缘区域22及第1降低表面场区域24的深度例如为0.1μm以上且1.0μm以下。
例如，能够利用TEM(Transmission Electron Microscope，穿透式电子显微镜)对高缺陷密度区域60的结晶缺陷密度与边缘区域22及第1降低表面场区域24的结晶缺陷密度进行比较。例如，能够通过SIMS判定高缺陷密度区域60有无氩(Ar)。
通过设置高缺陷密度区域60，在SBD800被施加反向偏压时，在边缘区域22与第1降低表面场区域24之间流通因结晶缺陷引起的漏电流。因流通漏电流引起的电压下降而边缘区域22与第1降低表面场区域24的边界部的电场强度下降。因此，难以发生边缘区域22与第1降低表面场区域24的边界部的雪崩击穿。由此，SBD800的耐压提高。
高缺陷密度区域60的以SiC层10的正面为基准的深度较理想的是比边缘区域22及第1降低表面场区域24的深度浅。如果高缺陷密度区域60的深度较深，那么高缺陷密度区域60与漂移区域20相接，而有SBD800的反向偏压时的漏电流增大的担忧。
以上，根据本实施方式的SBD800，通过缓和终止区域内的电场强度，实现雪崩耐量的提高。
在第1至第8实施方式中，以作为SiC的结晶结构而为4H-SiC的情况为例进行了说明，但本发明也能够应用到使用6H-SiC、3C-SiC等其他结晶结构的SiC的器件。
另外，实施方式主要以SBD、PIN二极管、MOSFET为例进行了说明，但只要为在元件区域的周围具备终止区域的器件，那么也能够将本发明应用到MISFET(Metal IusulatorSemiconductor Field Effect Transistor，金属绝缘体半导体场效应晶体管)、IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管)等其他器件中。
另外，实施方式以第1导电型为n型、第2导电型为p型的情况为例进行了说明，但也能够将第1导电型设为p型，将第2导电型设为n型。
对本发明的几个实施方式进行了说明，但这些实施方式是作为示例而提示，并不欲意限定发明的范围。这些新颖的实施方式能够以其他各种方式实施，能够在不脱离发明的主旨的范围内进行各种省略、置换、变更。例如，也能够将一实施方式的构成要素置换或变更为其他实施方式的构成要素。这些实施方式及其变化包含在发明的范围或主旨内，并且包含在权利要求书中所记载的发明及其均等的范围内。
符号的说明
10 SiC层
12 阳极电极(第1电极)
13 源极电极(第1电极)
14 阴极电极(第2电极)
15 漏极电极(第2电极)
20 n-型漂移区域(第1SiC区域)
22 p+型边缘区域(第2SiC区域)
24 p型第1降低表面场区域(第3SiC区域)
26 p-型第2降低表面场区域(第5SiC区域)
30 p++型第1高浓度区域(第4SiC区域)
40 区域
60 高缺陷密度区域(第4SiC区域)
100 SBD(半导体装置)
200 SBD(半导体装置)
300 SBD(半导体装置)
400 SBD(半导体装置)
500 SBD(半导体装置)
600 PIN二极管(半导体装置)
700 MOSFET(半导体装置)
800 SBD(半导体装置)

Claims (12)

1.一种半导体装置，其特征在于具备：
SiC层，具有第1面及第2面；
第1电极，与所述第1面相接；
第1导电型的第1 SiC区域，设置在所述SiC层内；
第2导电型的第2 SiC区域，至少一部分包围所述第1电极与所述第1面相接的区域而设置在所述SiC层内，且设置在所述第1 SiC区域与所述第1面之间；
第2导电型的第3SiC区域，包围所述第2 SiC区域而设置在所述SiC层内，且设置在所述第1 SiC区域与所述第1面之间，第2导电型杂质浓度低于所述第2 SiC区域；以及
第2导电型的第4 SiC区域，设置在所述第2 SiC区域与所述第3 SiC区域之间的所述SiC层内，且第2导电型杂质浓度高于所述第2 SiC区域，
所述第4 SiC区域的以所述第1面为基准的深度比所述第2 SiC区域及所述第3 SiC区域的以所述第1面为基准的深度浅。
2.根据权利要求1所述的半导体装置，其特征在于：
还具备设置在所述第2面的第2电极。
3.根据权利要求1或2所述的半导体装置，其特征在于：
所述第1电极电连接到所述第2 SiC区域。
4.根据权利要求1或2所述的半导体装置，其特征在于：
所述第4 SiC区域包围所述第2 SiC区域。
5.根据权利要求1或2所述的半导体装置，其特征在于：
所述第2 SiC区域与所述第3 SiC区域相接。
6.根据权利要求1或2所述的半导体装置，其特征在于：
还具备第2导电型的第5 SiC区域，所述第2导电型的第5 SiC区域包围所述第3 SiC区域而设置在所述SiC层内，且设置在所述第1 SiC区域与所述第1面之间，第2导电型杂质浓度低于所述第3 SiC区域。
7.根据权利要求1或2所述的半导体装置，其特征在于：
所述第2 SiC区域、所述第3 SiC区域及所述第4 SiC区域包含铝(Al)。
8.一种半导体装置，其特征在于具备：
SiC层，具有第1面及第2面；
第1电极，与所述第1面相接；
第1导电型的第1 SiC区域，设置在所述SiC层内；
第2导电型的第2 SiC区域，至少一部分包围所述第1电极与所述第1面相接的区域而设置在所述SiC层内，且设置在所述第1 SiC区域与所述第1面之间；
第2导电型的第3 SiC区域，包围所述第2 SiC区域而设置在所述SiC层内，且设置在所述第1 SiC区域与所述第1面之间，第2导电型杂质浓度低于所述第2 SiC区域；以及
第4 SiC区域，设置在所述第2 SiC区域与所述第3 SiC区域之间的所述SiC层内，且结晶缺陷密度高于所述第2 SiC区域及所述第3 SiC区域。
9.根据权利要求8所述的半导体装置，其特征在于：
还具备设置在所述第2面的第2电极。
10.根据权利要求8或9所述的半导体装置，其特征在于：
所述第1电极电连接到所述第2 SiC区域。
11.根据权利要求8或9所述的半导体装置，其特征在于：
所述第4 SiC区域包围所述第2 SiC区域。
12.根据权利要求8或9所述的半导体装置，其特征在于：
所述第4 SiC区域包含氩(Ar)。
CN201610137248.1A 2015-09-11 2016-03-10 半导体装置 Active CN106531801B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2015-179327 2015-09-11
JP2015179327A JP6523886B2 (ja) 2015-09-11 2015-09-11 半導体装置

Publications (2)

Publication Number Publication Date
CN106531801A CN106531801A (zh) 2017-03-22
CN106531801B true CN106531801B (zh) 2019-10-25

Family

ID=58237201

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610137248.1A Active CN106531801B (zh) 2015-09-11 2016-03-10 半导体装置

Country Status (4)

Country Link
US (1) US9608058B1 (zh)
JP (1) JP6523886B2 (zh)
CN (1) CN106531801B (zh)
TW (1) TWI620251B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6217700B2 (ja) * 2015-07-21 2017-10-25 トヨタ自動車株式会社 ダイオード
JP2019054170A (ja) * 2017-09-15 2019-04-04 株式会社東芝 半導体装置
EP3664126B1 (en) * 2018-12-03 2022-09-14 Infineon Technologies AG Semiconductor device and method of fabricating a semiconductor device
US11164979B1 (en) * 2020-08-06 2021-11-02 Vanguard International Semiconductor Corporation Semiconductor device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103125024A (zh) * 2010-10-15 2013-05-29 三菱电机株式会社 半导体装置及其制造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4921880B2 (ja) * 2006-07-28 2012-04-25 株式会社東芝 高耐圧半導体装置
JP2010087397A (ja) * 2008-10-02 2010-04-15 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
JP5223773B2 (ja) * 2009-05-14 2013-06-26 三菱電機株式会社 炭化珪素半導体装置の製造方法
JP2012186318A (ja) 2011-03-05 2012-09-27 Shindengen Electric Mfg Co Ltd 高耐圧半導体装置
US8937319B2 (en) * 2011-03-07 2015-01-20 Shindengen Electric Manufacturing Co., Ltd. Schottky barrier diode
JP5745954B2 (ja) 2011-06-29 2015-07-08 三菱電機株式会社 半導体装置およびその製造方法
JP5728339B2 (ja) * 2011-09-08 2015-06-03 株式会社東芝 半導体装置および半導体装置の製造方法
JP5721902B2 (ja) * 2012-03-16 2015-05-20 三菱電機株式会社 半導体装置およびその製造方法
JP6384944B2 (ja) * 2012-05-31 2018-09-05 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP5692947B1 (ja) * 2013-03-25 2015-04-01 新電元工業株式会社 半導体素子
JP2014204038A (ja) 2013-04-08 2014-10-27 三菱電機株式会社 半導体装置及びその製造方法
US9711600B2 (en) * 2013-09-09 2017-07-18 Hitachi, Ltd. Semiconductor device and method of manufacturing the same, power conversion device, three-phase motor system, automobile, and railway vehicle

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103125024A (zh) * 2010-10-15 2013-05-29 三菱电机株式会社 半导体装置及其制造方法

Also Published As

Publication number Publication date
US9608058B1 (en) 2017-03-28
JP6523886B2 (ja) 2019-06-05
TW201711107A (zh) 2017-03-16
US20170077220A1 (en) 2017-03-16
TWI620251B (zh) 2018-04-01
JP2017055026A (ja) 2017-03-16
CN106531801A (zh) 2017-03-22

Similar Documents

Publication Publication Date Title
JP6666224B2 (ja) 半導体装置
JP7214508B2 (ja) 半導体装置
US9419092B2 (en) Termination for SiC trench devices
US10157979B2 (en) High voltage semiconductor device with reduced peak electric field in active and termination areas of the device
CN106531801B (zh) 半导体装置
JP6526591B2 (ja) 半導体装置
US20140361312A1 (en) Semiconductor device
CN108028282A (zh) 半导体装置和半导体装置的制造方法
JP7565542B2 (ja) 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP2014241435A (ja) 半導体装置
TWI590450B (zh) Semiconductor device
US10355078B2 (en) Semiconductor device
CN109768090A (zh) 一种具有内嵌异质结二极管自保护的碳化硅槽型场氧功率mos器件
CN110911470B (zh) 半导体装置
CN106531617A (zh) 半导体装置的制造方法及半导体装置
US20210143273A1 (en) Semiconductor device
JP7458217B2 (ja) 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
CN111295763B (zh) 宽带隙半导体装置
JP7358590B2 (ja) 半導体装置
CN109509790A (zh) 半导体装置
US20240321968A1 (en) Semiconductor device
JP7574162B2 (ja) 半導体装置
US20230307502A1 (en) Semiconductor device
CN115911126A (zh) 半导体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant