TW201628225A - 記憶體結構及其製造方法 - Google Patents
記憶體結構及其製造方法 Download PDFInfo
- Publication number
- TW201628225A TW201628225A TW104117896A TW104117896A TW201628225A TW 201628225 A TW201628225 A TW 201628225A TW 104117896 A TW104117896 A TW 104117896A TW 104117896 A TW104117896 A TW 104117896A TW 201628225 A TW201628225 A TW 201628225A
- Authority
- TW
- Taiwan
- Prior art keywords
- layer
- electrode layer
- memory
- item
- memory structure
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 230000004888 barrier function Effects 0.000 claims abstract description 54
- 238000005530 etching Methods 0.000 claims description 28
- 125000006850 spacer group Chemical group 0.000 claims description 13
- 239000007789 gas Substances 0.000 claims description 12
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 4
- 229910052721 tungsten Inorganic materials 0.000 claims description 4
- 239000010937 tungsten Substances 0.000 claims description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 3
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 claims description 3
- 229910018503 SF6 Inorganic materials 0.000 claims description 3
- 229910052786 argon Inorganic materials 0.000 claims description 3
- SFZCNBIFKDRMGX-UHFFFAOYSA-N sulfur hexafluoride Chemical compound FS(F)(F)(F)(F)F SFZCNBIFKDRMGX-UHFFFAOYSA-N 0.000 claims description 3
- 229960000909 sulfur hexafluoride Drugs 0.000 claims description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 2
- 229910052757 nitrogen Inorganic materials 0.000 claims 1
- 239000010410 layer Substances 0.000 description 134
- 238000000034 method Methods 0.000 description 21
- 239000000463 material Substances 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000005137 deposition process Methods 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 239000004020 conductor Substances 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- QGLKJKCYBOYXKC-UHFFFAOYSA-N nonaoxidotritungsten Chemical compound O=[W]1(=O)O[W](=O)(=O)O[W](=O)(=O)O1 QGLKJKCYBOYXKC-UHFFFAOYSA-N 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910001930 tungsten oxide Inorganic materials 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910000420 cerium oxide Inorganic materials 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- BMMGVYCKOGBVEV-UHFFFAOYSA-N oxo(oxoceriooxy)cerium Chemical compound [Ce]=O.O=[Ce]=O BMMGVYCKOGBVEV-UHFFFAOYSA-N 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000004804 winding Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/841—Electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/021—Formation of switching materials, e.g. deposition of layers
- H10N70/028—Formation of switching materials, e.g. deposition of layers by conversion of electrode material, e.g. oxidation
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/061—Shaping switching materials
- H10N70/066—Shaping switching materials by filling of openings, e.g. damascene method
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/828—Current flow limiting means within the switching material region, e.g. constrictions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/883—Oxides or nitrides
- H10N70/8833—Binary metal oxides, e.g. TaOx
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
一種記憶體結構，包括一絕緣層、一第一電極層以及一第一阻障層。絕緣層具有一凹室。第一電極層形成於凹室內，且第一電極層具有一第一上表面。第一阻障層形成於絕緣層與第一電極層之間，且第一阻障層具有一第二上表面。第二上表面低於第一上表面，且第一上表面與第二上表面皆低於凹室的一開口。
Description
本發明是有關於一種記憶體結構及其製造方法，且特別是有關於一種可變電阻式記憶體（Resistive random-access memory，ReRAM）結構及其製作方法。
隨著半導體技術的發展，各式半導體元件不斷推陳出新。舉例來說，記憶體、電晶體、二極體等元件已廣泛使用於各式電子裝置中。在記憶體技術的發展中，研究人員不斷的進行各種類型的研發與改善，其中可變電阻式記憶體為其中的一種類型。
可變電阻式記憶體係利用記憶元件電阻的大小來作為資訊儲存狀態的判讀依據，不論在元件密度（device density）、電力消耗、程式化/抹除速度或三維空間堆疊特性上，都有更佳的表現。
為了縮小記憶體的尺寸，一般來說需要更小的接觸尺寸（contact size）以及平坦的接觸表面（contact surface）。然而，傳統的蝕刻方式可能無法達到上述目標。
本發明係有關於一種可變電阻式記憶體結構及其製作方法。利用兩步驟（或多步驟）的蝕刻製程，使接觸表面有更佳的均勻性，並製造出具有較小的接觸尺寸的記憶體結構。
根據本發明，提出一種記憶體結構，包括一絕緣層、一第一電極層以及一第一阻障層。絕緣層具有一凹室。第一電極層形成於凹室內，且第一電極層具有一第一上表面。第一阻障層形成於絕緣層與第一電極層之間，且第一阻障層具有一第二上表面。第二上表面低於第一上表面，且第一上表面與第二上表面皆低於凹室的一開口。
根據本發明，提出一種記憶體結構，包括一絕緣層、一第一電極層以及一第一阻障層。絕緣層具有一凹室。第一電極層形成於凹室內，且第一電極層具有一第一上表面。第一阻障層形成於絕緣層與第一電極層之間，且第一阻障層具有一第二上表面。第一上表面與第二上表面皆低於凹室的一開口，且第一上表面之面積為該開口之面積的85~99 %。
根據本發明，提出一種記憶體結構的製造方法，包括以下步驟。形成一絕緣層，絕緣層具有一凹室。形成一第一電極層與一第一阻障層於凹室內，第一阻障層位於絕緣層與第一電極層之間。蝕刻第一電極層至一第一預定高度。蝕刻第一阻障層至一第二預定高度。第二預定高度低於第一預定高度。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下：
100‧‧‧記憶體結構
10‧‧‧絕緣層
101‧‧‧凹室
102‧‧‧開口
10a、10b‧‧‧絕緣層靠近開口的角落
21‧‧‧第一電極層
21a‧‧‧第一上表面
22、22’‧‧‧第二電極層
23‧‧‧第三電極層
31‧‧‧第一阻障層
31a‧‧‧第二上表面
32‧‧‧第二阻障層
40‧‧‧間隙壁
50、50’‧‧‧記憶體層
A1、A2‧‧‧接觸區
D1、D2‧‧‧方向
H21‧‧‧第一上表面的高度
H31‧‧‧第二上表面的高度
P1‧‧‧第一預定高度
P2‧‧‧第二預定高度
X、Y‧‧‧坐標軸
10‧‧‧絕緣層
101‧‧‧凹室
102‧‧‧開口
10a、10b‧‧‧絕緣層靠近開口的角落
21‧‧‧第一電極層
21a‧‧‧第一上表面
22、22’‧‧‧第二電極層
23‧‧‧第三電極層
31‧‧‧第一阻障層
31a‧‧‧第二上表面
32‧‧‧第二阻障層
40‧‧‧間隙壁
50、50’‧‧‧記憶體層
A1、A2‧‧‧接觸區
D1、D2‧‧‧方向
H21‧‧‧第一上表面的高度
H31‧‧‧第二上表面的高度
P1‧‧‧第一預定高度
P2‧‧‧第二預定高度
X、Y‧‧‧坐標軸
第1圖繪示本發明實施例之記憶體結構的部分剖面圖。
第2A~2G圖繪示依照本發明一實施例之記憶體結構之製造方法的流程圖。
以下係參照所附圖式詳細敘述本發明之實施例。圖式中相同的標號係用以標示相同或類似之部分。需注意的是，圖式係已簡化以利清楚說明實施例之內容，圖式上的尺寸比例並非按照實際產品等比例繪製，因此並非作為限縮本發明保護範圍之用。
第1圖繪示本發明實施例之記憶體結構100的部分剖面圖。如第1圖所示，記憶體結構100包括一絕緣層10、一第一電極層21以及一第一阻障層31。絕緣層10具有一凹室101。第一電極層21形成於凹室101內，且第一電極層21具有一第一上表面21a。第一阻障層31形成於絕緣層10與第一電極層21之間，且第一阻障層31具有一第二上表面31a。
在本發明實施例中，第二上表面31a低於第一上表面21a。也就是說，在Y方向上，第一電極層21之第一上表面21a的高度H21高於第一阻障層31之第二上表面31a的高度H31。如第1圖所示，第一上表面21a與第二上表面31a皆低於凹室101的開口102。此外，第一上表面21a之面積為開口102之面積的85~99 %。
要注意的是，由於第一電極層21之第一上表面21a並非完全平坦的平面，在此，第一上表面21a的高度H21係定義為第一上表面21a上各點的平均高度。類似地，第二上表面31a的高度H31係定義為第二上表面31a上各點的平均高度。
第2A~2G圖繪示依照本發明一實施例之記憶體結構100之製造方法的流程圖。如第2A圖所示，形成一絕緣層10，絕緣層10具有一凹室101，凹室101具有一開口102。如第2B圖所示，形成一第一電極層21與一第一阻障層31於凹室101內，第一阻障層31位於絕緣層10與第一電極層21之間。
在一實施例中，第一電極層21可藉由沉積製程，例如低壓化學氣相沉積（Low Pressure Chemical Vapor Deposition，LPCVD）製程，或其他合適的製程製作而成。第一電極層21的材料可包括銅（Cu）、鋁（Al）、鎢（W）、鈦（Ti）及其他可能的金屬或非金屬導電材料。在本實施例之中，第一電極層21的材料例如為鎢。
此外，第一阻障層31亦可藉由沉積製程，例如低壓化學氣相沉積製程製作而成。第一阻障層31的材料可為導電材料，例如氮化鈦（titanium nitride, TiN）或氮化鉭（tantalum nitride, TaN）。這些導電材料的蝕刻速率與第一電極層21之導電材料（例如為鎢）及二氧化矽（SiO2
）不同。
接著，蝕刻第一電極層21與第一阻障層31。在本發明實施例中，係使用兩步驟（或多步驟）蝕刻製程。首先，如第2C圖所示，蝕刻第一電極層21至一第一預定高度P1。在此，蝕刻第一電極層21所使用的氣體例如包括六氟化硫（sulfur hexafluoride, SF6
）與氮氣（N2
）。舉例來說，係於20 mtorr壓力、200 W之電力條件下，以65 sccm（standard cubic centimeter per minute）的流量通過六氟化硫，以20 sccm的流量通過氮氣，並持續30~60秒。由於蝕刻氣體對於第一電極層21與第一阻障層31具有高度選擇性，在蝕刻第一電極層21時，第一阻障層31係被維持，可作為絕緣層10的一保護層。
接著，如第2D圖所示，蝕刻第一阻障層31至一第二預定高度P2，即形成記憶體結構100。在本實施例中，第二預定高度P2低於第一預定高度P1，使得第一電極層21之第一上表面21a的高度H21高於第一阻障層31之第二上表面31a的高度H31（如第1圖所示）。
在此，蝕刻第一阻障層31所使用的氣體例如包括氯氣（Cl2
）及氬氣（Ar）。舉例來說，係於5 mt氣壓、300 W電力條件下，以30 sccm通過氯氣、85 sccm通過氬氣，並持續60秒。也就是說，蝕刻第一阻障層31的壓力大於蝕刻第一電極層21的壓力，且蝕刻氣體也與蝕刻第一電極層21時不同。由於在此階段使用的蝕刻氣體對於第一阻障層31與第一電極層21，以及第一阻障層31與絕緣層10具有高度選擇性，在蝕刻第一阻障層31時，絕緣層10可被維持，使得絕緣層10靠近開口102的角落10a、10b可維持陡峭（sharp）。
因此，藉由兩步驟（或多步驟）蝕刻製程，可維持開口102的大小，不會造成開口102在蝕刻製程中變得更大，使得第一電極層21之第一上表面21a之面積可為開口102之面積的85~99 %。也就是說，更容易在記憶體結構100中達成更小的接觸尺寸。
此外，在兩步驟（或多步驟）蝕刻製程中，係降低第一電極層21與第一阻障層31的蝕刻速率（etching rate），可增加時蝕刻的控制性（controllability）以及達成平坦的接觸表面。
在傳統的蝕刻製程中，係採用單一步驟，也就是說，第一電極層21與第一阻障層31係同時被蝕刻。在此蝕刻步驟中，採用的蝕刻氣體以及壓力皆與本發明實施例不同。利用傳統蝕刻製程所形成的記憶體結構，由於無法以第一阻障層31作為絕緣層10的保護層，因此，絕緣層10也會同時被蝕刻，使得絕緣層10靠近開口102的角落10a、10b變圓（rounding），也就是說，開口102在蝕刻製程中會變得更大，使得第一電極層21之第一上表面21a之面積小於開口102之面積的85 %，不利於形成較小的接觸尺寸。
再者，於第2D圖蝕刻第一阻障層31的步驟中，由於採用的蝕刻氣體與傳統製程不同，壓力較傳統製程更大，使得水平蝕刻（例如沿著第2D圖中的方向D1、D2）速率較傳統製程更大，可更有效地清除第二預定高度P2上方，位於絕緣層10之側壁上的第一阻障層31。
如第2E圖所示，可形成一間隙壁40覆蓋第一阻障層31之第二上表面31a與部分第一電極層21之第一上表面21a。在此，間隙壁40可於第一上表面21a定義出一接觸區A1。
在一實施例中，間隙壁40可藉由沉積製程，例如低壓化學氣相沉積製程製作而成。間隙壁40的材料可例如為氮化矽（silicon nitride, SiN）、氧化矽（silicon oxide, SiO）、氮氧化矽（silicon oxynitride, SiON）或其他可能的介電材料。
如第2F圖所示，形成一記憶體層50於接觸區A1。記憶體層50可包括金屬氧化物，例如鎢氧化物（WOx
）或鋡氧化物（HfOx
）。在本發明的一實施例中，形成記憶體層50的步驟，可包括進行一沉積製程。在本發明的另一實施例中，可以藉由氧化製程，例如熱氧化製程，直接氧化位於接觸區A1中的第一電極層21，以形成金屬氧化層。
在本實施例中，記憶體層50的形成包括進行一繞氧化製程，在第一電極層21之接觸區A1中形成鎢氧化物（WOx
）層。
接著，形成一第二電極層22於記憶體層50上，第二電極層22係與記憶體層50電性連接。第二電極層22的材料與形成方式類似於第一電極層21，在此不多加贅述。
然而，本發明並未限定於此。在一實施例中，形成間隙壁40（即第2E圖之步驟）後，可接著進行第2G圖之步驟。如第2G圖所示，可形成一第二電極層22’及一第二阻障層32。第二電極層22’形成於第一電極層21上，第二阻障層32形成於第二電極層22’與間隙壁40之間，以及第二電極層22’與第一電極層21之間。
類似地，可於第二電極層22’之一上表面定義出一接觸區A2。接著，形成一記憶體層50’於接觸區A2，以及形成一第三電極層23於記憶體層50’上。第三電極層23係與記憶體層50’電性連接。第三電極層23的材料與形成方式類似於第一電極層21，第二阻障層32的材料與形成方式類似於第一阻障層31，在此不多加贅述。
承上述實施例，藉由本發明之兩步驟（或多步驟）蝕刻製程，可使得絕緣層10靠近開口102的角落10a、10b維持陡峭（sharp），並維持開口102的大小，也就是說，更容易在記憶體結構100中達成更小的接觸尺寸。此外，利用本發明之兩步驟（或多步驟）蝕刻製程，可增加蝕刻的控制性以及達成平坦的接觸表面。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧記憶體結構
10‧‧‧絕緣層
101‧‧‧凹室
102‧‧‧開口
21‧‧‧第一電極層
21a‧‧‧第一上表面
31‧‧‧第一阻障層
31a‧‧‧第二上表面
H21‧‧‧第一上表面的高度
H31‧‧‧第二上表面的高度
X、Y‧‧‧坐標軸
Claims (20)
- 【第1項】一種記憶體結構，包括：
一絕緣層，具有一凹室；
一第一電極層，形成於該凹室內，且該第一電極層具有一第一上表面；以及
一第一阻障層，形成於該絕緣層與該第一電極層之間，且該第一阻障層具有一第二上表面；
其中該第二上表面低於該第一上表面，且該第一上表面與該第二上表面皆低於該凹室的一開口。 - 【第2項】如申請專利範圍第1項所述之記憶體結構，更包括：
一間隙壁，覆蓋該第二上表面與部分該第一上表面。 - 【第3項】如申請專利範圍第2項所述之記憶體結構，其中該間隙壁於該第一上表面定義出一接觸區。
- 【第4項】如申請專利範圍第3項所述之記憶體結構，更包括：
一記憶體層，形成於該接觸區；及
一第二電極層，形成於該記憶體層上，並與該記憶體層電性連接。 - 【第5項】如申請專利範圍第2項所述之記憶體結構，更包括：
一第二電極層，形成於該第一電極層上；及
一第二阻障層，形成於該第二電極層與該間隙壁之間，以及該第二電極層與該第一電極層之間。 - 【第6項】如申請專利範圍第5項所述之記憶體結構，其中該第二電極層之一上表面定義出一接觸區。
- 【第7項】如申請專利範圍第6項所述之記憶體結構，更包括：
一記憶體層，形成於該接觸區；及
一第三電極層，形成於該記憶體層上，並與該記憶體層電性連接。 - 【第8項】如申請專利範圍第1項所述之記憶體結構，其中該絕緣層包括二氧化矽，該第一電極層包括鎢，該第一阻障層包括氮化鈦。
- 【第9項】一種記憶體結構，包括：
一絕緣層，具有一凹室；
一第一電極層，形成於該凹室內，且該第一電極層具有一第一上表面；以及
一第一阻障層，形成於該絕緣層與該第一電極層之間，且該第一阻障層具有一第二上表面；
其中該第一上表面與該第二上表面皆低於該凹室的一開口，且該第一上表面之面積為該開口之面積的85~99 %。 - 【第10項】如申請專利範圍第9項所述之記憶體結構，其中該第二上表面低於該第一上表面。
- 【第11項】如申請專利範圍第9項所述之記憶體結構，更包括：
一間隙壁，覆蓋該第二上表面與部分該第一上表面； - 【第12項】如申請專利範圍第11項所述之記憶體結構，其中該間隙壁於該第一上表面定義出一接觸區。
- 【第13項】如申請專利範圍第12項所述之記憶體結構，更包括：
一記憶體層，形成於該接觸區；及
一第二電極層，形成於該記憶體層上，並與該記憶體層電性連接。 - 【第14項】如申請專利範圍第11項所述之記憶體結構，更包括：
一第二電極層，設置於該第一電極層上；及
一第二阻障層，形成於該第二電極層與該間隙壁之間，以及該第二電極層與該第一電極層之間。 - 【第15項】如申請專利範圍第14項所述之記憶體結構，其中該第二電極層之一上表面定義出一接觸區。
- 【第16項】如申請專利範圍第15項所述之記憶體結構，更包括：
一記憶體層，形成於該接觸區；及
一第三電極層，形成於該記憶體層上，並與該記憶體層電性連接。 - 【第17項】一種記憶體結構的製造方法，包括：
形成一絕緣層，該絕緣層具有一凹室；
形成一第一電極層與一第一阻障層於該凹室內，其中該第一阻障層位於該絕緣層與該第一電極層之間；
蝕刻該第一電極層至一第一預定高度；以及
蝕刻該第一阻障層至一第二預定高度；
其中該第二預定高度低於第一預定高度。 - 【第18項】如申請專利範圍第17項所述之製造方法，其中蝕刻該第一電極層的氣體包括六氟化硫與氮氣。
- 【第19項】如申請專利範圍第17項所述之製造方法，其中蝕刻該第一阻障層的氣體包括氯氣及氬氣。
- 【第20項】如申請專利範圍第17項所述之製造方法，其中蝕刻該第一阻障層的壓力大於蝕刻該第一電極層的壓力。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201562106744P | 2015-01-23 | 2015-01-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201628225A true TW201628225A (zh) | 2016-08-01 |
| TWI555247B TWI555247B (zh) | 2016-10-21 |
Family
ID=56432808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW104117896A TWI555247B (zh) | 2015-01-23 | 2015-06-03 | 記憶體結構及其製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US9515258B2 (zh) |
| CN (1) | CN105826346B (zh) |
| TW (1) | TWI555247B (zh) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10164106B2 (en) | 2016-12-29 | 2018-12-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and a method for fabricating the same |
| TWI607592B (zh) * | 2017-01-05 | 2017-12-01 | 旺宏電子股份有限公司 | 具一記憶體結構之半導體元件 |
| CN108288671B (zh) * | 2017-01-09 | 2021-08-27 | 旺宏电子股份有限公司 | 具一存储器结构的半导体元件 |
| US9859336B1 (en) | 2017-01-09 | 2018-01-02 | Macronix International Co., Ltd. | Semiconductor device including a memory cell structure |
| US10157963B1 (en) | 2017-09-22 | 2018-12-18 | Macronix International Co., Ltd. | Semiconductor device with memory structure |
| TWI658617B (zh) * | 2017-10-12 | 2019-05-01 | 旺宏電子股份有限公司 | 具記憶體結構之半導體元件 |
| CN109659429B (zh) * | 2017-10-12 | 2023-06-27 | 旺宏电子股份有限公司 | 具有存储器结构的半导体元件 |
| US10811602B2 (en) * | 2017-12-08 | 2020-10-20 | Macronix International Co., Ltd. | Tungsten oxide RRAM with barrier free structure |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005327781A (ja) * | 2004-05-12 | 2005-11-24 | Sony Corp | 磁気記憶装置の製造方法 |
| KR100713936B1 (ko) * | 2006-04-14 | 2007-05-07 | 주식회사 하이닉스반도체 | 상변환 기억 소자 및 그의 제조방법 |
| US7667220B2 (en) * | 2007-01-19 | 2010-02-23 | Macronix International Co., Ltd. | Multilevel-cell memory structures employing multi-memory with tungsten oxides and manufacturing method |
| TWI329356B (en) * | 2007-01-24 | 2010-08-21 | Macronix Int Co Ltd | Multilevel-cell memory structures employing multi-memory layers with tungsten oxides and manufacturing method |
| EP2202816B1 (en) * | 2008-12-24 | 2012-06-20 | Imec | Method for manufacturing a resistive switching memory device |
| US20110057161A1 (en) * | 2009-09-10 | 2011-03-10 | Gurtej Sandhu | Thermally shielded resistive memory element for low programming current |
| JP5468087B2 (ja) * | 2009-11-30 | 2014-04-09 | パナソニック株式会社 | 不揮発性記憶素子及び不揮発性記憶装置 |
| US8134139B2 (en) * | 2010-01-25 | 2012-03-13 | Macronix International Co., Ltd. | Programmable metallization cell with ion buffer layer |
| WO2012073503A1 (ja) * | 2010-12-03 | 2012-06-07 | パナソニック株式会社 | 不揮発性記憶素子ならびに不揮発性記憶装置及びそれらの製造方法 |
| KR20150093384A (ko) * | 2014-02-07 | 2015-08-18 | 에스케이하이닉스 주식회사 | 저저항 텅스텐계 매립게이트구조물을 갖는 트랜지스터 및 그 제조 방법, 그를 구비한 전자장치 |
-
2015
- 2015-06-03 US US14/729,181 patent/US9515258B2/en active Active
- 2015-06-03 TW TW104117896A patent/TWI555247B/zh active
- 2015-06-05 CN CN201510307194.4A patent/CN105826346B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US20160218284A1 (en) | 2016-07-28 |
| CN105826346A (zh) | 2016-08-03 |
| TWI555247B (zh) | 2016-10-21 |
| US9515258B2 (en) | 2016-12-06 |
| CN105826346B (zh) | 2019-03-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI555247B (zh) | 記憶體結構及其製造方法 | |
| TWI677924B (zh) | 半導體裝置及其製造方法 | |
| TWI693687B (zh) | 三維記憶體裝置的字元線接觸結構及其製作方法 | |
| US9972720B2 (en) | Semiconductor device having a planar insulating layer | |
| CN104347690B (zh) | 具有场效应晶体管的半导体器件 | |
| KR102388463B1 (ko) | 채널 패턴을 포함하는 반도체 소자 및 그 제조 방법 | |
| CN105529357B (zh) | 用于FinFET的方法和结构 | |
| CN107134454A (zh) | 半导体器件 | |
| CN106158860B (zh) | 半导体结构及其制造方法 | |
| KR102443833B1 (ko) | 에어갭(air gap)을 갖는 핀 전계 효과 트랜지스터(FinFET) 및 그 제조 방법 | |
| KR102197402B1 (ko) | 반도체 장치 제조 방법 | |
| CN110088906B (zh) | 三维存储器件中的高k电介质层及其形成方法 | |
| CN105374670A (zh) | 具有共平面的凹陷型栅极层的半导体结构及其制造方法 | |
| KR102150965B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| TW201715723A (zh) | 半導體元件 | |
| TWI633648B (zh) | 記憶體裝置及其製造方法 | |
| TW202030885A (zh) | 包含垂直電晶體之裝置及電子系統及相關方法 | |
| KR102525050B1 (ko) | 습식 식각 방법 및 이를 이용한 반도체 소자의 제조방법 | |
| CN108735672A (zh) | 用于栅极高度控制及无空洞rmg填充的集成方案 | |
| CN103227101B (zh) | 半导体器件及其制造方法 | |
| US11257922B2 (en) | Self-aligned contact and method for forming the same | |
| CN110088890A (zh) | 形成三维集成布线结构的方法及其半导体结构 | |
| TWI718637B (zh) | 三維記憶體及其製造方法 | |
| US9620643B2 (en) | Reducing parasitic capacitance and resistance in finFET | |
| TWI636491B (zh) | 記憶元件及其製造方法 |