CN110088890A - 形成三维集成布线结构的方法及其半导体结构 - Google Patents

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Abstract

本文公开了用于形成3D集成布线结构的方法和结构的实施例。所述方法可以包括在第一基板的正面上形成绝缘层；在所述绝缘层的正面上形成半导体层；图案化所述半导体层以暴露所述绝缘层的至少一部分表面；在所述第一基板的正面上形成复数个半导体结构，其中所述半导体结构包括复数个导电触点和第一导电层；将第二基板与所述半导体结构连接；在所述第一基板的背面上执行减薄工艺以暴露所述绝缘层和复数个导电触点的一端；以及在所暴露的所述绝缘层上形成导电布线层。

Description

形成三维集成布线结构的方法及其半导体结构
相关申请的交叉引用
本申请要求于2017年8月31日递交的中国专利申请第201710775896.4号的优先权，所述申请的全部内容以引用方式被并入本文。
技术领域
本公开的实施例涉及半导体制造技术领域，尤其涉及用于形成三维(3D)集成布线结构(例如，存储结构)的方法。
背景技术
通过改进工艺技术、电路设计、编程算法和制造方法，可以将平面存储单元缩放到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高。结果，平面存储单元的存储密度接近上限。
存储架构可以解决平面存储单元中的密度限制。3D存储架构包括存储阵列和用于控制进出存储阵列的信号的外围器件。
发明内容
本文公开了形成3D集成布线结构的方法及其半导体结构的实施例。
首先公开的是一种形成3D集成布线结构的方法，包括:在第一基板的正面上形成绝缘层；在所述绝缘层的正面上形成半导体层；图案化所述半导体层以暴露所述绝缘层的至少一部分表面；在所述第一基板的正面上形成复数个半导体结构，其中所述半导体结构包括复数个导电触点和第一导电层；将第二基板与所述半导体结构连接；在所述第一基板的背面上执行减薄工艺以暴露绝缘层和复数个导电触点的一端；以及在暴露出的绝缘层上形成导电布线层。
在一些实施例中，复数个导电触点沿垂直方向穿透所述半导体结构和所述绝缘层的至少一部分。在一些实施例中，所述复数个导电触点在一端连接到所述导电布线层并且在另一端连接到所述第一导电层。
在一些实施例中，所述方法还包括通过蚀刻所述导电布线层来形成布线图案，并且所述布线图案电连接到所述复数个导电触点。
在一些实施例中，所述方法还包括在所述导电布线层和暴露的绝缘层上设置钝化层。在一些实施例中，所述钝化层的设置包括微影和蚀刻。
在一些实施例中，形成所述半导体层包括在所述绝缘层的正面上设置多晶硅或单晶硅。
在一些实施例中，将所述第二基板与所述半导体结构连接包括键合工艺，包括黏合剂键合、阳极键合、直接晶圆键合、共晶键合、混合金属/电介质键合或其组合。
在一些实施例中，形成复数个半导体结构包括形成复数个3D存储结构。在一些实施例中，形成所述复数个3D存储结构包括形成存储器件层、第一导电层和在所述存储器件层内的复数个导电触点，所述复数个导电触点在一端连接到所述第一基板的正面，另一端连接到所述第一导电层。
在一些实施例中，形成所述复数个3D存储结构包括形成复数个堆叠的存储单元。
本发明的另一方面提供一种结构，包括:绝缘层；图案化半导体层设置在所述绝缘层的正面；复数个半导体结构，形成在至少一部分图案化半导体层和所述绝缘层上，其中所述复数个半导体结构包括复数个导电触点和第一导电层；以及导电布线层设置在所述绝缘层的背面上。
在一些实施例中，所述结构还包括在所述绝缘层的背面上的第一基板。在一些实施例中，所述第一基板的至少一部分包括减小的厚度。在一些实施例中，移除第一基板的至少一部分以暴露所述绝缘层的背面的至少一部分。
在一些实施例中，所述结构还包括连接到复数个半导体结构的正面的第二基板。
在一些实施例中，所述复数个导电触点在一端连接到所述导电布线层并且在另一端连接到所述第一导电层。
在一些实施例中，所述结构还包括设置在所述导电布线层和所述暴露的绝缘层上的钝化层。
在一些实施例中，所述绝缘层的厚度约介于0.3μm和5μm之间。
在一些实施例中，所述图案化半导体层包括单晶硅或多晶硅。
在一些实施例中，所述图案化半导体层的厚度约介于0.03μm和1μm之间。
在一些实施例中，所述复数个导电触点和所述导电布线层包括铜、银、铝、锡、钨或其组合。
在一些实施例中，所述导电触点的直径约介于0.3μm和5μm之间。
在一些实施例中，所述复数个半导体结构包括复数个3D存储结构。
在一些实施例中，所述复数个3D存储结构包括具有复数个堆叠的存储单元的存储器件层、复数个导电触点和第一导电层。在一些实施例中，所述复数个导电触点在一端连接到所述导电布线层并且在另一触点端连接到所述第一导电层。
在一些实施例中，所述3D存储器件结构的厚度约介于1μm和50μm之间。
透过本公开的详细说明、申请专利范围和附图，本领域技术人员可以理解本公开的其它方面。
附图说明
附图已并入本文中并构成说明书的一部分，其示出了本公开内容的实施例，并且与详细说明一起进一步用于解释本公开内容的原理，足以使所属领域的技术人员能够制作及使用本公开内容。
图1示出了一种布线方法。
图2示出了用于形成3D半导体结构的布线方法。
图3是根据本公开的一些实施例的用于形成3D集成布线结构的示例性布线方法的流程图。
图4-9示出了根据本公开的一些实施例的用于形成3D集成布线结构的示例性制造方法。
以下，将参考附图描述本公开的实施例。
具体实施方式
尽管对具体配置和布置进行了讨论，但应当理解，这只是出于示例性目的而进行的。本领域中的技术人员将认识到，可以使用其它配置和布置而不脱离本公开的精神和范围。对本领域的技术人员显而易见的是，本公开还可以用于多种其它应用。
要指出的是，在说明书中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等指示所述的实施例可以包括特定特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这样的短语未必是指相同的实施例。另外，在结合实施例描述特定特征、结构或特性时，结合其它实施例(无论是否明确描述)实现这种特征、结构或特性应在本领域技术人员的知识范围内。
通常，可以至少部分从上、下文中的使用来理解术语。例如，至少部分取决于上、下文，本文中使用的术语“一个或复数个”可以用于描述单数意义的特征、结构或特性，或者可以用于描述复数意义的特征、结构或特性的组合。类似地，至少部分取决于上、下文，诸如“一”“一个”或“所述”的术语可以被理解为传达单数使用或传达复数使用。另外，术语“基于”可以被理解为不一定旨在传达一组排他性的因素，而是可以替代地，至少部分地取决于上、下文，允许存在不一定明确描述的其它因素。
应当容易理解，本公开中的“在…上”、“在…上方”和“在…之上”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物“上”而且还包括在某物“上”且其间有中间特征或层的含义，并且“在…上方”或“在…之上”不仅表示“在”某物“上方”或“之上”的含义，而且还可以包括其“在”某物“上方”或“之上”且其间没有中间特征或层(即，直接在某物上)的含义。
此外，诸如“在…之下”、“在…下方”、“下部”、“在…上方”、“上部”等空间相关术语在本文中为了描述方便可以用于描述一个元素或特征与另一个或复数个元素或特征的关系，如在附图中示出的。空间相对术语旨在涵盖除了在附图所描绘的取向之外的在设备使用或操作中的不同取向。设备可以另外的方式被定向(旋转90度或在其它取向)，并且本文中使用的空间相对描述词可以类似地被相应解释。
如本文中使用的，术语“基板”是指向其上增加或通过其它方式设置后续材料的材料。可以对基板自身进行图案化。设置于基板上(例如，顶部)的材料可以被图案化或可以保持不被图案化。此外，基板可以包括宽范围的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，基板可以由诸如玻璃、塑料或蓝宝石晶圆的非导电材料制成。
如本文中使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或不均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水平、垂直及/或沿倾斜表面延伸。基板可以是层，其中可以包括一个或复数个层，及/或可以在其上、其上方及/或其下方具有一个或复数个层。层可以包括复数个层。例如，互连层可以包括一个或复数个导体和触点层(其中形成触点、互连线及/或通孔)和一个或复数个电介质层。
如以下所使用的，术语“接触”可以广泛地包括任何合适类型的互连，例如中段线路(MEOL)互连和后段线路(BEOL)互连，包括垂直互连接入(例如，通孔)和横向线(例如，互连线)。
如本文使用的，术语“标称/标称地”是指在生产或过程的设计时间期间设置的针对部件或过程操作的特性或参数的期望或目标值，以及高于及/或低于期望值的值的范围。值的范围可能是由于制造过程或容限中的轻微变化导致的。如本文使用的，术语“关于”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“关于”可以指示给定量的值，其例如在值的10％-30％(例如，值的±10％、±20％或±30％)内变化。
如本文使用的，术语“垂直/垂直地”表示标称地垂直于基板的横向表面。
如本文使用的，术语“3D存储器件”是指在横向取向的基板上具有存储单元晶体管的垂直取向的串(在本文中称为“存储串”，例如NAND串)的半导体器件，以使得存储串相对于基板在垂直方向上延伸。
如图1所示，当前的晶圆布线技术包括直接蚀刻晶圆101的背面，暴露第一导电层(M1)110并通过通孔108在金属布线层126和第一金属层110之间形成电连接。如图2所示，在当前的3D存储技术中，存储单元垂直地被制作在晶圆表面，在金属布线层226和第一导电层210之间形成厚度高达约5微米(μm)的厚半导体器件层208，使得过去使用传统的布线技术，在金属布线层226和第一导电层210之间形成电连接的作法，变成一项挑战。
根据本公开的各种实施例提供了用于形成3D集成布线结构的方法和具有互连结构的半导体器件。以下公开的形成3D集成布线结构的方法可以包括在第一基板的正面上形成绝缘层；在绝缘层的正面上形成半导体层；图案化半导体层以显露出至少部分的绝缘层；在第一基板的正面上形成复数个半导体结构，包括复数个导电触点和第一导电层；将第二基板与所述半导体结构接合；从所述第一基板的背面执行减薄工艺以显露出绝缘层和所述导电触点的一端；以及在显露出的绝缘层上形成导电布线层。结果，在此公开的形成3D集成布线结构的方法可以提供互连结构，并且能够通过厚半导体器件层布线，以简化制造工艺、降低生产成本并提高器件质量。
图3是根据本公开的一些实施例的用于形成3D存储器件的示例性集成布线方法300的流程图。图4-9示出了根据本公开的一些实施例的用于形成3D存储件的示例性制造方法。应该理解的是，方法300中所示的步骤和图4-9所示的制造方法并非穷尽的，并且在任何所示方法和步骤之前、之后或之间也可能执行其它方法和步骤。
参照图3和图4，方法300从步骤302开始，其中绝缘层404形成在第一基板402的正面403上，半导体层412形成在绝缘层404的正面407上。如本文所用，术语结构的“正面”是指器件所形成的结构的那一侧。相反，如本文所用，术语“背面”是指与正面相对的结构的那一侧。为了便于说明，第一基板402、绝缘层404和半导体层412上、下颠倒地示出，使得第一基板402的背面405在第一基板402的正面403上方；绝缘层404的背面409位于绝缘层404的正面407的上方；并且半导体层412的背面413位于半导体层412的正面411的上方。值得注意的是，绝缘层404的背面409与第一基板402的正面403合并。半导体层412的背面413与绝缘层404的正面407合并。
第一基板402的材料可以是硅、锗、III-V半导体、碳化硅或硅覆绝缘基板，或其组合。在一些实施例中，第一基板402可包括硅(例如，单晶硅、多晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)，或其任何合适的组合。在一些实施例中，第一基板402是硅晶圆。在一些实施例中，半导体层412包括多晶硅或单晶硅，或其组合。用于形成半导体层412的方法包括一种或多种薄膜沉积工艺，例如原子层沉积(ALD)、化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、物理气相沉积(PVD)或以上组合。
通过CVD形成绝缘层404的示例性制造方法公开如下。CVD的沉积压力为1600-1700毫托(mtorr)，氨及/或氧的流量为5000-8000每分钟标准毫升(sccm)，硅烷(SiH4)的流量为800-1500sccm，射频功率为5500-7500瓦，沉积温度为450-500℃。
通过热氧化形成绝缘层404的示例性制造方法公开如下。热氧化工艺可包括干式氧化或湿式氧化，其中干式氧化在氧气流量为0.29-1.55L/min，氮气流量为2-18L/min，压力为0.51-1.51atm，温度为710-790℃的条件下进行。湿式氧化在水蒸气流量为0.11-0.99L/min，氮气流量为1.5-18.5L/min，压力为0.55-1.4atm，温度为720-750℃的条件下进行。
通过LPCVD形成包括多晶硅的半导体层412的示例性制造方法公开如下。在一些实施例中，进行LPCVD是用SiH4作为反应气体，反应室温度为710-740℃，反应室压力为255-345mtorr，SiH4流量为110-190sccm。反应气体可以进一步包括含氩气(Ar)的缓冲气体，氩气的流量为5.1-19L/min。在一些实施方案中，进行LPCVD是用SiH4作为反应气体，反应室温度为610-640℃，反应室压力为251-345mtorr，SiH4流量为110-199sccm。反应气体可以进一步包括含氩气的缓冲气体，氩气的流量为5.5-18L/min。在一些实施方案中，进行LPCVD是用SiH4作为反应气体，反应室温度为690-710℃，反应室压力为460-540mtorr，SiH4流量为145-235sccm。反应气体可以进一步包括含氩气的缓冲气体，氩气的流量为11-29L/min。在一些实施方案中，进行LPCVD是用SiH4作为反应气体，反应室温度为650-680℃，反应室压力为450-550mtorr，SiH4流量为150-250sccm。反应气体可以进一步包括含氩气的缓冲气体，氩气的流量为15-20L/min。
在一些实施例中，半导体层412的厚度约介于0.03μm至1μm之间。在一些实施例中，半导体层412的厚度约介于0.03μm至0.1μm之间。在一些实施例中，半导体层412的厚度约介于0.05μm至1μm之间。
在一些实施例中，用于绝缘层404的材料可包括氧化物、氮化物、氮氧化物或其组合。在一些实施例中，用于形成绝缘层404的方法包括热氧化、热氮化、热氮氧化、CVD、PVD或其组合。在一些实施例中，用于形成绝缘层的方法还包括通过化学机械抛光(CMP)平坦化绝缘层404的表面。
在一些实施例中，绝缘层的厚度在0.3μm至5μm之间。在一些实施例中，绝缘层的厚度在0.3μm至1μm之间。在一些实施例中，绝缘层的厚度在0.1μm至3μm之间。在一些实施例中，绝缘层的厚度为约1μm。
参考图3，方法300进行到步骤304，其中半导体层被图案化。如图5所示，形成图案化半导体层512的方法包括但不限于微影、蚀刻、沉积、抛光、CMP或其组合。在一些实施例中，电介质层覆盖半导体层412(图4中所示)和绝缘层404的正面407，接着通过沉积、蚀刻或可选的CMP暴露半导体层412的正面411，形成图案化半导体层512。
参考图3和图6，方法300进行到步骤306，其中在第一基板的正面上，复数个半导体结构620形成在绝缘层404的正面407上。如图6所示，复数个半导体结构620可包括图案化半导体层512、位于绝缘层404正面407的半导体器件层608、形成在半导体器件层608内的复数个导电触点606(贯穿阵列触点(TAC)或触点通孔)，以及第一导电层610(M1)。绝缘层404位于第一基板402的正面403和半导体结构620之间。如本文所用，术语结构的“正面”是指形成半导体结构的结构的那一侧。在一些实施例中，导电触点606垂直延伸到绝缘层404中。在一些实施例中，导电触点606垂直延伸到半导体层404中并接触第一基板的正面。在一些实施例中，导电触点606的长度范围从约0.5μm到5μm。在一些实施例中，导电触点606的长度范围从约0.5μm到1μm。在一些实施例中，导电触点606的直径约介于0.3μm至5μm之间。在一些实施例中，导电触点606的直径约介于0.3μm至1μm之间。在一些实施例中，图案化半导体层512的厚度约介于0.03μm至1μm之间。
在一些实施例中，半导体结构620是存储阵列结构。在一些实施例中，半导体结构是3D存储结构。在一些实施例中，半导体器件层608可包括存储堆叠。在一些实施例中，半导体器件层608是存储器件层。在一些实施例中，通过重复堆叠复数个存储单元来形成存储堆叠。在一些实施例中，半导体器件层608的厚度约介于1μm和50μm之间。在一些实施例中，半导体器件层608的厚度约介于1μm和10μm之间。在一些实施例中，半导体器件层608的厚度约介于5μm和50μm之间。在一些实施例中，半导体器件层608的厚度为约5μm。在一些实施例中，半导体器件层608的厚度大于5μm。
在一些实施例中，存储阵列堆叠通过多种制造方法形成，包括但不限于电介质层的薄膜沉积、通道孔和狭缝的蚀刻、信道孔中的存储薄膜的薄膜沉积，以及与栅极和字符线置换。在一些实施例中，存储阵列堆叠可以形成(例如，设置)在第一基板402的正面403，并且可以包括交替的导体/电介质堆叠和延伸通过交替的导体/电介质堆叠的NAND串的阵列。交替的导体/电介质堆叠可包括交替的导体层(例如，金属层或多晶硅层)和电介质层(例如，氧化硅层或氮化硅层)。每个NAND串可以包括复数个垂直堆叠的存储单元，每个存储单元由围绕NAND串的交替导体/电介质堆叠的相应导体层(用作控制栅极)控制。交替导体/电介质堆叠中的导体层可以在存储阵列区域外部的横向方向上延伸，从而形成半导体结构620的字符线(例如，存储阵列结构)。每个NAND串还可以在末端(例如，在半导体结构620的正面615)包括汲极。每个NAND串的漏极可以电连接到半导体结构620的复数个位线中的相应一个。在一些实施例中，每个NAND串还包括复数个选择栅极(例如，源极选择栅极和漏极选择栅极)。由于相关领域的技术人员能够理解该段中描述的一些结构，故这些结构未在图6中示出。
半导体结构620可包括一个或复数个导电触点606(TAC或接触通孔)，每个导电触点垂直延伸穿过半导体结构620的至少一部分。在一些实施例中，导电触点606可垂直延伸穿过半导体结构620的整个厚度。例如，导电触点606可以穿过半导体器件层608的整个厚度、绝缘层404的整个厚度和第一基板402的整个厚度的一部分。在一些实施例中，导电触点606可以穿过半导体器件层608的整个厚度和绝缘层404的整个厚度的一部分。在一些实施例中，导电触点606可以穿过半导体器件层608的整个厚度和绝缘层404的整个厚度，使得导电触点606到达绝缘层404的背面409。在一些实施例中，导电触点606可以穿过半导体器件层608的整个厚度的一部分而不到达第一基板402。在一些实施例中，导电触点606在侧面403处与第一基板402接触，并且在另一端与第一导电层610接触。在一些实施例中，导电触点沿垂直方向穿透半导体结构和绝缘层的至少一部分。
每个导电触点606可包括填充有导体材料的垂直开口，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂硅、硅化物、金属氧化物(例如，氧化钛)、金属氮化物(例如，氮化钛)或其组合。
在一些实施例中，导电触点的直径约介于0.3μm和5μm之间。在一些实施例中，导电触点的直径约介于0.3μm和1μm之间。在一些实施例中，导电触点的直径为约1μm。
导电触点606可以在存储阵列区域内及/或在存储阵列区域外部，例如，在半导体结构620的阶梯区域中。导电触点606可以与字符线触点、位线触点和选择栅极触点形成电连接。字符线触点可以在阶梯区域中并且电连接到字符线，使得每个字符线触点可以单独地寻址相应的字符线。位线触点可以通过位线电连接到NAND串，使得每个位线触点可以单独地寻址相应的NAND串。选择栅极触点可以电连接到选择栅极。由于相关领域的技术人员能够理解该段中描述的一些结构，故这些结构未在图6中示出。
半导体结构620可以包括位于半导体结构620的正面的第一导电层610。第一导电层610可以提供与存储阵列结构及/或外围器件结构的连接。可以基于存储阵列器件的内部结构及/或外围器件结构的布局来图案化第一导电层610，从而可以形成合适的互连结构。第一导电层610可包括但不限于W、Co、Cu、Al、金属硅化物或任何其它合适的材料。
参照图3和图7，方法300进行到步骤308，其中第二基板716连接到半导体结构620，然后是第一基板402的减薄工艺。如图7所示，第二基板716可以通过黏合剂黏合、阳极键合、直接晶圆键合、共晶键合、混合金属/介电键合或其组合，键合到半导体结构620。黏合剂黏合，也称为黏合或胶黏黏合，是一种晶圆黏合技术，其施加中间层以连接不同材料的基板。阳极键合是将玻璃密封到硅或金属而不引入中间层的晶圆键合工艺，中间层通常用于通过电场将玻璃密封到电子和微流道的硅晶圆。直接键合(也称为熔融键合)是晶圆键合工艺，没有任何额外的中间层。直接键合工艺基于满足特定要求的两个材料表面之间的化学键。直接键合工艺可包括晶圆预处理、室温下预键合和在升温下进行退火。共晶键合，也称为共晶焊接，是具有可以产生共晶系统的中间金属层的晶圆键合技术。混合键合，也称为“金属/电介质混合键合”，可以是直接键合技术(例如，在不使用中间层的情况下在表面之间形成键合，例如焊料或黏合剂)，其同时获得金属-金属键合和电介质-电介质键合。
第二基板716的材料可以是硅、锗、III-V半导体、碳化硅、玻璃、塑料膜、硅覆绝缘基板或其组合。在一些实施例中，第二基板716可包括硅(例如，单晶硅、多晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)，或其任何合适的组合。在一些实施例中，第二基板716是硅晶圆。
然后，通过包括但不限于机械研磨(例如，抛光)、化学机械平坦化、湿式蚀刻和大气下游电浆干式化学蚀刻等技术，或其组合，从背面405(图6中示出)减薄第一基板402。
在一些实施例中，减薄工艺移除第一基板402。在一些实施例中，减薄工艺移除第一基板402的至少一部分。在一些实施例中，减薄工艺移除第一基板402并减小绝缘层404的厚度，从约0.3-5μm的初始范围下降到约0.01-4.99μm的最终范围。在一些实施例中，减薄工艺去除第一基板402并将绝缘层404的厚度从约0.3-5μm的初始范围减小到约0.01-1μm的最终范围。
在一些实施例中，减薄工艺将第一基板402(例如，硅晶圆)的厚度从约400-700μm的初始范围减小到约150-250μm的最终范围。在一些实施例中，减薄工艺将第一基板402(例如，硅晶圆)厚度从约400-700μm的初始范围减小至约100-150μm的最终范围。在一些实施例中，减薄工艺将第一基板402(例如，硅晶圆)的厚度从约400-700μm的初始范围减小至小于约100μm的最终范围。
参照图3，方法300进行到步骤310，其中在暴露的绝缘层上形成导电布线层。如图8所示，导电层设置在绝缘层404的背面409上并通过微影和蚀刻图案化以形成导电布线层826。在一些实施例中，导电布线层826可以与半导体器件层608、第一导电层610及/或第二基板716形成电连接。可以基于存储阵列器件的内部结构及/或外围器件结构的布局来图案化导电布线层826，从而可以形成合适的互连结构。在一些实施例中，通过蚀刻导电布线层来形成布线图案。在一些实施例中，布线图案电连接到复数个导电触点。导电布线层826可包括但不限于W、Co、Cu、Al、Ag、Sn、金属硅化物或任何其它合适的材料。在一些实施例中，导电布线层826可包括Cu、Ag、Al、Sn、W或其组合。在一些实施例中，导电布线层826位于半导体结构620背面处的一个或复数个后段线路(BEOL)互连层(未示出)之中或之上。
在一些实施例中，为了减小由导电布线层826引起的应力，导电布线层826与半导体器件层608之间在垂直方向上的距离为约3μm。在一些实施例中，导电布线层826和半导体器件层608之间的垂直距离约介于3μm和10μm之间(例如，约3μm、约4μm、约5μm、约6μm、约7μm、约8μm、约9μm、约10μm，在由任何这些值限定的下端限定的任何范围内，或在由这些值中的任何两个限定的任何范围内)。在一些实施例中，导电布线层826可以与半导体结构620完全重叠。在一些实施例中，导电布线层826可以部分地与半导体结构620重叠。在一些实施例中，导电布线层电连接到第一导电层。在一些实施例中，导电布线层与第一基板电性隔离。
参照图3，方法300进行到步骤312，其中在导电布线层和暴露的绝缘层上形成钝化层。如图9所示，钝化层928形成在绝缘层404的背面409和导电布线层826上。钝化层928的电介质材料可包括氧化物、氮化物、氮氧化物或其组合。在一些实施例中，钝化层928包括氧化硅、氮化硅、氮氧化硅或其组合。钝化层928可以通过一种或多种薄膜沉积方法，例如，ALD、CVD、PVD或其组合、微影和蚀刻而形成。在一些实施例中，钝化层928的形成还包括以CMP平坦化钝化层928的表面。在一些实施例中，钝化层928通过CVD形成，其中CVD在1600-1700mtorr的沉积压力，NH3气体流量及/或氧气流量为5000-8000sccm，SiH4流量为800-1150sccm，射频功率为5500-7500瓦，沉积温度为450-500℃的条件下进行。在一些实施例中，钝化层的厚度介于约0.3μm和5μm之间。在一些实施例中，钝化层的厚度介于约0.3μm和1μm之间。在一些实施例中，钝化层的厚度为约1μm。基于存储阵列器件的内部结构及/或外围器件结构的布局，可以通过微影和蚀刻进一步图案化钝化层928，从而可以形成合适的互连结构。
在一些实施例中，3D存储器件还可以包括在第二基板716上的外围器件结构(未示出)，其面对面地定位，其正面面向存储阵列结构。外围器件可以包括用于促进3D存储器件操作的任何合适的数字、模拟及/或混合信号外围电路。例如，外围器件可以包括页面缓冲器、译码器(例如，行译码器和列译码器)、驱动器、电荷泵、电流或电压参考或者电路中任何主动或被动器件中的一个或复数个(例如，晶体管、二极管、电阻器或电容器)。在一些实施例中，使用CMOS技术形成外围器件。
在一些实施例中，提供了一种半导体器件的3D集成布线结构，其中所述结构通过上述任一实施例中描述的方法制成。在一些实施例中，半导体器件是3D存储器件。在一些实施例中，3D存储结构包括具有复数个导电触点的存储器件层，以及第一导电层。在一些实施例中，复数个导电触点在一端连接到绝缘层并且在另一端连接到第一导电层。
根据本公开的各种实施例提供了用于形成3D集成布线结构的方法和具有互连结构的半导体器件。这里公开的形成3D集成布线结构的方法可以包括在第一基板的正面上形成绝缘层；在绝缘层的正面上形成半导体层；图案化半导体层以暴露绝缘层的至少一部分表面；在所述第一基板的正面上形成复数个半导体结构，其中所述半导体结构包括复数个导电触点和第一导电层；将第二基板与半导体结构连接；在第一基板的背面上执行减薄工艺以暴露绝缘层和复数个导电触点的一端；在显露出的绝缘层上形成导电布线层。结果，这里公开的形成3D集成布线结构的方法可以提供互连结构并且能够通过厚半导体器件层布线。
在一些实施例中，公开了一种用于形成3D集成布线结构的方法。绝缘层形成在第一基板的正面上。半导体层形成在绝缘层的正面上并被图案化以暴露绝缘层的至少一部分表面。在第一基板的正面上形成复数个半导体结构，包括复数个导电触点和第一导电层。第二基板与半导体结构连接，接着在第一基板的背面上进行减薄工艺，以暴露绝缘层和复数个导电触点的一端。在暴露的绝缘层上形成导电布线层。在一些实施例中，半导体结构是3D存储结构。
在一些实施例中，公开了3D集成布线结构。3D集成布线结构可包括：绝缘层；图案化半导体层设置在绝缘层的正面；复数个半导体结构形成在至少一部分图案化半导体层和绝缘层上；以及导电布线层设置在绝缘层的背面上。在一些实施例中，所述结构还包括在绝缘层的背面上的第一基板。在一些实施例中，第一基板的至少一部分包括减小的厚度或被去除，并且绝缘层的背面的至少一部分被暴露。在一些实施例中，复数个半导体结构包括复数个导电触点和第一导电层。在一些实施例中，半导体结构是3D存储结构。
对特定实施例的上述说明将完全地展现本公开的一般性质，使得他人能够通过运用本领域技术范围内的知识容易地对这种特定实施例进行修改及/或调整以用于各种应用，而不需要过度实验，不脱离本公开的一般概念。因此，基于本文呈现的教导和指导，这种调整和修改旨在处于所公开的实施例的等同物的含义和范围内。应当理解，本文中的措辞或术语是出于说明的目的，而不是为了进行限制，从而本说明书的术语或措辞将由技术人员按照所述教导和指导进行解释。
上文已经借助于功能构建块描述了本公开的实施例，功能构建块例示了指定功能及其关系的实施方式。在本文中出于方便描述的目的任意地定义了这些功能构建块的边界。可以定义替代的边界，只要适当执行指定的功能及其关系即可。
发明内容和摘要部分可以阐述发明人所设想的本公开的一个或复数个示例性实施例，但未必是所有示例性实施例，并且因此，并非旨在通过任何方式限制本公开和所附权利要求。
本公开的广度和范围不应受任何上述示例性实施例的限制，并且应当仅根据以下权利要求书及其等同物来进行限定。

Claims (20)

1.一种形成3D集成布线结构的方法，包括：
在第一基板的正面上形成绝缘层；
在所述绝缘层的正面上形成半导体层；
图案化所述半导体层以暴露所述绝缘层的至少一部分表面；
在所述第一基板的所述正面上形成复数个半导体结构，其中，所述半导体结构包括第一导电层和复数个导电触点；
将第二基板与所述半导体结构连接；
在所述第一基板的背面上执行减薄工艺以暴露所述绝缘层和所述复数个导电触点的一端；以及
在所暴露的绝缘层上形成导电布线层。
2.根据权利要求1所述的方法，其中，所述复数个导电触点沿垂直方向穿透所述半导体结构和所述绝缘层的至少一部分，并且所述复数个导电触点在一端连接到所述导电布线层，以及在另一端连接到所述第一导电层。
3.根据权利要求1所述的方法，还包括通过蚀刻所述导电布线层来形成布线图案，其中，所述布线图案是电连接到所述复数个导电触点的。
4.根据权利要求1所述的方法，还包括在所述导电布线层和所暴露的绝缘层上设置钝化层。
5.根据权利要求1所述的方法，其中，形成所述半导体层包括在所述绝缘层的所述正面上设置多晶硅或单晶硅。
6.根据权利要求1所述的方法，其中，将第二基板与所述半导体结构连接包括键合工艺，所述键合工艺包括黏合剂键合、阳极键合、直接晶圆键合、共晶键合、混合金属/电介质键合、或其组合。
7.根据权利要求1所述的方法，
其中，形成所述复数个半导体结构包括形成复数个3D存储结构；并且
其中，形成所述复数个3D存储结构包括形成存储器件层、第一导电层和在所述存储器件层内的复数个导电触点，所述复数个导电触点在一端连接到所述第一基板的所述正面，以及在另一端连接到所述第一导电层。
8.根据权利要求7所述的方法，其中，形成所述复数个3D存储结构包括形成复数个堆叠的存储单元。
9.一种结构，包含：
绝缘层；
图案化半导体层，其设置在所述绝缘层的正面；
复数个半导体结构，其形成在至少一部分的所述图案化半导体层和所述绝缘层上，其中，所述复数个半导体结构包括复数个导电触点和第一导电层；以及
导电布线层，其设置在所述绝缘层的背面上。
10.根据权利要求9所述的结构，还包括在所述绝缘层的所述背面上的第一基板。
11.根据权利要求9所述的结构，还包括连接到所述复数个半导体结构的正面的第二基板。
12.根据权利要求9所述的结构，其中，所述复数个导电触点在一端连接到所述导电布线层以及在另一端连接到所述第一导电层。
13.根据权利要求9所述的结构，其中，所述绝缘层的厚度是在大约0.3μm与5μm之间的。
14.根据权利要求9所述的结构，其中，所述图案化半导体层包括单晶硅或多晶硅。
15.根据权利要求9所述的结构，其中，所述图案化半导体层的厚度是在大约0.03μm与1μm之间的。
16.根据权利要求9所述的结构，其中，所述复数个导电触点和所述导电布线层包含铜、银、铝、锡、钨、或其组合。
17.根据权利要求9所述的结构，其中，所述导电触点的直径是在大约0.3μm与5μm之间的。
18.根据权利要求9所述的结构，其中，所述复数个半导体结构包括复数个3D存储结构。
19.根据权利要求18所述的结构，
其中，所述复数个3D存储结构包括具有复数个堆叠的存储单元的存储器件层、复数个导电触点和第一导电层；并且
其中，所述复数个导电触点在一端连接到所述导电布线层以及在另一端连接到所述第一导电层。
20.根据权利要求18所述的结构，其中，所述3D存储器件结构的厚度是在大约1μm与50μm之间的。
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