TW201622081A - 可撓性包裝結構 - Google Patents

可撓性包裝結構 Download PDF

Info

Publication number
TW201622081A
TW201622081A TW104127741A TW104127741A TW201622081A TW 201622081 A TW201622081 A TW 201622081A TW 104127741 A TW104127741 A TW 104127741A TW 104127741 A TW104127741 A TW 104127741A TW 201622081 A TW201622081 A TW 201622081A
Authority
TW
Taiwan
Prior art keywords
die
substrate
layer
package
flexible
Prior art date
Application number
TW104127741A
Other languages
English (en)
Other versions
TWI634630B (zh
Inventor
目榮 謝
忠斌 康
宣加爾 佩里亞曼
麥克 斯金納
彥祥 周
慶達 馬
拉札克 里德札Ｅ 艾布德
桂菁 黃
Original Assignee
英特爾公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 英特爾公司 filed Critical 英特爾公司
Publication of TW201622081A publication Critical patent/TW201622081A/zh
Application granted granted Critical
Publication of TWI634630B publication Critical patent/TWI634630B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985—Flexible insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5387—Flexible insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3736—Metallic materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49572—Lead-frames or other flat leads consisting of thin flexible metallic tape with or without a film carrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73259—Bump and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/822—Applying energy for connecting
    • H01L2224/82201—Compression bonding
    • H01L2224/82203—Thermocompression bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Structure Of Printed Boards (AREA)
  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

描述一種適合用於彎曲包裝物形狀的可撓性包裝結構。在一實施例中，包裝物具有：一第一晶粒，在該第一晶粒上面的一第一模造化合物層，在該第一模造化合物層上面的一配線層，在該配線層上面且電氣耦合至該配線層的一第二晶粒，以及在該第二晶粒上面的一第二模造化合物層。

Description

可撓性包裝結構
本揭示內容係有關於半導體晶片包裝的領域，且特別是，有關於彎曲包裝物形狀的可撓性包裝技術。
半導體及微機械晶粒或晶片常為了保護外部環境的影響而加以包裝。包裝物提供物理保護，穩定性，外部連接，以及在有些情形下，冷卻包裝物裡面的晶粒。通常，晶片或晶粒附著至基材，然後將附著至基材的蓋體放在晶粒上面。替換地，晶粒附著至蓋體，然後在晶粒上形成包裝基材。
有一種趨勢是增加更多的功能於各個晶粒以及把一個以上的晶粒放在單一包裝物中。這導致包裝物變大，也增加包裝物的專用化。儘管例如蜂巢式電話的極高容量產品可受益於以高度專用目的來產生的組件，然而低容量產品沒辦法受益。對於低容量和更專用的產品，可選擇自多種現有較小晶粒而比較不貴。這使得提供給產品的功能更有可撓性以及允許產品使用較小的包裝晶粒。
當前包裝技術利用能攜載不同晶粒以及使晶粒互相連接的剛性預浸漬纖維玻璃或矽。這提供能固持晶粒 以及考慮到晶粒所使用之配線層(wiring layer)的穩定平台。不過，剛性基材需要寬廣、平坦及硬挺的位置以安裝於裝置中。隨著物聯網、進一步的自動化、及連接度擴張，需要微電子設備用於更多各式各樣的不同物品。這些微電子應用系統可包括衣著、書寫附件、醫療裝置、以及各種小型口袋及穿戴型物品。許多此類物品不提供寬廣、平坦及硬挺的位置給裝置包裝物。
依據本發明之一實施例，係特地提出一種方法，其係包含下列步驟：嵌入多個矽晶粒於一可撓基材中；形成一可撓插入物層於該等嵌入晶粒上面；形成在該可撓插入物層對面覆蓋該基材的一薄膜熱分布層；使得具有該等晶粒及該插入物之該基材成形；以及固化該成形基材。
2‧‧‧系統電路板/主機板
4‧‧‧處理器
6‧‧‧通訊包裝物/通訊晶片
8‧‧‧揮發性記憶體/DRAM
9‧‧‧非揮發性記憶體/ROM
10‧‧‧大容量儲存裝置/大容量記憶體
12‧‧‧圖形處理器
14‧‧‧晶片組
16‧‧‧天線
18‧‧‧顯示器/觸控顯示器
20‧‧‧觸控螢幕控制器
22‧‧‧電池
24‧‧‧功率放大器/AMP
26‧‧‧全球定位系統裝置/GPS
28‧‧‧羅盤
30‧‧‧揚聲器
32‧‧‧相機
100‧‧‧可撓或可滾捲包裝物/計算裝置
101‧‧‧可撓或可滾捲系統級包裝物(SiP)
102‧‧‧薄膜熱分布層或散熱器
103‧‧‧臨時載體
104‧‧‧第一晶粒
106‧‧‧晶粒堆疊
108‧‧‧可撓插入物
110、112‧‧‧可撓基材/封裝膠層
114、116‧‧‧矽裝置
118‧‧‧連接線
120、122‧‧‧外部連接物
138‧‧‧垂直通道
140‧‧‧通孔
142‧‧‧嵌入再分布金屬層
146‧‧‧電介質材料
148‧‧‧焊點
150‧‧‧電接觸點/表面焊點
152‧‧‧切槽
302‧‧‧包裝基材
304‧‧‧封裝膠
306‧‧‧第二層模造化合物
310‧‧‧處理器
312‧‧‧電源控制器
314‧‧‧記憶體
316‧‧‧MEM/感測器
318‧‧‧晶片組或共處理器
320‧‧‧無線電
322‧‧‧焊球或打線接合
324‧‧‧金屬焊點及繞線
602‧‧‧基材
604‧‧‧接地平面
606、607‧‧‧矽裝置
608‧‧‧第一層模造化合物
610‧‧‧頂部晶粒
612‧‧‧高導熱模造化合物第二薄層
614‧‧‧焊線或雷射鑽成通孔
616‧‧‧金屬層/散熱器層/附加導熱層
802‧‧‧基材
804‧‧‧接地平面
806、808‧‧‧晶粒
810‧‧‧下模造化合物層
812‧‧‧銅層或任何其他適當導熱層
816‧‧‧第二層模造化合物
本發明的具體實施例是為了舉例圖解說明而不是為了限制，附圖中類似的元件用相同的元件符號表示。
圖1A根據一具體實施例圖示可撓包裝物的剖面側視圖。
圖1B根據一具體實施例圖示圖1A之一部份的放大圖。
圖2A至圖2G的側視圖根據一具體實施例依序圖示形成圖1A之可撓包裝物的階段。
圖2H根據一具體實施例圖示圖2G之可撓包裝物的上視圖。
圖2I根據一具體實施例圖示圖2G之可撓包裝物在滾捲後的上視圖。
圖2J根據一具體實施例圖示圖2G之可撓包裝物在固化後的部份剖開上視圖。
圖3根據一具體實施例圖示替代可撓包裝物的剖面側視圖。
圖4根據一具體實施例圖示圖3之可撓包裝物的上視圖。
圖5A至圖5F的剖面側視圖根據一具體實施例圖示用於進行模造化合物之微影的示範方法流程以產生用於圖4之包裝物的引線佈線。
圖6根據一具體實施例圖示一替代可撓包裝物的剖面側視圖。
圖7根據一具體實施例圖示圖6之可撓包裝物的上視圖。
圖8A至圖8E的側視圖根據一具體實施例依序圖示形成圖6之可撓包裝物的階段。
圖9的方塊圖根據一具體實施例圖示包含有整合EMI屏蔽之包裝物的計算裝置。
描述一種組裝用於穿戴裝置應用之低輪廓高度整合系統的方法。具有嵌入矽裝置之數層可撓薄膜基材的互連係通過一或更多可撓插入物。該等矽裝置可包含中央處理單元，記憶體，感測器及電力管理控制器等等。該低 輪廓可撓包裝物有在包裝系統的頂部或底部的一或更多薄膜熱分布層。
這是利用嵌入晶粒薄膜及可撓插入物來提供高度整合低輪廓穿戴裝置。利用薄膜熱分布層來改善矽裝置的熱狀態。此外，可整合高度異質的裝置。可使用不同的矽裝置和藉由重新分割功能智財區塊(IP-block)來劃分該裝置與該輸入/輸出機能。相較於有明顯較大矽腳印的高度複雜系統單晶片(SOC)包裝物，整體系統可撓以彎曲進入各種位置且在較短時間內可提供給市場。
在彎曲包裝物以裝入非傳統位置時，冷卻上的限制可能限制系統(例如，SoC處理器)的功率及效能。利用堆疊晶粒包裝總成的模製區域作為包裝等級整合散熱器(heat spreader)及附加的接地平面，以提供改良訊號返回路徑和整個包裝總成的雜訊屏蔽，可更容易地耗散矽裝置的熱。為了較高的效能，附加散熱裝置可耦合至包裝等級整合散熱器。
圖1A的剖面側視圖圖示矽晶粒的包裝物101，其係能夠容納各種不同形式因子。該包裝物有兩層L1、L2以顯示多個晶粒可如何組合成為多個層件。不過，在一些具體實施例中，只需要一層L1。包裝物的基部102為由導熱材料形成的熱分布層，例如銀或銅鍍層。可撓插入物108位在兩層L1、L2之間。
這兩層各自由可撓基材110、112形成。矽晶粒都嵌入可由各種不同材料形成的基材，例如波麗樹脂模造 化合物(poly resin mold compound)。第一層L1圖示成有附著至可撓插入物108的第一晶粒104與耦合至該插入物的晶粒堆疊106。該等晶粒的附著可利用表面黏著(surface mount)、球形柵格(ball grid)、熱壓接合(thermal compression bonding)、表面活化常溫接合(surface activated bonding)或任何其他附著方法。在該晶粒堆疊中，下晶粒使用下晶粒上的焊點以及上堆疊的矽穿孔(through-silicon via)附著至上晶粒。替換地，插入物或任何其他所欲技術可用來耦合這兩個晶粒。
在第二層L2中，兩個附加晶粒114、116也用與第一層之晶粒相同的方式嵌入可撓基材。這允許所有的晶粒能耦合至任何其他晶粒或任何所欲外部裝置。在此實施例中，所有的配線連接都穿過在這兩層之間延伸的可撓插入物。該等晶粒都嵌入封裝膠層(encapsulant layer)110、112使得它們牢牢地固定在原位而且與插入物連接。在此實施例中，封裝膠層都用作包裝基材。該插入物及該封裝膠皆可撓使得包裝物可成形為任何所欲形式。熱分布層102施加至該等封裝膠層中之一或兩者以使晶粒的熱耗散到外部環境。如圖示，其係附著至下層L1。
圖1B更詳細地圖示圖1A之包裝物的一部份。如圖示，可撓插入物108可具有數個金屬佈線層(metal routing layer)142。該等金屬佈線層可在插入物的一或更多層中。電介質材料146可使用於該等金屬層之間。該等金屬層可包含數個焊點148以附著至晶粒114或晶粒堆疊106 的接觸或焊盤(land，未圖示)，以及連接至通孔140的焊點。可膛成、蝕刻或鑽出穿過封裝膠層的通孔以形成用於外部系統或組件的連接。該通孔也可用來連接至散熱器以使來自插入物及連接至插入物之晶粒的熱傳導至散熱器。在包裝物折疊或滾捲成最終組態時，該通孔也可具有連接至包裝物之另一部份的接觸，這在下文有更詳細的描述。
圖2A至圖2H圖示穿戴應用之可撓或可滾捲系統級包裝物(SiP)101的簡化組裝方法流程。圖2A為臨時載體103的剖面側視圖。一或更多矽裝置114、116，例如CPU、PCH、感測器、無線晶片及DRAM記憶體用黏著劑、焊料或任何其他方式附著至該載體。臨時載體103可為金屬、矽或任何其他適當剛性材料。該等矽裝置也可包含呈堆疊組態的數個嵌入晶粒106。該等堆疊晶粒彼此可具有垂直矽穿孔互連。該等矽裝置中之任一者可具有在頂面或底面上的接觸以與包裝物中的其他裝置或外部裝置連接。
在圖2B中，該等晶粒皆嵌入基材112。該薄膜可撓基材為保護該等晶粒以及使該等晶粒及任何其他層互相電氣隔離的可撓封裝膠。該封裝膠可由各種不同材料中之任一者製成，包括聚酯(Mylar)、聚亞醯胺(Kapton)、醯胺、玻璃纖維環氧樹脂及矽氧樹脂複合物。替代材料包括聚矽氧烷、環氧樹脂、可紫外線固化及氧(O2)/水(H2O)引發的丙烯酸酯(例如，聚甲基丙烯酸甲酯)、聚氨酯、苯並環丁烯(BCB)、聚亞醯胺、聚醯胺、高密度聚乙烯(HDPE)、雙馬來亞醯胺-三氮雜苯(BT)樹脂、液晶聚合物(LCP)、芳綸， 以及聚二甲基矽氧烷(PDMS)。取決於材料選擇，該可撓封裝膠在此製程步驟期間可呈半固化。
在圖2C中，形成穿過封裝膠至臨時載體103的數個垂直通道138。該等垂直通道可用機械或視需要用雷射鑽孔或用任何其他方式形成。取決於特定實作，該等垂直通道可具有任何所欲圖案或結構。此外，可鑽出額外的通道以改善包裝物的可撓性。可鑽孔或切割穿過封裝膠的切槽(kerfs)以使得在折疊或滾捲時，封裝膠可壓入切槽。該等切槽的邊緣可呈筆直或傾斜使得切槽的開口較寬。
在圖2D中，該等通道填充導體，例如銅，以建立穿過封裝膠的傳導孔(conductive via)。這可用各種不同填充及沉積製程中之任一者完成，包括化學及電漿氣相沉積。該等通孔的填充或鍍覆取決於所欲電氣特性。在圖2E中，電接觸點150施加至各通孔的頂部以及載體被移除。該載體的移除可藉由釋放黏著劑，蝕刻或用其他方式。
圖2F的展開側視圖圖示包裝物的多個層L1、L2。該薄膜可撓基材經製備成為一或更多薄層，在此情形下，為帶有嵌入基材之矽裝置104、106、114、116的兩層110、112。
圖2F也圖示在這兩層110、112之間的插入物108。薄膜可撓基材層(L1/L2)中之矽裝置的電氣互連可利用該可撓插入物層的金屬佈線層達成。該可撓插入物層有提供該等矽裝置間之電子路徑的嵌入再分布金屬層142(e-RDL)。該薄膜可撓基材及該插入物可由基於彈性體 的材料化合物形成。儘管以兩層圖解說明，然而藉由增加額外的基材層以及有插入物在各層之間，可使用更多或更少層。這考慮到更多層的薄膜可撓基材層。
可撓或可滾捲包裝物100也包含在包裝物基部或頂層的一或更多薄膜熱分布層或散熱器102。該薄膜熱分布層可由銀或銅基複合物或奈米複合物形成以提供遍及裝置的有效熱分布。在另一具體實施例中，該薄膜熱分布層也可或另外附著至包裝物頂層。在另一具體實施例中，通過電鍍、濺鍍或沉積製程，可直接形成該熱分布層(例如，銀或銅片)於基部層110的背面上。
如上述，為了改善包裝物的可撓性，可切割進入包裝物的封裝膠或可撓基材部份中之一或兩者的切槽(未圖示)。該等切槽係切割進入在滾捲部份(在此實施例中，為晶粒的底部)內側上的封裝膠。這可在視需要散熱器施加至此表面之前以及在可撓插入物放在這兩個基材之間前完成。該等切槽在橫向可切割成為V形通道或凹槽，或換言之，平行於為包裝物之彎曲或滾捲中心線的軸線。
在圖2G中，該等組件連結在一起。這是簡化圖用來表示在該等組件連結在一起之後的相對位置，而且它與圖1A實質相同。有嵌入晶粒的基材層都連結至插入物且耦合至在該插入物中的再分布層。在一實施例中，該插入物及該再分布層都形成於該等基材層中之一者上面，例如基部層110。然後，該第二基材層附著於該基部層上面。該薄膜基材層、該插入物層及該熱分布層可通過各種不同接 合製程中之任一者對齊及整合，例如包括表面活化常溫接合(SAB)或熱壓接合(TCB)。然後，該熱分布層可視需要用例如鍍覆法加到其他外表面。
圖2H為圖2G之組成包裝物的俯視平面圖。如圖2G及圖2I所示，該等矽裝置的位置在兩個基材之間交替。這提供程度較高的裝置可撓性以及較大的彎曲角度。該等矽裝置以交替組態方式定位成晶粒不直接在另一個晶粒上面以及使得各個晶粒在同一個基材內有空間。
圖2H圖示下基材110中的兩個晶粒104、106與上基材112中的兩個晶粒114、116。該等晶粒用由連接線118組成的簡化圖案連接以使該等矽裝置互相連接而且也連接至任何外部裝置。在圖示實施例中，在包裝物各端有兩個由外部連接物120、122組成的群組。在一些應用中，這允許更加方便的連接。例如，電力可在一端供給，以及資料在另一端供給。可用任何適當方式分割這兩個不同的連接區以配合任何所欲形式因子。也圖示連接至通孔140頂部的表面焊點150。表面接觸焊點特別有用於有弧形、折疊或彎曲包裝物組態的外部連接。
在圖2I中，包裝物101已滾捲成圓柱形使得基部層110及薄膜散熱器102都在圓柱形包裝物的外側。首先用適當的方式使該低輪廓可撓包裝物成形，例如滾捲法。然後，然後，可固化該成形包裝物以保持所欲形式。例如，該固化製程可用來硬化基材材料使其保持形狀。
圖2J的橫截面圖圖示可用來取代圖2I之滾捲形 狀的替代彎曲包裝物形狀。圖2J圖示形成弧形或波浪形的兩個封裝膠層110、112。利用劃破該等封裝膠層中之一或兩者的切槽152，使得該弧形包裝物可部份彎曲。該等切槽在封裝膠彎曲時減少封裝膠的壓縮。矽裝置116、106、114不需要彎曲。交替的位置允許封裝膠在裝置附近彎曲。接觸焊點150允許用於外部連接。
可撓及可滾捲包裝物有各種不同應用。圓柱形組態允許SiP使用於各種不同穿戴應用，例如有各種通訊、認證或保全性能的智慧筆。此一包裝物也可使用於其他穿戴應用，例如織物、玻璃、鞋、皮夾子及腕帶。該包裝物可替代地彎成不是圓柱形的其他彎曲形狀。該包裝物可在一個以上的方向彎曲使得它能夠適應其他的彎曲形狀。
圖3的剖面側視圖圖示可撓包裝物的替代組態。該包裝物有包裝基材302。矽裝置都用球形柵格、焊盤柵格或其他附著配置技術連接至基材。然後，將該等晶粒嵌入一層覆蓋該等晶粒及基材的封裝膠304。該封裝膠可與以上所述的材料相同，或在此實施例和圖1A及圖1B的實施例中，可使用模造化合物。然後，形成金屬焊點及繞線324於第一模造化合物層上面。附加矽裝置連接至金屬焊點的方式與裝置耦合至基材的類似。形成第二層模造化合物306於該等裝置及該第一模造化合物上面以密封該包裝物和固定該等裝置。
如同圖2J的實施例，在上模造化合物306的頂部可切割數個切槽。在添加配線層324之前，在下模造化 合物304的頂部可切割數條附加切槽。
圖4圖示相同包裝物的上視圖，其中模造化合物306的頂層是透明的。在此視圖中，可看見每一個矽裝置。模造化合物上的金屬焊點及佈線層在該上視圖中顯示如何利用用於焊球或焊線連接(wire bond connection)的焊點來連接該等矽裝置。
包裝物模造化合物中的電子路徑提供另一途徑用以在多晶片(或多晶片堆疊晶粒)包裝總成中的模組或晶粒之間建立直接電氣連接。這可用來取代特定插入物層。如圖3所示，該模造化合物用來作為佈線層及焊點的基材。
如上述，該等底部晶粒首先附著至該包裝基材。然後，包覆成型(overmold)其餘的結構。然後，微影技術可使用於該模造化合物上以形成金屬焊點及金屬繞線。模造化合物上的這些金屬焊點及金屬繞線用來電氣連接該多晶片包裝物的晶粒。除了金屬繞線以外，晶粒的主動面或背面可使用矽穿孔來電氣連接。該等金屬焊點可使用焊球或打線接合(wire bonding)322連接，或用任何其他所欲方式。
該基材可為習知迷你PCB(有核心或無核心)，它有疊上的電介質覆蓋層及金屬佈線以及在頂面及底面上的抗焊層(solder-resist layer)。該基材可為適合可撓性的習知包裝基材。該基材也可為具有封裝於彈性體化合物內之金屬佈線或再分布金屬層(例如，金屬絲網或金屬跡線)的可撓PCB。如上述，該模造化合物可為任何聚合物/波麗樹脂模造化合物或彈性體化合物，諸如此類。
圖3的剖面側視圖圖示具有附著至包裝基材302之多個晶粒的多晶片包裝總成。該等晶粒提供足夠的組件以形成強大的連接型計算系統。該等矽裝置包含處理器310、晶片組或共處理器318、記憶體314、無線電320、MEM/感測器316、電源控制器312、以及任何其他所欲組件。該等金屬焊點及金屬繞線平躺於模造化合物上且用來作為多晶片包裝物上之各種模組或矽裝置的電氣連接。
該金屬佈線層增加用於模組間通訊之電子路徑的總數且可使用於疊層或單層包裝物。電子路徑的增加有助於用於穿戴裝置之多晶片包裝總成有密度較高的模組整合。較少的電子路徑可能限制可有效整合於單一多晶片包裝總成中的模組個數。形成於模造化合物上的連接可更短或更直接。該等模組可用模造化合物上的金屬繞線直接互相連接而不必通過中間晶粒或包裝基材。這可改善包裝物的模組之間的通訊速度及效率。
此外，減少包裝基材中之金屬層的厚度及個數可藉由使一些金屬佈線由包裝基材302移到包裝物模造化合物304。這減少基材的需要數量而降低多晶片包裝總成的成本。
圖5A至圖5F的剖面側視圖圖示在模造化合物上進行微影以產生例如圖示於圖4之引線佈線(wire routing)的示範方法流程。在圖5A中，塗覆鈍化層於模造化合物上面。為使描述簡潔，未圖示嵌入晶粒及包裝基材。該鈍化層可由二氧化矽(SiO2)及其他電介質或絕緣材料製成。在圖 5B中，塗佈光阻層於該鈍化層上面，並加以曝光及顯像以產生所欲圖案。在圖5C中，該鈍化層基於帶有圖案之光阻劑的圖案化係藉由移除經曝光之鈍化層。在圖5D中，該光阻層被移除而留下帶有圖案的鈍化層。
在圖5E中，銅層或其他導電材料層塗覆於鈍化層上面。然後，藉由背面研磨(backgrind)銅向下到鈍化層的位準來完成該金屬佈線。這留下由銅與在銅之間的電介質組成的圖案。該銅可形成焊點、線路以及對光阻劑而言是可能的任何其他所欲形狀。該等金屬佈線層可用任何其他所欲方式形成。此方法流程僅供圖解說明。相同的技術可用來形成再分布層於圖1的插入物上。此外，可施加更多層於圖5E的圖案上面以產生更複雜的配線層和多個圖案層級。
圖6為另一可撓包裝物或包裝物之一部份的橫截面圖圖示。該包裝物有具有接地平面604的基材602。該包裝物可具有更多層用於互連數個矽裝置，或者它可以只提供接地或電源或兩者。一或更多矽裝置606、607利用球形柵格或焊盤柵格陣列連接至該等基材。然後，形成第一層模造化合物608於該等晶粒上面。
如圖示，該包裝物包含有耦合至各自底部晶粒606之頂部晶粒610的堆疊晶粒總成。取決於特定實作，可能有一個以上的堆疊。該等晶粒經堆疊成有由頂部晶粒之焊球至底部晶粒之矽穿孔的連接。不過，可使用任何其他晶粒連接，包括圖示於圖1及圖3的。
該包裝總成經模製成下層模造化合物608在包裝基材602上蔓延的表面積比在底部晶粒606上的表面積寬廣。該下層模造化合物的z向高度稍微高於該等底部晶粒的Z向高度使得該模造化合物可完全覆蓋該等底部晶粒。
在圖6的實施例中，該包裝物的下層模製區域可用來作為整合散熱器。有優良熱傳遞特性的特殊絕緣材料可用來作為該包裝物下層模造化合物。附加導熱層616，例如諸如銅或鋁的金屬，可鋪設、鍍覆、濺鍍或沉積於包裝總成的下層模製區域上面以使熱通過熱傳導過程進一步蔓延到下層模製區域的整個表面積。來自底部晶粒的熱可在下層模造化合物上傳導以及蔓延到模製區域之金屬層表面的整個表面積以通過自然的熱耗散過程散熱。
高導熱模造化合物第二薄層612可形成於下層模製區域608的頂部以保護金屬層616而且對於整個包裝總成仍可提供良好的散熱。金屬層616包含在晶粒之間的散熱器層及連接介面或再分布層，例如在附圖左邊的晶粒606、610與在附圖右邊的晶粒607之間。
在一具體實施例中，包裝物下層模製區域上的金屬層616使用焊線(wirebond)或穿過下層模造化合物608的雷射鑽成通孔614電氣連接至包裝基材接地平面604。此連接通過散熱器層616提供在包裝物內的額外熱耗散通道。該連接也提供額外訊號返回路徑(用於改善電氣效能)以及阻擋來自SiP內之其他通訊矽裝置的電磁干擾。
圖7為包裝物的俯視平面圖，其中該上層模製區域是透明的。這兩個矽裝置圖示成彼此在附近。兩者被散熱器層616包圍。可鍍覆該等穿模通孔(through-mold via)614以改善連接。如圖示，可有3個以上的通孔。也可增加在這兩個晶粒之間的通孔。
在兩層中的模造化合物608、612為有高熱傳遞特性的熱導體而且也可為電氣絕緣體。這允許裝置606、610通過模造化合物冷卻。該包裝物可以額外的散熱器層(未圖示)完成，例如金屬(例如，銅)層。該金屬可鋪設於用作模上散熱器(on-mold heat spreader)的模造化合物612上面。該金屬層可電氣連接至包裝基材接地接腳(ground pin)以提供附加訊號返回路徑與電磁干擾屏蔽層。
附加散熱器層616提供多晶片堆疊晶粒包裝總成的自然熱耗散能力。這允許多晶片堆疊晶粒包裝總成容納用於穿戴裝置的更高TDP矽模組。附加散熱器層也提高多晶片堆疊晶粒包裝總成的雜訊屏蔽有效性。可有效減少包裝基材(或PCB)的接地參考平面要求。這允許減少基材厚度及層數而降低包裝物的總成本。
圖8A至圖8E的剖面側視圖圖示圖8及圖9之包裝物的簡化製造方法流程。在圖8A中，晶粒806、808附著至包裝基材802。該基材係已經形成且包含接地平面804與用於該等晶粒的連接焊點。該等晶粒的附著可利用上述技術中之任一者，這取決於預期應用及晶粒的性質。該等晶粒808中有兩個堆疊。取決於整體系統設計，可使用 更多或更少個晶粒堆疊。
在圖8B中，形成下模造化合物層810於基材及晶粒上面。在圖示實施例中，該模造化合物覆蓋大部份的基材且覆蓋下層的晶粒。在圖8C中，形成銅層或任何其他適當導熱層812於模造化合物810上面。這是上述整合散熱器。視需要，該散熱器層之一部份可使用於佈線層及金屬焊點。
在圖8D中，形成穿過散熱器層及模造化合物的穿模通孔。該等通孔一路向下延伸到基材802的接地平面804。然後，填充及鍍覆該等通孔以確保它們使散熱器層電氣傳導及連接至接地平面。在圖8E中，在晶粒及散熱器層上面添加第二層模造化合物816。此層覆蓋整個基材且可用作其餘所有結構的保護層。
在得到圖8E的結構後，整個SiP的形狀可做成有任何適當組態以配合所欲形式因子。按需要，可滾捲(如圖2I所示)，折彎，彎曲或折疊該SiP。
描述於本文的RDL層可具有最靠近晶片的第一介電層，有數條金屬通路的導體層，以及焊料中止層。該晶片用穿過該第一介電層的數個通孔連接至該等金屬通路。該等金屬通路可由各種不同金屬中之任一者形成，包括銅、鋁、鈦、鎢、鎳、鈀、金，或包含銅、鋁、鈦、鎢、鎳、鈀及金中之一或更多的金屬合金。該RDL的形式可為包裝基材，BBUL(無凸塊增層，Bumpless Build-Up Layer)，或由形成於晶粒上面之電介質、傳導層組成的交替圖案。RDL 的特別選擇可經設計成能適合各種不同包裝物類型中之任一者。
取決於包裝物的本質及其預期用途，描述於本文的模製品或模造化合物可用各種不同材料中之任一者形成。合適的模造化合物可包含塑膠材料或可由其組成，例如熱固型聚合物或環氧樹脂或填充環氧樹脂，例如熱固型模造化合物。替換地，底膠(underfill)或其他材料可用來保護晶粒。
描述於本文用於散熱、附加佈線路徑及雜訊屏蔽的金屬層可為銅、鋁、金、或包括非金屬的任何其他導電材料。它可用濺鍍、沉積或各種其他方式施加。該金屬層可與RDL的接地層物理接觸及電氣接觸。
描述於本文的包裝物更可以附加塗層或蓋體來完成。取決於包裝物的特定類型，該包裝物可覆蓋另一層模造化合物或可覆蓋模製聚合物蓋體，或兩者。此外，該包裝物可添加附加晶粒、RDL、被動組件或其他元件以在包裝物或不同類型的多晶片包裝物中形成系統。該等金屬層可覆蓋供保護用的聚合物或電介質樹脂，以及可填充通孔以提供包裝物的保護及物理穩定性。替換地，該等通孔可填充金屬而不是覆蓋金屬。
圖9根據本發明之一實作圖示計算裝置100。計算裝置100容納系統電路板2。電路板2可包含許多組件，包括但不限於：處理器4與至少一通訊包裝物6。該通訊包裝物耦合至一或更多天線16。處理器4物理及電氣耦合至 電路板2。RF或者數位晶粒包裝物中之至少一者的屏蔽使用包裝物及金屬層中且穿過包裝物電氣耦合至電路板2的金屬內襯通孔(metal lined via)。在本發明的一些實作中，如上述，使用金屬被覆穿模通孔(metal coated through mold via)，形成組件、控制器、集線器或介面中之任一或更多於晶粒上。
取決於它的應用，計算裝置100可包含可能或不物理及電氣耦合至主機板2的其他組件。這些其他組件包括但不限於：揮發性記憶體(例如，DRAM)8，非揮發性記憶體(例如，ROM)9，快閃記憶體(未圖示)，繪圖處理器12，數位訊號處理器(未圖示)，加解密處理器(未圖示)，晶片組14，天線16，顯示器18，例如觸控螢幕顯示器，觸控螢幕控制器20，電池22，聲頻編碼解碼器，視頻編碼解碼器，功率放大器24，全球定位系統(GPS)裝置26，羅盤28，加速計，陀螺儀，揚聲器30，相機32、以及大容量儲存裝置(例如，硬碟驅動器)10，光碟(CD)，數位光碟(DVD)等等)。這些組件可連接至系統板2，安裝至系統板，或與其他組件中之任一者結合。
通訊包裝物6能夠實現至計算裝置100之資料傳輸以及出自計算裝置100之資料傳輸的無線及/或有線通訊。用語「無線」及其衍生詞可用來描述通過非固體媒介可利用調變電磁輻射來傳達資料的電路、裝置、系統、方法、技術、通訊通道等等。該用語不意謂相關裝置不包含任何配線，然而在一些具體實施例中，它們可能沒有。通訊包 裝物6可實現許多無線標準或協定中之任一者，包括但不限於：Wi-Fi(IEEE 802.11家族)，WiMAX(IEEE 802.16家族)，IEEE 802.20，長程演進技術(LTE)，Ev-DO，HSPA+，HSDPA+，HSUPA+，EDGE，GSM，GPRS，CDMA，TDMA，DECT，藍芽，彼等之衍生物，以及指定作為3G、4G、5G及以上的任何其他無線協定。計算裝置100可包含多個通訊包裝物6。例如，第一通訊包裝物6可專用於較短程的無線通訊，例如Wi-Fi及藍芽，以及第二通訊包裝物6可專用於較長程的無線通訊，例如GPS，EDGE，GPRS，CDMA，WiMAX，LTE，Ev-DO及其他。
可將整個系統100或該系統的任何部份構造成為可彎曲、可撓或可滾捲包裝物。該系統之一部份可設於剛性電路板上同時該系統之另一部份設於可撓或成形電路板上。
在各種實作中，計算裝置100可為膝上電腦，連網電腦(netbook)，筆記型電腦，超輕薄筆電(ultrabook)，智慧型手機，平板電腦，個人數位助理(PDA)，迷你行動型個人電腦(ultra mobile PC)，行動電話，列表機，掃描器，監視器，機上盒，娛樂控制單元，數位相機，可攜式音樂播放器，或數位錄影機。在其他實作中，計算裝置100可為任何其他電子裝置，例如處理資料的筆、錢包、手錶或電器。
具體實施例可實作成用主機板、特殊應用積體電路(ASIC)及/或現場可程式閘陣列(FPGA)互連的一或更多 記憶晶片、控制器、CPU(中央處理單元)，微晶片或積體電路。
對於「一具體實施例」、「具體實施例」、「示範具體實施例」、「各種具體實施例」等等的參照係表示所描述的本發明具體實施例(或數個)可包括特定特徵、結構或特性，但是並非每個具體實施例一定包括該等特定特徵、結構或特性。此外，一些具體實施例可具有針對其他具體實施例所述的特徵中之一些、所有或全無。
在以下描述及請求項中，可使用用語「耦合」及其衍生詞。「耦合」用來表示互相合作或互動的兩個或更多元件，但是它們之間可能有或沒有居間的物理或電氣組件。
如請求項中所使用的，除非特別指明，描述共同元件的序數形容詞「第一」、「第二」、「第三」只是表示參照類似元件的不同實例，而非旨在暗示所描述的元件必須在時間、空間、順序上或者是以任何其他方式遵循給定順序。
附圖及以下說明給出具體實施例的例子。熟諳此藝者應瞭解，一或更多所述元件也可結合成單一功能元件。替換地，某些元件可分成多個功能元件。來自一具體實施例的元件可加到另一具體實施例。例如，可改變描述於本文的方法順序而且不受限於描述於本文的方式。此外，任何流程圖中的動作不需以圖示順序實作；也不一定做所有的動作。再者，不取決於其他動作的動作可其他動作並行 地執行。具體實施例的範疇決不受限於特定的實施例。不適是否明示於本專利說明書中，仍可能有許多變體，例如結構，尺寸以及材料用法的差異。具體實施例的範疇至少與以下所給出的請求項的一樣寬廣。
以下實施例有關於其他具體實施例。不同具體實施例的各種特徵可與一些特徵以各種方式組合，包括或不包括這些特徵以適合各式各樣的不同應用系統。有些具體實施例有關於一種方法，其係包含下列步驟：嵌入多個矽晶粒於一可撓基材中，形成一可撓插入物層於該等嵌入晶粒上面，形成在該可撓插入物層對面覆蓋該基材的一薄膜熱分布層，使得具有該等晶粒及該插入物之該基材成形，以及固化該成形基材。
其他具體實施例包括：堆疊另一晶粒於該等多個矽晶粒中之一個上面，或形成一矽穿孔於該等多個晶粒中之一個中且使該通孔電氣連接至該堆疊晶粒。
在其他具體實施例中，該可撓插入物包含一嵌入再分布金屬層以提供一電子路徑至該可撓基材。該可撓插入物包含一彈性體以攜載該金屬層。形成該可撓插入物的步驟包含：形成多個交替的金屬層及介電層。該薄膜熱分布層包含一銅基複合物。
其他具體實施例包括：使該等多個矽晶粒接合至該可撓插入物。
在其他具體實施例中，該接合步驟包含：表面活化常溫接合或熱壓接合。該成形步驟包含：滾捲。
有些具體實施例有關於一種包裝物，其係包含：嵌入一可撓基材的多個矽晶粒，在該等嵌入晶粒上面的一可撓插入物層，在該可撓插入物層對面覆蓋該基材的一薄膜熱分布層，該可撓基材與該等晶粒及該插入物一起成形為一彎曲形狀且經固化使得該可撓基材保持它的形狀。
在其他具體實施例中，該等多個矽晶粒中之至少一晶粒堆疊於另一晶粒上面。
其他具體實施例包括：使該堆疊晶粒連接至另一晶粒的一矽穿孔。
在其他具體實施例中，該可撓插入物包含一嵌入再分布金屬層以提供一電子路徑至該可撓基材。該可撓插入物包含一彈性體以攜載該金屬層。該可撓插入物包含多個交替的金屬層及介電層。該薄膜熱分布層包含一銅基複合物。該等多個矽晶粒電氣耦合及接合至該可撓插入物。該接合係藉由表面活化常溫接合或熱壓接合。
其他具體實施例包括：嵌入一第二可撓基材的一第二多個矽晶粒，該第二基材在該第一矽基材對面與該可撓插入物電氣接觸。其他具體實施例包括：在該可撓插入物對面覆蓋該第二基材的一薄膜熱分布層。
有些具體實施例有關於一種電子計算系統，其具有一電源供應器，一顯示器，以及一半導體計算裝置包裝物，其具有嵌入一可撓基材的多個矽晶粒，在該等嵌入晶粒上面的一可撓插入物層，以及在該可撓插入物層對面覆蓋該基材的一薄膜熱分布層，該可撓基材與該等晶粒及該 插入物一起成形為一彎曲形狀且經固化使得該可撓基材保持它的形狀。
有些具體實施例有關於一種方法，其係包含：使多個晶粒附著至一基材，包覆成型該等附著晶粒，形成數個金屬焊點及佈線於該模造化合物上，以及使該等多個晶粒中之至少一晶粒連接至該等成形金屬焊點及佈線。
其他具體實施例包括：形成該等金屬焊點及佈線的步驟包含使用微影技術。
在其他具體實施例中，形成該等金屬焊點及佈線的步驟包含：施加金屬於一帶圖案鈍化層上面，以及背面研磨該金屬層。連接步驟包括：使用在位於各個晶粒上之一焊點與位於該模造化合物上之一成形金屬焊點之間的一焊線連接。連接步驟包括：使各自在至少一晶粒中的一矽穿孔連接至一成形金屬焊點。使一附加晶粒附著於在該模造化合物上之數個成形金屬焊點上面。
有些具體實施例有關於一種包裝物，其係包含：一第一晶粒，在該第一晶粒上面的一第一模造化合物層，在該第一模造化合物層上面的一配線層，在該配線層上面且電氣耦合至該配線層的一第二晶粒，以及在該第二晶粒上面的一第二模造化合物層。
在其他具體實施例中，該第一晶粒電氣耦合至該配線層。該第一晶粒通過在該第一晶粒中由該第一晶粒之正面延伸至在該第一晶粒內之電路的一矽穿孔來電氣耦合至該配線層。該第二晶粒通過形成於該第二晶粒之底部上 的數個配線墊(wiring pad)來電氣耦合至該配線層。
其他具體實施例包括：在該第一晶粒下面的一可撓基材。
在其他具體實施例中，該可撓基材導熱且熱耦合至該第一晶粒。
其他具體實施例包括：使該配線層耦合至該可撓基材的一穿模通孔。
在其他具體實施例中，該可撓基材包含一再分布層且電氣耦合至該第一晶粒。該再分布層用數條焊線耦合至該第一晶粒。該第二晶粒不在該第一晶粒上面且該第二晶粒側向偏離該第一晶粒。
其他具體實施例包含：在該第一模造化合物上面的一電接觸區，其耦合至該配線層以使該第二晶粒連接至一外部裝置。
其他具體實施例包含：在該第一模造化合物層上面的一可撓插入物，以及其中該配線層係形成於該可撓插入物上面。
其他具體實施例包含：在該配線層上面的一第三晶粒，以及其中該第二晶粒與該第三晶粒係用該配線層耦合。
在其他具體實施例中，該配線層包含電氣連接至該第二晶粒的金屬焊點。
有些具體實施例有關於一種電子計算系統，其係包含：一電源供應器，一顯示器，以及一半導體計算裝置 包裝物，其具有一第一晶粒、在該第一晶粒上面的一第一模造化合物層、在該第一模造化合物層上面的一配線層、在該配線層上面且電氣耦合至該配線層的一第二晶粒、以及在該第二晶粒上面的一第二模造化合物層。
有些具體實施例有關於一種方法，其係包含：使多個晶粒附著至一基材，用一導熱模造化合物包覆成型該等附著晶粒及該基材，以及沉積一導熱層作為在該模造化合物上面的一散熱器。
在其他具體實施例中，該模造化合物填充導熱材料以從該等晶粒傳導熱至該散熱器。該散熱器由一導熱材料形成，例如銅或鋁。
其他具體實施例包括：在沉積之前形成穿過該模造化合物的一導熱通孔以使該散熱器連接至該基材。
在其他具體實施例中，該基材包含一接地平面，以及該通孔耦合至該基材之該接地平面。
有些具體實施例有關於一種包裝物，其係包含：一基材，在該基材上且連接至該基材的一晶粒，在該晶粒及該基材上面的一導熱模造化合物，以及在該模造化合物上面的一散熱器。
在其他具體實施例中，該模造化合物填充導熱材料。該散熱器由一導熱材料形成，例如銅或鋁。
其他具體實施例包括：穿過該模造化合物以使該散熱器連接至該基材的一導熱通孔。
在其他具體實施例中，該基材包含一接地平面， 以及該散熱器耦合至該基材之該接地平面。
其他具體實施例包括：熱耦合至該散熱器的多個散熱鰭片。
在其他具體實施例中，該模造化合物包含允許該包裝物彎曲的多個切槽。
有些具體實施例有關於一種電子計算系統，其係包含：一電源供應器，一顯示器，以及一半導體計算裝置包裝物，其具有一基材，在該基材上且連接至該基材的一晶粒，在該晶粒及該基材上面的一導熱模造化合物，以及在該模造化合物上面的一散熱器。
101‧‧‧可撓或可滾捲系統級包裝物(SiP)
102‧‧‧薄膜熱分布層或散熱器
104‧‧‧第一晶粒
106‧‧‧晶粒堆疊
108‧‧‧可撓插入物
110、112‧‧‧可撓基材/封裝膠層
114、116‧‧‧矽裝置

Claims (20)

  1. 一種方法，其包含下列步驟：於一可撓基材中嵌入多個矽晶粒；於該等嵌入的晶粒上面形成一可撓插入物層；在該可撓插入物層對面於該基材上面形成一薄膜熱分布層；使得具有該等晶粒及該插入物之該基材成形；以及固化該成形的基材。
  2. 一種包裝，其包含：嵌入於一可撓基材中的多個矽晶粒；在該等嵌入晶粒上面的一可撓插入物層；在該可撓插入物層對面於該基材上面的一薄膜熱分布層，該可撓基材與該等晶粒及該插入物一起成形為一彎曲形狀且經固化使得該可撓基材保持它的形狀。
  3. 如請求項2所述之包裝，其中該可撓插入物包含用以攜載該金屬層的一彈性體。
  4. 如請求項2所述之包裝，其中該可撓插入物包含多個交替的金屬層及介電層。
  5. 如請求項2所述之包裝，其中該薄膜熱分布層包含一銅基複合物。
  6. 如請求項2所述之包裝，其更包含在該可撓插入物對面於該第二基材上的一薄膜熱分布層。
  7. 一種電子計算系統，其包含：一電源供應器；一顯示器；以及一半導體計算裝置包裝，其具有嵌入一可撓基材中的多個矽晶粒、在該等嵌入晶粒上面的一可撓插入物層、以及在該可撓插入物層對面於該基材上面的一薄膜熱分布層，該可撓基材與該等晶粒及該插入物一起成形為一彎曲形狀且經固化使得該可撓基材保持其形狀。
  8. 一種方法，其包含下列步驟：將多個晶粒附著至一基材；包覆成型該等附著的晶粒；形成數個金屬焊點以及於該模造化合物上佈線；以及使該等多個晶粒中之至少一晶粒連接至該等成形的金屬焊點及佈線。
  9. 一種包裝，其包含：一第一晶粒；在該第一晶粒上面的一第一模造化合物層；在該第一模造化合物層上面的一配線層；在該配線層上面且電氣耦合至該配線層的一第二晶粒；以及在該第二晶粒上面的一第二模造化合物層。
  10. 如請求項9所述之包裝，其中該第一晶粒透過在該第一晶粒中從該第一晶粒之頂面延伸至在該第一晶粒內之 電路的一矽穿孔來電氣耦合至該配線層，以及該第二晶粒透過形成於該第二晶粒之底部上的數個配線墊來電氣耦合至該配線層。
  11. 如請求項9所述之包裝，其更包含在該第一晶粒下面的一可撓基材，其中該可撓基材導熱且熱耦合至該第一晶粒。
  12. 如請求項9所述之包裝，其中該第二晶粒不在該第一晶粒上面，且該第二晶粒側向偏離該第一晶粒。
  13. 如請求項9所述之包裝，其更包含在該第一模造化合物上面的一電接觸區，其耦合至該配線層以使該第二晶粒連接至一外部裝置。
  14. 一種電子計算系統，其包含：一電源供應器；一顯示器；以及一半導體計算裝置包裝，其具有一第一晶粒、在該第一晶粒上面的一第一模造化合物層、在該第一模造化合物層上面的一配線層、在該配線層上面且電氣耦合至該配線層的一第二晶粒、以及在該第二晶粒上面的一第二模造化合物層。
  15. 一種方法，其包含下列步驟：將多個晶粒附著至一基材；用一導熱模造化合物包覆成型該等附著晶粒及該基材；以及沉積一導熱層作為在該模造化合物上面的一散熱 器。
  16. 一種包裝，其包含：一基材；在該基材上且連接至該基材的一晶粒；在該晶粒及該基材上面的一導熱模造化合物；以及在該模造化合物上面的一散熱器。
  17. 如請求項16所述之包裝物，其中該模造化合物係填充有導熱材料。
  18. 如請求項16所述之包裝物，其中該散熱器由例如銅或鋁的一導熱材料所形成。
  19. 如請求項16所述之包裝物，其更包含穿過該模造物以使該散熱器連接至該基材的一導熱通孔。
  20. 一種電子計算系統，其包含：一電源供應器；一顯示器；以及一半導體計算裝置包裝，其具有一基材、在該基材上且連接至該基材的一晶粒、在該晶粒及該基材上面的一導熱模造化合物、以及在該模造化合物上面的一散熱器。 第二晶粒。
TW104127741A 2014-09-26 2015-08-25 可撓性包裝結構 TWI634630B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
??PCT/US14/57648 2014-09-26
PCT/US2014/057648 WO2016048347A1 (en) 2014-09-26 2014-09-26 Flexible packaging architecture

Publications (2)

Publication Number Publication Date
TW201622081A true TW201622081A (zh) 2016-06-16
TWI634630B TWI634630B (zh) 2018-09-01

Family

ID=55581664

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104127741A TWI634630B (zh) 2014-09-26 2015-08-25 可撓性包裝結構

Country Status (9)

Country Link
US (1) US10396038B2 (zh)
EP (1) EP3022765A4 (zh)
JP (1) JP6152486B2 (zh)
KR (2) KR102157942B1 (zh)
CN (1) CN105659375B (zh)
BR (1) BR112015020625A2 (zh)
RU (1) RU2623697C2 (zh)
TW (1) TWI634630B (zh)
WO (1) WO2016048347A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI795077B (zh) * 2020-11-19 2023-03-01 美商蘋果公司 在扇出中之可撓性封裝架構概念
US11901285B2 (en) 2020-05-29 2024-02-13 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Microelectronic arrangement and method for manufacturing the same

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10553515B2 (en) 2016-04-28 2020-02-04 Intel Corporation Integrated circuit structures with extended conductive pathways
US10256219B2 (en) 2016-09-08 2019-04-09 Intel Corporation Forming embedded circuit elements in semiconductor package assembles and structures formed thereby
US11469213B2 (en) * 2016-09-28 2022-10-11 Intel Corporation Systems, methods, and apparatuses for implementing reduced height semiconductor packages for mobile electronics
US11276667B2 (en) * 2016-12-31 2022-03-15 Intel Corporation Heat removal between top and bottom die interface
DE102017203381A1 (de) * 2017-03-02 2018-04-05 Robert Bosch Gmbh Mikroelektronische Bauelementanordnung und entsprechendes Herstellungsverfahren
US10515927B2 (en) * 2017-04-21 2019-12-24 Applied Materials, Inc. Methods and apparatus for semiconductor package processing
US10347574B2 (en) * 2017-09-28 2019-07-09 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out packages
US10734318B2 (en) * 2017-11-14 2020-08-04 Intel Corporation Folded semiconductor package architectures and methods of assembling same
KR102460720B1 (ko) 2017-11-16 2022-10-31 삼성전자주식회사 반도체 소자 패키지를 포함하는 전자 장치
KR102016449B1 (ko) * 2017-12-01 2019-09-02 한국생산기술연구원 복합구조의 플렉서블한 전자모듈 및 이의 제조방법
KR20200067607A (ko) * 2018-12-04 2020-06-12 삼성전기주식회사 인쇄회로기판
KR102653499B1 (ko) 2019-06-28 2024-03-29 삼성전자주식회사 반도체 패키지
CN111463189B (zh) * 2020-04-13 2022-03-18 清华大学 基于系统级封装的柔性装置及其制造方法
CN111463187B (zh) * 2020-04-13 2022-03-18 清华大学 基于系统级封装的柔性装置及其制造方法
CN114614230A (zh) * 2020-12-09 2022-06-10 深南电路股份有限公司 耦合器及电子设备
CN113555326A (zh) * 2021-06-03 2021-10-26 珠海越亚半导体股份有限公司 可润湿侧面的封装结构与其制作方法及垂直封装模块
CN114093770A (zh) 2021-10-27 2022-02-25 珠海越亚半导体股份有限公司 埋嵌封装结构及其制作方法

Family Cites Families (103)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2949283A (en) 1956-05-11 1960-08-16 Millard F Smith Apparatus for heat transfer
US3307783A (en) 1964-03-04 1967-03-07 John A Wiebelt Thermostatic surface
US3359145A (en) 1964-12-28 1967-12-19 Monsanto Res Corp Electrically conducting adhesive
US3762946A (en) 1971-10-21 1973-10-02 Minnesota Mining & Mfg Small particle loaded electrically conductive adhesive tape
US4170677A (en) 1977-11-16 1979-10-09 The United States Of America As Represented By The Secretary Of The Army Anisotropic resistance bonding technique
US4548862A (en) 1984-09-04 1985-10-22 Minnesota Mining And Manufacturing Company Flexible tape having bridges of electrically conductive particles extending across its pressure-sensitive adhesive layer
US4644101A (en) 1985-12-11 1987-02-17 At&T Bell Laboratories Pressure-responsive position sensor
US4737112A (en) 1986-09-05 1988-04-12 American Telephone And Telegraph Company, At&T Bell Laboratories Anisotropically conductive composite medium
SU1489397A1 (ru) 1987-03-06 1995-04-20 Отделение Всесоюзного научно-исследовательского института электромеханики Магниточувствительный датчик для бесконтактного двигателя
US5471151A (en) 1990-02-14 1995-11-28 Particle Interconnect, Inc. Electrical interconnect using particle enhanced joining of metal surfaces
US5126286A (en) 1990-10-05 1992-06-30 Micron Technology, Inc. Method of manufacturing edge connected semiconductor die
US5353498A (en) 1993-02-08 1994-10-11 General Electric Company Method for fabricating an integrated circuit module
US5455445A (en) 1994-01-21 1995-10-03 Kulite Semiconductor Products, Inc. Multi-level semiconductor structures having environmentally isolated elements
MX9504078A (es) 1994-01-27 1997-06-28 Loctite Ireland Ltd Composiciones y metodos para proporcionar lineas conductoras anisotropica y enlaces entre dos conjuntos de conductores.
TW277152B (zh) 1994-05-10 1996-06-01 Hitachi Chemical Co Ltd
US5509815A (en) 1994-06-08 1996-04-23 At&T Corp. Solder medium for circuit interconnection
JP2692648B2 (ja) 1995-06-01 1997-12-17 日本電気株式会社 屋外機器用筐体
US5668409A (en) 1995-06-05 1997-09-16 Harris Corporation Integrated circuit with edge connections and method
US5661042A (en) 1995-08-28 1997-08-26 Motorola, Inc. Process for electrically connecting electrical devices using a conductive anisotropic material
WO1997012718A1 (en) 1995-10-06 1997-04-10 Brown University Research Foundation Soldering methods and compositions
US5786979A (en) 1995-12-18 1998-07-28 Douglass; Barry G. High density inter-chip connections by electromagnetic coupling
US5916641A (en) 1996-08-01 1999-06-29 Loctite (Ireland) Limited Method of forming a monolayer of particles
WO1999038211A1 (de) * 1998-01-22 1999-07-29 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Mikrosystem und verfahren zum herstellen eines mikrosystems
US6016250A (en) 1998-01-30 2000-01-18 Credence Systems Corporation Self-balancing thermal control device for integrated circuits
US5975922A (en) 1998-03-09 1999-11-02 Lucent Technologies Inc. Device containing directionally conductive composite medium
US5973923A (en) 1998-05-28 1999-10-26 Jitaru; Ionel Packaging power converters
US6524115B1 (en) * 1999-08-20 2003-02-25 3M Innovative Properties Company Compliant interconnect assembly
US6264476B1 (en) 1999-12-09 2001-07-24 High Connection Density, Inc. Wire segment based interposer for high frequency electrical connection
US6219243B1 (en) 1999-12-14 2001-04-17 Intel Corporation Heat spreader structures for enhanced heat removal from both sides of chip-on-flex packaged units
US6330157B1 (en) 1999-12-21 2001-12-11 International Business Machines Corporation Variable thermal exchanger and method thereof
JP4604307B2 (ja) 2000-01-27 2011-01-05 ソニー株式会社 撮像装置とその製造方法及びカメラシステム
US6325552B1 (en) 2000-02-14 2001-12-04 Cisco Technology, Inc. Solderless optical transceiver interconnect
US6586836B1 (en) * 2000-03-01 2003-07-01 Intel Corporation Process for forming microelectronic packages and intermediate structures formed therewith
US6611050B1 (en) 2000-03-30 2003-08-26 International Business Machines Corporation Chip edge interconnect apparatus and method
US6346750B1 (en) 2000-04-28 2002-02-12 Micron Technology, Inc. Resistance-reducing conductive adhesives for attachment of electronic components
US7033184B2 (en) 2001-06-14 2006-04-25 Paricon Technologies Corporation Electrical interconnect device incorporating anisotropically conductive elastomer and flexible circuit
US6628522B2 (en) 2001-08-29 2003-09-30 Intel Corporation Thermal performance enhancement of heat sinks using active surface features for boundary layer manipulations
US6574114B1 (en) 2002-05-02 2003-06-03 3M Innovative Properties Company Low contact force, dual fraction particulate interconnect
US7049836B2 (en) 2002-08-09 2006-05-23 Jsr Corporation Anisotropic conductivity connector, conductive paste composition, probe member, and wafer inspection device, and wafer inspecting method
AU2003237768A1 (en) 2003-05-28 2005-01-21 Infineon Technologies Ag An integrated circuit package employing a flexible substrate
US7439158B2 (en) 2003-07-21 2008-10-21 Micron Technology, Inc. Strained semiconductor by full wafer bonding
US7612443B1 (en) 2003-09-04 2009-11-03 University Of Notre Dame Du Lac Inter-chip communication
DE20317436U1 (de) 2003-11-10 2004-01-22 Magcode Ag Elektrische Verbindungsvorrichtung
US7180173B2 (en) * 2003-11-20 2007-02-20 Taiwan Semiconductor Manufacturing Co. Ltd. Heat spreader ball grid array (HSBGA) design for low-k integrated circuits (IC)
US7215018B2 (en) 2004-04-13 2007-05-08 Vertical Circuits, Inc. Stacked die BGA or LGA component assembly
JP2005303099A (ja) 2004-04-14 2005-10-27 Hitachi High-Technologies Corp プラズマ処理装置およびプラズマ処理方法
US7309838B2 (en) 2004-07-15 2007-12-18 Oki Electric Industry Co., Ltd. Multi-layered circuit board assembly with improved thermal dissipation
CN1731915B (zh) 2004-08-04 2010-11-10 冲电气工业株式会社 多层电路板装置
JP2006108431A (ja) 2004-10-06 2006-04-20 Sharp Corp 半導体装置
US20060091538A1 (en) 2004-11-04 2006-05-04 Kabadi Ashok N Low profile and tight pad-pitch land-grid-array (LGA) socket
JP4800606B2 (ja) * 2004-11-19 2011-10-26 Ｏｋｉセミコンダクタ株式会社 素子内蔵基板の製造方法
US7662708B2 (en) 2005-07-27 2010-02-16 Palo Alto Research Center Incorporated Self-assembled interconnection particles
US7525194B2 (en) 2005-07-27 2009-04-28 Palo Alto Research Center Incorporated System including self-assembled interconnections
US20070065984A1 (en) * 2005-09-22 2007-03-22 Lau Daniel K Thermal enhanced package for block mold assembly
US20070158807A1 (en) 2005-12-29 2007-07-12 Daoqiang Lu Edge interconnects for die stacking
FI119456B (fi) 2006-01-31 2008-11-14 Polar Electro Oy Liitinmekanismi
US7999383B2 (en) 2006-07-21 2011-08-16 Bae Systems Information And Electronic Systems Integration Inc. High speed, high density, low power die interconnect system
EP1936468A1 (en) 2006-12-22 2008-06-25 Siemens Aktiengesellschaft Bi-metallic elements for adjusting a cooling channel
KR20080069484A (ko) * 2007-01-23 2008-07-28 삼성전자주식회사 플렉시블 기판을 이용한 적층형 반도체 패키지
US8623265B2 (en) 2007-02-06 2014-01-07 World Properties, Inc. Conductive polymer foams, method of manufacture, and articles thereof
DE112008000327T5 (de) 2007-02-06 2009-12-31 World Properties, Inc., Lincolnwood Leitfähige Polymerschäume, Herstellungsverfahren und Anwendungen derselben
JP4363450B2 (ja) 2007-02-23 2009-11-11 日本電気株式会社 ディスクアレイ装置
US7675164B2 (en) * 2007-03-06 2010-03-09 International Business Machines Corporation Method and structure for connecting, stacking, and cooling chips on a flexible carrier
JP4319229B2 (ja) * 2007-03-29 2009-08-26 シャープ株式会社 半導体装置
US7696013B2 (en) 2007-04-19 2010-04-13 Eastman Kodak Company Connecting microsized devices using ablative films
US8445325B2 (en) 2007-05-04 2013-05-21 Stats Chippac, Ltd. Package-in-package using through-hole via die on saw streets
DE102007027901A1 (de) * 2007-06-18 2008-12-24 Robert Bosch Gmbh Leistungselektronikmodul
US20080315388A1 (en) 2007-06-22 2008-12-25 Shanggar Periaman Vertical controlled side chip connection for 3d processor package
US8384199B2 (en) * 2007-06-25 2013-02-26 Epic Technologies, Inc. Integrated conductive structures and fabrication methods thereof facilitating implementing a cell phone or other electronic system
US20110024890A1 (en) 2007-06-29 2011-02-03 Stats Chippac, Ltd. Stackable Package By Using Internal Stacking Modules
US7550901B2 (en) 2007-09-27 2009-06-23 Intel Corporation Piezoelectric fan, cooling device containing same, and method of cooling a microelectronic device using same
US20090321044A1 (en) 2008-06-30 2009-12-31 Alcatel-Lucent Technologies Inc. Active heat sink designs
KR101486984B1 (ko) 2008-10-30 2015-01-30 삼성전자주식회사 가변 저항 메모리 소자 및 그 형성방법
KR20100058909A (ko) 2008-11-25 2010-06-04 삼성전자주식회사 가변저항 메모리 소자의 형성방법
WO2010076187A2 (en) 2008-12-30 2010-07-08 Stmicroelectronics S.R.L. Integrated electronic device with transceiving antenna and magnetic interconnection
US7989942B2 (en) 2009-01-20 2011-08-02 Altera Corporation IC package with capacitors disposed on an interposal layer
TWI462676B (zh) 2009-02-13 2014-11-21 Senju Metal Industry Co The solder bumps for the circuit substrate are formed using the transfer sheet
US20100270668A1 (en) 2009-04-28 2010-10-28 Wafer-Level Packaging Portfolio Llc Dual Interconnection in Stacked Memory and Controller Module
US8236610B2 (en) 2009-05-26 2012-08-07 International Business Machines Corporation Forming semiconductor chip connections
CN101907266A (zh) * 2009-06-05 2010-12-08 旭丽电子(广州)有限公司 具有防水功能的可挠式光束导引模块
GB0915473D0 (en) 2009-09-07 2009-10-07 St Microelectronics Res & Dev Improvements in or relating to CMOS sensors
KR20110052880A (ko) 2009-11-13 2011-05-19 삼성전자주식회사 플립 칩 패키지 및 그의 제조 방법
KR20110054348A (ko) * 2009-11-17 2011-05-25 삼성전기주식회사 전자소자 내장형 인쇄회로기판 및 그 제조방법
WO2011064552A1 (en) 2009-11-30 2011-06-03 Isis Innovation Limited Conjugates for delivery of biologically active compounds
JP5381696B2 (ja) 2009-12-25 2014-01-08 ソニー株式会社 回路基板積層モジュールおよび電子機器
KR101131289B1 (ko) * 2010-03-08 2012-03-30 삼성전기주식회사 전자부품 내장형 리지드-플렉시블 기판 및 그 제조방법
US20110278351A1 (en) 2010-05-11 2011-11-17 Aleksandar Aleksov Magnetic particle attachment material
US8609532B2 (en) 2010-05-26 2013-12-17 Intel Corporation Magnetically sintered conductive via
US20130100392A1 (en) 2010-06-29 2013-04-25 Sharp Kabushiki Kaisha Flexible display device and method for manufacturing flexible display device
KR101191976B1 (ko) * 2010-10-26 2012-10-17 한국생산기술연구원 플렉서블 임베디드 제조를 위한 연속식 칩 본딩용 가변직경 롤을 이용하는 연속적 칩 본딩 장치
JP2012114334A (ja) * 2010-11-26 2012-06-14 Nec Casio Mobile Communications Ltd キャビティ基板を備える半導体モジュール、その不良解析方法、及び該半導体モジュールの製造方法
KR20120079742A (ko) * 2011-01-05 2012-07-13 삼성전자주식회사 폴디드 적층 패키지 및 그 제조방법
US9155881B2 (en) 2011-05-06 2015-10-13 Iridium Medical Technology Co, Ltd. Non-planar chip assembly
JP2012256737A (ja) 2011-06-09 2012-12-27 Sony Corp 半導体装置及び半導体装置の製造方法
JP5893917B2 (ja) * 2011-12-28 2016-03-23 日東電工株式会社 電子部品用樹脂シート、電子部品用樹脂シートの製造方法、及び、半導体装置の製造方法
JP6171280B2 (ja) * 2012-07-31 2017-08-02 味の素株式会社 半導体装置の製造方法
KR102031731B1 (ko) * 2012-12-18 2019-10-14 삼성전자주식회사 반도체 패키지 및 이의 제조방법
KR102110984B1 (ko) 2013-03-04 2020-05-14 삼성전자주식회사 적층형 반도체 패키지
US8998454B2 (en) * 2013-03-15 2015-04-07 Sumitomo Electric Printed Circuits, Inc. Flexible electronic assembly and method of manufacturing the same
KR20140130922A (ko) 2013-05-02 2014-11-12 삼성전자주식회사 반도체 패키지 및 그 제조 방법
KR102105902B1 (ko) * 2013-05-20 2020-05-04 삼성전자주식회사 방열 부재를 갖는 적층 반도체 패키지
KR20150070749A (ko) * 2013-12-17 2015-06-25 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
CN106030781B (zh) 2013-12-19 2019-06-14 英特尔公司 柔软包裹的集成电路管芯

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11901285B2 (en) 2020-05-29 2024-02-13 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Microelectronic arrangement and method for manufacturing the same
TWI795077B (zh) * 2020-11-19 2023-03-01 美商蘋果公司 在扇出中之可撓性封裝架構概念

Also Published As

Publication number Publication date
JP2016539512A (ja) 2016-12-15
TWI634630B (zh) 2018-09-01
WO2016048347A1 (en) 2016-03-31
CN105659375B (zh) 2021-08-24
JP6152486B2 (ja) 2017-06-21
US20170345763A1 (en) 2017-11-30
RU2623697C2 (ru) 2017-06-28
KR20160047423A (ko) 2016-05-02
BR112015020625A2 (pt) 2017-07-18
KR20180008887A (ko) 2018-01-24
RU2015136239A (ru) 2017-03-03
CN105659375A (zh) 2016-06-08
US10396038B2 (en) 2019-08-27
EP3022765A4 (en) 2017-04-26
EP3022765A1 (en) 2016-05-25
KR102157942B1 (ko) 2020-09-21

Similar Documents

Publication Publication Date Title
TWI634630B (zh) 可撓性包裝結構
KR101683688B1 (ko) 집적 회로 패키지 및 집적 회로 패키지 제조 방법
CN104637908B (zh) 半导体封装件和制造半导体封装件的方法
CN104051334B (zh) 半导体封装和封装半导体装置的方法
CN109712952A (zh) 半导体封装件及其制造方法
CN106611714A (zh) 半导体装置及其制造方法
CN107408552A (zh) 薄型低翘曲扇出封装件中的双面安装存储器集成
US11688665B2 (en) Thermal management solutions for stacked integrated circuit devices
JP2012160707A (ja) 積層半導体チップ、半導体装置およびこれらの製造方法
JP6275670B2 (ja) 高密度チップ間接続
US20190385931A1 (en) Thermal management solutions for stacked integrated circuit devices
US11482472B2 (en) Thermal management solutions for stacked integrated circuit devices
US20190326192A1 (en) Heat dissipation device having a thermally conductive structure and a thermal isolation structure in the thermally conductive structure
US20170117251A1 (en) Fan-out 3D IC Integration Structure without Substrate and Method of Making the Same
US9601421B2 (en) BBUL material integration in-plane with embedded die for warpage control
US20220352121A1 (en) Semiconductor package having passive support wafer
US11621208B2 (en) Thermal management solutions that reduce inductive coupling between stacked integrated circuit devices
US11823972B2 (en) Thermal management solutions that reduce inductive coupling between stacked integrated circuit devices
US20200043829A1 (en) Thermal management solutions for stacked integrated circuit devices
US10115675B2 (en) Packaged semiconductor device and method of fabricating a packaged semiconductor device
US20230207525A1 (en) Ic die stacking with mixed hybrid and solder bonding
JP2023183142A (ja) 半導体装置および半導体装置の製造方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees