TW201547057A - 氮化物半導體元件之製造方法、氮化物半導體發光元件及發光裝置 - Google Patents

氮化物半導體元件之製造方法、氮化物半導體發光元件及發光裝置 Download PDF

Info

Publication number
TW201547057A
TW201547057A TW104125135A TW104125135A TW201547057A TW 201547057 A TW201547057 A TW 201547057A TW 104125135 A TW104125135 A TW 104125135A TW 104125135 A TW104125135 A TW 104125135A TW 201547057 A TW201547057 A TW 201547057A
Authority
TW
Taiwan
Prior art keywords
nitride semiconductor
buffer layer
alno buffer
layer
substrate
Prior art date
Application number
TW104125135A
Other languages
English (en)
Other versions
TWI573291B (zh
Inventor
Masahiro Araki
Takaaki Utsumi
Masahiko Sakata
Original Assignee
Sharp Kk
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Kk filed Critical Sharp Kk
Publication of TW201547057A publication Critical patent/TW201547057A/zh
Application granted granted Critical
Publication of TWI573291B publication Critical patent/TWI573291B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/12—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a stress relaxation structure, e.g. buffer layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48257—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/49105—Connecting at different heights
    • H01L2224/49107—Connecting at different heights on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H01L33/007—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Led Devices (AREA)
  • Physical Vapour Deposition (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
  • Led Device Packages (AREA)

Abstract

本發明係關於一種氮化物半導體元件(100)之製造方法，其包括步驟如後：於基板(1)上形成至少含有鋁、氮及氧之AlNO緩衝層(2)，以及於AlNO緩衝層(2)上形成氮化物半導體層(3、4、5、6、7、8)；在形成AlNO緩衝層(2)之步驟中，AlNO緩衝層(2)係於將氮氣與氧氣連續導入又排出之環境中藉由以鋁作為靶材(26)之反應性濺鍍法而形成，環境係氧氣流量相對於氮氣流量與氧氣流量之合計的比率為0.5%以下之環境。

Description

氮化物半導體元件之製造方法、氮化物半導體發光元件及發光裝置
本發明係關於一種氮化物半導體元件之製造方法、氮化物半導體發光元件及發光裝置。
由於含氮之III-V族化合物半導體(III族氮化物半導體)具有相當於具有紅外至紫外區域之波長之光之能量的能隙，故而用作發出具有紅外至紫外區域之波長之光的發光元件或接收具有此區域之波長之光的受光元件之材料。
又，III族氮化物半導體由於構成III族氮化物半導體之原子間之鍵較強，絕緣破壞電壓較高，飽和電子速度較大，故而亦用作耐高溫、高輸出、高頻電晶體等電子裝置之材料。
進而，III族氮化物半導體作為對環境幾乎無害且易使用之材料而備受矚目。
為了使用作為如上述之優異材料的III族氮化物半導體來製作實用之氮化物半導體元件，需於規定之基板上積層包含III族氮化物半導體之薄膜的III族氮化物半導體層，形成規定之元件構造。
此處，作為基板，最佳為包含具有可使III族氮化物半導體直接成長於基板上的晶格常數或熱膨脹係數的III族氮化物半導體的基板，作為包含III族氮化物半導體之基板，較佳為使用例如氮化鎵(GaN)基板等。
然而，GaN基板由於目前尺寸較小，為直徑2吋以下，並且非常昂貴，故而不實用。
因此，現狀為使用與III族氮化物半導體之晶格常數差異及熱膨脹係數差異較大之藍寶石基板或碳化矽(SiC)基板等作為用於製作氮化物半導體元件之基板。
藍寶石基板與作為具代表性III族氮化物半導體之GaN之間存在約16%左右之晶格常數差異。又，SiC基板與GaN之間存在約6%左右之晶格常數差異。基板與於其上成長之III族氮化物半導體之間存在此種較大晶格常數差異時，通常難以於基板上磊晶成長包含III族氮化物半導體之結晶。例如於藍寶石基板上直接磊晶成長GaN結晶時，存在無法避免GaN結晶之立體成長，而無法獲得具有平坦表面之GaN結晶的問題。
因此，目前一般於基板與III族氮化物半導體之間，形成用於消除基板與III族氮化物半導體之間之晶格常數差異的稱為緩衝層之層。
例如專利文獻1(日本專利第3026087號公報)中記載有如下方法：藉由有機金屬氣相磊晶(MOVPE)法，於藍寶石基板上形成氮化鋁(AlN)之緩衝層後，使包含AlxGa1-xN之III族氮化物半導體成長的方法。
然而，專利文獻1中所記載之方法難以再現性良好地獲得具有平坦表面之AlN之緩衝層。認為其原因在於：於藉由MOVPE法形成AlN之緩衝層時，用作原料氣體之三甲基鋁(TMA)氣體與氨(NH3)氣體容易在氣相中發生反應。
因此，專利文獻1中所記載之方法難以於AlN之緩衝層上再現性良好地成長表面平坦且缺陷密度較小之高品質之包含AlxGa1-xN之III族氮化物半導體。
又，例如專利文獻2(日本專利特公平5-86646號公報)中揭示有如 下方法：藉由於藍寶石基板上施加直流偏壓之高頻濺鍍法而形成AlxGa1-xN(0<x≦1)緩衝層的方法。
然而，藉由專利文獻2中所記載之方法形成於AlxGa1-xN(0<x≦1)緩衝層上的III族氮化物半導體，如專利文獻3之段落[0004]及專利文獻4之段落[0004]所記載般，並非具有優異之結晶性者。
因此，專利文獻3(日本專利第3440873號公報)中提出有於氫氣與氨氣之混合氣體之環境下對藉由直流磁控濺鍍法形成之包含III族氮化物半導體之緩衝層進行熱處理的方法，又，專利文獻4(日本專利第3700492號公報)中提出有於升溫至400℃以上之藍寶石基板上藉由直流磁控濺鍍法形成膜厚為50埃以上、3000埃以下之包含III族氮化物半導體之緩衝層的方法。
又，專利文獻5(日本專利特開2006-4970號公報)中揭示有於藍寶石基板上依序積層Al2O3層、AlOxNy層、及AlN層之3層的技術。該等3層係藉由使用ECR(Electron Cyclotron Resonance，電子迴旋共振)電漿之反應性濺鍍法所形成，為了緩和藍寶石基板與該等3層之最表層AlN層之晶格常數之差異，而於藍寶石基板與AlN層之間插入Al2O3層與AlOxNy層(專利文獻5之段落[0019]~[0023])。並且提出有：藉由MOVPE法，於AlN層上進而形成包含p型GaN之緩衝層，並於該緩衝層上形成氮化物半導體層的方法(專利文獻5之段落[0024])。
進而，專利文獻6(日本專利特開2009-81406號公報)中揭示有如下技術：藉由反應性濺鍍法，於基板上形成緩衝層，並於其上藉由MOVPE法形成III族氮化物半導體層的技術。此處，緩衝層較佳為含有氧且緩衝層中之氧濃度為1原子%以下(專利文獻6之段落[0028])。其原因在於：推測若緩衝層中之氧濃度超過1原子%，則緩衝層中之氧變得過多，基板與緩衝層之間之晶格常數之匹配性降低，而導致作為緩衝層之功能降低(專利文獻6之段落[0028])。
又，專利文獻6中記載有如下內容：由於藉由反應性濺鍍法所形成之緩衝層含有氧，附著在濺鍍裝置之腔室內壁上之水分等含氧物會因濺鍍而自內壁飛出，使基板上所積層之緩衝層不可避免地混入氧(專利文獻6之段落[0028])。
並且，於專利文獻6中，為了使緩衝層中之氧濃度成為1原子%以下，係於形成緩衝層之前，於腔室內藉由反覆空放電16次將腔室內減壓，使內壓降低至6×10-6Pa，而除去腔室內之雜質。
先前技術文獻 專利文獻
[專利文獻1]日本專利第3026087號公報
[專利文獻2]日本專利特公平5-86646號公報
[專利文獻3]日本專利第3440873號公報
[專利文獻4]日本專利第3700492號公報
[專利文獻5]日本專利特開2006-4970號公報
[專利文獻6]日本專利特開2009-81406號公報
於藉由上述專利文獻3~6中所記載之各種濺鍍法，形成主要包含AlN之緩衝層(以下稱為AlN緩衝層)時，附著在濺鍍裝置之腔室之內壁上之水分等含氧物會因濺鍍而自內壁飛出，使成膜過程中之AlN緩衝層不可避免地混入氧。又，由於腔室中殘留之含氧物之量會隨時間經過而變化，故而濺鍍過程中自腔室之內壁飛出之含氧物之量亦發生變化，結果導致如下問題：緩衝層中之氧含量不穩定，即緩衝層之結晶性缺乏再現性。於緩衝層之結晶性缺乏再現性時，緩衝層上所形成之氮化物半導體層之結晶性亦變得缺乏再現性。
又，如專利文獻6所記載般，於形成緩衝層之前，於腔室內反覆 空放電16次時，由於空放電所需處理時間延長，故而存在無法有效率地製造緩衝層上之氮化物半導體層及氮化物半導體元件的問題。
鑒於上述情況，本發明之目的在於提供一種氮化物半導體元件之製造方法，其可再現性良好地形成具有優異之結晶性之氮化物半導體層，而效率良好地製造具有優異之特性之氮化物半導體元件。
本發明係關於一種氮化物半導體元件之製造方法，其包括於基板上形成至少含有鋁、氮及氧之AlNO緩衝層之步驟、以及於AlNO緩衝層上形成氮化物半導體層之步驟；並且於形成AlNO緩衝層之步驟中，AlNO緩衝層係於將氮氣與氧氣連續導入又排出之環境中藉由以鋁作為靶材之反應性濺鍍法所形成，環境係氧氣流量相對於氮氣流量與氧氣流量之合計的比率為0.5%以下之環境。
又，於本發明之氮化物半導體元件之製造方法中，於形成AlNO緩衝層之步驟中，較佳為AlNO緩衝層係以AlNO緩衝層之氧濃度成為1原子%以上、10原子%以下之方式形成。
又，於本發明之氮化物半導體元件之製造方法中，於形成AlNO緩衝層之步驟中，較佳為AlNO緩衝層係以AlNO緩衝層之氧濃度於AlNO緩衝層中成為均勻之方式形成。
又，於本發明之氮化物半導體元件之製造方法中，於形成AlNO緩衝層之步驟中，較佳為AlNO緩衝層係以AlNO緩衝層對波長450nm之光的折射率成為2以上、2.1以下之方式形成。
又，於本發明之氮化物半導體元件之製造方法中，於形成AlNO緩衝層之步驟中，較佳為AlNO緩衝層係以AlNO緩衝層之膜厚成為5nm以上、100nm以下之方式形成。
又，於本發明之氮化物半導體元件之製造方法中，於形成AlNO緩衝層之步驟中，較佳為AlNO緩衝層係以覆蓋基板表面之90%以上 之方式形成。
又，於本發明之氮化物半導體元件之製造方法中，於形成AlNO緩衝層之步驟中，較佳為AlNO緩衝層係於基板溫度為300℃以上、1000℃以下之溫度下形成。
又，於本發明之氮化物半導體元件之製造方法中，於形成AlNO緩衝層之步驟中，較佳為即將形成AlNO緩衝層時之環境壓力為1×10-4Pa以下。
又，於本發明之氮化物半導體元件之製造方法中，較佳為於形成AlNO緩衝層之步驟之前，進而包括於濺鍍裝置之腔室內進行空放電之步驟。
又，於本發明之氮化物半導體元件之製造方法中，於形成AlNO緩衝層之步驟中，較佳為AlNO緩衝層係於0.2Pa以上之環境壓力下形成。
又，於本發明之氮化物半導體元件之製造方法中，於形成AlNO緩衝層之步驟中，較佳為AlNO緩衝層係於0.01nm/秒以上、1nm/秒以下之形成速度下形成。
又，於本發明之氮化物半導體元件之製造方法中，基板包括藍寶石基板，氮化物半導體層包括n型氮化物半導體層、氮化物半導體活性層及p型氮化物半導體層。
又，於本發明之氮化物半導體元件之製造方法中，於形成AlNO緩衝層之步驟中，較佳為反應性濺鍍法係於以100mm以上、250mm以下之距離配置之基板與靶材之間，藉由利用連續直流方式施加電壓所進行之直流磁控濺鍍法而進行。
又，於本發明之氮化物半導體元件之製造方法中，於形成AlNO緩衝層之步驟中，較佳為靶材係相對於基板之表面而傾斜配置。
又，本發明係關於一種藉由上述中任一項之氮化物半導體元件 之製造方法所製造之氮化物半導體發光元件。
進而，本發明係關於一種含有上述氮化物半導體發光元件之發光裝置。
根據本發明，若藉由於利用反應性濺鍍法形成緩衝層時積極地導入氧，則可提高此緩衝層上所積層之氮化物半導體層之結晶性。結果可製造具有優異之發光特性之氮化物半導體發光元件。
又，根據本發明，藉由於形成緩衝層時積極地導入氧，可再現性良好且有效率地形成具有優異之結晶性之緩衝層，因此可於此緩衝層上再現性良好且有效率地形成具有優異之結晶性之氮化物半導體層。結果可再現性良好且有效率地製造具有優異之發光特性之氮化物半導體發光元件。
1‧‧‧基板
2‧‧‧AlNO緩衝層
3‧‧‧氮化物半導體基底層
4‧‧‧n型氮化物半導體接觸層
5‧‧‧n型氮化物半導體包覆層
6‧‧‧氮化物半導體活性層
7‧‧‧p型氮化物半導體包覆層
8‧‧‧p型氮化物半導體接觸層
9‧‧‧透光性電極層
10‧‧‧p側電極
11‧‧‧n側電極
21‧‧‧腔室
23‧‧‧加熱器
24‧‧‧加熱器支撐材
25‧‧‧排氣口
26‧‧‧Al靶材
27‧‧‧磁體
28‧‧‧陰極
29‧‧‧磁體支撐材
30、31、32‧‧‧質量流量控制器
41‧‧‧第1引線框架
42‧‧‧第2引線框架
43‧‧‧模製樹脂
44‧‧‧第2導線
45‧‧‧第1導線
100、300‧‧‧氮化物半導體發光二極體元件
200‧‧‧發光裝置
圖1係實施形態之氮化物半導體發光二極體元件之示意剖面圖。
圖2係表示實施形態之氮化物半導體發光二極體元件之製造方法之一例中之製造步驟之一部分的示意剖面圖。
圖3係用於在基板之表面上積層AlNO緩衝層的直流磁控濺鍍裝置之一例的示意構成圖。
圖4係用於在基板之表面上積層AlNO緩衝層的直流磁控濺鍍裝置之另一例的示意構成圖。
圖5係表示實施形態之氮化物半導體發光二極體元件之製造方法之一例中之製造步驟之一部分的示意剖面圖。
圖6係表示實施形態之氮化物半導體發光二極體元件之製造方法之一例中之製造步驟之一部分的示意剖面圖。
圖7係表示實施形態之氮化物半導體發光二極體元件之製造方法之一例中之製造步驟之一部分的示意剖面圖。
圖8係使用實施形態之氮化物半導體發光二極體元件的發光裝置之一例的示意剖面圖。
圖9係實施例2之氮化物半導體發光二極體元件之示意剖面圖。
以下，對本發明之實施形態進行說明。再者，於本發明之圖式中，同一參照符號表示同一部分或相當部分。
<元件之構造>
圖1表示作為本發明之氮化物半導體元件之一例的實施形態之氮化物半導體發光二極體元件之示意剖面圖。
此處，實施形態之氮化物半導體發光二極體元件100具備如下部分：基板1、連接設置於基板1之表面之含有氧及鋁之氮化物半導體(以下稱為「氮氧化鋁」或「AlNO」)緩衝層2、連接設置於AlNO緩衝層2之表面之氮化物半導體基底層3、連接設置於氮化物半導體基底層3之表面之n型氮化物半導體接觸層4、連接設置於n型氮化物半導體接觸層4之表面之n型氮化物半導體包覆層5、連接設置於n型氮化物半導體包覆層5之表面之氮化物半導體活性層6、連接設置於氮化物半導體活性層6之表面之p型氮化物半導體包覆層7、連接設置於p型氮化物半導體包覆層7之表面之p型氮化物半導體接觸層8、及連接設置於p型氮化物半導體接觸層8之表面之透光性電極層9。並且，以與n型氮化物半導體接觸層4之露出表面連接之方式設置有n側電極11，以與透光性電極層9之表面連接之方式設置有p側電極10。
再者，AlNO緩衝層2為含有氧、氮及鋁者即可，例如可積層包含Alx0Ga1-x0Ny0O1-y0(0<x0≦1、0<y0<1)之式所表示之氮化物半導體的氮化物半導體層。其中，就獲得沿基板1之表面(成長面)之法線方向伸長之包含由晶粒整齊排列而成之柱狀結晶之集合體的結晶性良好之AlNO緩衝層2的觀點而言，較佳為積層包含AlNy0O1-y0(0<y0<1)之式所 表示之氮化物半導體的氮化物半導體層作為AlNO緩衝層2。
<元件之製法>
以下，對實施形態之氮化物半導體發光二極體元件100之製造方法之一例進行說明。
首先，如圖2之示意剖面圖所示，於基板1之表面上積層AlNO緩衝層2。此處，AlNO緩衝層2係於基板1與靶材之間，藉由利用連續直流方式施加電壓所進行之直流磁控濺鍍法而形成。再者，AlNO緩衝層2之形成方法並不限定於利用連續直流方式施加電壓而進行之直流磁控濺鍍法，例如亦可採用射頻濺鍍法、電子迴旋共振濺鍍法或其他反應性濺鍍法。
<基板>
作為基板1，例如可使用：包含具有a面、c面、m面或r面等露出面之藍寶石(Al2O3)單晶、尖晶石(MgAl2O4)單晶、ZnO單晶、LiAlO2單晶、LiGaO2單晶、MgO單晶、Si單晶、SiC單晶、GaAs單晶、AlN單晶、GaN單晶或ZrB2等硼化物單晶等的基板。再者，基板1之成長面之面方位並無特別限定，可適宜使用同軸基板或賦予傾斜角之基板等，其中，於使用包含藍寶石單晶之藍寶石基板作為基板1，且於藍寶石基板之c面上形成下述AlNO緩衝層2時，於如下方面較佳：可積層包含由晶粒整齊排列而成之柱狀結晶之集合體的結晶性良好之AlNO緩衝層2的傾向增大。
<基板之前處理>
亦可對積層AlNO緩衝層2前之基板1之成長面進行前處理。作為基板1之成長面之前處理之一例，可列舉：藉由與通常對矽基板進行者相同之RCA清洗，對基板1之成長面進行氫封端處理。藉此存在如下傾向：可於基板1之成長面上再現性良好地積層具有良好之結晶性之AlNO緩衝層2。
作為基板1之成長面之前處理之另一例，可列舉：將基板1之成長面暴露於氮氣電漿的處理。藉此存在如下傾向：可除去附著於基板1之成長面之有機物或氧化物等雜質，而調整基板1之成長面之狀態。尤其是基板1為藍寶石基板時，存在如下傾向：藉由將基板1之成長面暴露於氮氣電漿，使基板1之成長面氮化，基板1之成長面上所積層之AlNO緩衝層2易於均勻地形成於面內。
<濺鍍裝置>
圖3表示用於在基板1之表面上積層AlNO緩衝層2的直流磁控濺鍍裝置之一例的示意構成。
此處，直流磁控濺鍍裝置具備如下部分：腔室21、設置於腔室21之內部之下方的加熱器23、以與加熱器23相對向之方式設置之陰極28、及用於將腔室21之內部之氣體排出至腔室21之外部的排氣口25。
再者，加熱器23係由加熱器支撐材24所支撐。又，陰極28具有包含鋁之Al靶材26、與由磁體支撐材29所支撐之磁體27。又，腔室21連接有如下部分：用於向腔室21之內部供給氬氣的質量流量控制器30、用於向腔室21之內部供給氮氣的質量流量控制器31、及用於向腔室21之內部供給氧氣的質量流量控制器32。
並且，於基板1之表面上積層AlNO緩衝層2時，首先於如上述之構成之直流磁控濺鍍裝置之內部之加熱器23上設置基板1。基板1係以基板1之成長面(AlNO緩衝層2成長之面)與Al靶材26之表面相對向之方式隔開規定之距離d而配置。
上述距離d係指Al靶材26之表面之中心、與基板1之成長面之間的最短距離，此距離d較佳為設為100mm以上、250mm以下，更佳為設為120mm以上、210mm以下，更佳為設為150mm以上、180mm以下。藉由設置上述距離d，於藉由直流磁控濺鍍法積層AlNO緩衝層2時會對基板1供給高能量之反應種，於將上述之距離d設為100mm以 上時，可減小上述反應種對基板1之成長面之損傷，於將上述距離d設為250mm以下時，易引起電漿放電並且亦提高AlNO緩衝層2之形成速度，因此存在如下傾向：可積層沿基板1之成長面之法線方向(垂直方向)伸長之包含由晶粒整齊排列而成之柱狀結晶之集合體的結晶性良好之AlNO緩衝層2。因此，藉由於如此之結晶性良好之AlNO緩衝層2之表面上成長氮化物半導體層，可再現性良好地獲得錯位密度較低且結晶性優異之氮化物半導體層(本實施形態中為氮化物半導體基底層3)，進而可再現性良好地製作具有良好特性之氮化物半導體元件。
於將上述距離d設為120nm以上、210nm以下時，尤其是設為150nm以上、180nm以下時，可積層結晶性良好之AlNO緩衝層2，因此可於如此之AlNO緩衝層2之表面上再現性良好地成長錯位密度較低且結晶性優異之氮化物半導體層的傾向增大，進而可製作具有良好特性之氮化物半導體元件的傾向增大。
圖4表示用以在基板1之表面上積層AlNO緩衝層2的直流磁控濺鍍裝置之另一例的示意構成。圖4所示構成之直流磁控濺鍍裝置之特徵在於：於基板1與Al靶材26之間空開間隔，相對於基板1之成長面傾斜配置Al靶材26。
此處，Al靶材26係相對於基板1之成長面之法線方向傾斜角度θ而配置。此處，就積層結晶性優異之AlNO緩衝層2的觀點而言，角度θ較佳為10°以上、45°以下，更佳為20°以上、45°以下。
如此，以基板1與Al靶材26之間空開間隔且相對於基板1之成長面傾斜配置Al靶材26之狀態，於基板1與Al靶材26之間藉由利用連續直流方式施加電壓所進行之直流磁控濺鍍法積層AlNO緩衝層2時，可減小積層AlNO緩衝層2時供於基板1之高能量反應種對基板1之成長面所造成的損傷，因此具有可積層結晶性優異之AlNO緩衝層2之傾向。 進而具有AlNO緩衝層2之結晶性及層厚於基板1之面內變得均勻之傾向。
於圖4所示之構成之直流磁控濺鍍裝置中，Al靶材26表面之中心與基板1之成長面之間的最短距離d較佳為設為100mm以上、250mm以下，更佳為設為120mm以上、210mm以下，更佳為設為150mm以上、180mm以下。對於圖4所示之構成之直流磁控濺鍍裝置，藉由將上述最短距離d設定為如上述之範圍，亦因上述原因，而存在可積層結晶性優異之AlNO緩衝層2的傾向。
<AlNO緩衝層之形成>
其次，藉由自質量流量控制器31向腔室21之內部連續供給氮氣，自質量流量控制器32連續供給氧氣，而對基板1與Al靶材26之間連續地導入氮氣及氧氣，同時將腔室21之內部之氣體自排氣口25連續地排出至外部。
並且，藉由利用連續直流方式於基板1與Al靶材26之間施加電壓，而使基板1與Al靶材26之間產生氮氣與氧氣之混合氣體之電漿。藉此進行Al靶材26之濺鍍，而於基板1之表面上積層包含鋁與氮與氧之化合物的AlNO緩衝層2。再者，連續直流方式係於Al靶材26之濺鍍過程中，將規定大小之直流電壓(方向不隨時間經過而發生變化之電壓)連續地施加至基板1與Al靶材26之間的方式。
本發明者發現，於如此向腔室21之內部連續地導入氮氣與氧氣，並且將腔室21之內部之氣體自排氣口25連續地排出至腔室21之外部，同時於腔室21之內部藉由使用Al靶材26作為靶材之反應性濺鍍法來形成AlNO緩衝層2時，可形成可於上方再現性良好地形成具有優異之結晶性之氮化物半導體層之錯位密度較低且具有良好之結晶性之AlNO緩衝層2，從而完成本發明。認為其原因在於：由於藉由向腔室21之內部連續地導入、排出氧氣與氮氣而使腔室21之內部之環境保持 新鮮狀態，故而自腔室21之內壁產生之氣體在構成腔室21之環境的氣體中所占的比例減低。
<流量比>
AlNO緩衝層2係於氧氣流量相對於氮氣流量與氧氣流量之合計的比率為0.5%以下之環境下形成，更佳為於該比率為0.25%以下之環境下形成。於氧氣流量相對於氮氣流量與氧氣流量之合計的比率為0.5%以下時，尤其是0.25%以下時，可積層結晶性良好之AlNO緩衝層2，因此可於如此之AlNO緩衝層2之表面上再現性良好地成長錯位密度較低且結晶性優異之氮化物半導體層的傾向增大，進而可再現性良好地製作具有具有良好特性之氮化物半導體元件的傾向增大。
此處，AlNO緩衝層2較佳為於氧氣流量相對於氮氣流量與氧氣流量之合計的比率為0.05%以上之環境下形成，更佳為於該比率為0.1%以上之環境下形成。於氧氣流量相對於氮氣流量與氧氣流量之合計的比率為0.05%以上時，尤其是0.1%以上時，可積層結晶性良好之AlNO緩衝層2，因此可於如此之AlNO緩衝層2之表面上再現性良好地成長錯位密度較低且結晶性優異之氮化物半導體層的傾向增大，進而可再現性良好地製作具有良好特性之氮化物半導體元件的傾向增大。
再者，上文雖然對向腔室21之內部供給氮氣與氧氣之情形進行了說明，但並不限定於此，例如亦可將氮氣之至少一部分置換為氨氣。
<AlNO緩衝層之覆蓋率>
AlNO緩衝層2較佳為以覆蓋基板1之表面之90%以上之方式形成。於AlNO緩衝層2覆蓋基板1之表面之90%以上時，存在可抑制AlNO緩衝層2上所形成之氮化物半導體層產生凸起(hillock)或凹陷(pit)的傾向。
<AlNO緩衝層之氧濃度>
AlNO緩衝層2較佳為以AlNO緩衝層2中之氧濃度成為1原子%以上、10原子%以下之方式形成，更佳為以該氧濃度成為2原子%以上、9原子%以下之方式形成，更佳為以該氧濃度成為3原子%以上、7原子%以下之方式形成。其原因在於：如上所述，先前緩衝層2中之氧濃度必須設為1原子%以下，但本發明者等人經過努力研究，結果發現於AlNO緩衝層2中之氧濃度為1原子%以上、10原子%以下時，進而為2原子%以上、9原子%以下時，尤其是3原子%以上、7原子%以下時，可再現性良好地成長錯位密度較低且結晶性優異之氮化物半導體層的傾向增大，進而可再現性良好地製作具有良好特性之氮化物半導體元件的傾向增大。
AlNO緩衝層2較佳為以AlNO緩衝層2中之氧濃度於AlNO緩衝層2中成為均勻之方式形成。於該情形時，可再現性良好地成長錯位密度較低且結晶性優異之氮化物半導體層的傾向增大，進而存在可再現性良好地製作具有良好特性之氮化物半導體元件的傾向。再者，關於AlNO緩衝層2中之氧濃度於AlNO緩衝層2中成為均勻，只要於AlNO緩衝層2中氧濃度最大之部分之氧濃度、與於AlNO緩衝層2中氧濃度最小之部分之氧濃度之差值為10原子%以下即可。
<AlNO緩衝層之折射率>
AlNO緩衝層2對波長為450nm之光的折射率較佳為2以上、2.1以下，更佳為2.03以上、2.08以下，更佳為2.03以上、2.05以下。於AlNO緩衝層2對波長為450nm之光的折射率為2以上、2.1以下時，進而為2.03以上、2.08以下時，尤其是2.03以上、2.05以下時，可再現性良好地成長錯位密度較低且結晶性優異之氮化物半導體層的傾向增大，進而存在可再現性良好地製作具有良好特性之氮化物半導體元件的傾向。
<AlNO緩衝層之厚度>
基板1之成長面上所積層之AlNO緩衝層2之厚度較佳為設為5nm以上、100nm以下。於AlNO緩衝層2之厚度未達5nm時，有AlNO緩衝層2無法充分地發揮作為緩衝層之功能之虞。又，於AlNO緩衝層2之厚度超過100nm時，有作為緩衝層之功能不提高，僅AlNO緩衝層2之形成時間延長之虞。又，就於面內均勻地發揮AlNO緩衝層2之作為緩衝層之功能的觀點而言，更佳為將AlNO緩衝層2之厚度設為10nm以上、50nm以下。
<基板溫度>
於積層AlNO緩衝層2時之基板1之溫度較佳為300℃以上、1000℃以下。於積層AlNO緩衝層2時之基板1之溫度未達300℃時，有AlNO緩衝層2無法充分地覆蓋基板1之成長面，導致基板1之成長面自AlNO緩衝層2大量露出之虞。又，於積層AlNO緩衝層2時之基板1之溫度超過1000℃時，原料於基板1之成長面之遷移變得過於活潑，與其說形成柱狀結晶之集合體，不如說形成接近單晶膜之AlNO緩衝層2，而有AlNO緩衝層2之作為緩衝層之功能降低之虞。
<濺鍍裝置之極限真空度>
於積層AlNO緩衝層2時，期望腔室21之內部不存在雜質，因此就獲得具有良好之結晶性之AlNO緩衝層2的觀點而言，即將進行濺鍍之腔室21之內部壓力較佳為1×10-4Pa以下。即，即將形成AlNO緩衝層時之環境壓力較佳為設為1×10-4Pa以下。
<空放電>
為了進一步提高腔室21之極限真空度，較佳為於形成AlNO緩衝層2之前，於腔室21內進行空放電。藉由進行如此之空放電，可預先除去自腔室21內飛出之雜質。
作為空放電之方法，例如可採用：在不導入基板1之情況下，進行與形成AlNO緩衝層2時之處理相同的放電程序之方法等。
如此之空放電除了採用於與AlNO緩衝層2之形成條件相同之條件下進行方法以外，亦可進而設定為易使雜質飛出之條件而進行。作為如此之條件，例如可列舉：將基板加熱用之設定溫度設定為較高之條件、將用於產生電漿之電力設定為較高之條件等。
於在腔室21內持續產生電漿之狀態下，反覆交替進行僅供給氬氣之步驟與供給形成AlNO緩衝層2時之氣體之步驟的空放電亦可有效地提高極限真空度。於該空放電中，重要的是於僅供給氬氣之步驟中，對腔室21之內壁較薄地塗佈富含鋁之金屬膜。其原因在於，富含鋁之金屬膜易吸附雜質。其中，空放電之最後之步驟較佳為以供給AlNO緩衝層2之形成條件之氣體的步驟結束。其原因在於：於以僅供給氬氣之步驟結束空放電時，由於富含鋁之金屬膜形成覆蓋腔室21之內壁的狀態，故而此內壁形成非常不穩定之狀態，若於不穩定之腔室21之內壁之狀態下形成AlNO緩衝層2，則存在AlNO緩衝層2之膜質特性缺乏再現性之傾向。
藉由進行如上述之空放電，進一步提高形成AlNO緩衝層2前之腔室21內之極限真空度，藉此可更加切實地除去、減少腔室21之內壁或空間中所存在之含氧物。
<AlNO緩衝層之積層時之腔室之內部壓力>
積層AlNO緩衝層2時之腔室21之內部壓力較佳為0.2Pa以上。於積層AlNO緩衝層2時之腔室21之內部壓力未達0.2Pa時，腔室21之內部之氮量減少，有自Al靶材26濺鍍之鋁於不形成氮化物之狀態下附著在基板1之成長面上之虞。又，積層AlNO緩衝層2時之腔室21之內部壓力之上限並無特別限定，為可使腔室21之內部產生電漿之程度之壓力即可。
<AlNO緩衝層之形成速度>
AlNO緩衝層2之形成速度較佳為0.01nm/秒以上、1nm/秒以下。 於AlNO緩衝層2之形成速度未達0.01nm/秒時，AlNO緩衝層2未於基板1之成長面上均勻地擴大成長而成長為島狀，AlNO緩衝層2未能均勻地覆蓋基板1之成長面，有基板1之成長面自AlNO緩衝層2露出之虞。又，於AlNO緩衝層2之形成速度超過1nm/秒時，AlNO緩衝層2成為非晶質，有無法於AlNO緩衝層2上成長錯位密度較小且具有優異結晶性之氮化物半導體層。
<氮化物半導體基底層之形成>
其次，如圖5之示意剖面圖所示，藉由MOCVD(Metal Organic Chemical Vapor Deposition，金屬有機化學氣相沈積法)法，於AlNO緩衝層2之表面上積層氮化物半導體基底層3。
作為氮化物半導體基底層3，例如可積層包含Alx1Gay1Inz1N之式所表示之III族氮化物半導體的氮化物半導體層(0≦x1≦1、0≦y1≦1、0≦z1≦1、x1+y1+z1≠0)，為了不繼承包含柱狀結晶之集合體的AlNO緩衝層2中之錯位等結晶缺陷，較佳為含有Ga或In作為III族元素者。為了不繼承AlNO緩衝層2中之錯位，需要於與AlNO緩衝層2之界面附近使錯位環化，於氮化物半導體基底層3包含含有Ga或In之III族氮化物半導體時易產生錯位環。因此，藉由使用包含含有Ga或In之III族氮化物半導體的氮化物半導體基底層3，可於與AlNO緩衝層2之界面附近將錯位環化而對其進行限制，而抑制錯位自AlNO緩衝層2繼承至氮化物半導體基底層3。尤其是氮化物半導體基底層3包含Alx1Gay1N(0<x1<1、0<y1<1)之式所表示之III族氮化物半導體時，尤其是包含GaN時，由於可於與AlNO緩衝層2之界面附近將錯位環化而對其進行限制，故而存在獲得錯位密度較小且具有良好之結晶性之氮化物半導體基底層3。
亦可對即將積層氮化物半導體基底層3時之AlNO緩衝層2之表面進行熱處理。藉由該熱處理，存在可謀求AlNO緩衝層2之表面之淨化 與結晶性之提高的傾向。該熱處理例如可於MOCVD法所使用之MOCVD裝置內進行，作為熱處理時之環境氣體，例如可使用氫氣或氮氣等。又，為了防止上述熱處理時之AlNO緩衝層2之分解，亦可向熱處理時之環境氣體中混合氨氣。又，上述熱處理例如可於900℃以上、1250℃以下之溫度下進行例如1分鐘以上、60分鐘以下之時間。
氮化物半導體基底層3中亦可於1×1017cm-3以上、1×1019cm-3以下之範圍內摻雜n型摻雜劑，就維持良好之結晶性之觀點而言，氮化物半導體基底層3較佳為非摻雜。再者，作為n型摻雜劑，例如可使用矽、鍺及錫等，其中較佳為使用矽及/或鍺。
積層氮化物半導體基底層3時之基板1之溫度較佳為800℃以上、1250℃以下，更佳為1000℃以上、1250℃以下。於積層氮化物半導體基底層3時之基板1之溫度為800℃以上、1250℃以下時，尤其是1000℃以上、1250℃以下時，存在可成長結晶性優異之氮化物半導體基底層3的傾向。
<氮化物半導體層之形成>
其次，如圖6之示意剖面圖所示，藉由MOCVD法，於氮化物半導體基底層3之表面上依序積層n型氮化物半導體接觸層4、n型氮化物半導體包覆層5、氮化物半導體活性層6、p型氮化物半導體包覆層7及p型氮化物半導體接觸層8而形成積層體。
<n型氮化物半導體接觸層>
作為n型氮化物半導體接觸層4，例如可積層向包含Alx2Gay2Inz2N之式所表示之III族氮化物半導體之氮化物半導體層(0≦x2≦1、0≦y2≦1、0≦z2≦1、x2+y2+z2≠0)中摻雜有n型摻雜劑之層等。
其中，n型氮化物半導體接觸層4較佳為向Alx2Ga1-x2N(0≦x2≦1，較佳為0≦x2≦0.5，更佳為0≦x2≦0.1)之式所表示之III族氮化物半導體中摻雜矽作為n型摻雜劑的氮化物半導體層。
關於n型氮化物半導體接觸層4中之n型摻雜劑之摻雜濃度，就維持與n側電極11之良好之歐姆接觸、抑制n型氮化物半導體接觸層4產生龜裂及維持良好之結晶性的觀點而言，較佳為5×1017cm-3以上、5×1019cm-3以下之範圍。
關於氮化物半導體基底層3與n型氮化物半導體接觸層4之厚度之合計，就維持該等層之良好之結晶性的觀點而言，較佳為4μm以上、20μm以下，更佳為4μm以上、15μm以下，更佳為6μm以上、15μm以下。於氮化物半導體基底層3與n型氮化物半導體接觸層4之厚度之合計未達4μm時，有該等層之結晶性變差，該等層之表面產生凹陷(pit)之虞。另一方面，於氮化物半導體基底層3與n型氮化物半導體接觸層4之厚度之合計未達20μm時，有基板1之翹曲增大，導致元件之產率降低之虞。
<n型氮化物半導體包覆層>
作為n型氮化物半導體包覆層5，例如可積層向包含Alx3Gay3Inz3N之式所表示之III族氮化物半導體之氮化物半導體層(0≦x3≦1、0≦y3≦1、0≦z3≦1、x3+y3+z3≠0)摻雜n型摻雜劑之層等。n型氮化物半導體包覆層5亦可為將包含III族氮化物半導體之複數個氮化物半導體層異質接合而成之構造或超晶格構造。又，關於n型氮化物半導體包覆層5之能隙，就對下述氮化物半導體活性層6之光學侷限之觀點而言，較佳為大於氮化物半導體活性層6之能隙。n型氮化物半導體包覆層5之厚度並無特別限定，較佳為0.005μm以上、0.5μm以下，更佳為0.005μm以上、0.1μm以下。關於n型摻雜劑於n型氮化物半導體包覆層5中之摻雜濃度，就維持良好之結晶性及降低元件之工作電壓之觀點而言，較佳為1×1017cm-3以上、1×1020cm-3以下，更佳為1×1018cm-3以上、1×1019cm-3以下。
<氮化物半導體活性層>
又，於氮化物半導體活性層6具有例如單一量子井(SQW)構造時，作為氮化物半導體活性層6，例如可使用以包含Ga1-z4Inz4N之式所表示之III族氮化物半導體之氮化物半導體層(0<z4<0.4)作為量子井層者，以成為所需發光波長之方式控制In組成或厚度。氮化物半導體活性層6之厚度並無特別限定，就提高發光輸出之觀點而言，較佳為1nm以上、10nm以下，更佳為1nm以上、6nm以下。
形成氮化物半導體活性層6時之基板1之溫度較佳為700℃以上、900℃以下，更佳為750℃以上、850℃以下。於形成氮化物半導體活性層6時之基板1之溫度未達700℃時，有氮化物半導體活性層6之結晶性變差之虞，另一方面，於超過900℃時，有InN之昇華變得明顯，In進入固相中之效率降低，使In組成發生變化之虞。
又，作為氮化物半導體活性層6，例如亦可使用具有如下構造者：以包含Ga1-z4Inz4N之式所表示之III族氮化物半導體之氮化物半導體層(0<z4<0.4)作為量子井層，且以能隙高於該井戸層之包含Alx5Gay5Inz5N之式所表示之氮化物半導體之氮化物半導體層(0≦x5≦1、0≦y5≦1、0≦z5≦1、x5+y5+z5≠0)作為量子位障層，將該等逐一交替積層而成之多重量子井(MQW)構造。再者，上述量子井層及/或量子位障層中亦可摻雜n型或p型之摻雜劑。
<p型氮化物半導體包覆層>
作為p型氮化物半導體包覆層7，例如可積層向包含Alx6Gay6Inz6N之式所表示之III族氮化物半導體之氮化物半導體層(0≦x6≦1、0≦y6≦1、0≦z6≦1、x6+y6+z6≠0)中摻雜p型摻雜劑之層等，其中較佳為向包含Alx6Ga1-x6N之式所表示之III族氮化物半導體之氮化物半導體層(0<x6≦0.4、較佳為0.1≦x6≦0.3)中摻雜p型摻雜劑之層。再者，作為p型摻雜劑，例如可使用鎂等。
關於p型氮化物半導體包覆層7之能隙，就對氮化物半導體活性 層6之光學侷限之觀點而言，較佳為高於氮化物半導體活性層6之能隙。又，p型氮化物半導體包覆層7之厚度並無特別限定，較佳為0.01μm以上、0.4μm以下，更佳為0.02μm以上、0.1μm以下。就獲得結晶性良好之p型氮化物半導體包覆層7的觀點而言，p型摻雜劑於p型氮化物半導體包覆層7中之摻雜濃度較佳為1×1018cm-3以上、1×1021cm-3以下，更佳為1×1019cm-3以上、1×1020cm-3以下。
<p型氮化物半導體接觸層>
作為p型氮化物半導體接觸層8，例如可積層向包含Alx7Gay7Inz7N之式所表示之III族氮化物半導體之氮化物半導體層(0≦x7≦1、0≦y7≦1、0≦z7≦1、x7+y7+z7≠0)中摻雜p型摻雜劑之層等，其中就維持良好之結晶性及活動良好之歐姆接觸的觀點而言，較佳為使用向GaN層中摻雜p型摻雜劑之層。
關於p型摻雜劑摻入p型氮化物半導體接觸層8中之摻雜濃度，就維持良好之歐姆接觸、抑制p型氮化物半導體接觸層8中龜裂之產生及維持良好結晶性的觀點而言，較佳為1×1018cm-3以上、1×1021cm-3以下之範圍，更佳為5×1019cm-3以上、5×1020cm-3以下之範圍。又，p型氮化物半導體接觸層8之厚度並無特別限定，就提高氮化物半導體發光二極體元件100之發光輸出之觀點而言，較佳為0.01μm以上、0.5μm以下，更佳為0.05μm以上、0.2μm以下。
<MOCVD法>
上述n型氮化物半導體接觸層4、n型氮化物半導體包覆層5、氮化物半導體活性層6、p型氮化物半導體包覆層7及p型氮化物半導體接觸層8分別由III族氮化物半導體構成時，該等層例如可如下述藉由MOCVD法進行積層。
即，可藉由向MOCVD裝置之反應爐內部，供給例如選自由三甲基鎵(TMG)、三甲基鋁(TMA)及三甲基銦(TMI)所成群中之至少1種III 族元素之有機金屬原料氣體，與例如氨等氮原料氣體，將該等熱分解並使之反應而進行積層。
又，於摻雜作為n型摻雜劑之矽時，於MOCVD裝置之反應爐內部，在上述原料氣體之外，可藉由額外供給例如矽烷(SiH4)或二矽烷(Si2H4)作為摻雜氣體而摻雜矽。
又，於摻雜作為p型摻雜劑之鎂時，可藉由向MOCVD裝置之反應爐內部，在上述原料氣體之外，可藉由額外供給例如二環戊二烯基鎂(CP2Mg)作為摻雜氣體而摻雜鎂。
<電極之形成>
其次，如圖7之示意剖面圖所示，於p型氮化物半導體接觸層8之表面上形成包含例如ITO(Indium Tin Oxide，氧化銦錫)、ZnO或IZO(Indium Zinc Oxide，氧化銦鋅)之透光性電極層9之後，於透光性電極層9之表面上形成p側電極10。其後，藉由蝕刻除去形成p側電極10後之積層體之一部分，藉此使n型氮化物半導體接觸層4之表面之一部分露出。
其後，如圖1所示，可藉由於n型氮化物半導體接觸層4之露出表面上形成n側電極11，而製作實施形態之氮化物半導體發光二極體元件100。
<元件之特性>
於藉由以上之方式製作之實施形態之氮化物半導體發光二極體元件100中，如上所述，由於在沿基板1之成長面之法線方向(垂直方向)伸長之包含由晶粒整齊排列而成之柱狀結晶之集合體的結晶性良好之AlNO緩衝層2之表面上，依序積層有氮化物半導體基底層3、n型氮化物半導體接觸層4、n型氮化物半導體包覆層5、氮化物半導體活性層6、p型氮化物半導體包覆層7及p型氮化物半導體接觸層8，故而AlNO緩衝層2之表面上所積層之該等層之錯位密度降低，具有優異之 結晶性。因此，由具有如此之優異結晶性之層所形成之實施形態之氮化物半導體發光二極體元件100，成為工作電壓較低，發光輸出較高之元件。
<發光裝置>
圖8表示使用有實施形態之氮化物半導體發光二極體元件100之發光裝置之一例的示意剖面圖。此處，圖8所示之構成之發光裝置200具有將實施形態之氮化物半導體發光二極體元件100設置於第1引線框架41上之構成。並且，氮化物半導體發光二極體元件100之p側電極10與第1引線框架41利用第1導線45進行電性連接，同時氮化物半導體發光二極體元件100之n側電極11與第2引線框架42利用第2導線44進行電性連接。進而，藉由透明之模製樹脂43使氮化物半導體發光二極體元件100成形，發光裝置200被製成炮彈形狀。
由於圖8所示之構成之發光裝置使用實施形態之氮化物半導體發光二極體元件100，故而可成為工作電壓較低，發光輸出較高之發光裝置。
實施例1
於實施例1中，如圖2所示，藉由使用圖3所示之濺鍍裝置之反應性濺鍍法且於各種條件下，於包含表面平坦之藍寶石基板之基板1上積層AlNO緩衝層2，並調查各AlNO緩衝層2之特性。進而，藉由MOCVD法，於各AlNO緩衝層2上積層包含非摻雜GaN之氮化物半導體基底層3，並調查各氮化物半導體基底層3之特性。
具體而言，首先，於圖3所示之濺鍍裝置之加熱器23上未設置包含藍寶石基板之基板1之狀態下，向腔室21之內部供給經質量流量控制器30控制流量之氬氣，並使用真空泵自排氣口25排出與所供給之氬氣等量之氣體，藉此將腔室21之內部保持在固定壓力。
其次，藉由對加熱器23與Al靶材26之間施加電壓，而使加熱器 23與Al靶材26之間產生氬氣之電漿。於產生氬氣之電漿之狀態下保持數分鐘，對腔室21之內壁較薄地塗佈富含鋁之金屬膜。進而，保持產生氬氣之電漿之狀態，將氬氣換為氮氣。此時，腔室21之內部壓力之變化越小越好。繼而，於產生氮電漿之狀態下保持數分鐘，對腔室21之內壁塗佈AlN膜。
其次，於腔室21之內部之加熱器23上設置基板1(基板1之表面與Al靶材26之表面之最短距離d=180mm)，以基板1之溫度成為500℃之方式利用加熱器23對基板1進行加熱，將基板1之溫度為500℃之狀態保持10分鐘。
其次，向腔室21之內部供給經質量流量控制器31控制流量之氮氣，同時供給經質量流量控制器32控制流量之氧氣，利用真空泵經由排氣口25排出與所供給之氣體量等量之氣體，藉此將腔室21之內部保持在固定壓力。
其次，藉由對基板1與Al靶材26之間施加電壓，使基板1與Al靶材26之間產生氮氣及氧氣之電漿。藉此，濺鍍Al靶材26之鋁，同時使鋁與電漿中之氧及氮反應而進行反應性濺鍍，而於基板1之整個表面形成包含鋁與氮與氧之化合物的厚度為25nm之AlNO緩衝層2。此時之AlNO緩衝層2之形成速度為0.04nm/秒。又，即將濺鍍時之腔室21之內部壓力為1×10-4Pa以下。又，積層AlNO緩衝層2時之腔室21之內部壓力設為0.2Pa以上之環境壓力。
藉由以上方式，於表1之AlNO緩衝層之成膜條件之欄中所示之各種條件下形成樣品1~6之AlNO緩衝層2，分別測定樣品1~6之AlNO緩衝層2之X射線半高寬[arcsec]、氧濃度[原子%]及折射率。將其結果示於表1。
再者，表1之X射線半高寬[arcsec]係針對藉由X射線繞射測定而測得之搖擺曲線，測定將AlN結晶之(002)面、GaN結晶之(004)面及 GaN結晶之(102)面分別作為反射面時所對應之波峰之半高寬而算出。由於認為X射線半高寬之值越小，越為錯位小之良好結晶，故而將該數值作為評價結晶性之指標。
表1之氧濃度[原子%]係利用XPS(X-ray photoelectron spectroscopy，X射線光電子能譜)而測定。
表1之折射率表示對波長450nm之光之折射率，係藉由光譜式橢偏儀(Spectroscopic Ellipsometer)而測定。
其次，將積層AlNO緩衝層2後之基板1自圖3所示之濺鍍裝置之腔室21內取出，並設置於MOCVD裝置之反應爐之內部。
其後，於一邊向反應爐之內部供給氨氣，一邊供給作為載氣之氮氣及氫氣的狀態下，以約15分鐘使基板1之溫度上升至1125℃。此處，反應爐之內部壓力設為常壓，作為載氣之氫氣與氮氣之流量比(氫氣流量/氮氣流量)設為50/50。並且，確認基板1之溫度穩定在1125℃之後，開始向反應爐之內部供給TMG(三甲基鎵)氣體，如圖5所示，藉由MOCVD法，於AlNO緩衝層2之表面上積層厚度為5μm之包含非摻雜GaN的氮化物半導體基底層(GaN層)3。
藉由以上方式，於樣品1~6之AlNO緩衝層2之各自表面上形成樣品1~6之GaN層3，分別測定將樣品1~6之GaN層3之GaN結晶之(004)面及GaN結晶之(102)面分別作為反射面之X射線半高寬[arcsec]。將其結果示於表1。
根據表1所示之結果，獲得以下之知識見解。
(a)完全未通入氧氣而形成之樣品1之AlNO緩衝層2之特性，與通入微量(0.05%)氧氣而形成之樣品2之AlNO緩衝層2之特性大致相同。樣品1、2之AlNO緩衝層2之X射線半高寬分別為282[arcsec]、286[arcsec]，氧濃度均為2原子%。然而，樣品1與2之AlNO緩衝層2對450nm之波長之光的折射率分別為2.11、2.08，存在微小差異。另一方面，樣品1與樣品2之GaN層之特性存在較大差異，以樣品1與樣品2之GaN層之GaN(004)作為反射面之X射線半高寬分別為642[arcsec]、53[arcsec]。
(b)將氧氣流量比由0%增加至0.99%時，隨著氧氣流量比增加，AlNO緩衝層2中之氧濃度亦由2原子%增加至12原子%。另一方面，於將氧氣流量比由0%增加至0.5%(樣品1至樣品5)時，AlNO緩衝層2之折射率雖然由2.11單調減少至2.03，但若將氧氣流量比增加至0.99%(樣品6)，則反而增加至2.06。
(c)對於獲得良好之GaN特性之樣品2~5之AlNO緩衝層2，AlN(002)面之X射線半高寬為300[arcsec]以下，且折射率為2.08以下。根據以上情況確認，於藉由反應性濺鍍形成AlNO緩衝層時，氧氣流量比(氧氣流量×100/全部氣體之總流量)較佳為0.5%以下。
此處，專利文獻6試圖極力減少AlN緩衝層中不可避免地存在之氧的量而獲得優質之氮化物半導體元件，相對於此，本發明者等人相反積極地導入氧來形成AlNO緩衝層2，並於其表面上直接形成氮化物半導體層而獲得優質之氮化物半導體元件。藉由如此之方法獲得良好結果之原因尚未確證，但認為如下。
其一：形成AlNO緩衝層2時之腔室21之內部環境中存在之氧之性質不同。即，由腔室21內所導入之高純度氧氣供給之氧(高純度氧)與原本腔室21之內壁等殘留之含氧物於濺鍍中飛出之氧(殘留氧)的性質 不同。殘留氧一般認為係由腔室內壁吸附之水分分解而生成者，其形態為H2O、OH(中性或離子)、O(中性或離子)。另一方面，高純度氧為O2、O2離子、O(中性或離子)。例如，高純度氧係以O2之形態包含於AlNO緩衝層2中，或者以不含氫之狀態包含於AlNO緩衝層2中，因而推測與混入殘留氧之AlN膜之性質不同。
其二：於適度含氧之AlNO緩衝層2中，氧發揮填充形成AlNO緩衝層2之柱狀之AlN結晶之間隙(晶界)的作用，而減低直接形成於其上之氮化物半導體層之錯位密度。並且，認為高純度氧良好地發揮填充晶界之作用。
再者，上文對向腔室21之內部供給氮氣與氧氣之情形進行了說明，但並不限定於此，例如亦可將氮氣之至少一部分置換為氬氣，藉此調整反應性濺鍍時所產生之環境氣體之電漿狀態。
實施例2
圖9表示實施例2之氮化物半導體發光二極體元件之示意剖面圖。此處，實施例2之氮化物半導體發光二極體元件300具備如下部分：表面加工為凹凸狀之藍寶石基板1、連接設置於藍寶石基板1之表面之AlNO緩衝層2、連接設置於AlNO緩衝層2之表面之氮化物半導體基底層3、連接設置於氮化物半導體基底層3之表面之n型氮化物半導體接觸層4、連接設置於n型氮化物半導體接觸層4之表面之n型氮化物半導體包覆層5、連接設置於n型氮化物半導體包覆層5之表面之氮化物半導體活性層6、連接設置於氮化物半導體活性層6之表面之p型氮化物半導體包覆層7、連接設置於p型氮化物半導體包覆層7之表面之p型氮化物半導體接觸層8、及連接設置於p型氮化物半導體接觸層8之表面之透光性電極層9。並且，以與n型氮化物半導體接觸層4之露出表面連接之方式設置有n側電極11，且以與透光性電極層9之表面連接之方式設置有p側電極10。
此處，藍寶石基板1於提高氮化物半導體基底層3之結晶品質及實現界面之光散射的目的下形成為凹凸形狀。該凹凸形狀之深度較佳為充分大於AlNO緩衝層2之厚度。又，氮化物半導體基底層3亦較佳為沿著凹凸形狀而形成，因此凹凸之深度較佳為0.3μm以上、3μm以下。又，凸部與凸部之間隔較佳為2μm以上、5μm以下。凸部之剖面形狀可為梯形，亦可為凸部之上部帶有圓形之形狀。
以下，對實施形態所示之半導體發光元件之實施例進行詳細說明。首先，將圖9所示之藍寶石基板1設置於圖4所示之利用連續直流方式施加電壓而進行之直流磁控濺鍍裝置之腔室21之內部所安裝的加熱器23上。
此處，以藍寶石基板1之c面與Al靶材26之表面相對向，且Al靶材26之表面之中心與藍寶石基板1之c面之最短距離d成為180mm之方式設置基板1。其後，利用加熱器23將藍寶石基板1加熱至550℃之溫度。即將濺鍍時之腔室21之內部壓力為3×10-5Pa以下。
其次，向直流磁控濺鍍裝置之腔室21之內部，以40sccm之流量供給氮氣，以0.02sccm之流量供給氧氣，而將壓力保持在0.4Pa後，將藍寶石基板1之溫度維持在550℃。
接著，對藍寶石基板1與Al靶材26之間，藉由採用以連續直流方式施加330W之偏壓電壓來產生電漿而進行之直流磁控濺鍍法的反應性濺鍍，如圖9所示，於藍寶石基板1之c面上積層包含氮氧化鋁(AlON)之柱狀結晶之集合體的厚度為30nm之AlNO緩衝層2。此時之AlNO緩衝層2之形成速度為0.04nm/秒。
再者，圖4所示之直流磁控濺鍍裝置之陰極28中之磁體27於藍寶石基板1之c面之氮化過程中及AlNO緩衝層2之積層過程中之任一情形時均會搖擺。又，AlNO緩衝層2之積層係根據預先測定之AlNO緩衝層2之成膜速度，僅進行規定時間，並於AlNO緩衝層2之厚度成為30 nm之時停止氮電漿。
其次，將積層AlNO緩衝層2後之藍寶石基板1自直流磁控濺鍍裝置之腔室21內取出，設置於MOCVD裝置之反應爐之內部。此處，積層AlNO緩衝層2後之藍寶石基板1係利用高頻感應加熱式加熱器進行加熱，因而設置於石墨製之基座上。再者，於利用電阻加熱式加熱器對積層AlNO緩衝層2後之藍寶石基板1進行加熱時，積層AlNO緩衝層2後之藍寶石基板1係設置於石墨製之基座上所設置之石英製之托盤上。
其後，於一邊向反應爐之內部供給氨氣，一邊供給作為載氣之氮氣及氫氣的狀態下，以約15分鐘使藍寶石基板101之溫度上升至1125℃。此處，反應爐之內部壓力設為常壓，作為載氣之氫氣與氮氣之流量比(氫氣流量/氮氣流量)設為50/50。並且，於確認藍寶石基板101之溫度穩定在1125℃之後，開始向反應爐之內部供給TMG氣體，如圖9所示，藉由MOVPE法，於AlNO緩衝層2之表面上積層厚度為4μm之包含非摻雜GaN之GaN基底層3。再者，氨氣係以V族元素相對於III族元素之莫耳比(V族元素之莫耳數/III族元素之莫耳數)成為1500之方式供於反應爐之內部。
其次，將藍寶石基板1之溫度設為1125℃，以Si之摻雜濃度成為1×1019/cm3之方式將矽烷氣體供於反應爐之內部，藉此如圖9所示，藉由MOVPE法，於GaN基底層3之表面上積層厚度為3μm之摻雜矽之n型GaN接觸層4。
其次，於停止向反應爐之內部供給TMG氣體及氫氣之後，使藍寶石基板1之溫度降低至800℃，將載氣由氫氣換為氮氣。接著，於確認反應爐內部之狀態穩定後，向反應爐之內部供給作為原料氣體之TMG氣體、TMI氣體及氨氣，進而以Si之摻雜濃度成為1×1018/cm3之方式將矽烷氣體供於反應爐之內部，藉此如圖9所示，於n型GaN接觸 層4之表面上積層厚度為8nm之摻雜矽之n型In0.01Ga0.99N包覆層5。
其次，藉由於停止供給矽烷氣體後，供給TMG氣體及TMI氣體，而於摻雜矽之n型In0.01Ga0.99N包覆層5之表面上積層厚度為3.5nm之包含非摻雜In0.15Ga0.85N之量子井層。進而，重新開始供給矽烷氣體，停止供給TMI氣體，而積層厚度為6nm之包含摻雜矽之n型GaN的量子位障層。
藉由重複進行如以上之量子井層與量子位障層之形成程序，而積層由6層包含非摻雜In0.15Ga0.85N之量子井層與6層包含摻雜矽之n型GaN之量子位障層逐一交替積層而成之多重量子井構造之MQW活性層6。
其次，使藍寶石基板1之溫度上升至1100℃，將載氣由氮氣換為氫氣。接著，向反應爐之內部開始供給TMG氣體、TMA氣體及CP2Mg氣體，供給2分鐘後，停止供給TMG氣體及TMA氣體。藉此，於MQW活性層6之表面上積層厚度為20nm之p型Al0.2Ga0.8N包覆層7。
其次，將藍寶石基板1之溫度保持在1100℃，並且一邊向反應爐之內部供給氨氣，一邊停止供給TMA氣體。其後，藉由改變TMG氣體與CP2Mg氣體向反應爐之內部的供給量，而如圖9所示，於p型Al0.2Ga0.8N包覆層7之表面上積層厚度為0.2μm之摻雜鎂之p型GaN接觸層108。
積層p型GaN接觸層8後，立即停止對加熱器之通電，同時將對反應爐之內部供給之載氣由氫氣換為氮氣。接著，確認藍寶石基板1之溫度成為300℃以下後，將積層上述層後之藍寶石基板1自反應爐中取出。
其次，如圖9所示，於p型GaN接觸層8之表面上形成ITO層9後，於ITO層9之表面上依序積層鈦層、鋁層及金層，藉此形成p側接合墊電極10。
其次，如圖9所示，藉由利用乾式蝕刻除去形成p側接合墊電極10後之積層體之一部分，而使n型GaN接觸層4之表面之一部分露出。
其後，如圖9所示，藉由於n型GaN接觸層4之露出表面上，依序積層鎳層、鋁層、鈦層及金層，而形成n側接合墊電極11。
接著，對藍寶石基板1之背面進行磨削及研磨而形成鏡面狀之面之後，將藍寶石基板1分割成350μm見方之正方形晶片，藉此製作實施例2之氮化物半導體發光二極體元件。
於藉由以上方式製作之實施例2之氮化物半導體發光二極體元件之p側接合墊電極10與n側接合墊電極11之間，通入20mA之正向電流，結果正向電流20mA下之正向電壓為3.0V。再者，該正向電壓相當於氮化物半導體發光二極體元件之工作電壓。又，通過ITO層9觀察實施例2之氮化物半導體發光二極體元件之發光，結果其發光波長為450nm，發光輸出為23.4mW。
此次揭示之實施形態及實施例均為例示，並非限制本發明者。本發明之範圍係由申請專利範圍所揭示，而非上述說明，意在包括與申請專利範圍均等之含義及範圍內之所有變更。
產業上之可利用性
本發明具有可適宜地用於製造如下之氮化物半導體元件的可能性：使用III族氮化物半導體之氮化物半導體發光二極體元件、氮化物半導體雷射元件及氮化物半導體電晶體元件等。
1‧‧‧基板
21‧‧‧腔室
23‧‧‧加熱器
24‧‧‧加熱器支撐材
25‧‧‧排氣口
26‧‧‧Al靶材
27‧‧‧磁體
28‧‧‧陰極
29‧‧‧磁體支撐材
30、31、32‧‧‧質量流量控制器

Claims (16)

  1. 一種氮化物半導體元件(100)之製造方法，其包括以下步驟：於基板(1)上形成至少含有鋁、氮及氧之AlNO緩衝層(2)，與於上述AlNO緩衝層(2)上形成氮化物半導體層(3、4、5、6、7、8)；於形成上述AlNO緩衝層(2)之步驟中，上述AlNO緩衝層(2)係於將氮氣與氧氣連續導入又排出之環境中藉由以鋁作為靶材(26)之反應性濺鍍法所形成，上述環境係上述氧氣流量相對於上述氮氣流量與上述氧氣流量之合計的比率為0.5%以下之環境。
  2. 如請求項1之氮化物半導體元件(100)之製造方法，其中於形成上述AlNO緩衝層(2)之步驟中，上述AlNO緩衝層(2)係以上述AlNO緩衝層(2)之氧濃度成為1原子%以上、10原子%以下之方式形成。
  3. 如請求項1之氮化物半導體元件(100)之製造方法，其中於形成上述AlNO緩衝層(2)之步驟中，上述AlNO緩衝層(2)係以上述AlNO緩衝層(2)之氧濃度於上述AlNO緩衝層(2)中成為均勻之方式形成。
  4. 如請求項1之氮化物半導體元件(100)之製造方法，其中於形成上述AlNO緩衝層(2)之步驟中，上述AlNO緩衝層(2)係以上述AlNO緩衝層(2)對波長為450nm之光的折射率成為2以上、2.1以下之方式形成。
  5. 如請求項1之氮化物半導體元件(100)之製造方法，其中於形成上述AlNO緩衝層(2)之步驟中，上述AlNO緩衝層(2)係以上述AlNO緩衝層(2)之膜厚成為5nm以上、100nm以下之方式形成。
  6. 如請求項1之氮化物半導體元件(100)之製造方法，其中於形成上述AlNO緩衝層(2)之步驟中，上述AlNO緩衝層(2)係以覆蓋上述基板(1)之表面90%以上之方式形成。
  7. 如請求項1之氮化物半導體元件(100)之製造方法，其中於形成上述AlNO緩衝層(2)之步驟中，上述AlNO緩衝層(2)係於上述基板(1)之溫度為300℃以上、1000℃以下之溫度下形成。
  8. 如請求項1之氮化物半導體元件(100)之製造方法，其中於形成上述AlNO緩衝層(2)之步驟中，即將形成上述AlNO緩衝層(2)時之環境壓力為1×10-4Pa以下。
  9. 如請求項1之氮化物半導體元件(100)之製造方法，其中於形成上述AlNO緩衝層(2)之步驟之前，進而包括於濺鍍裝置之腔室內進行空放電之步驟。
  10. 如請求項1之氮化物半導體元件(100)之製造方法，其中於形成上述AlNO緩衝層(2)之步驟中，上述AlNO緩衝層(2)係於0.2Pa以上之環境壓力下形成。
  11. 如請求項1之氮化物半導體元件(100)之製造方法，其中於形成上述AlNO緩衝層(2)之步驟中，上述AlNO緩衝層(2)係以0.01nm/秒以上、1nm/秒以下之形成速度形成。
  12. 如請求項1之氮化物半導體元件(100)之製造方法，其中上述基板(1)包括藍寶石基板，上述氮化物半導體層(3、4、5、6、7、8)包括n型氮化物半導體層(4、5)、氮化物半導體活性層(6)及p型氮化物半導體層(7、8)。
  13. 如請求項1之氮化物半導體元件(100)之製造方法，其中於形成上述AlNO緩衝層(2)之步驟中，上述反應性濺鍍法係於以100mm以上、250mm以下之距離配置之上述基板(1)與上述靶材(26)之間，藉由利用連續直流方式施加電壓所進行之直流磁控濺鍍法 而進行。
  14. 如請求項1之氮化物半導體元件(100)之製造方法，其中於形成上述AlNO緩衝層(2)之步驟中，上述靶材(26)係相對於上述基板(1)之表面傾斜配置。
  15. 一種氮化物半導體發光元件(100)，其係藉由如請求項1之氮化物半導體元件(100)之製造方法而製造。
  16. 一種發光裝置(200)，其包含如請求項15之氮化物半導體發光元件(100)。
TW104125135A 2010-03-01 2011-03-01 A method for manufacturing a nitride semiconductor device, a nitride semiconductor light emitting device, and a light emitting device TWI573291B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010044343 2010-03-01

Publications (2)

Publication Number Publication Date
TW201547057A true TW201547057A (zh) 2015-12-16
TWI573291B TWI573291B (zh) 2017-03-01

Family

ID=44542076

Family Applications (2)

Application Number Title Priority Date Filing Date
TW100106755A TWI502770B (zh) 2010-03-01 2011-03-01 A method for manufacturing a nitride semiconductor device, a nitride semiconductor light emitting device, and a light emitting device
TW104125135A TWI573291B (zh) 2010-03-01 2011-03-01 A method for manufacturing a nitride semiconductor device, a nitride semiconductor light emitting device, and a light emitting device

Family Applications Before (1)

Application Number Title Priority Date Filing Date
TW100106755A TWI502770B (zh) 2010-03-01 2011-03-01 A method for manufacturing a nitride semiconductor device, a nitride semiconductor light emitting device, and a light emitting device

Country Status (6)

Country Link
US (1) US8647904B2 (zh)
EP (1) EP2544250B1 (zh)
JP (1) JP5399552B2 (zh)
CN (1) CN102884644B (zh)
TW (2) TWI502770B (zh)
WO (1) WO2011108422A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI626767B (zh) * 2017-07-17 2018-06-11 Crystalwise Tech Inc Ultraviolet light-emitting diode and its substrate and the substrate thereof law

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102011114670A1 (de) * 2011-09-30 2013-04-04 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines optoelektronischen Halbleiterchips und optoelektronischer Halbleiterchip
DE102011114671A1 (de) * 2011-09-30 2013-04-04 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines optoelektronischen Halbleiterchips und optoelektronischer Halbleiterchip
DE102012103686B4 (de) * 2012-04-26 2021-07-08 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Epitaxiesubstrat, Verfahren zur Herstellung eines Epitaxiesubstrats und optoelektronischer Halbleiterchip mit einem Epitaxiesubstrat
KR20130137295A (ko) * 2012-06-07 2013-12-17 엘지이노텍 주식회사 발광 소자 및 발광 소자 패키지
US9620671B2 (en) * 2012-06-13 2017-04-11 Sharp Kabushiki Kaisha Nitride semiconductor light emitting element and method for manufacturing same
US9929310B2 (en) * 2013-03-14 2018-03-27 Applied Materials, Inc. Oxygen controlled PVD aluminum nitride buffer for gallium nitride-based optoelectronic and electronic devices
KR20140146887A (ko) * 2013-06-18 2014-12-29 엘지이노텍 주식회사 발광소자
JP2015160995A (ja) * 2014-02-27 2015-09-07 シャープ株式会社 ＡｌＮＯバッファ層の製造方法および窒化物半導体素子の製造方法
JP6271390B2 (ja) * 2014-10-17 2018-01-31 日本電信電話株式会社 窒化物半導体結晶成長方法
JP6571389B2 (ja) * 2015-05-20 2019-09-04 シャープ株式会社 窒化物半導体発光素子およびその製造方法
CN105261681B (zh) * 2015-09-08 2019-02-22 安徽三安光电有限公司 一种半导体元件及其制备方法
CN105470357B (zh) * 2015-12-31 2018-05-22 华灿光电(苏州）有限公司 AlN模板、AlN模板的制备方法及AlN模板上的半导体器件
CN105633233B (zh) * 2015-12-31 2018-01-12 华灿光电(苏州）有限公司 AlN模板、AlN模板的制备方法及AlN模板上的半导体器件
CN105755536B (zh) * 2016-02-06 2019-04-26 上海新傲科技股份有限公司 一种采用AlON缓冲层的氮化物的外延生长技术
US10340416B2 (en) * 2016-02-26 2019-07-02 Riken Crystal substrate, ultraviolet light-emitting device, and manufacturing methods therefor
CN105590839B (zh) * 2016-03-22 2018-09-14 安徽三安光电有限公司 氮化物底层、发光二极管及底层制备方法
CN106025026B (zh) * 2016-07-15 2018-06-19 厦门乾照光电股份有限公司 一种用于发光二极管的AlN缓冲层及其制作方法
US9824884B1 (en) * 2016-10-06 2017-11-21 Lam Research Corporation Method for depositing metals free ald silicon nitride films using halide-based precursors
CN107946418B (zh) * 2016-10-12 2019-12-03 兆远科技股份有限公司 一种紫外光发光二极管用衬底及其制作方法
JP6648685B2 (ja) * 2016-12-26 2020-02-14 豊田合成株式会社 Ｉｉｉ族窒化物半導体発光素子の製造方法
CN109309082A (zh) * 2017-07-27 2019-02-05 兆远科技股份有限公司 紫外光发光二极管及其基板以及其基板的制造方法
JP7123322B2 (ja) * 2017-08-31 2022-08-23 東芝マテリアル株式会社 半導体発光素子およびその製造方法
US10818818B2 (en) * 2017-11-30 2020-10-27 Epistar Corporation Semiconductor device
CN109671819B (zh) * 2018-11-30 2020-05-19 华灿光电（浙江）有限公司 一种GaN基发光二极管外延片及其制备方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3026087B2 (ja) 1989-03-01 2000-03-27 豊田合成株式会社 窒化ガリウム系化合物半導体の気相成長方法
JPH0326087A (ja) 1989-06-23 1991-02-04 Fuji Photo Film Co Ltd 映像信号処理回路
JP3063289B2 (ja) 1991-09-30 2000-07-12 前田建設工業株式会社 梁を連設した鋼管柱の構築方法
US5741724A (en) * 1996-12-27 1998-04-21 Motorola Method of growing gallium nitride on a spinel substrate
US6713789B1 (en) 1999-03-31 2004-03-30 Toyoda Gosei Co., Ltd. Group III nitride compound semiconductor device and method of producing the same
JP3700492B2 (ja) 1999-09-21 2005-09-28 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体素子
JP3440873B2 (ja) 1999-03-31 2003-08-25 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体素子の製造方法
JP3571641B2 (ja) 1999-11-15 2004-09-29 松下電器産業株式会社 窒化物半導体素子
JP2001217503A (ja) * 2000-02-03 2001-08-10 Matsushita Electric Ind Co Ltd ＧａＮ系半導体発光素子およびその製造方法
JP4223218B2 (ja) * 2001-02-19 2009-02-12 株式会社半導体エネルギー研究所 発光装置
SG143946A1 (en) 2001-02-19 2008-07-29 Semiconductor Energy Lab Light emitting device and method of manufacturing the same
JP3840207B2 (ja) 2002-09-30 2006-11-01 株式会社東芝 絶縁膜及び電子素子
JP2007019504A (ja) * 2002-09-30 2007-01-25 Toshiba Corp 絶縁膜及び電子素子
SG142140A1 (en) * 2003-06-27 2008-05-28 Semiconductor Energy Lab Display device and method of manufacturing thereof
KR100690413B1 (ko) * 2003-08-12 2007-03-12 니폰덴신뎅와 가부시키가이샤 질화물 반도체 성장용 기판
JPWO2005106977A1 (ja) * 2004-04-27 2008-03-21 松下電器産業株式会社 窒化物半導体素子およびその製造方法
JP4468744B2 (ja) 2004-06-15 2010-05-26 日本電信電話株式会社 窒化物半導体薄膜の作製方法
JP2006190716A (ja) * 2004-12-28 2006-07-20 Seiko Epson Corp 強誘電体メモリ素子およびその製造方法
JP2007258258A (ja) * 2006-03-20 2007-10-04 Nippon Telegr & Teleph Corp <Ntt> 窒化物半導体素子ならびにその構造および作製方法
JP4444304B2 (ja) * 2006-04-24 2010-03-31 シャープ株式会社 窒化物半導体発光素子および窒化物半導体発光素子の製造方法
JP5205265B2 (ja) * 2006-07-19 2013-06-05 日本碍子株式会社 Ｉｉｉ族窒化物結晶の転位低減方法およびエピタキシャル成長用基板
JP2008297138A (ja) * 2007-05-30 2008-12-11 Sumitomo Metal Mining Co Ltd Ｉｉｉ族窒化物系化合物半導体製造用基板とその製造方法
JP2009081406A (ja) * 2007-09-27 2009-04-16 Showa Denko Kk Ｉｉｉ族窒化物半導体発光素子及びその製造方法、並びにランプ
JP5311830B2 (ja) * 2008-01-07 2013-10-09 キヤノン株式会社 電子写真装置
JP2010040867A (ja) * 2008-08-06 2010-02-18 Showa Denko Kk Ｉｉｉ族窒化物半導体積層構造体およびその製造方法
JP4933513B2 (ja) * 2008-10-14 2012-05-16 日本電信電話株式会社 窒化物半導体成長用基板
JP2011009374A (ja) * 2009-06-24 2011-01-13 Panasonic Corp 窒化物半導体レーザ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI626767B (zh) * 2017-07-17 2018-06-11 Crystalwise Tech Inc Ultraviolet light-emitting diode and its substrate and the substrate thereof law

Also Published As

Publication number Publication date
TWI573291B (zh) 2017-03-01
CN102884644A (zh) 2013-01-16
US20120319162A1 (en) 2012-12-20
WO2011108422A1 (ja) 2011-09-09
TW201145584A (en) 2011-12-16
EP2544250B1 (en) 2020-01-08
EP2544250A4 (en) 2014-12-10
JP5399552B2 (ja) 2014-01-29
EP2544250A1 (en) 2013-01-09
CN102884644B (zh) 2016-02-17
US8647904B2 (en) 2014-02-11
JPWO2011108422A1 (ja) 2013-06-27
TWI502770B (zh) 2015-10-01

Similar Documents

Publication Publication Date Title
TWI573291B (zh) A method for manufacturing a nitride semiconductor device, a nitride semiconductor light emitting device, and a light emitting device
JP5246219B2 (ja) Ｉｉｉ族窒化物半導体素子の製造方法及びｉｉｉ族窒化物半導体発光素子の製造方法
JP4191227B2 (ja) Ｉｉｉ族窒化物半導体発光素子の製造方法及びｉｉｉ族窒化物半導体発光素子並びにランプ
JP5272390B2 (ja) Ｉｉｉ族窒化物半導体の製造方法、ｉｉｉ族窒化物半導体発光素子の製造方法、及びｉｉｉ族窒化物半導体発光素子、並びにランプ
US8669129B2 (en) Method for producing group III nitride semiconductor light-emitting device, group III nitride semiconductor light-emitting device, and lamp
KR101074178B1 (ko) Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법, 및 ⅲ족 질화물 화합물 반도체 발광 소자, 및 램프
JP2009277882A (ja) Ｉｉｉ族窒化物半導体発光素子の製造方法及びｉｉｉ族窒化物半導体発光素子、並びにランプ
JP5916980B2 (ja) 窒化物半導体発光ダイオード素子の製造方法
JP5072397B2 (ja) 窒化ガリウム系化合物半導体発光素子およびその製造方法
WO2007129773A1 (ja) Iii族窒化物化合物半導体積層構造体
WO2008075559A1 (ja) Ｉｉｉ族窒化物半導体発光素子の製造方法、及びｉｉｉ族窒化物半導体発光素子、並びにランプ
JP5073624B2 (ja) 酸化亜鉛系半導体の成長方法及び半導体発光素子の製造方法
JP2008034444A (ja) Ｉｉｉ族窒化物半導体発光素子の製造方法、ｉｉｉ族窒化物半導体発光素子及びランプ
JP7296614B2 (ja) 窒化物半導体の製造方法、窒化物半導体、及び発光素子
JP2012227479A (ja) 窒化物半導体素子形成用ウエハ、窒化物半導体素子形成用ウエハの製造方法、窒化物半導体素子、および窒化物半導体素子の製造方法
JP5073623B2 (ja) 酸化亜鉛系半導体の成長方法及び半導体発光素子の製造方法
JP2008294449A (ja) Ｉｉｉ族窒化物半導体発光素子の製造方法及びｉｉｉ族窒化物半導体発光素子並びにランプ
JP2009155672A (ja) Ｉｉｉ族窒化物半導体の製造方法、ｉｉｉ族窒化物半導体発光素子の製造方法、ｉｉｉ族窒化物半導体製造装置、ｉｉｉ族窒化物半導体及びｉｉｉ族窒化物半導体発光素子、並びにランプ
JP5917245B2 (ja) 窒化物半導体発光ダイオード素子の製造方法
JP2014241417A (ja) アルミニウム含有窒化物中間層の製造方法、窒化物層の製造方法および窒化物半導体素子の製造方法
JP2008177523A (ja) Ｉｉｉ族窒化物化合物半導体発光素子の製造方法、及びｉｉｉ族窒化物化合物半導体発光素子、並びにランプ