TW201507032A - 半導體裝置以及製造半導體裝置的方法 - Google Patents

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Abstract

本發明係用於減少半導體裝置之缺陷，諸如因外部應力及靜電放電之形狀及特徵缺陷。本發明係用於提供高度可靠的半導體裝置。此外，本發明係用於藉由減少上述之製造過程中的缺陷而提高半導體裝置之製造良率。本發明之半導體裝置包括由對抗外部應力之耐衝擊層所夾置的半導體積體電路以及擴散衝擊之衝擊擴散層以及覆蓋半導體積體電路的導電層。利用導電層覆蓋半導體積體電路，可預防因半導體積體電路之靜電放電之靜電崩潰(電路故障或半導體元件損壞)。

Description

半導體裝置以及製造半導體裝置的方法
本發明關於一種半導體裝置及一種製造半導體裝置的方法。
針對更加小型化且薄化之半導體積體電路晶片(亦稱為IC晶片)，增加對抗外部應力之強度係重要的。
已提出增加晶片強度之供補強晶片的各種方法(見專利文件1：日本公開專利案號2006-139802)。例如，專利文件1所揭露之方法中，晶片係夾置於強化金屬板之間、以密封樹脂覆蓋，且經硬化。
另外，欲使用之半導體積體電路具有因運送、儲存及使用時之外部靜電放電而損毀(發生靜電崩潰)的問題，且亦揭露針對問題之對策(見專利文件2：日本公開專利案號2000-231619)。
於專利文件2中，因由所有外部終端皆短路之情況所引起之靜電放電，可增加待運送及儲存之半導體積體電路 晶片的損壞容忍度。
[專利文件1]日本公開專利案號2006-139802
[專利文件2]日本公開專利案號2000-231619
然而，如專利文件1般提供強化金屬板引起半導體裝置之厚度及尺寸增加的問題。
因此，本發明之一目的在於提供一種高度可靠的半導體裝置，其厚度及尺寸減少且對外部應力及靜電放電具容忍度。另外，本發明之另一目的在於藉由預防於製造過程中之形狀及特徵缺陷而製造具高良率的半導體裝置。
設置耐衝擊層以對抗自外部施加至半導體裝置之力(亦稱為外部應力)，設置衝擊擴散層以擴散力，以及設置導電層以覆蓋半導體積體電路。導電層擴散由靜電放電所施加之靜電力，使其離開或防止本地電荷(電荷局部化)(防止局部電位差)，以致可預防半導體積體電路的靜電崩潰。形成導電層以覆蓋(超覆)半導體積體電路的一個表面。於設置天線的情況中，於其上未設置天線之半導體積體電路的相對側上形成導電層。要注意的是，導電層未電性連結至半導體積體電路。
藉由設置對抗自外部施加至半導體裝置之力(亦稱為外部應力)之耐衝擊層及擴散力之衝擊擴散層，可局部減緩所施加之力。因此，可預防半導體裝置之損壞、缺陷特徵及其他。
於半導體裝置中，至少設置一個衝擊擴散層與半導體積體電路接觸。藉由與半導體積體電路接觸，衝擊擴散層具有另外之擴散並減低自外部施加至半導體裝置之力的效果。
於半導體裝置中，半導體積體電路係由一對衝擊擴散層及耐衝擊層所夾置。半導體積體電路係形成於基材上、鍵結至耐衝擊層，以及自基材被分離。於本說明書中，沿藉自該基材分離而暴露的半導體積體電路之表面稱為分離表面。於本發明之實施例中，於半導體裝置包含一對耐衝擊層及一對衝擊擴散層的情況中，半導體積體電路的分離表面與衝擊擴散層(第二衝擊擴散層)接觸以及另一表面與耐衝擊層(第一耐衝擊層)接觸。第一衝擊擴散較第一耐衝擊層設置於外側(於未設有半導體積體電路之側上)以及第二耐衝擊層較第二衝擊擴散設置於外側(於未設有半導體積體電路之側上)。
只要導電層具導電性其可盡可能的長。具薄厚度的導電層較佳具有自1.0×102Ω/□至1.0×107Ω/□(更佳為自1.0×102Ω/□至1.0×104Ω/□)之薄片電阻。
使用其厚度能傳送待由天線傳送及接收之無線電波的材料來形成導電層。因此，可提供具靜電崩潰容忍度及可傳送及接收無線電波之高度可靠的半導體裝置。
針對導電層，可使用金屬、金屬氮化物、金屬氧化物或其他之膜或任何膜之堆疊。
可例如使用諸如鈦、鉬、鎢、鋁、銅、銀、金、鎳、 鉑、鈀、銥、銠、鉭、鎘、鋅、鐵、矽、鍺、鋯或鋇之元素；或各含有任何上述元素作為主要成分的合金材料、金屬化合物、氮化物材料，或氧化物材料來形成導電層。
可使用氮化鉭、氮化鈦或其他作為氮化物材料。
可使用銦錫氧化物(ITO)、含有氧化矽的銦錫氧化物(ITSO)、有機銦、有機錫、氧化鋅或其他作為氧化物材料。替代性地，可使用含有氧化鋅(ZnO)的銦鋅氧化物(IZO)、氧化鋅(ZnO)、含有鎵(Ga)的ZnO、氧化錫(SnO2)、含有氧化鎢的氧化銦、含有氧化鎢的銦鋅氧化物、含有氧化鈦的氧化銦、含有氧化鈦的銦錫氧化物或其他。
替代性地，可使用添加雜質元素或其他至半導體而獲得之具導電性之半導體膜。例如，可使用摻雜諸如磷之雜質元素的多晶矽膜。
仍為替代性地，可使用導電聚分子(亦稱為導體聚合物)於導電層。可使用所謂π-電子共軛的導電聚分子。例如，可利用聚苯胺及/或其衍生物、聚吡咯及/或其衍生物、聚噻吩及/或其衍生物，以及彼等材料之二或多種的共聚物。
共軛導電聚分子的具體實例係如下所示：聚吡咯、聚(3-甲基吡咯)、聚(3-丁基吡咯)、聚(3-辛基吡咯)、聚(3-癸基吡咯)、聚(3,4-二甲基吡咯)、聚(3,4-二丁基吡咯)、聚(3-羥基吡咯)、聚(3-甲基-4-羥基吡咯)、聚(3-甲氧基吡咯)、聚(3-乙氧基吡 咯)、聚(3-辛氧基吡咯)、聚(3-羧基吡咯)、聚(3-甲基-4-羧基吡咯)、聚N-甲基吡咯、聚噻吩、聚(3-甲基噻吩)、聚(3-丁基噻吩)、聚(3-辛基噻吩)、聚(3-癸基噻吩)、聚(3-十二烷基噻吩)、聚(3-甲氧基噻吩)、聚(3-乙氧基噻吩)、聚(3-辛氧基噻吩)、聚(3-羧基吡咯)、聚(3-甲基-4-羧基噻吩)、聚(3,4-伸乙二氧基噻吩)、聚苯胺、聚(2-甲基苯胺)、聚(2-辛基苯胺)、聚(2-異丁基苯胺)、聚(3-異丁基苯胺)、聚(2-苯胺磺酸)，以及聚(3-苯胺磺酸)。
含有導電聚分子的導電層可含有有機樹脂或摻雜劑(鹵素、路易士酸、無機酸、有機酸、過渡金屬鹵化物、有機氰化合物、非離子性界面活性劑或其他)。
可藉由諸如濺鍍法、電漿CVD法或蒸鍍法之乾製程，或諸如塗佈法、印刷法或微滴釋放法(噴墨法)之濕製程來形成導電層。導電層的厚度較佳為5nm至200nm。
被鍵結至半導體積體電路的耐衝擊層(或衝擊擴散層)可設有導電層，或於被鍵結至半導體積體電路之前，衝擊擴散層可設有導電層。於採用被鍵結至半導體積體電路之前衝擊擴散層設有導電層之結構以使導電層位於衝擊擴散層與耐衝擊層之間的情況中，因導電層的表面未暴露而可避免導電層的劣化，諸如氧化、延時及龜裂。
另外，保護層可堆疊於導電層之上。例如較佳形成鈦膜作為導電層以及堆疊氧化鈦膜於鈦膜之上作為保護層。 即便於導電層係設置於半導體裝置表面上的情況中，可防止導電層退化，因為半導體裝置之最外部表面形成有保護層。
針對耐衝擊層，可使用其中以有機樹脂浸漬纖維體的結構體。耐衝擊層較佳具有13GPa或更高的彈性模數及小於300MPa的斷裂模數。
針對衝擊擴散層，較佳使用具有低彈性模數及高斷裂強度的材料，以及可使用具橡膠彈性的膜。衝擊擴散層較佳具有5GPa至12Gpa的彈性模數及300MPa或更高的斷裂模數。
較佳使用高強度材料來形成衝擊擴散層。可利用聚乙烯醇樹脂、聚酯樹脂、聚醯胺樹脂、聚乙烯樹脂、醯胺樹脂、聚對伸苯基苯並雙噁唑樹脂、玻璃樹脂及其他作為高強度材料的普通實例。藉設置使用具彈性之高強度材料所形成之衝擊擴散層，諸如局部壓力之負載係擴散至且由衝擊層所吸收，以致可預防半導體裝置損壞。
更具體而言，針對衝擊擴散層，可使用聚萘二甲酸乙二酯(PEN)樹脂、聚醚碸(PES)樹脂、聚苯硫(PPS)樹脂、聚亞醯胺(PI)樹脂或其他。
於此說明書中，詞彙“轉移”(亦稱為移動)意指形成於一基材之上的半導體積體電路係自基材分離且被移動至另一基材。換句話說，其表示設有半導體積體電路的位置係改變為另一基材。
根據本發明實施例之半導體裝置包括夾置於成對之第 一耐衝擊層與第二耐衝擊層之間的半導體積體電路；以及覆蓋(超覆)半導體積體電路的導電層，其位於第一耐衝擊層及第二耐衝擊層之一者的相對側上，其上未設有半導體積體電路。
根據本發明實施例之半導體裝置包括夾置於成對之第一耐衝擊層與第二耐衝擊層之間的半導體積體電路；介於半導體積體電路與第二耐衝擊層之間的衝擊擴散層；以及覆蓋(超覆)半導體積體電路的導電層，其位於第一耐衝擊層及第二耐衝擊層之一者的相對側上，其上未設有半導體積體電路。衝擊擴散層較第一耐衝擊層及第二衝擊擴散層具有較低之彈性模數及較高的斷裂強度。
根據本發明實施例之半導體裝置包括夾置於成對之第一耐衝擊層與第二耐衝擊層之間的半導體積體電路；介於半導體積體電路與第二耐衝擊層之間的衝擊擴散層；以及覆蓋(超覆)介於第二耐衝擊層與衝擊擴散層之間的半導體積體電路的導電層。衝擊擴散層較第一耐衝擊層及第二衝擊擴散層具有較低之彈性模數及較高的斷裂強度。
根據本發明實施例之半導體裝置包括夾置於成對之第一耐衝擊層與第二耐衝擊層之間的半導體積體電路；於第一耐衝擊層表面上之第一衝擊擴散層，其未設有半導體積體電路；介於半導體積體電路與第二耐衝擊層之間的第二衝擊擴散層；以及覆蓋(超覆)半導體積體電路的導電層，其位於第一耐衝擊層及第二耐衝擊層之一者的相對側上，其上未設有半導體積體電路。第一衝擊擴散層及第二 衝擊擴散層各較第一耐衝擊層及第二耐衝擊層具有較低的彈性模數及較高的斷裂強度。
根據本發明實施例之半導體裝置包括夾置於成對之第一耐衝擊層與第二耐衝擊層之間的半導體積體電路；於第一耐衝擊層表面上之第一衝擊擴散層，其未設有半導體積體電路；介於半導體積體電路與第二耐衝擊層之間的第二衝擊擴散層；以及覆蓋半導體積體電路的導電層，介於第二耐衝擊層與第二衝擊擴散層之間。第一衝擊擴散層及第二衝擊擴散層各較第一耐衝擊層及第二耐衝擊層具有較低的彈性模數及較高的斷裂強度。
於以上結構中，半導體裝置可設有自外部接收信號/傳送信號至外部的天線於半導體積體電路的相對側上，其上未設有導電層(相對於導電層具有半導體積體電路插入於其間)。例如，於第二耐衝擊層之相對外側設有導電層的情況中，可於半導體積體電路與耐衝擊層之間設置天線。另外，可於半導體積體電路之上設置保護層。例如，可形成無機絕緣層做為保護層以覆蓋設置於半導體積體電路之上的天線。
根據本發明實施例之製造半導體裝置的方法包括於基材上形成半導體積體電路並於兩者之間插入分離層的步驟；鍵結第一耐衝擊層至半導體積體電路以及自基材分離半導體積體電路的步驟；鍵結第二耐衝擊層至自基材分離的半導體積體電路的步驟；以及於第一耐衝擊層及第二耐衝擊層之一者的未設有半導體積體電路的相對側上，形成 覆蓋(超覆)半導體積體電路之導電層的步驟。
根據本發明實施例之製造半導體裝置的方法包括於基材上形成半導體積體電路並於兩者之間插入分離層的步驟；鍵結第一耐衝擊層至半導體積體電路以及自基材分離半導體積體電路的步驟；使第二耐衝擊層與第二衝擊擴散層彼此鍵結的步驟；使鍵結至第二耐衝擊層之衝擊擴散層鍵結至自基材分離的半導體積體電路的步驟；以及於第一耐衝擊層及第二耐衝擊層之一者的未設有半導體積體電路的相對側上，形成覆蓋(超覆)半導體積體電路之導電層的步驟。衝擊層較第一耐衝擊層及第二耐衝擊層具有較低的彈性模數及較高的斷裂強度。
根據本發明實施例之製造半導體裝置的方法包括於基材上形成半導體積體電路並於兩者之間插入分離層的步驟；鍵結第一耐衝擊層至半導體積體電路以及自基材分離半導體積體電路的步驟；於衝擊擴散層之一個表面上形成導電層的步驟；使第二耐衝擊層與設有導電層之衝擊擴散層的一個表面彼此鍵結的步驟；以及使鍵結至第二耐衝擊層之衝擊擴散層的另一表面鍵結至自基材分離的半導體積體電路的步驟。衝擊擴散層較第一耐衝擊層及第二耐衝擊層具有較低的彈性模數及較高的斷裂強度。
根據本發明實施例之製造半導體裝置的方法包括於基材上形成半導體積體電路並於兩者之間插入分離層的步驟；分別鍵結第一耐衝擊層及第一衝擊擴散層至半導體積體電路及第一耐衝擊層以及自基材分離半導體積體電路的 步驟；使第二耐衝擊層與第二衝擊擴散層彼此鍵結的步驟；使鍵結至第二耐衝擊層之第二衝擊擴散層鍵結至自基材分離的半導體積體電路的步驟；以及於第一耐衝擊層及第二耐衝擊層之一者的未設有半導體積體電路的相對側上，形成覆蓋(超覆)半導體積體電路之導電層的步驟。
根據本發明實施例之製造半導體裝置的方法包括於基材上形成半導體積體電路並於兩者之間插入分離層的步驟；分別鍵結第一耐衝擊層及第一衝擊擴散層至半導體積體電路及第一耐衝擊層以及自基材分離半導體積體電路的步驟；於第二衝擊擴散層之一個表面上形成導電層的步驟；使第二耐衝擊層與導電層彼此鍵結的步驟；以及使鍵結至第二耐衝擊層之第二衝擊擴散層的另一表面鍵結至自基材分離的半導體積體電路的步驟。第一衝擊擴散層及第二衝擊擴散層各較第一耐衝擊層及第二耐衝擊層具有較低的彈性模數及斷裂強度。
可利用接合層使衝擊擴散層鍵結至半導體積體電路，於此情況中，接合層係位於半導體積體電路與衝擊擴散層之間。另外，藉由熱處理及壓力處理可使耐衝擊層與衝擊擴散層或半導體積體電路彼此鍵結。
要注意的是，根據本發明實施例，半導體裝置意指可利用半導體特徵運作之裝置。藉使用本發明實施例，可製造具有包括半導體元件(諸如電晶體、記憶體元件或二極體)之電路的半導體裝置以及包括處理器電路之晶片的半導體裝置。
利用導電層覆蓋(超覆)半導體積體電路，防止因半導體積體電路的靜電放電之靜電崩潰(電路故障或半導體元件損壞)。另外，利用一對衝擊擴散層及夾置半導體積體電路的耐衝擊層，可提供高度可靠之半導體裝置，其厚度及尺寸縮小且具有容忍度。另外，於製造過程中預防形狀缺陷及損壞特徵，以致可製造高良率之半導體裝置。
100‧‧‧半導體積體電路
101‧‧‧天線
102‧‧‧第二耐衝擊層
103‧‧‧第二衝擊擴散層
104‧‧‧接合層
105‧‧‧無機絕緣層
110‧‧‧基材
111‧‧‧分離層
112‧‧‧第一耐衝擊層
113‧‧‧第一衝擊擴散層
114‧‧‧接合層
140‧‧‧導電層
150‧‧‧纖維體
151‧‧‧有機樹脂
160‧‧‧纖維體
161‧‧‧有機樹脂
190‧‧‧晶片
191‧‧‧晶片
193‧‧‧晶片
194‧‧‧晶片
195‧‧‧晶片
196‧‧‧晶片
197‧‧‧晶片
200‧‧‧基材
201‧‧‧分離層
203a‧‧‧雜質區
203b‧‧‧雜質區
204a‧‧‧源極區
204b‧‧‧汲極區
206‧‧‧通道形成區
207‧‧‧閘極絕緣層
208‧‧‧閘電極層
209a‧‧‧絕緣層
209b‧‧‧絕緣層
210‧‧‧電晶體
210a‧‧‧佈線層
210b‧‧‧佈線層
211‧‧‧電晶體
212‧‧‧絕緣膜
213‧‧‧絕緣膜
214‧‧‧絕緣膜
223a‧‧‧雜質區
223b‧‧‧雜質區
224a‧‧‧雜質區
224b‧‧‧源極區
226‧‧‧汲極區
227‧‧‧閘極絕緣層
228‧‧‧閘電極層
229a‧‧‧絕緣層
229b‧‧‧絕緣層
230a‧‧‧佈線層
230b‧‧‧佈線層
250‧‧‧半導體積體電路
252‧‧‧第二耐衝擊層
253‧‧‧衝擊擴散層
254‧‧‧接合層
260‧‧‧導電層
262‧‧‧第一耐衝擊層
263‧‧‧第一衝擊擴散層
264‧‧‧接合層
270‧‧‧纖維體
271‧‧‧有機樹脂
280‧‧‧纖維體
281‧‧‧有機樹脂
300‧‧‧基材
301‧‧‧分離層
302‧‧‧絕緣膜
303‧‧‧半導體層
304‧‧‧半導體層
305‧‧‧半導體層
306‧‧‧半導體層
308‧‧‧閘極絕緣層
309‧‧‧閘極絕緣層
310‧‧‧絕緣膜
311‧‧‧電荷累積層
312‧‧‧第一閘電極層
313‧‧‧第一閘電極層
314‧‧‧第一閘電極層
315‧‧‧第一控制閘電極層
316‧‧‧第二閘電極層
317‧‧‧第二閘電極層
318‧‧‧第二閘電極層
319‧‧‧第二控制閘電極層
320‧‧‧雜質元素
321‧‧‧遮罩
322a‧‧‧p型雜質區
322b‧‧‧p型雜質區
323‧‧‧通道形成區
324‧‧‧雜質區
325‧‧‧遮罩
326a‧‧‧n型雜質區
326b‧‧‧n型雜質區
327a‧‧‧n型雜質區
327b‧‧‧n型雜質區
328a‧‧‧n型雜質區
328b‧‧‧n型雜質區
329‧‧‧通道形成區
330‧‧‧通道形成區
331‧‧‧通道形成區
350‧‧‧半導體積體電路
362a‧‧‧n型雜質區
362b‧‧‧n型雜質區
363‧‧‧遮罩
364a‧‧‧n型雜質區
364b‧‧‧n型雜質區
367‧‧‧絕緣膜
368‧‧‧絕緣膜
369a‧‧‧佈線層
369b‧‧‧佈線層
370a‧‧‧佈線層
370b‧‧‧佈線層
371a‧‧‧佈線層
371b‧‧‧佈線層
372a‧‧‧佈線層
372b‧‧‧佈線層
373‧‧‧p通道薄膜電晶體
374‧‧‧n通道薄膜電晶體
375‧‧‧記憶元件
376‧‧‧n通道薄膜電晶體
380‧‧‧導電層
381‧‧‧無機絕緣層
382‧‧‧第一耐衝擊層
383‧‧‧纖維體
384‧‧‧有機樹脂
385‧‧‧第二耐衝擊層
386‧‧‧纖維體
387‧‧‧有機樹脂
388‧‧‧第二衝擊擴散層
389‧‧‧接合層
390‧‧‧絕緣層
391‧‧‧第一衝擊擴散層
395‧‧‧導電層
500‧‧‧微處理器
501‧‧‧算數邏輯單元
502‧‧‧ALU控制器
503‧‧‧指令解碼器
504‧‧‧中斷控制器
505‧‧‧時序控制器
506‧‧‧暫存器
507‧‧‧暫存器控制器
508‧‧‧匯流排介面
509‧‧‧唯讀記憶體
510‧‧‧記憶體介面
511‧‧‧RFCPU(電腦)
512‧‧‧類比電路部
513‧‧‧數位電路部
514‧‧‧諧振電路
515‧‧‧整流電路
516‧‧‧恆壓電路
517‧‧‧重置電路
518‧‧‧振盪電路
519‧‧‧解調電路
520‧‧‧調變電路
521‧‧‧RF介面
522‧‧‧控制暫存器
523‧‧‧時脈控制器
524‧‧‧CPU介面
525‧‧‧中央處理單元
526‧‧‧隨機存取記憶體
527‧‧‧唯讀記憶體
528‧‧‧天線
529‧‧‧電容部
530‧‧‧電源供應控制電路
600‧‧‧半導體積體電路晶片
601‧‧‧撓性基材
602‧‧‧撓性基材
603‧‧‧撓性基材
800‧‧‧半導體裝置
810‧‧‧高頻電路
820‧‧‧電源供應電路
830‧‧‧重置電路
840‧‧‧時脈產生電路
850‧‧‧資料解調電路
860‧‧‧資料調變電路
870‧‧‧控制電路
880‧‧‧記憶電路
890‧‧‧天線
910‧‧‧碼擷取電路
920‧‧‧碼判斷電路
930‧‧‧CRC判斷電路
940‧‧‧輸出單元電路
1101‧‧‧形成基材
1102‧‧‧單晶半導體層
1104‧‧‧絕緣層
1108‧‧‧半導體基材
1109‧‧‧阻擋層
1110‧‧‧脆化層
1121‧‧‧保護層
1125‧‧‧分離層
2131‧‧‧薄膜積體電路
2132‧‧‧導電層
2133‧‧‧基材
3200‧‧‧通訊裝置
3210‧‧‧顯示部
3220‧‧‧產品
3230‧‧‧半導體裝置
3240‧‧‧通訊裝置
3250‧‧‧半導體裝置
3260‧‧‧產品
於隨附圖式中：圖1A至1C為各自闡述半導體裝置之視圖；圖2A及2B為各自闡述半導體裝置之視圖；圖3A至3D為闡述製造半導體裝置之方法的視圖；圖4A至4C為闡述製造半導體裝置之方法的視圖；圖5A至5C為闡述製造半導體裝置之方法的視圖；圖6A至6E為闡述製造半導體裝置之方法的視圖；圖7A至7C為闡述製造半導體裝置之方法的視圖；圖8A及8B為闡述製造半導體裝置之方法的視圖；圖9A至9G為各自闡述半導體裝置之應用實例之圖；圖10為闡述半導體裝置之圖；圖11A至11C為各自闡述半導體裝置之圖；圖12為闡述使用半導體裝置可獲得的微處理器之結構的方塊圖；圖13為闡述使用半導體裝置可獲得的RFCPU之結構 的方塊圖；圖14A至14D為闡述製造半導體裝置之方法的視圖；圖15A至15C為闡述製造半導體裝置之方法的視圖；圖16A至16C為闡述製造半導體裝置之方法的視圖；圖17A及17B為各自闡述半導體裝置之視圖；圖18A及18B為各自闡述半導體裝置之視圖；圖19A及19B為闡述半導體裝置之視圖；圖20A至20C為闡述製造半導體裝置之方法的視圖；圖21A至21C為闡述製造半導體裝置之方法的視圖；圖22A及22B為各自闡述半導體裝置之視圖；圖23為顯示可靠度評估結果的圖表；圖24A至24E為各自闡述半導體裝置之視圖；圖25A至25C為各自闡述半導體裝置之視圖；圖26A及26B為各自闡述半導體裝置之視圖；圖27A至27E為闡述製造半導體裝置之方法的視圖；圖28A及28B為闡述製造半導體裝置之方法的視圖；圖29A至29C為闡述製造半導體裝置之方法的視 圖；圖30A及30B為闡述製造半導體裝置之方法的視圖；圖31A至31D為闡述製造半導體裝置之方法的視圖；圖32A及32B為各自闡述半導體裝置之視圖；圖33A及33B為各自闡述半導體裝置之視圖；圖34A及34B為各自闡述半導體裝置之視圖；圖35A及35B為各自闡述半導體裝置之視圖；圖36為顯示可靠度評估結果的圖表；以及圖37為顯示可靠度評估結果的圖表。
參考隨附圖式將說明本發明之實施例及實例。然而，本發明將不受限於以下說明，且熟此技藝者將輕易了解在不脫離本發明之精神與範圍下可針對各模式及彼等細節進行各種改變及修飾。因此，本發明不應視為受限於以下實施例及實例中的說明。要注意的是，於以下說明之本發明的結構之所有圖式中，相同的元件符號表示相同的部件或具有類似功能的部件，以及省略彼等之說明。
(實施例1)
於此實施例中，參考圖1A至1C、圖2A及2B，以及圖3A至3D而說明高度可靠的半導體裝置及高良率之製 造半導體裝置的方法。
於根據此實施例之半導體裝置中，半導體積體電路係自其上已形成半導體積體電路之基材分離，且係夾置於撓性耐衝擊層之間。要注意的是於此說明書中，其上已形成半導體積體電路的基材亦稱為形成基材。因此，半導體積體電路係形成於形成基材之上並於其間插入有分離層。
圖1A及1B各說明根據本實施例之半導體裝置。於圖1A中，半導體積體電路100係由第一耐衝擊層112、第二耐衝擊層102、第一衝擊擴散層113，以及第二衝擊擴散層103所夾置。第二衝擊擴散層103係設置於半導體積體電路100與第二耐衝擊層102之間。導電層140較第二耐衝擊層102設置於較外側上(未設有第二衝擊擴散層103之側)。
導電層140係設於與半導體積體電路100重疊區域的整個表面上以覆蓋半導體積體電路100。亦即，形成導電層140以覆蓋(超覆)半導體積體電路100的一個表面。要注意的是，導電層140未電性連結至半導體積體電路100。導電層140擴散由靜電放電所施加之靜電力，使其離開或防止本地電荷(電荷局部化)(防止局部電位差)，以致可預防半導體積體電路100的靜電崩潰。
可設置導電層140以覆蓋半導體積體電路100的表面之一；因此導電層可較第一耐衝擊層112設置於更外側(未設有半導體積體電路100之側)，如圖17A或17B中所示。於在圖17A或17B的結構中形成天線的情況 中，未設有天線之側上的表面具有較低的靜電放電(ESD)容忍度；因此，導電層140較佳設於半導體積體電路100的相對側上，於其上未設有天線而設有第二衝擊擴散層103及第二耐衝擊層102。
只要導電層具導電性其可盡可能的長。具薄厚度的導電層較佳具有自1.0×102Ω/□至1.0×107Ω/□(更佳為自1.0×102Ω/□至1.0×104Ω/□)之薄片電阻。
使用其厚度足夠小而能傳送待由天線傳送及接收之無線電波的材料來形成導電層140。因此，可提供具靜電崩潰容忍度及可傳送及接收無線電波之高度可靠的半導體裝置。
針對導電層140，可使用金屬、金屬氮化物、金屬氧化物或其他之膜或任何膜之堆疊。
可例如使用諸如鈦、鉬、鎢、鋁、銅、銀、金、鎳、鉑、鈀、銥、銠、鉭、鎘、鋅、鐵、矽、鍺、鋯或鋇之元素；或各含有任何上述元素作為主要成分的合金材料、金屬化合物、氮化物材料，或氧化物材料來形成導電層140。
可使用氮化鉭、氮化鈦或其他作為氮化物材料。
可使用銦錫氧化物(ITO)、含有氧化矽的銦錫氧化物(ITSO)、有機銦、有機錫、氧化鋅或其他作為氧化物材料。替代性地，可使用含有氧化鋅(ZnO)的銦鋅氧化物(IZO)、氧化鋅(ZnO)、含有鎵(Ga)的ZnO、氧化錫(SnO2)、含有氧化鎢的氧化銦、含有氧化鎢的銦鋅 氧化物、含有氧化鈦的氧化銦、含有氧化鈦的銦錫氧化物或其他。
替代性地，可使用添加雜質元素或其他至半導體而獲得之具導電性之半導體膜。例如，可使用摻雜諸如磷之雜質元素的多晶矽膜。
仍為替代性地，可使用導電聚分子(亦稱為導體聚合物)於導電層140。可使用所謂π-電子共軛的導電聚分子。例如，可利用聚苯胺及/或其衍生物、聚吡咯及/或其衍生物、聚噻吩及/或其衍生物，以及彼等材料之二或多種的共聚物。
共軛導電聚分子的具體實例係如下所示：聚吡咯、聚(3-甲基吡咯)、聚(3-丁基吡咯)、聚(3-辛基吡咯)、聚(3-癸基吡咯)、聚(3,4-二甲基吡咯)、聚(3,4-二丁基吡咯)、聚(3-羥基吡咯)、聚(3-甲基-4-羥基吡咯)、聚(3-甲氧基吡咯)、聚(3-乙氧基吡咯)、聚(3-辛氧基吡咯)、聚(3-羧基吡咯)、聚(3-甲基-4-羧基吡咯)、聚N-甲基吡咯、聚噻吩、聚(3-甲基噻吩)、聚(3-丁基噻吩)、聚(3-辛基噻吩)、聚(3-癸基噻吩)、聚(3-十二烷基噻吩)、聚(3-甲氧基噻吩)、聚(3-乙氧基噻吩)、聚(3-辛氧基噻吩)、聚(3-羧基吡咯)、聚(3-甲基-4-羧基噻吩)、聚(3,4-伸乙二氧基噻吩)、聚苯胺、聚(2-甲基苯胺)、聚(2-辛基苯胺)、聚(2-異丁基苯胺)、聚(3-異丁基苯胺)、聚(2-苯胺磺酸)，以及聚(3-苯胺磺酸)。
含有導電聚分子的導電層140可含有有機樹脂或摻雜劑(鹵素、路易士酸、無機酸、有機酸、過渡金屬鹵化物、有機氰化合物、非離子性界面活性劑或其他)。
可藉由諸如濺鍍法、電漿CVD法或蒸鍍法之乾製程，或諸如塗佈法、印刷法或微滴釋放法(噴墨法)之濕製程來形成導電層140。導電層的厚度較佳為大於或等於5nm且小於或等於200nm。
另外，可於導電層140上堆疊保護層。例如，較佳形成鈦膜(厚度為自約10nm至50nm)作為導電層140以及堆疊氧化鈦膜作為鈦膜之上的保護層。即便於導電層140係設置於半導體裝置表面上的情況中，可防止導電層退化，因為半導體裝置之最外部表面形成有保護層。保護層之厚度可為自約10nm至約200nm。
針對第一耐衝擊層112及第二耐衝擊層102各者，使用其中以有機樹脂浸漬纖維體之結構體。第一耐衝擊層112為結構體，其中以有機樹脂161浸漬纖維體160，以及第二耐衝擊層102為結構體，其中以有機樹脂151浸漬纖維體150。
設置半導體積體電路100以致其分離表面與第二衝擊擴散層103接觸，且另一表面與第一耐衝擊層112接觸。第一衝擊擴散層113較第一耐衝擊層112設置於更外側(於未設有半導體積體電路100之側)。
圖1C闡述使用用於經線及緯線之纖維紗束織成的作為纖維體160之織布的俯視圖。
如圖1C中所述，纖維體160係由規律間隔之經紗及規律間隔之緯紗所織成。此使用經紗及緯紗所織成之纖維體具有無經紗及緯紗之區域。於纖維體160中，更易於以有機樹脂161浸漬纖維體，藉此可增加纖維體160與半導體積體電路之間的黏著性。
另外，於纖維體160中，經紗及緯紗的密度可為高以及無經紗及緯紗之區域的比例可為低。
於結構體中以有機樹脂161浸漬纖維體160亦稱為預浸體。預浸體如下般具體地形成：以清漆(其中以有機溶劑稀釋基質樹脂)浸漬纖維體之後，進行乾燥以使有機溶劑揮發及基質樹脂為半固化。結構體的厚度較佳為10μm至100μm，更佳為10μm至30μm。使用此厚度的結構體，可形成薄的且可彎曲之半導體裝置。耐衝擊層較佳具有13GPa或更高的彈性模數及小於300MPa的斷裂模數。例如，可使用彈性模數為13GPa至15GPa及斷裂模數為140MPa的預浸體於耐衝擊層。
要注意的是，其中以有機樹脂浸漬纖維體的結構體可能具有層狀結構。於此情況中，結構體可為複數結構體(其每一者為以有機樹脂浸漬的單層纖維體)的堆疊或是可為其中以有機樹脂浸漬複數纖維體所形成的結構體。另外，於堆疊複數個每一者為以有機樹脂浸漬的單層纖維體之結構體中，可夾置另一層於結構體之間。
可使用諸如環氧樹脂、不飽和的聚酯樹脂、聚醯亞胺樹脂、BT樹脂(bismaleimide-triazine resin)，或氰酸酯樹 脂之熱固性樹脂作為有機樹脂161。替代性地，可使用諸如聚苯醚樹脂、聚醚醯亞胺樹脂，以及氟樹脂之熱塑性樹脂作為有機樹脂161。仍為替代性地，可使用選自熱固性樹脂及熱塑性樹脂的複數個樹脂作為有機樹脂161。藉由使用以上有機樹脂，纖維體可藉由熱處理而鍵結至半導體積體電路。有機樹脂161的玻璃轉變溫度越高，有機樹脂161越不易為局部壓力所損壞，其係為較佳者。
可將高熱傳導填料分散於有機樹脂161或纖維之紗束中。可利用氮化鋁、氮化硼、氮化矽及其他作為高熱傳導填料。亦可利用諸如銀或銅之金屬粒子作為高熱傳導填料。於熱傳導填料係包括於有機樹脂或纖維之紗束的情況中，可輕易地將半導體積體電路所產生的熱釋放至外部。因此，可抑制半導體裝置之熱儲存且因此可防止半導體裝置損壞。
較佳使用有機化合物或無機化合物之高強度纖維的織布或不織布之纖維體160。高強度纖維具體地為具高張力彈性模數之纖維或具高楊氏模數的纖維。可利用聚乙烯醇纖維、聚酯纖維、聚醯胺纖維、聚乙烯纖維、醯胺纖維、聚對伸苯基苯並雙噁唑纖維、玻璃纖維及碳纖維作為高強度纖維的普通實例。可利用使用E玻璃、S玻璃、D玻璃、Q玻璃或其他之玻璃纖維作為玻璃纖維。要注意的是，可由一種以上之高強度纖維或複數種以上之高強度纖維形成纖維體160。
纖維體160可為織布，其使用用於經紗及緯紗的纖維 束(單紗)(以下纖維束稱為紗束)所織成，或是可為藉由無規或同向地堆疊複數種纖維之紗束所獲得的不織布。於織布的情況中，可適當地使用平紋織物、斜紋織物、緞紋織物或其他。
紗束之截面可為圓形或橢圓形。可使用纖維已受高壓水流、使用液體為介質之高頻振動、連續超聲波振動、輥壓或其他而開纖之纖維紗束作為纖維紗束。經受纖維開纖之纖維紗束具大寬度、於厚度方向具較少數之纖維，且截面為橢圓形或扁平狀。另外，藉由使用鬆撚紗於纖維紗束，紗束亦呈扁平且截面為橢圓形或扁平狀。使用截面為橢圓形或扁平狀的紗束可減低纖維體160的厚度。因此，可減低結構體160的厚度並因此可製造薄的半導體裝置。
要注意的是，於使實施例的圖式中，闡述纖維體160作為織布，其係使用截面為橢圓形之紗束的平紋織物。
另外，為增進有機樹脂進入纖維紗束內部的滲透力，可使纖維接受表面處理。例如，可利用電暈放電處理、電漿放電處理或其他用於活化纖維表面者作為表面處理。另外，可利用矽烷偶合劑或鈦酸偶合劑進行表面處理。
另外，針對衝擊擴散層(第一衝擊擴散層及第二衝擊擴散層之各者)，可使用低彈性模數及高斷裂強度的材料，以及可使用具橡膠彈性之膜。衝擊擴散層較佳具有5GPa至12GPa之彈性模數及300MPa或更高的斷裂模數。
較佳使用高強度材料形成衝擊擴散層。普通之高強度 材料的實例為聚乙烯醇樹脂、聚酯樹脂、聚醯胺樹脂、聚乙烯樹脂、醯胺樹脂、聚對伸苯基苯並雙噁唑樹脂、玻璃樹脂及其他。藉提供使用具彈性之高強度材料所形成之衝擊擴散層，諸如局部壓力之負載係擴散至全部層且由全部層所吸收，以致可防止半導體裝置的損壞。
更具體的，針對衝擊擴散層，可使用聚萘二甲酸乙二酯(PEN)樹脂、聚醚碸(PES)樹脂、聚苯硫(PPS)樹脂、聚亞醯胺(PI)樹脂或其他。於此實施例中，針對衝擊擴散層，使用醯胺樹脂膜(彈性模數為10GPa及斷裂模數為480MPa)。
圖1B為半導體積體電路100及第二衝擊擴散層103與接合層104鍵結以及第一耐衝擊層112及第二衝擊擴散層113與接合層114鍵結的實例。於此實施例中，分別使用醯胺膜及丙烯系樹脂於第二衝擊擴散層103及接合層104。只要其可鍵結衝擊擴散層及半導體積體電路，接合層104可盡可能的長，且可使用熱固性樹脂、紫外線可固化樹脂、丙烯系樹脂、胺甲酸乙酯樹脂、環氧樹脂、矽氧樹脂或其他來形成。於藉由熱處理及壓力處理而使第一耐衝擊層112與第一衝擊擴散層113彼此鍵結的情況中，不必要使用接合層114。接合層的厚度可為約3μm至約15μm。
另外，可於半導體積體電路之上形成保護層。圖2A及2B各闡述於半導體積體電路100之上形成無機絕緣層105作為保護層的實例。另外，圖2A及2B各闡述於半導 體積體電路100之上形成天線101且於天線101之上形成無機絕緣層105的實例。無機絕緣層105覆蓋天線101，藉此防止作為天線之導電層氧化或其他。
形成導電層140以覆蓋(超覆)半導體積體電路100的一個表面。於設有天線的情況中，於未設有天線101之半導體積體電路的相對側上(圖2A中之第二耐衝擊層102)形成導電層140。另外，可於第二沖及擴散層103及第二耐衝擊層102之間設置導電層140，如圖18A及18B中所示者。
未設有天線側具有較低之靜電放電(ESD)容忍度；因此，如圖18B所示，導電層140係相對天線101且半導體積體電路100係插入於導電層140與天線101之間，以致可藉由導電層140而減少因靜電崩潰之缺陷。
藉由濺鍍法、電漿CVD法、塗佈法、印刷法或其他使用無機化合物形成具有單層結構或層狀結構的無機絕緣層105。無機化合物之普通實例為矽的氧化物及氮的氧化物。矽的氧化物及氮的氧化物之普通實例為氧化矽、氮氧化矽、氮化矽、氧氮化矽及其他。要注意的是於此說明書中，氮氧化矽膜意指含有氧多於氮的膜。另外，氮氧化矽膜意指含有氮多於氧的膜。
另外，無機絕緣層105可具有層狀結構。例如，可堆疊無機化合物以形成無機絕緣層105。普通地，可堆疊氧化矽、氧氮化矽，或氮氧化矽之二或多者以形成無機絕緣層105。
參考圖3A至3D說明根據本發明實施例之製造半導體裝置的方法。於具有絕緣表面的基材100之上形成半導體積體電路100，其為形成基材，具有分離層111插入於其間(見圖3A)。
可使用玻璃基材、石英基材、藍寶石基材、陶瓷基材、於其表面具有絕緣層的金屬基材或其他作為基材110(其係形成基材)。替代性地，可使用能忍受此實施例之製程溫度的塑料基材。於半導體裝置的製造過程中，可根據製程適當地選擇形成基材。
分離層111係形成為單層結構或是包括由諸如鎢(W)、鉬(Mo)、鈦(Ti)、鉭(Ta)、鈮(Nb)、鎳(Ni)、鈷(Co)、鋯(Zr)、鋅(Zn)、釕(Ru)、銠(Rh)、鈀(Pd)、鋨(Os)、銥(Ir)或矽(Si)之元素；或含有任何元素作為其主要組份之合金或化合物材料，藉由濺鍍法、電漿CVD法、塗佈法、印刷法或其他所形成的層之層狀結構。含有矽之層可具有非晶結構、微晶結構或多晶結構。要注意的是，塗佈法包括旋塗法、微滴釋放法及分配法。
於分離層111具單層結構的情況中，較佳形成鎢層、鉬層或含有鎢及鉬混合物之層。替代性地，形成含有鎢之氧化物及氮氧化物、含有鉬之氧化物及氮氧化物，或含有鎢及鉬的混合物之氧化物及氮氧化物之層。要注意的是，鎢及鉬的混合物對應於鎢及鉬的合金。
於分離層111具有層狀結構的情況中，較佳形成鎢 層、鉬層或含有鎢及鉬之混合物的層作為第一層，以及形成含有鎢、鉬或鎢及鉬之氧化物、氮化物、氮氧化物，或氧氮化物的層作為第二層。
要注意的是，於形成分離層111以具有包括含鎢之層及含氧化鎢之層的層狀結構的情況中，利用首先形成含有鎢之層及於其上形成由氧化物構成的絕緣層，以於鎢層及絕緣層之間的介面形成含有鎢之氧化物的層。另外，可令含有鎢之層的表面接受熱氧化處理、氧電漿處理，或使用諸如臭氧水之強氧化溶液進行處理以形成含有鎢之氧化物之層。另外，可於氧、氮、一氧化二氮、一氧化二氮之基本物質之氣體環境或氣體與另一氣體之混合氣體中實施電漿處理或熱處理。相同者適用於形成含鎢之氮化物、氮氧化物，或氧氮化物之層的情況中。於形成含有鎢之層之後，可於其上形成氮化矽層、氮氧化矽層，或氧氮化矽層。
雖根據以上步驟，所形成之分離層111與基材110接觸，本發明不受限於此步驟。可形成與基材110接觸作為基底的絕緣層，且可設置與絕緣層接觸之分離層111。
半導體積體電路100與第一耐衝擊層112彼此鍵結，以及半導體積體電路100沿分離層111自基材110被分離。因此，設置半導體積體電路100於第一耐衝擊層112側(見圖3B)。
於此實施例中，針對第一耐衝擊層112，使用其中以有機樹脂161浸漬纖維體160的結構體。結構體係經加熱 且接受壓力鍵結以致結構體之有機樹脂經塑化或固化。要注意的是，於有機樹脂為塑料的情況中，經塑化的有機樹脂接著藉由將有機樹脂冷卻至室溫而固化。藉由加熱及壓力鍵結，均勻地分佈有機樹脂以致與半導體積體電路緊密接觸，且有機樹脂經固化。於大氣壓力或減壓下實施令結構體接受壓力鍵結的步驟。
要注意的是，可由適當實施以下任何方法而將半導體積體電路轉移至另一基材：其中分離層係形成於基材與半導體積體電路之間、金屬氧化物膜係設置於分離層與半導體積體電路之間、結晶金屬氧化物膜以使之脆化，以及分離半導體基板的方法；於其中設置含有氫之非晶矽膜於具高熱阻的基材與半導體積體電路之間、藉由雷射束或蝕刻移除非晶矽膜，以及分離半導體積體電路的方法；於其中在基材與半導體積體電路之間形成分離層、設置金屬氧化膜於分離層與半導體積體電路之間、結晶化金屬氧化物膜使之脆化、藉利用溶液或諸如NF3、BrF3，或ClF3的氟化鹵氣體進行蝕刻而移除部分分離層，接著沿已脆化之金屬氧化物膜而分離半導體積體電路的方法；以及於其中機械切割或利用溶液或諸如NF3、BrF3，或ClF3的氟化鹵氣體蝕刻設有半導體積體電路之基材的方法。替代性地，於其中使用含有氮、氧、氫或其他(例如，含有氫之非晶矽膜、含有氫之合金膜，或含有氧之合金膜)之膜於分離層以及以雷射束照設分離層的方法，以致分離層中所含的氮、氧或氫被釋放作為氣體，藉此可實行半導體積體電路 自基材之分離。
藉組合以上的分離方法，可更輕易地實施轉移步驟。亦即，於以雷射束照射分離層之後藉由物理力(由機械或其他)、由氣體、溶液或其他之蝕刻，或是以利刃之機械性切割，以使分離層與半導體積體電路易於彼此分離。
替代性地，可製作液體以滲透介於分離層與半導體積體電路之間的介面，以使半導體積體電路自形成基材分離。
類似於第一耐衝擊層112，使用其中以有機樹脂151浸漬纖維體150之結構體來形成第二耐衝擊層102。結構體經加熱且接受壓力鍵結以使第二衝擊擴散層103與第二耐衝擊層102彼此鍵結。接合層104係設置於第二衝擊擴散層103未設有第二耐衝擊層102的表面上。
接合層104鍵結至分離層之暴露出半導體積體電路100處，以及半導體積體電路100及第二衝擊擴散層103係夾置於第一衝擊擴散層112與第二耐衝擊層102之間。
接下來，於第二耐衝擊層102的表面上形成導電層140(見圖3C)。於此實施例中，藉由濺鍍法形成厚度為10nm的鈦膜作為導電層140。
另外，使用接合層114鍵結第一衝擊擴散層113至第一耐衝擊層112的相對側，其上未設有半導體積體電路100(見圖3D)。
可形成導電層140於第一耐衝擊層112、第二耐衝擊層102，以及第一衝擊擴散層113之任一者的外側，其係 鍵結至半導體積體電路100，或是可形成於第二衝擊擴散層103及第二衝擊擴散層之任一者的較內側，其未鍵結至半導體積體電路100(於半導體積體電路100之側)。於採用形成導電層140於第二衝擊擴散層103及第二衝擊擴散層之任一者的較內側之結構的情況中，其未鍵結至半導體積體電路100(於半導體積體電路100之側)，以及導電層140係介於第二衝擊擴散層103與第二耐衝擊層102之間或是第一衝擊擴散層113與第一耐衝擊層112之間，因導電層之表面未暴露而可防止導電層之諸如氧化、延時及龜裂之退化。
如圖16A至16C中所示，可設置第一衝擊擴散層113，以於第一耐衝擊層112與半導體積體電路100彼此鍵結時，鍵結至第一耐衝擊層112。
如圖3A中所示，於具有絕緣表面之基材110之上形成半導體積體電路100，其係形成基材，具有分離層111插入於其間(見圖16A)。
第一耐衝擊層112及第一衝擊擴散層113係形成於半導體積體電路100之上以及實施熱處理及壓力處理，以致第一耐衝擊層112及第一衝擊擴散層113係鍵結至半導體積體電路100，接著沿分離層111自基材110分離半導體積體電路100、第一耐衝擊層112，以及第一衝擊擴散層113(見圖16B)。可於相同或不同步驟中實施半導體積體電路100與第一耐衝擊層112之間的鍵結以及第一耐衝擊層112及第一衝擊擴散層113之間的鍵結。
其下堆疊有第二耐衝擊層102之第二衝擊擴散層103係使用接合層104而鍵結至半導體積體電路100的分離表面，以及導電層140係形成於第二耐衝擊層102的較外側，以製造半導體裝置(見圖16C)。
圖20A至20C及圖21A至21C闡述其中導電層140係形成於第一衝擊擴散層113之上的實例。
圖20A對應至圖3A，以及於基材110之上形成半導體積體電路100，並具有分離層111插入於其間。接下來，藉由熱處理及壓力處理以鍵結第一耐衝擊層112及事先設有導電層140之第一衝擊擴散層113的表面，其上未形成導電層140。半導體積體電路100係鍵結至第一耐衝擊層112且沿分離層111而自基材110被分離(見圖20B)。接著，藉由熱處理及壓力處理使第二衝擊擴散層103與第二耐衝擊層102彼此鍵結，以及接合層104係鍵結至半導體積體電路100經暴露的分離表面(見圖20C)。於圖20C中，導電層140係設於第一衝擊擴散層113的較外側(於未設有半導體積體電路之側)。
圖21A亦對應於圖3A，以及於基材110之上形成半導體積體電路100，並具有分離層111插入於其間。接下來，藉由熱處理及壓力處理以鍵結第一耐衝擊層112及事先設有導電層140之第一衝擊擴散層113的表面，其上未形成導電層140，以將導電層140設置於第一衝擊擴散層113與第一耐衝擊層112之間。半導體積體電路100係鍵結至第一耐衝擊層112且沿分離層111而自基材110被分 離(見圖21B)。接著，藉由熱處理及壓力處理使第二衝擊擴散層103與第二耐衝擊層102彼此鍵結，以及接合層104係鍵結至半導體積體電路100經暴露的分離表面(見圖21C)。於圖21C中，導電層140係設於第一衝擊擴散層113的較內側(於未設有半導體積體電路之側)。
因設置衝擊擴散層與半導體積體電路接觸，即便於製造過程中實施壓力處理的情況中，壓力處理不會對半導體積體電路造成不利效果，諸如損壞及缺陷特徵。因此，可以高良率製造半導體裝置。
藉由以導電層覆蓋半導體裝置，可防止因半導體積體電路之的靜電崩潰(電路故障或半導體元件損壞)。另外，使用一對衝擊擴散層及夾置半導體積體電路的一對耐衝擊層，可提供厚度及尺寸減少之高度可靠且具容忍度的半導體裝置。另外，於製造過程中預防形狀缺陷及缺陷特徵，以致可以高良率製造半導體裝置。
(實施例2)
於此實施例中，參考圖22A及22B說明根據本發明之另一高可靠度之半導體裝置的實例。於以下說明之此實施例的結構中，於實施例1及此實施例之所有圖式中，相同元件符號意指相同部件或具有類似功能的部件，以及省略其說明。
圖22A及22B各闡述此實施例之半導體裝置。於圖22A中，半導體積體電路100係夾置於第二衝擊擴散層 103與第一耐衝擊層112及第一衝擊擴散層113之間，以及導電層140係設置於第二衝擊擴散層103之較外側(未設有半導體積體電路100之側)。
可設置導電層140於第一衝擊擴散層113的較外側(未設有半導體積體電路100之側)或是於第一衝擊擴散層113與第一耐衝擊層112之間，只要其覆蓋半導體積體電路100的表面之一。
然而，如圖22B中所示，於形成天線101的情況中，未設有天線側具有低的靜電放電(ESD)容忍度；因此，較佳將導電層140設置於半導體積體電路100的相對側，其上未設有天線而設有第二衝擊擴散層103。
導電層140係設於與半導體積體電路100重疊區域的整個表面上以覆蓋半導體積體電路100。亦即，形成導電層140以覆蓋(超覆)半導體積體電路100的一個表面。導電層140擴散由靜電放電所施加之靜電力，使其離開或防止本地電荷(電荷局部化)(防止局部電位差)，以致可預防半導體積體電路100的靜電崩潰。
另外，藉提供第一耐衝擊層112對抗外部所施加至半導體裝置之力(亦稱為外部應力)，以及第一衝擊擴散層113及第二衝擊擴散層103使力擴散，可降低局部地施加之力；因此，可防止半導體裝置之損壞、缺陷特徵及其他。
使用導電層覆蓋半導體積體電路，防止因半導體積體電路之靜電放電的靜電崩潰(電路故障或半導體元件損 壞)。另外，使用耐衝擊層及夾置半導體積體電路的衝擊擴散層，可提供厚度及尺寸減小且具容忍度之高度可靠的半導體裝置。
(實施例3)
於此實施例中，參考圖19A及19B而說明根據本發明之另一高可靠度之半導體裝置的實例。於以下說明之此實施例的結構中，於實施例1及此實施例之所有圖式中，相同元件符號意指相同部件或具有類似功能的部件，以及省略其說明。
圖19A及19B各闡述此實施例之半導體裝置。於圖19A中，半導體積體電路100係夾置於第一衝擊擴散層113與第二衝擊擴散層103之間，以及導電層140係設置於第二衝擊擴散層103之較外側。
可設置導電層140於第一衝擊擴散層113的較外側(未設有半導體積體電路100之側)，只要其覆蓋半導體積體電路100的表面之一。
然而，如圖19B中所示，於形成天線101的情況中，未設有天線側具有低的靜電放電(ESD)容忍度；因此，較佳將導電層140設置於半導體積體電路100的相對側，其上未設有天線而設有第二衝擊擴散層103及第二耐衝擊層102。
導電層140係設於與半導體積體電路100重疊區域的整個表面上以覆蓋半導體積體電路100。亦即，形成導電 層140以覆蓋(超覆)半導體積體電路100的一個表面。導電層140擴散由靜電放電所施加之靜電力，使其離開或防止本地電荷(電荷局部化)(防止局部電位差)，以致可預防半導體積體電路100的靜電崩潰。
另外，藉提供第一衝擊擴散層113及第二衝擊擴散層103以擴散外部所施加至半導體裝置之力(亦稱為外部應力)，可降低局部地施加之力；因此，可防止半導體裝置之損壞、缺陷特徵及其他。
使用導電層覆蓋半導體積體電路，防止因半導體積體電路之靜電放電的靜電崩潰(電路故障或半導體元件損壞)。另外，使用夾置半導體積體電路的衝擊擴散層，可提供厚度及尺寸減小且具容忍度之高度可靠的半導體裝置。
(實施例4)
於此實施例中，參考圖4A至4C及圖5A至5C以仔細說明高度可靠的半導體裝置及高良率之製造半導體裝置的方法。於此實施例中，說明CMOS(互補金屬氧化物半導體)作為半導體裝置的實例。
於作為形成基材之具有絕緣表面的基材200之設置電晶體210及211以及絕緣膜212、213及214，並具有分離層201插入於其間，以形成半導體積體電路250(見圖4A)。
電晶體210為薄膜電晶體且包括源極及汲極區224a 及224b、雜質區223a及223b(其濃度較源極及汲極區224a及224b之濃度低)、通道形成區226、閘極絕緣層227、閘電極層228，以及具側壁結構的絕緣層229a及229b。源極及汲極區224a及224b分別與作為源電極層及汲電極層的佈線層230a及230b接觸並電性連結。於此時實施例中，電晶體210為p通道薄膜電晶體，以及源極及汲極區224a及224b及作為LDD(輕摻雜的汲極)區之雜質區223a及223b包括提供p型導電性之雜質元素(諸如硼(B)、鋁(Al)，或鎵(Ga))。
電晶體211為薄膜電晶體且包括源極及汲極區204a及204b、雜質區203a及203b(其濃度較源極及汲極區204a及204b之濃度低)、通道形成區206、閘極絕緣層207、閘電極層208，以及具側壁結構的絕緣層209a及209b。源極及汲極區204a及204b分別與作為源電極層及汲電極層的佈線層210a及210b接觸並電性連結。於此實施例中，電晶體211為n通道薄膜電晶體，以及源極及汲極區204a及204b及作為LDD(輕摻雜的汲極)區之雜質區203a及203b包括提供n型導電性之雜質元素(諸如磷(P)或砷(As))。
針對第一耐衝擊層262，使用其中以有機樹脂281浸漬纖維體280之結構體。半導體積體電路250與第一耐衝擊層262彼此鍵結並接著沿分離層201自基材200被分離。因此，設置半導體積體電路250於第一耐衝擊層262側(見圖4B及4C)。
類似於第一耐衝擊層262，使用其中以有機樹脂271浸漬纖維體270之結構體來形成第二耐衝擊層252。結構體經加熱且接受壓力鍵結以使第二耐衝擊層252與設有導電層260之衝擊擴散層253彼此鍵結(見圖5B)。於鍵結至第二耐衝擊層252之前，衝擊擴散層253係設有導電層260。接合層254係設置於衝擊擴散層253未設有第二耐衝擊層252的表面上。
導電層260係設於與半導體積體電路250重疊區域的整個表面上以覆蓋半導體積體電路250。亦即，形成導電層260以覆蓋(超覆)半導體積體電路250的一個表面。導電層260擴散由靜電放電所施加之靜電力，使其離開或防止本地電荷(電荷局部化)(防止局部電位差)，以致可預防半導體積體電路250的靜電崩潰。
接合層254係鍵結至半導體積體電路250經暴露的分離表面(見圖5B)。另外，第一衝擊擴散層263係使用接合層264而鍵結至第一耐衝擊層262之相對側，其上未設有半導體積體電路250，以致包括半導體積體電路250之半導體裝置由第一耐衝擊層262、第二耐衝擊層252、第一衝擊擴散層263及第二衝擊擴散層253所夾置(見圖5C)。
因設置衝擊擴散層與半導體積體電路接觸，即便於製造過程中實施壓力處理的情況中，壓力處理不會對半導體積體電路造成不利效果，諸如損壞及缺陷特徵。因此，可以高良率製造半導體裝置。
使用一對夾置半導體積體電路的耐衝擊層及堆疊於半導體積體電路之下的衝擊擴散層，可提供厚度及尺寸減少之高度可靠且具容忍度的半導體裝置。
使用撓性耐衝擊層及撓性衝擊擴散層，於此實施例中所製造的半導體裝置可具有撓性。
可使用下列任何材料來形成電晶體210及211中所包括的半導體層：藉由氣相生長法或濺鍍法使用典型為矽烷或鍺烷之半導體材料氣體所製造的非晶半導體(以下亦稱為“AS”)；藉由利用光能或熱能結晶化非晶半導體所形成的多晶矽半導體；微晶質(亦稱為半非晶(semiamorphous)或微晶)半導體(以下亦稱為“SAS”)；或其他。可藉由濺鍍法、LPCVD法、電將CVD法或其他來形成半導體層。
當考量吉布斯(Gibbs)自由能時，微晶半導體膜係處於介於非晶態與單晶態中間的介穩態。亦即，微晶半導體膜為具有自由能穩定之第三態且具有短距序及晶格畸變。相關於基材表面，柱狀或針狀結晶沿一般方向生長。微晶矽(其係微晶半導體之普通實例)之拉曼光譜係偏移至低於520cm-1之波數，其表示單晶矽之拉曼光譜峰值。亦即，微晶矽的拉曼光譜峰值位於分別代表單晶矽及非晶矽者之520cm-1與480cm-1之間。相對終端懸鍵，微晶半導體膜含有至少1原子%之氫或鹵素。另外，可含有諸如氦、氬、氪或氖之稀有氣體元素以進一步促進晶格畸變，以增進安定性且可獲得有利之微晶半導體膜。
藉由利用數十MHz至數百MHz之高頻電將CVD法，或利用頻率為1GHz或更高的微波電漿CVD設備，可形成微晶半導體膜。普通可使用矽的氫化物，諸如以氫稀釋的SiH4、Si2H6、SiH2Cl2、SiHCl3、SiCl4或SiF4來形成微晶半導體膜。替代性地，除矽的氫化物及氫之外，以一或多種選自氦、氬、氪及氖的稀有氣體元素進行稀釋，可形成微晶半導體膜。於此情況中，設定氫對矽的氫化物之流速比為5：1至200：1，較佳為50：1至150：1，更佳為100：1。
普通地可使用氫化的非晶矽作為非晶半導體，普通地可使用多晶矽及其他作為結晶半導體。利用含有多晶矽作為主要組份且於800℃或更高溫度處理所形成之所謂的高溫多晶矽、含有多晶矽作為主要組份且於600℃或更低溫度處理所形成之所謂的低溫多晶矽、藉使用促進結晶化的元素或其他結晶化非晶矽所獲得的多晶矽，以及其他作為多晶矽(polycrystalline silicon)的實例。無庸置疑的是如上所述，可使用微晶半導體或半導體層中之部分含有晶相的半導體。
可使用諸如GaAs、InP、SiC、ZnSe、GaN或SiGe之化合物半導體作為半導體材料，以及矽(Si)、鍺(Ge)或其他之基本物質。替代性地，可使用由諸如氧化鋅(ZnO)、氧化錫(SnO2)、氧化鎂鋅、氧化鎵，或氧化銦之氧化物半導體、上述任何氧化物半導體所形成的氧化物半導體，或其他。例如，可使用由ZnO、氧化銦及氧化 鎵所形成的氧化物半導體。於使用ZnO於半導體層的情況中，較佳使用Y2O3、Al2O3、TiO2，或上述任何者的堆疊來形成閘極絕緣層。針對閘極絕緣層，源極電極層及汲極電極層，較佳使用ITO、Au、Ti或其他。替代性地，可使用添加有Ga或其他的ZnO。
於使用結晶半導體層於半導體層的情況中，可藉由任何之各種方法(諸如雷射結晶化、熱結晶化法，以及使用諸如鎳之促進結晶化元素之熱結晶化法)來形成結晶半導體層。另外，藉可使用雷射照射而結晶化SAS微晶半導體以增進結晶度。於未採用促進結晶化元素的情況中，在以雷射束照射非晶矽膜之前，藉由於氮氣體環境中以500℃加熱非晶矽膜一小時，釋放氫直到非晶矽中所含有的氫濃度變為1×1020原子/cm3或以下。此係因為以雷射束進行照射時含有大量氫的非晶矽膜被破壞。
不特別限制將金屬元素導入至非晶半導體層的方法，只要其能夠將金屬導入非晶半導體層的表面或內部。例如，可使用濺鍍法、CVD法、電漿處理法(包括電漿CVD法)、吸附法，或施加金屬鹽溶液之方法。於其中，使用溶液之方法係簡單且可有利於輕易控制金屬元素的濃度。於此時，所欲者係藉由於氧氣氣體環境中以紫外光照射、熱氧化法、以含有羥基或氫過氧化物之臭氧水處理，或其他來形成氧化物膜，以增進非晶半導體膜之表面的可濕性，使水性溶液擴散至非晶半導體層的整個表面。
於結晶化步驟中，其中結晶化非晶半導體層以形成結 晶半導體層，可添加促進結晶化元素(亦稱為催化元素或金屬元素)至非晶半導體層以及藉由熱處理(500至750℃持續3分鐘至24小時)可實施結晶化。促進結晶化元素可選自諸如鐵(Fe)、鎳(Ni)、鈷(Co)、釕(Ru)、銠(Rh)、鈀(Pd)、鋨(Os)、銥(Ir)、鉑(Pt)、銅(Cu)及金(Au)之一或多者。
為自結晶半導體層移除或減少促進結晶化金屬，形成含有雜質元素之半導體層與結晶半導體層接觸且半導體層係形成作為集氣槽。可使用賦予n型導電性之雜質元素、賦予p型導電性之雜質元素、稀有氣體元素，或其他作為雜質元素；例如，可使用磷(P)、氮(N)、砷(As)、銻(Sb)、鉍(Bi)、硼(B)、氦(He)、氖(Ne)、氬(Ar)、氪(Kr)及氙(Xe)。含有稀有氣體元素之半導體層係形成於含有促進結晶化元素的結晶半導體層上，以及實施熱處理(於550至750℃持續3分鐘至24小時)。結晶半導體層所包含的促進結晶化元素移動至含有稀有氣體元素的半導體層中，並因此移除或減少結晶半導體層所包含的促進結晶化元素。隨後，移除作為集氣槽之含有稀有氣體元素之半導體層。
藉由組合熱處理及雷射束照射，或多次實施熱處理及雷射數照射之一者，可結晶化非晶半導體層。
藉由電漿法可直接形成結晶半導體層於基材上。替代性地，藉由電漿法可選擇性地於基材之上形成結晶半導體膜。
使用氧化矽可形成各閘極絕緣層207及227或各者係形成為包括氧化矽或氮化矽之層狀結構。藉電漿CVD法或低壓CVD法而澱積絕緣膜可形成各閘極絕緣層207及227，或藉由電漿處理之固相氧化或固相氮化可形成各閘極絕緣層207及227。此係因為使用單晶半導體層所形成之經電漿處理而氧化或氮化的閘極絕緣層係緻密、具有高耐受電壓且可靠度極佳。例如，藉施加3至5kW之微波(2.45GHz)功率於10至30Pa的壓力下使用以Ar稀釋之一氧化二氮(N2O)1至3次(流速比)，氧化或氮化半導體層的表面。藉由此處理，形成厚度為1至10nm(較佳為2至6nm)的絕緣膜。另外，導入一氧化二氮(N2O)及矽烷(SiH4)以及藉由氣相生長法於10至30Pa的壓力下施加3至5kW之微波(2.45GHz)電功率至絕緣膜以形成氮氧化矽膜，其係為閘極絕緣層。組合固相方法及由氣相生長法之反應，可形成具低介面狀態密度及耐受電壓極佳的閘極絕緣膜。
可使用高介電常數材料，諸如二氧化鋯、氧化鉿、氧化鈦或五氧化二鉭，作為閘極絕緣層207及227。藉使用高介電常數材料於閘極絕緣層207及227，可減少閘極漏電流。
使用CVD法、濺鍍法、微滴釋放法或其他可形成閘電極層208及228。可用選自Ag、Au、Cu、Ni、Pt、Pd、Ir、Rh、W、Al、Ta、Mo、Cd、Zn、Fe、Ti、Si、Ge、Zr及Ba之元素；或含有任何元素作為其主要組份之 合金材料或化合物材料來形成閘電極層。替代性地，半導體膜普通由多晶矽膜摻雜諸如磷之雜質元素，或可使用AgPdCu合金。另外，可採用單層結構或多層結構；例如，可採用氮化鎢膜及鉬膜做為二層結構，或是可採用以厚度為50nm之鎢膜、厚度為500nm之鋁-矽(Al-Si)合金膜，以及厚度為30nm之順序堆疊的三層結構。於三層結構的情況中，可使用氮化鎢膜取代鎢膜作為第一導體膜，可使用鋁-鈦(Al-Ti)合金膜取代鋁-矽(Al-Si)合金膜作為第二導體膜，以及可使用鈦膜取代氮化鈦膜作為第三導體膜。
可使用透射可見光的透光材料作為各閘電極層208及228。可使用氧化銦錫(ITO)、含有氧化矽之氧化銦錫(ITSO)、有機銦、有機錫、氧化鋅或其他作為透光導體材料。替代性地，可使用含有氧化鋅(ZnO)的銦鋅氧化物(IZO)、氧化鋅(ZnO)、摻雜鎵(Ga)的ZnO、氧化錫(SnO2)、含有氧化鎢的氧化銦、含有氧化鎢的銦鋅氧化物、含有氧化鈦的氧化銦、含有氧化鈦的銦錫氧化物，或其他。
於需要蝕刻製程以形成閘電極層208及228的情況中，可形成遮罩且可實施乾蝕刻或濕蝕刻。藉使用ICP(感應式耦合電漿)蝕刻法及適當地控制蝕刻條件(施加至線圈式電極的電功率量、施加至基材側之電極的電功率量、基材側之電極的溫度，或其他)，可蝕刻電極層以呈錐形。要注意的是，以氯為基的氣體普通有Cl2、BCl3、 SiCl4、CCl4及其他；以氟為基的氣體普通有CF4、SF6、NF3及其他；或可適當地使用O2。
可以自對準方式藉由形成絕緣層而形成具有側壁結構的絕緣層209a、209b、229a及229b，其覆蓋閘電極層及半導體層，以及藉由RIE(反應性離子蝕刻)法之各向異性蝕刻加工絕緣層。於此，對於絕緣層並無特別限制，以及絕緣層較佳為經有利的覆蓋步驟之氧化矽層，其藉由TEOS(正矽酸四乙酯)、矽烷或其他與氧、一氧化二氮或其他反應而形成。可藉由熱CVD法、電漿CVD法、常壓CVD法、偏壓ECR CVD法、濺鍍法或其他來形成絕緣層。
雖於此實施例中，具單閘極結構之電晶體係所欲者，可替代性地採用諸如雙閘極結構之具多閘極結構的電晶體。於此情況中，可於半導體層之上或之下設置閘電極層，或可僅於半導體層之一側(之上或之下)設置複數個閘電極層。
替代性地，可設置矽化物於電晶體的源極及汲極之上。藉由形成導電層於半導體層的源極及汲極上，以及藉由熱處理、GRTA法、LRTA法或其他使半導體層的源極及汲極中所包括之矽與導體膜反應，以形成矽化物。替代性地，藉由雷射照射或使用燈之光線照射可形成矽化物。可使用以下任何一者作為用於形成矽化物的材料：鈦(Ti)、鎳(Ni)、鎢(W)、鉬(Mo)、鈷(Co)、鋯(Zr)、鉿(Hf)、鉭(Ta)、釩(V)、鈮(Nd)、鉻 (Cr)、鉑(Pt)、鈀(Pd)及其他。
藉由以PVD法、CVD法、蒸鍍法或其他來沉積導體膜，接著蝕刻導體膜成為所欲形狀，可形成各作為源極電極層或汲極電極層的佈線層210a、210b、230a及230b。替代性地，於預定位置藉由印刷法、電鍍法或其他可選擇性地形成佈線層。替代性地，可使用回流法或鑲嵌法。可使用諸如Ag、Au、Cu、Ni、Pt、Pd、Ir、Rh、W、Al、Ta、Mo、Cd、Zn、Fe、Ti、Zr或Ba之金屬，諸如Si或Ge之半導體，或彼等合金或氮化物作為佈線層210a、210b、230a及230b。替代性地，可使用透光材料。
可使用氧化銦錫(ITO)、含有氧化矽之氧化銦錫(ITSO)、有氧化鋅(ZnO)的銦鋅氧化物(IZO)、氧化鋅(ZnO)、摻雜鎵(Ga)的ZnO、氧化錫(SnO2)、含有氧化鎢的氧化銦、含有氧化鎢的銦鋅氧化物、含有氧化鈦的氧化銦、含有氧化鈦的銦錫氧化物或其他作為透光導體材料。
針對各絕緣膜212、213及214，可使用諸如氧化矽、氮化矽、氮氧化矽、氧化鋁或氮氧化鋁之無機絕緣材料。
因設置衝擊擴散層與半導體積體電路接觸，即便於製造過程中實施壓力處理的情況中，壓力處理不會對半導體積體電路造成不利效果，諸如損壞及缺陷特徵。因此，可以高良率製造半導體裝置。
藉由以導電層覆蓋半導體裝置，可防止因半導體積體 電路之的靜電崩潰(電路故障或半導體元件損壞)。另外，使用一對衝擊擴散層及夾置半導體積體電路的一對耐衝擊層，可提供厚度及尺寸減少且具容忍度之高度可靠的半導體裝置。另外，於製造過程中預防形狀缺陷及缺陷特徵，以致可以高良率製造半導體裝置。
使用半導體層及場效電晶體可應用根據本發明之半導體裝置於儲存元件或其他作為半導體元件，以致可製造及提供具各種用途之必要功能的半導體裝置。
(實施例5)
於此實施例中，參考圖6A至6E、圖7A至7C及圖8A及8B說明具有記憶體之用於增加積體性及縮小厚度及尺寸的半導體裝置及其製造方法。
此實例之半導體裝置具有記憶體，其包括記憶胞陣列及驅動記憶胞陣列之驅動器電路部。
於作為形成基材之具有絕緣表面的基材300之上形成分離層301，以及於分離層301之上形成作為基底膜之絕緣膜302。
接著，於絕緣膜302之上形成半導體膜。可藉由方法(濺鍍法、LPCVD法、電漿CVD法或其他)形成厚度為25nm至200nm(較佳為30nm至150nm)的半導體膜。
於此實施例中，於絕緣膜302之上形成非晶半導體膜，以及藉由雷射照射來結晶化非晶半導體膜；因此，形 成呈結晶半導體膜之半導體膜。
以此方式所獲得的半導體膜係選擇性地經少量雜質元素(硼或磷)摻雜，用於控制薄膜電晶體的臨限電壓。可於結晶化之前實施對於非晶半導體膜的雜質元素摻雜。當以雜質元素摻雜非晶半導體膜時，藉由供稍後之結晶化的熱處理可活化雜質元素。另外，亦可減少摻雜時所產生的缺陷及其他。
接下來，使用遮罩將半導體膜塑形成所欲形式。於此實施例中，於移除形成於半導體膜上的氧化物膜之後，形成另一氧化物膜。接著形成光罩，以及藉由使用光微影法進行加工來形成半導體層303、304、305及306。針對半導體層的端部，可設置傾斜角度(錐角)。
藉由電漿蝕刻(乾蝕刻)或濕蝕刻可進行蝕刻。電漿蝕刻適合處理大型基材。使用含有氟或氯之諸如CF4、NF3、Cl2、BCl3之氣體，且可適當地添加諸如He或Ar之惰性氣體之其中作為蝕刻氣體。若利用常壓放電進行蝕刻，可局部地進行放電加工，以及不需要於基材的整個表面之上形成遮罩。
於半導體層305之上形成絕緣膜310。可使用氧化矽或氧化矽及氮化矽之層狀結構來形成絕緣膜310。藉電漿CVD法或低壓CVD法沉積絕緣層可形成絕緣膜310；然而，較佳由固相氧化或固相氮化以電漿處理來形成絕緣膜310。此因為藉由電漿處理經由半導體層(普通為矽層)之氧化或氮化所形成之絕緣層具有緻密之膜品質、高耐受 電壓以及高可靠度。使用絕緣膜310作為穿隧絕緣層以注入電荷至電荷壘基層310；因此，強絕緣膜係較佳者。較佳形成此絕緣膜310為1nm至20nm，更佳為3nm至6nm，的厚度。
較佳藉由電漿處理形成絕緣膜310，藉此方式例如藉由電漿處理於氧氣體環境下於半導體層之上形成厚度為3nm至6nm的氧化矽層，以及於氮氣體環境下利用氮電漿處理氧化矽層以形成經氮電漿處理之層。具體地，首先於氧氣體環境下藉由電漿處理以於半導體層之上形成厚度為3nm至6nm的氧化矽層。接著，藉由在氮氣體環境下連續實施電漿處理而於氧化矽層表面之上或是表面附近形成具高濃度氮之經氮電漿處理之層。要注意的是，“表面附近”係指距離氧化矽層之表面約0.5nm至1.5nm的深度。例如，藉由於氮氣體環境下執行電漿處理，於距表面約1nm深度區域得到其中含有20原子%至50原子%氮之氧化矽層的結構。
作為半導體層之普通實例之矽層的表面係由電漿處理所氧化，藉此可形成介面沒有扭曲之緻密氧化物層。此外，藉由電漿處理氧化物層使其氮化，表面之一部分上的氧被氮取代以及形成氮層，藉此可使層更加緻密。因此，可形成具高耐受電壓的絕緣層。
在任何情況中，藉由電漿處理經由固相氧化或固相氮化，即便使用耐熱溫度700℃或較低的玻璃基材，可獲得相當於在950℃至1050℃之溫度下所形成之熱氧化膜的絕 緣層。亦即，可形成具高可靠度之穿隧絕緣層作為非揮發性記憶體元件之穿隧絕緣層。
電荷累積層311係形成於絕緣膜310之上。此電荷累積層311可具單層結構或層狀結構。
電荷累積層311可為使用半導體材料或導體材料之層或粒子所形成的浮動閘極。可利用矽、矽鍺及其他作為半導體材料。當使用矽時，可使用非晶矽或多晶矽。另外，亦可使用摻雜磷的多晶矽。可使用諸如鉭(Ta)、鈦(Ti)、鉬(Mo)及鎢(W)之元素；含有上述元素作為主要組分的合金；組合上述元素的合金膜(普通為Mo-W合金膜或Mo-Ta合金膜)；或具有導電性的矽膜，作為導體材料。於使用此等材料所形成之導電層之下，可形成氮化物，諸如氮化鉭、氮化鎢、氮化鈦，或氮化鎢；或矽化物，諸如矽化鎢、矽化鈦或矽化鉬。另外，可使用上述半導體材料、導體材料，或半導體材料及導體材料的層狀結構。例如，可使用矽層或鍺層的層狀結構。
替代性地，可形成電荷累積層311作為具有固持電荷之阱的絕緣層。作為普通此等材料的實例，利用矽化合物及鍺化合物。作為矽化合物，可利用氮化矽、氮氧化矽、添加有氫的氮氧化矽以及其他。作為鍺化合物的實例，可利用氮化鍺、添加有氧的氮化鍺、添加有氮的氧化鍺、添加有氧及氫的氮化鍺、添加有氮及氫的氧化鍺及其他。
接下來，形成覆蓋半導體層303、304及306的遮罩。藉使用遮罩及電荷累積層311作為遮罩，添加賦予n 型導電性的雜質元素以形成n型雜質區362a及362b。於此實施例中，使用磷(P)(其為賦予n型導電性的雜質元素)作為雜質元素。於此，實施添加以致各n型雜質區362a及362b含有濃度為約1×1017原子/cm3至5×1018原子/cm3之賦予n型導電性的雜質元素。移除覆蓋半導體層303、304及306的遮罩。
移除形成於半導體層306之上的氧化物膜，以及形成覆蓋半導體層305的閘極絕緣層、半導體層306、絕緣膜310，以及電荷累積層311。當記憶胞陣列中之閘極絕緣層309為厚時，薄膜電晶體及記憶體元件對高壓具高容忍度；因此，可增加可靠度。
要注意的是，雖閘極絕緣層309形成於半導體層305之上作為稍後完成之記憶體元件的控制絕緣層，閘極絕緣層309形成於半導體層306之上座微薄膜電晶體的閘極絕緣層。因此，於本說明書中稱此層為閘極絕緣層309。
移除半導體層303及304之上的氧化物膜，以及形成覆蓋半導體層303及304之閘極絕緣層308(見圖6A)。藉由電漿CVD法、濺鍍法或其他可形成閘極絕緣層308。設置於驅動器電路部中的薄膜電晶體之閘極絕緣層308較佳具有1nm至10nm，更佳為約5nm的厚度。減低閘極絕緣層308之厚度的效果在於可於驅動器電路部中以高速低壓操作電晶體。
使用氧化矽或氧化矽及氮化矽的層狀結構可形成閘極絕緣層308。藉由電漿CVD法或低壓CVD法來沉積絕緣 膜可形成，或藉由電漿處理固相氧化或固相氮化可形成閘極絕緣層308。此因藉電漿處理經由半導體層之氧化或氮化所形成的閘極絕緣層具有緻密的膜品質、高耐受電壓以及高可靠度。
可使用高介電常數材料作為閘極絕緣層308。當使用高介電常數材料於閘極絕緣層308時，可降低閘極漏電流。可使用二氧化鋯、氧化鉿、二氧化鉭、五氧化鉭或其他作為高介電常數材料。另外，藉電漿處理利用固相氧化可形成矽氧化物層。
另外，藉GRTA法、LRTA法或其他來氧化半導體區的表面亦可形成薄的矽氧化物膜，藉此形成熱氧化物膜。因此，可形成薄的矽氧化物膜。要注意的是，諸如氬之惰性氣體元素較佳係包括於反應性氣體中以及較佳係混合於待形成的絕緣膜中，以形成於低膜形成溫度具低閘極漏電流之緻密的絕緣膜。
接著，於閘極絕緣層308及309之上堆疊各作為閘電極層之厚度為20nm至100nm的第一導體膜以及厚度為100nm至400nm的第二導體膜。藉由濺鍍法、蒸鍍法、CVD法或其他可形成第一及第二導體膜。使用諸如鉭(Ta)、鎢(W)、鈦(Ti)、鉬(Mo)、鋁(Al)、銅(Cu)、鉻(Cr)及鈮(Nd)之元素；或含有上述元素作為主要組分的合金或化合物材料，可形成第一及第二導體膜。替代性地，使用普通為摻雜有諸如磷或AgPdCu合金之雜質元素的多晶矽膜之半導體膜可形成第一及第二導 體膜。導體膜不受限於二層結構，以及例如可具有三層結構，其中依序堆疊厚度為50nm之鎢膜作為第一導體膜、厚度為500nm之鋁-矽(Al-Si)合金膜作為第二導體膜，以及厚度為30nm之氮化鈦膜作為第三導體膜。於三層結構的情況中，可使用氮化鎢膜取代鎢膜作為第一導體膜、可使用鋁-鈦(Al-Ti)合金膜取代鋁-矽(Al-Si)合金膜作為第二導體膜，以及可使用鈦膜取代氮化鈦膜作為第三導體膜。替代性地，也可採用單層結構。於此實施例中，形成厚度為30nm的氮化鈦膜作為第一導體膜，以及形成厚度為370nm的鎢(W)膜作為第二導體膜。
蝕刻第一導體膜及第二導體膜，然後形成第一閘電極層312、313及314、第二閘電極層316、317及318、第一控制閘電極層315，以及第二控制閘電極層319(見圖6B)。
於此實施例中，說明形成第一閘電極層及第二閘電極層(第一控制閘電極層及第二控制閘電極層)以具有垂直側面之實例；然而本發明不受限於此。第一閘電極層及第二閘電極層(第一控制閘電極層及第二控制閘電極層)均可為錐形，或第一閘電極層及第二閘電極層(第一控制閘電極層及第二控制閘電極層)中之一者可為錐形而另一者藉各向異性蝕刻而具有垂直側面。於堆疊的閘電極層中，錐角可為相同或不同。錐形改進其上堆疊的膜之覆蓋性且減少缺陷，其改進可靠度。
於形成閘電極層(及控制閘電極層)時，可稍加蝕刻 閘極絕緣層308及309，並藉由蝕刻步驟使彼等變薄(所謂的膜縮減)。
接下來，形成覆蓋半導體層304、305及306的遮罩321及363。使用遮罩321及363、第一閘電極層312，以及第二閘電極層316作為遮罩而添加賦予p型導電性之雜質元素320，以形成p型雜質區322a及322b。於此實施例中，使用硼(B)作為雜質元素。於此，實施添加以致p型雜質區322a及322b含有濃度為約1×1020原子/cm3至5×1021原子/cm3之賦予p型導電性的雜質元素。此外，於半導體層303中形成通道形成區323(見圖6C)。
p型雜質區322a及322b為高濃度p型雜質區，以及作為源極區及汲極區。
接下來，形成覆蓋半導體層303的遮罩325。使用遮罩325、第一閘電極層313、第二閘電極層317、第一控制閘電極層314、第二控制閘電極層319作為遮罩來添加賦予n型導電性的雜質元素324，以形成n型雜質區326a、326b、364a、364b、327a、327b、328a及328b。於此實施例中，使用磷(P)作為雜質元素。於此，實施添加以致各n型雜質區326a、326b、364a、327b、328a及328b含有濃度為約5×1019原子/cm3至5×1020原子/cm3之賦予p型導電性的雜質元素。此外，於半導體層304中形成通道形成區329、於半導體層305中形成通道形成區330，以及於半導體層306中形成通道形成區331(見圖6D)。
n型雜質區326a、326b、327a、327b、328a及328b為高濃度n型雜質區，以及作為源極區及汲極區。另一方面，n型雜質區364a及364b為低濃度n型雜質區或LDD(輕摻雜的汲極)區。
藉由O2灰化或利用光阻剝離劑移除遮罩325，藉此移除氧化物膜。隨後，可形成絕緣膜，即側壁，以覆蓋閘電極層的側面。藉由電漿CVD法或低壓CVD(LPCVD)法使用含有矽的絕緣層可形成側壁。
為活化雜質元素，可實施熱處理、強光照射，或雷射束照射。於活化的同時，可修復電漿對閘極絕緣層以及介於閘極絕緣層與半導體層之間之介面的損壞。
接下來，形成覆蓋閘極絕緣層及閘電極層的層間絕緣層。於此實施例中，使用絕緣膜367及368的層狀結構。各絕緣膜367及368可為藉由濺鍍法或電漿CVD法所形成之氮化矽膜、氧氮化矽膜、氮氧化矽膜或氧化矽膜。另外，亦可採用具單層結構或包括三或更多層之層狀結構的另一含矽絕緣膜。
另外，於300℃至550℃之氮氣體環境下實施1小時至12小時的熱處理，藉此使半導體層氫化。較佳地，於400℃至500℃實施此步驟。藉由此步驟，藉作為層間絕緣層之絕緣膜367中所含有的氫可終止半導體層中之懸鍵。於此實施例中，於410℃實施一小時的熱處理。
可使用選自無機絕緣物質的材料，諸如氮化鋁(AlN)、氮氧化鋁(AlON)、含有氮多於氧之氧氮化鋁 (AlNO)、氧化鋁、類鑽碳(DLC)及含氮碳(CN)，來形成絕緣膜367及絕緣膜368。此外，亦可使用矽烷樹脂。矽烷樹脂對應於包括Si-O-Si鍵的樹脂。
接下來，使用抗蝕遮罩於絕緣膜367及368以及閘極絕緣層308及309中形成到達半導體層的接觸窗(開口)。根據所使用材料之選擇比可實施一次或多次蝕刻。實施蝕刻以移除絕緣膜368及367以及閘極絕緣層308及309中，藉此形成到達作為源極及汲極區之p型雜質區322a及322b的開口，以及形成到達作為源極及汲極區之n型雜質區326a、326b、327a、327b、328a及328b的開口。針對蝕刻，可採用濕蝕刻、乾蝕刻或兩者。可使用諸如氟化氫銨與氟化胺的混合溶液之氫氟酸基之溶液作為濕蝕刻的蝕刻劑。作為蝕刻氣體，以氯為基的氣體普通有Cl2、BCl3、SiCl4、CCl4或其他；以氟為基的氣體普通有CF4、SF6、NF3或其他；或可適當地使用O2。另外，可添加惰性氣體至蝕刻氣體。可使用He、Ne、Ar、Kr及Xe之一或多者作為待添加的惰性元素。
形成導體膜以覆蓋開口，以及蝕刻導體膜以形成佈線層369a、369b、370a、370b、371a、371b、372a及372b，其係電性連結至分別的源極區及汲極區之源電極層及汲電極層。藉由PVD法、CVD法、蒸鍍法或其他以形成導體膜接著蝕刻導電層為所欲形狀，可形成佈線層。此外，藉由微滴釋放法、印刷法、電解電鍍法或其他於指定位置可選擇性地形成導電層。另外，亦可使用回流法或鑲 嵌法。作為用於源極電極層及汲極電極層的材料，可使用諸如Ag、Au、Cu、Ni、Pt、Pd、Ir、Rh、W、Al、Ta、Mo、Cd、Zn、Fe、Ti、Zr或Ba之金屬；或Si或Ge；彼等之合金或氮化物。另外，亦可使用任何此等的層狀結構。於此實施例中，形成60nm厚的鈦(Ti)、40nm厚的氮化鈦膜、700nm的鋁以及200nm厚的鈦(Ti)，以致可形成層狀結構，然後加工層狀結構成為所欲形狀。
經由上述步驟，可製造半導體積體電路350，其中於驅動器電路部中設置具p型雜質區的p通道薄膜電晶體373以及具n型雜質區的n通道薄膜電晶體374；以及於記憶胞陣列中設置具n型雜質區的記憶體元件375以及具n型雜質區的n通道薄膜電晶體376(見圖6E)。
於此實施例中，半導體積體電路350設有絕緣層390(見圖7A)。接下來，於絕緣層390之上形成作為天線的導電層380，以及形成無機絕緣層381作為導電層380之上的保護層(見圖7B)。
使用其中以有機樹脂387浸漬纖維體386的結構體作為第一耐衝擊層382。結構體被加熱並接受壓力鍵結，以鍵結半導體積體電路350、第一耐衝擊層382，以及第一衝擊擴散層391，以及半導體積體電路350沿分離層301自基材300被分離。因此，半導體積體電路350係設置於第一耐衝擊層382側(見圖7C)。
類似於第一耐衝擊層382，使用其中以有機樹脂387浸漬纖維體386之結構體來形成第二耐衝擊層。結構體被 加熱並接受壓力鍵結，以使第二衝擊擴散層388與第二耐衝擊層385彼此鍵結(見圖8A)。接合層389係設置於第二衝擊擴散層388的表面，其上未設有第二耐衝擊層385。
接合層389係鍵結至暴露半導體積體電路350的分離表面，以及由第一衝擊擴散層391與第一耐衝擊層382以及第二衝擊擴散層388與第二耐衝擊層385夾置半導體積體電路350。另外，導電層395係形成於第二耐衝擊層385的較外側(未設有第二衝擊擴散層388之側)(見圖8B)。
導電層395係設於與半導體積體電路350重疊區域的整個表面上以覆蓋半導體積體電路350。形成導電層395以覆蓋(超覆)半導體積體電路350的一個表面，且設置其於半導體積體電路350的相對側上，其上未設有作為天線的導電層380。導電層395擴散由靜電放電所施加之靜電力，使其離開或防止本地電荷(電荷局部化)(防止局部電位差)，以致可預防半導體積體電路350的靜電崩潰。
因設置衝擊擴散層與半導體積體電路接觸，即便於製造過程中實施壓力處理的情況中，壓力處理不會對半導體積體電路造成不利效果，諸如損壞及缺陷特徵。因此，可以高良率製造半導體裝置。
藉由以導電層覆蓋半導體裝置，可防止因半導體積體電路之的靜電崩潰(電路故障或半導體元件損壞)。另 外，使用一對衝擊擴散層及夾置半導體積體電路的一對耐衝擊層，可提供厚度及尺寸減少且具容忍度之高度可靠的半導體裝置。另外，於製造過程中預防形狀缺陷及缺陷特徵，以致可以高良率製造半導體裝置。
(實施例6)
於此實施例中，參考圖25A至25C、26A及26B，以及27A至27E而詳細說明高度可靠的半導體裝置及高良率之製造半導體裝置之方法。於以下說明之本實施例的結構中，於實施例1及本實施例之所有圖式中相同的元件符號表示相同部件或具有類似功能的部件，以及省略等說明。
於根據本發明之半導體裝置中，半導體積體電路於形成時係自基材分離且係由撓性耐衝擊層及耐衝擊層所夾置。要注意的是，其上形成有半導體積體電路的基材於此本說明書中亦稱為形成基材。因此，半導體積體電路係形成於形成基材之上並具有分離層插入於其間。
圖25A及25B說明根據本實施例之半導體裝置。於圖25A中，半導體積體電路100係由第一耐衝擊層112及第二耐衝擊層102所夾置。衝擊擴散層103係設置於半導體積體電路100與第二耐衝擊層102之間，以及導電層140係設置於第二耐衝擊層102之較外側(未設有衝擊擴散層103之側)。
導電層140係設於與半導體積體電路100重疊區域的 整個表面上以覆蓋半導體積體電路100。形成導電層140以覆蓋(超覆)半導體積體電路100的一個表面。要注意的是，導電層140未電性連結至半導體積體電路100。導電層140擴散由靜電放電所施加之靜電力，使其離開或防止本地電荷(電荷局部化)(防止局部電位差)，以致可預防半導體積體電路100的靜電崩潰。
可設置導電層140於第一耐衝擊層112之更外側(未設有半導體積體電路100之側)，只要其覆蓋半導體積體電路100的表面之一，如圖32A及32B中所示者。當於圖32A及32B的結構中形成天線時，未設有天線之側的表面具有較低的靜電放電(ESD)容忍度；因此，導電層140較佳設於半導體積體電路100的相對側上，於其上未設有天線而設有衝擊擴散層103及第二耐衝擊層102。
只要導電層具導電性其可盡可能的長。具薄厚度的導電層較佳具有自1.0×102Ω/□至1.0×107Ω/□(更佳為自1.0×102Ω/□至1.0×104Ω/□)之薄片電阻。
使用其厚度足夠小而能傳送待由天線傳送及接收之無線電波的材料來形成導電層140。因此，可提供具靜電崩潰容忍度及可傳送及接收無線電波之高度可靠的半導體裝置。
針對導電層140，可使用金屬、金屬氮化物、金屬氧化物或其他之膜或任何膜之堆疊。
可例如使用諸如鈦、鉬、鎢、鋁、銅、銀、金、鎳、鉑、鈀、銥、銠、鉭、鎘、鋅、鐵、矽、鍺、鋯或鋇之元 素；或各含有任何上述元素作為主要成分的合金材料、金屬化合物、氮化物材料，或氧化物材料來形成導電層140。
可使用氮化鉭、氮化鈦或其他作為氮化物材料。
可使用銦錫氧化物(ITO)、含有氧化矽的銦錫氧化物(ITSO)、有機銦、有機錫、氧化鋅或其他作為氧化物材料。另外，可使用含有氧化鋅(ZnO)的銦鋅氧化物(IZO)、氧化鋅(ZnO)、含有鎵(Ga)的氧化鋅、氧化錫(SnO2)、含有氧化鎢的氧化銦、含有氧化鎢的銦鋅氧化物、含有氧化鈦的氧化銦、含有氧化鈦的銦錫氧化物或其他。
替代性地，可使用添加雜質元素或其他至半導體而獲得之具導電性之半導體膜。例如，可使用摻雜諸如磷之雜質元素的多晶矽膜。
另外，可使用導電聚分子(亦稱為導體聚合物)作為導電層140。可使用所謂π-電子共軛的導電聚分子。例如，可利用聚苯胺及/或其衍生物、聚吡咯及/或其衍生物、聚噻吩及/或其衍生物，以及彼等材料之二或多種的共聚物。
共軛導電聚分子的具體實例係如下所示：聚吡咯、聚(3-甲基吡咯)、聚(3-丁基吡咯)、聚(3-辛基吡咯)、聚(3-癸基吡咯)、聚(3,4-二甲基吡咯)、聚(3,4-二丁基吡咯)、聚(3-羥基吡咯)、聚(3-甲基-4-羥基吡咯)、聚(3-甲氧基吡咯)、聚(3-乙氧基吡 咯)、聚(3-辛氧基吡咯)、聚(3-羧基吡咯)、聚(3-甲基-4-羧基吡咯)、聚N-甲基吡咯、聚噻吩、聚(3-甲基噻吩)、聚(3-丁基噻吩)、聚(3-辛基噻吩)、聚(3-癸基噻吩)、聚(3-十二烷基噻吩)、聚(3-甲氧基噻吩)、聚(3-乙氧基噻吩)、聚(3-辛氧基噻吩)、聚(3-羧基吡咯)、聚(3-甲基-4-羧基噻吩)、聚(3,4-伸乙二氧基噻吩)、聚苯胺、聚(2-甲基苯胺)、聚(2-辛基苯胺)、聚(2-異丁基苯胺)、聚(3-異丁基苯胺)、聚(2-苯胺磺酸)，或聚(3-苯胺磺酸)。
含有導電聚分子的導電層140可含有有機樹脂或摻雜劑(鹵素、路易士酸、無機酸、有機酸、過渡金屬鹵化物、有機氰化合物、非離子性界面活性劑或其他)。
可藉由諸如濺鍍法、電漿CVD法或蒸鍍法之乾製程，或諸如塗佈法、印刷法或微滴釋放法(噴墨法)之濕製程來形成導電層140。導電層的厚度較佳為5nm至200nm。
另外，可於導電層140上堆疊保護層。例如，較佳形成鈦膜(厚度為自約10nm至50nm)作為導電層140以及可堆疊氧化鈦膜作為鈦膜之上的保護層。即便於導電層140係設置於半導體裝置表面上的情況中，可防止導電層退化，因為半導體裝置之最外部表面形成有保護層。保護層之厚度可為自約10nm至約200nm。
針對各第一耐衝擊層112及第二耐衝擊層102，使用其中以有機樹脂浸漬纖維體之結構體。使用其中以有機樹 脂161浸漬纖維體160的結構體於第一耐衝擊層112，以及使用其中以有機樹脂151浸漬纖維體150的結構體於第二耐衝擊層102。
圖25C闡述使用用於經線及緯線之纖維紗束形成的作為纖維體160之織布的俯視圖。
圖25C中所述，纖維體160係由規律間隔之經紗及規律間隔之緯紗所織成。
於此實施例的圖式中，所闡述之纖維體160為使用具橢圓形截面的紗束之平紋織物的織布。
於此實施例中，針對衝擊擴散層，使用醯胺樹脂膜(彈性模數為10GPa及斷裂模數為480MPa)。
圖25B為其中半導體積體電路與衝擊擴散層103使用接合層104彼此固定的實例。於此實施例中，使用醯胺樹脂於衝擊擴散層103，以及使用丙烯酸系樹脂於接合層104。
另外，可於半導體積體電路之上形成保護層。圖26A及26B各闡述其中於半導體積體電路100之上形成無機絕緣層105作為保護層的實例。另外，圖2A及2B各闡述其中於半導體積體電路100之上形成天線101以及於天線101之上形成無機絕緣層105的實例。無機絕緣層105覆蓋天線101，藉此防止作為天線之導電層的氧化或其他。
形成導電層140以覆蓋(超覆)半導體積體電路100的一個表面。當設置天線101時，於半導體積體電路100之相對側形成導電層140，其上未設有天線101(於圖 26A中之第二耐衝擊層102側)。替代性地，可設置導電層140於衝擊擴散層103與第二耐衝擊層102之間，如圖33A及33B中所述。
未設有天線側具有較低之靜電放電(ESD)容忍度；因此，導電層140係相對天線101而設置且半導體積體電路100係插入於導電層140與天線101之間，以致可藉由導電層140而減少因靜電崩潰之缺陷。
參考圖27A至27E說明根據本發明實施例之製造半導體裝之方法。於具有絕緣表面的基材110(其為形成基材)之上形成半導體積體電路100，並具有分離層111插入其間(見圖27A)。半導體積體電路100與第一耐衝擊層112彼此鍵結，以及半導體積體電路係沿分離層111而自基材110被分離。因此，半導體積體電路係設置於第一耐衝擊層112側(見圖27B)。
半導體積體電路100與第一耐衝擊層112彼此鍵結，以及半導體積體電路係沿分離層111而自基材110被分離。因此，半導體積體電路係設置於第一耐衝擊層112側(見圖27B)。
於此實施例中，使用其中以有機樹脂161浸漬纖維體160的結構體於第一耐衝擊層112。結構體被加熱及接受壓力處理，以致結構體的有機樹脂經塑化或固化。於有機樹脂為有機塑料樹脂的情況中，有機樹脂經塑化接著藉由冷卻至室溫而被固化。藉由加熱及壓力鍵結，有機樹脂均勻分布以致與半導體積體電路緊密接觸。於常壓或減壓下 實施結構體受到壓力鍵結的步驟。
類似於第一耐衝擊層112，使用其中以有機樹脂151浸漬纖維體150之結構體來形成第二耐衝擊層102。結構體經加熱且接受壓力鍵結以使衝擊擴散層103與第二耐衝擊層102彼此鍵結(見圖27C)。接合層104係設置於衝擊擴散層103未設有第二耐衝擊層102的表面上。
接合層104鍵結至分離層之暴露出半導體積體電路100處(見圖27D)。
接下來，於第二耐衝擊層102的表面上形成導電層140(見圖27E)。於此實施例中，藉由濺鍍法形成厚度為10nm的鈦膜作為導電層140。
鍵結至半導體積體電路100的第一耐衝擊層112以及第二耐衝擊層102可設有導電層140，或於鍵結至半導體積體電路100之前衝擊擴散層103可設有導電層140。於鍵結至半導體積體電路100之前衝擊擴散層103設有導電層140以以致導電層140介於衝擊擴散層103與第二耐衝擊層102的情況中，未暴露導電層140的表面，其產生之效果在於可防止導電層140之退化，諸如氧化、延時及龜裂。
圖31A至31D中說明衝擊擴散層103設有導電層140的實例。圖31A及31B對應於圖27A及27B，以及半導體積體電路100係鍵結至第一耐衝擊層且沿分離層自111自基材100被分離。接下來，事先設有導電層之衝擊擴散層103與第二耐衝擊層102被加熱且藉由壓力處理而彼此 鍵結(見圖31C)。於圖31C中鍵結至第二耐衝擊層102之衝擊擴散層103的表面係事先設有導電層140，以及衝擊擴散層103的另一表面係設有接合層104。
接合層104鍵結至分離層之暴露出半導體積體電路100處(見圖31D)。
經由以上步驟，可形成包括導電層140的半導體裝置，以及夾置於第一耐衝擊層112與第二耐衝擊層102之間的半導體積體電路100及衝擊擴散層103。
設置衝擊擴散層與半導體積體電路接觸；因此若於製造過程中實施壓力處理，壓力處理不會對半導體積體電路造成不利效果，諸如損壞及缺陷特徵。因此，可以高良率製造半導體裝置。
藉由以導電層覆蓋半導體裝置，可防止因半導體積體電路之的靜電崩潰(電路故障或半導體元件損壞)。另外，使用夾置半導體積體電路的一對耐衝擊層以及於半導體積體電路之下堆疊的衝擊擴散層，可提供厚度及尺寸減少且具容忍度之高度可靠的半導體裝置。
(實施例7)
於此實施例中，參考圖34A及34B說明根據本發明之具高度可靠度之半導體裝置的另一實例。於以下說明之本實施例的結構中，於實施例1及本實施例之所有圖式中相同的元件符號表示相同部件或具有類似功能的部件，以及省略等說明。
圖34A及34B說明根據本實施例之半導體裝置。於圖34A中，半導體積體電路100係由第一耐衝擊層112及第二耐衝擊層102所夾置，以及導電層140係設置於第二耐衝擊層102之較外側。
可設置導電層140於第一耐衝擊層112之更外側(未設有半導體積體電路100之側)，只要其覆蓋半導體積體電路100的表面之一。
然而，如圖34B中所示，於形成天線101的情況中，未設有天線101之側的表面具有較低的靜電放電(ESD)容忍度；因此，導電層140較佳設於半導體積體電路100的相對側上，於其上未設有天線101而設有第二耐衝擊層102。
導電層140係設於與半導體積體電路100重疊區域的整個表面上以覆蓋半導體積體電路100。亦即，形成導電層140以覆蓋(超覆)半導體積體電路100的一個表面。導電層140擴散由靜電放電所施加之靜電力，使其離開或防止本地電荷(電荷局部化)(防止局部電位差)，以致可預防半導體積體電路100的靜電崩潰。
另外，藉由設置對抗自外部施加至半導體裝置之力(亦稱為外部應力)之第一耐衝擊層112及第二耐衝擊層102，可局部減緩所施加之力；因此，可預防半導體裝置之損壞、缺陷特徵及其他。
藉由以導電層覆蓋半導體裝置，可防止因半導體積體電路之靜電放電的靜電崩潰(電路故障或半導體元件損 壞)。另外，使用夾置半導體積體電路的耐衝擊層，可提供厚度及尺寸減少且具容忍度之高度可靠的半導體裝置。
(實施例8)
於此實施例中，參考圖35A及35B說明根據本發明之具高度可靠度之半導體裝置的另一實例。於以下說明之本實施例的結構中，於實施例1及本實施例之所有圖式中相同的元件符號表示相同部件或具有類似功能的部件，以及省略彼等說明。
圖35A及35B說明根據本實施例之半導體裝置。於圖35A中，半導體積體電路100係由第一耐衝擊層112及衝擊擴散層103所夾置，以及導電層140係設置於衝擊擴散層103之較外側。
可設置導電層140，只要其覆蓋半導體積體電路100的任一表面；因此，可設置導電層140於第一耐衝擊層112的較外側(未設有半導體積體電路200之側)。
然而，如圖35B中所示，於形成天線101的情況中，未設有天線101之側的表面具有較低的靜電放電(ESD)容忍度；因此，導電層140較佳設於半導體積體電路100的相對側上，於其上未設有天線101而設有衝擊擴散層103。
導電層140係設於與半導體積體電路100重疊區域的整個表面上以覆蓋半導體積體電路100。亦即，形成導電層140以覆蓋(超覆)半導體積體電路100的一個表面。 導電層140擴散由靜電放電所施加之靜電力，使其離開或防止本地電荷(電荷局部化)(防止局部電位差)，以致可預防半導體積體電路100的靜電崩潰。
另外，藉由設置對抗自外部施加至半導體裝置之力(亦稱為外部應力)之第一耐衝擊層112及第二耐衝擊層102以及衝擊擴散層103，可局部減緩所施加之力；因此，可預防半導體裝置之損壞、缺陷特徵及其他。
藉由以導電層覆蓋半導體裝置，可防止因半導體積體電路之靜電放電的靜電崩潰(電路故障或半導體元件損壞)。另外，使用夾置半導體積體電路的耐衝擊層及衝擊擴散層，可提供厚度及尺寸減少且具容忍度之高度可靠的半導體裝置。
(實施例9)
於此實施例中，參考圖4A至4C及圖28A及28B而仔細說明具較高可靠度之半導體裝置以及具高良率之製造半導體裝置之方法。於此實施例中，說明CMOS作為半導體裝置的實例。
圖28A為接續實施例4中圖4C步驟之步驟。因此，可依類似於實施例4中之方式實施形成步驟，並且省略圖4A至4C之步驟的詳細說明。
使用其中以有機樹脂281浸漬纖維體280之結構體於第一耐衝擊層262。半導體積體電路250係與第一耐衝擊層262彼此鍵結，以及半導體積體電路250沿分離層201 自基材200被分離。因此，半導體積體電路250係設於第一耐衝擊層262側。
類似於第一耐衝擊層262，使用其中以有機樹脂271浸漬纖維體270之結構體來形成第二耐衝擊層252。結構體經加熱且接受壓力鍵結以使設有導電層260之衝擊擴散層253與第二耐衝擊層252彼此鍵結(見圖28A)。於導電層260與第二耐衝擊層252彼此鍵結之前，衝擊擴散層253係設有導電層260。接合層254係設置於衝擊擴散層253未設有第二耐衝擊層252的表面上。
導電層260係設於與半導體積體電路250重疊區域的整個表面上以覆蓋半導體積體電路250。亦即，形成導電層260以覆蓋(超覆)半導體積體電路250的一個表面。導電層260擴散由靜電放電所施加之靜電力，使其離開或防止本地電荷(電荷局部化)(防止局部電位差)，以致可預防半導體積體電路250的靜電崩潰。
接合層254係鍵結至半導體積體電路250經暴露的分離表面，以及可形成包括半導體積體電路250之半導體裝置及夾置於第一耐衝擊層262與第二耐衝擊層252之間的衝擊擴散層253(見圖28B)。
設置衝擊擴散層與半導體積體電路接觸；因此若於製造過程中實施壓力處理，壓力處理不會對半導體積體電路造成不利效果，諸如損壞及缺陷特徵。因此，可以高良率製造半導體裝置。
使用一對夾置半導體積體電路的耐衝擊層及堆疊於半 導體積體電路之下的衝擊擴散層，可提供厚度及尺寸減少之高度可靠且具強度的半導體裝置。
使用撓性耐衝擊層及衝擊擴散層，於此實施例中所製造的半導體裝置可具有撓性。
設置衝擊擴散層與半導體積體電路接觸；因此若於製造過程中實施壓力處理，壓力處理不會對半導體積體電路造成不利效果，諸如損壞及缺陷特徵。因此，可以高良率製造半導體裝置。
利用導電層覆蓋(超覆)半導體積體電路，防止因半導體積體電路的靜電放電之靜電崩潰(電路故障或半導體元件損壞)。另外，使用一對夾置半導體積體電路的耐衝擊層及堆疊於半導體積體電路之下的衝擊擴散層，可提供厚度及尺寸減少之高度可靠且具容忍度的半導體裝置。
(實施例10)
於此實施例中，參考圖6A至6E、圖29A至29C及圖30A及30B說明根據用於增加積體性及縮減厚度及尺寸之半導體裝置及其製造方法之具有記憶體之半導體裝置的一個實例。
此實施例中的半導體裝置具有包括記憶胞陣列的記憶體以及驅動記憶胞陣列的驅動器電路部。
圖29A為接續實施例5中圖6E步驟之步驟。因此，可依類似於實施例5中之方式實施形成步驟，並且省略圖6A至6E之步驟的詳細說明。
於此實施例中，半導體積體電路350設有絕緣層390(見圖29A)。接下來，於絕緣層390之上形成作為天線之導電層380，以及形成無機絕緣層381作為導電層380之上的保護層(見圖29B)。
使用其中以有機樹脂384浸漬纖維體383之結構體於第一耐衝擊層382。半導體積體電路350係與第一耐衝擊層382彼此鍵結，以及半導體積體電路350沿分離層301自基材300被分離。因此，半導體積體電路350係設於第一耐衝擊層382側(見圖29C)。
類似於第一耐衝擊層382，使用其中以有機樹脂387浸漬纖維體386之結構體來形成第二耐衝擊層385。結構體經加熱且接受壓力鍵結以使衝擊擴散層388與第二耐衝擊層385彼此鍵結(見圖30A)。接合層389係設置於衝擊擴散層388未設有第二耐衝擊層385的表面上。
接合層389係鍵結至半導體積體電路350經暴露的分離表面，以及半導體積體電路350及衝擊擴散層388係夾置於第一耐衝擊層382與第二耐衝擊層385之間。另外，導電層395係設置於第二耐衝擊層385之較外側(未設有衝擊擴散層388之側)(見圖30B)。
導電層395係設於與半導體積體電路350重疊區域的整個表面上以覆蓋半導體積體電路350。亦即，導電層395被形成以覆蓋(超覆)半導體積體電路350的一個表面，以及係設置於半導體積體電路350的相對側，而其上未設有作為天線之導電層380。導電層395擴散由靜電放 電所施加之靜電力，使其離開或防止本地電荷(電荷局部化)(防止局部電位差)，以致可預防半導體積體電路350的靜電崩潰。
經由以上步驟，可形成此實施例之具有記憶體的半導體裝置。
設置衝擊擴散層與半導體積體電路接觸；因此若於製造過程中實施壓力處理，壓力處理不會對半導體積體電路造成不利效果，諸如損壞及缺陷特徵。因此，可以高良率製造半導體裝置。
利用導電層覆蓋(超覆)半導體積體電路，防止因半導體積體電路的靜電放電之靜電崩潰(電路故障或半導體元件損壞)。另外，使用一對夾置半導體積體電路的耐衝擊層及堆疊於半導體積體電路之下的衝擊擴散層，可提供厚度及尺寸減少之高度可靠且具容忍度的半導體裝置。
(實施例11)
針對根據本發明之實施例的半導體裝置，可使用各種形式之場效電晶體的任一者作為半導體積體電路中所包括的半導體元件。於此實施例中，詳細說明作為半導體元件之包括單晶半導體層的場效電晶體，其可應用於本發明之實施例。
以下參考圖14A至14D及圖15A至15C來說明其中於具有絕緣表面之基材之上設置由單晶半導體基材所構成的單晶半導體層以及形成半導體積體電路部中所包括之半 導體元件之方法。
圖14A中所示的單晶半導體基材1108係經清潔，並且以藉由電場所加速的離子照射距離表面的預定深度以形成脆化層1110。考量待轉移置形成基材之單晶半導體層的厚度而實施離子照射。考量此厚度而設定離子照射之加速電壓，以及子離子照射單晶半導體基材1108。於本發明中，藉由以離子照射單晶半導體基材脆化區域，以使包括肇因離子之微孔洞的區域被稱為脆化層。
可使用市售之單晶半導體基材作為單晶半導體基材1108。可使用例如，使用第14族元素所形成之單晶半導體基材，諸如單晶矽基材、單晶鍺基材，或單晶矽鍺基材。替代性地，可使用砷化鎵、磷化銦或其他所形成之化合物半導體基材。可使用多晶矽半導體基材作為半導體基材。無庸置疑的是單晶半導體並不限於圓形晶圓，以及可使用各種形狀的單晶半導體基材。例如，可使用諸如矩形基材、五角形基材或六角形基材之多角形基材。亦無庸置疑的是可使用市售圓形單晶半導體晶圓於單晶半導體基材。可使用矽、鍺或其他之半導體晶圓；砷化鎵、磷化銦或其他之化合物半導體晶圓；或其他，作為圓形單晶半導體晶圓。普通單晶半導體晶圓的實例有圓形單晶矽晶圓，其直徑為5英吋(125mm)、直徑為6英吋(160mm)、直徑為8英吋(200mm)、直徑為12英吋(300mm)、直徑為400mm，及直徑為450mm。另外，藉由切割市售圓形單晶半導體晶圓可形成矩形單晶半導體基 板。可利用諸如切塊機或線鋸、雷射切割、電漿切割、電子束切割或任何其他適合的切割機構來切割基材。替代性地，將用於製造半導體基材之鑄塊於被切割成基材之前經加工成為矩形固體以具有矩形截面積並切割矩形固體鑄塊，可形成單晶半導體基材。要注意的是，雖然對於單晶半導體基材的厚度沒有特別的限制，考量單晶半導體基材之重複使用，以厚單晶半導體基材為較佳者，因為可由單件厚材料晶圓形成許多單晶半導體層。市面上流通之單晶矽晶圓的厚度符合SEMI標準，其例如指定直徑為6英吋的晶圓具625μm的厚度、直徑為8英吋的晶圓具725μm的厚度，以及直徑為12英吋的晶圓具775μm的厚度。要注意的是，符合SEMI標準的厚度包括±25μm的容忍度。無庸置疑的是，單晶半導體基材材料的厚度不受限於SEMI標準，以及當切割鑄塊時可適當地調整厚度。亦無庸置疑的是，當重複使用單晶半導體基材1108時，重複使用的單晶半導體基材1108之厚度小於SEMI標準所指定的厚度。藉選擇作為基底的半導體基材可決定形成基材之上所獲得之單晶半導體層。
另外，可取決待製造之半導體元件(此實施例中為場效電晶體)而選擇單晶半導體基材1108之晶面方向。例如，可使用具有{100}平面、{110}平面或其他的單晶半導體基材。
於此實施例中，使用離子照射分離法，其中藉由照射單晶半導體基材至預定深度而添加氟離子，接著實施熱處 理以分離單晶半導體層，其係外側層。替代性地，可採用其中於多孔矽上磊晶地生長單晶矽以及以噴水法藉切割而分離多孔矽層的方法。
使用單晶矽基材作為單晶半導體基材1108，以及利用稀釋的氫氟酸加工其表面。因此，移除固有的氧化物膜以及亦移除附著至表面之諸如灰塵的污染物，藉此清潔單晶半導體基材1108的表面。
藉由離子摻雜法(簡稱為ID法)以離子照射單晶導體基材1108或由離子植入法(簡稱為II法)可形成脆化層。利用氫、氦或普通為氟之鹵素的離子照射單晶半導體基材1108來形成脆化層1110。於以氟離子作為鹵素進行照射的情況中，可使用BF3作為來源氣體。要注意的是，離子植入為其中質量分離經離子化氣體並以離子照射半導體基材的方法。
例如，藉由離子植入法質量分離經離子化的氫氣，以及僅H+離子(或僅H2 +離子)可選擇性地被加速，以及可利用離子照射單晶半導體基材。
於離子摻雜法中，不進行經離子化氣體的質量分離，負數種離子係產生於電漿中並被加速，然後以被加速的離子照射單晶半導體基材。例如，當以包括H+離子、H2 +離子及H3 +離子之氫離子照射單晶半導體基材時，H3 +離子的比例普通為50%或更高，例如H3 +離子的比例為80%且其他離子(H2 +離子及H+離子)的比例為20%。於此，離子摻雜亦指僅以H3 +離子作為離子種類的照射。
替代性地，可利用一種或具不同質量之相同原子的多種離子實施照射。例如，以氫離子照射的情況中，氫離子較佳包括H+離子、H2 +離子及H3 +離子，且具高比例的H3 +離子。於氫離子照射的情況中，當氫離子包括H+離子、H2 +離子及H3 +離子且具高比例的H3 +離子時，可增加照射效率且可減少照射時間。以此結構，可輕易實施分離。
以下將仔細說明離子摻雜法及離子植入法。於離子摻雜法所使用的離子摻雜設備(亦稱為ID設備)中，電漿空間大，以致可以大量離子照射單晶半導體基材。另一方面，離子植入法所使用的離子植入設備(亦稱為II設備)之特徵為對由電漿所擷取之離子實施質量分離，以及僅可導入特定離子種類至半導體基材中。於離子植入法中，通常藉由掃描點光束來實施加工。
針對電漿產生法，兩種設備產生例如由加熱絲所發出之熱電子的電漿狀態。然而，當以所產生之氫離子(H+、H2 +及H3 +)照射半導體基材時，離子摻雜法與離子植入法之氫離子種類的比例大不相同。
考量以大量H3 +照射，離子摻雜設備較離子植入設備為佳。
當以氫離子或諸如氟離子之鹵素離子照射單晶矽基材時，添加的氫或氟剔除(排出)矽晶格中的矽原子，以致有效地產生空白部分並於脆化層中形成微孔隙。於此情況中，藉以相對低的溫度進行熱處理而改變形成於脆化層中之微孔隙的體積以及沿脆化層實施分離，以致可形成薄的 單晶半導體層。於氟離子照射之後，可實施氫離子照射以使孔隙中含有氫。因利用改變脆化層中所形成之微孔隙的體積來分離脆化層(其係形成以自單晶半導體基材分離薄的單晶半導體層)，較佳以此方式有效利用氟離子或氫離子。
可於單晶半導體基材與鍵結至單晶半導體層之絕緣層之間形成保護層。可由選自氮化矽層、氧化矽層、氧氮化矽層或氮氧化矽層的單層或複數層之堆疊來形成保護層。於在單晶半導體基材中形成脆化層之前，可於單晶半導體基材之上形成這些層。替代性地，於在單晶半導體基材中形成脆化層之後，可於單晶半導體基材之上形成這些層。
要注意的是，氮氧化矽層意指含有氧多於氮之層，以及於使用拉賽福反散射能譜(RBS)及氫向前散射(HFS)實施測量的情況中，分別含有濃度為50至70原子%、0.5至15原子%、25至35原子%及0.1至10原子%之氧、氮、矽及氫。另外，氧氮化矽層意指含有氮多於氧之層，於使用RBS及HFS實施測量的情況中，分別含有濃度為5至30原子%、20至55原子%、25至35原子%及10至30原子%之氧、氮、矽及氫。要注意的是，氮、氧、矽及氫的百分比落於上述範圍，其中定義氮氧化矽膜或氧氮化矽膜中所含有的原子總數為100原子%。
於形成脆化層時，必須於高劑量條件下實施照射，以及於一些情況中單晶半導體基材1108的表面經粗化。因此，於待以離子照射的表面上可設置厚度為50至200nm 之諸如氮化矽膜、氧氮化矽膜，或氧化矽膜之抗離子照射的保護層。
例如，藉由電漿CVD法於單晶半導體基材1108之上形成氮氧化矽膜(厚度為5nm至300nm，較佳為30nm至150nm(例如50nm))與氧氮化矽膜(厚度為5nm至150nm，較佳為10至100nm(例如50nm))的堆疊作為保護層。作為實例，於單晶半導體基材1108之上形成50nm厚的氮氧化矽膜，以及於氮氧化矽膜之上形成50nm厚的氧氮化矽膜。除氮氧化矽膜，可使用藉使用有機矽烷氣體之化學氣相沉積法所形成的氧化矽膜。
替代性地，於單晶半導體基材1108經去油且清潔之後可實施熱氧化，以及移除表面的氧化物膜。可實施普通乾氧化作為熱氧化，以及較佳於添加鹵素的氧化氣體環境中實施氧化。例如，於相對於氧含有0.5至10體積%(較佳3體積%)之HCl的氣體環境中及700℃或更高的溫度實施熱處理。較佳於950至1100℃之溫度實施熱氧化。加工時間可為0.1至6小時，較佳為0.5至3.5小時。所形成之氧化物膜的厚度為10至1000nm(較佳為50至200nm)，以及例如厚度為100nm。
除了HCl，可使用HF、NF3、HBr、Cl2、ClF3、BCl3、F2、Br2、二氯乙烯及其他之一或多者作為含有鹵素物質。
於此溫度範圍實施熱處理，以致可獲得藉由鹵素之集氣效果。集氣特別有用於移除金屬雜質。亦即，諸如金屬 之雜質轉變為揮發氯化物並且藉由氯動作而釋放置空氣中及移除。熱處理之有利效果在於單晶半導體基材1108係接受化學機械拋光(CMP)加工的情況。另外，於單晶半導體基材1108與待形成之絕緣層之間的介面氫具有補償缺陷的效果，以致降低介面的局部水平密度，以及因此失活單晶半導體基材1108與絕緣層之間的介面以安定電特徵。
於藉由熱處理所形成的氧化物膜中可含有鹵素。所含有之鹵素的濃度為1×1017至5×1020原子/cm3，藉此氧化物膜可作為捕捉諸如金屬之雜質的保護層以防止單晶半導體基材1108的污染。
當形成脆化層1110時，取決於單晶半導體基材上所沉積的膜厚度、自單晶半導體基材被分離並轉移至形成基材之目標單晶半導體層的厚度，以及實施照射之離子種類，可調整加速電壓及離子總數。
例如，使用氫氣為原料，以及於40kV之加速電壓以2×1016離子/cm2的總離子數藉由離子摻雜法來實施離子照射，以致可形成脆化層。若形成厚的保護層以及於相同條件下實施離子照射以形成脆化層，可形成薄的單晶半導體層作為目標單晶半導體層，其係自單晶半導體基材分離並轉移(轉置)至形成基材。例如，雖取決於離子種類的比例(H+離子、H2 +離子及H3 +離子)，當於上述條件下形成脆化層以及於單晶半導體膜之上堆疊氮氧化矽膜(50nm厚)與氧氮化矽膜(50nm)作為保護膜時，待轉移至形 成基材之單晶半導體層的厚度為約120nm。替代性地，當於單晶半導體基材之上堆疊氮氧化矽膜(100nm厚)與氧氮化矽膜(50nm厚)作為保護層時，待轉移至形成基材之單晶半導體層的厚度為約70nm。
當使用氦(He)或氫為來源氣體時，以10至200kV之加速電壓及1×1016至6×1016離子/cm2之劑量實施照射，以致可形成脆化層。當使用氦為來源氣體時，可實施He+離子作為主要離子之照射而不需要質量分離。另外，當使用氫為來源氣體時，可實施H3 +離子及H2 +離子作為主要離子之照射。取決於電漿產生方法、壓力、來源氣體供應量或加速電壓而改變離子種類。
作為形成脆化層之實例，於單晶半導體基材之上堆疊氮氧化矽膜(50nm厚)、氧氮化矽膜(50nm厚)以及氧化矽膜(50nm厚)，以及以40kV之加速電壓及2×1016離子/cm2之劑量實施氫照射，以致於單晶半導體基材中形成脆化層。隨後，形成氧化矽膜(50nm厚)作為於氧化矽膜之上具有鍵結表面的絕緣層，其係保護層之最頂層。作為形成脆化層之另一實例，於單晶半導體基材之上堆疊氧化矽膜(100nm厚)與氧氮化矽膜(50nm厚)，以及以40kV之加速電壓及2×1016離子/cm2之劑量實施氫照射，以致於單晶半導體基材中形成脆化層。隨後，形成氧化矽膜(50nm厚)作為於氧化矽膜之上具有鍵結表面的絕緣層，其係保護層之最頂層。要注意的是，藉由電漿CVD法可形成氮氧化矽膜及氧氮化矽膜，以及藉由CVD 法使用有機矽烷氣體可形成氧化矽膜。
替代性地，於形成基材與單晶半導體基材之間可形成絕緣層。可形成絕緣層於形成基材側或單晶半導體側上或兩側上。形成於待鍵結之表面上的絕緣層具有平滑表面及形成親水性表面。可使用氧化矽膜作為絕緣層。較佳使用藉化學氣相沉積法使用有機矽烷氣體所形成的氧化矽膜作為氧化矽膜。替代性地，可使用藉由化學氣相沉積法使用矽烷氣體所形成的氧化矽膜。
可使用之有機矽烷氣體的實例為含矽化合物，諸如原矽酸四乙酯(TEOS：Si(OC2H5)4)、三甲矽烷(TMS：(CH3)3SiH)、四甲矽烷(Si(CH3)4)、四甲基環四矽氧烷(TMCTS)、八甲基環四矽氧烷(OMCTS)、六甲基二矽氮烷(HMDS)、三乙氧基矽烷(SiH(OC2H5)3)，以及參二甲基胺基矽烷(SiH(N(CH3)2)3)。要注意的是，當使用有機矽烷為來源氣體藉由化學氣相沉積法來形成氧化矽層時，較佳混合提供氧的氣體。可使用氧、一氧化氮、二氧化氮或其他作為提供氧的氣體。另外，可混合諸如氬、氦、氮或氫之惰性氣體。
替代性地，作為形成於待鍵結的表面上之絕緣層，可使用藉由化學氣相沉積法使用諸如單矽烷、二矽烷，或三矽烷之矽烷為來源氣體所形成的氧化矽膜。亦於此情況中，較佳混合惰性氣體、提供氧的氣體，或其他。另外，作為鍵結至單晶半導體層之絕緣層的氧化矽膜可含有氯。要注意的是於此說明書中，化學氣相沉積(CVD)法包括 電漿CVD法、熱CVD法，以及光-CVD法。
替代性地，作為形成於待鍵結之表面上的絕緣層，可使用於氧化氣體環境中藉熱處理所形成的氧化矽、藉氧基團反應而生長的氧化矽、以氧化化學溶液所形成的化學氧化物，或其他。作為絕緣層，可使用具矽氧烷(Si-O-Si)鍵結的絕緣層。另外，可藉有機矽烷氣體與氧基團或氮基團間之反應來形成絕緣層。
替代性地，可使用含有氧化鋁作為其主要組分的氧化物膜作為待鍵結之表面上所形成的絕緣層。含有氧化鋁作為其主要組分的氧化物膜意指氧化物膜中所含有的氧化鋁為至少10重量%，其中氧化物膜中之所有組分的總量為100重量%。替代性地，作為絕緣層，可使用含有氧化鋁作為其主要組分以及含有氧化鎂及氧化鍶之一或二者的膜。要注意的是，可使用含有氮的氧化鋁。
藉由濺鍍法可形成絕緣層。作為濺鍍法中所使用的靶材，可使用例如含有鋁或諸如氧化鋁之金屬氧化物的金屬。要注意的是，取決於待形成的膜可適當地選擇靶材的材料。
於使用金屬作為靶材的情況中，於導入反應性氣體(例如氧)時實施濺鍍以形成絕緣層(藉由反應性濺鍍法)。除鋁之外，可使用鎂(Mg)；含有鋁及鎂的合金；含有鋁及鍶的合金(Sr)；或含有鋁、鎂及鍶的合金作為金屬。於此情況中，可使用直流(DC)電源或射頻(RF)電源來實施濺鍍。
於使用金屬氧化物作為靶材的情況中，利用射頻(RF)電源由濺鍍(藉由RF濺鍍法)來形成絕緣層。除氧化鋁以外，可使用氧化鎂；氧化鍶；含有鋁及鍶的氧化物；或含有鋁、鎂及鍶的氧化物作為金屬氧化物。
替代性地，藉由偏壓濺鍍法可形成絕緣層。於使用偏壓濺鍍法的情況中，可沉積膜且膜的表面可被平坦化。
含有鋁作為其主要組分的氧化物膜可防止形成基材中所包含之諸如水分及移動離子的雜質擴散至稍後待設置於形成基材之上的單晶半導體層中。
較佳設定待鍵結之絕緣層的表面為下述者：算數平均粗操度Ra小於0.8nm及均方根粗操度Rms小於0.9nm；更佳為Ra為0.4nm或更小及Rms為0.5nm或更小；仍較佳Ra為0.3nm或更小及Rms為0.4nm或更小。例如，Ra為0.27nm且Rms為0.34nm。於此說明書中，Ra為算數平均粗操度；Rms為均方根粗操度；以及測量面積為2μm2或10μm2。
當形成基材與單晶半導體基材彼此鍵結時，較佳於一個表面或待彼此鍵結的兩個表面上使用有機矽烷為原料，藉由設置由氧化矽膜所形成之絕緣層可形成強鍵結。
於此實施例中，如圖14B所示，於待鍵結至形成基材的表面上形成氧化矽膜作為絕緣層1104。作為氧化矽膜，較佳使用藉由化學氣相沉積法使用有機矽烷氣體所形成的氧化矽膜。替代性地，可使用由化學氣相沉積法使用矽烷氣體所形成的氧化矽膜。於藉由化學氣相沉積法之沉 積中，利用為例如350℃或更低(以300℃為特定實例)之沉積溫度，於此溫度單晶半導體基材中所形成的脆化層不會發生脫氣作用。另外，利用高於沉積溫度之熱處理溫度進行熱處理，藉此單晶半導體層自單晶半導體基材被分離。
於此實施例中，分離層係形成於形成基材與半導體元件層之間，以致於形成基材上設置半導體元件層之後，半導體元件層係自形成基材被分離。因此，自待鍵結之單晶半導體基板被分離的單晶半導體層係設置於形成基材上所形成的分離層(及無機絕緣膜)之上。當分離層的表面不均勻時，於單晶半導體基材與形成基材之鍵結步驟中之鍵結表面的接觸區小；因此，難以維持足夠的鍵結強度。因此，平坦化分離層的步驟係必要者。
可於分離基材側或於單晶半導體基材側形成分離層，只要其係形成於形成基材與單晶半導體層之間。於形成基材側或單晶半導體基材側上所形成的分離層上實施平坦化處理。
亦可於形成基材側或單晶半導體基材側，及/或分離層側上形成絕緣層。於形成基材或單晶半導體基材與分離層可直接彼此鍵結的情況中，設置絕緣層係非必要者。
於此實施例中，說明其中於形成基材1101側形成分離層1125以及於分離層1125之形成阻擋層1109的實例。
可使用拋光處理或蝕刻處理作為平坦化處理。無庸置 疑的是，可實施拋光處理及蝕刻處理兩者。針對拋光處理，可使用化學機械拋光(CMP)法或液體噴射拋光法。針對蝕刻處理，可適當地使用濕蝕刻、乾蝕刻或兩者。
替代性地，可藉由電漿處理實施平坦化處理。例如，藉由逆濺鍍法實施平坦化處理，可於一個設備中實施由形成絕緣層至平坦化的步驟以致增加產出，其係較佳者。
例如藉由於高真空室中導入諸如Ar氣體之惰性氣體並施加電場至待加工的表面來實施逆濺鍍法，以致產生電漿狀態。於電漿中，存在電子及Ar的正離子，以及沿陰極方向加速Ar的正離子。以加速之Ar的正離子濺鍍待加工的表面。同時，優先濺鍍待加工之表面的投射部。由待加工表面濺鍍的粒子附著至待加工表面的另一處。同時，由待加工表面濺鍍的粒子優先附著至待加工表面之凹入部。藉如此部移除投射部及填充凹入部，增加待加工表面的平坦度。
於此實施例中，藉由濺鍍法形成分離層，以及藉由逆濺鍍法實施平坦化處理。
形成基材可設有氮化矽膜或氧氮化矽膜，其防止雜質元素擴散作為分離層與形成基材之間的阻擋層(亦稱為障壁層)。另外，可組合氮氧化矽膜作為具有釋放應力功能之絕緣膜。
圖14C闡述設置於形成基材1101之上的阻擋層1109與其上形成有絕緣層1104的單晶半導體基材1108係配置以彼此緊密接觸並鍵結。被設置於經平坦化的分離層 1125上，阻擋層1109具高平坦度。待彼此鍵結的表面係充分地清潔。藉由超音波清潔或其他可清潔設置於形成基材1101之上之阻擋層1109的表面以及其上形成有絕緣層1104的單晶半導體基材1108。另外，於超音波清潔之後，可利用臭氧水清潔表面，以致可移除有機物質且可增進表面的親水性。
藉由於形成基材1101之上製造阻擋層1109以及彼此面對的絕緣層1104以及自外部按壓彼之一部份，由增加凡得瓦力或因局部縮小鍵結表面之間距離之氫鍵結影響，使阻擋層1109與絕緣層1104彼此吸引。另外，因於相鄰區域縮短彼此面對之形成基材1101之上的阻擋層與絕緣層1104之間的距離，增加凡得瓦力強烈作用之區域氫鍵結影響的區域。因此，鍵結進行並分散橫越整個鍵結表面。
當阻擋層1109與絕緣層1104彼此擠壓以致基材之四個角落之一被以100至5000kPa的壓力按壓時，鍵結表面彼此靠近；因此，鍵結可由凡得瓦力轉為氫鍵。當基材中之鍵結表面之一部彼此靠近時，鄰近部之鍵結表面亦彼此靠近，以及轉為以氫鍵結鍵結；因此，全部表面的鍵結可轉為氫鍵結。
為形成有利鍵結，可活化表面。例如，以原子束或離子束照射待鍵結的表面。當使用原子束或離子束時，可使用氬之惰性氣體中性原子束或惰性氣體離子束或其他。替代性地，實施電漿照射或基團處理。即便於200至400℃ 之溫度，此表面處理易於形成不同種類材料之間的鍵結。
另外，為增加形成基材與絕緣層之間的鍵結介面之鍵結強度，較佳實施熱處理。例如，於烘箱、爐或其他中70至350℃(例如於200℃持續2小時)之溫度實施熱處理。
於圖14D中，於形成基材1101與單晶半導體基材1108彼此附接之後，實施熱轉移，以及藉由使用脆化層1110作為劈開面而自形成基材1101分離單晶半導體基材1108。當實施熱處理時，於例如400至700℃之溫度，改變脆化層1110中所形成之微孔隙的體積，其致使沿脆化層1110之裂開。因絕緣層1104係鍵結至形成基材1101並具阻擋層1109差入於其間，與單晶半導體基材1108具相同結晶性的單晶半導體基材1102係留在形成基材1101之上。
於相同於以上用於增加鍵結強度之熱處理的設備或另一設備中，可連續實施400至700℃溫度範圍中的熱處理。例如，於爐中200℃下熱處理2小時後，增加溫度至接近600℃並維持2小時；溫度降低至400℃至室溫的範圍；然後，將物質自爐取出。替代性地，於自室溫增加之溫度可實施熱處理。另外，於爐中200℃下熱處理2小時後，可於快速熱退火(RTA)設備600至700℃的溫度範圍中實施熱處理持續1分鐘至30分鐘(例如於600℃持續7分鐘或於650℃持續7分鐘)。
藉於400至700℃的溫度範圍中進行熱處理，絕緣層 與形成基材之間的鍵結由氫鍵結轉為共價鍵結，以及添加至脆化層的元素被分散且壓力升高，藉此可自單晶半導體基材分離單晶半導電層。於熱處理之後，形成基材及單晶半導體基材中之一者係設置於另一者之上，以及不需施加大的力即可使形成基材與單晶半導體基材彼此分離。例如，藉由真空夾頭抬起位於一基材之上的另一基材，以致可輕易分離基材。此時，若較低側之基材被真空夾頭或機械夾頭固定，不需水平失準可使形成基材與單晶半導體基材彼此分離。
要注意的是，圖14A至14D及圖15A至15C闡述其中單晶半導體基材1108小於形成基材1101的實例；然而，本發明不受限於此，以及單晶半導體基材1108及形成基材1101可具相同尺寸或單晶半導體基材1108可大於形成基材1101。
圖15A至15C闡述其中於形成基材側上設置絕緣層及形成單晶半導電層的步驟。圖15A闡述其中實施藉由電場所加速的離子照射至設有氧化矽膜作為保護層1121之單晶半導體基材1108的預定深度已形成脆化層1110的步驟。以類似於圖14A中情況的方式實施離子照射。藉由於單晶半導體基材1108之表面上形成保護層1121，可防止表面因離子照射之損壞及失去平坦性。另外，保護層1121具有預防雜質擴散至由單晶半導體基材1108所形成的單晶半導電層1102之中的有利效果。
圖15B闡述其中設有阻擋層1109之形成基材1101及 絕緣層1104係配置成與單晶半導體基材1108(其上形成有保護層1121)的表面緊密接觸以形成鍵結的步驟。藉由配置形成基材1101之上的絕緣層1104為與單晶半導體基材1108之上的保護層1121緊密接觸以形成鍵結。
隨後，如圖15C中所示者分離單晶半導體基材1108。以類似於圖14D中情況的方式實施分離單晶半導電層。因此，如圖15C中所示者可獲得具有SOI結構的半導體基材，其包括基材之上的單晶半導電層並具絕緣層插入於其間。
於一些情況中，自單晶半導體基材分離且轉移至形成基材的單晶半導電層具有因分離步驟及離子照射步驟之結晶缺陷，以及因此失去表面平坦性並具有不均勻性。於藉由使用單晶半導電層形成電晶體作為半導體元件的情況中，難以於具不均勻性之單晶半導電層的表面上形成具高耐受電壓之薄閘極絕緣層。另外，若單晶半導電層具有結晶缺陷，則不利地影響電晶體的表現性及可靠度；例如，增加閘極絕緣層之局部化介面狀態密度。
因此，較佳以諸如雷射束之電磁波照射單晶半導電層以減少結晶缺陷。至少部分的單晶半導電層係藉由以電磁波照射而熔化，藉此可減少單晶半導電層中的結晶缺陷。要注意的是，於以電磁波照射之前，藉由稀釋氫氟酸可移除單晶半導電層之表面上所形成的氧化物膜(固有的氧化物膜或化學氧化物膜)。
可使用任何電磁波，只要其提供高能給單晶半導電 層，以及較佳可使用雷射束。
替代性地，主要藉熱傳導供應能量，熱傳導係藉由照射或其他以令具高能量粒子與單晶半導電層碰撞所引起。作為供應具高能粒子的熱源，可使用諸如常壓電漿、高壓電漿之電漿，或熱電漿噴射、燃氣器的火焰或其他。替代性地，可使用電子束或其他。
設定電磁波的波長，以致其被單晶半導電層所吸收。可考量電磁波的趨膚深度或其他而決定波長。例如，電磁波的波長可為190至600nm。此外，可考量電磁波的波長、電磁波的趨膚深度、待照射之單晶半導電層的厚度，或其他來決定電磁波能量。
雷射發射雷射束可為連續波雷射、假連續波雷射或脈衝雷射。脈衝雷射較佳用於部分熔化。例如，可使用諸如KrF雷射之準分子雷射，或諸如Ar雷射或Kr雷射之氣體雷射。另外，可使用諸如YAG雷射、YVO4雷射、YLF雷射、YAlO3雷射、GdVO4雷射、KGW雷射、KYW雷射、變石雷射、Ti：藍寶石雷射、Y2O3雷射及其他之固態雷射。要注意的是，準分子雷射為脈衝雷射，以及諸如YAG雷射之一些固態雷射可用作連續波雷射、假連續波雷射及脈衝雷射。此外，針對固態雷射，較佳可使用第二至第五基本波之諧波。另外，可使用GaN、GaAs、GaAlAs、InGaAsP或其他之半導體雷射。
若可利用電磁波能照射單晶半導電層，可使用燈光。例如，可使用由紫外燈、黑光、鹵素燈、金屬鹵化物燈、 氙弧燈、碳弧燈、高壓鈉燈，或高壓水銀燈所發出的光。可使用利用以上燈光之閃退火。因較佳使用鹵素燈、氙弧燈或其他所實施的閃退火之處理時間極短，可抑制形成基材變熱。
可設置快門、諸如鏡或半鏡之反射器、包括柱狀透鏡之光學系統、凸透鏡或其他以調整電磁波之形狀或路徑。
要注意的是，針對電磁波的照射，可選擇性地發射電磁波，或沿X-Y方向藉掃描光(電磁波)可發射裝(電磁波)。於此情況中，較佳於光學系統中使用多邊形鏡或檢流計鏡。
可於諸如大氣氣體環境之含有氧的氣體環境中，或諸如氮氣體環境之惰性氣體環境中實施電磁波照射。為於惰性氣體環境中實施電磁波照射，可於氣體環境經控制的密閉室中實施電磁波照射。於未使用室的情況中，藉由噴灑諸如氮氣之惰性氣體於待以電磁波照射的表面上可形成氮氣體環境。
另外，可於單晶半導電層的表面上實施拋光處理(藉電磁波照射或其他而供應高能)，以減少結晶缺陷。拋光處理可增進單晶半導電層之表面的平坦性。
針對拋光處理，可使用化學機械研磨(CMP)法或液體噴射拋光法。要注意的是，於拋光處理之前清潔單晶半導電層的表面使其淨化。可藉由超音波清潔、二流體噴射清潔或其他來實施清潔；以及藉由清潔來移除單晶半導電層之表面上的灰塵或其他。另外，較佳藉由使用稀釋氫氟 酸以移除單晶半導電層之表面上的固有氧化物膜或其他，以暴露單晶半導電層。
另外，於以電磁波照射之前，可於單晶半導電層的表面上實施拋光處理(或蝕刻處理)。
另外，藉由實施重複使用單晶半導電層被分離的單晶半導體基材(半導體基材的回收處理)的步驟，可達到成本降低。
另外，當自單晶半導體基材轉移單晶半導電層時，選擇性地蝕刻單晶半導體基材，以及可轉移複數形狀經加工的單晶半導電層至形成基材。可於形成基材之上形成複數島狀單晶半導電層。因事先形狀經加工的單晶半導電層自單晶半導體基材被轉移，對於單晶半導體基材的尺寸及形狀並無限制。因此，可更有效地轉移單晶半導電層至大的形成基材。
另外，鍵結至形成基材的單晶半導電層係經蝕刻，以致可精準地加工、修飾及控制單晶半導電層的形狀。因此，可加工單晶半導電層以具有半導體元件的形狀，以及可修飾因由用於形成抗蝕遮罩之曝光的光線所引起之圖案失準(於抗蝕遮罩附近)、於轉移單晶半導電層中之鍵結步驟所造成的位置失準，或其他的形成位置錯誤及單晶半導電層之形狀缺陷。
於自單晶半導體基材被分離之後，可鍵結單晶半導電層至形成基材。由裂開所暴露之單晶半導電層之表面可面對且鍵結至形成基材，或鍵結至形成基材以與閘極絕緣膜 接觸。
於此實施例中，當使用單晶矽基材作為單晶半導體基材1108時，可得到單晶矽層作為單晶半導電層1102。另外，因此實施例中用於製造半導體裝置之方法允許溫製程溫度為700℃或更低，可使用玻璃基材作為形成基材1101。亦即，以類似於習知薄膜電晶體的方式可於玻璃基材之上形成電晶體，以及單晶矽層可被用於半導電層。因此，於諸如玻璃基材的形成基材之上可形成具高表現性及高可靠度的電晶體，其可以高速操作、具有低次臨界值及高場效移動率，以及可以低電壓消耗驅動。
此實施例可適當地與實施例1至10中任一者組合。
(實施例12)
於此實施例中，說明具較高可靠度之半導體裝置的實例。具體地，作為半導體裝置的實例，說明具運算功能且不需接觸即可傳送及接收資料的微處理器及半導體裝置的實例。
圖12闡述微處理器500的結構作為半導體裝置的實例。使用以上實施例之半導體裝置來製造微處理器500。此微處理器500具有算術邏輯單元(亦稱為)ALU 501、ALU控制器502、指令解碼器503、中斷控制器504、時序控制器505、暫存器506、暫存器控制器507、匯流排介面(Bus I/F)508、唯讀記憶體(ROM)509、以及記憶體介面(ROM I/F)510。
經由匯流排介面508輸入至微處理器500的指令係輸入至指令解碼器503並經解碼。接著，指令係輸入至ALU控制器502、中斷控制器504、暫存器控制器507及時序控制器505。ALU控制器502、中斷控制器504、暫存器控制器507及時序控制器505基於經解碼的指令實施各種控制。具體地，ALU控制器502產生控制算術邏輯單元501之操作的信號。中斷控制器504基於其優先順序或遮罩狀態來評估來自外部輸入/輸出裝置或周邊電路的中斷請，以及當於微處理器500中執行程式時處理請求。暫存器控制器507產生暫存器506的位址，以及根據微處理器500的狀態自暫存器506讀取資料/寫入資料至暫存器506。時序控制器505產生信號於控制算術邏輯單元501、ALU控制器502、指令解碼器503、中斷控制器504及暫存器控制器507之驅動時序。例如，時序控制器505設有用於基於參考時脈信號CLK1兒產生內部時脈信號CLK2，以及供應時脈信號CLK2至各上述電路之內部時脈產生器。要注意的是，圖12中所示的微處理器500僅為簡化結構的實例，以及取決於用途，實際的微處理器具有各種結構。
接下來，參考圖13說明具有算術功能及不需接觸而可傳送及接收資料之半導體裝置的實例。圖13為藉由無線通訊而傳送資料至外部裝置/自外部裝置接收資料之電腦(以下稱RFCPU)的實例。RFCPU 511具有類比電路部512及數位電路部513。類比電路512包括具有諧振電 容器的諧振電路514、整流電路515、恆壓電路516、重設電路517、振盪電路518、解調電路519及調變電路520。數位電路部513包括RF介面521、控制暫存器522、時脈控制器523、CPU介面524、中央處理單元525、隨機存取記憶體526，及唯讀記憶體527。
RFCPU 511之操作具有約略描述於以下之結構。諧振電路514基於天線528所接收的信號產生誘導的電動勢。經由整流器電路515將誘導的電動勢儲存於電容部529中。較佳使用諸如陶瓷電容器之電容器或雙層電容器來形成電容部529。電容部529不需形成於相同於RFCPU 511的基材之上並可附接至部分地構成RFCPU 511之具有絕緣表面的基材作為另一組件。
重設電路517產生重設待初始化之數位電路部513的信號。例如，產生延遲供電電壓之上升的信號作為重設信號。根據恆壓電路516所產生的控制信號，振盪電路518改變時脈信號之頻率及負載比。具有低通濾波器的解調電路519，例如，雙倍改變振幅移位鍵控(ASK)系統所接收之振幅。調變電路520改變待傳送之振幅移位鍵控(ASK)系統所傳送之振幅。調變電路520改變諧振電路514的諧振點，藉此改變通訊信號的振幅。根據中央處理單元525中之供電電壓或電流消耗，時脈控制器523產生用於改變時脈信號之頻率及負載比的信號。藉由電源供應控制電路530來控制供電電壓。
自天線528輸入至RFCPU 511的信號係由解調電路 519所解調變，接著由RF介面而分割成控制命令、資料及其他。控制命令係儲存於控制暫存器522中。控制命令包括讀取儲存於唯讀記憶體527中之資料、寫入資料至隨機存取記憶體526、對於中央處理單元525的算術指令及其他。中央處理單元525經由CPU介面524而存取唯讀記憶體527、隨機存取記憶體526及控制暫存器522。基於中央處理單元所請求的位址，CPU介面524具有產生用於唯獨記憶體527、隨機存取記憶體526及控制暫存器522之任一者之存取信號的功能。
作為中央處理單元525的算術法，可採用其中唯讀記憶體527儲存作業系統(OS)及於開始操作時讀取程式並接著執行的方法。替代性地，可採用其中形成算術指定電路及使用硬體執行算術處理的方法。於使用硬體及軟體兩者的方法中，可採用其中於算術指定電路執行部分處理及藉由中央處理單元525使用程式執行算術處理的另一部分的方法。
亦於根據此實施例的微處理器中，使用夾置半導體積體電路的一對耐衝擊層及堆疊於半導體積體電路下方的衝擊擴散電路，可提供厚度及尺寸縮減且具強度之高度可靠的半導體裝置。
(實施例13)
於此實施例中，說明使用上述實施例中所述之半導體裝置的用途。具體地，參考圖式說明不需接觸而可輸入資 料至半導體裝置/自半導體裝置輸出資料的應用實例。不需接觸而能夠輸入及輸出資料的半導體裝置根據使用模式亦稱為RFID標籤、ID標籤、IC標籤、IC晶片、RF標籤、無線標籤、電子標籤或無線晶片。
參考圖10說明此實施例中所述之半導體裝置的頂部結構之實例。圖10中所示之半導體裝置2180包括薄膜積體電路2131及導電層2132，薄膜積體電路2131包括複數個諸如組成記憶體部及邏輯部之電晶體的元件，及導電層2132作為天線。作為天線的導電層2132電連結至薄膜積體電路2131。可應用實施例2中所說明之電晶體至薄膜積體電路2131。作為天線的導電層可設置於薄膜積體電路之上或之下。作為天線的導電層可設置於耐衝擊層之較外側。替代性地，作為天線的導電層2132可使用基材2133而被設置接著基材2133與薄膜積體電路2131可彼此附接以插入導電層2132。可使用其中薄膜積體電路2131之連結終端與作為天線的導電層經由黏著性樹脂中所包括的導電性粒子而彼此電性連結的結構。替代性地，亦可應用本發明之實施例至其中於詢問器與電性連結至薄膜積體電路的天線之間設置不需接觸而可轉換無線電波之頻率的助力天線半導體裝置。
作為半導體元件(不提及場效電晶體)，根據本發明之實施例針對半導體裝置可採用使用半導電層的記憶體元件或其他；因此，可製造且提供可符合各種應用所需之功能的半導體裝置。
要注意的是，雖實例中作為天線的導電層2132係呈線圈形狀以及於此實施例中說明採用電磁感應法或電磁耦接法，本發明之半導體裝置不受限於彼，以及可採用微波法。於微波法的情況中，取決於電磁波的波長，可適當地決定作為天線的導電層2132的形狀。
例如，當採用微波法(如，具UHF帶(860MHz至960MHz)、2.45GHz的頻帶，或其他)作為半導體裝置之信號傳送法時，考量用於信號傳送之電磁波的波長可適當地設定作為天線之導電層形狀的長度。例如，可形成作為天線之導電層為線形(如，偶極天線)、扁平形(如，微帶天線或具帶狀形的天線)或其他。另外，作為天線之導電層2132的形狀不受限於線形，以及考量電磁波的波長也可設置形狀為曲線、呈蛇形線狀或組合彼等的形狀之導電層。
使用導電材料藉由CVD法、濺鍍法、諸如網版印刷或凹版印刷之印刷法、微滴釋放法、分配法、電鍍法或其他來形成作為天線之導電層。導電層為諸如鋁(Al)、鈦(Ti)、銀(Ag)、銅(Cu)、金(Au)、鉑(Pt)、鎳(Ni)、鈀(Pd)、鉭(Ta)及鉬(Mo)之任何金屬元素；或包括元素之合金材料或化合物材料，以及可採用單層結構或層狀結構。
例如，當藉由網版印刷形成作為天線的導電層2132時，可以導電糊提供選擇性印刷，於導電糊中粒徑為數奈米至數十微米的導電粒子係溶解或分散於有機樹脂中。作 為導電粒子，可使用銀(Ag)、金(Au)、銅(Cu)、鎳(Ni)、鉑(Pt)、鈀(Pd)、鉭(Ta)、鉬(Mo)及鈦(Ti)之一或多種金屬或銀鹵化物的微粒子或分散性奈米粒子。此外，作為導電糊中所包括的有機樹脂，可使用選自作為金屬粒子黏合劑之有機樹脂、溶劑、分散劑及塗佈材料之一或多者。普通可利用諸如環氧樹脂、矽氧樹脂及其他的有機樹脂。另外，於形成導電層時，較佳於被設置後烘烤導電糊。例如，於使用含有銀作為主要成分之微粒子(如，粒徑為1nm至100nm)作為導電糊材料的情況中，可於150℃至300℃之溫度範圍中藉由烘烤導電糊可形成待固化之導電層。以及可使用含有焊料或無鉛焊料作為主要組分的微粒子，以及於此情況中較佳使用粒徑各為20μm或更小的微粒子。焊料及無鉛焊料具有低成本之優勢。
於應用本發明之實施例的半導體裝置中，使用夾置半導體積體電路的一對耐衝擊層以及堆疊於半導體積體電路之下的衝擊擴散層，可提供厚度及尺寸縮減及具強度之高度可靠的半導體裝置。因此，如此實施例中所說明於使用彼作為不需接觸而可輸入資料至彼/自彼輸出資料之小型半導體裝置的情況中，應用本發明之實施例的半導體裝置為有效的。
(實施例14)
於此實施例中，參考圖式說明應用上述之不需接觸而 能夠輸入/輸出資料之半導體裝置(其係使用本發明之實施例所形成)的實例。取決於使用模式，不需接觸而可輸入及輸出資料的半導體裝置亦稱為RFID標籤、ID標籤、IC標籤、IC晶片、RF標籤、無線標籤、電子標籤或無線晶片。
半導體裝置800(其具不需接觸而可交換資料的功能)具有高頻電路810、電源供應電路820、重設電路830、時脈產生器電路840、資料解調電路850、資料調變電路860、用於控制其他電路之控制電路870、記憶體電路880，以及天線890(見圖11A)。高頻電路810接收來自天線890之信號並輸出信號，其係由資料調變電路860利用天線890所接收。電源供應電路820由所接收的信號產生電源位能。重設電路830產生重設信號。時脈產生器電路840基於天線890輸入之所接收的信號而產生各種時脈信號。資料解調電路850解調變接收的信號並輸出解調變的信號至控制電路870。資料調變電路860調變控制電路870所接收的信號。作為控制電路870，例如提供碼擷取電路910、碼判斷電路920、CRC評估電路930，及輸出單元電路940。要注意的是，碼擷取電路910擷取傳送至控制電路870的指令中所包括之複數碼之每一者。藉由比較擷取的碼與對應的參考碼，碼判斷電路920評估指令內容。CRC評估電路930基於評估的碼來偵測是否有傳送錯誤或其他。
接下來，說明操作上述半導體操作的實例。首先，由 天線890接收無線電信號。無線電信號經由高頻電路810被傳送至電源供應電路，以及產生高電源位能(以下稱VDD)。供應VDD至半導體裝置800中的各電路。解調變經由由高頻電路810被傳送至資料解調變電路850的信號(以下稱此信號為解調變的信號)。此外，經由高頻電路810信號被通過重設電路830及時脈產生器電路840，以及解調變信號被傳送至控制電路870。藉由碼擷取電路910、碼判斷電路920、CRC評估電路930及其他分析被傳送至控制電路870的信號。接著，基於所分析的信號，輸出記憶體電路880中所儲存的資訊。半導體裝置的輸出信號係經由輸出單元電路940被編碼。另外，經編碼之半導體裝置800的資訊通過資料調變電路860接著由天線890所傳送作為無線電信號。要注意的是，低電源電位(以下稱VSS)常見於半導體裝置800所包括的複數電路中，以及VSS可為GND。
以此方式，藉由自通訊裝置傳送信號至半導體裝置800以及藉通訊裝置自半導體裝置800接收被傳送的信號，可讀取半導體裝置中的資料。
此外，於半導體裝置800中，藉由電磁波而不需安裝電源(電池)可供應電源電壓至各電路，或可安裝電源(電池)以致藉由電磁波及電源(電池)兩者供應電源電壓至各電路。
接下來，說明不需接觸而可輸入/輸出資料的半導體裝置之用途的實例。包括顯示部3210之行動終端的表面 側係設有通訊裝置3200。產品的表面側係設有半導體裝置3230(圖11B)。當固持通訊裝置3200至產品3220中所包括的半導體裝置時，顯示部3210顯示有關產品的資訊，諸如其材料、其產地、偵對各製造步驟的檢查結果、流通過程歷史，以及產品的說明。另外，當經由傳輸帶傳輸產品3260時，藉由使用通訊裝置3240及半導體裝置3250(以其提供產品3260)可檢查產品3260(見圖11C)。以此方式，可易於獲得資訊，以及藉由利用供系統之半導體裝置可體現高功能及高附加價值。
因此，可於各種領域之電子裝置中使用根據本發明之高度可靠的半導體裝置，其可應用於非常寬的範圍。
(實施例15)
根據本發明之實施例，可形成半導體晶片作為具有處理器電路的晶片(以下稱為處理器晶片、無線晶片、無線處理器、無線記憶體或無線標籤)。根據本發明實施例之應用範圍非常廣，使其可被應用至任何物件，以不需接觸而顯現其歷史或其他以及於生產、管理及其他中利用彼。例如，半導體裝置可用於鈔票、錢幣、證券、憑證、無記名債券、封裝用容器、書本、記錄媒體、個人物品、運輸工具、食品雜貨、衣物、健康用品、日用商品、藥品、電子裝置或其他。參考圖9A至9G說明此等實例。
鈔票及錢幣為市場上流的貨幣，且可包括如貨幣般作為特定地區(現金憑單)、紀念錢幣及其他的使用。證券 包括支票、憑證、本票及其他，以及可設有包括處理器電路的晶片190(見圖9A)。憑證意指駕照、居住證明及其他，以及可設有包括處理器電路的晶片191(見圖9B)。個人物品包括袋子、眼鏡及其他，以及可設有包括處理器電路的晶片197(見圖9C)。無記名債券意指郵票、糧票、各種商品優惠券及其他。封裝用容器意指供食物容器的包裝紙、塑膠瓶、及其他，以及可設有包括處理器電路的晶片193(見圖9D)。書本意指精裝版及平裝版及其他，以及可設有包括處理器電路的晶片194(見圖9E)。記錄媒體意指DVD軟體、錄影帶及其他，以及可設有包括處理器電路的晶片195(見圖9F)。運輸工具意指諸如腳踏車、船隻及其他的輪式載具，以及可設有包括處理器電路的晶片196(見圖9G)。食品雜貨表示食物、飲料及其他。衣物表示衣服、鞋子等。健康用品表示醫藥設備、健康用具及其他。日用商品表示家俱、照明設備及其他藥品表示藥物、農用化學物及其他。電子裝置表示液晶顯示裝置、EL顯示裝置、電視機(電視接收機及薄電視接收機)、蜂巢式電話及其他。
藉由被附接至物件表面或被埋入物件中可設置半導體裝置。例如，於書本的情況中，可埋入半導體裝置於紙張中；以及於由有機樹脂所構成之封裝的情況中、可埋入半導體裝置於有機樹脂中。
如前所述，藉由設置半導體裝置於封裝容器、記錄媒體、個人物品、食品雜物、衣物、日用商品、電子裝置或 其他，可改進出租商店中所使用的檢查系統的效率。此外，藉由設置半導體裝置於運輸工具，可防止偽造或偷竊。此外，當植入半導體裝置至諸如動物之生物中時，可輕易識別各個生物。例如，藉由植入/附接具感測器的半導體裝置於諸如牲畜之生物中/至生物，可輕易管理其健康狀況，諸如目前體溫及其出生年份、性別、品種或其他。
要注意的是，本實施例可適當地與實施例1至14之任一者組合實施。
(實施例16)
於此實施例中，參考圖24A至24E說明根據本發明之半導體裝置的實例。
如實施例15中所說明者，可安裝本發明之半導體裝置的實施例於物件上。於此實施例中，說明其中形成有撓性半導體裝置安裝於撓性基材上的實例。
於圖24A至24C中說明於撓性基材埋入半導體積體電路的實例。可使用實施例1至11中所說明之半導體裝置於半導體積體電路晶片，以及於此與晶片形狀獨立地分離的半導體積體電路稱為半導體積體電路晶片。於圖24D中詳細說明半導體積體電路晶片600。圖24D中的半導體積體電路晶片為使用實施例1的實例，以及圖24E之半導體積體電路為使用實施例5的實例。然而，此實施例亦可應用於其他實施例以及此實施例並不受限於此結構。
於圖24D中，由第一衝擊擴散層113、第二衝擊擴散層103、第一耐衝擊層112，以及第二耐衝擊層102夾置半導體積體電路100，亦密封半導體積體電路100的側表面。於此實施例中，連接第一衝擊擴散層、第二衝擊擴散層、第一耐衝擊層及第二耐衝擊層，以夾置複數半導體積體電路，接著獨力地分離半導體積體電路，藉此形成半導體積體電路晶片。對於分離機構並無特別限制，只要可進行物理分離，以及於此實施例中藉由雷射束照射而實施分離。
於圖24E中，由衝擊擴散層103、第一耐衝擊層112、第二耐衝擊層102夾置半導體積體電路100，及亦密封半導體積體電路100的側表面。於此實施例中，連結衝擊擴散層、第一耐衝擊層，及第二耐衝擊層以夾置複數半導體積體電路，接著獨力地分離半導體積體電路，藉此形成半導體積體電路晶片。
於圖24A中，半導體積體電路晶片600係夾置於撓性基材601及撓性602之間，以及積體電路晶片600係設置於撓性基材601中所形成的凹入部。
其中設有半導體積體電路晶片600的凹入部可被形成於一個撓性基材中或兩個撓性基材中。於圖24B中，說明其中半導體積體電路晶片600係設置於撓性基材601及撓性基材602兩者中所設置之凹入部中的實例。
另外，撓性基材可具有三層結構以及中央撓性基材可設有其中設有半導體積體電路晶片600的開口。於圖24C 中，說明於撓性基材603中形成開口、半導體積體電路晶片600係設於開口中，以及撓性基材603及半導體積體電路晶片600係夾置於撓性基材601與撓性基材602之間的實例。
於圖24A至24C中，撓性基材可被堆疊於撓性基材601或撓性基材602之較外側。
針對各撓性基材601、602及603，使用供經紗及緯紗之纖維束(單紗)(以下稱纖維束為紗束)織成的織布，可使用藉由隨機地或沿同一方向堆疊複數種纖維之紗束所獲得的不織布、紙或其他。具體地，可使用下述者：由聚對酞酸乙二酯(PET)、聚萘二甲酸乙二酯(PEN)、聚醚碸(PES)、聚丙烯、聚丙烯硫化物、聚碳酸酯、聚醚醯亞胺、聚苯硫、聚苯醚、聚碸、聚酞醯胺或其他所形成的基材；由聚丙烯、聚酯、乙烯、聚氟乙烯、聚氯乙烯、聚酯、聚醯胺或其他所形成的基材；由纖維材料所形成的紙；及其他。可使用黏著性合成樹脂膜(諸如丙烯系合成樹脂或環氧合成樹脂)之層狀膜或其他。當鍵結基材或膜至待加工的物件時，可使用接合層。根據基材或膜的種類可選擇條件，以及藉熱處理或施加壓力可實施鍵結。接合層對應於含有諸如熱固性樹脂、UV固化樹脂、環氧樹脂黏著劑或樹脂黏著劑的黏著劑之層。
如於此實施例中，當於撓性基材中形成凹入部或開口時，於其上設置半導體積體電路晶片600以致被埋入凹入部或開口中，因提供半導體積體電路晶片600而沒有形成 投射部；因此，撓性基材的表面為扁平，以及厚度可為均勻。因此，當安裝半導體積體電路晶片於撓性基材時，即便以用於附接之輥或其他實施壓力處理，可防止壓力局部地施加至半導體積體電路晶片(壓力集中)。因此，可減少安裝步驟中半導體積體電路晶片的損壞，藉此產生改進的半導體裝置。此外，即便於安裝半導體積體電路晶片之後，可形成對外部應力具高容忍度之高度可靠的半導體裝置。
此外，因表面可為扁平且平滑，可輕易實施堆疊，其有利於儲存、使用機械之運送及其他。另外，由外側無法以肉眼辨別半導體積體電路(於表面上不產生反射半導體積體電路晶片的投射部)；因此，可形成高安全性的半導體裝置。
[實例1]
此實例說明藉由根據本發明之實施例製造半導體裝置及評估半導體裝置可靠度所得的結果。
形成包括第一衝擊擴散層、第一耐衝擊層、半導體積體電路、第二衝擊擴散層、第二耐衝擊層及導電層的層狀結構(實例X)，以及形成包括第一耐衝擊層、半導體積體電路及第二耐衝擊層的層狀結構(參考實例)作為樣本。於樣本中，使用預浸體(厚度為20μm)(其係其中以有機樹脂(溴化的環氧樹脂)浸漬纖維體的結構體)於各第一耐衝擊層及第二耐衝擊層、藉由濺鍍法所形成的鈦 膜係用於導電層，以及醯胺膜(厚度為7μm)係用於各第一衝擊擴散層及第二衝擊擴散層。要注意的是，於半導體積體電路與第一耐衝擊層之間設置天線，以及於天線之上形成氮化矽膜作為保護層。
對實例X的結構之10個樣本及參考實例的結構之10個樣本實施ESD(靜電放電)測量，以及假定將10個半導體裝置視為100個半導體裝置來評估半導體裝置的運作率。
針對ESD測量，將樣本放置於玻璃基材(厚度為0.5nm)、鋁板及導電板之堆疊上，藉由ESD測試器(針對簡明應答評估，由Takaya公司所製造)自形成樣本的導電層側施加電壓至積體電路的中央部，於施加電壓之後去除(持續一分鐘)電力，接著查驗操作。
圖23顯示各實例X與參考實例之半導體裝置中之ESD量與運作率之間的關係。於圖23中，三角形資料標記用於實例X及x形資料標記用於參考實例。另外，表1顯示ESD施加電壓(kV)的平均值、最大值及最小值，直至於實例X及參考實例之樣本中的半導體裝置呈非操作狀態。
於參考實例中，其中未設有導電層，當ESD量為±3kV時，運作率為0%，而於設有導電層的實例X中，當ESD量的範圍於±2kV時，運作率為100%，以及當ESD量為±6kV時，運作率為0%。另外，針對直至半導體裝置呈非操作狀態時之ESD施加電壓值(kV)，於參考實例中，平均值、最大值及最小值分別為2.8kV、3kV及1kV，而於實例X中，平均值、最大值及最小值分別為4.6kV、6kV及3kV；因此發現即便於更高電壓下可操作半導體裝置。因此，可確認實例X(其係包括使用本發明實施例所形成之導電層的半導體裝置)具有靜電放電容忍度及不易因靜電力而故障。
根據上述結果，可確認藉由使用本發明之半導體裝置，利用導電層覆蓋半導體積體電路，可防止因半導體積體電路之靜電放電的靜電崩潰(電路故障或半導體元件損壞)，以致可提供厚度及尺寸縮小並具有容忍度之高度可靠的半導體裝置。
[實例2]
此實例說明藉由根據本發明之實施例製造半導體裝置 及評估半導體裝置可靠度所得的結果。
形成各包括第一耐衝擊層、半導體積體電路、第二耐衝擊層及導電層的層狀結構作為樣本。於樣本中，使用預浸體(厚度為20μm)(其係其中以有機樹脂(溴化的環氧樹脂)浸漬纖維體(玻璃纖維)的結構體)於各第一耐衝擊層及第二耐衝擊層，以及藉由濺鍍法所形成的鈦膜係用於導電層。針對可靠度評估，於包括厚度為0nm、5nm、10nm、20nm、30nm、50nm及100nm的導電層上實施ESD(靜電放電)測量。要注意的是，包括厚度為0nm的導電層意指其中未形成導電層的樣本，其亦為實例1中所說明的參考實例。
針對ESD測量，將樣本放置於玻璃基材(厚度為0.5nm)、鋁板及導電板之堆疊上，藉由ESD測試器(針對簡明應答評估，由Takaya公司所製造)自形成樣本的導電層側施加電壓至積體電路的中央部，於施加電壓之後去除(持續一分鐘)電力，接著查驗操作。
圖36顯示直至樣本中的半導體裝置呈非操作狀態時，樣本中導電層厚度與ESD量之間的關係。針對導電層中的各厚度量測複數樣本，以及方形資料標記用於平均值、鑽石形資料標記用於最大值，及三角形資料標記用於最小值。於結構中不包括半導體裝置(導電層的厚度為0nm)的情況中，導電層呈非操作狀態時之ESD施加為自約1kV至約2kV，而於結構中半導體裝置包括導電層的情況中，導電層呈非操作狀態時之ESD施加為約5kV， 其代表ESD容忍度增加。
形成包括第一耐衝擊層、半導體積體電路、衝擊擴散層、第二耐衝擊層及導電層的層狀結構(實例A)、形成包括第一耐衝擊層、半導體積體電路、第二耐衝擊層及導電層的層狀結構(實例B)，以及形成包括第一耐衝擊層、半導體積體電路及第二耐衝擊層的層狀結構(參考實例)作為樣本。於樣本中，使用預浸體(厚度為20μm)(其係其中以有機樹脂(溴化的環氧樹脂)浸漬纖維體(玻璃纖維)的結構體)於各第一耐衝擊層及第二耐衝擊層、藉由濺鍍法所形成的鈦膜係用於導電層，以及醯胺膜(厚度為7μm)係用於衝擊擴散層。
對實例A的結構之10個樣本、實例B的結構之10個樣本，及參考實例的結構之10個樣本實施ESD(靜電放電)測量，以及假定將10個半導體裝置視為100個半導體裝置來評估半導體裝置的運作率。圖37顯示各實例A、實例B與參考實例之半導體裝置中之ESD量與運作率之間的關係。於圖37中，圓形資料標記用於實例A、方形資料標記用於實例B，及x形資料標記用於參考實例。另外，表1顯示ESD施加電壓(kV)的平均值、最大值及最小值，直至於實例A、實例B與參考實例之樣本中的半導體裝置呈非操作狀態之時。
於參考實例中，其中未設有導電層，當ESD量為±3kV時，運作率為0%，而於設有導電層的實例A中，當ESD量的範圍於±2kV時，運作率為100%，以及於設有導電層的實例B中，當ESD量的範圍於±6kV時，運作率為100%。另外，針對直至半導體裝置呈非操作狀態時之ESD施加電壓值(kV)，於參考實例中，平均值、最大值及最小值分別為2.8kV、3kV及1kV，而於實例A中，平均值、最大值及最小值分別為4.5kV、5kV及3kV，及於實例B中，平均值、最大值及最小值分別為11.5kV、18kV及7kV；因此發現即便於更高電壓下可操作各包括導電層之實例A及實例B的半導體裝置。因此，可確認實例A及實例B(其係包括使用本發明實施例所形成之導電層的半導體裝置)具有靜電放電容忍度及不易因靜電力而故障。
根據上述結果可確認，藉由使用本發明實施例，利用導電層覆蓋半導體積體電路，可防止因半導體積體電路之靜電放電之靜電崩潰(電路故障或半導體元件損壞)，以致可提供厚度及尺寸縮減且具容忍度之高度可靠的半導體裝置。
此申請案係基於2008年5月12日提申之日本專利申請案序號2008-124985及2008-124992，藉引用方式將其全文合併於本文。
263‧‧‧第一衝擊擴散層
264‧‧‧接合層

Claims (10)

  1. 一種半導體裝置，包含：第一層，其包括第一有機樹脂及第一纖維體；在該第一層上之第二層，該第二層包括第二有機樹脂及第二纖維體；以及介於該第一層與該第二層之間的半導體積體電路，及與該第一層之外側接觸並與該半導體積體電路重疊的導電層，其中該半導體積體電路的側表面由該第一層與該第二層密封。
  2. 一種半導體裝置，包含：第一層，其包括第一有機樹脂及第一纖維體；在該第一層上之醯胺樹脂膜；在該醯胺樹脂膜上之第二層，該第二層包括第二有機樹脂及第二纖維體；介於該醯胺樹脂膜與該第二層之間的半導體積體電路，及與該第一層之外側接觸並與該半導體積體電路重疊的導電層，其中該半導體積體電路的側表面由該第一層、該醯胺樹脂膜與該第二層密封。
  3. 一種半導體裝置，包含：第一層，其包括第一有機樹脂及第一纖維體；在該第一層上之第一醯胺樹脂膜； 在該第一醯胺樹脂膜上之第二層，該第二層包括第二有機樹脂及第二纖維體；在該第二層上之第二醯胺樹脂膜；介於該第一醯胺樹脂膜與該第二層之間的半導體積體電路，及與該第一層之外側接觸並與該半導體積體電路重疊的導電層，其中該半導體積體電路的側表面由該第一層、該第一醯胺樹脂膜、該第二層與該第二醯胺樹脂膜密封。
  4. 根據申請專利範圍第1至3項任一項的半導體裝置，其中該導電層包括金屬、金屬氮化物或金屬氧化物。
  5. 根據申請專利範圍第1至3項任一項的半導體裝置，進一步包含電性連結至該半導體積體電路之天線，其中該天線係插入於該半導體積體電路與該第二層之間。
  6. 根據申請專利範圍第1至3項任一項的半導體裝置，其中該第一層中的該第一纖維體及該第二層中的該第二纖維體之各者為一織布或不織布。
  7. 根據申請專利範圍第1至3項任一項的半導體裝置，其中該導電層及該半導體積體電路係彼此電性絕緣。
  8. 根據申請專利範圍第1至3項任一項的半導體裝置，其中該第一層中的該第一有機樹脂及該第二層中的該第二有機樹脂之各者係選自下列所組成之群組：環氧樹脂、不飽和的聚酯樹脂、聚醯亞胺樹脂、雙馬來醯亞胺-三 樹脂、氰酸酯樹脂、聚苯醚樹脂、聚醚醯亞胺樹脂，以及氟樹脂。
  9. 根據申請專利範圍第1至3項任一項的半導體裝置，其中該半導體積體電路包括電晶體。
  10. 根據申請專利範圍第9項的半導體裝置，其中該電晶體包括氧化物半導體層。
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