KR20110027760A - 반도체 장치의 제작 방법 - Google Patents
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Abstract
정전기 방전에 기인하는 특성의 불량을 저감한 반도체 장치를 간편한 방법으로 제공하는 것을 목적의 하나로 한다.
반도체 집적 회로 및 안테나를 각각 갖는 복수의 소자층을 제 1 절연체와 제 2 절연체로 밀봉하고, 제 1 절연체 표면에 형성된 제 1 도전층과, 제 1 절연체와, 소자층과, 제 2 절연체와, 제 2 절연체 표면에 형성된 제 2 도전층을 포함하는 적층체를 형성하고, 제 1 절연체 및 제 2 절연체를 용융시킴으로써, 적어도 하나의 반도체 집적 회로 및 하나의 안테나를 포함하도록 적층체를 분단한다.
반도체 집적 회로 및 안테나를 각각 갖는 복수의 소자층을 제 1 절연체와 제 2 절연체로 밀봉하고, 제 1 절연체 표면에 형성된 제 1 도전층과, 제 1 절연체와, 소자층과, 제 2 절연체와, 제 2 절연체 표면에 형성된 제 2 도전층을 포함하는 적층체를 형성하고, 제 1 절연체 및 제 2 절연체를 용융시킴으로써, 적어도 하나의 반도체 집적 회로 및 하나의 안테나를 포함하도록 적층체를 분단한다.
Description
기술 분야는 반도체 장치의 제작 방법에 관한 것이다.
안테나를 통한 무선 통신에 의하여 데이터의 송수신을 행하는 반도체 장치(무선 신호 처리 장치, 반도체 집적 회로 칩, IC 칩 등이라고 불림)에 있어서, 정전기 방전에 의한 반도체 장치의 파괴(정전기 파괴) 문제는 제작 단계, 검사 단계, 제품으로서의 사용 단계 등, 모든 단계에 있어서 신뢰성이나 생산성의 저하를 초래하는 심각한 문제이고, 그 대책이 검토되고 있다(예를 들어, 특허 문헌 1 참조).
특허 문헌 1에서는 반도체 장치의 기판이나 접착제로서 도전성 폴리머를 사용함으로써 정전기 파괴를 방지한다.
상술한 바와 같은 반도체 장치의 시장이 확대됨에 따라, 반도체 장치의 형상이나 특성에 대한 요구는 한층 더 높아진다. 따라서, 정전기 파괴에 대한 높은 내성을 갖고, 또 요구되는 다양한 특성을 구비한 반도체 장치가 요구된다.
또한, 더 간편한 방법으로 충분한 특성을 갖는 반도체 장치를 제작하는 것이 요구된다.
그래서, 본 명세서 등(적어도, 명세서, 특허 청구 범위, 도면을 포함함)에 있어서, 개시되는 발명의 일 형태는 정전기 방전에 기인하는 특성의 불량을 저감한 반도체 장치를 간편한 방법으로 제공하는 것을 목적의 하나로 한다.
개시하는 발명의 일 형태는 정전기 파괴에 대한 내성을 향상시키기 위하여 반도체 장치의 절연 표면에 도전층을 형성한다. 또한, 복수의 반도체 장치를 개개로 분단할 때는 절연체를 용융시키는 수단(예를 들어, 레이저 광의 조사)을 사용하여 행한다.
개시하는 발명의 일 형태인 반도체 장치의 제작 방법의 하나는 반도체 집적 회로 및 안테나를 각각 갖는 복수의 소자층을 제 1 절연체와 제 2 절연체로 밀봉하고, 제 1 절연체 표면에 형성된 제 1 도전층과, 제 1 절연체와, 소자층과, 제 2 절연체와, 제 2 절연체 표면에 형성된 제 2 도전층을 포함하는 적층체를 형성하고, 제 1 절연체 및 제 2 절연체를 용융시킴으로써, 적어도 하나의 반도체 집적 회로 및 하나의 안테나를 포함하도록 적층체를 분단하는 것을 특징으로 한다.
개시하는 발명의 일 형태인 반도체 장치의 제작 방법의 다른 하나는 반도체 집적 회로 및 안테나를 각각 갖는 복수의 소자층을 제 1 절연체와 제 2 절연체로 밀봉하고, 제 1 절연체 표면에 형성된 제 1 도전층과, 제 1 절연체와, 소자층과, 제 2 절연체와, 제 2 절연체 표면에 형성된 제 2 도전층을 포함하는 적층체를 형성하고, 적층체에 레이저 광을 조사함으로써, 적어도 하나의 반도체 집적 회로 및 하나의 안테나를 포함하도록 적층체를 분단하는 것을 특징으로 한다.
상기 분단 처리에 의하여, 제 1 도전층과 제 2 도전층을 전기적으로 접속시키는 것이 바람직하다. 또한, 상기 분단 처리에 의하여, 제 1 도전층과 제 2 도전층 사이에 저항값을 1GΩ 이하로 하는 것이 바람직하다.
또한, 상기에 있어서, 제 1 도전층 또는 제 2 도전층을 적층 구조로 할 수 있다. 예를 들어, 2층 이상의 도전층을 갖는 구성으로 하여도 좋고, 도전층과 절연층의 적층 구조로 하여도 좋다. 또한, 제 1 절연체 및 제 2 절연체의 적어도 한쪽의 두께를 5㎛ 이상 50㎛ 이하로 하는 것이 바람직하다.
상기에 있어서, 제 1 절연체 또는 제 2 절연체는 섬유체에 유기 수지가 함침된 구조체를 갖는 것이 바람직하다.
또한, 상기에 있어서, 안테나와 전자 결합(electromagnetically coupled)하는 부스터 안테나를 형성하는 구성으로 하여도 좋다.
또한, 상기에 있어서, 반도체 집적 회로 및 안테나의 표면에는 절연층 등을 형성하는 구성으로 하여도 좋다. 이렇게 함으로써, 반도체 장치의 신뢰성을 한층 향상시킬 수 있다.
개시하는 발명의 일 형태인 반도체 장치의 하나는 제 1 도전층과, 제 1 도전층 위의 제 1 절연체와, 제 1 절연체 위의 제 2 절연체와, 제 2 절연체 위의 제 2 도전층과, 제 1 절연체와 제 2 절연체로 밀봉된 소자층을 갖는다. 제 1 절연체 및 제 2 절연체 각각은 용융에 의한 절단면을 갖고, 절단면을 통하여 제 1 도전층과 제 2 도전층이 전기적으로 접속되는 것을 특징으로 한다.
개시하는 발명의 일 형태인 반도체 장치의 다른 하나는 제 1 도전층과, 제 1 도전층 위의 제 1 절연체와, 제 1 절연체 위의 제 2 절연체와, 제 2 절연체 위의 제 2 도전층과, 제 1 절연체와 제 2 절연체로 밀봉된 소자층을 갖는다. 제 1 절연체 및 제 2 절연체 각각은 레이저 광의 조사에 의한 절단면을 갖고, 절단면을 통하여 제 1 도전층과 제 2 도전층이 전기적으로 접속되는 것을 특징으로 한다.
또한, 본 명세서 등에 있어서, 반도체 장치란 반도체 특성을 이용함으로써 기능될 수 있는 장치를 가리킨다. 개시하는 발명의 일 형태에 의하여 반도체 소자(트랜지스터, 메모리 소자나 다이오드 등)을 포함하는 회로를 갖는 장치를 제작할 수 있다.
반도체 장치의 표면에 도전층을 형성함으로써, 반도체 집적 회로의 정전기 파괴(회로의 오동작이나 반도체 소자의 손상 등)를 방지할 수 있다. 또한, 레이저 광을 조사하여 개개의 반도체 장치로 분단함으로써, 충분한 정전기 파괴 내성을 갖는 반도체 장치를 극히 간편한 방법으로 제공할 수 있다.
도 1a 내지 도 1d는 반도체 장치의 제작 방법을 설명하는 도면.
도 2a 내지 도 2c는 반도체 장치의 제작 방법을 설명하는 도면.
도 3a 내지 도 3c는 반도체 장치의 제작 방법을 설명하는 도면.
도 4a 내지 도 4c는 반도체 장치의 제작 방법을 설명하는 도면.
도 5a 및 도 5b는 반도체 장치의 제작 방법을 설명하는 도면.
도 6a 내지 도 6c는 반도체 장치의 제작 방법을 설명하는 도면.
도 7a 내지 도 7c는 반도체 장치의 제작 방법을 설명하는 도면.
도 8a 및 도 8b는 반도체 장치의 제작 방법을 설명하는 도면.
도 9a 및 도 9b는 반도체 장치의 제작 방법을 설명하는 도면.
도 10a 및 도 10b는 반도체 장치의 제작 방법을 설명하는 도면.
도 11는 구조체에 대하여 설명하는 도면.
도 12는 반도체 장치를 설명하는 도면.
도 13은 반도체 장치를 설명하는 도면.
도 14a 내지 도 14c는 반도체 장치를 설명하는 도면.
도 15a 및 도 15b는 반도체 장치를 설명하는 도면.
도 16은 반도체 장치를 설명하는 도면.
도 17은 반도체 장치를 설명하는 도면.
도 18a 내지 도 18c는 반도체 장치 및 그 사용예에 대하여 설명하는 도면.
도 19a 내지 도 19g는 반도체 장치의 사용예에 대하여 설명하는 도면.
도 20a 내지 도 20d는 반도체 장치를 설명하는 도면.
도 21은 제작 방법에 대하여 검증한 결과를 제시하는 도면.
도 2a 내지 도 2c는 반도체 장치의 제작 방법을 설명하는 도면.
도 3a 내지 도 3c는 반도체 장치의 제작 방법을 설명하는 도면.
도 4a 내지 도 4c는 반도체 장치의 제작 방법을 설명하는 도면.
도 5a 및 도 5b는 반도체 장치의 제작 방법을 설명하는 도면.
도 6a 내지 도 6c는 반도체 장치의 제작 방법을 설명하는 도면.
도 7a 내지 도 7c는 반도체 장치의 제작 방법을 설명하는 도면.
도 8a 및 도 8b는 반도체 장치의 제작 방법을 설명하는 도면.
도 9a 및 도 9b는 반도체 장치의 제작 방법을 설명하는 도면.
도 10a 및 도 10b는 반도체 장치의 제작 방법을 설명하는 도면.
도 11는 구조체에 대하여 설명하는 도면.
도 12는 반도체 장치를 설명하는 도면.
도 13은 반도체 장치를 설명하는 도면.
도 14a 내지 도 14c는 반도체 장치를 설명하는 도면.
도 15a 및 도 15b는 반도체 장치를 설명하는 도면.
도 16은 반도체 장치를 설명하는 도면.
도 17은 반도체 장치를 설명하는 도면.
도 18a 내지 도 18c는 반도체 장치 및 그 사용예에 대하여 설명하는 도면.
도 19a 내지 도 19g는 반도체 장치의 사용예에 대하여 설명하는 도면.
도 20a 내지 도 20d는 반도체 장치를 설명하는 도면.
도 21은 제작 방법에 대하여 검증한 결과를 제시하는 도면.
이하, 실시형태에 대하여, 도면을 사용하여 자세히 설명한다. 그러나, 본 발명은 이하에 제시하는 실시형태의 기재 내용에 한정되지 않고, 본 명세서 등에 있어서 개시하는 발명의 취지에서 벗어남이 없이 형태 및 자세한 내용을 다양하게 변경될 수 있다는 것은 당업자에게 자명하다. 또한, 상이한 실시형태에 따른 구성은 적절히 조합하여 실시할 수 있다. 또한, 이하에 설명하는 발명의 구성에 있어서, 동일 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 붙이고, 그 반복 설명은 생략한다.
(실시형태 1)
개시하는 발명의 일 형태인 반도체 장치의 제작 방법을 도 1a 내지 도 5b를 사용하여 설명한다.
우선, 절연 표면을 갖는 기판(100) 위에 박리층(102)을 사이에 두고 반도체 집적 회로(104) 및 안테나(106)를 갖는 소자층(110)을 형성한다(도 1a, 도 3a, 도 3b 참조). 또한, 도 1a는 도 3a의 A-B 단면을 도시한 도면이다.
절연 표면을 갖는 기판(100)으로서는, 유리 기판, 석영 기판, 사파이어 기판, 세라믹 기판, 표면에 절연층이 형성된 금속 기판 등을 사용할 수 있다. 또한, 본 실시형태의 처리 온도에 견딜 수 있는 내열성을 갖는 플라스틱 기판을 사용하여도 좋다. 절연 표면을 갖는 기판(100)은 반도체 장치의 제작 공정에 따라 적절히 선택할 수 있다.
박리층(102)은 스퍼터링법이나 플라즈마 CVD법, 도포법, 인쇄법 등에 의하여, 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti), 탄탈(Ta), 니오브(Nb), 니켈(Ni), 코발트(Co), 지르코늄(Zr), 아연(Zn), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 실리콘(Si) 등 중에서 선택된 원소, 또는 상기 원소를 주성분으로 하는 합금 재료, 또는 상기 원소를 주성분으로 하는 화합물 재료 등을 사용하여 형성한다. 박리층(102)은 단층 구조와 적층 구조의 어느 쪽이라도 좋다. 실리콘을 함유하는 층의 결정 구조는 비정질, 미결정, 다결정의 어느 것이라도 좋다. 또한, 상기 도포법은 스핀 코팅법, 액적 토출법, 디스펜서법 등을 포함한다.
박리층(102)을 단층 구조로 하는 경우, 텅스텐층, 몰리브덴층, 또는 텅스텐과 몰리브덴의 혼합물을 함유하는 층을 사용하는 것이 바람직하다. 텅스텐의 산화물 또는 산화질화물을 함유하는 층, 몰리브덴의 산화물 또는 산화질화물을 함유하는 층, 텅스텐과 몰리브덴의 혼합물의 산화물 또는 산화질화물을 함유하는 층 등을 사용하여도 좋다. 또한, 텅스텐과 몰리브덴의 혼합물이란, 예를 들어, 텅스텐과 몰리브덴의 합금에 상당한다.
박리층(102)이 적층 구조인 경우, 1층째로서 텅스텐층, 몰리브덴층, 텅스텐과 몰리브덴의 혼합물 등을 함유하는 층을 형성하고, 2층째로서 텅스텐의 산화물, 질화물, 산화질화물, 질화산화물, 몰리브덴의 산화물, 질화물, 산화질화물, 질화산화물, 텅스텐과 몰리브덴의 혼합물의 산화물, 질화물, 산화질화물, 질화산화물 등을 함유하는 층을 형성하는 것이 바람직하다.
박리층(102)으로서 텅스텐을 함유하는 층과 텅스텐의 산화물을 함유하는 층의 적층 구조를 형성하는 경우, 텅스텐을 함유하는 층을 형성하고, 그 상층에 산화물로 형성되는 절연층을 형성함으로써 텅스텐층과 절연층 계면에 텅스텐의 산화물을 함유하는 층이 형성되는 것을 활용하여도 좋다. 또한, 텅스텐을 함유하는 층의 표면을 열 산화 처리, 산소 플라즈마 처리, 오존수 등의 산화력이 강한 용액을 사용한 처리 등을 행하여 텅스텐의 산화물을 함유하는 층을 형성하여도 좋다. 상기 플라즈마 처리나 가열 처리는 산소, 질소, 일산화이질소, 또는 이들 가스와 다른 가스의 혼합 기체 분위기하에서 행하여도 좋다. 텅스텐의 질화물, 산화질화물 및 질화산화물을 함유하는 층을 형성하는 경우도 마찬가지다.
또한, 상기 공정에서는 절연 표면을 갖는 기판(100)에 접하도록 박리층(102)을 형성하지만, 개시하는 발명의 일 형태는 이것에 한정되지 않는다. 절연 표면을 갖는 기판(100)에 접하도록 하지가 되는 절연층을 형성하고, 그 절연층에 접하도록 박리층(102)을 형성하여도 좋다.
다음에, 소자층(110)과 제 1 절연체(112)을 접착한다(도 1b, 도 3c 참조). 제 1 절연체(112)로서는 가요성을 갖는 기판을 사용하면 좋지만, 개시하는 발명의 일 형태는 이것에 한정되지 않는다. 제 1 절연체(112)는 단층 구조와 적층 구조의 어느 쪽이라도 좋다. 또한, 소자층(110)과 제 1 절연체(112)의 접착은 접착제를 사용하여도 좋지만, 접착제로서의 기능을 갖는 재료를 제 1 절연체(112)로서 사용하여도 좋다.
또한, 제 1 절연체(112)로서, 섬유체에 유기 수지가 함침된 구조체를 사용할 수도 있다. 이 경우, 구조체를 가열 압착하여 구조체의 유기 수지를 경화 또는 가소화시킨다. 또한, 유기 수지가 열 가소성을 갖는 경우, 가열 압착 후, 실온까지 냉각함으로써 가소화한 유기 수지가 경화한다. 유기 수지는 가열 압착에 의하여, 반도체 집적 회로에 밀착하도록 균일하게 넓어지고 경화하게 된다. 상기 구조체를 압착하는 공정은 대기압화 또는 감압하에서 행하면 좋다.
또한, 제 1 절연체(112)는 고강도 재료로 형성하는 것이 바람직하다. 고강도 재료의 대표적인 예로서는 폴리비닐알콜계 수지, 폴리에스테르계 수지, 폴리아미드계 수지, 폴리에틸렌계 수지, 아라미드계 수지, 폴리파라페닐렌벤조비스옥사졸 수지, 유리 수지 등이 있다. 탄성을 갖는 고강도 재료를 제 1 절연체(112)로서 사용하면 국소적인 하중을 전체로 확산할 수 있으므로, 반도체 장치의 파손을 방지할 수 있다. 더 구체적으로는, 제 1 절연체(112)로서, 아라미드 수지, 폴리에틸렌나프탈레이트(PEN) 수지, 폴리에테르 설폰(PES) 수지, 폴리페닐렌설파이드(PPS) 수지, 폴리이미드(PI) 수지 등을 사용하는 것이 바람직하다.
다음에, 제 1 절연체(112) 표면에 제 1 도전층(114)을 형성한다(도 1c, 도 4a 참조). 제 1 도전층(114)에는, 예를 들어, 금속, 금속산화물, 금속질화물 등의 재료를 사용할 수 있다.
더 구체적으로는, 예를 들어, 티타늄, 몰리브덴, 텅스텐, 알루미늄, 구리, 은, 금, 니켈, 백금, 주석, 팔라듐, 이리듐, 로듐, 탄탈, 카드뮴, 아연, 철, 실리콘, 게르마늄, 지르코늄, 바륨 등으로부터 선택된 원소, 또는 이들 원소를 주성분으로 하는 합금 재료, 화합물 재료를 제 1 도전층(114)에 사용할 수 있다.
질화물 재료로서는, 질화탄탈, 질화티타늄 등을 사용할 수 있다. 또한, 산화물 재료로서는, 인듐주석산화물(ITO), 산화실리콘을 함유하는 인듐주석산화물(ITSO), 유기인듐, 유기주석, 산화아연 등을 사용할 수 있다. 이 외에도, 산화아연(ZnO)을 함유하는 인듐 아연산화물(IZO(Indium Zinc Oxide)), 갈륨(Ga)을 함유하는 산화아연, 산화주석(SnO2), 산화텅스텐을 함유하는 인듐산화물, 산화텅스텐을 함유하는 인듐아연산화물, 산화티타늄을 함유하는 인듐산화물, 산화티타늄을 함유하는 인듐주석산화물 등을 사용할 수 있다.
또한, 도전성을 부여하는 반도체 재료를 사용하여도 좋다. 예를 들어, 인 등의 불순물 원소를 첨가한 실리콘 재료 등을 사용할 수 있다.
또한, 제 1 도전층(114)으로서, 도전성 고분자(도전성 폴리머라고도 함)를 사용하여도 좋다. 도전성 고분자로서는, 소위, π 전자 공액계 도전성 고분자를 사용할 수 있다. π 전자 공액계 도전성 고분자로서, 예를 들어, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체 등을 들 수 있다. 또는, 이들 2개 이상의 공중합체를 사용하여도 좋다.
제 1 도전층(114)은 스퍼터링법, 플라즈마 CVD법, 증착법 등의 각종 건식법, 도포법, 인쇄법, 액적 토출법(잉크젯법) 등의 각종 습식법에 의하여 형성할 수 있다. 또한, 전해 도금, 무전해 도금 등의 각종 도금법을 사용하여도 좋다.
또한, 제 1 도전층(114)은 단층 구조와 적층 구조의 어느 쪽으로 하여도 좋다. 또한, 제 1 도전층(114)은 그 일부분에 도전층을 포함하면 좋고, 도전층과 절연층의 적층 구조로 하여도 좋다.
다음에, 박리층(102)에서 소자층(110)을 기판(100)으로부터 박리한다(도 1d, 도 4a 참조).
또한, 상기 박리 방법으로서는, 박리층과 소자층 사이에 금속산화막을 형성하고, 상기 금속산화막을 결정화에 의하여 취약화하여 소자층을 박리하는 방법이나, 박리층과 소자층 사이에 금속산화막을 형성하고, 상기 금속산화막을 결정화에 의하여 취약화하고 박리층의 일부분을 에칭으로 제거하여 박리하는 방법, 기판과 소자층 사이에 비정질실리콘막을 형성하고, 레이저 광의 조사 또는 에칭에 의하여 상기 비정질실리콘막을 제거함으로써, 소자층을 박리하는 방법, 소자층이 형성된 기판을 에칭 또는 기계적으로 제거(연마)하는 방법 등을 사용할 수 있다. 또한, 박리층으로서 질소, 산소, 수소 등을 함유하는 막(예를 들어, 수소를 함유하는 비정질실리콘막, 수소 함유 합금막, 산소 함유 합금막 등)을 사용하여, 박리층에 레이저 광을 조사하여 박리층 내에 함유하는 질소, 산소, 수소 등을 가스로서 방출시켜 박리를 촉진하는 방법을 사용하여도 좋다.
상기 박리 방법을 조합하여 사용하여도 좋다, 조합하여 사용함으로써, 더 용이하게 박리 공정을 행할 수 있다. 즉, 레이저 광의 조사, 가스나 용액 등에 의한 에칭, 기계적인 제거 등을 적절히 조합하여 행하여 박리층과 소자층을 박리하기 쉬운 상태로 하고 나서 박리(박리 장치 등을 사용함)를 행할 수도 있다.
또한, 박리층과 소자층 계면에 액체를 침투시켜 기판으로부터 소자층을 박리하여도 좋다.
다음에, 소자층(110)이 노출된 면(도 4b 참조)에 제 2 절연체(116)를 접착한다(도 2a, 도 4c 참조). 제 2 절연체(116)는 제 1 절연체(112)와 같은 재료, 같은 방법을 사용하여 접착할 수 있다. 상술한 바와 같이, 반도체 집적 회로(104) 및 안테나(106)를 갖는 소자층(110)이 제 1 절연체(112) 및 제 2 절연체(116)에 의하여 밀봉된다. 또한, 제 2 절연체(116)는 제 1 절연체(112)와 마찬가지로 단층 구조와 적층 구조의 어느 쪽으로 하여도 좋다.
그 후, 제 2 절연체(116) 표면에 제 2 도전층(118)을 형성한다(도 2b, 도 5a 참조). 제 2 도전층(118)의 재료나 제작 방법은 제 1 도전층(114)의 경우와 마찬가지다. 또한, 제 2 도전층(118)은 그 일부분에 도전층을 포함하면 좋고, 도전층과 절연층의 적층 구조로 하여도 좋다. 상술한 바와 같이, 반도체 집적 회로(104) 및 안테나(106)를 각각 갖는 복수의 소자층(110)이 제 1 절연체(112)와 제 2 절연체(116)로 밀봉된다. 따라서, 제 1 절연체(112) 표면에 제 1 도전층(114)을 갖고, 제 2 절연체(116) 표면에 제 2 도전층(118)을 갖는 구조가 얻어진다.
다음에, 상기 구조를 개개의 반도체 장치로 분단한다(도 2c, 도 5b 참조). 분단 수단으로서는, 분단에 제 1 절연체(112) 및 제 2 절연체(116)가 용융되는 수단을 사용하는 것이 바람직하다(제 1 도전층(114) 및 제 2 도전층(118)이 용융되는 수단이면 더 바람직하다). 본 실시형태에서는 레이저 광의 조사에 의한 분단을 적용한다.
상기 분단에 사용하는 레이저 광의 파장이나 강도, 빔 크기 등의 조건에 대해서는 특히 한정되지 않는다. 적어도, 반도체 장치를 분단할 수 있는 조건이면 좋다. 레이저 광으로서는, 예를 들어, Ar 레이저, Kr 레이저, CO2 레이저, YAG 레이저, YVO4 레이저, YLF 레이저, YAlO3 레이저, GdVO4 레이저, Y2O3 레이저, 루비 레이저, 알렉산드라이트 레이저, Ti: 사파이어 레이저, 헬륨카드뮴 레이저 등의 레이저 발진기로부터 발진되는 연속 발진 레이저, Ar 레이저, Kr 레이저, 엑시머(ArF, KrF, XeCl)레이저, CO2 레이저, YAG 레이저, YVO4 레이저, YLF 레이저, YAlO3 레이저, GdVO4 레이저, Y2O3 레이저, 루비 레이저, 알렉산드라이트 레이저, Ti: 사파이어 레이저, 구리 증기 레이저, 금 증기 레이저 등의 레이저 발진기로부터 발진되는 펄스 발진 레이저를 사용할 수 있다.
본 실시형태에 제시하는 바와 같이, 레이저 광의 조사를 사용하여 개개의 반도체 장치로 분단함으로써, 제 1 도전층(114)과 제 2 도전층(118) 사이의 저항값이 저하되고, 제 1 도전층(114)과 제 2 도전층(118)이 도통한다(전기적으로 접속된다). 따라서, 반도체 장치의 분단의 공정과 제 1 도전층(114)과 제 2 도전층(118)을 도통시키는(전기적으로 접속시키는) 공정을 한번에 행할 수 있다. 또한, 상술한 분단에 의하여 제 1 절연체(112) 및 제 2 절연체(116)의 측면에 절단면이 형성된다. 따라서, 제 1 도전층(114)과 제 2 도전층(118)은 절단면을 통하여 전기적으로 접속된다고 할 수 있다.
제 1 도전층(114)과 제 2 도전층(118) 사이의 저항값은, 예를 들어, 1GΩ 이하이면 좋고, 바람직하게는 5MΩ 내지 500MΩ 정도, 더 바람직하게는, 10MΩ 내지 200MΩ 정도이다. 따라서, 이러한 조건이 되도록, 레이저 광의 조사 처리 등에 의한 분단을 행하면 좋다.
상술한 바와 같이, 본 실시형태의 반도체 장치가 제작된다.
본 실시형태에 제시하는 반도체 장치는 제 1 도전층(114) 및 제 2 도전층(118)을 가짐으로써, 외부로부터의 정전기를 확산하여 제거하거나 또는 전하의 국재화를 방지할 수 있다. 이로써, 반도체 집적 회로(104)의 정전기 파괴를 방지할 수 있다.
또한, 본 실시형태에서는, 레이저 광의 조사에 의하여 반도체 장치를 분단하기 때문에, 제 1 도전층(114)과 제 2 도전층(118)이 전기적으로 접속하고, 전하를 효과적으로 확산시킬 수 있다. 따라서, 제 1 도전층(114)과 제 2 도전층(118)이 도통하지 않는 경우와 비교하여 정전기 파괴 방지 효과를 높일 수 있다.
또한, 본 실시형태에서는 레이저 광을 사용함으로써, 반도체 장치의 분단의 공정과, 제 1 도전층(114)과 제 2 도전층(118)을 도통시키는 공정을 한번에 행할 수 있다. 따라서, 반도체 장치의 분단의 공정과, 도전층의 도통 공정을 따로 하는 경우와 비교하여 공정을 간략화할 수 있는 장점이 있다.
또한, 본 실시형태에서 제시하는 반도체 장치는 외부로부터의 전자파에 의하여 유도 기전력을 발생시켜 동작을 행하는(무선 기능을 갖는) 것이다. 따라서, 제 1 도전층(114) 및 제 2 도전층(118)은 정전기 파괴를 방지하는 기능을 갖고, 또 전자파를 투과시키는 구성으로 할 필요가 있다.
일반적으로, 전자파는 물질 중에 있어서 감쇄하는 것이 알려져 있고, 이 감쇄는 특히, 도전 재료에 있어서 현저하다. 따라서, 본 실시형태에서는, 제 1 도전층(114) 및 제 2 도전층(118)의 두께를 전자파가 투과할 수 있는 정도로 한다. 구체적으로, 제 1 도전층(114) 및 제 2 도전층(118) 각각의 두께는 통신에 이용되는 전자파의 주파수, 사용하는 도전 재료의 저항률이나 투자율 등에 의거하여 막 두께를 결정하면 좋다.
예를 들어, 전자파의 주파수가 13.56MHz이고, 상기 도전 재료로서 티타늄(저항률ρ: 5.5×10-7(Ω·m))을 사용하는 경우에는, 제 1 도전층(114) 및 제 2 도전층(118) 각각의 막 두께를 적어도 500nm 이하, 바람직하게는 100nm 이하, 더 바람직하게는 30nm 이하 정도로 한다. 이로써, 정전기 방전에 기인하는 반도체 장치의 파괴를 억제함과 함께 외부와의 통신을 양호하게 행할 수 있다.
물론, 상기 도전 재료는 티타늄에 한정되지 않는다. 예를 들어, 티타늄보다 저항률이 높은, 산화실리콘을 함유하는 인듐주석산화물(ITSO라고도 부름)을 사용하는 경우에는, 막 두께를 1㎛ 이하, 바람직하게는 700nm 이하, 더 바람직하게는 500nm 이하 정도로 하면 좋다.
또한, 제 1 도전층(114) 및 제 2 도전층(118)의 막 두께의 하한은 저항률에 의거하여 결정하는 것이 바람직하다. 예를 들어, 제 1 도전층(114) 및 제 2 도전층(118)으로서 사용하는 도전 재료의 저항률이 높은 경우에는, 정전기를 효과적으로 확산시키기 위하여, 제 1 도전층(114) 및 제 2 도전층(118)을 두껍게 형성하는 것이 바람직하다. 제 1 도전층(114) 및 제 2 도전층(118)을 얇게 형성하면, 시트 저항이 증대되고, 정전기를 효과적으로 확산할 수 없고, 반도체 집적 회로(104)의 파괴의 가능성이 높아지기 때문이다.
상술한 내용을 고려하면, 제 1 도전층(114) 및 제 2 도전층(118)의 막 두께는 그 시트 저항이 1.0×107Ω/□ 이하, 바람직하게는 1.0×104Ω/□ 이하, 더 바람직하게는 1.0×102Ω/□ 이하가 되도록 결정하는 것이 바람직하다. 또한, 전자파의 투과의 관점에서는 상기 시트 저항을 충족시키면서 제 1 도전층(114) 및 제 2 도전층(118)의 막 두께를 가능한 한 작게 하는 것이 바람직하다. 예를 들어, 티타늄을 사용하는 경우에는 제 1 도전층(114) 및 제 2 도전층(118) 각각의 두께는 1nm 이상이면 좋고, 바람직하게는 10nm 내지 30nm 정도이다. 또한, 산화실리콘을 함유하는 인듐주석산화물(ITSO라고도 불림)을 사용하는 경우에는, 제 1 도전층(114) 및 제 2 도전층(118) 각각의 두께는 10nm 이상으로 할 수 있고, 바람직하게는 50nm 내지 200nm 정도이다.
상술한 바와 같이, 본 실시형태에 제시하는 방법에 의하여, 정전기 방전에 기인하는 반도체 장치의 파괴를 효과적으로 억제함과 함께 외부와의 통신을 양호하게 행할 수 있는 반도체 장치를 얻을 수 있다.
(실시형태 2)
본 실시형태에서는, 반도체 장치의 제작 방법의 더 구체적인 일례에 대하여 도 6a 내지 도 10b를 사용하여 설명한다.
우선, 기판(701)의 일 표면에 박리층(702)을 형성하고, 이어서 하지가 되는 절연막(703) 및 반도체막(704)(예를 들어, 비정질실리콘을 함유하는 막)을 형성한다(도 6a 참조). 박리층(702), 절연막(703) 및 반도체막(704)은 연속적으로 형성할 수 있다. 연속적으로 형성함으로써 대기에 노출되지 않기 때문에 불순물의 혼입을 방지할 수 있다.
기판(701)은 유리 기판, 석영 기판, 금속 기판, 스테인리스 기판, 본 공정의 처리 온도에 견딜 수 있는 내열성이 있는 플라스틱 기판 등을 사용하면 좋다. 이러한 기판이면, 그 면적이나 형상에 큰 한정은 없다. 예를 들어, 1변이 1미터 이상이고, 직사각형의 기판을 사용하면 생산성을 각별하게 향상시킬 수 있다. 이러한 이점은 원형의 실리콘 기판을 사용하는 경우와 비교하면 큰 우위점이다. 이로써, 반도체 집적 회로부를 크게 형성한 경우라도 실리콘 기판을 사용하는 경우와 비교하여 저비용화를 실현할 수 있다.
또한, 본 공정에서는 박리층(702)을 기판(701) 전체 면에 형성하지만, 필요에 따라, 기판(701) 전체 면에 박리층을 형성한 후에, 포토리소그래피법에 의하여 박리층(702)을 선택적으로 형성하여도 좋다. 또한, 기판(701)에 접하도록 박리층(702)을 형성하지만, 필요에 따라, 기판(701)에 접하도록 산화실리콘막, 산화질화실리콘막, 질화실리콘막, 질화산화실리콘막 등의 절연막을 형성하고, 상기 절연막에 접하도록 박리층(702)을 형성하여도 좋다.
여기서, 산화질화물이란, 그 조성으로서 질소보다 산소의 함유량이 많은 물질이고, 또한, 질화산화물이란, 그 조성으로서 산소보다 질소의 함유량이 많은 물질을 가리킨다. 예를 들어, 산화질화실리콘이란, 산소가 50at.% 이상 70at.% 이하, 질소가 0.5at.% 이상 15at.% 이하, 실리콘이 25at.% 이상 35at.% 이하, 수소가 0.1at.% 이상 10at.% 이하의 범위로 함유되는 물질로 할 수 있다. 또한, 질화산화실리콘이란, 산소가 5at.% 이상 30at.% 이하, 질소가 20at.% 이상 55at.% 이하, 실리콘이 25at.% 이상 35at.% 이하, 수소가 10at.% 이상 30at.% 이하의 범위로 함유되는 물질로 할 수 있다. 다만, 상기 조성의 범위는 러더퍼드 후방(後方) 산란법(RBS: Rutherford Backscattering Spectrometry)이나 수소 전방(前方) 산란법(HFS: Hydrogen Forward Scattering)을 사용하여 측정한 경우의 것이다. 또한, 구성 원소의 함유 비율의 합은 100at.%를 넘지 않는다.
박리층(702)에는 금속막이나 금속막과 금속산화막의 적층 구조 등을 사용할 수 있다. 금속막으로서는, 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti), 탄탈(Ta), 니오브(Nb), 니켈(Ni), 코발트(Co), 지르코늄(Zr), 아연(Zn), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir) 중에서 선택된 원소, 상기 원소를 주성분으로 하는 합금 재료, 상기 원소를 주성분으로 하는 화합물 재료로 이루어지는 막을 단층 구조 또는 적층 구조로 형성한다. 또한, 이들 재료는 스퍼터링법이나 증착법, 플라즈마 CVD법 등의 각종 성막법 등을 사용하여 형성할 수 있다. 금속막과 금속산화막의 적층 구조로서는, 상술한 금속막을 형성한 후에, 산소 분위기하 또는 N2O 분위기하에서의 플라즈마 처리, 산소 분위기하 또는 N2O 분위기하에서의 가열 처리를 행함으로써, 금속막 표면에 상기 금속막의 산화물 또는 산화질화물을 형성할 수 있다. 또한, 금속막을 형성한 후에, 오존수 등의 산화력이 강한 용액을 사용하여 표면을 처리함으로써, 금속막 표면에 상기 금속막의 산화물 또는 산화질화물을 형성할 수 있다.
절연막(703)은 스퍼터링법이나 플라즈마 CVD법 등에 의하여, 실리콘의 산화물 또는 실리콘의 질화물을 함유하는 막을 단층 구조 또는 적층 구조로 형성한다. 하지가 되는 절연막이 2 층 구조인 경우, 예를 들어, 제 1 층째의 절연막으로서 질화산화실리콘막을 형성하고, 제 2 층째의 절연막으로서 산화질화실리콘막을 형성하면 좋다. 하지가 되는 절연막이 3 층 구조인 경우, 제 1 층째의 절연막으로서 산화실리콘막을 형성하고, 제 2 층째의 절연막으로서 질화산화실리콘막을 형성하고, 제 3 층째의 절연막으로서 산화질화실리콘막을 형성하면 좋다. 또는, 제 1 층째의 절연막으로서 산화질화실리콘막을 형성하고, 제 2 층째의 절연막으로서 질화산화실리콘막을 형성하고, 제 3 층째의 절연막으로서 산화질화실리콘막을 형성하면 좋다. 하지가 되는 절연막은 기판(701)으로부터 불순물이 침입되는 것을 방지하는 블로킹막으로서 기능한다.
반도체막(704)은 스퍼터링법, LPCVD법, 플라즈마 CVD법 등에 의하여, 25nm 이상 200nm 이하 정도(바람직하게는 30nm 이상 150nm 이하 정도)의 막 두께로 형성한다. 반도체막(704)으로서는, 예를 들어, 비정질 실리콘막을 형성하면 좋다. 또한, 반도체막(704)에 사용할 수 있는 반도체 재료는 실리콘에 한정되지 않는다. 예를 들어, 유기 반도체나 산화물 반도체 등을 사용할 수도 있다.
다음에, 반도체막(704)에 레이저 광을 조사하여 결정화를 행한다. 또한, 레이저 광의 조사와, RTA 또는 퍼니스 어닐로를 사용하는 열 결정화법, 결정화를 촉진하는 금속 원소를 사용하는 열 결정화법 등을 조합하여 반도체막(704)의 결정화를 행하여도 좋다. 그 후, 얻어진 결정질 반도체막을 원하는 형상으로 에칭하여, 반도체막(704a 내지 704d)을 형성하고, 이 반도체막들(704a 내지 704d)을 덮도록 게이트 절연막(705)을 형성한다(도 6b 참조).
반도체막(704a 내지 704d)의 제작 공정의 일례를 이하에 간단히 설명한다. 우선, 플라즈마 CVD법을 사용하여 막 두께 50nm 정도의 비정질 반도체막(예를 들어, 비정질실리콘막)을 형성한다. 다음에, 결정화를 촉진하는 금속 원소인 니켈을 함유하는 용액을 비정질 반도체막 위에 유지한 후, 비정질 반도체막에 탈수소화의 처리(500℃, 1시간)와, 열 결정화의 처리(550℃, 4시간)를 행하여 결정질 반도체막을 형성한다. 그 후, 레이저로부터 레이저 광을 조사하여, 포토리소그래피법을 사용함으로써 반도체막(704a 내지 704d)을 형성한다. 또한, 결정화를 촉진하는 금속 원소를 사용하는 열 결정화를 행하지 않고, 레이저 광의 조사만으로 비정질 반도체막의 결정화를 행하여도 좋다.
다음에, 반도체막(704a 내지 704d)을 덮는 게이트 절연막(705)을 형성한다. 게이트 절연막(705)은 CVD법이나 스퍼터링법 등에 의하여, 실리콘의 산화물 또는 실리콘의 질화물을 함유하는 막을 단층 구조 또는 적층 구조로 형성한다. 구체적으로, 게이트 절연막(705)은 산화실리콘막, 산화질화실리콘막, 질화산화실리콘막을 단층 구조 또는 적층 구조로 형성한다.
또한, 게이트 절연막(705)은 반도체막(704a 내지 704d)에 대하여 플라즈마 처리를 행하여, 표면을 산화 또는 질화함으로써 형성하여도 좋다. 예를 들어, He, Ar, Kr, Xe 등의 희가스와, 산소, 산화질소(NO2), 암모니아, 질소, 수소 등의 혼합 가스를 도입한 플라즈마 처리로 형성한다. 이 경우의 플라즈마의 여기를 마이크로파를 사용하여 행하면, 저전자 온도로 고밀도의 플라즈마를 생성할 수 있다. 이 고밀도 플라즈마로 생성된 산소 라디칼(OH 라디칼을 포함하는 경우도 있음)이나 질소 라디칼(NH 라디칼을 포함하는 경우도 있음)에 의하여 반도체막의 표면을 산화 또는 질화할 수 있다.
이러한 고밀도 플라즈마를 사용한 처리에 의하여 1nm 이상 20nm 이하 정도, 대표적으로는, 5nm 이상 10nm 이하 정도의 절연막이 반도체막에 형성된다. 이 경우의 반응은 고상 반응이기 때문에, 상기 절연막과 반도체막의 계면 준위 밀도를 극히 낮게 할 수 있다. 이러한 플라즈마 처리는 반도체막(결정성 실리콘, 또는 다결정 실리콘)을 직접 산화(또는 질화)하기 때문에, 형성되는 절연막의 막 두께의 편차를 극히 작게 할 수 있다. 또한, 결정성 실리콘의 결정립계에서도 산화가 진행할 일이 없기 때문에, 매우 바람직한 상태가 된다. 즉, 여기서 제시하는 고밀도 플라즈마 처리로 반도체막의 표면을 고상 산화함으로써, 결정립계에서 지나치게 산화 반응시키지 않고, 균일성이 좋고, 계면 준위 밀도가 낮은 절연막을 형성할 수 있다.
게이트 절연막(705)은 플라즈마 처리에 의하여 형성되는 절연막만을 사용하여도 좋고, 이것에 추가하여 플라즈마나 열 반응을 이용한 CVD법으로 산화실리콘, 산화질화실리콘, 질화실리콘 등의 절연막을 퇴적하고 적층시켜도 좋다. 어쨌든, 플라즈마 처리에 의하여 형성한 절연막을 게이트 절연막의 일부분 또는 전부에 포함하여 형성되는 트랜지스터에서는 특성의 편차를 작게 할 수 있다.
또한, 연속 발진 레이저 또는 10MHz 이상의 주파수로 발진하는 레이저 광의 조사에 의하여 결정화시켜 얻어진 반도체막(704a 내지 704d)은 그 레이저 광의 조사시의 주사 방향으로 결정이 성장하는 특성이 있다. 그 주사 방향을 채널 길이 방향(채널 형성 영역이 형성되었을 때에 캐리어가 흐르는 방향)에 맞추어서 트랜지스터를 배치하고, 상기 게이트 절연층을 조합함으로써, 특성 편차가 작은 데다가 전계 효과 이동도가 높은 박막 트랜지스터(TFT)를 얻을 수 있다.
다음에, 게이트 절연막(705) 위에 도전막을 형성한다. 여기서는, 100nm 이상 500nm 이하 정도의 두께의 도전층을 단층으로 형성한다. 재료로서는, 탄탈(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오브(Nb) 등 중에서 선택된 원소를 함유하는 재료, 이들 원소를 주성분으로 하는 합금 재료, 또는 이들 원소를 주성분으로 하는 화합물 재료로 사용할 수 있다. 인 등의 불순물 원소를 첨가한 다결정 실리콘으로 대표되는 반도체 재료를 사용하여도 좋다. 도전막을 적층 구조로 형성하는 경우에는, 예를 들어, 질화탄탈막과 텅스텐막의 적층 구조, 질화텅스텐막과 텅스텐막의 적층 구조, 질화몰리브덴막과 몰리브덴막의 적층 구조를 사용할 수 있다. 텅스텐이나 질화탄탈은 내열성이 높기 때문에 도전막을 형성한 후에, 열 활성화를 목적으로 한 가열 처리를 행할 수 있다. 또한, 도전막을 3층 이상의 적층 구조로 하여도 좋고, 예를 들어, 몰리브덴막과 알루미늄막과 몰리브덴막의 적층 구조를 채용할 수 있다.
다음에, 상기 도전막 위에, 포토리소그래피법을 사용하여 레지스트 마스크를 형성하고, 게이트 전극과 게이트 배선을 형성하기 위한 에칭 처리를 행하여, 반도체막(704a 내지 704d) 상방에 게이트 전극(707)을 형성한다.
다음에, 포토리소그래피법에 의하여 레지스트 마스크를 형성하여, 반도체막(704a 내지 704d)에 n형 또는 p형을 부여하는 불순물 원소를 저농도로 첨가한다. 본 실시형태에 있어서는 반도체막(704a 내지 704d)에 n형을 부여하는 불순물 원소를 저농도로 첨가한다. n형을 부여하는 불순물 원소는 주기율표 15족에 속하는 원소를 사용하면 좋고, 인(P), 비소(As) 등을 사용할 수 있다. 또한, p형을 부여하는 불순물 원소는 주기율표 13족에 속하는 원소를 사용하면 좋고, 붕소(B) 등을 사용할 수 있다. 또한, 첨가 방법으로서 이온 도핑법 또는 이온 주입법 등을 사용할 수 있다.
또한, 본 실시형태에 있어서는 간략화를 위하여, n형 TFT에 대해서만 제시하지만, 본 발명은 이것에 한정하여 해석되지 않는다. p형 TFT만을 사용하는 구성으로 하거나, n형 TFT와 p형 TFT를 함께 형성하여도 좋다. n형 TFT와 p형 TFT를 함께 형성하는 경우, 이후 p형 TFT가 되는 반도체층을 덮는 마스크를 이용하여 n형을 부여하는 불순물 원소를 첨가하고, 이후 n형 TFT가 되는 반도체층을 덮는 마스크를 이용하여 p형을 부여하는 불순물 원소를 첨가함으로써, n형을 부여하는 불순물 원소와 p형을 부여하는 불순물 원소를 선택적으로 첨가할 수 있다.
다음에, 게이트 절연막(705)과 게이트 전극(707)을 덮도록 절연막을 형성한다. 절연막은 플라즈마 CVD법이나 스퍼터링법 등에 의하여, 실리콘, 실리콘의 산화물 또는 실리콘의 질화물 등의 무기 재료를 함유하는 막이나, 유기 수지 등의 유기 재료를 함유하는 막을 단층으로 또는 적층하여 형성한다. 다음에, 절연막을 수직 방향을 주체로 한 이방성 에칭에 의하여 선택적으로 에칭하여, 게이트 전극(707)의 측면에 접하는 절연막(708)(사이드 월이라고도 불림)을 형성한다. 절연막(708)은 이후 LDD(Lightly Doped Drain) 영역을 형성할 때 불순물 원소를 첨가하기 위한 마스크로서 사용한다.
다음에, 포토리소그래피 방법에 의하여 형성한 레지스트 마스크와, 게이트 전극(707) 및 절연막(708)을 마스크로서 사용하여, 반도체막(704a 내지 704d)에 n형을 부여하는 불순물 원소를 첨가한다. 이로써, 채널 형성 영역(706a), 제 1 불순물 영역(706b), 제 2 불순물 영역(706c)이 형성된다(도 6c 참조). 제 1 불순물 영역(706b)은 박막 트랜지스터의 소스 영역 또는 드레인 영역으로서 기능하고, 제 2 불순물 영역(706c)은 LDD 영역으로서 기능한다. 제 2 불순물 영역(706c)이 함유하는 불순물 원소의 농도는 제 1 불순물 영역(706b)이 함유하는 불순물 원소의 농도보다 낮다.
이어서, 게이트 전극(707), 절연막(708) 등을 덮도록 절연막을 단층 구조 또는 적층 구조로 형성한다. 절연막은 CVD법, 스퍼터링법, SOG법, 액적 토출법, 스크린인쇄법 등에 의하여, 실리콘의 산화물이나 실리콘의 질화물 등의 무기 재료, 폴리이미드, 폴리아미드, 벤조시클로부텐, 아크릴, 에폭시 등의 유기 재료나 실록산 재료 등을 사용하여 형성할 수 있다. 본 실시형태에 있어서는, 질화실리콘으로 이루어지는 절연막(709)과, 산화질화실리콘으로 이루어지는 절연막(710)의 2층 구조로 하는 예에 대하여 제시한다.
포토리소그래피법을 사용하여 절연막(709, 710) 등을 에칭하여 제 1 불순물 영역(706b)에 도달하는 콘택트 홀을 형성한 후, 박막 트랜지스터의 소스 전극 또는 드레인 전극으로서 기능하는 도전막(731)을 형성한다. 도전막(731)은 콘택트 홀을 충전하도록 도전막을 형성하고, 상기 도전막을 선택적으로 에칭함으로써 형성할 수 있다. 또한, 도전막을 형성하기 전에, 콘택트 홀에서 노출된 반도체막(704a 내지 704d) 표면에 실리사이드를 형성하여도 좋다. 상술한 바와 같이, 박막 트랜지스터(730a 내지 730d)를 포함하는 소자층(751)이 얻어진다(도 7a 참조).
또한, 절연막(709, 710)을 형성하기 전에, 또는 절연막(709, 710) 중 한쪽 또는 양쪽을 형성한 후에, 반도체막(704)의 결정성의 회복이나 반도체막에 첨가된 불순물 원소의 활성화, 반도체막의 수소화를 목적으로 한 가열 처리를 행하면 좋다. 가열 처리에는 열 어닐링법, 레이저 어닐링법, RTA법 등을 적용하면 좋다.
도전막(731)은 CVD법이나 스퍼터링법 등에 의하여, 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈(Ta), 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 구리(Cu), 금(Au), 은(Ag), 망간(Mn), 네오디뮴(Nd), 탄소(C), 실리콘(Si) 중에서 선택된 원소를 함유하는 재료, 또는 이들 원소를 주성분으로 하는 합금 재료, 이들 원소를 주성분으로 하는 화합물 재료로 사용하여 단층 구조 또는 적층 구조로 형성한다. 알루미늄을 주성분으로 하는 합금 재료란, 예를 들어, 알루미늄을 주성분으로 하고 니켈을 함유하는 재료, 또는, 알루미늄을 주성분으로 하고 니켈과, 탄소 또는 실리콘의 한쪽 또는 양쪽을 함유하는 합금 재료에 상당한다.
다음에, 도전막(731)을 덮도록 절연막(711)을 형성하고, 상기 절연막(711)에 개구부(712a, 712b)를 형성한다(도 7b 참조). 여기서는, 박막 트랜지스터(730b, 730d)의 소스 전극 또는 드레인 전극으로서 기능하는 도전막(731)이 노출되도록 개구부(712a, 712b)를 형성한다. 절연막(711)은 CVD법, 스퍼터링법, SOG법, 액적 토출법 또는 스크린 인쇄법 등을 사용하여, 무기 재료 또는 유기 재료에 의하여, 단층 구조 또는 적층 구조로 형성한다. 또한, 절연막(711)은 바람직하게는 0.75㎛ 이상 3㎛ 이하의 두께로 형성한다.
다음에, 절연막(711) 위에 안테나로서 기능하는 도전막(713)을 형성하고, 상기 도전막(713) 위에 절연막(714)을 형성한다(도 7c 참조).
안테나로서 기능하는 도전막(713)은 CVD법, 스퍼터링법, 스크린 인쇄나 그라비아 인쇄 등의 인쇄법, 액적 토출법, 디스펜서법, 도금법 등을 사용하여, 도전성재료에 의하여 형성한다. 또한, 안테나로서 기능하는 도전막(713)은 알루미늄, 티타늄, 은, 구리, 금, 백금, 니켈, 팔라듐, 탄탈, 몰리브덴 등의 금속 원소를 함유하는 재료, 상기 금속 원소를 함유하는 합금 재료, 상기 금속 원소를 함유하는 화합물 재료를 도전성 재료로서 사용하여 단층 구조 또는 적층 구조로 형성한다.
예를 들어, 스크린 인쇄법을 사용하여 안테나로서 기능하는 도전막(713)을 형성하는 경우에는, 입자 직경이 수nm 내지 수십㎛의 도전체 입자를 유기 수지에 용해 또는 분산시킨 도전성 페이스트를 선택적으로 인쇄함으로써 형성할 수 있다. 도전체 입자로서는 은(Ag), 금(Au), 구리(Cu), 니켈(Ni), 백금(Pt), 팔라듐(Pd), 탄탈(Ta), 몰리브덴(Mo) 및 티타늄(Ti) 등의 금속 입자, 할로겐화 은의 미립자, 또는 분산성 나노입자 등을 사용할 수 있다. 또한, 도전성 페이스트에 함유되는 유기 수지는 금속 입자의 결합제, 용매, 분산제 및 피복재로서 기능하는 유기 수지 중에서 선택된 하나 또는 복수를 사용할 수 있다. 대표적으로는, 에폭시 수지, 실리콘(silicone) 수지 등의 유기 수지를 들 수 있다. 또한, 땜납이나 납 프리의 땜납을 주성분으로 하는 미립자를 사용하여도 좋고, 이 경우는 입자 직경 20㎛ 이하의 미립자를 사용하는 것이 바람직하다. 땜납이나 납 프리 땜납은 저비용이라는 이점을 가진다.
절연막(714)은, 예를 들어, 산화실리콘, 산화질화실리콘, 질화실리콘, 질화산화실리콘 등의 절연 재료를 사용하여 형성할 수 있다. 또한, 본 실시형태에 있어서는, 절연막(714)에 질화실리콘을 사용하기로 한다.
다음에, 절연막(714)을 덮도록 제 1 절연체(715)를 형성한다(도 8a 참조).
제 1 절연체(715)로서는, 에폭시 수지, 불포화폴리에스테르 수지, 폴리이미드 수지, 비스말레이미드트리아진 수지, 또는 시아네이트 수지 등의 열 경화성 수지를 사용할 수 있다. 또한, 제 1 절연체(715)로서, 폴리페닐렌옥사이드 수지, 폴리에테르이미드 수지, 또는 불소 수지 등의 열 가소성 수지를 사용하여도 좋다.
본 실시형태에서는 제 1 절연체(715)로서, 섬유체(715a)에 유기 수지(715b)가 함침된 구조체를 사용하는 경우를 제시한다.
섬유체(715a)에 유기 수지(715b)가 함침된 상기 구조체는 프리프레그라고도 불린다. 프리프레그는 구체적으로는 섬유체에 매트릭스 수지를 유기 용제로 희석한 바니시를 함침시킨 후, 유기 용제를 휘발시켜 매트릭스 수지를 반 경화시킨 것이다. 구조체의 두께는 5㎛ 이상 100㎛ 이하, 또한 10㎛ 이상 30㎛ 이하인 것이 바람직하다. 이러한 두께의 구조체를 사용함으로써, 박형이고 만곡될 수 있는 반도체 장치를 제작할 수 있다. 예를 들어, 절연체로서 탄성률 13GPa 이상 15GPa 이하, 파단 계수 140MPa의 프리프레그를 사용할 수 있다. 프리프레그에 대해서는 이후의 실시형태에서 자세히 설명한다.
또한, 제 1 절연체(715)는 단층 구조와 적층 구조의 어느 쪽으로 하여도 좋다. 적층 구조로 하는 경우에는 상기 절연체 등을 적절히 선택하여 적층하면 좋다.
다음에, 유기 수지(715b)를 경화시키고, 그 후, 제 1 절연체(715) 표면에 제 1 도전층(716)을 형성한다(도 8b 참조). 제 1 도전층(716)은, 예를 들어, 스퍼터링법이나 플라즈마 CVD법, 진공 증착법, 도포법, 인쇄법 등에 의하여 티타늄, 몰리브덴, 텅스텐, 알루미늄, 구리, 은, 금, 니켈, 주석, 백금, 팔라듐, 이리듐, 로듐, 탄탈, 카드뮴, 아연, 철, 실리콘, 게르마늄, 지르코늄, 바륨 등 중에서 선택된 원소를 함유하는 재료, 상기 원소를 주성분으로 하는 합금 재료, 상기 원소를 주성분으로 하는 화합물 재료 등을 사용하여 형성할 수 있다. 전해 도금법이나 무전해 도금법 등의 도금법을 사용하여도 좋다. 또한, 제 1 도전층(716) 표면에는 절연층을 형성하여도 좋고, 이로써, 제 1 도전층(716)을 보호할 수 있다.
다음에, 박막 트랜지스터(730a 내지 730d), 안테나로서 기능하는 도전막(713) 등을 포함하는 소자층을 기판(701)으로부터 박리한다(도 9a 참조).
또한, 박리할 때 물이나 오존 수 등의 수용액으로 박리하는 면을 적시면서 행함으로써, 박막 트랜지스터(730a 내지 730d) 등의 소자가 정전기 등에 의하여 파괴되는 것을 방지할 수 있다. 또한, 박리 후의 기판(701)을 재이용함으로써 저비용화를 실현할 수 있다.
다음에, 박리에 의하여 노출된 면을 덮도록 제 2 절연체(717)를 형성한다(도 9b 참조). 제 2 절연체(717)는 제 1 절연체(715)와 같은 방법으로 형성할 수 있다. 본 실시형태에서는 제 2 절연체(717)로서 섬유체(717a)에 유기 수지(717b)가 함침된 구조체를 사용하는 경우를 제시한다. 또한, 제 2 절연체(717)는 제 1 절연체(715)와 마찬가지로 단층 구조와 적층 구조의 어느 쪽이라도 좋다.
다음에, 유기 수지(717b)를 경화시키고, 그 후, 제 2 절연체(717) 표면에 제 2 도전층(718)을 형성한다(도 10a 참조). 제 2 도전층(718)은 제 1 도전층(716)과 같은 방법으로 형성할 수 있다. 또한, 제 2 도전층(718) 표면에는 절연층을 형성하여도 좋고, 이로써, 제 2 도전층(718)을 보호할 수 있다. 이상의 공정에 의하여, 소자층이 제 1 절연체(715)와 제 2 절연체(717)로 밀봉되고, 제 1 절연체(715) 표면에 제 1 도전층(716)을 갖고, 제 2 절연체(717) 표면에 제 2 도전층(718)을 갖는 적층체를 얻을 수 있다.
그 후, 상기 구조를 개개의 반도체 장치로 분단한다(도 10b 참조). 분단 수단으로서는, 분단에 제 1 절연체(715) 및 제 2 절연체(717)가 용융되는 수단을 사용하는 것이 바람직하다(제 1 도전층(716) 및 제 2 도전층(718)이 용융되는 수단이면 더 바람직하다). 본 실시형태에서는 레이저 광의 조사에 의한 분단을 적용한다.
상기 분단에 사용하는 레이저 광의 파장이나 강도, 빔 크기 등의 조건에 대해서는 특히 한정되지 않는다. 적어도, 반도체 장치를 분단할 수 있는 조건이면 좋다. 레이저 광으로서는, 예를 들어, Ar 레이저, Kr 레이저, CO2 레이저, YAG 레이저, YVO4 레이저, YLF 레이저, YAlO3 레이저, GdVO4 레이저, Y2O3 레이저, 루비 레이저, 알렉산드라이트 레이저, Ti: 사파이어 레이저, 헬륨카드뮴 레이저 등의 레이저 발진기로부터 발진되는 연속 발진 레이저, Ar 레이저, Kr 레이저, 엑시머(ArF, KrF, XeCl) 레이저, CO2 레이저, YAG 레이저, YVO4 레이저, YLF 레이저, YAlO3 레이저, GdVO4 레이저, Y2O3 레이저, 루비 레이저, 알렉산드라이트 레이저, Ti: 사파이어 레이저, 구리 증기 레이저, 금 증기 레이저 등의 레이저 발진기로부터 발진되는 펄스 발진 레이저를 사용할 수 있다.
본 실시형태에 제시하는 바와 같이, 레이저 광의 조사를 사용하여 개개의 반도체 장치로 분단함으로써, 제 1 도전층(716)과 제 2 도전층(718) 사이의 저항값이 저하되고, 제 1 도전층(716)과 제 2 도전층(718)이 전기적으로 접속된다. 따라서, 반도체 장치의 분단의 공정과 제 1 도전층(716)과 제 2 도전층(718)을 전기적으로 접속시키는 공정을 한번에 행할 수 있다.
제 1 도전층(716)과 제 2 도전층(718) 사이의 저항값은, 예를 들어, 1GΩ 이하이면 좋고, 바람직하게는 5MΩ 내지 500MΩ 정도, 더 바람직하게는 10MΩ 내지 200MΩ 정도이다. 따라서, 이러한 조건이 되도록, 레이저 광의 조사 처리 등에 의한 분단을 행하면 좋다.
또한, 본 실시형태에 있어서는, 소자층을 분단시키지 않고 밀봉하지만, 개시하는 발명의 일 형태는 이것에 한정되지 않는다. 예를 들어, 반도체 집적 회로 및 안테나를 포함하는 소자층을 미리 분단하고, 그 후, 밀봉을 행하는 구성으로 할 수도 있다. 또한, 본 실시형태에 있어서는, 제 1 절연체(또는 제 2 절연체)를 형성한 후에, 제 1 도전층(또는 제 2 도전층)을 형성하지만, 개시하는 발명의 일 형태는 이것에 한정되지 않는다. 예를 들어, 제 1 절연체(또는 제 2 절연체)로서, 미리 경화된 기판 등을 사용하는 경우에는, 제 1 절연체(또는 제 2 절연체) 표면에 제 1 도전층(또는 제 2 도전층)을 형성한 적층체를 사용하여 반도체 장치를 제작할 수도 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는, 반도체 소자를 밀봉하는 절연체의 예로서, 섬유체에 유기 수지가 함침된 구조체의 자세한 내용에 대하여 도 11을 참조하여 설명한다.
섬유체(160)는 일정 간격을 둔 날실과, 일정 간격을 둔 씨실로 짜여 있다(도 11 참조). 날실 및 씨실을 사용하여 제직된 섬유체는 날실 및 씨실이 존재하지 않는 영역을 가진다. 이러한 섬유체(160)를 사용하는 경우에는, 유기 수지(161)가 함침되는 비율이 높아져, 섬유체(160)와 반도체 집적 회로의 밀착성을 높일 수 있다.
또한, 섬유체(160)는 날실 및 씨실의 밀도가 높고, 날실 및 씨실이 존재하지 않는 영역의 비율이 낮은 것이라도 좋다.
섬유체(160)에 유기 수지(161)가 함침된 구조체는 프리프레그라고도 불린다. 프리프레그는 구체적으로는 매트릭스 수지를 유기 용제로 희석한 바니시를 섬유체에 함침시킨 후, 상기 유기 용제를 휘발시켜 매트릭스 수지를 반 경화시킨 것이다. 프리프레그로서는, 예를 들어, 평면 위에 배열한 유리 등의 섬유체를 서로 교차시켜 천 형상으로 뜨고, 이것에 유기 수지를 함침시킨 것을 사용하여도 좋다. 이 경우, 주 표면에 평행한 방향으로의 신축을 천 형상의 섬유체가 억제하고, 또, 주 표면에 수직한 방향으로 가요성을 갖게 할 수도 있다. 구조체의 두께는 5㎛ 이상 100㎛ 이하인 것이 바람직하고, 10㎛ 이상 30㎛ 이하라면 더 바람직하다. 이러한 두께의 구조체를 사용함으로써, 박형이며 만곡될 수 있는 반도체 장치를 제작할 수 있다. 예를 들어, 절연체로서 탄성률 13GPa 이상 15GPa 이하, 파단 계수 140MPa의 프리프레그를 사용할 수 있다.
또한, 유기 수지(161)로서, 에폭시 수지, 불포화폴리에스테르 수지, 폴리이미드 수지, 비스말레이미드트리아진 수지, 또는 시아네이트 수지 등의 열 경화성 수지를 사용할 수 있다. 또한, 유기 수지(161)로서, 폴리페닐렌옥사이드 수지, 폴리에테르이미드 수지, 불소 수지 등의 열 가소성 수지를 사용하여도 좋다. 상기 유기 수지를 사용함으로써, 열 처리에 의하여 섬유체를 반도체 집적 회로에 고착시킬 수 있다. 또한, 유기 수지(161)는 그 유리 전이 온도가 높을수록 국소적 가압에 의하여 파괴되기 어려워지므로 바람직하다.
유기 수지(161), 또는 섬유의 사속 내에 고열 전도성 필러를 분산시켜도 좋다. 고열 전도성 필러에는 질화알루미늄, 질화붕소, 질화실리콘, 알루미나 등의 절연성 입자나, 은, 구리 등의 금속 입자가 있다. 고열 도전성 필러가 유기 수지나 섬유 사속 내에 포함됨으로써 반도체 집적 회로에서 발생한 열을 외부로 방출하기 쉬워지기 때문에, 반도체 장치의 열 축적을 억제할 수 있고, 반도체 장치의 파괴 방지에 효과적이다.
섬유체(160)는 유기 화합물 또는 무기 화합물의 고강도 섬유를 사용한 직포 또는 부직포이다. 여기서, 고강도 섬유란, 구체적으로는 인장 탄성률이나 영율(young's modulus)이 높은 섬유를 가리킨다. 고강도 섬유의 대표적인 예로서는, 폴리비닐알콜계 섬유, 폴리에스테르계 섬유, 폴리아미드계 섬유, 폴리에틸렌계 섬유, 아라미드계 섬유, 폴리파라페닐렌벤조비스옥사졸 섬유, 유리 섬유, 탄소 섬유 등을 들 수 있다. 유리 섬유로서는, E 유리, S 유리, D 유리, Q 유리 등을 사용한 유리 섬유를 들 수 있다. 또한, 섬유체(160)는 1종류의 고강도 섬유와 복수의 고강도 섬유의 어느 쪽으로 형성되어도 좋다.
섬유체(160)는 섬유(단사)의 다발(이하, 사속이라고 부름)을 날실 및 씨실에 사용하여 제직한 직포, 또는 복수종의 섬유의 사속을 랜덤으로 또는 규칙적으로 퇴적시킨 부직포라도 좋다. 직포의 경우, 평직(平織), 능직(綾織), 수자직(需子織) 등을 적절히 사용할 수 있다.
사속의 단면은 원형과 타원형의 어느 쪽이라도 좋다. 섬유 사속으로서, 고압 수류, 액체를 매체로 한 고주파의 진동, 연속 초음파의 진동, 롤에 의한 가압 등에 의하여 개섬(開纖) 가공을 한 섬유 사속을 사용하여도 좋다. 개섬 가공을 한 섬유 사속은 사속 폭이 넓어지고, 사속의 단면이 타원형 또는 평판형이 된다. 이로써, 두께 방향의 단사 개수를 저감할 수 있다. 또한, 섬유 사속으로서 저연사를 사용함으로써, 사속의 편평화가 용이해지고, 사속의 단면 형상을 타원 형상 또는 평판 형상으로 할 수 있다. 단면이 타원형 또는 평판형인 사속을 사용함으로써, 섬유체(160)를 얇게 할 수 있다. 이로써, 박형의 반도체 장치를 제작할 수 있다.
상술한 바와 같은 구조체를 소자층을 밀봉하는 절연체로서 사용함으로써, 반도체 장치의 외적 스트레스에 대한 강도를 높일 수 있다. 또한, 가압 처리 공정 등에 있어서의 파손이나 특성 불량 등의 발생을 저감할 수 있다. 따라서, 수율 좋게 반도체 장치를 제작할 수 있다.
또한, 본 실시형태는 본 명세서의 다른 실시형태에서 제시한 구성 또는 제작 방법과 적절히 조합하여 실시할 수 있다.
(실시형태 4)
본 실시형태에서는 더 높은 신뢰성을 부여하는 것을 목적으로 한 반도체 장치의 예에 대하여 설명한다. 자세하게는, 반도체 장치의 일례로서, 마이크로 프로세서 및 무선으로 데이터의 송수신을 행할 수 있는 연산 기능을 구비한 반도체 장치의 일례에 대하여 설명한다.
도 12는 반도체 장치의 일례로서, 마이크로 프로세서(500)를 제시한다. 이 마이크로프로세서(500)는 상기 실시형태에 따른 반도체 장치에 의하여 제조되는 것이다. 이 마이크로프로세서(500)는 연산 회로(Arithmetic logic unit, ALU라고도 함; 501), 연산 회로 제어부(ALU Controller; 502), 명령 해석부(Instruction Decoder; 503), 인터럽트 제어부(Interrupt Controller; 504), 타이밍 제어부(Timing Controller; 505), 레지스터(Register; 506), 레지스터 제어부(Register Controller; 507), 버스 인터페이스(Bus I/F; 508), 판독 전용 메모리(ROM; 509), 및 메모리 인터페이스(ROM I/F; 510)를 가진다.
버스 인터페이스(508)를 통하여 마이크로프로세서(500)에 입력된 명령은 명령 해석부(503)에 입력되고, 디코드된 후, 연산 회로 제어부(502), 인터럽트 제어부(504), 레지스터 제어부(507), 타이밍 제어부(505)에 입력된다. 연산 회로 제어부(502), 인터럽트 제어부(504), 레지스터 제어부(507), 타이밍 제어부(505)는 디코드된 명령에 의거하여 각종 제어를 행한다. 구체적으로, 연산 회로 제어부(502)는 연산 회로(501)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 제어부(504)는 마이크로프로세서(500)의 프로그램 실행 중에, 외부의 입출력 장치나, 주변 회로로부터의 인터럽트 요구를 그 우선도나 마스크 상태로부터 판단하여 처리한다. 레지스터 제어부(507)는 레지스터(506)의 어드레스를 생성하고, 마이크로프로세서(500)의 상태에 따라 레지스터(506)로부터/로 데이터의 판독이나 기록을 행한다. 타이밍 제어부(505)는 연산 회로(501), 연산 회로 제어부(502), 명령 해석부(503), 인터럽트 제어부(504), 레지스트 제어부(507)의 동작 타이밍을 제어하는 신호를 생성한다. 예를 들어, 타이밍 제어부(505)는, 기준 클록 신호CLK1에 의거하여, 내부 클록 신호CLK2를 생성하는 내부 클록 생성부를 구비하고 내부 클록 신호CLK2를 상기 각종 회로에 공급한다. 또한, 도 12에 제시하는 마이크로 프로세서(500)는 그 구성을 간략화하여 제시한 일례에 불과하고, 실제로는 그 용도에 따라 다종다양한 구성을 구비할 수 있다.
다음에, 무선으로 데이터의 송수신을 행할 수 있는 연산 기능을 구비한 반도체 장치의 일례에 대하여 도 13을 참조하여 설명한다. 도 13은 무선 통신에 의하여 외부 장치와 신호의 송수신을 행하여 동작하는 컴퓨터(이하, "RFCPU"라고 함)의 일례를 제시한다. RFCPU(511)는 아날로그 회로부(512)와 디지털 회로부(513)를 가진다. 아날로그 회로부(512)는 공진(共振) 용량을 갖는 공진 회로(514), 정류 회로(515), 정전압 회로(516), 리셋 회로(517), 발진 회로(518), 복조 회로(519), 변조 회로(520), 전원 관리 회로(530)를 가진다. 디지털 회로부(513)는 RF 인터페이스(521), 제어 레지스터(522), 클록 컨트롤러(523), CPU 인터페이스(524), 중앙 처리 장치(CPU)(525), 랜덤 액세스 메모리(526), 판독 전용 메모리(527)를 가진다.
이와 같은 구성의 RFCPU(511)의 동작은 대략 이하와 같다. 안테나(528)가 수신한 신호는 공진 회로(514)에 의하여 유도 기전력을 발생한다. 유도 기전력은 정류 회로(515)를 통하여 용량부(529)에 충전된다. 이 용량부(529)는 세라믹스 콘덴서나 전기 2중층 콘덴서 등의 커패시터로 형성되는 것이 바람직하다. 용량부(529)는 RFCPU(511)와 일체로 형성될 필요는 없고, 다른 부품으로서 RFCPU(511)를 구성하는 절연 표면을 갖는 기판에 부착되면 좋다.
리셋 회로(517)는 디지털 회로부(513)를 리셋하여 초기화하는 신호를 생성한다. 예를 들어, 전원 전압의 상승 후에 상승하는 신호를 리셋 신호로서 생성한다. 발진 회로(518)는 정전압 회로(516)에 의하여 생성되는 제어 신호에 따라 클록 신호의 주파수와 듀티비를 변경한다. 로우 패스(low pass) 필터로 형성되는 복조 회로(519)는, 예를 들어, 진폭 변조(ASK) 방식의 수신 신호의 진폭의 변동을 2치화한다. 변조 회로(520)는 송신 데이터를 진폭 변조(ASK) 방식의 송신 신호의 진폭을 변동시켜 송신한다. 변조 회로(520)는 공진 회로(514)의 공진점을 변화시킴으로써 통신 신호의 진폭을 변화시킨다. 클록 컨트롤러(523)는 전원 전압 또는 중앙 처리 유닛(525)에 있어서의 소비 전류에 따라 클록 신호의 주파수와 듀티비를 변경하기 위한 제어 신호를 생성한다. 전원 전압의 감시는 전원 관리 회로(530)가 행한다.
안테나(528)로부터 RFCPU(511)에 입력된 신호는 복조 회로(519)에서 복조된 후, RF 인터페이스(521)로 제어 커맨드나 데이터 등으로 분해된다. 제어 커맨드는 제어 레지스터(522)에 격납된다. 제어 커맨드에는 판독 전용 메모리(527)에 기억되는 데이터의 판독, 랜덤 액세스 메모리(526)에의 데이터의 기록, 중앙 처리 유닛(525)에의 연산 명령 등이 포함된다. 중앙 처리 유닛(525)은 CPU 인터페이스(524)를 통하여 판독 전용 메모리(527), 랜덤 액세스 메모리(526), 제어 레지스터(522)에 액세스한다. CPU 인터페이스(524)는 중앙 처리 유닛(525)이 요구하는 어드레스에 의거하여 판독 전용 메모리(527), 랜덤 액세스 메모리(526), 제어 레지스터(522) 중 어느 하나에 대한 액세스 신호를 생성하는 기능을 가진다.
중앙 처리 유닛(525)의 연산 방식은 판독 전용 메모리(527)에 OS(오퍼레이팅 시스템)을 기억시켜 두고, 기동과 함께 프로그램을 판독하여 실행하는 방식을 채용할 수 있다. 또한, 전용 회로로 연산 회로를 구성하고, 연산 처리를 하드웨어적으로 처리하는 방식을 채용할 수도 있다. 하드 웨어와 소프트 웨어를 병용하는 방식에서는, 전용의 연산 회로로 일부의 처리를 행하고, 나머지의 연산을 프로그램을 사용하여 중앙 처리 유닛(525)이 실행하는 방식을 적용할 수 있다.
본 실시형태의 마이크로 프로세서에서도, 표면에 형성된 도전층에 의하여, 반도체 집적 회로의 정전기 방전에 의한 정전기 파괴(회로의 오동작이나 반도체 소자의 손상)를 방지할 수 있다. 이로써, 정전기 방전에 기인하는 특성의 불량을 방지하고, 수율 좋게 반도체 장치를 제작할 수 있다.
또한, 본 실시형태는 본 명세서의 다른 실시형태에서 제시한 구성 또는 제작 방법과 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는 상기 실시형태에서 제시한 반도체 장치의 일례에 대하여 설명한다. 구체적으로는, 무선으로 데이터의 송수신이 가능한 반도체 장치의 적용예에 관하여 도면을 사용하여 이하에 설명한다. 무선으로 데이터의 송수신이 가능한 반도체 장치는 이용의 형태에 따라, RFID 태그, ID 태그, IC 태그, RF 태그, 무선 태그, 전자 태그 또는 무선 칩이라고 불린다.
본 실시형태에서 제시하는 반도체 장치의 상면 구조의 일례에 대하여 도 14a를 참조하여 설명한다. 도 14a에 도시하는 반도체 장치는 안테나(온 칩 안테나라고도 표기함)가 형성된 반도체 집적 회로 칩(400)과, 안테나(405; 부스터 안테나라고 표기함)가 형성된 지지 기판(406)을 포함한다. 반도체 집적 회로 칩(400)은 지지 기판(406) 및 안테나(405) 위에 형성된 절연층(410) 위에 형성된다.
반도체 집적 회로 칩(400) 내에 형성되는 반도체 집적 회로에는 메모리부나 로직부를 구성하는 복수의 트랜지스터 등의 소자가 형성된다. 본 실시형태에 따른 반도체 장치의 반도체 소자로서는 전계 효과 트랜지스터는 물론, 반도체층을 사용하는 기억 소자 등을 적용할 수 있다. 이로써, 다용도에 대해 요구되는 기능을 만족시키는 반도체 장치 제작하고 제공할 수 있다.
도 15a에 도 14a에 도시한 반도체 집적 회로 칩(400)에 포함되는 안테나와 반도체 집적 회로의 확대도를 도시한다. 도 15a에 있어서, 안테나(401)는 권선(winding) 수가 1인 직사각형의 루프 안테나이지만, 개시하는 발명의 일 형태는 이 구성에 한정되지 않는다. 루프 안테나의 형상은 직사각형인 것에 한정되지 않고, 곡선을 갖는 형상, 예를 들어, 원형이라도 좋다. 그리고, 권선 수는 1에 한정되지 않고, 1 이상이라도 좋다. 또한, 안테나(401)의 권선 수가 1인 경우, 반도체 집적 회로(403)와 안테나(401) 사이에 생기는 기생 용량을 저감할 수 있다.
또한, 도 14a, 도 15a에 있어서, 안테나(401)는 반도체 집적 회로(403)의 주위를 둘러싸도록 배치되고, 파선으로 도시하는 급전점(408)에 상당하는 부분 외는 안테나(401) 및 반도체 집적 회로(403)가 상이한 영역으로 배치된다. 그러나, 개시하는 발명의 일 형태는 이 구성에 한정되지 않는다. 도 15b에 도시하는 바와 같이, 파선으로 도시하는 급전점(408)에 상당하는 부분 외에 있어서, 안테나(401)가 반도체 집적 회로(403)와 적어도 일부분이 겹치도록 배치되어도 좋다. 그러나, 도 14a, 도 15a에 도시하는 바와 같이, 안테나(401)가 반도체 집적 회로(403)와 상이한 영역에 배치됨으로써 반도체 집적 회로(403)와 안테나(401) 사이에 생기는 기생 용량을 저감할 수 있다.
도 14a에 있어서, 안테나(405)는 주로 파선(407)으로 둘러싸인 루프 형상의 부분에 있어서, 안테나(401)와 전자 결합함으로써(전자 유도에 의하여) 신호나 전력의 수수를 행할 수 있다. 또한 안테나(405)는 주로 파선(407)으로 둘러싸인 부분 외의 영역에서, 질문기와 신호나 전력의 수수를 행할 수 있다. 질문기와 반도체 장치 사이에서, 캐리어(반송파)로서 사용되는 전파의 주파수는 30MHz 이상 5GHz 이하 정도가 바람직하고, 예를 들어, 950MHz, 2.45GHz 등의 주파수 대역을 사용하면 좋다.
또한, 안테나(405)는 파선(407)으로 둘러싸인 부분에 있어서 권선 수가 1인 직사각형의 루프 형상이지만, 개시하는 발명의 일 형태는 이 구성에 한정되지 않는다. 루프 형상의 부분은 직사각형인 것에 한정되지 않고, 곡선을 갖는 형상, 예를 들어, 원형이라도 좋다. 그리고 권선 수는 1에 한정되지 않고, 1 이상이라도 좋다.
개시하는 발명의 일 형태인 반도체 장치에는 전자 유도 방식, 전자 결합 방식, 마이크로파 방식을 적용할 수도 있다.
예를 들어, 반도체 장치에 있어서의 신호의 전송 방식으로서, 마이크로파 방식(예를 들어, UHF 대역(860MHz 대역 내지 960MHz 대역), 2.45GHz 대역 등)을 적용하는 경우에는, 신호의 전송에 사용하는 전자파의 파장을 고려하여 안테나의 길이나 형상 등을 적절히 설정하면 좋다. 예를 들어, 안테나를 선 형상(예를 들어, 다이폴 안테나), 평탄한 형상(예를 들어, 패치 안테나) 또는 리본형 형상 등으로 형성할 수 있다. 또한, 안테나의 형상은 직선 형상에 한정되지 않고, 전자파의 파장을 고려하여 곡선 형상으로 하여도 좋고, 직선과 곡선을 조합한 형상으로 하여도 좋다.
도 16에 안테나(401), 안테나(405)를 코일 형상으로 형성하고, 전자 유도 방식 또는 전자 결합 방식을 적용하는 예를 도시한다.
도 16에 있어서는, 부스터 안테나로서 코일 형상의 안테나(405)가 지지 기판(406) 위에 형성되고, 지지 기판(406) 위에 코일 형상의 안테나(401)가 형성된 반도체 집적 회로 칩(400)이 형성된다. 또한, 부스터 안테나인 안테나(405)는 지지 기판(406)을 끼워 용량(411)을 형성한다.
다음에, 반도체 집적 회로 칩(400)와 부스터 안테나의 구조 및 그 배치에 대하여 설명한다. 도 14b는 도 14a에 도시한 반도체 집적 회로 칩(400)과 지지 기판(406)에 형성된 안테나(405)가 적층된 반도체 장치의 사시도에 상당한다. 그리고, 도 14c는 도 14b의 파선 X-Y의 단면도에 상당한다.
도 14c에 도시한 반도체 집적 회로 칩(400)에는 실시형태 1, 실시형태 2 등에서 제시한 반도체 장치를 사용할 수 있다. 또한, 여기서는, 개개로 분단하여 칩 상태로 한 것을 반도체 집적 회로 칩이라고 한다. 상기 반도체 집적 회로 칩(400)은, 예를 들어, 섬유체(450)에 유기 수지(451)가 함침된 구조체와 섬유체(460)에 유기 수지(461)가 함침된 구조체를 사용한 구성으로 할 수 있다.
도 14c에 도시한 반도체 집적 회로(403)는 제 1 절연체(412), 제 2 절연체(402)로 협지되고, 그 측면도 밀봉된다. 본 실시형태에서는, 복수의 반도체 집적 회로를 협지하여 제 1 절연체, 제 2 절연체를 접합한 후, 개개의 반도체 집적 회로마다 분단하여 반도체 집적 회로 칩(400)을 제작한다. 분단 수단으로서는 레이저 광을 사용하는 것이 바람직하다.
개시하는 발명의 일 형태인 반도체 장치는 안테나(401), 상기 안테나와 전기적으로 접속된 반도체 집적 회로(403), 상기 반도체 집적 회로(403)를 협지하는 절연체(412, 402)의 외측(반도체 집적 회로(403) 측과 반대 측)에 도전층(440a, 440b)을 가진다. 도전층(440a, 440b)은 반도체 장치에 포함되는 안테나가 송수신할 전자파를 투과하고, 또 외부로부터의 정전기가 반도체 장치 내부의 반도체 집적 회로에 인가되는 것을 차단한다.
도 14c에서는, 반도체 집적 회로(403)가 안테나(401)보다 안테나(405)에 가까운 위치에 배치되지만, 개시하는 발명의 일 형태는 이 구성에 한정되지 않는다. 안테나(401)가 반도체 집적 회로(403)보다 안테나(405)에 가까운 위치에 배치되어도 좋다. 또한, 반도체 집적 회로(403)와 안테나(401)는 제 1 절연체(412), 제 2 절연체(402)에 직접 고착되어도 좋고, 접착층에 의하여 고착되어도 좋다.
도 14c에서는, 반도체 집적 회로 칩(400)은 지지 기판(406) 및 안테나(405) 위에 형성된 절연층(410) 위에 형성되지만, 개시하는 발명의 일 형태는 이것에 한정되지 않는다. 예를 들어, 도전층의 저항이 충분히 높은 경우에는, 도전층과 안테나(405)가 접촉하는 형태라도 좋다.
다음에, 본 실시형태에 따른 반도체 장치의 동작에 대하여 설명한다. 도 17은 본 실시형태에 따른 반도체 장치의 구성을 제시하는 블록도의 일례이다. 도 17에 도시하는 반도체 장치(420)는 부스터 안테나로서의 안테나(422)와, 반도체 집적 회로(423)와, 온 칩 안테나로서의 안테나(424)를 가진다. 질문기(421)로부터 전자파가 송신되면, 안테나(422)가 상기 전자파를 수신함으로써 교류의 전류가 생기고, 안테나(422)의 주위에 자계가 발생한다. 그리고, 안테나(422)가 갖는 루프 형상의 부분과, 루프형 형상을 갖는 안테나(424)가 전자 결합함으로써 안테나(424)에 유도 기전력이 생긴다. 반도체 집적 회로(423)는 상기 전자 결합을 사용하여, 신호 또는 전력을 질문기(421)로부터 수신한다. 반대로, 반도체 집적 회로(423)에서 생성된 신호에 따라, 안테나(424)에 전류를 흘러 안테나(422)에 유도 기전력을 생기게 함으로써, 질문기(421)에 신호를 송신할 수 있다.
또한, 안테나(422)는 주로 안테나(424)에 전자 결합하는 루프 형상의 부분과, 주로 질문기(421)로부터의 전파를 수신하는 부분으로 나누어진다. 질문기(421)로부터의 전파를 주로 수신하는 부분에 있어서의 안테나(422)의 형상은 전파를 수신할 수 있으면, 특히 한정되지 않는다. 예를 들어, 다이폴 안테나, 접힌 다이폴 안테나(folded dipole antenna), 슬롯 안테나, 미앤더 라인 안테나(meander line antenna), 마이크로스트립 안테나(microstrip antenna) 등의 형상을 사용하면 좋다.
또한, 도 14a 내지 도 14c에서는, 안테나를 하나만 갖는 반도체 집적 회로의 구성에 대하여 설명하지만, 개시하는 발명의 일 형태는 이 구성에 한정되지 않는다. 전력을 수신하기 위한 안테나와, 신호를 수신하기 위한 안테나의 2개의 안테나를 가져도 좋다. 안테나를 2개 가짐으로써, 전력을 공급하는 전파의 주파수와, 신호를 송신하기 위한 전파의 주파수를 모두 쓸 수 있다.
본 실시형태에 따른 반도체 장치에서는 온 칩 안테나를 사용하고, 또한, 부스터 안테나와 온 칩 안테나 사이에 있어서의 신호 또는 전력의 수수를 무선으로 행할 수 있다. 따라서, 외장형 안테나를 반도체 집적 회로에 접속하는 경우와 달리 외력에 의하여 반도체 집적 회로와 안테나의 접속이 분단되기 어렵고, 상기 접속에 있어서의 초기 불량의 발생을 억제할 수 있다. 또한 본 실시형태에서는 부스터 안테나를 사용하고 있다. 따라서, 온 칩 안테나만을 사용하는 경우와는 달리 온칩 안테나의 치수 또는 형상이 반도체 집적 회로의 면적의 제약을 받기 어려우므로, 수신 가능한 전파의 주파수 대역이 한정되지 않고, 통신 거리를 늘릴 수 있다는 외장형 안테나가 갖는 장점을 누릴 수 있다.
개시하는 발명의 일 형태인 반도체 장치는 표면의 도전층에 의하여 반도체 집적 회로의 정전기 방전에 의한 정전기 파괴(회로의 오동작이나 반도체 소자의 손상)를 방지할 수 있다. 이로써, 정전기 방전에 기인하는 특성의 불량을 방지하고, 수율 좋게 반도체 장치를 제작할 수 있다. 본 실시형태의 반도체 장치는 외력 및 정전기에 대한 신뢰성이 높으므로, 반도체 장치가 사용 가능한 환경의 조건을 확대함으로써 반도체 장치의 용도를 확장할 수 있다.
또한, 본 실시형태는 본 명세서의 다른 실시형태에서 제시한 구성 또는 제작 방법과 적절히 조합하여 실시할 수 있다.
(실시형태 6)
본 실시형태에서는 상술한 방법으로 형성된, 무선으로 데이터의 송수신이 가능한 반도체 장치의 적용예에 관하여 도 18a 내지 도 18c를 참조하여 이하에 설명한다. 무선으로 데이터의 송수신이 가능한 반도체 장치는 이용의 형태에 따라, RFID 태그, ID 태그, IC 태그, IC 칩, RF 태그, 무선 태그, 전자 태그 또는 무선 칩이라고도 불린다.
반도체 장치(800)는 무선으로 데이터를 송수신하는 기능을 갖고, 고주파 회로(810), 전원 회로(820), 리셋 회로(830), 클록 발생 회로(840), 데이터 복조 회로(850), 데이터 변조 회로(860), 다른 회로의 제어를 행하는 제어 회로(870), 기억 회로(880) 및 안테나(890)를 가진다(도 18a 참조). 고주파 회로(810)는 안테나(890)로부터 신호를 수신하고, 데이터 변조 회로(860)로부터 수신한 신호를 안테나(890)로부터 출력하는 회로이다. 전원 회로(820)는 수신 신호에 의거하여 전원 전위를 생성하는 회로이다. 리셋 회로(830)는 리셋 신호를 생성하는 회로이다. 클록 발생 회로(840)는 안테나(890)로부터 입력된 신호에 의거하여 각종 클록 신호를 생성하는 회로이다. 데이터 복조 회로(850)는 수신 신호를 복조하여 제어 회로(870)에 출력하는 회로이다. 데이터 변조 회로(860)는 제어 회로(870)로부터 수신한 신호를 변조하는 회로이다. 또한, 제어 회로(870)로서는, 예를 들어, 코드 추출 회로(910), 코드 판정 회로(920), CRC 판정 회로(930), 및 출력 유닛 회로(940) 등이 형성된다. 또한, 코드 추출 회로(910)는 제어 회로(870)에 송신된 명령에 포함되는 복수의 코드를 각각 추출하는 회로이다. 코드 판정 회로(920)는 추출된 코드와 레퍼런스 코드를 비교하여 명령의 내용을 판정하는 회로이다. CRC 판정 회로(930)는 판정된 코드에 의거하여 송신 에러 등의 유무를 검출하는 회로이다.
다음에, 상술한 반도체 장치(800)의 동작의 일례에 대하여 설명한다. 우선, 안테나(890)에 의하여 무선 신호가 수신된다. 무선 신호는 고주파 회로(810)를 통하여 전원 회로(820)에 송신되고, 고전원 전위(이하, VDD라고 기재함)가 생성된다. VDD는 반도체 장치(800)가 갖는 각 회로에 공급된다. 또한, 고주파 회로(810)를 통하여 데이터 복조 회로(850)에 송신된 신호는 복조된다(이하, 복조 신호라고 기재함). 또한, 고주파 회로(810)를 통하여 리셋 회로(830) 및 클록 발생 회로(840)를 통과한 신호 및 복조 신호는 제어 회로(870)에 송신된다. 제어 회로(870)에 송신된 신호는 코드 추출 회로(910), 코드 판정 회로(920) 및 CRC 판정 회로(930) 등에 의하여 해석된다. 그리고, 해석된 신호에 따라, 기억 회로(880) 내에 기억되는 반도체 장치(800)의 데이터가 출력된다. 출력된 반도체 장치(800)의 데이터는 출력 유닛 회로(940)를 통하여 부호화된다. 또한, 부호화된 반도체 장치(800)의 데이터는 데이터 변조 회로(860)를 통하여, 안테나(890)에 의하여 무선 신호로 변환하여 송신된다. 또한, 반도체 장치(800)를 구성하는 복수의 회로에 있어서는, 저전원 전위(이하, VSS라고 기재함)는 공통이고, VSS는 GND로 할 수 있다.
상술한 바와 같이, 통신 장치로부터 반도체 장치(800)에 신호를 송신하고, 상기 반도체 장치(800)로부터 송신된 신호를 통신 장치에서 수신함으로써, 반도체 장치(800)의 데이터를 판독할 수 있다.
또한, 반도체 장치(800)는 각 회로로의 전원 전압의 공급을 전원(배터리)을 탑재하지 않고 전자파에 의하여 행하는 타입으로 하여도 좋고, 전원(배터리)을 탑재하여 전자파와 전원(배터리)에 의하여 각 회로에 전원 전압을 공급하는 타입으로 하여도 좋다.
다음에, 무선으로 데이터의 송수신이 가능한 반도체 장치의 사용 형태의 일례에 대하여 설명한다. 표시부(3210)를 포함하는 휴대 단말의 측면에는 통신 장치(3200)가 형성되고, 물품(3220)의 측면에는 반도체 장치(3230)가 형성된다(도 18b 참조). 물품(3220)이 포함하는 반도체 장치(3230)에 통신 장치(3200)를 가까이 대면, 표시부(3210)에 물품의 원재료나 원산지, 생산 공정마다의 검사 결과나 유통 과정의 이력 등, 또한, 물품의 설명 등의 물품(3220)에 관한 정보가 표시된다. 또한, 상품(3260)을 벨트 컨베이어로 반송할 때, 통신 장치(3240)와, 상품(3260)에 형성된 반도체 장치(3250)를 사용하여, 상기 상품(3260)을 검품할 수 있다(도 18c 참조). 상술한 바와 같이, 시스템에 반도체 장치를 활용함으로써, 정보의 취득을 간단히 할 수 있고, 고기능화와 고부가 가치화를 실현한다.
상술한 바와 같이, 개시하는 발명의 일 형태인 신뢰성이 높은 반도체 장치의 적용 범위는 극히 넓고, 넓은 분야에 사용할 수 있다.
또한, 본 실시형태는 본 명세서의 다른 실시형태에서 제시한 구성 또는 제작 방법과 적절히 조합하여 실시할 수 있다.
(실시형태 7)
개시하는 발명의 일 형태에 의하여 프로세서 회로를 갖는 칩(이하, 프로세서 칩, 무선 칩, 무선 프로세서, 무선 메모리, 무선 태그라고도 부름)으로서 기능하는 반도체 장치를 형성할 수 있다. 이러한 반도체 장치는 무선으로 대상물의 이력 등의 정보를 명확하게 하고, 생산·관리 등에 유용한 용도라면 어떤 것에나 적용할 수 있다. 예를 들어, 지폐, 동전, 유가 증권류, 증서류, 무기명 채권류, 포장용 용기류, 서적류, 기록 매체, 신변 용품, 탈것류, 식품류, 의류, 보건 용품류, 생활 용품류, 약품류 및 전자기기 등에 형성하여 사용할 수 있다. 이들 예에 관하여 도 19a 내지 도 19g를 사용하여 설명한다.
지폐, 동전이란 시장에 유통되는 금전이고, 특정 지역에서 화폐와 같이 통용되는 것(금권), 기념 코인 등을 포함한다. 유가 증권류란, 수표, 증권, 약속 어음 등을 가리키며, 프로세서 회로를 갖는 칩(190)를 형성할 수 있다(도 19a 참조). 증서류란 운전 면허증, 주민 등록증 등을 가리키며, 프로세서 회로를 갖는 칩(191)를 형성할 수 있다(도 19b 참조). 신변 용품이란 가방, 안경 등을 가리키며, 프로세서 회로를 갖는 칩(197)을 형성할 수 있다(도 19c 참조). 무기명 채권류란 우표, 쌀 쿠폰, 각종 상품권 등을 가리킨다. 포장용 용기류란 도시락 등의 포장지, 페트 보틀 등을 가리키며, 프로세서 회로를 갖는 칩(193)를 형성할 수 있다(도 19d 참조). 서적류란 책을 가리키며, 프로세서 회로를 갖는 칩(194)를 형성할 수 있다(도 19e 참조). 기록 매체란 DVD 소프트웨어, 비디오 테이프 등을 가리키며, 프로세서 회로를 갖는 칩(195)를 형성할 수 있다(도 19f 참조). 탈것류란, 자전거 등의 차량, 선박 등을 가리키며, 프로세서 회로를 갖는 칩(196)을 형성할 수 있다(도 19g 참조). 식품류란 식료품, 음료 등을 가리킨다. 의류란 옷, 신발 등을 가리킨다. 보건 용품류란 의료 기구, 건강 기구 등을 가리킨다. 생활 용품류란 가구, 조명 기구 등을 가리킨다. 약품류란 의약 제품, 농약 등을 가리킨다. 전자기기는 액정 표시 장치, EL 표시 장치, 텔레비전 장치(TV 수상기, 박형 텔레비전 수상기), 휴대 전화 등을 가리킨다.
이러한 반도체 장치를 형성하는 방법으로서는 물품 표면에 붙이거나, 또는 물품에 내장하는 등의 방법을 채용하면 좋다. 예를 들어, 책의 경우는 종이에 내장하면 좋고, 유기 수지로 이루어지는 패키지이면 유기 수지에 내장하면 좋다.
상술한 바와 같이, 포장용 용기류, 기록 매체, 신변 용품, 식품류, 의류, 생활용품류, 전자기기 등에 반도체 장치를 형성함으로써, 검품 시스템이나 렌탈 점의 시스템 등의 효율화를 도모할 수 있다. 또한, 탈것류에 반도체 장치를 형성함으로써, 위조나 도난을 방지할 수 있다. 또한, 동물 등의 생물에 내장함으로써, 개개의 생물의 식별을 용이하게 행할 수 있다. 예를 들어, 가축 등의 생물에 센서를 구비한 반도체 장치를 내장함으로써, 나이나 성별 또는 종류 등은 물론, 체온 등의 건강 상태를 용이하게 관리할 수 있다.
또한, 본 실시형태는 본 명세서의 다른 실시형태에서 제시한 구성 또는 제작 방법과 적절히 조합하여 실시할 수 있다.
(실시형태 8)
본 실시형태에서는, 본 발명의 반도체 장치의 실장예를 도 20a 내지 도 20d를 사용하여 설명한다.
본 발명의 반도체 장치는 다양한 물품에 실장할 수 있다. 본 실시형태에서는 가요성 기판(플렉시블 기판이라고도 함)에 실장하여 플렉시블 반도체 장치를 제작하는 예를 제시한다.
도 20a 내지 도 20c는 가요성 기판에 반도체 집적 회로 칩을 내장하도록 실장한 예이다. 반도체 집적 회로 칩은 실시형태 1, 실시형태 2 등에서 제시한 반도체 장치를 사용할 수 있다. 여기서는, 반도체 장치를 개개로 분단하여 칩 형상으로 한 것을 반도체 집적 회로 칩이라고 한다. 도 20d에 반도체 집적 회로 칩(600)의 상세한 내용을 제시한다. 상기 반도체 집적 회로 칩(600)은, 예를 들어, 섬유체(650)에 유기 수지(651)가 함침된 구조체와, 섬유체(660)에 유기 수지(661)가 함침된 구조체를 사용한 구성으로 할 수 있다.
도 20d에 있어서, 안테나(606) 및 반도체 집적 회로(605)는 제 1 절연체(612), 제 2 절연체(607)로 협지되고, 그 측면도 밀봉된다. 본 실시형태에서는 제 1 절연체(612) 및 제 2 절연체(607)는 반도체 집적 회로를 협지하고, 또한, 제 1 절연체(612) 및 제 2 절연체(607) 외측에는 도전층(640a, 640b)이 형성된다. 개개의 반도체 집적 회로 칩으로 분단하는 수단으로서는 레이저 광을 사용하는 것이 바람직하다.
표면에 형성된 도전층에 의하여, 반도체 집적 회로의 정전기 방전에 의한 정전기 파괴(회로의 오동작이나 반도체 소자의 손상)를 방지할 수 있다. 또한, 반도체 집적 회로를 협지하는 한 쌍의 절연체에 의하여, 박형화 및 소형화를 달성하면서 내성을 갖는 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또한, 제작 공정에 있어서도 외부 스트레스나 정전기 방전에 기인하는 형상이나 특성의 불량을 방지하고, 수율 좋게 반도체 장치를 제작할 수 있다.
도 20a는 가요성 기판(601)과 가요성 기판(602)에 협지된 반도체 집적 회로 칩(600)을 도시한다. 반도체 집적 회로 칩(600)은 가요성 기판(601)에 형성된 오목부에 배치된다.
반도체 집적 회로 칩(600)이 배치된 오목부는 한쪽의 가요성 기판에 형성되어도 좋고, 양쪽의 가요성 기판에 형성되어도 좋다. 도 20b는 가요성 기판(601) 및 가요성 기판(602) 양쪽에 형성된 오목부에 반도체 집적 회로 칩(600)이 배치된 예이다.
또한, 가요성 기판을 3층 구조로 하고, 중앙의 가요성 기판에 반도체 집적 회로 칩(600)을 배치하는 개구를 형성하여도 좋다. 도 20c는 가요성 기판(603)에 개구를 형성하고, 그 개구에 반도체 집적 회로 칩(600)을 배치하고, 가요성 기판(601)과 가요성 기판(602)에 의하여, 가요성 기판(603) 및 반도체 집적 회로 칩(600)을 끼운 예이다.
도 20a 내지 도 20c에 있어서, 가요성 기판(601), 가요성 기판(602)의 외측에 가요성 기판을 추가로 적층하여도 좋다.
가요성 기판(601), 가요성 기판(602), 가요성 기판(603)으로서는 필름 기판, 섬유(단사)의 속(bundles)(이하, 사속이라고 함)을 날실 및 씨실에 사용하여 제직한 직포, 복수종의 섬유의 사속을 랜덤 또는 규칙적으로 퇴적시킨 부직포, 종이 등을 사용할 수 있다. 구체적으로는, PET(폴리에틸렌텔레프탈레이트), PEN(폴리에틸렌나프탈레이트), PES(폴리에테르설폰), 폴리프로필렌, 폴리프로필렌설파이드, 폴리카보네이트, 폴리에테르이미드, 폴리페닐렌설파이드, 폴리페닐렌옥사이드, 폴리설폰, 폴리프탈아미드 등으로 이루어지는 기판, 폴리프로필렌, 폴리에스테르, 비닐, 폴리플루오르화비닐, 염화비닐, 폴리아미드 등으로 이루어지는 기판, 필름, 프리프레그, 섬유질 재료로 이루어지는 종이 등을 사용할 수 있다. 접착성 합성 수지 필름(아크릴계 합성 수지, 에폭시계 합성 수지 등) 등의 적층 필름 등을 사용하여도 좋다. 기판이나 필름을 피 처리체와 접착할 때는 접착층을 사용하여도 좋다. 기판이나 필름의 종류에 따라 조건을 선택하여 가열 처리나 가압에 의하여 접착할 수 있다. 접착층은 열 경화 수지, 자외선 경화 수지, 에폭시 수지계 접착제, 수지 첨가제 등의 접착제를 함유하는 층에 상당한다.
본 실시형태에 제시하는 바와 같이, 실장하는 가요성 기판 내에 오목부, 또는 개구를 형성하여 반도체 집적 회로 칩(600)을 내장하도록 배치하면, 반도체 집적 회로 칩(600)을 형성함으로써 생기는 볼록부가 형성되지 않기 때문에, 가요성 기판 표면은 평탄하고, 그 두께를 균일하게 할 수 있다. 따라서, 가요성 기판에 반도체 집적 회로 칩을 실장할 때, 롤러 등에 의하여 가압 처리를 행하여도 반도체 집적 회로 칩에 국소적으로 압력이 가해지는(압력이 집중하는) 것을 방지할 수 있다. 따라서, 실장 공정에 있어서 반도체 집적 회로 칩의 파손을 경감할 수 있으므로, 반도체 장치의 수율이 향상된다. 또한, 실장 후에 있어서도, 외적 스트레스에 강하고, 신뢰성이 높은 반도체 장치로 할 수 있다.
또한, 평탄하고 또 평활한 표면으로 할 수 있으므로, 보관에 유리하고, 반송성도 뛰어나다. 또한, 외부로부터 반도체 집적 회로 칩이 시인되지 않으므로(표면에 반도체 집적 회로 칩의 형상을 반영하는 볼록부가 생기지 않으므로), 시큐리티성이 높은 반도체 장치로 할 수 있다.
또한, 본 실시형태는 본 명세서의 다른 실시형태에서 제시한 구성 또는 제작 방법과 적절히 조합하여 실시할 수 있다.
(실시예 1)
본 실시예에서는 개시하는 발명의 일 형태에 따른 제작 방법의 효과에 대하여 검증한 결과를 제시한다.
시료는 제 1 도전층, 제 3 절연체, 제 1 절연체, 안테나, 반도체 집적 회로, 제 2 절연체, 제 4 절연체, 제 2 도전층을 적층시킨 적층체를 레이저 광의 조사 처리에 의하여 각 반도체 장치로 분단하여 제작하였다. 비교예로서 제 1 도전층, 제 3 절연체, 제 1 절연체, 안테나, 반도체 집적 회로, 제 2 절연체, 제 4 절연체, 제 2 도전층을 적층시킨 적층체를 나이프를 사용하여 각 반도체 장치로 분단한 시료를 준비하였다.
상기 시료에 있어서, 제 1 절연체 및 제 2 절연체에는 섬유체(유리 섬유)에 유기 수지(브롬화에폭시 수지)가 함침된 구조체인 프리프레그(막 두께 20㎛)를 사용하였다. 그리고, 제 1 도전층 및 제 2 도전층은 스퍼터링법에 의하여 형성한 티타늄막(막 두께 10nm)로 하였다. 또한, 제 3 절연체 및 제 4 절연체에는 아라미드 필름(막 두께 12㎛)을 사용하였다. 또한, 안테나 위에는 보호층으로서 질화실리콘막을 형성하고, 제 3 절연체와 반도체 집적 회로 사이에는 접착층으로서 아크릴 수지(막 두께 10㎛)를 형성하였다.
상기 시료(각 3개)에 전압을 인가하여 제 1 도전층과 제 2 도전층 사이의 전류값을 측정하였다. 도 21에 인가 전압과 전류의 관계를 제시한다.
도 21에 의거하면, 레이저 광의 조사 처리에 의하여 분단한 시료에서는 나이프를 사용하여 분단한 시료와 비교하여 전류값이 큰(저항값이 작은) 것을 알 수 있다. 구체적으로는, 나이프를 사용하여 분단한 시료에 있어서, 제 1 도전층과 제 2 도전층 사이의 저항값은 20GΩ 정도(10V 인가시)이었다. 반면, 레이저 광의 조사 처리에 의하여 분단한 시료에 있어서, 제 1 도전층과 제 2 도전층 사이의 저항값은 10MΩ 내지 200MΩ 정도(10V 인가시)이었다.
상술한 바와 같이, 레이저 광의 조사에 의한 분단에서는 제 1 도전층과 제 2 도전층 사이의 저항값이 작은 것을 알았다. 이 이유는, 레이저 광의 조사에 의한 분단의 경우에는 절연체가 용융할 때 도전층의 재료가 절연체 중에 분산되고, 도전층이 도통된 상태(전기적으로 접속된 상태)가 되는 한편, 나이프를 사용하여 분단하는 경우에는 도전층의 재료에 의하여 전류의 경로가 형성되지 않기 때문이라고 생각된다. 또한, 제 1 도전층과 제 2 도전층 사이의 저항값이 1GΩ 이하 정도(10V 인가시)라면, 정전기를 충분히 확산시킬 수 있다는 것을 유의한다. 따라서, 이것을 기준으로 정전기 대책을 행하면 좋다.
또한, 본 실시예에 제시하는 구성은 본 명세서의 다른 실시형태에 제시한 구성 또는 제작 방법과 적절히 조합하여 사용할 수 있다.
(실시예 2)
본 실시예에서는 도전층의 효과에 대하여 검증한 결과를 제시한다.
시료로서 제 1 도전층, 제 4 절연체, 제 1 절연체, 안테나, 반도체 집적 회로, 제 3 절연체, 제 2 절연체, 제 2 도전층을 적층시킨 직사각형의 적층 구조(실시예)를 제작하였다. 제 4 절연체, 제 1 절연체, 안테나, 반도체 집적 회로, 제 3 절연체, 제 2 절연체를 적층시킨 직사각형의 적층 구조(비교예)를 제작하였다.
시료에 있어서, 제 1 절연체 및 제 2 절연체는 섬유체(유리 섬유)에 유기 수지(브롬화에폭시 수지)가 함침된 구조체인 프리프레그(막 두께 20㎛)를 사용하였다. 제 1 도전층 및 제 2 도전층에는 스퍼터링법에 의하여 형성한 티타늄막(막 두께 10nm)을 사용하였다. 제 3 절연체 및 제 4 절연체에는 아라미드 필름(막 두께 12㎛)을 사용하였다. 또한, 안테나 위에 보호층으로서 질화실리콘막을 형성하고, 제 3 절연체와 반도체 집적 회로 사이에는 접착층으로서 아크릴 수지(막 두께 10㎛)를 형성하였다. 또한, 제 4 절연체 표면에 형성된 제 1 도전층과 제 2 절연체 표면에 형성된 제 2 도전층은 직사각형의 1변에 있어서 전기적으로 접속된다.
실시예, 비교예의 구조에 대하여 각각 5개씩 복수 시료를 제작하고, ESD 측정과, 굴곡 시험을 행하였다.
ESD 측정으로서는 유리 기판(두께 0.5nm), 알루미늄판, 도전성 시트의 적층 상에 시료를 놓고, 시료의 제 1 도전층 또는 제 2 도전층 형성 측에서 집적 회로 중앙부에 ESD 시험기(간이 응답 평가 TAKAYA Corporation 제작)로 전압을 인가한다. 전압 인가 후에 제전(除電)(1분간)을 행하고, 동작 확인을 행하였다. 또한, 반도체 집적 회로에 대하여 안테나 측을 표면, 반도체 집적 회로에 대하여 안테나와 반대 측 면을 이면으로 하여 동작 확인을 행하였다.
표 1에 실시예 및 비교예의 ESD 측정의 결과에 대하여 제시한다. 또한, ESD 측정은 실시예 및 비교예에 대하여 5개씩 행하였다. ESD 측정 결과의 분모는 시험 시료수를 나타나고, 분자는 동작 시료수를 나타낸다.
[표 1]
도전층을 형성하지 않았던 비교예에서는 표면으로부터 전압을 인가한 경우에 있어서, 5kV 전압을 인가한 경우에는, 5개 중 4개가 동작하지 않고, 10kV, 15kV의 전압을 인가한 경우에는, 하나도 동작하지 않았다. 이면으로부터 전압을 인가한 경우에 있어서는, 비교예는 5kV, 10kV, 15kV의 모든 경우에서 하나도 동작하지 않았다. 한편, 도전층을 형성하는 실시예에서는, 표면과 이면의 어느 쪽에 15kV의 전압을 인가한 경우라도 5개 모두가 동작하였다.
또한, 실시예, 비교예의 구조 각각 5개씩의 시료에 굴곡 시료를 행하였다.
굴곡 시험은 폴리에틸렌나프탈레이트의 테이프 상에 실시예의 구조를 갖는 시료, 비교예의 구조를 갖는 시료를 5개씩 나란히 배치하고, 한 측에 670g의 저울추를 붙인 폴리에틸렌나프탈레이트의 테이프를 종이를 감은 금속제 로드(rod) 위에서 왕복시켰다.
실시예, 비교예의 굴곡 시험의 결과를 표 2에 제시한다. 판정은 300회의 굴곡 시험 후의 정상 동작이 확인되었는지 아니었는지를 나타낸다. 판정 결과의 분모는 시험 시료수, 분자는 동작 시료수를 나타낸다.
[표 2]
도전층을 형성하지 않았던 비교예의 시료는 300회의 왕복 후는 5개 모두가 응답하지 않았다. 한편, 도전층이 형성된 실시예에서는, 5개의 시료 모두가 300회의 왕복 후에 응답한 것을 알 수 있다. 상술한 결과에 의거하여, 집적 회로를 도전층으로 덮음으로써, 정전기 방전에 의한 정전기 파괴를 방지할 수 있는 것을 알았다.
상기 결과에 의거하여, 반도체 집적 회로를 덮는 도전층에 의하여 반도체 집적 회로의 정전기 방전으로 인한 정전기 파괴(회로의 오동작이나 반도체 소자의 손상)를 방지할 수 있고, 박형화 및 소형화를 달성하면서 내성을 갖는 신뢰성이 높은 반도체 장치를 제공할 수 있는 것을 확인하였다.
또한, 본 실시예에 제시하는 구성은 본 명세서의 다른 실시형태에서 제시한 구성 또는 제작 방법과 적절히 조합하여 사용할 수 있다.
본 발명은 본원에 참조로서 통합된 2008년 6월 6일 일본 특허청에 출원된 특허 출원 번호 2008-149693에 기초한다.
100: 기판, 102: 박리층, 104: 반도체 집적 회로, 106: 안테나, 110: 소자층, 112: 절연체, 114: 도전층, 140a: 도전층, 140b: 도전층, 116: 절연체, 118: 도전층, 160: 섬유체, 161: 유기 수지, 190: 칩, 191: 칩, 193: 칩, 194: 칩, 195: 칩, 196: 칩, 197: 칩, 400: 반도체 집적 회로 칩, 401: 안테나, 402: 절연체, 403: 반도체 집적 회로, 405: 안테나, 406: 지지 기판, 407: 파선, 408: 급전점, 410: 절연층, 411: 용량, 412: 절연체, 420: 반도체 장치, 421: 질문기, 422: 안테나, 423: 반도체 집적 회로, 424: 안테나, 500: 마이크로 프로세서, 501: 연산 회로, 502: 연산 회로 제어부, 503: 명령 해석부, 504: 인터럽트 제어부, 505: 타이밍 제어부, 506: 레지스터, 507: 레지스터 제어부, 508: 버스 인터페이스, 509: 판독 전용 메모리, 510: 메모리 인터페이스, 511: RFCPU, 512: 아날로그 회로부, 513: 디지털 회로부, 514: 공진 회로, 515: 정류 회로, 516: 정전압 회로, 517: 리셋 회로, 518: 발진 회로, 519: 복조 회로, 520: 변조 회로, 521: RF 인터페이스, 522: 제어 레지스터, 523: 클록 컨트롤러, 524: CPU 인터페이스, 525: 중앙 처리 유닛, 526: 랜덤 액세스 메모리, 527: 판독 전용 메모리, 528: 안테나, 529; 용량부, 530: 전원 관리 회로, 600: 반도체 집적 회로 칩, 601: 가요성 기판, 602: 가요성 기판, 603: 가요성 기판, 605: 반도체 집적 회로, 606: 안테나, 607: 절연체, 612: 절연체, 640a: 도전층, 640b: 도전층, 701: 기판, 702: 박리층, 703: 절연막, 704: 반도체막, 704a: 반도체막, 704b: 반도체막, 704c: 반도체막, 704d: 반도체막, 705: 게이트 절연막, 706a: 채널 형성 영역, 706b: 불순물 영역, 706c: 불순물 영역, 707: 게이트 전극, 708: 절연막, 709: 절연막, 710: 절연막, 711: 절연막, 712a: 개구부, 713: 도전막, 714: 절연막, 715: 절연체, 715a: 섬유체, 715b: 유기 수지, 716: 도전층, 717: 절연체, 717a: 섬유체, 717b: 유기 수지, 718: 도전층, 730a: 박막 트랜지스터, 730b: 박막 트랜지스터, 730c: 박막 트랜지스터, 730d: 박막 트랜지스터, 731: 도전막, 751: 소자층, 800: 반도체 장치, 810: 고주파 회로, 820: 전원 회로, 830: 리셋 회로, 840: 클록 발생 회로, 850: 데이터 복조 회로, 860: 데이터 변조 회로, 870: 제어 회로, 880: 기억 회로, 890: 안테나, 910: 코드 추출 회로, 920: 코드 판정 회로, 930: CRC 판정 회로, 940: 출력 유닛 회로, 3200: 통신 장치, 3210: 표시부, 3220: 물품, 3230: 반도체 장치, 3240: 통신 장치, 3250: 반도체 장치, 3260: 상품
Claims (40)
- 반도체 집적 회로와 안테나를 각각 포함하는 복수의 소자층을 제 1 절연체와 제 2 절연체 사이에 밀봉하는 단계와;
상기 제 1 절연체 표면 상의 제 1 도전층, 상기 제 1 절연체, 상기 복수의 소자층, 상기 제 2 절연체, 상기 제 2 절연체 표면 상의 제 2 도전층을 포함하는 적층체를 형성하는 단계와;
상기 제 1 절연체와 상기 제 2 절연체를 용융시킴으로써, 상기 적층체가 적어도 하나의 상기 반도체 집적 회로와 하나의 상기 안테나를 포함하도록 분단되는 단계를 포함하는, 반도체 장치의 제작 방법. - 제 1 항에 있어서,
상기 제 1 도전층과 상기 제 2 도전층은 상기 분단 단계에 의하여 서로 전기적으로 접속되는, 반도체 장치의 제작 방법. - 제 1 항에 있어서,
상기 제 1 도전층과 상기 제 2 도전층 사이의 저항은 상기 분단 단계에 의하여 1GΩ 이하로 저감되는, 반도체 장치의 제작 방법. - 제 1 항에 있어서,
상기 제 1 도전층 또는 상기 제 2 도전층은 적층 구조를 갖는, 반도체 장치의 제작 방법. - 제 1 항에 있어서,
상기 제 1 절연체와 상기 제 2 절연체의 적어도 하나는 5㎛ 내지 50㎛의 두께를 갖는, 반도체 장치의 제작 방법. - 제 1 항에 있어서,
상기 제 1 절연체 또는 상기 제 2 절연체는 섬유체에 유기 수지가 함침된 구조체를 갖는, 반도체 장치의 제작 방법. - 제 1 항에 있어서,
상기 반도체 장치는 상기 안테나와 전자 결합(electromagnetically coupled)하는 부스터(booster) 안테나를 더 포함하는, 반도체 장치의 제작 방법. - 반도체 집적 회로와 안테나를 각각 포함하는 복수의 소자층을 제 1 절연체와 제 2 절연체 사이에 밀봉하는 단계와;
상기 제 1 절연체 표면 상의 제 1 도전층, 상기 제 1 절연체, 상기 복수의 소자층, 상기 제 2 절연체, 상기 제 2 절연체 표면 상의 제 2 도전층을 포함하는 적층체를 형성하는 단계와;
상기 적층체에 레이저 광을 조사함으로써, 상기 적층체가 적어도 하나의 상기 반도체 집적 회로와 하나의 상기 안테나를 포함하도록 분단되는 단계를 포함하는, 반도체 장치의 제작 방법. - 제 8 항에 있어서,
상기 제 1 도전층과 상기 제 2 도전층은 상기 분단 단계에 의하여 서로 전기적으로 접속되는, 반도체 장치의 제작 방법. - 제 8 항에 있어서,
상기 제 1 도전층과 상기 제 2 도전층 사이의 저항은 상기 분단 단계에 의하여 1GΩ 이하로 저감되는, 반도체 장치의 제작 방법. - 제 8 항에 있어서,
상기 제 1 도전층 또는 상기 제 2 도전층은 적층 구조를 갖는, 반도체 장치의 제작 방법. - 제 8 항에 있어서,
상기 제 1 절연체와 상기 제 2 절연체의 적어도 하나는 5㎛ 내지 50㎛의 두께를 갖는, 반도체 장치의 제작 방법. - 제 8 항에 있어서,
상기 제 1 절연체 또는 상기 제 2 절연체는 섬유체에 유기 수지가 함침된 구조체를 갖는, 반도체 장치의 제작 방법. - 제 8 항에 있어서,
상기 반도체 장치는 상기 안테나와 전자 결합하는 부스터 안테나를 더 포함하는, 반도체 장치의 제작 방법. - 기판 위에 반도체 집적 회로와 안테나를 각각 포함하는 복수의 소자층을 형성하는 단계와;
상기 복수의 소자층 위에 제 1 절연체를 형성하는 단계와;
상기 제 1 절연체 위에 제 1 도전층을 형성하는 단계와;
상기 기판으로부터 상기 복수의 소자층을 박리하는 단계와;
상기 제 1 절연체의 반대 측에 제 2 절연체를 형성하는 단계와;
상기 제 2 절연체 위에 제 2 도전층을 형성하는 단계와;
상기 제 1 절연체와 상기 제 2 절연체를 용융시킴으로써, 상기 복수의 소자층이 적어도 하나의 상기 반도체 집적 회로와 하나의 상기 안테나를 포함하도록 분단되는 단계를 포함하는, 반도체 장치의 제작 방법. - 제 15 항에 있어서,
상기 제 1 도전층과 상기 제 2 도전층은 상기 분단 단계에 의하여 서로 전기적으로 접속되는, 반도체 장치의 제작 방법. - 제 15 항에 있어서,
상기 제 1 도전층과 상기 제 2 도전층 사이의 저항은 상기 분단 단계에 의하여 1GΩ 이하로 저감되는, 반도체 장치의 제작 방법. - 제 15 항에 있어서,
상기 제 1 도전층 또는 상기 제 2 도전층은 적층 구조를 갖는, 반도체 장치의 제작 방법. - 제 15 항에 있어서,
상기 제 1 절연체와 상기 제 2 절연체의 적어도 하나는 5㎛ 내지 50㎛의 두께를 갖는, 반도체 장치의 제작 방법. - 제 15 항에 있어서,
상기 제 1 절연체 또는 상기 제 2 절연체는 섬유체에 유기 수지가 함침된 구조체를 갖는, 반도체 장치의 제작 방법. - 제 15 항에 있어서,
상기 반도체 장치는 상기 안테나와 전자 결합하는 부스터 안테나를 더 포함하는, 반도체 장치의 제작 방법. - 기판 위에 반도체 집적 회로와 안테나를 각각 포함하는 복수의 소자층을 형성하는 단계와;
상기 복수의 소자층 위에 제 1 절연체를 형성하는 단계와;
상기 제 1 절연체 위에 제 1 도전층을 형성하는 단계와;
상기 기판으로부터 상기 복수의 소자층을 박리하는 단계와;
상기 제 1 절연체의 반대 측에 제 2 절연체를 형성하는 단계와;
상기 제 2 절연체 위에 제 2 도전층을 형성하는 단계와;
상기 제 1 절연체와 상기 제 2 절연체에 레이저 광을 조사함으로써, 상기 복수의 소자층이 적어도 하나의 상기 반도체 집적 회로와 하나의 안테나를 포함하도록 분단되는 단계를 포함하는, 반도체 장치의 제작 방법. - 제 22 항에 있어서,
상기 제 1 도전층과 상기 제 2 도전층은 상기 분단 단계에 의하여 서로 전기적으로 접속되는, 반도체 장치의 제작 방법. - 제 22 항에 있어서,
상기 제 1 도전층과 상기 제 2 도전층 사이의 저항은 상기 분단 단계에 의하여 1GΩ 이하로 저감되는, 반도체 장치의 제작 방법. - 제 22 항에 있어서,
상기 제 1 도전층 또는 상기 제 2 도전층은 적층 구조를 갖는, 반도체 장치의 제작 방법. - 제 22 항에 있어서,
상기 제 1 절연체와 상기 제 2 절연체의 적어도 하나는 5㎛ 내지 50㎛의 두께를 갖는, 반도체 장치의 제작 방법. - 제 22 항에 있어서,
상기 제 1 절연체 또는 상기 제 2 절연체는 섬유체에 유기 수지가 함침된 구조체를 갖는, 반도체 장치의 제작 방법. - 제 22 항에 있어서,
상기 반도체 장치는 상기 안테나와 전자 결합하는 부스터 안테나를 더 포함하는, 반도체 장치의 제작 방법. - 제 1 도전층과;
상기 제 1 도전층 위의 제 1 절연체와;
상기 제 1 절연체 위의 제 2 절연체와;
상기 제 2 절연체 위의 제 2 도전층과;
상기 제 1 절연체와 상기 제 2 절연체 사이의 밀봉된 소자층을 포함하고,
상기 제 1 절연체와 상기 제 2 절연체 각각은 용융에 의하여 형성된 절단면을 갖고, 상기 제 1 도전층과 상기 제 2 도전층은 상기 절단면을 통하여 서로 전기적으로 접속되는, 반도체 장치. - 제 29 항에 있어서,
상기 제 1 도전층 또는 상기 제 2 도전층은 적층 구조를 갖는, 반도체 장치. - 제 29 항에 있어서,
상기 제 1 절연체와 상기 제 2 절연체의 적어도 하나는 5㎛ 내지 50㎛의 두께를 갖는, 반도체 장치. - 제 29 항에 있어서,
상기 제 1 절연체 또는 상기 제 2 절연체는 섬유체에 유기 수지가 함침된 구조체를 갖는, 반도체 장치. - 제 29 항에 있어서,
상기 반도체 장치는 상기 안테나와 전자 결합하는 부스터 안테나를 더 포함하는, 반도체 장치. - 제 29 항에 있어서,
상기 반도체 장치는 반도체 집적 회로 칩인, 반도체 장치. - 제 1 도전층과;
상기 제 1 도전층 위의 제 1 절연체와;
상기 제 1 절연체 위의 제 2 절연체와;
상기 제 2 절연체 위의 제 2 도전층과;
상기 제 1 절연체와 상기 제 2 절연체 사이의 밀봉된 소자층을 포함하고,
상기 제 1 절연체와 상기 제 2 절연체 각각은 레이저 광 조사에 의하여 형성된 절단면을 갖고,
상기 제 1 도전층과 상기 제 2 도전층은 상기 절단면을 통하여 서로 전기적으로 접속되는, 반도체 장치. - 제 35 항에 있어서,
상기 제 1 도전층 또는 상기 제 2 도전층은 적층 구조를 갖는, 반도체 장치. - 제 35 항에 있어서,
상기 제 1 절연체와 상기 제 2 절연체의 적어도 하나는 5㎛ 내지 50㎛의 두께를 갖는, 반도체 장치. - 제 35 항에 있어서,
상기 제 1 절연체 또는 상기 제 2 절연체는 섬유체에 유기 수지가 함침된 구조체를 갖는, 반도체 장치. - 제 35 항에 있어서,
상기 반도체 장치는 상기 안테나와 전자 결합하는 부스터 안테나를 더 포함하는, 반도체 장치. - 제 35 항에 있어서,
상기 반도체 장치는 반도체 집적 회로 칩인, 반도체 장치.
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