JP5581426B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5581426B2
JP5581426B2 JP2013142589A JP2013142589A JP5581426B2 JP 5581426 B2 JP5581426 B2 JP 5581426B2 JP 2013142589 A JP2013142589 A JP 2013142589A JP 2013142589 A JP2013142589 A JP 2013142589A JP 5581426 B2 JP5581426 B2 JP 5581426B2
Authority
JP
Japan
Prior art keywords
insulator
layer
integrated circuit
semiconductor device
semiconductor integrated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2013142589A
Other languages
English (en)
Other versions
JP2013251555A (ja
Inventor
裕吾 後藤
照幸 藤井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2013142589A priority Critical patent/JP5581426B2/ja
Publication of JP2013251555A publication Critical patent/JP2013251555A/ja
Application granted granted Critical
Publication of JP5581426B2 publication Critical patent/JP5581426B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6677—High-frequency adaptations for passive devices for antenna, e.g. antenna included within housing of semiconductor device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Description

本発明は、半導体装置及び半導体装置の作製方法に関する。
アンテナを介した無線通信によりデータの送受信を行う半導体装置（非接触信号処理装置
、半導体集積回路チップ、ＩＣチップともいう）において、外部からの静電気放電による
半導体装置の破壊（静電気破壊）問題は、半導体装置の作製工程時より、検査、製品とし
ての使用に至るまで信頼性や生産性の低下を招く重要な問題であり、その対策が報告され
ている（例えば、特許文献１参照。）。
特許文献１は、上記半導体装置において基板や接着剤に導電性ポリマー層を用いて静電気
破壊を防止している例である。
特開２００７−２４１９９９号公報
上記半導体装置の市場が拡大するに伴い、その形状や必要とされる特性の要求は様々であ
る。よって、さらに静電気破壊に対する高い耐性を有し、かつ要求される特性を備えた半
導体装置が求められている。
また、より小型、薄型化を図られている上記半導体装置において、外的ストレスに対する
その強度を高めることも重要である。
従って、薄型化及び小型化を達成しながら、外部ストレス、及び静電気放電に耐性を有す
る信頼性の高い半導体装置を提供することを目的の一とする。また、作製工程においても
外部ストレス、又は静電気放電に起因する形状や特性の不良を防ぎ、歩留まり良く半導体
装置を作製することを目的の一とする。さらに低コストで生産性高く半導体装置を作製す
ることを目的の一とする。
本発明の半導体装置の一態様は、アンテナ、該アンテナと電気的に接続する半導体集積回
路を挟持する一対の絶縁体を有し、それぞれ絶縁体の外側（半導体集積回路側と反対側）
にはめっき法によって導電性遮蔽体が設けられる。本発明においては、該導電性遮蔽体同
士を電気的に接続するように形成する。
導電性遮蔽体はめっき法により半導体装置周囲（上面、下面、側面）全部を覆うように（
半導体装置をくるむように）形成してもよいし、それぞれの絶縁体外側に設けられる一対
の導電性遮蔽体を電気的に接続する導電領域を形成しても良い。導電領域は、半導体装置
の側面の一部であってもよいし、半導体装置内部を貫通する電極層であってもよい。なお
、半導体装置において側面とは、同一絶縁体に設けられた複数の半導体集積回路チップを
、個々のチップに切断（分断）した際に生じる切断面（分断面）である。上記切断面は導
電性遮蔽体によって全部覆われていてもよいし、一部覆われていてもよい。
本発明の半導体装置の一態様は、無線通信により外部装置と信号の送受信を行う機能を有
する、非接触信号処理装置である。よって、導電性遮蔽体は、半導体装置に含まれるアン
テナが送受信すべき電磁波を透過し、かつ外部からの静電気が半導体装置内部の半導体集
積回路に印加されるのを遮断する。
導電性遮蔽体は静電気放電により印加される静電気を拡散して逃がす、または電荷の局部
的な存在（局在化）を防ぐ（局部的な電位差が発生しないようにする）ため、半導体集積
回路の静電気破壊を防ぐことができる。導電性遮蔽体は、絶縁体を介して半導体集積回路
の両方の面を覆う（重なる）ように形成される。
なお、導電性遮蔽体と、アンテナ及び半導体集積回路とは電気的に接続しない。
このような導電性遮蔽体は、挟持するアンテナ及び半導体集積回路が送受信すべき電磁波
を透過し、かつ静電気を遮断する膜厚、材料で形成する。よって、静電気破壊に耐性を有
する信頼性の高い、アンテナを介した無線通信によるデータ送受信可能な半導体装置を提
供することができる。
半導体集積回路を挟持する一対の絶縁体は、半導体装置に外部から与えられる力（外部ス
トレスともいう）に対する耐衝撃層、その力を拡散する衝撃拡散層としても機能する。絶
縁体を設けることによって、局所的にかかる力を軽減することができるため、外部ストレ
スによる半導体装置の破損や特性不良などを防止することが可能となる。
半導体装置において、半導体集積回路は一対の絶縁体によって挟持されている。半導体集
積回路は基板上で作製され、絶縁体に接着して基板より剥離される。本明細書において、
半導体集積回路を基板より剥離することによって半導体集積回路に生じる面を、剥離面と
いう。
導電性遮蔽体としては、導電性を有しておれば良く、導電性材料を用いて形成された導電
層を用いることができる。本発明では、導電性遮蔽体である導電層を、めっき法により金
属を含む膜で形成する。
導電性遮蔽体の形成方法として、水溶液中に存在する金属イオンを電子により還元するこ
とにより金属を含む膜を形成する、湿式のめっき法を用いる。湿式のめっき法には還元方
法で分類すると、電気で還元する方法（電解（電気）めっき法）、還元剤により還元する
方法（無電解めっき法）、イオン化傾向の差によって還元する方法（置換めっき法）など
があげられる。本発明では、上記湿式のめっき法を用いることができ、さらに上記湿式の
めっき法を組み合わせて用いてもよい。
湿式のめっき法は対象物に対して等方的に被膜を形成することができるため、被膜形成可
能な領域が広く、一度のめっき工程によって、半導体装置の周囲（上面、下面、側面）を
覆う導電性遮蔽体を形成することができる。同工程のめっき工程で形成する導電性遮蔽体
は連続した膜とすることができる。
めっき法は一度に処理できる領域が広く、生産性が向上する、工程にかかるコストを削減
し低コスト化することができる。従って、めっき法を導電性遮蔽体の形成に用いると、本
発明の半導体装置を低コストで生産性高く作製することができる。工程の低コスト化は、
より低価格の半導体装置の提供を可能とする。
導電性遮蔽体として、金属、金属合金などの膜、及びそれらの積層を用いることができる
。導電性遮蔽体の膜厚は０ｎｍより大きく、１μｍ以下程度とすればよい。
また、導電性遮蔽体上の保護層を積層してもよい。保護層により半導体装置の表面に導電
性遮蔽体を設ける場合でも保護層が最表面となり、導電性遮蔽体の劣化を防ぐことができ
る。
絶縁体としては、繊維体に有機樹脂が含浸された構造体を用いることができる。
また、絶縁体として、弾性率が低く、かつ破断強度が高い材料を用いてもよい。
絶縁体は、高強度材料で形成されていることが好ましい。高強度材料の代表例としては、
ポリビニルアルコール系樹脂、ポリエステル系樹脂、ポリアミド系樹脂、ポリエチレン系
樹脂、アラミド系樹脂、ポリパラフェニレンベンゾビスオキサゾール樹脂、ガラス樹脂等
がある。弾性を有する高強度材料で形成される絶縁体を設けると局所的な押圧などの荷重
を層全体に拡散し吸収するために、半導体装置の破損を防ぐことができる。
より具体的には、絶縁体として、アラミド樹脂、ポリエチレンナフタレート（ＰＥＮ）樹
脂、ポリエーテルサルフォン（ＰＥＳ）樹脂、ポリフェニレンサルファイド（ＰＰＳ）樹
脂、ポリイミド（ＰＩ）樹脂などを用いることができる。
本明細書において、転置（転載ともいう）とはある基板に形成された半導体集積回路を、
該基板より剥離し、他の基板に移しかえることをいう。つまり半導体集積回路を設ける場
所を他の基板へ移動するとも言える。
本発明の半導体装置の作製方法の一形態は、半導体集積回路及び半導体集積回路に電気的
に接続するアンテナを形成し半導体集積回路及びアンテナを、互いに対向するように設け
られた第１の絶縁体と第２の絶縁体とで挟持し、第１の絶縁体及び第２の絶縁体の半導体
集積回路と反対側の表面に電気的に接続する導電性遮蔽体をめっき法により形成する。
本発明の半導体装置の作製方法の一形態は、半導体集積回路及び半導体集積回路に電気的
に接続するアンテナを形成し半導体集積回路及びアンテナを、互いに対向するように設け
られた第１の絶縁体と第２の絶縁体とで挟持し、半導体集積回路、アンテナ、第１の絶縁
体、及び第２の絶縁体の積層体を導電性材料を含むめっき液に浸漬し、積層体表面を覆う
導電性遮蔽体を形成する。
本発明の半導体装置の作製方法の一形態は、半導体集積回路及び半導体集積回路に電気的
に接続するアンテナを形成し半導体集積回路及びアンテナを、互いに対向するように設け
られた第１の絶縁体と第２の絶縁体とで挟持し、半導体集積回路、アンテナ、第１の絶縁
体、及び第２の絶縁体の積層体を触媒物質を含む溶液中に浸漬し、積層体表面に触媒物質
を吸着させ、触媒物質が吸着した積層体を導電性材料を含むめっき液に浸漬し、触媒物質
が吸着した積層体表面を覆う導電性遮蔽体を形成する。
絶縁体は接着層によって半導体集積回路と接着されていてもよく、この場合、半導体集積
回路と絶縁体との間に接着層を有する。また、絶縁体と半導体集積回路とを、加熱及び加
圧処理によって直接接着してもよい。
なお、本発明において、半導体装置とは、半導体特性を利用することで機能しうる装置を
指す。本発明を用いて半導体素子（トランジスタ、メモリ素子やダイオードなど）を含む
回路を有する装置や、プロセッサ回路を有するチップなどの半導体装置を作製することが
できる。
半導体集積回路を覆う導電性遮蔽体により、半導体集積回路の静電気放電による静電気破
壊（回路の誤動作や半導体素子の損傷）を防止する。また半導体集積回路を挟持する一対
の絶縁体によって、薄型化及び小型化を達成しながら耐性を有する信頼性の高い半導体装
置を提供することができる。また、作製工程においても外部ストレス、又は静電気放電に
起因する形状や特性の不良を防ぎ、歩留まり良く半導体装置を作製することができる。ま
た、導電性遮蔽体の形成にめっき法を用いるために、低コストで生産性高く半導体装置を
作製することができる。
半導体装置の作製方法を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置の作製方法を説明する図。 半導体装置の作製方法を説明する図。 半導体装置の作製方法を説明する図。 半導体装置の作製方法を説明する図。 半導体装置の作製方法を説明する図。 半導体装置の適用例を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置により得られるマイクロプロセッサの構成を示すブロック図。 半導体装置により得られるＲＦＣＰＵの構成を示すブロック図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置の作製方法を説明する図。 半導体装置の作製方法を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置の作製方法を説明する図。 半導体装置の作製方法を説明する図。 半導体装置の作製方法を説明する図。 半導体装置の作製方法を説明する図。
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明
に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々
に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施
の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構
成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通
して用い、その繰り返しの説明は省略する。
（実施の形態１）
本実施の形態では、より信頼性の高い半導体装置、及び歩留まりよい半導体装置の作製方
法を、図１乃至図３を用いて詳細に説明する。
本実施の形態における半導体装置において、半導体集積回路は作製時の基板より剥離され
、可撓性を有する絶縁体に挟持される。なお、本明細書では半導体集積回路が作製される
基板を作製基板ともいう。従って、半導体集積回路は作製基板に剥離層を介して形成され
る。
図３（Ａ）（Ｂ）（Ｃ）に本実施の形態の半導体装置を示す。図３（Ａ）において、アン
テナ１０１、及びアンテナ１０１と電気的に接続する半導体集積回路１００は第１の絶縁
体１１２と第２の絶縁体１０２とで挟持されており、第１の絶縁体１１２、及び第２の絶
縁体１０２の外側（半導体集積回路１００と反対側）及び側面に導電性遮蔽体１４０が設
けられている。また、アンテナ１０１は半導体集積回路１００の下方や外側に（半導体集
積回路１００と重ならないように）設けてもよい。第１の絶縁体１１２及び第２の絶縁体
１０２の外側に形成される導電性遮蔽体１４０は、同工程で形成する連続膜か、少なくと
も電気的に接続している。
特に、第１の絶縁体１１２及び第２の絶縁体１０２の外側に形成される導電性遮蔽体１４
０を電気的に接続することにより、第１の絶縁体１１２及び第２の絶縁体１０２の外側に
形成される導電性遮蔽体同士を電気的に接続しないで設けた場合や、第１の絶縁体１１２
と第２の絶縁体１０２の一方に導電性遮蔽体を設けた場合と比較して、静電気の拡散を効
果的に行い、電荷の局在化を効果的に防ぐことができる。その結果、静電気による半導体
集積回路１００の破壊をより効果的に防ぐことができる。
導電性遮蔽体１４０はめっき法により半導体装置周囲（上面、下面、側面）全部を覆うよ
うに（半導体装置をくるむように）形成してもよいし、それぞれの第１の絶縁体１１２と
第２の絶縁体１０２外側に設けられる導電性遮蔽体１４０を電気的に接続する導電領域を
形成しても良い。導電領域は、半導体装置の側面の一部であってもよいし、半導体装置内
部を貫通する電極層であってもよい。なお、半導体装置において側面とは、同一絶縁体に
設けられた複数の半導体集積回路チップを、個々のチップに切断（分断）した際に生じる
切断面（分断面）である。上記切断面は導電性遮蔽体１４０によって全部覆われていても
よいし、一部覆われていてもよい。
図３（Ｃ）に図３（Ａ）（Ｂ）に示す半導体装置の平面図を示す。図３（Ｃ）において、
第１の絶縁体１１２、アンテナ１０１、半導体集積回路１００及び第２の絶縁体１０２の
積層体１４３は、導電性遮蔽体１４０ａ（第１の絶縁体１１２側（表面側、上面側ともい
う））、１４０ｂ（第２の絶縁体１０２側（裏面側、下面側ともいう））、１４０ｃ１、
１４０ｃ２、１４０ｃ３、１４０ｃ４（側面側）に覆われている。
図２２（Ａ）は少なくとも１つの側面を導電性遮蔽体１４０が覆う構造である。また、図
２２（Ｂ）は、表面に形成される導電性遮蔽体１４０ａ、１４０ｂが半導体装置内部を貫
通する電極層１４１ａ、図２２（Ｃ）では電極層１４１ａ、１４１ｂで電気的に接続する
例である。電極層１４１ａ、１４１ｂは、導電性遮蔽体をめっき法によって形成する前に
貫通孔を形成しておき、めっき液を充填させることで形成することができる。なお、図２
２（Ｂ）（Ｃ）は、個々のアンテナ１０１及び半導体集積回路１００を第２の絶縁体１０
２を接着する前に分断し、その開口を充填するように第２の絶縁体１０２を接着する例で
ある。従って図２２（Ｂ）（Ｃ）はその断面図において、アンテナ１０１及び半導体集積
回路１００は絶縁体によって分断されている。
導電性遮蔽体１４０は半導体集積回路１００を覆うように半導体集積回路１００と重なる
領域全面に設けられ半導体集積回路１００を挟持している。
また、導電性遮蔽体１４０と半導体集積回路１００及びアンテナ１０１はそれぞれ電気的
に接続しない。
本実施の形態の半導体装置は、無線通信により外部装置と信号の送受信を行う機能を有す
る、非接触信号処理装置である。よって、導電性遮蔽体１４０は、半導体装置に含まれる
アンテナ１０１が送受信すべき電磁波を透過し、かつ外部からの静電気が半導体装置内部
の半導体集積回路１００に印加されるのを遮断する。導電性遮蔽体１４０は静電気放電に
より印加される静電気を拡散して逃がす、または電荷の局部的な存在（局在化）を防ぐ（
局部的な電位差が発生しないようにする）ため、半導体集積回路１００の静電気破壊を防
ぐことができる。
半導体集積回路１００は、表面及び裏面両方に電気的に接続されている導電性遮蔽体が設
けられているので、外部からの静電気に対して広い領域にわたって保護されており、より
高い静電気破壊防止効果を得ることができる。
半導体集積回路１００に対してアンテナ１０１の反対側の面が静電気放電（ＥＳＤ）に対
する耐性が弱いため、第２の絶縁体１０２側の導電性遮蔽体１４０の膜厚を第１の絶縁体
１１２側の導電性遮蔽体１４０より厚くしてもよい。
また、本実施の形態で示す半導体装置は、外部からの電磁波により誘導起電力を発生させ
て動作を行う（無線機能を有する）ものである。このため、導電性遮蔽体は、静電気によ
る半導体集積回路の破壊を防ぐと共に、電磁波を透過させる導電性材料を用いて形成する
必要がある。
一般に、電磁波は物質中において減衰することが知られており、この減衰は、特に導電性
材料において顕著となる。このため、本実施の形態では、導電性遮蔽体を電磁波が透過で
きるように膜厚を十分に薄くする。
導電性遮蔽体の膜厚は、通信に利用される電磁波の周波数、導電性遮蔽体として用いる導
電性材料の抵抗率や透磁率に基づいて定めればよい。
例えば、電磁波の周波数を１３．５６ＭＨｚとして、導電性遮蔽体として抵抗率ρ：５．
５×１０−７（Ω・ｍ）の導電性材料を用いる場合には、膜厚を少なくとも５００ｎｍ以
下程度とする。これにより、静電気放電に起因する半導体装置の破壊を抑制するとともに
、外部との通信を良好に行うことが可能となる。
また、より抵抗率が高い導電性材料を用いる場合には、膜厚を７００ｎｍ以下程度の厚さ
となるように形成すればよい。
また、導電性遮蔽体の膜厚の下限は、抵抗率に基づいて決めることが好ましい。例えば、
導電性遮蔽体として用いる導電性材料の抵抗率が高い場合には、静電気を効果的に拡散さ
せるために、導電性遮蔽体を厚く形成することが好ましい。抵抗率が高い導電性材料を用
いて導電性遮蔽体を薄くしすぎると、シート抵抗が大きくなり、静電気放電が発生した場
合に静電気を効果的に拡散できず、半導体集積回路に大電流が流れて破壊されるおそれが
あるためである。
したがって、静電気による半導体装置の破壊を効果的に防止するためには、導電性遮蔽体
のシート抵抗が１．０×１０７Ω／□以下、好ましくは１．０×１０４Ω／□以下、より
好ましくは１．０×１０２Ω／□以下となるように膜厚を定めることが好ましい。
なお、導電性遮蔽体のシート抵抗が上述の範囲となるのであれば、電磁波を透過させると
いう観点からは、その膜厚をできるだけ小さくすることが好ましい。
なお、導電性材料として抵抗率が低い材料を用いる場合には、膜厚を極めて薄く設けた場
合であっても、シート抵抗を十分に小さくし且つ電磁波を透過しやすくすることができる
が、作製プロセス等を考慮すると、１ｎｍ以上（好ましくは３ｎｍ以上）程度の厚さとす
ればよい。
一方で、比較的抵抗率が高い材料を用いる場合には、少なくとも５ｎｍ以上の厚さとする
ことが好ましい。
上述のような導電性遮蔽体を形成することで、静電気放電に起因する半導体装置の破壊を
効果的に抑制するとともに、外部との通信を良好に行うことができる半導体装置を得るこ
とができる。
次に、図１で示した構成に適用可能な材料等について詳細に説明する。
導電性遮蔽体としては、導電性を有しておれば良く、導電性材料を用いて形成された導電
層を用いることができる。本発明では、導電性遮蔽体である導電層を、めっき法により金
属を含む膜で形成する。
本発明では、水溶液中に存在する金属イオンを電子により還元することにより金属を含む
膜を形成する、湿式のめっき法を用いる。湿式のめっき法には還元方法で分類すると、電
気で還元する方法（電解（電気）めっき法）、還元剤により還元する方法（無電解めっき
法）、イオン化傾向の差によって還元する方法（置換めっき法）などがあげられる。本発
明では、上記湿式のめっき法を用いることができ、さらに上記湿式のめっき法を組み合わ
せて用いてもよい。
湿式のめっき法は対象物に対して等方的に被膜を形成することができるため、被膜形成可
能な領域が広く、一度のめっき工程によって、半導体装置の周囲（上面、下面、側面）を
覆う導電性遮蔽体を形成することができる。同工程のめっき工程で形成する導電性遮蔽体
は連続した膜とすることができる。
めっき法は一度に処理できる領域が広く、生産性が向上する、工程にかかるコストを削減
し低コスト化することができる。従って、めっき法を導電性遮蔽体の形成に用いると、本
発明の半導体装置を低コストで生産性高く作製することができる。工程の低コスト化は、
より低価格の半導体装置の提供を可能とする。
このような導電性遮蔽体１４０は、挟持するアンテナ及び半導体集積回路が送受信すべき
電磁波を透過し、かつ静電気を遮断する膜厚、材料で形成する。よって、静電気破壊に耐
性を有する信頼性の高い、アンテナを介した無線通信によるデータ送受信可能な半導体装
置を提供することができる。
導電性遮蔽体１４０としては、湿式のめっき法で形成できる金属を含む膜の単層、又は積
層を用いることができる。
導電性遮蔽体１４０は、例えば、ニッケル、銅、錫、銀、金、白金、パラジウム、亜鉛、
カドミウム、クロム、鉄、コバルト、タングステンから選ばれた元素、又は前記元素を主
成分とする合金材料で形成すればよい。
合金材料としては、ニッケル合金（ニッケルリン（ＮｉＰ）合金、ニッケルボロン（Ｎｉ
Ｂ）合金、ニッケルコバルト（ＮｉＣｏ）合金、ニッケルコバルトリン（ＮｉＣｏＰ）合
金、ニッケル鉄リン（ＮｉＦｅＰ）合金、ニッケルタングステンリン（ＮｉＷＰ）合金な
ど）、亜鉛合金（亜鉛鉄合金、亜鉛ニッケル合金、錫亜鉛合金）、錫合金（錫銀合金、錫
コバルト合金）、銅亜鉛合金（黄銅）などがあげられる。
めっき法により成膜される金属を含む膜と、他の作製方法（スパッタリング法、プラズマ
ＣＶＤ法、蒸着法などの各種乾式法、塗布法、印刷法、液滴吐出法（インクジェット法）
など）によって成膜された金属、金属窒化物、金属酸化物などの膜、及びそれらの積層を
用いてもよい。金属窒化物、金属酸化物は金属膜表面を窒化、又は酸化しても形成するこ
とができる。
金属窒化物としては、窒化タンタル、窒化チタンなどを用いることができる。
金属酸化物としては、インジウム錫酸化物（ＩＴＯ）、酸化珪素を含むインジウム錫酸化
物（ＩＴＳＯ）、有機インジウム、有機スズ、酸化亜鉛等を用いることができる。また、
酸化亜鉛（ＺｎＯ）を含むインジウム亜鉛酸化物（ＩＺＯ（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏ
ｘｉｄｅ））、酸化亜鉛（ＺｎＯ）、ガリウム（Ｇａ）を含む酸化亜鉛、酸化スズ（Ｓｎ
Ｏ２）、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム
亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物
なども用いてもよい。
なお、用いる湿式のめっき法、及び導電性材料によって、めっき膜を形成する領域（被め
っき体）への導電膜（シード層）の形成や、触媒物質の吸着などの処理を適宜行う。
また、導電性遮蔽体１４０上の保護層を積層してもよい。保護層としては、窒化物材料（
例えば、窒化タンタル、窒化チタンなど）、酸化物材料（例えば、酸化チタンなど）を用
いて形成することができる。保護層により半導体装置の表面に導電性遮蔽体１４０を設け
る場合でも保護層が最表面となり、導電性遮蔽体１４０の劣化を防ぐことができる。保護
層は膜厚１０ｎｍ以上２００ｎｍ以下程度とすればよい。
絶縁体としては、繊維体に有機樹脂が含浸された構造体を用いることができる。第１の絶
縁体１１２及び第２の絶縁体１０２に繊維体に有機樹脂が含浸された構造体を用いる例を
図２（Ａ）乃至（Ｃ）に示す。図２（Ａ）（Ｂ）は図３（Ａ）（Ｂ）と対応している。
第１の絶縁体１１２及び第２の絶縁体１０２は繊維体に有機樹脂が含浸された構造体を用
いており、第１の絶縁体１１２は繊維体１６０に有機樹脂１６１が含浸された構造体、第
２の絶縁体１０２は繊維体１５０に有機樹脂１５１が含浸された構造体である。
繊維体１６０が繊維糸束を経糸及び緯糸として製織した織布の平面図を図２（Ｃ）に示す
。
図２（Ｃ）に示すように、繊維体１６０は、一定間隔をあけた経糸と、一定間隔をあけた
緯糸とで織られている。このような経糸及び緯糸を用いて製織された繊維体には、経糸及
び緯糸が存在しない領域を有する。このような繊維体１６０は、有機樹脂１６１が含浸さ
れる割合が高まり、繊維体１６０と半導体集積回路との密着性を高めることができる。
また繊維体１６０は、経糸及び緯糸の密度が高く、経糸及び緯糸が存在しない領域の割合
が低いものでもよい。
繊維体１６０に有機樹脂１６１が含浸された構造体は、プリプレグとも呼ばれる。プリプ
レグは、具体的には繊維体にマトリックス樹脂を有機溶剤で希釈したワニスを含浸させた
後、乾燥して有機溶剤を揮発させてマトリックス樹脂を半硬化させたものである。構造体
の厚さは、１０μｍ以上１００μｍ以下、さらには１０μｍ以上３０μｍが好ましい。こ
のような厚さの構造体を用いることで、薄型で湾曲することが可能な半導体装置を作製す
ることができる。例えば、絶縁体として、弾性率１３ＧＰａ以上１５ＧＰａ以下、破断係
数１４０ＭＰａのプリプレグを用いることができる。
なお繊維体に有機樹脂が含浸された構造体は、複数層を積層させてもよい。この場合、単
層の繊維体に有機樹脂が含浸された構造体を複数積層させることで構造体を形成してもよ
いし、複数の積層された繊維体に有機樹脂を含浸させた構造体を用いても良い。また、単
層の繊維体に有機樹脂が含浸された構造体を複数積層させる際、各構造体間に別の層を挟
むようにしても良い。
また有機樹脂１６１として、エポキシ樹脂、不飽和ポリエステル樹脂、ポリイミド樹脂、
ビスマレイミドトリアジン樹脂、またはシアネート樹脂等の熱硬化性樹脂を用いることが
できる。或いは有機樹脂１６１として、ポリフェニレンオキシド樹脂、ポリエーテルイミ
ド樹脂、またはフッ素樹脂等の熱可塑性樹脂を用いることができる。また有機樹脂１６１
として、上記熱可塑性樹脂及び上記熱硬化性樹脂の複数を用いてもよい。上記有機樹脂を
用いることで、熱処理により繊維体を半導体集積回路に固着することができる。なお、有
機樹脂１６１はガラス転移温度が高いほど、局所的押圧に対して破壊しにくいため好まし
い。
有機樹脂１６１にまたは繊維の糸束内に高熱伝導性フィラーを分散させてもよい。高熱伝
導性フィラーとしては、窒化アルミニウム、窒化ホウ素、窒化珪素、アルミナ等が挙げら
れる。また、高熱伝導性フィラーとしては、銀、銅等の金属粒子がある。導電性フィラー
が有機樹脂または繊維糸束内に含まれることにより半導体集積回路での発熱を外部に放出
しやすくなるため、半導体装置の蓄熱を抑制することが可能であり、半導体装置の破壊を
低減することができる。
繊維体１６０は、有機化合物または無機化合物の高強度繊維を用いた織布または不織布で
あり、部分的に重なるように配置する。高強度繊維としては、具体的には引張弾性率また
はヤング率の高い繊維である。高強度繊維の代表例としては、ポリビニルアルコール系繊
維、ポリエステル系繊維、ポリアミド系繊維、ポリエチレン系繊維、アラミド系繊維、ポ
リパラフェニレンベンゾビスオキサゾール繊維、ガラス繊維、または炭素繊維が挙げられ
る。ガラス繊維としては、Ｅガラス、Ｓガラス、Ｄガラス、Ｑガラス等を用いたガラス繊
維が挙げられる。なお、繊維体１６０は、一種類の上記高強度繊維で形成されてもよい。
また、複数の上記高強度繊維で形成されてもよい。
また、繊維体１６０は、繊維（単糸）の束（以下、糸束と呼ぶ）を経糸及び緯糸に使って
製織した織布、または複数種の繊維の糸束をランダムまたは一方向に堆積させた不織布で
あってもよい。織布の場合、平織り、綾織り、しゅす織り等を適宜用いることができる。
糸束の断面は、円形でも楕円形でもよい。繊維糸束として、高圧水流、液体を媒体とした
高周波の振動、連続超音波の振動、ロールによる押圧等によって、開繊加工をした繊維糸
束を用いてもよい。開繊加工をした繊維糸束は、糸束幅が広くなり、厚み方向の単糸数を
削減することが可能であり、糸束の断面が楕円形または平板状となる。また、繊維糸束と
して低撚糸を用いることで、糸束が扁平化やすく、糸束の断面形状が楕円形状または平板
形状となる。このように、断面が楕円形または平板状の糸束を用いることで、繊維体１６
０を薄くすることが可能である。このため、構造体を薄くすることが可能であり、薄型の
半導体装置を作製することができる。
なお、本実施の形態の図面においては、繊維体１６０は、断面が楕円形の糸束で平織りし
た織布で示されている。
また、繊維糸束内部への有機樹脂の浸透率を高めるため、繊維に表面処理が施されても良
い。例えば、繊維表面を活性化させるためのコロナ放電処理、プラズマ放電処理等がある
。また、シランカップリング剤、チタネートカップリング剤を用いた表面処理がある。
また、第１の絶縁体１１２及び第２の絶縁体１０２として、弾性率が低く、かつ破断強度
が高い材料を用いてもよい。例えば、第１の絶縁体１１２及び第２の絶縁体１０２として
、弾性率５ＧＰａ以上１２ＧＰａ以下、破断係数３００ＭＰａ以上のゴム弾性を有する膜
を用いることができる。
第１の絶縁体１１２及び第２の絶縁体１０２は、高強度材料で形成されていることが好ま
しい。高強度材料の代表例としては、ポリビニルアルコール系樹脂、ポリエステル系樹脂
、ポリアミド系樹脂、ポリエチレン系樹脂、アラミド系樹脂、ポリパラフェニレンベンゾ
ビスオキサゾール樹脂、ガラス樹脂等がある。弾性を有する高強度材料で形成される第１
の絶縁体１１２及び第２の絶縁体１０２を設けると局所的な押圧などの荷重を層全体に拡
散し吸収するために、半導体装置の破損を防ぐことができる。
より具体的には、第１の絶縁体１１２及び第２の絶縁体１０２として、アラミド樹脂、ポ
リエチレンナフタレート（ＰＥＮ）樹脂、ポリエーテルサルフォン（ＰＥＳ）樹脂、ポリ
フェニレンサルファイド（ＰＰＳ）樹脂、ポリイミド（ＰＩ）樹脂などを用いることがで
きる。
半導体集積回路１００やアンテナ１０１と第１の絶縁体１１２、第２の絶縁体１０２との
接着は、接着層を用いてもよい。接着層は絶縁体と半導体集積回路とを固着することがで
きればよく、熱硬化樹脂、紫外線硬化樹脂、アクリル樹脂系、ウレタン樹脂系、エポキシ
樹脂系、シリコーン樹脂系などを用いることができる。接着層は、膜厚３μｍ以上１５μ
ｍ以下程度とすればよい。半導体集積回路１００と第１の絶縁体１１２、第２の絶縁体１
０２を加熱及び加圧処理によって接着する場合は、接着層を用いなくてもよい。
また、半導体集積回路上に保護層を形成してもよい。図３（Ｂ）図２（Ｂ）に半導体集積
回路１００上に保護層として無機絶縁層１０５を形成する例を示す。また、図３（Ｂ）図
２（Ｂ）は半導体集積回路１００上にアンテナ１０１を形成し、アンテナ１０１上に無機
絶縁層１０５が形成されている例である。無機絶縁層１０５でアンテナ１０１を覆うこと
で、アンテナとして機能する導電層の酸化などを防ぐことができる。
無機絶縁層１０５は、スパッタリング法やプラズマＣＶＤ法、塗布法、印刷法等により、
無機化合物を用いて単層又は積層で形成する。無機化合物の代表例としては、珪素酸化物
又は珪素窒化物が挙げられる。珪素酸化物及び珪素窒化物の代表例としては、酸化珪素、
酸化窒化珪素、窒化珪素、窒化酸化珪素等が該当する。なお、本明細書において酸化窒化
珪素膜とは、その組成として、窒素よりも酸素の含有量が多いものであって、濃度範囲と
して酸素が５５〜６５原子％、窒素が１〜２０原子％、Ｓｉが２５〜３５原子％、水素が
０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化珪素膜とは、その組成
として、酸素よりも窒素の含有量が多いものであって、濃度範囲として酸素が１５〜３０
原子％、窒素が２０〜３５原子％、Ｓｉが２５〜３５原子％、水素が１５〜２５原子％の
範囲で含まれるものをいう。
さらには、無機絶縁層１０５を積層構造としても良い。例えば、無機化合物を用いて積層
してもよく、代表的には、酸化珪素、窒化酸化珪素、及び酸化窒化珪素を積層して形成し
ても良い。
本発明の半導体装置の作製方法を図１（Ａ）乃至（Ｅ）を用いて説明する。作製基板であ
る絶縁表面を有する基板１１０上に剥離層１１１を介してアンテナ１０１及び半導体集積
回路１００を形成する（図１（Ａ）参照。）。
作製基板である基板１１０としては、ガラス基板、石英基板、サファイア基板、セラミッ
ク基板、表面に絶縁層が形成された金属基板などを用いることができる。また、本実施の
形態の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。半導体装置
の作製工程において、その行う工程に合わせて作製基板を適宜選択することができる。
剥離層１１１は、スパッタリング法やプラズマＣＶＤ法、塗布法、印刷法等により、タン
グステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニオブ（Ｎ
ｂ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ル
テニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリ
ジウム（Ｉｒ）、珪素（Ｓｉ）から選択された元素、又は元素を主成分とする合金材料、
又は前記元素を主成分とする化合物材料からなる層を、単層又は積層して形成する。珪素
を含む層の結晶構造は、非晶質、微結晶、多結晶のいずれの場合でもよい。なお、ここで
は、塗布法は、スピンコーティング法、液滴吐出法、ディスペンス法を含む。
剥離層１１１が単層構造の場合、好ましくは、タングステン層、モリブデン層、又はタン
グステンとモリブデンの混合物を含む層を形成する。又は、タングステンの酸化物若しく
は酸化窒化物を含む層、モリブデンの酸化物若しくは酸化窒化物を含む層、又はタングス
テンとモリブデンの混合物の酸化物若しくは酸化窒化物を含む層を形成する。なお、タン
グステンとモリブデンの混合物とは、例えば、タングステンとモリブデンの合金に相当す
る。
剥離層１１１が積層構造の場合、好ましくは、１層目としてタングステン層、モリブデン
層、又はタングステンとモリブデンの混合物を含む層を形成し、２層目として、タングス
テン、モリブデン又はタングステンとモリブデンの混合物の酸化物、窒化物、酸化窒化物
又は窒化酸化物を形成する。
剥離層１１１として、タングステンを含む層とタングステンの酸化物を含む層の積層構造
を形成する場合、タングステンを含む層を形成し、その上層に酸化物で形成される絶縁層
を形成することで、タングステン層と絶縁層との界面に、タングステンの酸化物を含む層
が形成されることを活用してもよい。さらには、タングステンを含む層の表面を、熱酸化
処理、酸素プラズマ処理、オゾン水等の酸化力の強い溶液での処理等を行ってタングステ
ンの酸化物を含む層を形成してもよい。またプラズマ処理や加熱処理は、酸素、窒素、一
酸化二窒素、あるいは前記ガスとその他のガスとの混合気体雰囲気下で行ってもよい。こ
れは、タングステンの窒化物、酸化窒化物及び窒化酸化物を含む層を形成する場合も同様
であり、タングステンを含む層を形成後、その上層に窒化珪素層、酸化窒化珪素層、窒化
酸化珪素層を形成するとよい。
また、上記の工程によると、基板１１０に接するように剥離層１１１を形成しているが、
本発明はこの工程に制約されない。基板１１０に接するように下地となる絶縁層を形成し
、その絶縁層に接するように剥離層１１１を設けてもよい。
半導体集積回路１００と第１の絶縁体１１２を接着し、剥離層１１１を用いて半導体集積
回路１００を基板１１０より剥離する。よって半導体集積回路１００は、第１の絶縁体１
１２側に設けられる（図１（Ｂ）参照。）。
本実施の形態では、第１の絶縁体１１２として繊維体１６０に有機樹脂１６１が含浸され
た構造体を用いる。構造体を加熱し圧着して、構造体の有機樹脂を可塑化または硬化する
。なお、有機樹脂が可塑性有機樹脂の場合、この後、室温に冷却することにより可塑化し
た有機樹脂を硬化する。有機樹脂は加熱及び圧着により、半導体集積回路に密着するよう
に均一に広がり、硬化する。上記構造体を圧着する工程は、大気圧下または減圧下で行う
。
なお、他の基板への転置工程は、基板と半導体集積回路の間に剥離層を形成し、剥離層と
半導体集積回路との間に金属酸化膜を設け、当該金属酸化膜を結晶化により脆弱化して、
当該半導体集積回路を剥離する方法、耐熱性の高い基板と半導体集積回路の間に水素を含
む非晶質珪素膜を設け、レーザ光の照射またはエッチングにより当該非晶質珪素膜を除去
することで、当該半導体集積回路を剥離する方法、基板と半導体集積回路の間に剥離層を
形成し、剥離層と半導体集積回路との間に金属酸化膜を設け、当該金属酸化膜を結晶化に
より脆弱化し、剥離層の一部を溶液やＮＦ３、ＢｒＦ３、ＣｌＦ３等のフッ化ハロゲンガ
スによりエッチングで除去した後、脆弱化された金属酸化膜において剥離する方法、半導
体集積回路が形成された基板を機械的に削除又は溶液やＮＦ３、ＢｒＦ３、ＣｌＦ３等の
フッ化ハロゲンガスによるエッチングで除去する方法等を適宜用いることができる。また
、剥離層として窒素、酸素や水素等を含む膜（例えば、水素を含む非晶質珪素膜、水素含
有合金膜、酸素含有合金膜など）を用い、剥離層にレーザ光を照射して剥離層内に含有す
る窒素、酸素や水素をガスとして放出させ半導体集積回路と基板との剥離を促進する方法
を用いてもよい。
上記剥離方法を組み合わすことでより容易に転置工程を行うことができる。つまり、レー
ザ光の照射、ガスや溶液などによる剥離層へのエッチング、鋭いナイフやメスなどによる
機械的な削除を行い、剥離層と半導体集積回路とを剥離しやすい状態にしてから、物理的
な力（機械等による）によって剥離を行うこともできる。
また、剥離層と半導体集積回路との界面に液体を浸透させて作製基板から半導体集積回路
を剥離してもよい。
第２の絶縁体１０２も第１の絶縁体１１２と同様、繊維体１５０に有機樹脂１５１が含浸
された構造体を用いる。
半導体集積回路１００の露出している剥離面に構造体を加熱し圧着して第２の絶縁体１０
２を接着し、アンテナ１０１及び半導体集積回路１００を第１の絶縁体１１２及び第２の
絶縁体１０２に挟持する（図１（Ｃ）参照。）。
図示しないが第１の絶縁体１１２及び第２の絶縁体１０２は複数の半導体集積回路を挟持
しており、個々の半導体集積回路１００ごとに分断し、半導体集積回路チップである積層
体１４３を作製する。分断手段としては物理的に分断することができれば特に限定しない
が、本実施の形態ではレーザ光を照射することによって分断する。
分断することによって、アンテナ１０１及び半導体集積回路１００は第１の絶縁体１１２
と第２の絶縁体１０２とによって封止され、チップには分断面（分断による生じる側面）
が生じる。
積層体１４３をめっきする金属材料を含むめっき液１４５に浸漬し、積層体１４３上に金
属を含む膜を成長させる（図１（Ｄ）参照。）。所望とする膜厚に達するように浸漬時間
を制御し、導電性遮蔽体１４０を形成する（図１（Ｅ）参照。）。
よってアンテナ１０１及び半導体集積回路１００は、第１の絶縁体１１２と第２の絶縁体
１０２に封止され、かつ半導体装置の表面及び裏面に相当する第１の絶縁体１１２と第２
の絶縁体１０２の外側、及び側面に設けられた導電性遮蔽体１４０により静電気放電に対
して保護される構造となる。
めっき液１４５が、積層体１４３の被めっき領域と接すればよいので、浸漬する方法には
限定されない。よって、積層体１４３を斜め（または垂直）に立てて設置し、めっき液１
４５を、積層体１４３表面に流すように塗布してもよい。積層体１４３を立てて溶液を塗
布するようにめっきを行うと、大面積の基板であっても工程に用いる装置が小型化できる
利点がある。
半導体集積回路を覆う導電性遮蔽体により、半導体集積回路の静電気放電による静電気破
壊（回路の誤動作や半導体素子の損傷）を防止する。また半導体集積回路を挟持する一対
の絶縁体によって、薄型化及び小型化を達成しながら耐性を有する信頼性の高い半導体装
置を提供することができる。また、作製工程においても外部ストレス、又は静電気放電に
起因する形状や特性の不良を防ぎ、歩留まり良く半導体装置を作製することができる。ま
た、導電性遮蔽体の形成にめっき法を用いるために、低コストで生産性高く半導体装置を
作製することができる。
（実施の形態２）
本実施の形態では、本発明を用いた高い信頼性を付与することを目的とする半導体装置、
及び半導体装置の作製方法の他の例を図１４乃至図１７を用いて説明する。以下に説明す
る本実施の形態の構成において、実施の形態１と同一部分又は同様な機能を有する部分に
は同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
本実施の形態では、絶縁体を積層構造にする例を示す。図１４（Ａ）において、アンテナ
１０１及びアンテナ１０１と接続する半導体集積回路１００は第１の絶縁体１１２及び第
２の絶縁体１０２に挟持されており、半導体集積回路１００と第２の絶縁体１０２との間
に第３の絶縁体１０３が、第１の絶縁体１１２及び第２の絶縁体１０２の外側（半導体集
積回路１００と反対側）及び側面に導電性遮蔽体１４０が設けられている。導電性遮蔽体
１４０は側面すべてに形成され、半導体装置周囲を囲む（くるむ）ように設けられても良
いし、側面の一部を覆うように形成してもよい。本発明において第１の絶縁体１１２及び
第２の絶縁体１０２の外側に形成される導電性遮蔽体は電気的に接続している。本実施の
形態では導電性遮蔽体１４０は第１の絶縁体１１２及び第２の絶縁体１０２の外側にわた
って同めっき工程で形成され、連続膜である。
図１４（Ｂ）は半導体集積回路１００と第３の絶縁体１０３とを接着層１０４を用いて固
着する例である。図１４（Ｂ）では接着層１０４としてアクリル樹脂を用いる。
半導体集積回路１００と第２の絶縁体１０２の間に設けられる第３の絶縁体１０３は、衝
撃拡散層として機能するため、第１の絶縁体１１２及び第２の絶縁体１０２より弾性率が
低く、かつ破断強度が高い方が好ましい。
第３の絶縁体１０３は、半導体集積回路の近くに接して設けられることによって、より外
部から半導体集積回路にかかる力を拡散し、低減する効果がある。
図１４における第１の絶縁体１１２及び第２の絶縁体１０２としては、繊維体に有機樹脂
が含浸された構造体を用いることができる。図１４における第１の絶縁体１１２及び第２
の絶縁体１０２は、弾性率１３ＧＰａ以上、破断係数は３００ＭＰａ未満が好ましい。
第３の絶縁体１０３として、弾性率が低く、かつ破断強度が高い材料を用いるのが好まし
い。例えば、第３の絶縁体１０３は、弾性率５ＧＰａ以上１２ＧＰａ以下、破断係数３０
０ＭＰａ以上のゴム弾性を有する膜を用いることができる。
第３の絶縁体１０３は、高強度材料で形成されていることが好ましい。高強度材料の代表
例としては、ポリビニルアルコール系樹脂、ポリエステル系樹脂、ポリアミド系樹脂、ポ
リエチレン系樹脂、アラミド系樹脂、ポリパラフェニレンベンゾビスオキサゾール樹脂、
ガラス樹脂等がある。弾性を有する高強度材料で形成される第３の絶縁体１０３を設ける
と局所的な押圧などの荷重を層全体に拡散し吸収するために、半導体装置の破損を防ぐこ
とができる。
より具体的には、第３の絶縁体１０３として、アラミド樹脂、ポリエチレンナフタレート
（ＰＥＮ）樹脂、ポリエーテルサルフォン（ＰＥＳ）樹脂、ポリフェニレンサルファイド
（ＰＰＳ）樹脂、ポリイミド（ＰＩ）樹脂などを用いることができる。本実施の形態では
、第３の絶縁体１０３としてアラミド樹脂フィルム（弾性率１０ＧＰａ、破断強度４８０
ＭＰａ）を用いる。
また、図１５（Ａ）（Ｂ）に示すように、第１の絶縁体１１２の外側（アンテナ１０１と
反対側）にも第３の絶縁体１０３と同様な第４の絶縁体１１３を設けてもよい。
図１５（Ａ）は第１の絶縁体１１２の外側に第３の絶縁体１０３と同様な第４の絶縁体１
１３を接着層１１４を用いて固着する例である。本実施の形態では、第４の絶縁体１１３
としてアラミドフィルムを用い、接着層１１４としてアクリル樹脂を用いる。第１の絶縁
体１１２と第４の絶縁体１１３を加熱及び加圧処理によって接着する場合は、接着層１１
４を用いなくてもよい。この場合、図１５（Ｂ）のようにアンテナ１０１、第１の絶縁体
１１２、及び第４の絶縁体１１３は直接接着する。アンテナ１０１と第１の絶縁体１１２
との接着工程、第１の絶縁体１１２と第４の絶縁体１１３との接着工程は同時に行っても
よいし、別工程で行ってもよい。
本発明の半導体装置の作製方法を図１６（Ａ）乃至（Ｄ）を用いて説明する。作製基板で
ある絶縁表面を有する基板１１０上に剥離層１１１を介してアンテナ１０１及び半導体集
積回路１００を形成する（図１６（Ａ）参照。）。
アンテナ１０１及び半導体集積回路１００と第１の絶縁体１１２を接着し、剥離層１１１
を用いて半導体集積回路１００を基板１１０より剥離する。よって半導体集積回路１００
は、第１の絶縁体１１２側に設けられる（図１６（Ｂ）参照。）。
図１６でも、第１の絶縁体１１２として繊維体１６０に有機樹脂１６１が含浸された構造
体を用いる。構造体を加熱し圧着して、構造体の有機樹脂を可塑化または硬化する。
第２の絶縁体１０２も第１の絶縁体１１２と同様、繊維体１５０に有機樹脂１５１が含浸
された構造体を用いる。構造体を加熱し圧着して、第３の絶縁体１０３と第２の絶縁体１
０２を接着する。第３の絶縁体１０３の第２の絶縁体１０２の反対面には接着層１０４を
設ける。
半導体集積回路１００の露出している剥離面に接着層１０４を接着する（図１６（Ｃ）参
照。）。
次に第１の絶縁体１１２、第２の絶縁体１０２の表面、及びチップ状に切断された側面に
導電性遮蔽体１４０を湿式のめっき法で形成する（図１６（Ｄ）参照。）。本実施の形態
では、導電性遮蔽体１４０として、無電解めっき法によりニッケルリン（ＮｉＰ）合金膜
を形成する。
さらに、図１７（Ｄ）のように、プリプレグを用いた第１の絶縁体１１２、第２の絶縁体
１０２を半導体集積回路１００又はアンテナ１０１に接着し、第１の絶縁体１１２、第２
の絶縁体１０２の外側（半導体集積回路１００、アンテナ１０１と反対側）に第４の絶縁
体１１３、第３の絶縁体１０３を設け、第４の絶縁体１１３、第３の絶縁体１０３表面、
及び側面を導電性遮蔽体１４０で覆う構造としてもよい。
図１７（Ｄ）の構造の作製工程としては、作製基板である絶縁表面を有する基板１１０上
に剥離層１１１を介してアンテナ１０１及び半導体集積回路１００を形成する（図１７（
Ａ）参照。）。
次に、第４の絶縁体１１３、第１の絶縁体１１２、アンテナ１０１及び半導体集積回路１
００を加熱し圧着して、アンテナ１０１及び半導体集積回路１００を基板１１０より剥離
層１１１を用いて剥離する（図１７（Ｂ）参照。）。
第３の絶縁体１０３、第２の絶縁体１０２を加熱し、半導体集積回路１００に圧着して、
半導体集積回路１００に第３の絶縁体１０３、第２の絶縁体１０２を接着する（図１７（
Ｃ）参照。）。
第４の絶縁体１１３、第１の絶縁体１１２、アンテナ１０１、半導体集積回路１００、第
２の絶縁体１０２、及び第３の絶縁体１０３が積層された積層体を覆うように導電性遮蔽
体１４０を湿式のめっき法により形成する（図１７（Ｄ）参照。）。
第３の絶縁体１０３や第４の絶縁体１１３は、半導体装置の外的ストレスに対する強度を
高める効果の他、特に第３の絶縁体１０３のように半導体集積回路１００と第２の絶縁体
１０２との間に設けられる場合は作製工程において、加圧処理を行っても、第３の絶縁体
１０３が力を拡散するために半導体集積回路１００に破損や特性不良などの悪影響を与え
ない。よって歩留まりよく半導体装置を作製することができる。
導電性遮蔽体１４０は、半導体装置に含まれるアンテナ１０１が送受信すべき電磁波を透
過し、かつ外部からの静電気が半導体装置内部の半導体集積回路１００に印加されるのを
遮断する。導電性遮蔽体１４０は静電気放電により印加される静電気を拡散して逃がす、
または電荷の局部的な存在（局在化）を防ぐ（局部的な電位差が発生しないようにする）
ため、半導体集積回路１００の静電気破壊を防ぐことができる。
また、半導体装置に外部から与えられる力に対する第１の絶縁体１１２及び第２の絶縁体
１０２、さらにその力を拡散する第４の絶縁体１１３及び第３の絶縁体１０３を設けるこ
とによって、局所的にかかる力を軽減することができるため、半導体装置の破損や特性不
良などを防止することが可能となる。
また、本実施の形態の図１５（Ａ）の構造において絶縁体は、主に耐衝撃層として機能す
る繊維体に有機樹脂が含浸された構造体である第１の絶縁体１１２及び第２の絶縁体１０
２、主に衝撃拡散層として機能する弾性率が低く、かつ破断強度が高い第３の絶縁体１０
３及び第４の絶縁体１１３の４層によって構成されているが、少なくともアンテナ１０１
及び半導体集積回路１００を挟持する２層の絶縁体があればよい。よって、上記４層のう
ち３層、又は２層を用いる構成であってもよい。少なくとも半導体集積回路１００及びア
ンテナ１０１を絶縁体を介して、お互いに電気的に接続する導電性遮蔽体１４０で覆った
後、さらに導電性遮蔽体１４０上に絶縁体を積層してもよい。導電性遮蔽体表面が露出し
ないと、酸化、摩耗、ひび割れなどの導電性遮蔽体の劣化を防止する効果がある。
半導体集積回路を覆う導電性遮蔽体により、半導体集積回路の静電気放電による静電気破
壊（回路の誤動作や半導体素子の損傷）を防止する。また半導体集積回路を挟持する一対
の絶縁体によって、薄型化及び小型化を達成しながら耐性を有する信頼性の高い半導体装
置を提供することができる。また、作製工程においても外部ストレス、又は静電気放電に
起因する形状や特性の不良を防ぎ、歩留まり良く半導体装置を作製することができる。ま
た、導電性遮蔽体の形成にめっき法を用いるために、低コストで生産性高く半導体装置を
作製することができる。
（実施の形態３）
本実施の形態では、本発明を用いた高い信頼性を付与することを目的とする半導体装置、
及び半導体装置の作製方法の他の例を図２２乃至図２４を用いて説明する。以下に説明す
る本実施の形態の構成において、実施の形態１及び実施の形態２と同一部分又は同様な機
能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省
略する。
本実施の形態では、実施の形態１において図２２（Ｂ）（Ｃ）に示したような半導体装置
内部を貫通する電極層を有する半導体装置の作製方法の一例を図２３（Ａ１）（Ａ２）（
Ｂ１）（Ｂ２）、図２４（Ａ１）（Ａ２）に示す。図２３及び図２４において、図２３（
Ａ２）（Ｂ２）図２４（Ａ２）は平面図であり、図２３（Ａ１）（Ｂ１）図２４（Ａ１）
はそれぞれ対応する図２３（Ａ２）（Ｂ２）図２４（Ａ２）の線Ｅ−Ｆにおける断面図で
ある。
図２３に作製工程中の本実施の形態の半導体装置を示す。第１の絶縁体１１２と第２の絶
縁体１０２は複数の半導体集積回路１００及びアンテナ１０１を有しており、積層体１４
４を構成している。積層体１４４は個々のチップへの分断前であり複数の半導体集積回路
を含み、かつチップ領域において半導体集積回路の外側に貫通孔１８９が設けられている
（図２３（Ａ１）（Ａ２）参照。）。なお、貫通孔の形状及び個数は限定されずチップの
大きさや形状に合わせて適宜選択することができる。例えば、平面図において円形の貫通
孔（貫通孔としては円柱形）を複数設けてもよい。
貫通孔１８９は積層体１４４を貫通しており、第１の絶縁体１１２から第２の絶縁体１０
２まで達している。貫通孔１８９は針や錐などの物理的処理によって加工してもよいし、
エッチングなどで化学的処理によって加工してもよい。本実施の形態では、レーザ光を用
いて加工する。
次に、貫通孔１８９を有する積層体１４４にめっき処理を行う。金属材料を含むめっき液
に貫通孔１８９を有する積層体１４４を浸漬し、積層体１４４表面に導電性遮蔽体１４０
ａ、１４０ｂを形成する（図２３（Ｂ１）（Ｂ２）参照。）。液状のめっき液は積層体１
４４の露出する表面に付着するため、第１の絶縁体１１２側及び第２の絶縁体１０２側の
面に導電性遮蔽体１４０ａ、１４０ｂの他、貫通孔１８９にも貫通電極として機能する電
極層１４１ａ、１４１ｂが形成される。電極層１４１ａ、１４１ｂにより導電性遮蔽体１
４０ａ、１４０ｂは電気的に接続する。なお、電極層１４１ａ、１４１ｂは貫通孔１８９
を充填するように形成してもよいし、貫通孔１８９の側面を覆うように形成してもよい。
本実施の形態では導電性遮蔽体１４０ａ、１４０ｂ、電極層１４１ａ、１４１ｂを同めっ
き工程で形成するために、導電性遮蔽体１４０ａ、１４０ｂ、電極層１４１ａ、１４１ｂ
は連続した膜となる。導電性遮蔽体１４０ａ、１４０ｂと、電極層１４１ａ、１４１ｂの
作製工程を別工程で行ってもよいし、異なる材料を用いてもよい。
めっき法は一度に処理できる領域が広く、生産性が向上する、工程にかかるコストを削減
し低コスト化することができる。
導電性遮蔽体１４０ａ、１４０ｂ、電極層１４１ａ、１４１ｂを形成した積層体１４４を
個々の半導体集積回路チップ１４５ａ、１４５ｂ、１４５ｃ、１４５ｄ、１４５ｅ、１４
５ｆに分断する（図２４（Ａ１）（Ａ２）参照。）。分断手段としては物理的に分断する
ことができれば特に限定しないが、本実施の形態ではレーザ光を照射することによって分
断する。半導体集積回路チップ１４５ａ、１４５ｂ、１４５ｃは積層体１４４が分断され
た積層体１４３をそれぞれ有する。半導体集積回路チップ１４５ｂが図２２（Ｃ）と対応
している。なお、半導体集積回路チップ１４５ａ、１４５ｃのように貫通電極として機能
する電極層１４１ａ、１４１ｂを有し、さらに切断面以外の側面を導電性遮蔽体によって
覆われている構造であってもよい。以上の工程で電気的に接続された導電性遮蔽体が半導
体集積回路周囲を覆うように有する半導体装置を作製することができる。
半導体集積回路を覆う導電性遮蔽体により、半導体集積回路の静電気放電による静電気破
壊（回路の誤動作や半導体素子の損傷）を防止する。また半導体集積回路を挟持する一対
の絶縁体によって、薄型化及び小型化を達成しながら耐性を有する信頼性の高い半導体装
置を提供することができる。また、作製工程においても外部ストレス、又は静電気放電に
起因する形状や特性の不良を防ぎ、歩留まり良く半導体装置を作製することができる。ま
た、導電性遮蔽体の形成にめっき法を用いるために、低コストで生産性高く半導体装置を
作製することができる。
（実施の形態４）
本実施の形態では、本発明の半導体装置の作製工程において、導電性遮蔽体の形成に用い
るめっき法の一例を示す。以下に説明する本実施の形態の構成において、実施の形態１と
同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、そ
の繰り返しの説明は省略する。
本実施の形態では導電性遮蔽体を無電解めっき法により形成する例を図２６（Ａ）乃至（
Ｄ）を用いて説明する。
実施の形態１と同様に第１の絶縁体１１２及び第２の絶縁体１０２によって半導体集積回
路１００及びアンテナ１０１が挟持された積層体１４３を形成する（図２６（Ａ）参照。
）。
無電解めっき法とは、めっき液である水溶液（有機溶媒を用いる場合もある）中にある金
属イオンに電子を与えて還元して金属薄膜として析出する湿式のめっき法であり、金属イ
オン還元剤の還元作用により金属を析出する方法である。
従って析出反応がでるように被めっき体が触媒化されている必要がある。被めっき体自身
が触媒となる場合は必ずしも必要ないが、被めっき体表面に触媒物質を吸着させる。
積層体１４３においてめっき法により導電性遮蔽体１４０を形成する領域に触媒物質１７
０を吸着させる（図２６（Ｂ）参照。）。
触媒物質は、めっきする金属材料によって適宜選択する。触媒物質としては、パラジウム
（Ｐｄ）、ロジウム（Ｒｈ）、ルテニウム（Ｒｕ）、オスミウム（Ｏｓ）、イリジウム（
Ｉｒ）、金（Ａｕ）、白金（Ｐｔ）、銀（Ａｇ）などを用いればよい。触媒物質は溶液に
溶解させて、触媒物質を含む溶液として扱う。本実施の形態では、触媒物質１７０として
パラジウムを用いる。
触媒物質１７０を吸着させた積層体１４３をめっきする金属材料を含むめっき液１７１に
浸漬し、触媒物質１７０上に金属を含む膜を成長させる（図２６（Ｃ）参照。）。所望と
する膜厚に達するように浸漬時間、めっき液の温度や濃度を制御し、導電性遮蔽体１４０
を形成する（図２６（Ｄ）参照。）。
めっき液には、金属塩（析出させる金属材料を含む塩、代表的には塩化物、硫酸塩）、還
元剤（金属イオンを金属として析出させるため電子を与える）を主成分として含まれる。
その他、補助成分として、ｐＨ調整剤、緩衝剤、錯化剤、促進剤、安定剤、改良剤などを
加えてもよい。主成分のみでもｐＨ、浴温等の条件さえ整えば、金属イオンは金属として
析出する。主成分に対して、補助成分の働きは、めっき浴（めっき液）の寿命を長くする
、還元剤の効率を良くするなどの役目を持っており、この選択の方法によっては経済性の
高い無電解めっき法を行うことができる。ｐＨ調整剤はめっき速度、還元効率及びめっき
皮膜の状態に影響を及ぼす。緩衝剤は、無電解めっき法では、金属イオンが還元されるこ
とにより金属析出が起こり、この際生じる物質により起こされるｐＨ変動をおさえる（各
種有機酸、無機の弱酸）。錯化剤は、アルカリ性溶液における水酸化物沈殿の防止、遊離
金属イオン濃度を調節し、めっき速度の調整、めっき液の分解の防止などに寄与する（代
表的にはアンモニア、エチレンジアミン、ピロりん酸塩、クエン酸、酢酸、各種有機酸塩
などが用いられる。）。促進剤は、めっき速度を促進すると同時に水素ガスの発生をおさ
えて金属の析出効率を良くするもので微量に添加される（代表的なものとして硫化物、フ
ッ化物が用いられる。）。安定剤は、被めっき物の表面以外で還元反応が起こるのをおさ
える役目を持っている。めっき浴の自然分解等をおさえるもので、めっき浴の老化に伴っ
て生じた沈でん等が還元剤と反応して激しく水素ガスが発生するのを防ぐ（代表的なもの
として鉛の塩化物、硫化物、硝化物等が用いられる。）。改良剤は、めっき皮膜の状態を
よくするもので光沢を良くするものである（代表的には界面活性剤が用いられる。）。
無電解めっき法により形成できる導電性遮蔽体１４０の材料は、例えば、ニッケル、銅、
錫、銀、金、白金、パラジウム、鉄、コバルト、タングステンから選ばれた元素、又は前
記元素を主成分とする合金材料で形成すればよい。
合金材料としては、ニッケル合金（ニッケルリン（ＮｉＰ）合金、ニッケルコバルト（Ｎ
ｉＣｏ）合金、ニッケルコバルトリン（ＮｉＣｏＰ）合金、ニッケル鉄リン（ＮｉＦｅＰ
）合金、ニッケルタングステンリン（ＮｉＷＰ）合金など）などがあげられる。
本実施の形態では、導電性遮蔽体１４０として無電解めっき法によりニッケルリン合金膜
を形成する。ニッケルは磁性体であるが、ニッケルリン合金膜としてリンの含有率を１１
％以上に制御するとその磁性を低下（消失）させることができる。そのため、半導体装置
の通信距離を低下させることなく、導電性遮蔽体１４０として適用することができる。
めっき法は一度に処理できる領域が広く、生産性が向上する、工程にかかるコストを削減
し低コスト化することができる。
半導体集積回路を覆う導電性遮蔽体により、半導体集積回路の静電気放電による静電気破
壊（回路の誤動作や半導体素子の損傷）を防止する。また半導体集積回路を挟持する一対
の絶縁体によって、薄型化及び小型化を達成しながら耐性を有する信頼性の高い半導体装
置を提供することができる。また、作製工程においても外部ストレス、又は静電気放電に
起因する形状や特性の不良を防ぎ、歩留まり良く半導体装置を作製することができる。ま
た、導電性遮蔽体の形成にめっき法を用いるために、低コストで生産性高く半導体装置を
作製することができる。
なお、本実施の形態は、上記実施の形態１乃至４と適宜組み合わせて実施することが可能
である。
（実施の形態５）
本実施の形態では、本発明の半導体装置の作製工程において、導電性遮蔽体の形成に用い
るめっき法の一例を示す。以下に説明する本実施の形態の構成において、実施の形態１と
同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、そ
の繰り返しの説明は省略する。
本実施の形態では導電性遮蔽体を電解めっき法により形成する例を図２５（Ａ）乃至（Ｄ
）を用いて説明する。
実施の形態１と同様に第１の絶縁体１１２及び第２の絶縁体１０２によって半導体集積回
路１００及びアンテナ１０１が挟持された積層体１４３を形成する（図２５（Ａ）参照。
）。
電解めっき法とは、めっき液である水溶液（有機溶媒を用いる場合もある）中にある金属
イオンに電子を与えて還元して金属薄膜として析出する湿式のめっき法であり、電気を流
して電気で金属イオンを還元し金属を析出する方法である。
電解めっき法を用いる場合は、めっき膜を形成する領域（被めっき体）に電気を流す導電
膜（シード層ともいう）が必要なため、絶縁体上に導電性遮蔽体を形成するためには絶縁
体上に導電膜を形成する。
積層体１４３においてめっき法により導電性遮蔽体１４０を形成する領域に導電膜１８０
を形成する（図２５（Ｂ）参照。）。
導電膜１８０は、めっきする金属材料によって適宜選択する。導電膜１８０は導電性を有
しており、かつめっきするめっき膜との密着性が高いことが好ましい。
導電膜１８０は、銀、銅、ニッケル材料、及びその合金材料の膜を用いることができる。
本実施の形態では、導電膜１８０として、スパッタリング法により銅膜を（膜厚１００ｎ
ｍ）形成する。
洗浄等の前処理を施した後、導電膜１８０が形成された積層体１４３をめっきする金属材
料を含むめっき液１８１に浸漬して導電膜１８０に電流を流し、導電膜１８０上に金属を
含む膜を成長させる（図２５（Ｃ）参照。）。所望とする膜厚に達するように浸漬時間を
制御し、導電性遮蔽体１４０を形成する（図２５（Ｄ）参照。）。
めっき液には、実施の形態４で示す無電解めっき法と同様に金属塩（析出させる金属材料
を含む塩、代表的には塩化物、硫酸塩）、還元剤（金属イオンを金属として析出させるた
め電子を与える）が主成分として含まれる。その他、補助成分として、ｐＨ調整剤、緩衝
剤、錯化剤、促進剤、安定剤、改良剤などを加えてもよい。主成分に対して、補助成分の
働きは、めっき浴（めっき液）の寿命を長くする、還元剤の効率を良くするなどの役目を
持っており、この選択の方法によっては経済性の高い無電解めっき法を行うことができる
。
電解めっき法により形成できる導電性遮蔽体１４０の材料は、例えば、ニッケル、銅、錫
、銀、金、白金、亜鉛、カドミウム、クロム、鉄、コバルト、タングステンから選ばれた
元素、又は前記元素を主成分とする合金材料で形成すればよい。
合金材料としては、亜鉛合金（亜鉛鉄合金、亜鉛ニッケル合金、錫亜鉛合金）、錫合金（
錫銀合金、錫コバルト合金）、銅亜鉛合金（黄銅）などがあげられる。
本実施の形態では、導電性遮蔽体１４０として電解めっき法により銅薄膜を形成する。電
解めっき法により絶縁体上に導電性遮蔽体を形成する場合には、導電膜１８０との積層構
造となる。電解めっき法により導電性遮蔽体を形成する場合はシード層である導電膜も導
電性遮蔽体として機能するので、導電膜１８０及び導電性遮蔽体１４０の積層で導電性遮
蔽体を構成するとも言える。
めっき法は一度に処理できる領域が広く、生産性が向上する、工程にかかるコストを削減
し低コスト化することができる。
半導体集積回路を覆う導電性遮蔽体により、半導体集積回路の静電気放電による静電気破
壊（回路の誤動作や半導体素子の損傷）を防止する。また半導体集積回路を挟持する一対
の絶縁体によって、薄型化及び小型化を達成しながら耐性を有する信頼性の高い半導体装
置を提供することができる。また、作製工程においても外部ストレス、又は静電気放電に
起因する形状や特性の不良を防ぎ、歩留まり良く半導体装置を作製することができる。ま
た、導電性遮蔽体の形成にめっき法を用いるために、低コストで生産性高く半導体装置を
作製することができる。
なお、本実施の形態は、上記実施の形態１乃至４と適宜組み合わせて実施することが可能
である。
（実施の形態６）
本実施の形態では、より信頼性の高い半導体装置、及び歩留まりよい半導体装置の作製方
法を、図４及び図５を用いて詳細に説明する。本実施の形態では、半導体装置の一例とし
てＣＭＯＳ（相補型金属酸化物半導体：Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘ
ｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）に関して説明する。
作製基板である絶縁表面を有する基板２００上に剥離層２０１と下地膜として機能する絶
縁膜２０２を介して、トランジスタ２１０、２１１、絶縁膜２１２、絶縁膜２１３、絶縁
層２１４が設けられ、半導体集積回路２５０が形成されている（図４（Ａ）参照。）。
トランジスタ２１０は薄膜トランジスタであり、ソース領域又はドレイン領域２２４ａ、
２２４ｂ、ソース領域又はドレイン領域２２４ａ、２２４ｂより低濃度不純物領域である
不純物領域２２３ａ、２２３ｂ、チャネル形成領域２２６、ゲート絶縁層２２７、ゲート
電極層２２８、サイドウォール構造の絶縁層２２９ａ、２２９ｂを含む。ソース領域又は
ドレイン領域２２４ａ、２２４ｂはソース電極層又はドレイン電極層として機能する配線
層２３０ａ、２３０ｂと接し、電気的に接続している。本実施の形態では、トランジスタ
２１０はｐチャネル型薄膜トランジスタであり、ソース領域又はドレイン領域２２４ａ、
２２４ｂ、ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄ Ｄｒａｉｎ）領域である不純物領域２２
３ａ、２２３ｂにｐ型を付与する不純物元素（例えばボロン（Ｂ）やアルミニウム（Ａｌ
）やガリウム（Ｇａ）等）を含む。
トランジスタ２１１は薄膜トランジスタであり、ソース領域又はドレイン領域２０４ａ、
２０４ｂ、ソース領域又はドレイン領域２０４ａ、２０４ｂより低濃度不純物領域である
不純物領域２０３ａ、２０３ｂ、チャネル形成領域２０６、ゲート絶縁層２０７、ゲート
電極層２０８、サイドウォール構造の絶縁層２０９ａ、２０９ｂを含む。ソース領域又は
ドレイン領域２０４ａ、２０４ｂはソース電極層又はドレイン電極層として機能する配線
層２１０ａ、２１０ｂと接し、電気的に接続している。本実施の形態では、トランジスタ
２１１はｎチャネル型薄膜トランジスタであり、ソース領域又はドレイン領域２０４ａ、
２０４ｂ、ＬＤＤ領域である不純物領域２０３ａ、２０３ｂにｎ型を付与する不純物元素
（例えばリン（Ｐ）やヒ素（Ａｓ）等）を含む。
次に絶縁層２１４上にアンテナとして機能する導電層２６３、導電層２６３上に保護層と
して無機絶縁層２５４を形成する。本実施の形態では無機絶縁層２５４として窒化珪素膜
を形成する。導電層２６３は半導体集積回路２５０と電気的に接続する。
第１の絶縁体２６２として、繊維体２８０に有機樹脂２８１が含浸された構造体を用いる
。無機絶縁層２５４、導電層２６３及び半導体集積回路２５０と第１の絶縁体２６２を接
着し、剥離層２０１を用いて無機絶縁層２５４、導電層２６３及び半導体集積回路２５０
を基板２００より剥離する。よって半導体集積回路２５０は、第１の絶縁体２６２側に設
けられる（図４（Ｂ）（Ｃ）参照。）。
第２の絶縁体２５２も第１の絶縁体２６２と同様、繊維体２７０に有機樹脂２７１が含浸
された構造体を用いる。
半導体集積回路２５０の露出している剥離面に構造体を加熱し圧着して第２の絶縁体２５
２を接着し、無機絶縁層２５４、導電層２６３及び半導体集積回路２５０を第１の絶縁体
２６２及び第２の絶縁体２５２に挟持する（図５（Ａ）参照。）。
図示しないが第１の絶縁体２６２及び第２の絶縁体２５２は複数の半導体集積回路を挟持
しており、個々の半導体集積回路２５０ごとに分断し、半導体集積回路チップを作製する
。分断手段としては物理的に分断することができれば特に限定しないが、本実施の形態で
はレーザ光を照射することによって分断する。
分断することによって、導電層２６３及び半導体集積回路２５０は第１の絶縁体２６２と
第２の絶縁体２５２とによって封止され、チップには分断面（分断による生じる側面）が
生じる。
第１の絶縁体２６２、導電層２６３、半導体集積回路２５０、第２の絶縁体２５２が積層
された積層体を覆うように導電性遮蔽体２６０を湿式のめっき法により形成する（図５（
Ｂ）参照。）。
導電性遮蔽体２６０は側面すべてに形成され、半導体装置周囲を囲む（くるむ）ように設
けられても良いし、側面（分断面）の一部を覆うように形成してもよい。本発明において
第１の絶縁体２６２及び第２の絶縁体２５２の外側に形成される導電性遮蔽体２６０は電
気的に接続している。本実施の形態では導電性遮蔽体２６０は第１の絶縁体２６２及び第
２の絶縁体２５２の外側にわたって同めっき工程で形成され、連続膜である。
めっき法は一度に処理できる領域が広く、生産性が向上する、工程にかかるコストを削減
し低コスト化することができる。従って、めっき法を導電性遮蔽体の形成に用いると、本
発明の半導体装置を低コストで生産性高く作製することができる。工程の低コスト化は、
より低価格の半導体装置の提供を可能とする。
よって導電層２６３及び半導体集積回路２５０は、第１の絶縁体２６２と第２の絶縁体２
５２に封止され、かつ半導体装置の表面及び裏面に相当する第１の絶縁体２６２と第２の
絶縁体２５２の外側及び切断面に設けられた導電性遮蔽体２６０により静電気放電に対し
て保護される構造となる。
導電性遮蔽体２６０は、半導体装置に含まれるアンテナである導電層２６３が送受信すべ
き電磁波を透過し、かつ外部からの静電気が半導体装置内部の半導体集積回路２５０に印
加されるのを遮断する。導電性遮蔽体２６０は静電気放電により印加される静電気を拡散
して逃がす、または電荷の局部的な存在（局在化）を防ぐ（局部的な電位差が発生しない
ようにする）ため、半導体集積回路２５０の静電気破壊を防ぐことができる。
また、半導体集積回路を挟持して絶縁体及び導電性遮蔽体を設けるため、作製工程におい
ても、外部ストレスや静電気放電による半導体集積回路の破損や特性不良などの悪影響を
防止することができる。よって歩留まりよく半導体装置を作製することができる。
本実施の形態で作製した半導体装置は、可撓性を有する絶縁体を用いることで、可撓性を
有する半導体装置とすることができる。
トランジスタ２１０、２１１が有する半導体層を形成する材料は、シランやゲルマンに代
表される半導体材料ガスを用いて気相成長法やスパッタリング法で作製される非晶質（ア
モルファス、以下「ＡＳ」ともいう。）半導体、該非晶質半導体を光エネルギーや熱エネ
ルギーを利用して結晶化させた多結晶半導体、或いは微結晶（セミアモルファス若しくは
マイクロクリスタルとも呼ばれる。以下「ＳＡＳ」ともいう。）半導体などを用いること
ができる。半導体層はスパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等により成膜
することができる。
微結晶半導体膜は、ギブスの自由エネルギーを考慮すれば非晶質と単結晶の中間的な準安
定状態に属するものである。すなわち、自由エネルギー的に安定な第３の状態を有する半
導体であって、短距離秩序を持ち格子歪みを有する。柱状または針状結晶が基板表面に対
して法線方向に成長している。微結晶半導体の代表例である微結晶シリコンは、そのラマ
ンスペクトルが単結晶シリコンを示す５２０ｃｍ−１よりも低波数側に、シフトしている
。即ち、単結晶シリコンを示す５２０ｃｍ−１とアモルファスシリコンを示す４８０ｃｍ
−１の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手（ダング
リングボンド）を終端するため水素またはハロゲンを少なくとも１原子％またはそれ以上
含ませている。さらに、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元素を含
ませて格子歪みをさらに助長させることで、安定性が増し良好な微結晶半導体膜が得られ
る。
この微結晶半導体膜は、周波数が数十ＭＨｚ〜数百ＭＨｚの高周波プラズマＣＶＤ法、ま
たは周波数が１ＧＨｚ以上のマイクロ波プラズマＣＶＤ装置により形成することができる
。代表的には、ＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、Ｓ
ｉＦ４などの水素化珪素を水素で希釈して形成することができる。また、水素化珪素及び
水素に加え、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の
希ガス元素で希釈して微結晶半導体膜を形成することができる。これらのときの水素化珪
素に対して水素の流量比を５倍以上２００倍以下、好ましくは５０倍以上１５０倍以下、
更に好ましくは１００倍とする。
アモルファス半導体としては、代表的には水素化アモルファスシリコン、結晶性半導体と
しては代表的にはポリシリコンなどがあげられる。ポリシリコン（多結晶シリコン）には
、８００℃以上のプロセス温度を経て形成されるポリシリコンを主材料として用いた所謂
高温ポリシリコンや、６００℃以下のプロセス温度で形成されるポリシリコンを主材料と
して用いた所謂低温ポリシリコン、また結晶化を促進する元素などを用いて、非晶質シリ
コンを結晶化させたポリシリコンなどを含んでいる。もちろん、前述したように、微結晶
半導体又は半導体層の一部に結晶相を含む半導体を用いることもできる。
また、半導体の材料としてはシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）などの単体のほか
ＧａＡｓ、ＩｎＰ、ＳｉＣ、ＺｎＳｅ、ＧａＮ、ＳｉＧｅなどのような化合物半導体も用
いることができる。また酸化物半導体である酸化亜鉛（ＺｎＯ）、酸化スズ（ＳｎＯ２）
、酸化マグネシウム亜鉛、酸化ガリウム、インジウム酸化物、及び上記酸化物半導体の複
数より構成される酸化物半導体などを用いることができる。例えば、酸化亜鉛とインジウ
ム酸化物と酸化ガリウムとから構成される酸化物半導体なども用いることができる。なお
、酸化亜鉛を半導体層に用いる場合、ゲート絶縁層をＹ２Ｏ３、Ａｌ２Ｏ３、ＴｉＯ２、
それらの積層などを用いるとよく、ゲート電極層、ソース電極層、ドレイン電極層として
は、ＩＴＯ、Ａｕ、Ｔｉなどを用いるとよい。また、ＺｎＯにＩｎやＧａなどを添加する
こともできる。
半導体層に、結晶性半導体層を用いる場合、その結晶性半導体層の作製方法は、種々の方
法（レーザ結晶化法、熱結晶化法、またはニッケルなどの結晶化を助長する元素を用いた
熱結晶化法等）を用いれば良い。また、ＳＡＳである微結晶半導体をレーザ照射して結晶
化し、結晶性を高めることもできる。結晶化を助長する元素を導入しない場合は、非晶質
珪素膜にレーザ光を照射する前に、窒素雰囲気下５００℃で１時間加熱することによって
非晶質珪素膜の含有水素濃度を１×１０２０ａｔｏｍｓ／ｃｍ３以下にまで放出させる。
これは水素を多く含んだ非晶質珪素膜にレーザ光を照射すると非晶質珪素膜が破壊されて
しまうからである。
また、非晶質半導体層を結晶化し、結晶性半導体層を形成する結晶化工程で、非晶質半導
体層に結晶化を促進する元素（触媒元素、金属元素とも示す）を添加し、熱処理（５５０
℃〜７５０℃で３分〜２４時間）により結晶化を行ってもよい。結晶化を助長（促進）す
る元素としては、鉄（Ｆｅ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ
）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）
、白金（Ｐｔ）、銅（Ｃｕ）及び金（Ａｕ）から選ばれた一種又は複数種類を用いること
ができる。
非晶質半導体層への金属元素の導入の仕方としては、当該金属元素を非晶質半導体層の表
面又はその内部に存在させ得る手法であれば特に限定はなく、例えばスパッタ法、ＣＶＤ
法、プラズマ処理法（プラズマＣＶＤ法も含む）、吸着法、金属塩の溶液を塗布する方法
を使用することができる。このうち溶液を用いる方法は簡便であり、金属元素の濃度調整
が容易であるという点で有用である。また、このとき非晶質半導体層の表面の濡れ性を改
善し、非晶質半導体層の表面全体に水溶液を行き渡らせるため、酸素雰囲気中でのＵＶ光
の照射、熱酸化法、ヒドロキシラジカルを含むオゾン水又は過酸化水素による処理等によ
り、酸化膜を成膜することが望ましい。
結晶化を助長する元素を結晶性半導体層から除去、又は軽減するため、結晶性半導体層に
接して、不純物元素を含む半導体層を形成し、ゲッタリングシンクとして機能させる。不
純物元素としては、ｎ型を付与する不純物元素、ｐ型を付与する不純物元素や希ガス元素
などを用いることができ、例えばリン（Ｐ）、窒素（Ｎ）、ヒ素（Ａｓ）、アンチモン（
Ｓｂ）、ビスマス（Ｂｉ）、ボロン（Ｂ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴ
ン（Ａｒ）、Ｋｒ（クリプトン）、Ｘｅ（キセノン）から選ばれた一種または複数種を用
いることができる。結晶化を促進する元素を含む結晶性半導体層に、希ガス元素を含む半
導体層を形成し、熱処理（５５０℃〜７５０℃で３分〜２４時間）を行う。結晶性半導体
層中に含まれる結晶化を促進する元素は、希ガス元素を含む半導体層中に移動し、結晶性
半導体層中の結晶化を促進する元素は除去、又は軽減される。その後、ゲッタリングシン
クとなった希ガス元素を含む半導体層を除去する。
非晶質半導体層の結晶化は、熱処理とレーザ光照射による結晶化を組み合わせてもよく、
熱処理やレーザ光照射を単独で、複数回行っても良い。
また、結晶性半導体層を、直接基板にプラズマ法により形成しても良い。また、プラズマ
法を用いて、結晶性半導体層を選択的に基板に形成してもよい。
ゲート絶縁層２０７、２２７は酸化珪素、若しくは酸化珪素と窒化珪素の積層構造で形成
すればよい。ゲート絶縁層２０７、２２７は、プラズマＣＶＤ法や減圧ＣＶＤ法により絶
縁膜を堆積することで形成しても良いし、プラズマ処理による固相酸化若しくは固相窒化
で形成すると良い。単結晶半導体層を、プラズマ処理により酸化又は窒化することにより
形成するゲート絶縁層は、緻密で絶縁耐圧が高く信頼性に優れているためである。例えば
、亜酸化窒素（Ｎ２Ｏ）をＡｒで１〜３倍（流量比）に希釈して、１０〜３０Ｐａの圧力
にて３〜５ｋＷのマイクロ波（２．４５ＧＨｚ）電力を印加して半導体層の表面を酸化若
しくは窒化させる。この処理により１ｎｍ〜１０ｎｍ（好ましくは２ｎｍ〜６ｎｍ）の絶
縁膜を形成する。さらに亜酸化窒素（Ｎ２Ｏ）とシラン（ＳｉＨ４）を導入し、１０〜３
０Ｐａの圧力にて３〜５ｋＷのマイクロ波（２．４５ＧＨｚ）電力を印加して気相成長法
により酸化窒化シリコン膜を形成してゲート絶縁層を形成する。固相反応と気相成長法に
よる反応を組み合わせることにより界面準位密度が低く絶縁耐圧の優れたゲート絶縁層を
形成することができる。
また、ゲート絶縁層２０７、２２７として、二酸化ジルコニウム、酸化ハフニウム、二酸
化チタン、五酸化タンタルなどの高誘電率材料を用いても良い。ゲート絶縁層２０７、２
２７に高誘電率材料を用いることにより、ゲートリーク電流を低減することができる。
ゲート電極層２０８、２２８は、ＣＶＤ法やスパッタ法、液滴吐出法などを用いて形成す
ることができる。ゲート電極層は、Ａｇ、Ａｕ、Ｃｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｈ、
Ｗ、Ａｌ、Ｔａ、Ｍｏ、Ｃｄ、Ｚｎ、Ｆｅ、Ｔｉ、Ｓｉ、Ｇｅ、Ｚｒ、Ｂａから選ばれた
元素、又は前記元素を主成分とする合金材料もしくは化合物材料で形成すればよい。また
、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜や、Ａｇ
ＰｄＣｕ合金を用いてもよい。また、単層構造でも複数層の構造でもよく、例えば、窒化
タングステン膜とモリブデン膜との２層構造としてもよいし、膜厚５０ｎｍのタングステ
ン膜、膜厚５００ｎｍのアルミニウムとシリコンの合金（Ａｌ−Ｓｉ）膜、膜厚３０ｎｍ
の窒化チタン膜を順次積層した３層構造としてもよい。また、３層構造とする場合、第１
の導電膜のタングステンに代えて窒化タングステンを用いてもよいし、第２の導電膜のア
ルミニウムとシリコンの合金（Ａｌ−Ｓｉ）膜に代えてアルミニウムとチタンの合金膜（
Ａｌ−Ｔｉ）を用いてもよいし、第３の導電膜の窒化チタン膜に代えてチタン膜を用いて
もよい。
ゲート電極層２０８、２２８に可視光に対して透光性を有する透光性の材料を用いること
もできる。透光性の導電性材料としては、インジウム錫酸化物（ＩＴＯ）、酸化珪素を含
むインジウム錫酸化物（ＩＴＳＯ）、有機インジウム、有機スズ、酸化亜鉛等を用いるこ
とができる。また、酸化亜鉛（ＺｎＯ）を含むインジウム亜鉛酸化物（ＩＺＯ（Ｉｎｄｉ
ｕｍ Ｚｉｎｃ Ｏｘｉｄｅ））、酸化亜鉛（ＺｎＯ）、ＺｎＯにガリウム（Ｇａ）をド
ープしたもの、酸化スズ（ＳｎＯ２）、酸化タングステンを含むインジウム酸化物、酸化
タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チ
タンを含むインジウム錫酸化物なども用いてもよい。
ゲート電極層２０８、２２８を形成するのにエッチングにより加工が必要な場合、マスク
を形成し、ドライエッチングまたはドライエッチングにより加工すればよい。ＩＣＰ（Ｉ
ｎｄｕａｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチン
グ法を用い、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加
される電力量、基板側の電極温度等）を適宜調節することにより、電極層をテーパー形状
にエッチングすることができる。なお、エッチング用ガスとしては、Ｃｌ２、ＢＣｌ３、
ＳｉＣｌ４もしくはＣＣｌ４などを代表とする塩素系ガス、ＣＦ４、ＳＦ６もしくはＮＦ
３などを代表とするフッ素系ガス又はＯ２を適宜用いることができる。
絶縁層２０９ａ、２０９ｂ、２２９ａ、２２９ｂは、ゲート電極層、半導体層を覆う絶縁
層を形成した後、これをＲＩＥ（Ｒｅａｃｔｉｖｅ ｉｏｎ Ｅｔｃｈｉｎｇ：反応性イ
オンエッチング）法による異方性のエッチングによって加工し自己整合的にサイドウォー
ル構造の絶縁層２０９ａ、２０９ｂ、２２９ａ、２２９ｂを形成すればよい。ここで、絶
縁層について特に限定はなく、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌ
ｉｃａｔｅ）若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段
差被覆性のよい酸化珪素であることが好ましい。絶縁層は熱ＣＶＤ、プラズマＣＶＤ、常
圧ＣＶＤ、バイアスＥＣＲＣＶＤ、スパッタリング等の方法によって形成することができ
る。
本実施の形態では、シングルゲート構造を説明したが、ダブルゲート構造などのマルチゲ
ート構造でもよい。この場合、半導体層の上方、下方にゲート電極層を設ける構造でも良
く、半導体層の片側（上方又は下方）にのみ複数ゲート電極層を設ける構造でもよい。
また、トランジスタのソース領域及びドレイン領域にシリサイドを設ける構造としてもよ
い。シリサイドは半導体層のソース領域及びドレイン領域上に導電膜を形成し、加熱処理
、ＧＲＴＡ法、ＬＲＴＡ法等により、露出されたソース領域及びドレイン領域の半導体層
中の珪素と導電膜とを反応させて形成する。レーザ照射やランプによる光照射によってシ
リサイドを形成しても良い。シリサイドを形成する導電膜の材料としては、チタン（Ｔｉ
）、ニッケル（Ｎｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、
ジルコニウム（Ｚｒ）、Ｈａ（ハフニウム）、タンタル（Ｔａ）、バナジウム（Ｖ）、ネ
オジム（Ｎｂ）、クロム（Ｃｒ）、白金（Ｐｔ）、パラジウム（Ｐｄ）等を用いることが
できる。
ソース電極層又はドレイン電極層として機能する配線層２１０ａ、２１０ｂ、２３０ａ、
２３０ｂは、ＰＶＤ法、ＣＶＤ法、蒸着法等により導電膜を成膜した後、所望の形状にエ
ッチングして形成することができる。また、印刷法、電解メッキ法等により、所定の場所
に選択的に配線層を形成することができる。更にはリフロー法、ダマシン法を用いても良
い。配線層２１０ａ、２１０ｂ、２３０ａ、２３０ｂの材料は、Ａｇ、Ａｕ、Ｃｕ、Ｎｉ
、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｈ、Ｗ、Ａｌ、Ｔａ、Ｍｏ、Ｃｄ、Ｚｎ、Ｆｅ、Ｔｉ、Ｚｒ、Ｂ
ａ等の金属、Ｓｉ、Ｇｅ等の半導体又はその合金、若しくはその窒化物を用いて形成すれ
ばよい。また透光性の材料も用いることができる。
また、透光性の導電性材料であれば、インジウム錫酸化物（ＩＴＯ）、酸化珪素を含むイ
ンジウム錫酸化物（ＩＴＳＯ）、酸化亜鉛（ＺｎＯ）を含むインジウム亜鉛酸化物（ＩＺ
Ｏ（ｉｎｄｉｕｍ ｚｉｎｃ ｏｘｉｄｅ））、酸化亜鉛（ＺｎＯ）、ＺｎＯにガリウム
（Ｇａ）をドープしたもの、酸化スズ（ＳｎＯ２）、酸化タングステンを含むインジウム
酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸
化物、酸化チタンを含むインジウム錫酸化物などを用いることができる。
絶縁膜２１２、２１３、絶縁層２１４は、酸化珪素、窒化珪素、酸化窒化珪素、酸化アル
ミニウム、窒化アルミニウム、酸化窒化アルミニウムその他の無機絶縁性材料を用いるこ
とができる。
半導体集積回路を覆う導電性遮蔽体により、半導体集積回路の静電気放電による静電気破
壊（回路の誤動作や半導体素子の損傷）を防止する。また半導体集積回路を挟持する一対
の絶縁体によって、薄型化及び小型化を達成しながら耐性を有する信頼性の高い半導体装
置を提供することができる。また、作製工程においても外部ストレス、又は静電気放電に
起因する形状や特性の不良を防ぎ、歩留まり良く半導体装置を作製することができる。
本発明の半導体装置は、半導体素子としては電界効果トランジスタはもちろん、半導体層
を用いる記憶素子なども適用することができ、多用途に渡って要求される機能を満たす半
導体装置を作製し、提供することができる。
なお、本実施の形態は、上記実施の形態１乃至５と適宜組み合わせて実施することが可能
である。
（実施の形態７）
本実施の形態では、より高い信頼性を付与することを目的とした半導体装置、及び半導体
装置の作製方法においてメモリを有する半導体装置の一例に関して図６乃至図８を用いて
説明する。
本実施の形態の半導体装置はメモリにメモリセルアレイ及びメモリセルアレイを駆動する
駆動回路部を有する。
絶縁表面を有する作製基板である基板３００の上に剥離層３０１を形成し、剥離層３０１
上に下地膜として機能する絶縁膜３０２を形成する。
次いで、絶縁膜３０２上に半導体膜を形成する。半導体膜は２５〜２００ｎｍ（好ましく
は３０〜１５０ｎｍ）の厚さで種々の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマ
ＣＶＤ法等）により成膜すればよい。
本実施の形態では、絶縁膜３０２上に、非晶質半導体膜を形成し、非晶質半導体膜をレー
ザ結晶化させることによって結晶性半導体膜である半導体膜を形成する。
このようにして得られた半導体膜に対して、薄膜トランジスタのしきい値電圧を制御する
ために微量な不純物元素（ボロンまたはリン）のドーピングを選択的に行う。この不純物
元素のドーピングは、結晶化工程の前の非晶質半導体膜に行ってもよい。非晶質半導体膜
の状態で不純物元素をドーピングすると、その後の結晶化のための加熱処理によって、不
純物の活性化も行うことができる。また、ドーピングの際に生じる欠陥等も改善すること
ができる。
次に半導体膜を、マスクを用いて所望の形状に加工する。本実施の形態では半導体膜上に
形成された酸化膜を除去した後、新たに酸化膜を形成する。そして、フォトマスクを作製
し、フォトリソグラフィ法を用いた加工処理により、半導体層３０３、３０４、３０５、
３０６を形成する。半導体層の端部には傾斜角（テーパー角）を設けてもよい。
エッチング加工は、プラズマエッチング（ドライエッチング）又はウェットエッチングの
どちらを採用しても良いが、大面積基板を処理するにはプラズマエッチングが適している
。エッチングガスとしては、ＣＦ４、ＮＦ３、Ｃｌ２、ＢＣｌ３、などのフッ素系又は塩
素系のガスを用い、ＨｅやＡｒなどの不活性ガスを適宜加えても良い。また、大気圧放電
のエッチング加工を適用すれば、局所的な放電加工も可能であり、基板の全面にマスクを
形成する必要はない。
半導体層３０５上に絶縁膜３１０を形成する。絶縁膜３１０は酸化シリコン若しくは酸化
シリコンと窒化シリコンの積層構造で形成すればよい。絶縁膜３１０は、プラズマＣＶＤ
法や減圧ＣＶＤ法により絶縁層を堆積することで形成しても良いが、好ましくはプラズマ
処理による固相酸化若しくは固相窒化で形成すると良い。半導体層（代表的にはシリコン
層）を、プラズマ処理により酸化又は窒化することにより形成した絶縁層は、緻密で絶縁
耐圧が高く信頼性に優れているためである。絶縁膜３１０は、電荷蓄積層３１１に電荷を
注入するためのトンネル絶縁層として用いるので、このように丈夫であるものが好ましい
。この絶縁膜３１０は１ｎｍ〜２０ｎｍ、好ましくは３ｎｍ〜６ｎｍの厚さに形成するこ
とが好ましい。
プラズマ処理により形成される好適な絶縁膜３１０の一例は、酸化雰囲気下のプラズマ処
理により半導体層上に３ｎｍ〜６ｎｍの厚さで酸化珪素層を形成し、その後窒素雰囲気下
でその酸化珪素層の表面を窒化プラズマで処理した窒素プラズマ処理層を形成する。具体
的には、まず、酸素雰囲気下でのプラズマ処理により半導体層上に３ｎｍ〜６ｎｍの厚さ
で酸化珪素層を形成する。その後、続けて窒素雰囲気下でプラズマ処理を行うことにより
酸化珪素層の表面又は表面近傍に窒素濃度の高い窒素プラズマ処理層を設ける。なお、表
面近傍とは、酸化珪素層の表面から概略０．５ｎｍ〜１．５ｎｍの深さをいう。例えば、
窒素雰囲気下でプラズマ処理を行うことによって、酸化珪素層の表面からほぼ１ｎｍの深
さに窒素を２０〜５０原子％の割合で含有した構造となる。
半導体層の代表例としての珪素層の表面をプラズマ処理で酸化することで、界面に歪みの
ない緻密な酸化層を形成することができる。また、当該酸化層をプラズマ処理で窒化する
ことで、表層部の酸素を窒素に置換して窒化層を形成すると、さらに緻密化することがで
きる。それにより絶縁耐圧が高い絶縁層を形成することができる。
いずれにしても、上記のようなプラズマ処理による固相酸化処理若しくは固相窒化処理を
用いることで、耐熱温度が７００℃以下のガラス基板を用いても、９５０℃〜１０５０℃
で形成される熱酸化膜と同等な絶縁層を得ることができる。すなわち、不揮発性メモリ素
子のトンネル絶縁層として信頼性の高いトンネル絶縁層を形成することができる。
電荷蓄積層３１１を絶縁膜３１０上に形成する。この電荷蓄積層３１１は、単層でもよい
し、複数の層を積層して設けてもよい。
電荷蓄積層３１１としては、半導体材料または導電性材料の層または粒子で形成し浮遊ゲ
ートとすることができる。半導体材料としては、シリコン、シリコンゲルマニウム等があ
る。シリコンを用いる場合、アモルファスシリコンやポリシリコンを用いることができる
。さらには、リンがドープされたポリシリコンを用いることができる。導電性材料として
は、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から
選ばれた元素、前記元素を主成分とする合金、前記元素を組み合わせた合金膜（代表的に
はＭｏＷ合金膜、ＭｏＴａ合金膜）、あるいは導電性を付与した珪素膜で形成すれば良い
。このような材料から成る導電層の下には窒化タンタル、窒化タングステン、窒化チタン
、窒化モリブデンなどの窒化物、タングステンシリサイド、チタンシリサイド、モリブデ
ンシリサイドなどのシリサイドを形成しておいても良い。更には、上記半導体材料同士、
導電性材料同士、または半導体材料及び導電性材料の積層構造としてもよい。例えば、シ
リコン層及びゲルマニウム層の積層構造としてもよい。
また、電荷蓄積層３１１として、絶縁性であり、電荷を保持するトラップを有する層で形
成することもできる。このような材料の代表例として、代表的にはシリコン化合物、ゲル
マニウム化合物がある。シリコン化合物としては、窒化珪素、酸窒化珪素、水素が添加さ
れた酸窒化珪素等がある。ゲルマニウム化合物としては、窒化ゲルマニウム、酸素が添加
された窒化ゲルマニウム、窒素が添加された酸化ゲルマニウム、酸素及び水素が添加され
た窒化ゲルマニウム、窒素及び水素が添加された酸化ゲルマニウム等のゲルマニウム化合
物等がある。
次に半導体層３０３、３０４、３０６を覆うマスクを形成する。マスク、電荷蓄積層３１
１をマスクとしてｎ型を付与する不純物元素を添加し、ｎ型不純物領域３６２ａ、ｎ型不
純物領域３６２ｂを形成する。本実施の形態では、不純物元素としてｎ型を付与する不純
物元素であるリン（Ｐ）を用いる。ここでは、ｎ型不純物領域３６２ａ、ｎ型不純物領域
３６２ｂに、ｎ型を付与する不純物元素が１×１０１７〜５×１０１８／ｃｍ３程度の濃
度で含まれるように添加する。半導体層３０３、３０４、３０６を覆うマスクを除去する
。
半導体層３０６上の酸化膜を除去し、半導体層３０５、半導体層３０６、絶縁膜３１０、
電荷蓄積層３１１を覆うゲート絶縁層３０９を形成する。メモリセルアレイにおいてはゲ
ート絶縁層３０９の膜厚が厚いと、薄膜トランジスタ及びメモリ素子の高電圧に対する耐
性が高くすることができ、信頼性を高めることができる。
なお、半導体層３０５の上方に形成されたゲート絶縁層３０９は、後に完成するメモリ素
子においてコントロール絶縁層として機能するが、半導体層３０６上に形成される薄膜ト
ランジスタにおいてはゲート絶縁層として機能するために本明細書では、ゲート絶縁層３
０９とよぶこととする。
半導体層３０３、３０４上の酸化膜を除去し、半導体層３０３、半導体層３０４を覆うゲ
ート絶縁層３０８を形成する（図６（Ａ）参照。）。ゲート絶縁層３０８はプラズマＣＶ
Ｄ法またはスパッタ法などを用いて形成することができる。駆動回路部に設けられる薄膜
トランジスタのゲート絶縁層３０８の膜厚は、１ｎｍ以上１０ｎｍ以下、より好ましくは
５ｎｍ程度とすればよい。ゲート絶縁層３０８の薄膜化すると、駆動回路部においてトラ
ンジスタを低電圧で高速に動作させる効果がある。
ゲート絶縁層３０８は酸化珪素、若しくは酸化珪素と窒化珪素の積層構造で形成すればよ
い。ゲート絶縁層３０８は、プラズマＣＶＤ法や減圧ＣＶＤ法により絶縁膜を堆積するこ
とで形成しても良いし、プラズマ処理による固相酸化若しくは固相窒化で形成すると良い
。半導体層を、プラズマ処理により酸化又は窒化することにより形成するゲート絶縁層は
、緻密で絶縁耐圧が高く信頼性に優れているためである。
また、ゲート絶縁層３０８として、高誘電率材料を用いても良い。ゲート絶縁層３０８に
高誘電率材料を用いることにより、ゲートリーク電流を低減することができる。高誘電率
材料としては、二酸化ジルコニウム、酸化ハフニウム、二酸化チタン、五酸化タンタルな
どを用いることができる。また、プラズマ処理による固相酸化により酸化シリコン層を形
成しても良い。
また、薄い酸化珪素膜の形成方法としては、ＧＲＴＡ法、ＬＲＴＡ法等を用いて半導体領
域表面を酸化し、熱酸化膜を形成することで、膜厚の薄い酸化珪素膜を形成することもで
きる。なお、低い成膜温度でゲートリーク電流の少ない緻密な絶縁膜を形成するには、ア
ルゴンなどの希ガス元素を反応ガスに含ませ、形成される絶縁膜中に混入させると良い。
次いで、ゲート絶縁層３０８、３０９上にゲート電極層として用いる膜厚２０〜１００ｎ
ｍの第１の導電膜と、膜厚１００〜４００ｎｍの第２の導電膜とを積層して形成する。第
１の導電膜及び第２の導電膜は、スパッタリング法、蒸着法、ＣＶＤ法等の手法により形
成することができる。第１の導電膜及び第２の導電膜はタンタル（Ｔａ）、タングステン
（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、ク
ロム（Ｃｒ）、ネオジム（Ｎｄ）から選ばれた元素、又は前記元素を主成分とする合金材
料もしくは化合物材料で形成すればよい。また、第１の導電膜及び第２の導電膜としてリ
ン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜や、ＡｇＰｄ
Ｃｕ合金を用いてもよい。また、２層構造に限定されず、例えば、第１の導電膜として膜
厚５０ｎｍのタングステン膜、第２の導電膜として膜厚５００ｎｍのアルミニウムとシリ
コンの合金（Ａｌ−Ｓｉ）膜、第３の導電膜として膜厚３０ｎｍの窒化チタン膜を順次積
層した３層構造としてもよい。また、３層構造とする場合、第１の導電膜のタングステン
に代えて窒化タングステンを用いてもよいし、第２の導電膜のアルミニウムとシリコンの
合金（Ａｌ−Ｓｉ）膜に代えてアルミニウムとチタンの合金膜（Ａｌ−Ｔｉ）を用いても
よいし、第３の導電膜の窒化チタン膜に代えてチタン膜を用いてもよい。また、単層構造
であってもよい。本実施の形態では、第１の導電膜として窒化タンタルを膜厚３０ｎｍ形
成し、第２の導電膜としてタングステン（Ｗ）を膜厚３７０ｎｍ形成する。
第１の導電膜と第２の導電膜をエッチング加工して、第１のゲート電極層３１２、３１３
、３１４、第２のゲート電極層３１６、３１７、３１８、第１の制御ゲート電極層３１５
、及び第２の制御ゲート電極層３１９を形成する（図６（Ｂ）参照。）。
本実施の形態では第１のゲート電極層、第２のゲート電極層（第１の制御ゲート電極層、
第２の制御ゲート電極層）を垂直な側面を有して形成する例を示すが、本発明はそれに限
定されず、第１のゲート電極層及び第２のゲート電極層（第１の制御ゲート電極層、第２
の制御ゲート電極層）両方がテーパー形状を有していてもよいし、どちらか一方のゲート
電極層（第１の制御ゲート電極層、第２の制御ゲート電極層）の一層のみがテーパー形状
を有し、他方は異方性エッチングによって垂直な側面を有していてもよい。テーパー角度
も積層するゲート電極層間で異なっていても良いし、同一でもよい。テーパー形状を有す
ることによって、その上に積層する膜の被覆性が向上し、欠陥が軽減されるので信頼性が
向上する。
ゲート電極層（及び制御ゲート電極層）を形成する際のエッチング工程によって、ゲート
絶縁層３０８、３０９は多少エッチングされ、膜厚が減る（いわゆる膜減り）ことがある
。
次に、半導体層３０４、３０５、３０６を覆うマスク３２１、３６３を形成する。マスク
３２１、３６３、第１のゲート電極層３１２、第２のゲート電極層３１６をマスクとして
ｐ型を付与する不純物元素３２０を添加し、ｐ型不純物領域３２２ａ、ｐ型不純物領域３
２２ｂを形成する。本実施の形態では、不純物元素としてボロン（Ｂ）を用いる。ここで
は、ｐ型不純物領域３２２ａ、ｐ型不純物領域３２２ｂにｐ型を付与する不純物元素が１
×１０２０〜５×１０２１／ｃｍ３程度の濃度で含まれるように添加する。また、半導体
層３０３にチャネル形成領域３２３が形成される（図６（Ｃ）参照。）。
ｐ型不純物領域３２２ａ、ｐ型不純物領域３２２ｂは高濃度ｐ型不純物領域であり、ソー
ス領域、ドレイン領域として機能する。
次に半導体層３０３を覆うマスク３２５を形成する。マスク３２５、第１のゲート電極層
３１３、第２のゲート電極層３１７、第１のゲート電極層３１４、第２のゲート電極層３
１８、第１の制御ゲート電極層３１５、及び第２の制御ゲート電極層３１９をマスクとし
てｎ型を付与する不純物元素３２４を添加し、ｎ型不純物領域３２６ａ、３２６ｂ、３２
７ａ、３２７ｂ、３２８ａ、３２８ｂを形成する。本実施の形態では、不純物元素として
リン（Ｐ）を用いる。ここでは、ｎ型不純物領域３２６ａ、３２６ｂ、３２７ａ、３２７
ｂ、３２８ａ、３２８ｂにｎ型を付与する不純物元素が５×１０１９〜５×１０２０／ｃ
ｍ３程度の濃度で含まれるように添加する。また、半導体層３０４にチャネル形成領域３
２９とｎ型不純物領域３６４ａ、３６４ｂ、、半導体層３０５にチャネル形成領域３３０
、及び半導体層３０６にチャネル形成領域３３１が形成される（図６（Ｄ）参照。）。
ｎ型不純物領域３２６ａ、３２６ｂ、３２７ａ、３２７ｂ、３２８ａ、３２８ｂは高濃度
ｎ型不純物領域であり、ソース領域、ドレイン領域として機能する。一方、ｎ型不純物領
域３６４ａ、ｎ型不純物領域３６４ｂは低濃度不純物領域であり、ＬＤＤ領域となる。
マスク３２５をＯ２アッシングやレジスト剥離液により除去し、酸化膜も除去する。その
後、ゲート電極層の側面を覆うように、絶縁膜、いわゆるサイドウォールを形成してもよ
い。サイドウォールは、プラズマＣＶＤ法や減圧ＣＶＤ（ＬＰＣＶＤ）法を用いて、珪素
を有する絶縁膜により形成することができる。
不純物元素を活性化するために加熱処理、強光の照射、又はレーザ光の照射を行ってもよ
い。活性化と同時にゲート絶縁層へのプラズマダメージやゲート絶縁層と半導体層との界
面へのプラズマダメージを回復することができる。
次いで、ゲート電極層、ゲート絶縁層を覆う層間絶縁層を形成する。本実施の形態では、
絶縁膜３６７と絶縁膜３６８との積層構造とする。絶縁膜３６７と絶縁膜３６８は、スパ
ッタ法、またはプラズマＣＶＤを用いた窒化珪素膜、窒化酸化珪素膜、酸化窒化珪素膜、
酸化珪素膜でもよく、他の珪素を含む絶縁膜を単層または３層以上の積層構造として用い
ても良い。
さらに、窒素雰囲気中で、３００〜５５０℃で１〜１２時間の熱処理を行い、半導体層を
水素化する工程を行う。好ましくは、４００〜５００℃で行う。この工程は層間絶縁層で
ある絶縁膜３６７に含まれる水素により半導体層のダングリングボンドを終端する工程で
ある。本実施の形態では、４１０度（℃）で１時間加熱処理を行う。
絶縁膜３６７、絶縁膜３６８としては他に窒化アルミニウム（ＡｌＮ）、酸化窒化アルミ
ニウム（ＡｌＯＮ）、窒素含有量が酸素含有量よりも多い窒化酸化アルミニウム（ＡｌＮ
Ｏ）または酸化アルミニウム、ダイアモンドライクカーボン（ＤＬＣ）、窒素含有炭素膜
（ＣＮ）その他の無機絶縁性材料を含む物質から選ばれた材料で形成することができる。
また、シロキサン樹脂を用いてもよい。なお、シロキサン樹脂とは、Ｓｉ−Ｏ−Ｓｉ結合
を含む樹脂に相当する。
次いで、レジストからなるマスクを用いて絶縁膜３６７、絶縁膜３６８、ゲート絶縁層３
０８、３０９に半導体層に達するコンタクトホール（開口部）を形成する。エッチングは
、用いる材料の選択比によって、一回で行っても複数回行っても良い。エッチングによっ
て、絶縁膜３６８、絶縁膜３６７、ゲート絶縁層３０８、３０９を除去し、ソース領域又
はドレイン領域であるｐ型不純物領域３２２ａ、３２２ｂ、ｎ型不純物領域３２６ａ、３
２６ｂ、３２７ａ、３２７ｂ、３２８ａ、３２８ｂに達する開口部を形成する。エッチン
グは、ウェットエッチングでもドライエッチングでもよく、両方用いてもよい。ウェット
エッチングのエッチャントは、フッ素水素アンモニウム及びフッ化アンモニウムを含む混
合溶液のようなフッ酸系の溶液を用いるとよい。エッチング用ガスとしては、Ｃｌ２、Ｂ
Ｃｌ３、ＳｉＣｌ４もしくはＣＣｌ４などを代表とする塩素系ガス、ＣＦ４、ＳＦ６もし
くはＮＦ３などを代表とするフッ素系ガス又はＯ２を適宜用いることができる。また用い
るエッチング用ガスに不活性気体を添加してもよい。添加する不活性元素としては、Ｈｅ
、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅから選ばれた一種または複数種の元素を用いることができる。
開口部を覆うように導電膜を形成し、導電膜をエッチングして各ソース領域又はドレイン
領域の一部とそれぞれ電気的に接続するソース電極層又はドレイン電極層である配線層３
６９ａ、配線層３６９ｂ、配線層３７０ａ、配線層３７０ｂ、配線層３７１ａ、配線層３
７１ｂ、配線層３７２ａ、配線層３７２ｂを形成する。配線層は、ＰＶＤ法、ＣＶＤ法、
蒸着法等により導電膜を成膜した後、所望の形状にエッチングして形成することができる
。また、液滴吐出法、印刷法、電解メッキ法等により、所定の場所に選択的に導電層を形
成することができる。更にはリフロー法、ダマシン法を用いても良い。ソース電極層又は
ドレイン電極層の材料は、Ａｇ、Ａｕ、Ｃｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｈ、Ｗ、Ａｌ
、Ｔａ、Ｍｏ、Ｃｄ、Ｚｎ、Ｆｅ、Ｔｉ、Ｚｒ、Ｂａ等の金属、及びＳｉ、Ｇｅ、又はそ
の合金、若しくはその窒化物を用いて形成する。また、これらの積層構造としても良い。
本実施の形態では、チタン（Ｔｉ）を膜厚６０ｎｍ形成し、窒化チタン膜を膜厚４０ｎｍ
形成し、アルミニウムを膜厚７００ｎｍ形成し、チタン（Ｔｉ）を膜厚２００ｎｍ形成し
て積層構造とし、所望な形状に加工する。
以上の工程で駆動回路部として、ｐ型不純物領域を有するｐチャネル型薄膜トランジスタ
である薄膜トランジスタ３７３、ｎチャネル型不純物領域を有するｎチャネル型薄膜トラ
ンジスタである薄膜トランジスタ３７４、メモリセルアレイとしてｎ型不純物領域を有す
るメモリ素子３７５、ｎ型不純物領域を有するｎチャネル型薄膜トランジスタである薄膜
トランジスタ３７６を有する半導体集積回路３５０を作製することができる（図６（Ｅ）
参照。）。
本実施の形態では半導体集積回路３５０上に絶縁層３９０を形成する（図７（Ａ）参照。
）。次に絶縁層３９０上にアンテナとして機能する導電層３８０を形成し、導電層３８０
上に保護層として無機絶縁層３８１を形成する（図７（Ｂ）参照。）。
第１の絶縁体３８２として、繊維体３８６に有機樹脂３８７が含浸された構造体を用いる
。構造体を加熱し圧着して、半導体集積回路３５０、第１の絶縁体３８２、第４の絶縁体
３９１を接着し、剥離層３０１を用いて半導体集積回路３５０を基板３００より剥離する
。よって半導体集積回路３５０は、第１の絶縁体３８２側に設けられる（図７（Ｃ）参照
。）。
第２の絶縁体３８５も第１の絶縁体３８２と同様、繊維体３８６に有機樹脂３８７が含浸
された構造体を用いる。構造体を加熱し圧着して、第３の絶縁体３８８と第２の絶縁体３
８５を接着する。半導体集積回路３５０と接着する第３の絶縁体３８８の第２の絶縁体３
８５の反対面には、接着層３８９を設ける。
半導体集積回路３５０の露出している剥離面に接着層３８９を接着し、半導体集積回路３
５０を、第４の絶縁体３９１及び第１の絶縁体３８２と、第３の絶縁体３８８及び第２の
絶縁体３８５に挟持する（図８（Ａ）参照。）。
図示しないが第１の絶縁体３８２及び第２の絶縁体３８５は複数の半導体集積回路を挟持
しており、個々の半導体集積回路３５０ごとに分断し、半導体集積回路チップを作製する
。分断手段としては物理的に分断することができれば特に限定しないが、本実施の形態で
はレーザ光を照射することによって分断する。分断することによって、導電層３８０及び
半導体集積回路３５０は第１の絶縁体３８２と第２の絶縁体３８５とによって封止され、
チップには分断面（分断による生じる側面）が生じる。
第１の絶縁体３８２、導電層３８０、半導体集積回路３５０、第２の絶縁体３８５が積層
された積層体を覆うように導電性遮蔽体３９５を湿式のめっき法により形成する（図８（
Ｂ）参照。）。
導電性遮蔽体３９５は側面すべてに形成され、半導体装置周囲を囲む（くるむ）ように設
けられても良いし、側面（分断面）の一部を覆うように形成してもよい。本発明において
第１の絶縁体３８２及び第２の絶縁体３８５の外側に形成される導電性遮蔽体３９５は電
気的に接続している。本実施の形態では導電性遮蔽体３９５は第１の絶縁体３８２及び第
２の絶縁体３８５の外側にわたって同めっき工程で形成され、連続膜である。
めっき法は一度に処理できる領域が広く、生産性が向上する、工程にかかるコストを削減
し低コスト化することができる。従って、めっき法を導電性遮蔽体の形成に用いると、本
発明の半導体装置を低コストで生産性高く作製することができる。工程の低コスト化は、
より低価格の半導体装置の提供を可能とする。
よって導電層３８０及び半導体集積回路３５０は、第１の絶縁体３８２と第２の絶縁体３
８５に封止され、かつ半導体装置の表面及び裏面に相当する第１の絶縁体３８２と第２の
絶縁体３８５の外側、及び側面に設けられた導電性遮蔽体３９５により静電気放電に対し
て保護される構造となる。
本実施の形態で作製した半導体装置は、可撓性を有する絶縁体を用いることで、可撓性を
有する半導体装置とすることができる。
導電性遮蔽体３９５は、半導体装置に含まれるアンテナである導電層３８０が送受信すべ
き電磁波を透過し、かつ外部からの静電気が半導体装置内部の半導体集積回路３５０に印
加されるのを遮断する。導電性遮蔽体３９５は静電気放電により印加される静電気を拡散
して逃がす、または電荷の局部的な存在（局在化）を防ぐ（局部的な電位差が発生しない
ようにする）ため、半導体集積回路３５０の静電気破壊を防ぐことができる。
また、半導体集積回路を挟持して絶縁体及び導電性遮蔽体を設けるため、作製工程におい
ても、外部ストレスや静電気放電による半導体集積回路の破損や特性不良などの悪影響を
防止することができる。よって歩留まりよく半導体装置を作製することができる。
半導体集積回路を覆う導電性遮蔽体により、半導体集積回路の静電気放電による静電気破
壊（回路の誤動作や半導体素子の損傷）を防止する。また半導体集積回路を挟持する一対
の絶縁体によって、薄型化及び小型化を達成しながら耐性を有する信頼性の高い半導体装
置を提供することができる。また、作製工程においても外部ストレス、又は静電気放電に
起因する形状や特性の不良を防ぎ、歩留まり良く半導体装置を作製することができる。ま
た、導電性遮蔽体の形成にめっき法を用いるために、低コストで生産性高く半導体装置を
作製することができる。
なお、本実施の形態は、上記実施の形態１乃至６と適宜組み合わせて実施することが可能
である。
（実施の形態８）
本実施の形態では、より高い信頼性を付与することを目的とした半導体装置の例について
説明する。詳しくは半導体装置の一例として、マイクロプロセッサ及び非接触でデータの
送受信を行うことのできる演算機能を備えた半導体装置の一例について説明する。
図１２は半導体装置の一例として、マイクロプロセッサ５００の一例を示す。このマイク
ロプロセッサ５００は、上記実施の形態に係る半導体装置により製造されるものである。
このマイクロプロセッサ５００は、演算回路５０１（Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ
ｕｎｉｔ。ＡＬＵともいう。）、演算回路制御部５０２（ＡＬＵ Ｃｏｎｔｒｏｌｌｅ
ｒ）、命令解析部５０３（Ｉｎｓｔｒｕｃｔｉｏｎ Ｄｅｃｏｄｅｒ）、割り込み制御部
５０４（Ｉｎｔｅｒｒｕｐｔ Ｃｏｎｔｒｏｌｌｅｒ）、タイミング制御部５０５（Ｔｉ
ｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ）、レジスタ５０６（Ｒｅｇｉｓｔｅｒ）、レジスタ制
御部５０７（Ｒｅｇｉｓｔｅｒ Ｃｏｎｔｒｏｌｌｅｒ）、バスインターフェース５０８
（Ｂｕｓ Ｉ／Ｆ）、読み出し専用メモリ５０９、及びメモリインターフェース５１０（
ＲＯＭ Ｉ／Ｆ）を有している。
バスインターフェース５０８を介してマイクロプロセッサ５００に入力された命令は、命
令解析部５０３に入力され、デコードされた後、演算回路制御部５０２、割り込み制御部
５０４、レジスタ制御部５０７、タイミング制御部５０５に入力される。演算回路制御部
５０２、割り込み制御部５０４、レジスタ制御部５０７、タイミング制御部５０５は、デ
コードされた命令に基づき各種制御を行う。具体的に演算回路制御部５０２は、演算回路
５０１の動作を制御するための信号を生成する。また、割り込み制御部５０４は、マイク
ロプロセッサ５００のプログラム実行中に、外部の入出力装置や周辺回路からの割り込み
要求を、その優先度やマスク状態から判断して処理する。レジスタ制御部５０７は、レジ
スタ５０６のアドレスを生成し、マイクロプロセッサ５００の状態に応じてレジスタ５０
６の読み出しや書き込みを行う。タイミング制御部５０５は、演算回路５０１、演算回路
制御部５０２、命令解析部５０３、割り込み制御部５０４、レジスタ制御部５０７の動作
のタイミングを制御する信号を生成する。例えばタイミング制御部５０５は、基準クロッ
ク信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備え
ており、クロック信号ＣＬＫ２を上記各種回路に供給する。なお、図１２に示すマイクロ
プロセッサ５００は、その構成を簡略化して示した一例にすぎず、実際にはその用途によ
って多種多様な構成を備えることができる。
次に、非接触でデータの送受信を行うことのできる演算機能を備えた半導体装置の一例に
ついて図１３を参照して説明する。図１３は無線通信により外部装置と信号の送受信を行
って動作するコンピュータ（以下、「ＲＦＣＰＵ」という）の一例を示す。ＲＦＣＰＵ５
１１は、アナログ回路部５１２とデジタル回路部５１３を有している。アナログ回路部５
１２として、共振容量を有する共振回路５１４、整流回路５１５、定電圧回路５１６、リ
セット回路５１７、発振回路５１８、復調回路５１９、変調回路５２０と、電源管理回路
５３０を有している。デジタル回路部５１３は、ＲＦインターフェース５２１、制御レジ
スタ５２２、クロックコントローラ５２３、インターフェース５２４、中央処理ユニット
５２５、ランダムアクセスメモリ５２６、読み出し専用メモリ５２７を有している。
このような構成のＲＦＣＰＵ５１１の動作は概略以下の通りである。アンテナ５２８が受
信した信号は共振回路５１４により誘導起電力を生じる。誘導起電力は、整流回路５１５
を経て容量部５２９に充電される。この容量部５２９はセラミックコンデンサーや電気二
重層コンデンサーなどのキャパシタで形成されていることが好ましい。容量部５２９はＲ
ＦＣＰＵ５１１と一体形成されている必要はなく、別部品としてＲＦＣＰＵ５１１を構成
する絶縁表面を有する基板に取り付けられていれば良い。
リセット回路５１７は、デジタル回路部５１３をリセットし初期化する信号を生成する。
例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。発振
回路５１８は、定電圧回路５１６により生成される制御信号に応じて、クロック信号の周
波数とデューティー比を変更する。ローパスフィルタで形成される復調回路５１９は、例
えば振幅変調（ＡＳＫ）方式の受信信号の振幅の変動を二値化する。変調回路５２０は、
送信データを振幅変調（ＡＳＫ）方式の送信信号の振幅を変動させて送信する。変調回路
５２０は、共振回路５１４の共振点を変化させることで通信信号の振幅を変化させている
。クロックコントローラ５２３は、電源電圧又は中央処理ユニット５２５における消費電
流に応じてクロック信号の周波数とデューティー比を変更するための制御信号を生成して
いる。電源電圧の監視は電源管理回路５３０が行っている。
アンテナ５２８からＲＦＣＰＵ５１１に入力された信号は復調回路５１９で復調された後
、ＲＦインターフェース５２１で制御コマンドやデータなどに分解される。制御コマンド
は制御レジスタ５２２に格納される。制御コマンドには、読み出し専用メモリ５２７に記
憶されているデータの読み出し、ランダムアクセスメモリ５２６へのデータの書き込み、
中央処理ユニット５２５への演算命令などが含まれている。中央処理ユニット５２５は、
インターフェース５２４を介して読み出し専用メモリ５２７、ランダムアクセスメモリ５
２６、制御レジスタ５２２にアクセスする。インターフェース５２４は、中央処理ユニッ
ト５２５が要求するアドレスより、読み出し専用メモリ５２７、ランダムアクセスメモリ
５２６、制御レジスタ５２２のいずれかに対するアクセス信号を生成する機能を有してい
る。
中央処理ユニット５２５の演算方式は、読み出し専用メモリ５２７にＯＳ（オペレーティ
ングシステム）を記憶させておき、起動とともにプログラムを読み出し実行する方式を採
用することができる。また、専用回路で演算回路を構成して、演算処理をハードウェア的
に処理する方式を採用することもできる。ハードウェアとソフトウェアを併用する方式で
は、専用の演算回路で一部の処理を行い、残りの演算をプログラムを使って中央処理ユニ
ット５２５が実行する方式を適用することができる。
本実施の形態におけるマイクロプロセッサにおいても、半導体集積回路を覆う導電性遮蔽
体により、半導体集積回路の静電気放電による静電気破壊（回路の誤動作や半導体素子の
損傷）を防止する。また半導体集積回路を挟持する一対の絶縁体によって、薄型化及び小
型化を達成しながら耐性を有する信頼性の高い半導体装置を提供することができる。また
、作製工程においても外部ストレス、又は静電気放電に起因する形状や特性の不良を防ぎ
、歩留まり良く半導体装置を作製することができる。また、導電性遮蔽体の形成にめっき
法を用いるために、低コストで生産性高く半導体装置を作製することができる。
（実施の形態９）
本実施の形態では、上記実施の形態で示した半導体装置の使用形態の一例について説明す
る。具体的には、非接触でデータの入出力が可能である半導体装置の適用例に関して、図
面を用いて以下に説明する。非接触でデータの入出力が可能である半導体装置は利用の形
態によって、ＲＦＩＤタグ、ＩＤタグ、ＩＣタグ、ＲＦタグ、無線タグ、電子タグまたは
無線チップとも呼ばれる。
本実施の形態で示す半導体装置の上面構造の一例について、図２１（Ａ）を参照して説明
する。図２１（Ａ）に示す半導体装置は、アンテナ（オンチップアンテナとも記す）が設
けられた半導体集積回路チップ４００と、アンテナ４０５（ブースターアンテナとも記す
）が設けられた支持基板４０６とを含んでいる。半導体集積回路チップ４００は、支持基
板４０６及びアンテナ４０５上に形成された絶縁層４１０上に設けられている。絶縁層４
１０により支持基板４０６及びアンテナ４０５上に半導体集積回路チップ４００が固定す
ることができる。なお、半導体集積回路チップ４００表面に設けられる導電性遮蔽体の抵
抗が高く、アンテナ４０５のパターン間を導通させない場合には、アンテナ４０５と半導
体集積回路チップ４００表面に設けられる導電性遮蔽体とは接して設けられてもよい。
半導体集積回路チップ４００内に設けられる半導体集積回路にはメモリ部やロジック部を
構成する複数のトランジスタ等の素子が設けられる。本実施の形態に係る半導体装置は、
半導体素子として電界効果トランジスタはもちろん、半導体層を用いる記憶素子なども適
用することができ、多用途に渡って要求される機能を満たす半導体装置を作製し、提供す
ることができる。
図２０（Ａ）に、図２１（Ａ）に示した半導体集積回路チップ４００に含まれるアンテナ
と半導体集積回路の拡大図を示す。図２０（Ａ）において、アンテナ１０１は巻き数が１
である矩形のループアンテナであるが、本発明はこの構成に限定されない。ループアンテ
ナの形状は矩形を有することに限定されず、曲線を有する形状、例えば円形を有していて
も良い。そして巻き数は１に限定されず、複数であっても良い。ただしアンテナ１０１の
巻き数が１の場合、半導体集積回路１００とアンテナ１０１の間に生じる寄生容量を低減
することができる。
また、図２１（Ａ）、図２０（Ａ）において、アンテナ１０１は、半導体集積回路１００
の周囲を取り囲むように配置されており、破線で示す給電点４０８に相当する部分以外は
、アンテナ１０１は半導体集積回路１００とは異なる領域に配置されている。しかし本発
明はこの構成に限定されず、図２０（Ｂ）に示すように、破線で示す給電点４０８に相当
する部分以外において、アンテナ１０１が半導体集積回路１００と少なくとも一部重なる
ように配置されていても良い。ただし、図２１（Ａ）、図２０（Ａ）に示すように、アン
テナ１０１が半導体集積回路１００とは異なる領域に配置されていることで、半導体集積
回路１００とアンテナ１０１の間に生じる寄生容量を低減することができる。
図２１（Ａ）において、アンテナ４０５は、主に破線４０７で囲まれたループ状の部分に
おいて、アンテナ１０１と電磁誘導により信号の授受または電力の供給を行うことができ
る。またアンテナ４０５は、主に、破線４０７で囲まれた部分以外の領域において、電波
により質問器と信号の授受または電力の供給を行うことができる。質問器と半導体装置と
の間において、キャリア（搬送波）として用いられる電波の周波数は、３０ＭＨｚ以上５
ＧＨｚ以下程度が望ましく、例えば９５０ＭＨｚ、２．４５ＧＨｚなどの周波数帯を用い
ればよい。
また、アンテナ４０５は、破線４０７で囲まれた部分において巻き数１の矩形のループ状
になっているが、本発明はこの構成に限定されない。ループ状の部分は矩形を有すること
に限定されず、曲線を有する形状、例えば円形を有していても良い。そして巻き数は１に
限定されず、複数であっても良い。
本発明の半導体装置は、電磁誘導方式、電磁結合方式、マイクロ波方式を適用することも
可能である。マイクロ波方式の場合は、用いる電磁波の波長によりアンテナ１０１、アン
テナ４０５の形状を適宜決めればよい。
例えば、半導体装置における信号の伝送方式として、マイクロ波方式（例えば、ＵＨＦ帯
（８６０ＭＨｚ帯乃至９６０ＭＨｚ帯）、２．４５ＧＨｚ帯等）を適用する場合には、信
号の伝送に用いる電磁波の波長を考慮してアンテナの長さや形状等を適宜設定すればよい
。例えば、アンテナを線状（例えば、ダイポールアンテナ）、平坦な形状（例えば、パッ
チアンテナまたはリボン型の形状）等に形成することができる。また、アンテナの形状は
直線状に限られず、電磁波の波長を考慮して曲線状や蛇行形状またはこれらを組み合わせ
た形状で設けてもよい。
図１０にアンテナ１０１、アンテナ４０５をコイル状に設け、電磁誘導方式または電磁結
合方式を適用する例を示す。
図１０においては、ブースターアンテナとしてコイル状のアンテナ４０５が設けられた支
持基板４０６上に、コイル状のアンテナ１０１が設けられた半導体集積回路チップ４００
が設けられている。なお、ブースターアンテナであるアンテナ４０５は支持基板４０６を
挟んで、容量を形成している。
次に、半導体集積回路チップ４００とブースターアンテナの構造及びその配置について説
明する。図２１（Ｂ）は、図２１（Ａ）に示した半導体集積回路チップ４００と支持基板
４０６に形成されたアンテナ４０５が積層された半導体装置の斜視図に相当する。そして
、図２１（Ｃ）は、図２１（Ｂ）の破線Ｘ−Ｙにおける断面図に相当する。
図２１（Ｃ）に示す半導体集積回路チップ４００は、実施の形態１乃至６で示した半導体
装置を用いることができ、ここでは、個々に分断しチップ状にしたものを半導体集積回路
チップという。なお、図２１（Ｃ）に示す半導体集積回路チップは、実施の形態１を用い
る例であるが、本実施の形態は、他の実施の形態にも適用することができ、この構造に限
定されない。
図２１（Ｃ）に示す半導体集積回路１００は、第１の絶縁体１１２、第２の絶縁体１０２
で挟持され、その側面も封止されている。本実施の形態では、複数の半導体集積回路を挟
持して第１の絶縁体、第２の絶縁体を貼り合わせた後、個々の半導体集積回路ごとの積層
体に分断する。分断した積層体にめっき法によって導電性遮蔽体を形成し半導体集積回路
チップ４００を作製する。分断手段としては物理的に分断することができれば特に限定し
ないが、本実施の形態ではレーザ光を照射することによって分断する。
本発明の半導体装置は、アンテナ、該アンテナと電気的に接続する半導体集積回路を挟持
する一対の絶縁体の外側（半導体集積回路側と反対側）及び側面に導電性遮蔽体１４０を
有する。導電性遮蔽体１４０は、半導体装置に含まれるアンテナが送受信すべき電磁波を
透過し、かつ外部からの静電気が半導体装置内部の半導体集積回路に印加されるのを遮断
する。
図２１（Ｃ）では、半導体集積回路１００が、アンテナ１０１よりも、よりアンテナ４０
５に近い位置に配置されているが、本発明はこの構成に限定されない。アンテナ１０１が
半導体集積回路１００よりも、よりアンテナ４０５に近い位置に配置されていてもよい。
また、半導体集積回路１００とアンテナ１０１は、第１の絶縁体１１２、第２の絶縁体１
０２に直接固着していても良いし、接着剤として機能する接着層によって固着されていて
も良い。
次に、本実施の形態に係る半導体装置の動作について説明する。図１９は、本実施の形態
に係る半導体装置の構成を示すブロック図の一例である。図１９に示す半導体装置４２０
は、ブースターアンテナとしてアンテナ４２２と、半導体集積回路４２３と、オンチップ
アンテナとしてアンテナ４２４とを有している。質問器４２１から電磁波が送信されると
、アンテナ４２２が該電磁波を受信することで、アンテナ４２２内に交流の電流が生じ、
アンテナ４２２の周囲に磁界が発生する。そして、アンテナ４２２が有するループ状の部
分と、ループ状の形状を有するアンテナ４２４とが電磁結合することで、アンテナ４２４
に誘導起電力が生じる。半導体集積回路４２３は上記誘導起電力を用いることで、信号ま
たは電力を質問器４２１から受け取る。逆に半導体集積回路４２３において生成された信
号に従って、アンテナ４２４に電流を流してアンテナ４２２に誘導起電力を生じさせるこ
とで、質問器４２１から送られてくる電波の反射波にのせて、質問器４２１に信号を送信
することができる。
なお、アンテナ４２２は、主にアンテナ４２４との間において電磁結合するループ状の部
分と、主に質問器４２１からの電波を受信する部分とに分けられる。質問器４２１からの
電波を主に受信する部分における、アンテナ４２２の形状は、電波を受信できる形であれ
ばよい。例えば、ダイポールアンテナ、折り返しダイポールアンテナ、スロットアンテナ
、メアンダラインアンテナ、マイクロストリップアンテナ等の形状を用いればよい。
また、図２１では、アンテナを１つだけ有する半導体集積回路の構成について説明したが
、本発明はこの構成に限定されない。電力を受信するためのアンテナと、信号を受信する
ためのアンテナとの、２つのアンテナを有していても良い。アンテナが２つあると、電力
を供給する電波の周波数と、信号を送るための電波の周波数とを使い分けることができる
。
本実施の形態に係る半導体装置では、オンチップアンテナを用いており、なおかつ、ブー
スターアンテナとオンチップアンテナの間における信号または電力の授受を非接触で行う
ことができるので、外付けのアンテナを半導体集積回路に接続する場合とは異なり、外力
によって半導体集積回路とアンテナとの接続が分断されにくく、該接続における初期不良
の発生も抑えることができる。また本実施の形態ではブースターアンテナを用いているの
で、オンチップアンテナのみの場合とは異なり、オンチップアンテナの寸法または形状が
半導体集積回路の面積の制約を受けにくく、受信可能な電波の周波数帯が限定されず、通
信距離を伸ばすことができる、という外付けのアンテナが有するメリットを享受すること
ができる。
本発明を適用した半導体装置は、半導体集積回路を覆う導電性遮蔽体により、半導体集積
回路の静電気放電による静電気破壊（回路の誤動作や半導体素子の損傷）を防止する。ま
た半導体集積回路を挟持する一対の絶縁体によって、薄型化及び小型化を達成しながら耐
性を有する信頼性の高い半導体装置を提供することができる。また、作製工程においても
外部ストレス、又は静電気放電に起因する形状や特性の不良を防ぎ、歩留まり良く半導体
装置を作製することができる。また、導電性遮蔽体の形成にめっき法を用いるために、低
コストで生産性高く半導体装置を作製することができる。よって、本実施の形態で示すよ
うな非接触でデータの入出力が可能で、且つ小型な半導体装置とした場合に有効である。
本実施の形態の半導体装置は外力に対する信頼性が高いので、半導体装置が使用可能な環
境の条件を広げ、延いては半導体装置の用途の幅を広げることが可能になる。
（実施の形態１０）
本実施の形態では、上述した本発明を用いて形成された非接触でデータの入出力が可能で
ある半導体装置の適用例に関して図面を参照して以下に説明する。非接触でデータの入出
力が可能である半導体装置は利用の形態によっては、ＲＦＩＤタグ、ＩＤタグ、ＩＣタグ
、ＩＣチップ、ＲＦタグ、無線タグ、電子タグまたは無線チップともよばれる。
半導体装置８００は、非接触でデータを交信する機能を有し、高周波回路８１０、電源回
路８２０、リセット回路８３０、クロック発生回路８４０、データ復調回路８５０、デー
タ変調回路８６０、他の回路の制御を行う制御回路８７０、記憶回路８８０およびアンテ
ナ８９０を有している（図１１（Ａ）参照。）。高周波回路８１０はアンテナ８９０より
信号を受信して、データ変調回路８６０より受信した信号をアンテナ８９０から出力する
回路であり、電源回路８２０は受信信号から電源電位を生成する回路であり、リセット回
路８３０はリセット信号を生成する回路であり、クロック発生回路８４０はアンテナ８９
０から入力された受信信号を基に各種クロック信号を生成する回路であり、データ復調回
路８５０は受信信号を復調して制御回路８７０に出力する回路であり、データ変調回路８
６０は制御回路８７０から受信した信号を変調する回路である。また、制御回路８７０と
しては、例えばコード抽出回路９１０、コード判定回路９２０、ＣＲＣ判定回路９３０お
よび出力ユニット回路９４０が設けられている。なお、コード抽出回路９１０は制御回路
８７０に送られてきた命令に含まれる複数のコードをそれぞれ抽出する回路であり、コー
ド判定回路９２０は抽出されたコードとリファレンスに相当するコードとを比較して命令
の内容を判定する回路であり、ＣＲＣ判定回路９３０は判定されたコードに基づいて送信
エラー等の有無を検出する回路である。
次に、上述した半導体装置の動作の一例について説明する。まず、アンテナ８９０により
無線信号が受信される。無線信号は高周波回路８１０を介して電源回路８２０に送られ、
高電源電位（以下、ＶＤＤと記す）が生成される。ＶＤＤは半導体装置８００が有する各
回路に供給される。また、高周波回路８１０を介してデータ復調回路８５０に送られた信
号は復調される（以下、復調信号）。さらに、高周波回路８１０を介してリセット回路８
３０およびクロック発生回路８４０を通った信号及び復調信号は制御回路８７０に送られ
る。制御回路８７０に送られた信号は、コード抽出回路９１０、コード判定回路９２０お
よびＣＲＣ判定回路９３０等によって解析される。そして、解析された信号にしたがって
、記憶回路８８０内に記憶されている半導体装置の情報が出力される。出力された半導体
装置の情報は出力ユニット回路９４０を通って符号化される。さらに、符号化された半導
体装置８００の情報はデータ変調回路８６０を通って、アンテナ８９０により無線信号に
載せて送信される。なお、半導体装置８００を構成する複数の回路においては、低電源電
位（以下、ＶＳＳ）は共通であり、ＶＳＳはＧＮＤとすることができる。
このように、通信装置から半導体装置８００に信号を送り、当該半導体装置８００から送
られてきた信号を通信装置で受信することによって、半導体装置のデータを読み取ること
が可能となる。
また、半導体装置８００は、各回路への電源電圧の供給を電源（バッテリー）を搭載せず
電磁波により行うタイプとしてもよいし、電源（バッテリー）を搭載して電磁波と電源（
バッテリー）により各回路に電源電圧を供給するタイプとしてもよい。
次に、非接触でデータの入出力が可能な半導体装置の使用形態の一例について説明する。
表示部３２１０を含む携帯端末の側面には、通信装置３２００が設けられ、品物３２２０
の側面には半導体装置３２３０が設けられる（図１１（Ｂ））。品物３２２０が含む半導
体装置３２３０に通信装置３２００をかざすと、表示部３２１０に品物の原材料や原産地
、生産工程ごとの検査結果や流通過程の履歴等、更に商品の説明等の商品に関する情報が
表示される。また、商品３２６０をベルトコンベアにより搬送する際に、通信装置３２４
０と、商品３２６０に設けられた半導体装置３２５０を用いて、該商品３２６０の検品を
行うことができる（図１１（Ｃ））。このように、システムに半導体装置を活用すること
で、情報の取得を簡単に行うことができ、高機能化と高付加価値化を実現する。
以上の様に、本発明の信頼性の高い半導体装置の適用範囲は極めて広く、広い分野の電子
機器に用いることが可能である。
（実施の形態１１）
本発明によりプロセッサ回路を有するチップ（以下、プロセッサチップ、無線チップ、無
線プロセッサ、無線メモリ、無線タグともよぶ）やＲＦＩＤタグとして機能する半導体装
置を形成することができる。本発明の半導体装置の用途は広範にわたり、非接触で対象物
の履歴等の情報を明確にし、生産・管理等に役立てる商品であればどのようなものにも適
用することができる。例えば、紙幣、硬貨、有価証券類、証書類、無記名債券類、包装用
容器類、書籍類、記録媒体、身の回り品、乗物類、食品類、衣類、保健用品類、生活用品
類、薬品類及び電子機器等に設けて使用することができる。これらの例に関して図９を用
いて説明する。
紙幣、硬貨とは、市場に流通する金銭であり、特定の地域で貨幣と同じように通用するも
の（金券）、記念コイン等を含む。有価証券類とは、小切手、証券、約束手形等を指し、
プロセッサ回路を有するチップ１９０を設けることができる（図９（Ａ）参照）。証書類
とは、運転免許証、住民票等を指し、プロセッサ回路を有するチップ１９１を設けること
ができる（図９（Ｂ）参照）。身の回り品とは、鞄、眼鏡等を指し、プロセッサ回路を有
するチップ１９７を設けることができる（図９（Ｃ）参照）。無記名債券類とは、切手、
おこめ券、各種ギフト券等を指す。包装用容器類とは、お弁当等の包装紙、ペットボトル
等を指し、プロセッサ回路を有するチップ１９３を設けることができる（図９（Ｄ）参照
）。書籍類とは、書物、本等を指し、プロセッサ回路を有するチップ１９４を設けること
ができる（図９（Ｅ）参照）。記録媒体とは、ＤＶＤソフト、ビデオテープ等を指、プロ
セッサ回路を有するチップ１９５を設けることができる（図９（Ｆ）参照）。乗物類とは
、自転車等の車両、船舶等を指し、プロセッサ回路を有するチップ１９６を設けることが
できる（図９（Ｇ）参照）。食品類とは、食料品、飲料等を指す。衣類とは、衣服、履物
等を指す。保健用品類とは、医療器具、健康器具等を指す。生活用品類とは、家具、照明
器具等を指す。薬品類とは、医薬品、農薬等を指す。電子機器とは、液晶表示装置、ＥＬ
表示装置、テレビジョン装置（テレビ受像機、薄型テレビ受像機）、携帯電話等を指す。
このような半導体装置の設け方としては、物品の表面に貼る、或いは物品に埋め込んで設
ける。例えば、本の場合は紙に埋め込めばよく、有機樹脂からなるパッケージであれば有
機樹脂に埋め込めばよい。
このように、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機
器等に半導体装置を設けることにより、検品システムやレンタル店のシステムなどの効率
化を図ることができる。また乗物類に半導体装置を設けることにより、偽造や盗難を防止
することができる。また、動物等の生き物に埋め込むことによって、個々の生き物の識別
を容易に行うことができる。例えば、家畜等の生き物にセンサーを備えた半導体装置を埋
め込む又は取り付けることによって、生まれた年や性別または種類等はもちろん体温等の
健康状態を容易に管理することが可能となる。
なお、本実施の形態は、上記実施の形態１乃至９と適宜組み合わせて実施することが可能
である。
（実施の形態１２）
本実施の形態では、本発明の半導体装置の実装例を、図１８を用いて説明する。
本発明の半導体装置は、実施の形態９で示したように、様々は物品に実装することができ
る。本実施の形態では、可撓性基板（フレキシブル基板ともいう）に実装しフレキシブル
な半導体装置を作製する例を示す。
図１８（Ａ）乃至（Ｃ）は、可撓性基板に半導体集積回路チップを埋め込むように実装し
た例である。半導体集積回路チップは実施の形態１乃至６で示した半導体装置を用いるこ
とができ、ここでは個々に分断しチップ状にしたものを半導体集積回路チップという。図
１８（Ｄ）に半導体集積回路チップ６００の詳細を示す。図１８（Ｄ）の半導体集積回路
チップは実施の形態１を用いる例であるが、本実施の形態は他の実施の形態にも適用する
ことができ、この構造に限定されない。
図１８（Ｄ）は、アンテナ１０１及び半導体集積回路１００は、第１の絶縁体１１２、第
２の絶縁体１０２で挟持され、その側面も封止されている。本実施の形態では、第１の絶
縁体１１２及び第２の絶縁体１０２は複数の半導体集積回路を挟持しており、個々のアン
テナ１０１及び半導体集積回路１００ごとに分断し、半導体集積回路チップを作製する。
分断手段としては物理的に分断することができれば特に限定しないが、本実施の形態では
レーザ光を照射することによって分断する。
分断することによって、アンテナ１０１及び半導体集積回路１００は第１の絶縁体１１２
と第２の絶縁体１０２とによって封止され、チップ側面として分断面が生じる。分断され
た半導体集積回路チップにおいてその周囲を囲むようにめっき法により導電性遮蔽体１４
０を形成する。
よってアンテナ１０１及び半導体集積回路１００は、第１の絶縁体１１２と第２の絶縁体
１０２に封止され、かつ半導体装置の表面及び裏面に相当する第１の絶縁体１１２と第２
の絶縁体１０２の外側及び側面に設けられた導電性遮蔽体１４０により静電気放電に対し
て保護される構造となる。
半導体集積回路を覆う導電性遮蔽体により、半導体集積回路の静電気放電による静電気破
壊（回路の誤動作や半導体素子の損傷）を防止する。また半導体集積回路を挟持する一対
の絶縁体によって、薄型化及び小型化を達成しながら耐性を有する信頼性の高い半導体装
置を提供することができる。また、作製工程においても外部ストレス、又は静電気放電に
起因する形状や特性の不良を防ぎ、歩留まり良く半導体装置を作製することができる。
図１８（Ａ）は可撓性基板６０１と、可撓性基板６０２に挟持された半導体集積回路チッ
プ６００であり、半導体集積回路チップ６００は可撓性基板６０１に設けられた凹部に配
置されている。
半導体集積回路チップ６００が配置される凹部は片方の可撓性基板に設けられていてもよ
いし、両方に設けられていてもよい。図１８（Ｂ）は可撓性基板６０１及び可撓性基板６
０２に両方に設けられた凹部に、半導体集積回路チップ６００が配置される例である。
さらに、可撓性基板を３層構造とし、中央の可撓性基板に半導体集積回路チップ６００を
配置する開口を設けてもよい。図１８（Ｃ）は、可撓性基板６０３に開口を設け、その開
口に半導体集積回路チップ６００を配置し、可撓性基板６０１と可撓性基板６０２とよっ
て、可撓性基板６０３及び半導体集積回路チップ６００を挟み込むように挟持する例であ
る。
図１８（Ａ）乃至（Ｃ）において、さらに可撓性基板６０１、可撓性基板６０２の外側に
可撓性基板を積層してもよい。
可撓性基板６０１、６０２、６０３としては、繊維（単糸）の束（以下、糸束と呼ぶ）を
経糸及び緯糸に使って製織した織布、または複数種の繊維の糸束をランダムまたは一方向
に堆積させた不織布、紙などを用いることができる。また、具体的にはＰＥＴ（ポリエチ
レンテレフタレート）、ＰＥＮ（ポリエチレンナフタレート）、ＰＥＳ（ポリエーテルス
ルホン）、ポリプロピレン、ポリプロピレンサルファイド、ポリカーボネート、ポリエー
テルイミド、ポリフェニレンサルファイド、ポリフェニレンオキサイド、ポリサルフォン
、ポリフタールアミド等からなる基板、ポリプロピレン、ポリエステル、ビニル、ポリフ
ッ化ビニル、塩化ビニル、ポリエステル、ポリアミド等からなる基板、フィルム、繊維質
な材料からなる紙などを用いることができる。接着性合成樹脂フィルム（アクリル系合成
樹脂、エポキシ系合成樹脂等）との積層フィルムなどを用いることができる。基板やフィ
ルムが被処理体と接着する際は、接着層を用いてもよい。基板やフィルムの種類によって
条件を選択し、加熱処理や加圧により接着することができる。接着層は、熱硬化樹脂、紫
外線硬化樹脂、エポキシ樹脂系接着剤、樹脂添加剤等の接着剤を含む層に相当する。
本実施の形態のように、実装する可撓性基板内に凹部、又は開口を設けて半導体集積回路
チップ６００を埋め込むように配置すると、半導体集積回路チップ６００を設けることに
よる凸部が形成されないため、可撓性基板表面は平坦であり、膜厚を均一にすることがで
きる。従って可撓性基板に半導体集積回路チップを実装する際に貼り合わせのためにロー
ラーなどによって加圧処理を行っても、半導体集積回路チップに局所的に圧力がかかる（
圧力が集中する）ことを防止することができる。よって、実装工程において半導体集積回
路チップの破損を軽減することができるため、半導体装置の歩留まりが向上する。また、
実装後においても、外的ストレスに強い、信頼性の高い半導体装置とすることができる。
また平坦かつ平滑な表面とすることができるため、保管や機械上における積み重ね性、搬
送性に優れる。さらに外部より半導体集積回路チップが視認されないため（表面に半導体
集積回路チップの形状が反映する凸部が生じないため）、セキュリティ性の高い半導体装
置とすることができる。

Claims (1)

  1. 半導体集積回路を有し、
    前記半導体集積回路の上方に、前記半導体集積回路と電気的に接続されたアンテナを有し、
    前記アンテナの上方に、第１の絶縁体を有し、
    前記半導体集積回路の下方に、第２の絶縁体を有し、
    前記第１の絶縁体の上方に、第１の導電体を有し、
    前記第２の絶縁体の下方に、第２の導電体を有し、
    前記半導体集積回路は、トランジスタを有し、
    前記トランジスタは、酸化物半導体を有し、
    前記第２の導電体は、前記第１の導電体の膜厚よりも膜厚が厚いことを特徴とする半導体装置。
JP2013142589A 2008-06-06 2013-07-08 半導体装置 Expired - Fee Related JP5581426B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013142589A JP5581426B2 (ja) 2008-06-06 2013-07-08 半導体装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2008149603 2008-06-06
JP2008149603 2008-06-06
JP2013142589A JP5581426B2 (ja) 2008-06-06 2013-07-08 半導体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2009133591A Division JP5315134B2 (ja) 2008-06-06 2009-06-03 半導体装置

Publications (2)

Publication Number Publication Date
JP2013251555A JP2013251555A (ja) 2013-12-12
JP5581426B2 true JP5581426B2 (ja) 2014-08-27

Family

ID=41400691

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2009133591A Expired - Fee Related JP5315134B2 (ja) 2008-06-06 2009-06-03 半導体装置
JP2013142589A Expired - Fee Related JP5581426B2 (ja) 2008-06-06 2013-07-08 半導体装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2009133591A Expired - Fee Related JP5315134B2 (ja) 2008-06-06 2009-06-03 半導体装置

Country Status (2)

Country Link
US (2) US8053253B2 (ja)
JP (2) JP5315134B2 (ja)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090193676A1 (en) * 2008-01-31 2009-08-06 Guo Shengguang Shoe Drying Apparatus
CN103500700B (zh) * 2008-06-06 2016-06-08 株式会社半导体能源研究所 半导体装置的制造方法
WO2010032611A1 (en) * 2008-09-19 2010-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2010035627A1 (en) 2008-09-25 2010-04-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2010035625A1 (en) * 2008-09-25 2010-04-01 Semiconductor Energy Laboratory Co., Ltd. Semi conductor device
JP5501174B2 (ja) * 2009-09-17 2014-05-21 株式会社半導体エネルギー研究所 半導体装置
WO2011145633A1 (en) * 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9443984B2 (en) 2010-12-28 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI539597B (zh) * 2011-01-26 2016-06-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法
EP2551895B1 (en) * 2011-07-27 2013-11-27 STMicroelectronics Srl Method of manufacturing an electronic device having a plastic substrate
US9431545B2 (en) * 2011-09-23 2016-08-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6053490B2 (ja) 2011-12-23 2016-12-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR20140019699A (ko) * 2012-08-07 2014-02-17 삼성디스플레이 주식회사 플렉시블 유기 발광 표시 장치 및 그 제조방법
KR102086098B1 (ko) * 2013-07-03 2020-03-09 삼성디스플레이 주식회사 표시 장치
CN107078061B (zh) * 2015-03-16 2020-07-10 富士电机株式会社 半导体装置的制造方法
JP6418605B2 (ja) * 2015-07-31 2018-11-07 東芝メモリ株式会社 半導体装置および半導体装置の製造方法
US11171050B2 (en) * 2017-03-09 2021-11-09 Tokyo Electron Limited Method for manufacturing a contact pad, method for manufacturing a semiconductor device using same, and semiconductor device
GB2562043B (en) * 2017-04-28 2020-04-29 Drayson Tech Europe Ltd Loop RF Power Harvester
JP6628007B2 (ja) * 2017-06-01 2020-01-08 株式会社村田製作所 電子部品
US20180366424A1 (en) 2017-06-20 2018-12-20 Infineon Technologies Ag Device Package with Reduced Radio Frequency Losses

Family Cites Families (77)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS628283A (ja) * 1985-07-04 1987-01-16 Matsushita Electric Ind Co Ltd 情報カ−ド
CA2026113C (en) * 1989-01-25 1998-12-01 Tsunoe Igarashi Prepreg, composite molded body, and method of manufacture of the composite molded body
DE3907757A1 (de) * 1989-03-10 1990-09-13 Mtu Muenchen Gmbh Schutzfolie
JPH05190582A (ja) 1992-01-08 1993-07-30 Oki Electric Ind Co Ltd 樹脂封止半導体装置及びその製造方法
JP3428070B2 (ja) 1993-06-07 2003-07-22 株式会社東芝 印刷配線板の製造方法
TW371285B (en) 1994-09-19 1999-10-01 Amp Akzo Linlam Vof Foiled UD-prepreg and PWB laminate prepared therefrom
JP3364081B2 (ja) * 1995-02-16 2003-01-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3406727B2 (ja) 1995-03-10 2003-05-12 株式会社半導体エネルギー研究所 表示装置
US5757456A (en) * 1995-03-10 1998-05-26 Semiconductor Energy Laboratory Co., Ltd. Display device and method of fabricating involving peeling circuits from one substrate and mounting on other
JP3785658B2 (ja) * 1995-10-25 2006-06-14 凸版印刷株式会社 Ｉｃカード
US6015724A (en) * 1995-11-02 2000-01-18 Semiconductor Energy Laboratory Co. Manufacturing method of a semiconductor device
JP3468954B2 (ja) 1995-12-01 2003-11-25 日立化成工業株式会社 Ｉｃカード
JPH1092980A (ja) 1996-09-13 1998-04-10 Toshiba Corp 無線カードおよびその製造方法
JPH10198778A (ja) * 1997-01-14 1998-07-31 Rohm Co Ltd Ｉｃカード
JPH10211784A (ja) 1997-01-31 1998-08-11 Denso Corp Ｉｃカードおよびその製造方法
JPH10293827A (ja) * 1997-04-18 1998-11-04 Dainippon Printing Co Ltd 非接触ｉｃカード封入体及び非接触ｉｃカード
JP3500908B2 (ja) 1997-04-28 2004-02-23 松下電器産業株式会社 カードリーダ
JPH11317475A (ja) * 1998-02-27 1999-11-16 Canon Inc 半導体用封止材樹脂および半導体素子
TW484101B (en) * 1998-12-17 2002-04-21 Hitachi Ltd Semiconductor device and its manufacturing method
JP2000231619A (ja) 1999-02-10 2000-08-22 Nippon Telegr & Teleph Corp <Ntt> 接触型ｉｃカード
US6224965B1 (en) * 1999-06-25 2001-05-01 Honeywell International Inc. Microfiber dielectrics which facilitate laser via drilling
JP4423779B2 (ja) * 1999-10-13 2010-03-03 味の素株式会社 エポキシ樹脂組成物並びに該組成物を用いた接着フィルム及びプリプレグ、及びこれらを用いた多層プリント配線板及びその製造法
JP4347496B2 (ja) 2000-03-31 2009-10-21 共同印刷株式会社 可逆性感熱記録媒体の製造方法
TW525216B (en) * 2000-12-11 2003-03-21 Semiconductor Energy Lab Semiconductor device, and manufacturing method thereof
SG111923A1 (en) * 2000-12-21 2005-06-29 Semiconductor Energy Lab Light emitting device and method of manufacturing the same
US8415208B2 (en) * 2001-07-16 2013-04-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and peeling off method and method of manufacturing semiconductor device
JP4027740B2 (ja) 2001-07-16 2007-12-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6800223B2 (en) * 2001-08-24 2004-10-05 E. I. Du Pont De Nemours And Company Thermosetting electroconductive paste for electroconductive bump use
JP2003141486A (ja) 2001-11-08 2003-05-16 Oji Paper Co Ltd 非接触ｉｃカードとその製造方法
JP3964189B2 (ja) * 2001-11-22 2007-08-22 住友大阪セメント株式会社 無電解メッキ用触媒および金属メッキパターンの形成方法
KR100430001B1 (ko) * 2001-12-18 2004-05-03 엘지전자 주식회사 다층기판의 제조방법, 그 다층기판의 패드 형성방법 및 그다층기판을 이용한 반도체 패키지의 제조방법
US7485489B2 (en) * 2002-06-19 2009-02-03 Bjoersell Sten Electronics circuit manufacture
AU2003253227A1 (en) 2002-06-19 2004-01-06 Sten Bjorsell Electronics circuit manufacture
US7132311B2 (en) * 2002-07-26 2006-11-07 Intel Corporation Encapsulation of a stack of semiconductor dice
JP4012025B2 (ja) 2002-09-24 2007-11-21 大日本印刷株式会社 微小構造体付きフィルムの製造方法と微小構造体付きフィルム
JP4149293B2 (ja) * 2003-03-18 2008-09-10 日立マクセル株式会社 コイルオンチップ及びコイルオンチップの製造方法
JP4828088B2 (ja) 2003-06-05 2011-11-30 凸版印刷株式会社 Ｉｃタグ
US7374977B2 (en) * 2003-12-17 2008-05-20 Semiconductor Energy Laboratory Co., Ltd. Droplet discharge device, and method for forming pattern, and method for manufacturing display device
US7487373B2 (en) * 2004-01-30 2009-02-03 Semiconductor Energy Laboratory Co., Ltd. Wireless semiconductor device having low power consumption
EP1589797A3 (en) 2004-04-19 2008-07-30 Matsushita Electric Industrial Co., Ltd. Manufacturing method of laminated substrate, and manufacturing apparatus of semiconductor device for module and laminated substrate for use therein
KR101226260B1 (ko) * 2004-06-02 2013-01-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 제조방법
US7591863B2 (en) * 2004-07-16 2009-09-22 Semiconductor Energy Laboratory Co., Ltd. Laminating system, IC sheet, roll of IC sheet, and method for manufacturing IC chip
CN100474629C (zh) * 2004-08-23 2009-04-01 株式会社半导体能源研究所 无线芯片及其制造方法
US7342490B2 (en) * 2004-11-23 2008-03-11 Alien Technology Corporation Radio frequency identification static discharge protection
JP4954537B2 (ja) * 2004-12-03 2012-06-20 株式会社半導体エネルギー研究所 半導体装置
WO2006059554A1 (en) 2004-12-03 2006-06-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN101151544B (zh) * 2005-03-28 2011-08-03 株式会社半导体能源研究所 半导体器件、其制造方法、及其测量方法
JP5004503B2 (ja) * 2005-05-31 2012-08-22 株式会社半導体エネルギー研究所 半導体装置
US7727859B2 (en) * 2005-06-30 2010-06-01 Semiconductor Energy Laboratory Co., Ltd Semiconductor device and manufacturing method thereof
US7732330B2 (en) * 2005-06-30 2010-06-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method using an ink-jet method of the same
US7685706B2 (en) * 2005-07-08 2010-03-30 Semiconductor Energy Laboratory Co., Ltd Method of manufacturing a semiconductor device
US7655566B2 (en) * 2005-07-27 2010-02-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
CA2616626A1 (en) 2005-07-29 2007-02-08 Foster-Miller, Inc. Electromechanical structure and method of making same
US7863188B2 (en) * 2005-07-29 2011-01-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2007059821A (ja) * 2005-08-26 2007-03-08 Shinko Electric Ind Co Ltd 配線基板の製造方法
CN101916763B (zh) 2005-09-30 2012-11-14 株式会社半导体能源研究所 半导体器件的制造方法
JP5063066B2 (ja) * 2005-09-30 2012-10-31 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2006086544A (ja) * 2005-11-04 2006-03-30 Matsushita Electric Ind Co Ltd 回路形成基板および回路形成基板の製造方法
WO2007060784A1 (ja) * 2005-11-28 2007-05-31 Murata Manufacturing Co., Ltd. 回路モジュールの製造方法および回路モジュール
JP4650244B2 (ja) * 2005-12-02 2011-03-16 株式会社村田製作所 回路モジュールおよびその製造方法
JP4251185B2 (ja) 2006-01-23 2009-04-08 ソニー株式会社 半導体集積回路カードの製造方法
EP1818860B1 (en) * 2006-02-08 2011-03-30 Semiconductor Energy Laboratory Co., Ltd. RFID device
JP2007241999A (ja) 2006-02-08 2007-09-20 Semiconductor Energy Lab Co Ltd 半導体装置
JP2007280368A (ja) * 2006-03-15 2007-10-25 Semiconductor Energy Lab Co Ltd 半導体装置及び当該半導体装置を具備するｉｄラベル、ｉｄタグ、ｉｄカード
JP4804198B2 (ja) 2006-03-31 2011-11-02 共同印刷株式会社 非接触ｉｃカード
TWI431726B (zh) * 2006-06-01 2014-03-21 Semiconductor Energy Lab 非揮發性半導體記憶體裝置
CN101479747B (zh) * 2006-06-26 2011-05-18 株式会社半导体能源研究所 包括半导体器件的纸及其制造方法
KR101381359B1 (ko) * 2006-08-31 2014-04-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 클록 생성 회로 및 이 클록 생성 회로를 구비한 반도체장치
JP2008192978A (ja) 2007-02-07 2008-08-21 Shinko Electric Ind Co Ltd 半導体装置の製造方法
EP1970951A3 (en) 2007-03-13 2009-05-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US7750852B2 (en) * 2007-04-13 2010-07-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
EP2001047A1 (en) * 2007-06-07 2008-12-10 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device
US8698697B2 (en) * 2007-06-12 2014-04-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101582503B1 (ko) 2008-05-12 2016-01-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
WO2009142309A1 (en) 2008-05-23 2009-11-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2009142310A1 (en) * 2008-05-23 2009-11-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5248412B2 (ja) * 2008-06-06 2013-07-31 株式会社半導体エネルギー研究所 半導体装置の作製方法

Also Published As

Publication number Publication date
JP2010016362A (ja) 2010-01-21
US20090305467A1 (en) 2009-12-10
US8053253B2 (en) 2011-11-08
US20120108014A1 (en) 2012-05-03
US8420409B2 (en) 2013-04-16
JP5315134B2 (ja) 2013-10-16
JP2013251555A (ja) 2013-12-12

Similar Documents

Publication Publication Date Title
JP5581426B2 (ja) 半導体装置
JP5464914B2 (ja) 半導体装置の作製方法
JP5380154B2 (ja) 半導体装置
JP6140244B2 (ja) 半導体装置
JP5380156B2 (ja) 半導体装置
JP5469972B2 (ja) 半導体装置
JP5779272B2 (ja) 半導体装置
JP2014112678A (ja) 構造体の作製方法
JP5415713B2 (ja) 半導体装置
JP5306705B2 (ja) 半導体装置
JP5877814B2 (ja) 半導体装置
JP5268459B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140411

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140422

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140424

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140708

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140714

R150 Certificate of patent or registration of utility model

Ref document number: 5581426

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees