JP5464914B2 - 半導体装置の作製方法 - Google Patents

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Description

技術分野は、半導体装置及び半導体装置の作製方法に関するものである。
アンテナを介した無線通信によりデータの送受信を行う半導体装置（非接触信号処理装置、半導体集積回路チップ、ＩＣチップなどという）において、静電気放電による半導体装置の破壊（静電気破壊）の問題は、作製段階、検査段階、製品としての使用段階など、あらゆる段階において信頼性や生産性の低下を招く深刻な問題であり、その対策が検討されている（例えば、特許文献１参照）。
特許文献１では、半導体装置の基板や接着剤として導電性ポリマーを用いることで、静電気破壊を防止している。
特開２００７−２４１９９９号公報
上記のような半導体装置の市場が拡大するに伴い、半導体装置の形状や特性への要求は一層高度になる。このため、静電気破壊に対する高い耐性を有し、かつ要求される様々な特性を備えた半導体装置が求められている。
また、より簡便な方法で、十分な特性を有する半導体装置を作製することが求められている。
そこで、本明細書等（少なくとも、明細書、特許請求の範囲、図面を含む）において開示する発明の一態様は、静電気放電に起因する特性の不良を低減した半導体装置を、簡便な方法で提供することを目的の一とする。
開示する発明の一態様では、静電気破壊に対する耐性を向上させるため、半導体装置の絶縁体表面に導電層を形成する。また、複数の半導体装置を個々に分断する際には、絶縁体を溶融させる手段（例えば、レーザー光の照射）を用いて行う。
開示する発明の一態様である半導体装置の作製方法の一は、半導体集積回路及びアンテナを有する素子層を第１の絶縁体と第２の絶縁体で封止して、第１の絶縁体表面に形成された第１の導電層と、第１の絶縁体と、素子層と、第２の絶縁体と、第２の絶縁体表面に形成された第２の導電層と、を含む積層体を形成し、第１の絶縁体及び第２の絶縁体を溶融させることによって、少なくとも一の半導体集積回路及び一のアンテナを含むように、積層体を分断することを特徴としている。
開示する発明の一態様である半導体装置の作製方法の他の一は、半導体集積回路及びアンテナを有する素子層を第１の絶縁体と第２の絶縁体で封止して、第１の絶縁体表面に形成された第１の導電層と、第１の絶縁体と、素子層と、第２の絶縁体と、第２の絶縁体表面に形成された第２の導電層と、を含む積層体を形成し、積層体にレーザー光を照射することによって、少なくとも一の半導体集積回路及び一のアンテナを含むように、積層体を分断することを特徴としている。
上記の分断処理によって、第１の導電層と第２の導電層とを電気的に接続させる（導通させる）ことが好ましい。また、上記の分断処理によって、第１の導電層と第２の導電層の間の抵抗値を１ＧΩ以下とすることが好ましい。
また、上記において、第１の導電層又は第２の導電層を積層構造とすることができる。例えば、２層以上の導電層を有する構成としても良いし、導電層と絶縁層との積層構造としても良い。また、第１の絶縁体及び第２の絶縁体の少なくとも一方の厚さを、５μｍ以上５０μｍ以下とすることが好ましい。
上記において、第１の絶縁体又は第２の絶縁体は、繊維体に有機樹脂が含浸された構造体を有することが好ましい。
また、上記において、アンテナと電磁結合するブースターアンテナを設ける構成としても良い。
なお、上記において、半導体集積回路及びアンテナの表面には絶縁層などを設ける構成としても良い。このようにすることで、半導体装置の信頼性を一層向上することができる。
開示する発明の一態様である半導体装置の一は、第１の導電層と、第１の導電層上の第１の絶縁体と、第１の絶縁体上の第２の絶縁体と、第２の絶縁体上の第２の導電層と、第１の絶縁体と第２の絶縁体で封止された素子層と、を有し、第１の絶縁体及び第２の絶縁体は溶融による切断面を有し、切断面を介して、第１の導電層と第２の導電層が電気的に接続されていることを特徴としている。
開示する発明の一態様である半導体装置の他の一は、第１の導電層と、第１の導電層上の第１の絶縁体と、第１の絶縁体上の第２の絶縁体と、第２の絶縁体上の第２の導電層と、第１の絶縁体と第２の絶縁体で封止された素子層と、を有し、第１の絶縁体及び第２の絶縁体はレーザー光の照射による切断面を有し、切断面を介して、第１の導電層と第２の導電層が電気的に接続されていることを特徴としている。
なお、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置を指す。開示する発明の一態様によって半導体素子（トランジスタ、メモリ素子やダイオードなど）を含む回路を有する装置を作製することができる。
半導体装置の表面に導電層を形成することで、半導体集積回路の静電気破壊（回路の誤動作や半導体素子の損傷など）を防止することができる。また、レーザー光を照射して個々の半導体装置に分断することで、十分な静電気破壊耐性を有する半導体装置を極めて簡便な方法で提供することができる。
半導体装置の作製方法を説明する図である。 半導体装置の作製方法を説明する図である。 半導体装置の作製方法を説明する図である。 半導体装置の作製方法を説明する図である。 半導体装置の作製方法を説明する図である。 半導体装置の作製方法を説明する図である。 半導体装置の作製方法を説明する図である。 半導体装置の作製方法を説明する図である。 半導体装置の作製方法を説明する図である。 半導体装置の作製方法を説明する図である。 構造体について説明する図である。 半導体装置を説明する図である。 半導体装置を説明する図である。 半導体装置を説明する図である。 半導体装置を説明する図である。 半導体装置を説明する図である。 半導体装置を説明する図である。 半導体装置及びその使用例について説明する図である。 半導体装置の使用例について説明する図である。 半導体装置を説明する図である。 作製方法について検証した結果を示す図である。
以下、実施の形態について、図面を用いて詳細に説明する。但し、発明は以下に示す実施の形態の記載内容に限定されず、本明細書等において開示する発明の趣旨から逸脱することなく形態および詳細を様々に変更し得ることは当業者にとって自明である。また、異なる実施の形態に係る構成は、適宜組み合わせて実施することが可能である。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を用い、その繰り返しの説明は省略する。
（実施の形態１）
開示する発明の一態様である半導体装置の作製方法を、図１乃至図５を用いて説明する。
はじめに、絶縁表面を有する基板１００上に剥離層１０２を介して半導体集積回路１０４及びアンテナ１０６を有する素子層１１０を形成する。（図１（Ａ）、図３（Ａ）、図３（Ｂ）参照）。なお、図１（Ａ）は、図３（Ａ）のＡ−Ｂ断面を示している。
絶縁表面を有する基板１００としては、ガラス基板、石英基板、サファイア基板、セラミック基板、表面に絶縁層が形成された金属基板などを用いることができる。また、本実施の形態の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。絶縁表面を有する基板１００は、半導体装置の作製工程に合わせて適宜選択することができる。
剥離層１０２は、スパッタリング法やプラズマＣＶＤ法、塗布法、印刷法等により、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、珪素（Ｓｉ）等から選択された元素、又は前記元素を主成分とする合金材料、又は前記元素を主成分とする化合物材料などを用いて形成する。剥離層１０２は単層構造としても良いし、積層構造であっても良い。珪素を含む層の結晶構造は、非晶質、微結晶、多結晶のいずれであっても良い。なお、上記の塗布法は、スピンコーティング法、液滴吐出法、ディスペンス法などを含む。
剥離層１０２を単層構造とする場合、タングステン層、モリブデン層、又はタングステンとモリブデンの混合物を含む層を用いることが好ましい。タングステンの酸化物又は酸化窒化物を含む層、モリブデンの酸化物又は酸化窒化物を含む層、タングステンとモリブデンの混合物の酸化物又は酸化窒化物を含む層などを用いても良い。なお、タングステンとモリブデンの混合物とは、例えば、タングステンとモリブデンの合金に相当する。
剥離層１０２が積層構造の場合、１層目としてタングステン層、モリブデン層、タングステンとモリブデンの混合物などを含む層を形成し、２層目として、タングステンの酸化物、窒化物、酸化窒化物、窒化酸化物、モリブデンの酸化物、窒化物、酸化窒化物、窒化酸化物、タングステンとモリブデンの混合物の酸化物、窒化物、酸化窒化物、窒化酸化物などを含む層を形成することが望ましい。
剥離層１０２として、タングステンを含む層とタングステンの酸化物を含む層の積層構造を形成する場合、タングステンを含む層を形成し、その上層に酸化物で形成される絶縁層を形成することで、タングステン層と絶縁層との界面に、タングステンの酸化物を含む層が形成されることを活用してもよい。また、タングステンを含む層の表面を、熱酸化処理、酸素プラズマ処理、オゾン水等の酸化力の強い溶液での処理等を行ってタングステンの酸化物を含む層を形成してもよい。上記のプラズマ処理や加熱処理は、酸素、窒素、一酸化二窒素、又はこれらのガスと他のガスとの混合気体雰囲気下で行ってもよい。タングステンの窒化物、酸化窒化物及び窒化酸化物を含む層を形成する場合も同様である。
また、上記の工程では、絶縁表面を有する基板１００に接するように剥離層１０２を形成しているが、開示する発明の一態様はこれに限定して解釈されない。絶縁表面を有する基板１００に接するように下地となる絶縁層を形成し、その絶縁層に接するように剥離層１０２を形成しても良い。
次に、素子層１１０と第１の絶縁体１１２を接着する（図１（Ｂ）、図３（Ｃ）参照）。第１の絶縁体１１２としては可撓性を有する基板を用いると良いが、開示する発明の一態様はこれに限定して解釈されない。第１の絶縁体１１２は単層構造であっても良いし、積層構造としても良い。なお、素子層１１０と第１の絶縁体１１２との接着は、接着剤を用いて行っても良いが、接着剤としての機能を有する材料を第１の絶縁体１１２として用いても良い。
また、第１の絶縁体１１２として、繊維体に有機樹脂が含浸された構造体を用いることもできる。この場合、構造体を加熱圧着して、構造体の有機樹脂を硬化又は可塑化させる。なお、有機樹脂が熱可塑性を有する場合、加熱圧着後、室温に冷却することで可塑化した有機樹脂が硬化する。有機樹脂は加熱圧着により、半導体集積回路に密着するように均一に広がり、硬化することになる。上記構造体を圧着する工程は、大気圧下または減圧下で行うと良い。
また、第１の絶縁体１１２は、高強度材料で形成することが好ましい。高強度材料の代表例としては、ポリビニルアルコール系樹脂、ポリエステル系樹脂、ポリアミド系樹脂、ポリエチレン系樹脂、アラミド系樹脂、ポリパラフェニレンベンゾビスオキサゾール樹脂、ガラス樹脂等がある。弾性を有する高強度材料を第１の絶縁体１１２として用いると、局所的な荷重を全体に拡散することができるため、半導体装置の破損を防ぐことができる。より具体的には、第１の絶縁体１１２として、アラミド樹脂、ポリエチレンナフタレート（ＰＥＮ）樹脂、ポリエーテルサルフォン（ＰＥＳ）樹脂、ポリフェニレンサルファイド（ＰＰＳ）樹脂、ポリイミド（ＰＩ）樹脂などを用いることが好ましい。
次に、第１の絶縁体１１２の表面に第１の導電層１１４を形成する（図１（Ｃ）、図４（Ａ）参照）。第１の導電層１１４には、例えば、金属、金属酸化物、金属窒化物などの材料を用いることができる。
より具体的には、例えば、チタン、モリブデン、タングステン、アルミニウム、銅、銀、金、ニッケル、白金、錫、パラジウム、イリジウム、ロジウム、タンタル、カドミウム、亜鉛、鉄、シリコン、ゲルマニウム、ジルコニウム、バリウムなどから選ばれた元素、又はこれらの元素を主成分とする合金材料、化合物材料を第１の導電層１１４に用いることができる。
窒化物材料としては、窒化タンタル、窒化チタンなどを用いることができる。また、酸化物材料としては、インジウム錫酸化物（ＩＴＯ）、酸化珪素を含むインジウム錫酸化物（ＩＴＳＯ）、有機インジウム、有機錫、酸化亜鉛などを用いることができる。他にも、酸化亜鉛（ＺｎＯ）を含むインジウム亜鉛酸化物（ＩＺＯ（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ））、ガリウム（Ｇａ）を含む酸化亜鉛、酸化スズ（ＳｎＯ２）、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物などを用いることができる。
また、導電性を付与した半導体材料を用いても良い。例えば、リン等の不純物元素を添加したシリコン材料などを用いることができる。
さらに、第１の導電層１１４として、導電性高分子（導電性ポリマーともいう）を用いても良い。導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。π電子共役系導電性高分子としては、例えば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体などを挙げることができる。又は、これら２以上の共重合体を用いても良い。
第１の導電層１１４は、スパッタリング法、プラズマＣＶＤ法、蒸着法などの各種乾式法、塗布法、印刷法、液滴吐出法（インクジェット法）などの各種湿式法により形成することができる。また、電解メッキ、無電解メッキなどの各種メッキ法を用いても良い。
なお、第１の導電層１１４は単層構造としても良いし、積層構造としても良い。また、第１の導電層１１４はその一部に導電層を含んでいれば良く、導電層と絶縁層の積層構造としても良い。
次に、剥離層１０２において素子層１１０を基板１００より剥離する（図１（Ｄ）、図４（Ａ）参照）。
なお、上記剥離の方法としては、剥離層と素子層との間に金属酸化膜を設け、該金属酸化膜を結晶化により脆弱化して素子層を剥離する方法や、剥離層と素子層との間に金属酸化膜を設け、当該金属酸化膜を結晶化により脆弱化し、剥離層の一部をエッチングで除去して剥離する方法、基板と素子層との間に水素を含む非晶質珪素膜を設け、レーザー光の照射又はエッチングにより該非晶質珪素膜を除去することで、素子層を剥離する方法、素子層が形成された基板をエッチング又は機械的に除去（研磨）する方法などを用いることができる。また、剥離層として窒素、酸素、水素などを含む膜（例えば、水素を含む非晶質珪素膜、水素含有合金膜、酸素含有合金膜など）を用い、剥離層にレーザー光を照射して剥離層内に含有する窒素、酸素、水素などをガスとして放出させて剥離を促進する方法を用いてもよい。
上記の剥離方法を組み合わせて用いても良い。組み合わせて用いることで、より容易に剥離工程を行うことができる。つまり、レーザー光の照射、ガスや溶液などによるエッチング、機械的な除去などを適宜組み合わせて行い、剥離層と素子層とを剥離しやすい状態にしてから、剥離（引き剥がし装置などを用いる）を行うこともできる。
また、剥離層と素子層との界面に液体を浸透させて、基板から素子層を剥離してもよい。
次に、素子層１１０が露出している面（図４（Ｂ）参照）に、第２の絶縁体１１６を接着する（図２（Ａ）、図４（Ｃ）参照）。第２の絶縁体１１６は第１の絶縁体１１２と同様の材料、同様の方法を用いて接着することができる。以上により、半導体集積回路１０４及びアンテナ１０６を有する素子層１１０が第１の絶縁体１１２及び第２の絶縁体１１６によって封止されることになる。なお、第２の絶縁体１１６は第１の絶縁体１１２と同様に、単層構造としても良いし、積層構造としても良い。
その後、第２の絶縁体１１６の表面に第２の導電層１１８を形成する（図２（Ｂ）、図５（Ａ）参照）。第２の導電層１１８の材料や作製方法は第１の導電層１１４の場合と同様である。なお、第２の導電層１１８はその一部に導電層を含んでいれば良く、導電層と絶縁層の積層構造としても良い。以上により、半導体集積回路１０４及びアンテナ１０６を有する複数の素子層１１０が第１の絶縁体１１２と第２の絶縁体１１６で封止され、第１の絶縁体１１２の表面に第１の導電層１１４を有し、第２の絶縁体１１６の表面に第２の導電層１１８を有する構造が得られる。
次に、上記の構造を個々の半導体装置に分断する（図２（Ｃ）、図５（Ｂ）参照）。分断手段としては、分断の際に第１の絶縁体１１２及び第２の絶縁体１１６が溶融される手段を用いることが好ましい（第１の導電層１１４及び第２の導電層１１８が溶融される手段であるとより好ましい）。本実施の形態では、レーザー光の照射による分断を適用する。
上記分断に用いるレーザー光の波長や強度、ビームサイズなどの条件については特に限定されない。少なくとも、半導体装置を分断できる条件であればよい。レーザー光としては、例えば、Ａｒレーザー、Ｋｒレーザー、ＣＯ２レーザー、ＹＡＧレーザー、ＹＶＯ４レーザー、ＹＬＦレーザー、ＹＡｌＯ３レーザー、ＧｄＶＯ４レーザー、Ｙ２Ｏ３レーザー、ルビーレーザー、アレキサンドライトレーザー、Ｔｉ：サファイアレーザー、ヘリウムカドミウムレーザー等のレーザー発振器から発振される連続発振レーザー、Ａｒレーザー、Ｋｒレーザー、エキシマ（ＡｒＦ、ＫｒＦ、ＸｅＣｌ）レーザー、ＣＯ２レーザー、ＹＡＧレーザー、ＹＶＯ４レーザー、ＹＬＦレーザー、ＹＡｌＯ３レーザー、ＧｄＶＯ４レーザー、Ｙ２Ｏ３レーザー、ルビーレーザー、アレキサンドライトレーザー、Ｔｉ：サファイアレーザー、銅蒸気レーザー、金蒸気レーザー等のレーザー発振器から発振されるパルス発振レーザーを用いることができる。
本実施の形態に示すように、レーザー光の照射を用いて個々の半導体装置に分断することで、第１の導電層１１４と第２の導電層１１８との間の抵抗値が低下し、第１の導電層１１４と第２の導電層１１８とが導通する（電気的に接続される）ことになる。このため、半導体装置の分断の工程と、第１の導電層１１４と第２の導電層１１８とを導通させる（電気的に接続させる）工程を、一度に行うことができる。
なお、上述の分断によって、第１の絶縁体１１２及び第２の絶縁体１１６の側面に切断面が形成されることになる。このため、第１の導電層１１４と第２の導電層１１８とは、切断面を介して導通している（電気的に接続されている）ということができる。
第１の導電層１１４と第２の導電層１１８との間の抵抗値は、例えば、１ＧΩ以下であれば良く、好ましくは５ＭΩ乃至５００ＭΩ程度、より好ましくは、１０ＭΩ乃至２００ＭΩ程度である。よって、このような条件になるように、レーザー光の照射処理などによる分断を行えばよい。
以上により、本実施の形態の半導体装置が作製される。
本実施の形態に示す半導体装置は、第１の導電層１１４及び第２の導電層１１８を有することで、外部からの静電気を拡散して逃がし、または電荷の局在化を防ぐことが可能である。これにより、半導体集積回路１０４の静電気破壊を防ぐことができる。
さらに、本実施の形態では、レーザー光の照射によって半導体装置を分断しているため、第１の導電層１１４と第２の導電層１１８とが導通（電気的に接続）し、電荷を効果的に拡散させることができる。このため、第１の導電層１１４と第２の導電層１１８が導通していない場合と比較して静電気破壊防止効果を高めることができる。
また、本実施の形態では、レーザー光を用いることで、半導体装置の分断の工程と、第１の導電層１１４と第２の導電層１１８とを導通させる工程を一度に行うことができる。このため、半導体装置の分断の工程と、導電層の導通の工程を分けて行う場合と比較して、工程を簡略化できるというメリットがある。
なお、本実施の形態で示す半導体装置は、外部からの電磁波により誘導起電力を発生させて動作を行う（無線機能を有する）ものである。このため、第１の導電層１１４及び第２の導電層１１８は、静電気破壊を防ぐ機能を有し、かつ電磁波を透過させる構成とする必要がある。
一般に、電磁波は物質中において減衰することが知られており、この減衰は、特に導電材料において顕著となる。このため、本実施の形態では、第１の導電層１１４及び第２の導電層１１８の厚みを電磁波が透過できる程度にする。具体的には、通信に利用される電磁波の周波数、用いる導電材料の抵抗率や透磁率などに基づいて、膜厚を定めればよい。
例えば、電磁波の周波数が１３．５６ＭＨｚであって、上記導電材料としてチタン（抵抗率ρ：５．５×１０−７（Ω・ｍ））を用いる場合には、膜厚を少なくとも５００ｎｍ以下、好ましくは１００ｎｍ以下、より好ましくは３０ｎｍ以下程度とする。これにより、静電気放電に起因する半導体装置の破壊を抑制するとともに、外部との通信を良好に行うことが可能となる。
もちろん、上記の導電材料はチタンに限られない。例えば、チタンより抵抗率が高い、酸化珪素を含むインジウム錫酸化物（ＩＴＳＯとも呼ぶ）を用いる場合には、膜厚を１μｍ以下、好ましくは７００ｎｍ以下、より好ましくは５００ｎｍ以下程度とすれば良い。
また、第１の導電層１１４及び第２の導電層１１８の膜厚の下限は、抵抗率に基づいて決定することが好ましい。例えば、第１の導電層１１４及び第２の導電層１１８として用いる導電材料の抵抗率が高い場合には、静電気を効果的に拡散させるために、第１の導電層１１４及び第２の導電層１１８を厚めに形成することが好ましい。第１の導電層１１４及び第２の導電層１１８を薄く形成すると、シート抵抗が増大し、静電気を効果的に拡散できず、半導体集積回路１０４の破壊の可能性が高まるためである。
以上を考慮すると、第１の導電層１１４及び第２の導電層１１８の膜厚は、そのシート抵抗が１．０×１０７Ω／□以下、好ましくは１．０×１０４Ω／□以下、より好ましくは１．０×１０２Ω／□以下となるように定めることが好ましい。また、電磁波の透過の観点からは、上記のシート抵抗を満たしつつ、膜厚を可能な限り小さくすることが好ましい。例えば、チタンを用いる場合には１ｎｍ以上であれば良く、好適には１０ｎｍ乃至３０ｎｍ程度である。また、酸化珪素を含むインジウム錫酸化物（ＩＴＳＯとも呼ぶ）を用いる場合には、１０ｎｍ以上とすることができ、好適には５０ｎｍ乃至２００ｎｍ程度である。
以上、本実施の形態に示す方法によって、静電気放電に起因する半導体装置の破壊を効果的に抑制するとともに、外部との通信を良好に行うことが可能な半導体装置を得ることができる。
（実施の形態２）
本実施の形態では、半導体装置の作製方法のより具体的な一例について、図６乃至図１０を用いて説明する。
まず、基板７０１の一表面に剥離層７０２を形成し、続けて下地となる絶縁膜７０３および半導体膜７０４（例えば非晶質珪素を含む膜）を形成する（図６（Ａ）参照）。剥離層７０２、絶縁膜７０３および半導体膜７０４は、連続して形成することができる。連続して形成することにより、大気に曝されないため不純物の混入を防ぐことができる。
基板７０１は、ガラス基板、石英基板、金属基板、ステンレス基板、本工程の処理温度に耐えうる耐熱性があるプラスチック基板等を用いるとよい。このような基板であれば、その面積や形状に大きな制限はないため、例えば、１辺が１メートル以上であって、矩形状のものを用いれば、生産性を格段に向上させることができる。このような利点は、円形のシリコン基板を用いる場合と比較すると、大きな優位点である。これにより、半導体集積回路部を大きく形成した場合であっても、シリコン基板を用いる場合と比較して低コスト化を実現することができる。
なお、本工程では、剥離層７０２を基板７０１の全面に設けているが、必要に応じて、基板７０１の全面に剥離層を設けた後に、フォトリソグラフィ法により剥離層７０２を選択的に設けてもよい。また、基板７０１に接するように剥離層７０２を形成しているが、必要に応じて、基板７０１に接するように酸化珪素膜、酸化窒化珪素膜、窒化珪素膜、窒化酸化珪素膜等の絶縁膜を形成し、当該絶縁膜に接するように剥離層７０２を形成してもよい。
ここで、酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い物質をいう。例えば、酸化窒化珪素とは、酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５原子％以下、珪素が２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の範囲で含まれる物質とすることができる。また、窒化酸化珪素とは、酸素が５原子％以上３０原子％以下、窒素が２０原子％以上５５原子％以下、珪素が２５原子％以上３５原子％以下、水素が１０原子％以上３０原子％以下の範囲で含まれる物質とすることができる。但し、上記組成の範囲は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合のものである。また、構成元素の含有比率の合計は、１００原子％を超えない。
剥離層７０２には、金属膜や金属膜と金属酸化膜の積層構造等を用いることができる。金属膜としては、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）から選択された元素、前記元素を主成分とする合金材料、前記元素を主成分とする化合物材料からなる膜を単層構造又は積層構造で形成する。また、これらの材料は、スパッタ法や蒸着法、プラズマＣＶＤ法等の各種成膜法を用いて形成することができる。金属膜と金属酸化膜の積層構造としては、上述した金属膜を形成した後に、酸素雰囲気下またはＮ２Ｏ雰囲気下におけるプラズマ処理、酸素雰囲気下またはＮ２Ｏ雰囲気下における加熱処理を行うことによって、金属膜表面に当該金属膜の酸化物または酸化窒化物を設けることができる。また、金属膜を形成した後に、オゾン水等の酸化力の強い溶液で表面を処理することにより、金属膜表面に当該金属膜の酸化物又は酸化窒化物を設けることができる。
絶縁膜７０３は、スパッタ法やプラズマＣＶＤ法等により、珪素の酸化物または珪素の窒化物を含む膜を、単層構造又は積層構造で形成する。下地となる絶縁膜が２層構造の場合、例えば、１層目として窒化酸化珪素膜を形成し、２層目として酸化窒化珪素膜を形成するとよい。下地となる絶縁膜が３層構造の場合、１層目の絶縁膜として酸化珪素膜を形成し、２層目の絶縁膜として窒化酸化珪素膜を形成し、３層目の絶縁膜として酸化窒化珪素膜を形成するとよい。または、１層目の絶縁膜として酸化窒化珪素膜を形成し、２層目の絶縁膜として窒化酸化珪素膜を形成し、３層目の絶縁膜として酸化窒化珪素膜を形成するとよい。下地となる絶縁膜は、基板７０１からの不純物の侵入を防止するブロッキング膜として機能する。
半導体膜７０４は、スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等により、２５ｎｍ以上２００ｎｍ以下程度（好ましくは３０以上１５０ｎｍ以下程度）の厚さで形成する。半導体膜７０４としては、例えば、非晶質珪素膜を形成すればよい。なお、半導体膜７０４に用いることができる半導体材料は、珪素に限定されない。例えば、有機半導体や酸化物半導体などを用いることもできる。
次に、半導体膜７０４にレーザー光を照射して結晶化を行う。なお、レーザー光の照射と、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法などを組み合わせて半導体膜７０４の結晶化を行ってもよい。その後、得られた結晶質半導体膜を所望の形状にエッチングして、半導体膜７０４ａ、半導体膜７０４ｂ、半導体膜７０４ｃ、半導体膜７０４ｄを形成し、これらを覆うようにゲート絶縁膜７０５を形成する（図６（Ｂ）参照）。
半導体膜７０４ａ、半導体膜７０４ｂ、半導体膜７０４ｃ、半導体膜７０４ｄの作製工程の一例を以下に簡単に説明する。まず、プラズマＣＶＤ法を用いて、膜厚５０ｎｍ程度の非晶質半導体膜（例えば、非晶質珪素膜）を形成する。次に、結晶化を助長する金属元素であるニッケルを含む溶液を非晶質半導体膜上に保持させた後、非晶質半導体膜に脱水素化の処理（５００℃、１時間）と、熱結晶化の処理（５５０℃、４時間）を行って結晶質半導体膜を形成する。その後、レーザー発振器からレーザー光を照射し、フォトリソグラフィ法を用いることよって半導体膜７０４ａ、半導体膜７０４ｂ、半導体膜７０４ｃ、半導体膜７０４ｄを形成する。なお、結晶化を助長する金属元素を用いる熱結晶化を行わずに、レーザー光の照射だけで非晶質半導体膜の結晶化を行ってもよい。
次に、半導体膜７０４ａ、半導体膜７０４ｂ、半導体膜７０４ｃ、半導体膜７０４ｄを覆うゲート絶縁膜７０５を形成する。ゲート絶縁膜７０５は、ＣＶＤ法やスパッタ法等により、珪素の酸化物又は珪素の窒化物を含む膜を、単層構造又は積層構造で形成する。具体的には、酸化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜を、単層構造又は積層構造で形成する。
また、ゲート絶縁膜７０５は、半導体膜７０４ａ、半導体膜７０４ｂ、半導体膜７０４ｃ、半導体膜７０４ｄに対しプラズマ処理を行い、表面を酸化又は窒化することで形成しても良い。例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと、酸素、酸化窒素（ＮＯ２）、アンモニア、窒素、水素などの混合ガスを導入したプラズマ処理で形成する。この場合のプラズマの励起は、マイクロ波を用いて行うと、低電子温度で高密度のプラズマを生成することができる。この高密度プラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体膜の表面を酸化又は窒化することができる。
このような高密度プラズマを用いた処理により、１ｎｍ以上２０ｎｍ以下程度、代表的には５ｎｍ以上１０ｎｍ以下程度の絶縁膜が半導体膜に形成される。この場合の反応は、固相反応であるため、当該絶縁膜と半導体膜との界面準位密度をきわめて低くすることができる。このようなプラズマ処理は、半導体膜（結晶性シリコン、或いは多結晶シリコン）を直接酸化（又は窒化）するため、形成される絶縁膜の膜厚のばらつきをきわめて小さくすることができる。加えて、結晶性シリコンの結晶粒界でも酸化が進行するということがないため、非常に好ましい状態となる。すなわち、ここで示す高密度プラズマ処理で半導体膜の表面を固相酸化することにより、結晶粒界において異常な酸化反応をさせることなく、均一性が良く、界面準位密度が低い絶縁膜を形成することができる。
ゲート絶縁膜７０５は、プラズマ処理によって形成される絶縁膜のみを用いても良いし、それに加えてプラズマや熱反応を利用したＣＶＤ法で酸化シリコン、酸窒化シリコン、窒化シリコンなどの絶縁膜を堆積し、積層させて用いても良い。いずれにしても、プラズマ処理により形成した絶縁膜をゲート絶縁膜の一部又は全部に含んで形成されるトランジスタでは、特性のばらつきを小さくすることができる。
また、連続発振レーザー光又は１０ＭＨｚ以上の周波数で発振するレーザー光の照射により結晶化させて得られた半導体膜７０４ａ、半導体膜７０４ｂ、半導体膜７０４ｃ、半導体膜７０４ｄは、そのレーザー光の照射の際の走査方向に結晶が成長する特性がある。その走査方向をチャネル長方向（チャネル形成領域が形成されたときにキャリアが流れる方向）に合わせてトランジスタを配置し、上記ゲート絶縁層を組み合わせることで、特性ばらつきが小さく、しかも電界効果移動度が高い薄膜トランジスタ（ＴＦＴ）を得ることができる。
次に、ゲート絶縁膜７０５上に、導電膜を形成する。ここでは、１００ｎｍ以上５００ｎｍ以下程度の厚さの導電層を単層で形成する。材料としては、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素を含む材料、これらの元素を主成分とする合金材料、又はこれらの元素を主成分とする化合物材料を用いることができる。リン等の不純物元素を添加した多結晶珪素に代表される半導体材料を用いても良い。導電膜を積層構造で形成する場合には、例えば、窒化タンタル膜とタングステン膜の積層構造、窒化タングステン膜とタングステン膜の積層構造、窒化モリブデン膜とモリブデン膜の積層構造を用いることができる。タングステンや窒化タンタルは、耐熱性が高いため、導電膜を形成した後に、熱活性化を目的とした加熱処理を行うことができる。また、導電膜を３層以上の積層構造としても良く、例えば、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用することができる。
次に、上記の導電膜上に、フォトリソグラフィ法を用いてレジストマスクを形成し、ゲート電極とゲート配線を形成するためのエッチング処理を行って、半導体膜７０４ａ、半導体膜７０４ｂ、半導体膜７０４ｃ、半導体膜７０４ｄの上方にゲート電極７０７を形成する。
次に、フォトリソグラフィ法により、レジストマスクを形成して、半導体膜７０４ａ、半導体膜７０４ｂ、半導体膜７０４ｃ、半導体膜７０４ｄに、ｎ型又はｐ型を付与する不純物元素を低濃度に添加する。本実施の形態においては、半導体膜７０４ａ、半導体膜７０４ｂ、半導体膜７０４ｃ、半導体膜７０４ｄに、ｎ型を付与する不純物元素を低濃度に添加する。ｎ型を付与する不純物元素は、１５族に属する元素を用いれば良く、リン（Ｐ）、砒素（Ａｓ）などを用いることができる。また、ｐ型を付与する不純物元素は、１３族に属する元素を用いれば良く、硼素（Ｂ）などを用いることができる。なお、添加の方法として、イオンドープ法やイオン注入法などを用いることができる。
なお、本実施の形態においては簡単のため、ｎ型ＴＦＴについてのみ示しているが、本発明はこれに限定して解釈されない。ｐ型ＴＦＴのみを用いる構成としても良い。また、ｎ型ＴＦＴとｐ型ＴＦＴを併せて形成しても良い。ｎ型ＴＦＴとｐ型ＴＦＴを併せて形成する場合、後にｐ型ＴＦＴとなる半導体層を覆うマスクを形成してｎ型を付与する不純物元素を添加し、後にｎ型ＴＦＴとなる半導体層を覆うマスクを形成してｐ型を付与する不純物元素を添加することで、ｎ型を付与する不純物元素とｐ型を付与する不純物元素を選択的に添加することができる。
次に、ゲート絶縁膜７０５とゲート電極７０７を覆うように、絶縁膜を形成する。絶縁膜は、プラズマＣＶＤ法やスパッタ法等により、珪素、珪素の酸化物、珪素の窒化物などの無機材料を含む膜や、有機樹脂などの有機材料を含む膜を、単層で、又は積層して形成する。次に、絶縁膜を、垂直方向を主体とした異方性エッチングにより選択的にエッチングして、ゲート電極７０７の側面に接する絶縁膜７０８（サイドウォールともよばれる）を形成する。絶縁膜７０８は、後にＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ ｄｒａｉｎ）領域を形成する際の不純物元素を添加するためのマスクとして用いる。
次に、フォトリソグラフィ法により形成したレジストマスクと、ゲート電極７０７および絶縁膜７０８をマスクとして用いて、半導体膜７０４ａ、半導体膜７０４ｂ、半導体膜７０４ｃ、半導体膜７０４ｄにｎ型を付与する不純物元素を添加する。これにより、チャネル形成領域７０６ａ、第１の不純物領域７０６ｂ、第２の不純物領域７０６ｃが形成される（図６（Ｃ）参照）。第１の不純物領域７０６ｂは薄膜トランジスタのソース領域又はドレイン領域として機能し、第２の不純物領域７０６ｃはＬＤＤ領域として機能する。第２の不純物領域７０６ｃが含む不純物元素の濃度は、第１の不純物領域７０６ｂが含む不純物元素の濃度よりも低い。
続いて、ゲート電極７０７、絶縁膜７０８等を覆うように、絶縁膜を単層構造又は積層構造で形成する。絶縁膜は、ＣＶＤ法、スパッタ法、ＳＯＧ法、液滴吐出法、スクリーン印刷法等により、珪素の酸化物や珪素の窒化物等の無機材料、ポリイミド、ポリアミド、ベンゾシクロブテン、アクリル、エポキシ等の有機材料やシロキサン材料等を用いて形成することができる。本実施の形態においては、窒化珪素からなる絶縁膜７０９と、酸化窒化珪素からなる絶縁膜７１０の２層構造とする例について示す。
フォトリソグラフィ法を用いて絶縁膜７０９、７１０等をエッチングして、第１の不純物領域７０６ｂに達するコンタクトホールを形成した後、薄膜トランジスタのソース電極又はドレイン電極として機能する導電膜７３１を形成する。導電膜７３１は、コンタクトホールを充填するように導電膜を形成し、当該導電膜を選択的にエッチングすることで形成することができる。なお、導電膜を形成する前に、コンタクトホールにおいて露出した半導体膜７０４ａ、半導体膜７０４ｂ、半導体膜７０４ｃ、半導体膜７０４ｄの表面にシリサイドを形成してもよい。以上により、薄膜トランジスタ７３０ａ、薄膜トランジスタ７３０ｂ、薄膜トランジスタ７３０ｃ、薄膜トランジスタ７３０ｄを含む素子層７５１が得られる（図７（Ａ）参照）。
なお、絶縁膜７０９、絶縁膜７１０を形成する前、または絶縁膜７０９、絶縁膜７１０のうちの一方又は両方を形成した後に、半導体膜７０４の結晶性の回復や半導体膜に添加された不純物元素の活性化、半導体膜の水素化を目的とした加熱処理を行うとよい。加熱処理には、熱アニール法、レーザーアニール法、ＲＴＡ法などを適用するとよい。
導電膜７３１は、ＣＶＤ法やスパッタリング法等により、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素を含む材料、これらの元素を主成分とする合金材料、これらの元素を主成分とする化合物材料を用いて、単層構造又は積層構造で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としてニッケルを含む材料、又は、アルミニウムを主成分として、ニッケルと、炭素又は珪素の一方あるいは両方を含む合金材料に相当する。
次に、導電膜７３１を覆うように、絶縁膜７１１を形成し、当該絶縁膜７１１上に開口部７１２ａ、７１２ｂを形成する（図７（Ｂ）参照）。ここでは、薄膜トランジスタ７３０ｂ、７３０ｄのソース電極又はドレイン電極として機能する導電膜７３１が露出するように開口部７１２ａ、７１２ｂを形成する。絶縁膜７１１は、ＣＶＤ法、スパッタ法、ＳＯＧ法、液滴吐出法またはスクリーン印刷法等を用いて、無機材料又は有機材料により、単層構造又は積層構造で形成する。また、絶縁膜７１１は、好適には、０．７５μｍ以上３μｍ以下程度の厚さで形成する。
次に、絶縁膜７１１上にアンテナとして機能する導電膜７１３を形成し、当該導電膜７１３上に絶縁膜７１４を形成する（図７（Ｃ）参照）。
アンテナとして機能する導電膜７１３は、ＣＶＤ法、スパッタ法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて、導電性材料により形成する。また、アンテナとして機能する導電膜７１３は、アルミニウム、チタン、銀、銅、金、白金、ニッケル、パラジウム、タンタル、モリブデン等の金属元素を含む材料、当該金属元素を含む合金材料、当該金属元素を含む化合物材料を導電性材料として用いて、単層構造又は積層構造で形成する。
例えば、スクリーン印刷法を用いてアンテナとして機能する導電膜７１３を形成する場合には、粒径が数ｎｍから数十μｍの導電体粒子を有機樹脂に溶解又は分散させた導電性ペーストを選択的に印刷することによって形成することができる。導電性粒子としては、銀、金、銅、ニッケル、白金、パラジウム、タンタル、モリブデン、及びチタン等の金属粒子、ハロゲン化銀の微粒子、分散性のナノ粒子などを用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤及び被覆材として機能する有機樹脂から選択された一又は複数を用いることができる。代表的には、エポキシ樹脂、シリコン樹脂等の有機樹脂が挙げられる。また、はんだや鉛フリーのはんだを主成分とする微粒子を用いてもよく、この場合は粒径２０μｍ以下の微粒子を用いることが好ましい。はんだや鉛フリーはんだは、低コストであるといった利点を有している。
絶縁膜７１４は、例えば、酸化珪素、酸化窒化珪素、窒化珪素、窒化酸化珪素などの絶縁材料を用いて形成することができる。なお、本実施の形態においては、窒化珪素を用いることとする。
次に、絶縁膜７１４を覆うように第１の絶縁体７１５を形成する（図８（Ａ）参照）。
第１の絶縁体７１５としては、エポキシ樹脂、不飽和ポリエステル樹脂、ポリイミド樹脂、ビスマレイミドトリアジン樹脂又はシアネート樹脂などの熱硬化性樹脂を用いることができる。また、第１の絶縁体７１５として、ポリフェニレンオキシド樹脂、ポリエーテルイミド樹脂又はフッ素樹脂などの熱可塑性樹脂を用いてもよい。
本実施の形態では、第１の絶縁体７１５として、繊維体７１５ａに有機樹脂７１５ｂが含浸された構造体を用いる場合を示している。
繊維体７１５ａに有機樹脂７１５ｂが含浸された上記の構造体は、プリプレグとも呼ばれる。プリプレグは、具体的には繊維体にマトリックス樹脂を有機溶剤で希釈したワニスを含浸させた後、有機溶剤を揮発させてマトリックス樹脂を半硬化させたものである。構造体の厚さは、５μｍ以上１００μｍ以下、さらには１０μｍ以上３０μｍ以下が好ましい。このような厚さの構造体を用いることで、薄型で湾曲することが可能な半導体装置を作製することができる。例えば、絶縁体として、弾性率１３ＧＰａ以上１５ＧＰａ以下、破断係数１４０ＭＰａのプリプレグを用いることができる。プリプレグについては、後の実施の形態において詳述する。
なお、第１の絶縁体７１５は単層構造としても良いし積層構造としても良い。積層構造とする場合には、上記の絶縁体などを適宜選択して、積層すればよい。
次に、有機樹脂７１５ｂを硬化させ、その後、第１の絶縁体７１５の表面に第１の導電層７１６を形成する（図８（Ｂ）参照）。第１の導電層７１６は、例えば、スパッタリング法やプラズマＣＶＤ法、真空蒸着法、塗布法、印刷法などにより、チタン、モリブデン、タングステン、アルミニウム、銅、銀、金、ニッケル、錫、白金、パラジウム、イリジウム、ロジウム、タンタル、カドミウム、亜鉛、鉄、シリコン、ゲルマニウム、ジルコニウム、バリウムなどから選ばれた元素を含む材料、前記元素を主成分とする合金材料、前記元素を主成分とする化合物材料などを用いて形成することができる。電解メッキ法や無電解メッキ法などのメッキ法を用いても良い。なお、第１の導電層７１６の表面には絶縁層を設けても良い。これにより、第１の導電層７１６を保護することが可能である。
次に、薄膜トランジスタ７３０ａ、薄膜トランジスタ７３０ｂ、薄膜トランジスタ７３０ｃ、薄膜トランジスタ７３０ｄ、アンテナとして機能する導電膜７１３などを含む素子層を基板７０１から剥離する（図９（Ａ）参照）。
なお、剥離する際に、水やオゾン水等の水溶液で剥離する面を濡らしながら行うことによって、薄膜トランジスタ７３０ａ、薄膜トランジスタ７３０ｂ、薄膜トランジスタ７３０ｃ、薄膜トランジスタ７３０ｄなどの素子が静電気等によって破壊されることを防止できる。また、剥離後の基板７０１を再利用することによって、低コスト化を実現することができる。
次に、剥離により露出した面を覆うように、第２の絶縁体７１７を形成する（図９（Ｂ）参照）。第２の絶縁体７１７は、第１の絶縁体７１５と同様にして形成することができる。本実施の形態では、第２の絶縁体７１７として、繊維体７１７ａに有機樹脂７１７ｂが含浸された構造体を用いる場合を示す。なお、第２の絶縁体７１７は第１の絶縁体７１５と同様に、単層構造としても良いし、積層構造としても良い。
次に、有機樹脂７１７ｂを硬化させ、その後、第２の絶縁体７１７の表面に第２の導電層７１８を形成する（図１０（Ａ）参照）。第２の導電層７１８は、第１の導電層７１６と同様にして形成することができる。また、第２の導電層７１８の表面には絶縁層を設けても良い。これにより、第２の導電層７１８を保護することが可能である。以上の工程で、素子層が第１の絶縁体７１５と第２の絶縁体７１７で封止され、第１の絶縁体７１５の表面に第１の導電層７１６を有し、第２の絶縁体７１７の表面に第２の導電層７１８を有する積層体が得られる。
その後、上記の構造を、個々の半導体装置に分断する（図１０（Ｂ）参照）。分断手段としては、分断の際に第１の絶縁体７１５及び第２の絶縁体７１７が溶融される手段を用いることが好ましい（第１の導電層７１６及び第２の導電層７１８が溶融される手段であるとより好ましい）。本実施の形態では、レーザー光の照射による分断を適用する。
上記分断に用いるレーザー光の波長や強度、ビームサイズなどの条件については特に限定されない。少なくとも、半導体装置を分断できる条件であればよい。レーザー光としては、例えば、Ａｒレーザー、Ｋｒレーザー、ＣＯ２レーザー、ＹＡＧレーザー、ＹＶＯ４レーザー、ＹＬＦレーザー、ＹＡｌＯ３レーザー、ＧｄＶＯ４レーザー、Ｙ２Ｏ３レーザー、ルビーレーザー、アレキサンドライトレーザー、Ｔｉ：サファイアレーザー、ヘリウムカドミウムレーザー等のレーザー発振器から発振される連続発振レーザー、Ａｒレーザー、Ｋｒレーザー、エキシマ（ＡｒＦ、ＫｒＦ、ＸｅＣｌ）レーザー、ＣＯ２レーザー、ＹＡＧレーザー、ＹＶＯ４レーザー、ＹＬＦレーザー、ＹＡｌＯ３レーザー、ＧｄＶＯ４レーザー、Ｙ２Ｏ３レーザー、ルビーレーザー、アレキサンドライトレーザー、Ｔｉ：サファイアレーザー、銅蒸気レーザー、金蒸気レーザー等のレーザー発振器から発振されるパルス発振レーザーを用いることができる。
本実施の形態に示すように、レーザー光の照射を用いて個々の半導体装置に分断することで、第１の導電層７１６と第２の導電層７１８との間の抵抗値が低下し、第１の導電層７１６と第２の導電層７１８とが導通（電気的に接続）することになる。このため、半導体装置の分断の工程と、第１の導電層７１６と第２の導電層７１８とを導通（電気的に接続）させる工程を、一度に行うことができる。
第１の導電層７１６と第２の導電層７１８との間の抵抗値は、例えば、１ＧΩ以下であれば良く、好ましくは５ＭΩ乃至５００ＭΩ程度、より好ましくは、１０ＭΩ乃至２００ＭΩ程度である。よって、このような条件になるように、レーザー光の照射処理などによる分断を行えばよい。
なお、本実施の形態においては、素子層を分断せずに封止しているが、開示する発明の一態様はこれに限定して解釈されない。例えば、半導体集積回路及びアンテナを含む素子層をあらかじめ分断しておき、その後、封止を行う構成とすることもできる。また、本実施の形態においては、第１の絶縁体（又は第２の絶縁体）を形成した後に、第１の導電層（又は第２の導電層）を形成しているが、開示する発明の一態様はこれに限定されない。例えば、第１の絶縁体（又は第２の絶縁体）として、あらかじめ硬化させられた基板などを用いる場合には、第１の絶縁体（又は第２の絶縁体）表面に第１の導電層（又は第２の導電層）を形成した積層体を用いて半導体装置を作製することもできる。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、半導体素子を封止する絶縁体の例として、繊維体に有機樹脂が含浸された構造体の詳細について、図１１を参照して説明する。
繊維体１６０は、一定間隔をあけた経糸と、一定間隔をあけた緯糸とで織られている（図１１参照）。経糸及び緯糸を用いて製織された繊維体は、経糸及び緯糸が存在しない領域を有している。このような繊維体１６０を用いる場合には、有機樹脂１６１が含浸される割合が高まり、繊維体１６０と半導体集積回路との密着性を高めることができる。
また、繊維体１６０は、経糸及び緯糸の密度が高く、経糸及び緯糸が存在しない領域の割合が低いものでもよい。
繊維体１６０に有機樹脂１６１が含浸された構造体は、プリプレグとも呼ばれる。プリプレグは、具体的には、マトリックス樹脂を有機溶剤で希釈したワニスを繊維体に含浸させた後、該有機溶剤を揮発させてマトリックス樹脂を半硬化させたものである。プリプレグとしては、例えば、平面上に配列したガラスなどの繊維体を互いに交差させて布状に編み、これに有機樹脂を含浸させたものを用いても良い。この場合、主表面に平行な方向への伸び縮みを布状の繊維体が抑制し、且つ、主表面に垂直な方向に可撓性を有せしめることも可能である。構造体の厚さは、５μｍ以上１００μｍ以下であることが好ましく、１０μｍ以上３０μｍ以下であると、より好ましい。このような厚さの構造体を用いることで、薄型で湾曲することが可能な半導体装置を作製することができる。例えば、絶縁体として、弾性率１３ＧＰａ以上１５ＧＰａ以下、破断係数１４０ＭＰａのプリプレグを用いることができる。
また有機樹脂１６１として、エポキシ樹脂、不飽和ポリエステル樹脂、ポリイミド樹脂、ビスマレイミドトリアジン樹脂、シアネート樹脂等の熱硬化性樹脂を用いることができる。また、ポリフェニレンオキシド樹脂、ポリエーテルイミド樹脂、フッ素樹脂等の熱可塑性樹脂を用いてもよい。上記有機樹脂を用いることで、熱処理により繊維体を半導体集積回路に固着させることができる。なお、有機樹脂１６１は、そのガラス転移温度が高いほど、局所的押圧により破壊されにくくなるため好ましい。
有機樹脂１６１、または繊維の糸束内に、高熱伝導性フィラーを分散させてもよい。高熱伝導性フィラーには、窒化アルミニウム、窒化ホウ素、窒化珪素、アルミナ等の絶縁性の粒子や、銀、銅等の金属粒子がある。高熱伝導性フィラーが、有機樹脂や繊維糸束内に含まれることにより、半導体集積回路で生じた熱を外部に放出しやすくなるため、半導体装置の蓄熱を抑制することが可能であり、半導体装置の破壊防止に効果的である。
繊維体１６０は、有機化合物または無機化合物の高強度繊維を用いた織布または不織布である。ここで高強度繊維とは、具体的には、引張弾性率やヤング率の高い繊維をいう。高強度繊維の代表例としては、ポリビニルアルコール系繊維、ポリエステル系繊維、ポリアミド系繊維、ポリエチレン系繊維、アラミド系繊維、ポリパラフェニレンベンゾビスオキサゾール繊維、ガラス繊維、炭素繊維などが挙げられる。ガラス繊維としては、Ｅガラス、Ｓガラス、Ｄガラス、Ｑガラス等を用いたガラス繊維が挙げられる。なお、繊維体１６０は、一種類の高強度繊維で形成されてもよいし、複数の高強度繊維で形成されてもよい。
繊維体１６０は、繊維（単糸）の束（以下、糸束と呼ぶ）を経糸及び緯糸に使って製織した織布、または複数種の繊維の糸束をランダムに、または規則的に堆積させた不織布であってもよい。織布の場合、平織り、綾織り、しゅす織り等を適宜用いることができる。
糸束の断面は、円形でも楕円形でもよい。繊維糸束として、高圧水流、液体を媒体とした高周波の振動、連続超音波の振動、ロールによる押圧等によって、開繊加工をした繊維糸束を用いてもよい。開繊加工をした繊維糸束は、糸束幅が広くなり、糸束の断面が楕円形または平板状となる。これにより、厚み方向の単糸数を低減することが可能である。また、繊維糸束として低撚糸を用いることで、糸束の扁平化が容易になり、糸束の断面形状を楕円形状または平板形状とすることができる。このように、断面が楕円形または平板状の糸束を用いることで、繊維体１６０を薄くすることが可能である。これにより、薄型の半導体装置を作製することができる。
以上に示すような構造体を、素子層を封止する絶縁体として用いることで、半導体装置の外的ストレスに対する強度を高めることができる。また、加圧処理工程などにおける、破損や特性不良などの発生を低減することができる。よって、歩留まりよく半導体装置を作製することができる。
なお、本実施の形態は、本明細書の他の実施の形態で示した構成又は作製方法と適宜組み合わせて実施することができる。
（実施の形態４）
本実施の形態では、より高い信頼性を付与することを目的とした半導体装置の例について説明する。詳しくは半導体装置の一例として、マイクロプロセッサ及び非接触でデータの送受信を行うことのできる演算機能を備えた半導体装置の一例について説明する。
図１２には、半導体装置の一例として、マイクロプロセッサ５００を示す。このマイクロプロセッサ５００は、上記実施の形態に係る半導体装置により製造されるものである。このマイクロプロセッサ５００は、演算回路５０１（Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ。ＡＬＵともいう。）、演算回路制御部５０２（ＡＬＵ Ｃｏｎｔｒｏｌｌｅｒ）、命令解析部５０３（Ｉｎｓｔｒｕｃｔｉｏｎ Ｄｅｃｏｄｅｒ）、割り込み制御部５０４（Ｉｎｔｅｒｒｕｐｔ Ｃｏｎｔｒｏｌｌｅｒ）、タイミング制御部５０５（Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ）、レジスタ５０６（Ｒｅｇｉｓｔｅｒ）、レジスタ制御部５０７（Ｒｅｇｉｓｔｅｒ Ｃｏｎｔｒｏｌｌｅｒ）、バスインターフェース５０８（Ｂｕｓ Ｉ／Ｆ）、読み出し専用メモリ５０９、及びメモリインターフェース５１０（ＲＯＭ Ｉ／Ｆ）を有している。
バスインターフェース５０８を介してマイクロプロセッサ５００に入力された命令は、命令解析部５０３に入力され、デコードされた後、演算回路制御部５０２、割り込み制御部５０４、レジスタ制御部５０７、タイミング制御部５０５に入力される。演算回路制御部５０２、割り込み制御部５０４、レジスタ制御部５０７、タイミング制御部５０５は、デコードされた命令に基づき各種制御を行う。具体的に演算回路制御部５０２は、演算回路５０１の動作を制御するための信号を生成する。また、割り込み制御部５０４は、マイクロプロセッサ５００のプログラム実行中に、外部の入出力装置や周辺回路からの割り込み要求を、その優先度やマスク状態から判断して処理する。レジスタ制御部５０７は、レジスタ５０６のアドレスを生成し、マイクロプロセッサ５００の状態に応じてレジスタ５０６の読み出しや書き込みを行う。タイミング制御部５０５は、演算回路５０１、演算回路制御部５０２、命令解析部５０３、割り込み制御部５０４、レジスタ制御部５０７の動作のタイミングを制御する信号を生成する。例えばタイミング制御部５０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。なお、図１２に示すマイクロプロセッサ５００は、その構成を簡略化して示した一例にすぎず、実際にはその用途によって多種多様な構成を備えることができる。
次に、非接触でデータの送受信を行うことのできる演算機能を備えた半導体装置の一例について図１３を参照して説明する。図１３は無線通信により外部装置と信号の送受信を行って動作するコンピュータ（以下、「ＲＦＣＰＵ」という）の一例を示す。ＲＦＣＰＵ５１１は、アナログ回路部５１２とデジタル回路部５１３を有している。アナログ回路部５１２として、共振容量を有する共振回路５１４、整流回路５１５、定電圧回路５１６、リセット回路５１７、発振回路５１８、復調回路５１９、変調回路５２０、電源管理回路５３０を有している。デジタル回路部５１３は、ＲＦインターフェース５２１、制御レジスタ５２２、クロックコントローラ５２３、ＣＰＵインターフェース５２４、中央処理ユニット５２５、ランダムアクセスメモリ５２６、読み出し専用メモリ５２７を有している。
このような構成のＲＦＣＰＵ５１１の動作は概略以下の通りである。アンテナ５２８が受信した信号は共振回路５１４により誘導起電力を生じる。誘導起電力は、整流回路５１５を経て容量部５２９に充電される。この容量部５２９はセラミックコンデンサーや電気二重層コンデンサーなどのキャパシタで形成されていることが好ましい。容量部５２９はＲＦＣＰＵ５１１と一体形成されている必要はなく、別部品としてＲＦＣＰＵ５１１を構成する絶縁表面を有する基板に取り付けられていれば良い。
リセット回路５１７は、デジタル回路部５１３をリセットし初期化する信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。発振回路５１８は、定電圧回路５１６により生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。ローパスフィルタで形成される復調回路５１９は、例えば振幅変調（ＡＳＫ）方式の受信信号の振幅の変動を二値化する。変調回路５２０は、送信データを振幅変調（ＡＳＫ）方式の送信信号の振幅を変動させて送信する。変調回路５２０は、共振回路５１４の共振点を変化させることで通信信号の振幅を変化させている。クロックコントローラ５２３は、電源電圧又は中央処理ユニット５２５における消費電流に応じてクロック信号の周波数とデューティー比を変更するための制御信号を生成している。電源電圧の監視は電源管理回路５３０が行っている。
アンテナ５２８からＲＦＣＰＵ５１１に入力された信号は復調回路５１９で復調された後、ＲＦインターフェース５２１で制御コマンドやデータなどに分解される。制御コマンドは制御レジスタ５２２に格納される。制御コマンドには、読み出し専用メモリ５２７に記憶されているデータの読み出し、ランダムアクセスメモリ５２６へのデータの書き込み、中央処理ユニット５２５への演算命令などが含まれている。中央処理ユニット５２５は、ＣＰＵインターフェース５２４を介して読み出し専用メモリ５２７、ランダムアクセスメモリ５２６、制御レジスタ５２２にアクセスする。ＣＰＵインターフェース５２４は、中央処理ユニット５２５が要求するアドレスより、読み出し専用メモリ５２７、ランダムアクセスメモリ５２６、制御レジスタ５２２のいずれかに対するアクセス信号を生成する機能を有している。
中央処理ユニット５２５の演算方式は、読み出し専用メモリ５２７にＯＳ（オペレーティングシステム）を記憶させておき、起動とともにプログラムを読み出し実行する方式を採用することができる。また、専用回路で演算回路を構成して、演算処理をハードウェア的に処理する方式を採用することもできる。ハードウェアとソフトウェアを併用する方式では、専用の演算回路で一部の処理を行い、残りの演算を、プログラムを使って中央処理ユニット５２５が実行する方式を適用することができる。
本実施の形態におけるマイクロプロセッサにおいても、表面に設けられた導電層により、半導体集積回路の静電気放電による静電気破壊（回路の誤動作や半導体素子の損傷）を防止することができる。これにより、静電気放電に起因する特性の不良を防ぎ、歩留まり良く半導体装置を作製することができる。
なお、本実施の形態は、本明細書の他の実施の形態で示した構成又は作製方法と適宜組み合わせて実施することができる。
（実施の形態５）
本実施の形態では、上記実施の形態で示した半導体装置の使用形態の一例について説明する。具体的には、非接触でデータの入出力が可能である半導体装置の適用例に関して、図面を用いて以下に説明する。非接触でデータの入出力が可能である半導体装置は利用の形態によって、ＲＦＩＤタグ、ＩＤタグ、ＩＣタグ、ＲＦタグ、無線タグ、電子タグまたは無線チップとも呼ばれる。
本実施の形態で示す半導体装置の上面構造の一例について、図１４（Ａ）を参照して説明する。図１４（Ａ）に示す半導体装置は、アンテナ（オンチップアンテナとも記す）が設けられた半導体集積回路チップ４００と、アンテナ４０５（ブースターアンテナとも記す）が設けられた支持基板４０６とを含んでいる。半導体集積回路チップ４００は、支持基板４０６及びアンテナ４０５上に形成された絶縁層４１０上に設けられている。
半導体集積回路チップ４００内に設けられる半導体集積回路にはメモリ部やロジック部を構成する複数のトランジスタ等の素子が設けられる。本実施の形態に係る半導体装置の半導体素子としては、電界効果トランジスタはもちろん、半導体層を用いる記憶素子などを適用することができる。これにより、多用途に渡って要求される機能を満たす半導体装置を作製し、提供することができる。
図１５（Ａ）に、図１４（Ａ）に示した半導体集積回路チップ４００に含まれるアンテナと半導体集積回路の拡大図を示す。図１５（Ａ）において、アンテナ４０１は巻き数が１である矩形のループアンテナであるが、開示する発明の一態様はこの構成に限定されない。ループアンテナの形状は矩形であることに限定されず、曲線を有する形状、例えば円形であっても良い。そして巻き数は１に限定されず、１以上であっても良い。なお、アンテナ４０１の巻き数が１の場合、半導体集積回路４０３とアンテナ４０１の間に生じる寄生容量を低減することができる。
また、図１４（Ａ）、図１５（Ａ）において、アンテナ４０１は、半導体集積回路４０３の周囲を取り囲むように配置されており、破線で示す給電点４０８に相当する部分以外は、アンテナ４０１は半導体集積回路４０３とは異なる領域に配置されている。しかし開示する発明の一態様はこの構成に限定されず、図１５（Ｂ）に示すように、破線で示す給電点４０８に相当する部分以外において、アンテナ４０１が半導体集積回路４０３と少なくとも一部重なるように配置されていても良い。ただし、図１４（Ａ）、図１５（Ａ）に示すように、アンテナ４０１が半導体集積回路４０３とは異なる領域に配置されていることで、半導体集積回路４０３とアンテナ４０１の間に生じる寄生容量を低減することができる。
図１４（Ａ）において、アンテナ４０５は、主に破線４０７で囲まれたループ状の部分において、アンテナ４０１と電磁結合することにより（電磁誘導により）信号や電力の授受を行うことができる。またアンテナ４０５は、主に、破線４０７で囲まれた部分以外の領域において、質問器と信号や電力の授受を行うことができる。質問器と半導体装置との間において、キャリア（搬送波）として用いられる電波の周波数は、３０ＭＨｚ以上５ＧＨｚ以下程度が望ましく、例えば９５０ＭＨｚ、２．４５ＧＨｚなどの周波数帯を用いればよい。
また、アンテナ４０５は、破線４０７で囲まれた部分において巻き数１の矩形のループ状になっているが、開示する発明の一態様はこの構成に限定されない。ループ状の部分は矩形であることに限定されず、曲線を有する形状、例えば円形であっても良い。そして巻き数は１に限定されず、１以上であっても良い。
開示する発明の一態様である半導体装置には、電磁誘導方式、電磁結合方式、マイクロ波方式を適用することも可能である。
例えば、半導体装置における信号の伝送方式として、マイクロ波方式（例えば、ＵＨＦ帯（８６０ＭＨｚ帯乃至９６０ＭＨｚ帯）、２．４５ＧＨｚ帯等）を適用する場合には、信号の伝送に用いる電磁波の波長を考慮してアンテナの長さや形状等を適宜設定すればよい。例えば、アンテナを線状（例えば、ダイポールアンテナ）、平坦な形状（例えば、パッチアンテナ）、またはリボン型の形状等に形成することができる。また、アンテナの形状は直線状に限られず、電磁波の波長を考慮して曲線状としても良いし、直線と曲線とを組み合わせた形状としても良い。
図１６にアンテナ４０１、アンテナ４０５をコイル状に設け、電磁誘導方式または電磁結合方式を適用する例を示す。
図１６においては、ブースターアンテナとしてコイル状のアンテナ４０５が設けられた支持基板４０６上に、コイル状のアンテナ４０１が設けられた半導体集積回路チップ４００が設けられている。なお、ブースターアンテナであるアンテナ４０５は支持基板４０６を挟んで、容量４１１を形成している。
次に、半導体集積回路チップ４００とブースターアンテナの構造及びその配置について説明する。図１４（Ｂ）は、図１４（Ａ）に示した半導体集積回路チップ４００と支持基板４０６に形成されたアンテナ４０５が積層された半導体装置の斜視図に相当する。そして、図１４（Ｃ）は、図１４（Ｂ）の破線Ｘ−Ｙにおける断面図に相当する。
図１４（Ｃ）に示す半導体集積回路チップ４００には、実施の形態１、実施の形態２などで示した半導体装置を用いることができる。なお、ここでは、個々に分断しチップ状にしたものを半導体集積回路チップという。当該半導体集積回路チップ４００は、例えば、繊維体４５０に有機樹脂４５１が含浸された構造体と、繊維体４６０に有機樹脂４６１が含浸された構造体とを用いた構成とすることができる。
図１４（Ｃ）に示す半導体集積回路４０３は、第１の絶縁体４１２、第２の絶縁体４０２で挟持され、その側面も封止されている。本実施の形態では、複数の半導体集積回路を挟持して第１の絶縁体、第２の絶縁体を貼り合わせた後、個々の半導体集積回路ごとに分断し、半導体集積回路チップ４００を作製する。分断手段としてはレーザー光を用いることが好ましい。
開示する発明の一態様である半導体装置は、アンテナ４０１、該アンテナと電気的に接続した半導体集積回路４０３を挟持する絶縁体４１２、絶縁体４０２の外側（半導体集積回路側と反対側）に導電層４４０ａ、導電層４４０ｂを有する。導電層４４０ａ、導電層４４０ｂは、半導体装置に含まれるアンテナが送受信すべき電磁波を透過し、かつ外部からの静電気が半導体装置内部の半導体集積回路に印加されるのを遮断する。
図１４（Ｃ）では、半導体集積回路４０３がアンテナ４０１より、アンテナ４０５に近い位置に配置されているが、開示する発明の一態様はこの構成に限定されない。アンテナ４０１が半導体集積回路４０３より、アンテナ４０５に近い位置に配置されていてもよい。また、半導体集積回路４０３とアンテナ４０１は、第１の絶縁体４１２、第２の絶縁体４０２に直接固着していても良いし、接着層によって固着されていても良い。
なお、図１４（Ｃ）において、半導体集積回路チップ４００は、支持基板４０６及びアンテナ４０５上に形成された絶縁層４１０上に設けられているが、開示する発明の一態様はこれに限定されない。例えば、導電層の抵抗が十分に高い場合には、導電層とアンテナ４０５が接触する形態であっても良い。
次に、本実施の形態に係る半導体装置の動作について説明する。図１７は、本実施の形態に係る半導体装置の構成を示すブロック図の一例である。図１７に示す半導体装置４２０は、ブースターアンテナとしてのアンテナ４２２と、半導体集積回路４２３と、オンチップアンテナとしてのアンテナ４２４とを有している。質問器４２１から電磁波が送信されると、アンテナ４２２が該電磁波を受信することで、アンテナ４２２内に交流の電流が生じ、アンテナ４２２の周囲に磁界が発生する。そして、アンテナ４２２が有するループ状の部分と、ループ状の形状を有するアンテナ４２４とが電磁結合することで、アンテナ４２４に誘導起電力が生じる。半導体集積回路４２３は上記電磁結合を用いて、信号または電力を質問器４２１から受け取る。逆に半導体集積回路４２３において生成された信号に従って、アンテナ４２４に電流を流してアンテナ４２２に誘導起電力を生じさせることで、質問器４２１に信号を送信することができる。
なお、アンテナ４２２は、主にアンテナ４２４との間において電磁結合するループ状の部分と、主に質問器４２１からの電波を受信する部分とに分けられる。質問器４２１からの電波を主に受信する部分における、アンテナ４２２の形状は、電波を受信できる形であれば特に限定されない。例えば、ダイポールアンテナ、折り返しダイポールアンテナ、スロットアンテナ、メアンダラインアンテナ、マイクロストリップアンテナ等の形状を用いればよい。
また、図１４では、アンテナを１つだけ有する半導体集積回路の構成について説明したが、開示する発明の一態様はこの構成に限定されない。電力を受信するためのアンテナと、信号を受信するためのアンテナの、２つのアンテナを有していても良い。アンテナを２つ有することで、電力を供給する電波の周波数と、信号を送るための電波の周波数とを使い分けることができる。
本実施の形態に係る半導体装置では、オンチップアンテナを用いており、また、ブースターアンテナとオンチップアンテナの間における信号または電力の授受を非接触で行うことができるので、外付けのアンテナを半導体集積回路に接続する場合とは異なり、外力によって半導体集積回路とアンテナとの接続が分断されにくく、該接続における初期不良の発生を抑制することができる。また本実施の形態ではブースターアンテナを用いているので、オンチップアンテナのみの場合とは異なり、オンチップアンテナの寸法または形状が半導体集積回路の面積の制約を受けにくく、受信可能な電波の周波数帯が限定されず、通信距離を伸ばすことができる、という外付けのアンテナが有するメリットを享受することができる。
開示する発明の一態様である半導体装置は、表面の導電層により、半導体集積回路の静電気放電による静電気破壊（回路の誤動作や半導体素子の損傷）を防止することができる。これにより、静電気放電に起因する特性の不良を防ぎ、歩留まり良く半導体装置を作製することができる。本実施の形態の半導体装置は外力及び静電気に対する信頼性が高いので、半導体装置が使用可能な環境の条件を広げ、半導体装置の用途を拡張することが可能になる。
なお、本実施の形態は、本明細書の他の実施の形態で示した構成又は作製方法と適宜組み合わせて実施することができる。
（実施の形態６）
本実施の形態では、上述の方法で形成された、非接触でデータの入出力が可能である半導体装置の適用例に関して図１８を参照して以下に説明する。非接触でデータの入出力が可能である半導体装置は、利用の形態によっては、ＲＦＩＤタグ、ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦタグ、無線タグ、電子タグまたは無線チップともよばれる。
半導体装置８００は、非接触でデータを送受信する機能を有し、高周波回路８１０、電源回路８２０、リセット回路８３０、クロック発生回路８４０、データ復調回路８５０、データ変調回路８６０、他の回路の制御を行う制御回路８７０、記憶回路８８０およびアンテナ８９０を有している（図１８（Ａ）参照）。高周波回路８１０はアンテナ８９０より信号を受信して、データ変調回路８６０より受信した信号をアンテナ８９０から出力する回路であり、電源回路８２０は受信信号から電源電位を生成する回路であり、リセット回路８３０はリセット信号を生成する回路であり、クロック発生回路８４０はアンテナ８９０から入力された受信信号を基に各種クロック信号を生成する回路であり、データ復調回路８５０は受信信号を復調して制御回路８７０に出力する回路であり、データ変調回路８６０は制御回路８７０から受信した信号を変調する回路である。また、制御回路８７０としては、例えばコード抽出回路９１０、コード判定回路９２０、ＣＲＣ判定回路９３０、出力ユニット回路９４０などが設けられている。なお、コード抽出回路９１０は制御回路８７０に送られてきた命令に含まれる複数のコードをそれぞれ抽出する回路であり、コード判定回路９２０は抽出されたコードとリファレンスに相当するコードとを比較して命令の内容を判定する回路であり、ＣＲＣ判定回路９３０は判定されたコードに基づいて送信エラー等の有無を検出する回路である。
次に、上述した半導体装置の動作の一例について説明する。まず、アンテナ８９０により無線信号が受信される。無線信号は高周波回路８１０を介して電源回路８２０に送られ、高電源電位（以下、ＶＤＤと記す）が生成される。ＶＤＤは半導体装置８００が有する各回路に供給される。また、高周波回路８１０を介してデータ復調回路８５０に送られた信号は復調される（以下、復調信号）。さらに、高周波回路８１０を介してリセット回路８３０およびクロック発生回路８４０を通った信号及び復調信号は制御回路８７０に送られる。制御回路８７０に送られた信号は、コード抽出回路９１０、コード判定回路９２０およびＣＲＣ判定回路９３０等によって解析される。そして、解析された信号にしたがって、記憶回路８８０内に記憶されている半導体装置の情報が出力される。出力された半導体装置の情報は出力ユニット回路９４０を通って符号化される。さらに、符号化された半導体装置８００の情報はデータ変調回路８６０を通って、アンテナ８９０により無線信号に載せて送信される。なお、半導体装置８００を構成する複数の回路においては、低電源電位（以下、ＶＳＳ）は共通であり、ＶＳＳはＧＮＤとすることができる。
このように、通信装置から半導体装置８００に信号を送り、当該半導体装置８００から送られてきた信号を通信装置で受信することによって、半導体装置のデータを読み取ることが可能となる。
また、半導体装置８００は、各回路への電源電圧の供給を、電源（バッテリー）を搭載せず電磁波により行うタイプとしてもよいし、電源（バッテリー）を搭載して電磁波と電源（バッテリー）により各回路に電源電圧を供給するタイプとしてもよい。
次に、非接触でデータの入出力が可能な半導体装置の使用形態の一例について説明する。表示部３２１０を含む携帯端末の側面には、通信装置３２００が設けられ、品物３２２０の側面には半導体装置３２３０が設けられる（図１８（Ｂ））。品物３２２０が含む半導体装置３２３０に通信装置３２００をかざすと、表示部３２１０に品物の原材料や原産地、生産工程ごとの検査結果や流通過程の履歴等、更に商品の説明等の商品に関する情報が表示される。また、商品３２６０をベルトコンベアにより搬送する際に、通信装置３２４０と、商品３２６０に設けられた半導体装置３２５０を用いて、該商品３２６０の検品を行うことができる（図１８（Ｃ））。このように、システムに半導体装置を活用することで、情報の取得を簡単に行うことができ、高機能化と高付加価値化を実現する。
以上の様に、開示する発明の一態様である信頼性の高い半導体装置の適用範囲は極めて広く、広い分野に用いることが可能である。
なお、本実施の形態は、本明細書の他の実施の形態で示した構成又は作製方法と適宜組み合わせて実施することができる。
（実施の形態７）
開示する発明の一態様によりプロセッサ回路を有するチップ（以下、プロセッサチップ、無線チップ、無線プロセッサ、無線メモリ、無線タグともよぶ）として機能する半導体装置を形成することができる。このような半導体装置は、非接触で対象物の履歴等の情報を明確にし、生産・管理等に役立てる用途であればどのようなものにも適用することができる。例えば、紙幣、硬貨、有価証券類、証書類、無記名債券類、包装用容器類、書籍類、記録媒体、身の回り品、乗物類、食品類、衣類、保健用品類、生活用品類、薬品類及び電子機器等に設けて使用することができる。これらの例に関して図１９を用いて説明する。
紙幣、硬貨とは、市場に流通する金銭であり、特定の地域で貨幣と同じように通用するもの（金券）、記念コイン等を含む。有価証券類とは、小切手、証券、約束手形等を指し、プロセッサ回路を有するチップ１９０を設けることができる（図１９（Ａ）参照）。証書類とは、運転免許証、住民票等を指し、プロセッサ回路を有するチップ１９１を設けることができる（図１９（Ｂ）参照）。身の回り品とは、鞄、眼鏡等を指し、プロセッサ回路を有するチップ１９７を設けることができる（図１９（Ｃ）参照）。無記名債券類とは、切手、おこめ券、各種ギフト券等を指す。包装用容器類とは、お弁当等の包装紙、ペットボトル等を指し、プロセッサ回路を有するチップ１９３を設けることができる（図１９（Ｄ）参照）。書籍類とは、書物、本等を指し、プロセッサ回路を有するチップ１９４を設けることができる（図１９（Ｅ）参照）。記録媒体とは、ＤＶＤソフト、ビデオテープ等を指、プロセッサ回路を有するチップ１９５を設けることができる（図１９（Ｆ）参照）。乗物類とは、自転車等の車両、船舶等を指し、プロセッサ回路を有するチップ１９６を設けることができる（図１９（Ｇ）参照）。食品類とは、食料品、飲料等を指す。衣類とは、衣服、履物等を指す。保健用品類とは、医療器具、健康器具等を指す。生活用品類とは、家具、照明器具等を指す。薬品類とは、医薬品、農薬等を指す。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（テレビ受像機、薄型テレビ受像機）、携帯電話等を指す。
このような半導体装置の設け方としては、物品の表面に貼る、或いは物品に埋め込む、などの方法を採ればよい。例えば、本の場合は紙に埋め込めばよく、有機樹脂からなるパッケージであれば有機樹脂に埋め込めばよい。
このように、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に半導体装置を設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。また乗物類に半導体装置を設けることにより、偽造や盗難を防止することができる。また、動物等の生き物に埋め込むことによって、個々の生き物の識別を容易に行うことができる。例えば、家畜等の生き物にセンサーを備えた半導体装置を埋め込む又は取り付けることによって、生まれた年や性別または種類等はもちろん体温等の健康状態を容易に管理することが可能となる。
なお、本実施の形態は、本明細書の他の実施の形態で示した構成又は作製方法と適宜組み合わせて実施することができる。
（実施の形態８）
本実施の形態では、本発明の半導体装置の実装例を、図２０を用いて説明する。
本発明の半導体装置は、様々は物品に実装することができる。本実施の形態では、可撓性基板（フレキシブル基板ともいう）に実装し、フレキシブルな半導体装置を作製する例を示す。
図２０（Ａ）乃至（Ｃ）は、可撓性基板に半導体集積回路チップを埋め込むように実装した例である。半導体集積回路チップは実施の形態１、実施の形態２などで示した半導体装置を用いることができる。ここでは個々に分断しチップ状にしたものを半導体集積回路チップという。図２０（Ｄ）に半導体集積回路チップ６００の詳細を示す。当該半導体集積回路チップ６００は、例えば、繊維体６５０に有機樹脂６５１が含浸された構造体と、繊維体６６０に有機樹脂６６１が含浸された構造体とを用いた構成とすることができる。
図２０（Ｄ）において、アンテナ６０６及び半導体集積回路６０５は、第１の絶縁体６１２、第２の絶縁体６０７で挟持され、その側面も封止されている。本実施の形態では、第１の絶縁体６１２及び第２の絶縁体６０７は半導体集積回路を挟持しており、また、その外側には導電層６４０ａ、導電層６４０ｂが形成されている。個々の半導体集積回路チップへの分断手段としては、レーザー光を用いることが好ましい。
表面に形成された導電層により、半導体集積回路の静電気放電による静電気破壊（回路の誤動作や半導体素子の損傷）を防止することができる。また半導体集積回路を挟持する一対の絶縁体によって、薄型化及び小型化を達成しながら耐性を有する信頼性の高い半導体装置を提供することができる。また、作製工程においても外部ストレスや静電気放電に起因する形状や特性の不良を防ぎ、歩留まり良く半導体装置を作製することができる。
図２０（Ａ）は可撓性基板６０１と、可撓性基板６０２に挟持された半導体集積回路チップ６００であり、半導体集積回路チップ６００は可撓性基板６０１に設けられた凹部に配置されている。
半導体集積回路チップ６００が配置される凹部は、片方の可撓性基板に設けられていてもよいし、両方の可撓性基板に設けられていてもよい。図２０（Ｂ）は可撓性基板６０１及び可撓性基板６０２の両方に設けられた凹部に、半導体集積回路チップ６００が配置される例である。
さらに、可撓性基板を３層構造とし、中央の可撓性基板に半導体集積回路チップ６００を配置する開口を設けてもよい。図２０（Ｃ）は、可撓性基板６０３に開口を設け、その開口に半導体集積回路チップ６００を配置し、可撓性基板６０１と可撓性基板６０２とよって、可撓性基板６０３及び半導体集積回路チップ６００を挟み込んだ例である。
図２０（Ａ）乃至（Ｃ）において、さらに可撓性基板６０１、可撓性基板６０２の外側に可撓性基板を積層してもよい。
可撓性基板６０１、可撓性基板６０２、可撓性基板６０３としては、フィルム基板、繊維（単糸）の束（以下、糸束と呼ぶ）を経糸及び緯糸に使って製織した織布、複数種の繊維の糸束をランダムまたは規則的に堆積させた不織布、紙などを用いることができる。具体的にはＰＥＴ（ポリエチレンテレフタレート）、ＰＥＮ（ポリエチレンナフタレート）、ＰＥＳ（ポリエーテルスルホン）、ポリプロピレン、ポリプロピレンサルファイド、ポリカーボネート、ポリエーテルイミド、ポリフェニレンサルファイド、ポリフェニレンオキサイド、ポリサルフォン、ポリフタールアミド等からなる基板、ポリプロピレン、ポリエステル、ビニル、ポリフッ化ビニル、塩化ビニル、ポリアミド等からなる基板、フィルム、プリプレグ、繊維質な材料からなる紙などを用いることができる。接着性合成樹脂フィルム（アクリル系合成樹脂、エポキシ系合成樹脂など）との積層フィルムなどを用いても良い。基板やフィルムを被処理体と接着させる際には、接着層を用いてもよい。基板やフィルムの種類によって条件を選択し、加熱処理や加圧により接着することができる。接着層は、熱硬化樹脂、紫外線硬化樹脂、エポキシ樹脂系接着剤、樹脂添加剤等の接着剤を含む層に相当する。
本実施の形態のように、実装する可撓性基板内に凹部、又は開口を設けて半導体集積回路チップ６００を埋め込むように配置すると、半導体集積回路チップ６００を設けることによる凸部が形成されないため、可撓性基板表面は平坦であり、その厚みを均一にすることができる。このため、可撓性基板に半導体集積回路チップを実装する際に、ローラーなどによって加圧処理を行っても、半導体集積回路チップに局所的に圧力がかかる（圧力が集中する）ことを防止することができる。よって、実装工程において半導体集積回路チップの破損を軽減することができるため、半導体装置の歩留まりが向上する。また、実装後においても、外的ストレスに強く、信頼性の高い半導体装置とすることができる。
また、平坦かつ平滑な表面とすることができるため、保管に有利であり、搬送性にも優れる。さらに外部より半導体集積回路チップが視認されないため（表面に半導体集積回路チップの形状が反映する凸部が生じないため）、セキュリティ性の高い半導体装置とすることができる。
なお、本実施の形態は、本明細書の他の実施の形態で示した構成又は作製方法と適宜組み合わせて実施することができる。
本実施例では、開示する発明の一態様に係る作製方法の効果について検証した結果を示す。
試料は、第１の導電層、第３の絶縁体、第１の絶縁体、アンテナ、半導体集積回路、第２の絶縁体、第４の絶縁体、第２の導電層を積層させた積層体を、レーザー光の照射処理によって各半導体装置に分断することで作製した。比較例として、第１の導電層、第３の絶縁体、第１の絶縁体、アンテナ、半導体集積回路、第２の絶縁体、第４の絶縁体、第２の導電層を積層させた積層体を、ナイフを用いて各半導体装置に分断した試料を用意した。
上記の試料において、第１の絶縁体及び第２の絶縁体には、繊維体（ガラス繊維）に有機樹脂（臭素化エポキシ樹脂）が含浸された構造体であるプリプレグ（膜厚２０μｍ）を用いた。そして、第１の導電層及び第２の導電層は、スパッタリング法により形成したチタン膜（膜厚１０ｎｍ）とした。また、第３の絶縁体及び第４の絶縁体にはアラミドフィルム（膜厚１２μｍ）を用いた。なお、アンテナ上には保護層として窒化珪素膜を形成し、第３の絶縁体と半導体集積回路との間には接着層としてアクリル樹脂（膜厚１０μｍ）を形成している。
上記試料（各３個）に電圧を印加して、第１の導電層と第２の導電層との間の電流値を測定した。図２１に、印加電圧と電流との関係を示す。
図２１より、レーザー光の照射処理によって分断した試料では、ナイフを用いて分断した試料と比較して、電流値が大きくなっている（抵抗値が小さくなっている）ことが分かる。具体的には、ナイフを用いて分断した試料において、第１の導電層と第２の導電層との間の抵抗値は２０ＧΩ程度（１０Ｖ印加時）であった。また、レーザー光の照射処理によって分断した試料において、第１の導電層と第２の導電層との間の抵抗値は１０ＭΩ乃至２００ＭΩ程度（１０Ｖ印加時）であった。
以上により、レーザー光の照射による分断では、第１の導電層と第２の導電層との間の抵抗値が小さくなることが分かった。これは、レーザー光の照射による分断の場合には、絶縁体が溶融する際に導電層の材料が絶縁体中に分散されて、導通が取れた状態（電気的に接続された状態）になるのに対して、ナイフを用いて分断する場合には、導電層の材料によって電流の経路が形成されないためと考えられる。なお、第１の導電層と第２の導電層との間の抵抗値は１ＧΩ以下程度（１０Ｖ印加時）であれば、静電気を十分に拡散させることができるため、これを目安に静電気対策を行えばよい。
なお、本実施例に示す構成は、本明細書の他の実施の形態で示した構成又は作製方法と適宜組み合わせて用いることができる。
本実施例では、導電層の効果について検証した結果を示す。
試料として、第１の導電層、第４の絶縁体、第１の絶縁体、アンテナ、半導体集積回路、第３の絶縁体、第２の絶縁体、第２の導電層を積層させた矩形状の積層構造（実施例）、第４の絶縁体、第１の絶縁体、アンテナ、半導体集積回路、第３の絶縁体、第２の絶縁体を積層させた矩形状の積層構造（比較例）を作製した。
試料において第１の絶縁体及び第２の絶縁体は繊維体（ガラス繊維）に有機樹脂（臭素化エポキシ樹脂）が含浸された構造体であるプリプレグ（膜厚２０μｍ）を用い、第１の導電層及び第２の導電層にはスパッタリング法により形成したチタン膜（膜厚１０ｎｍ）を、第３の絶縁体及び第４の絶縁体にはアラミドフィルム（膜厚１２μｍ）を用いた。なお、アンテナ上に保護層として窒化珪素膜を形成し、第３の絶縁体と半導体集積回路との間には接着層としてアクリル樹脂（膜厚１０μｍ）を形成した。また、第４の絶縁体の表面に設けられた第１の導電層と第２の絶縁体の表面に設けられた第２の導電層は、矩形状の一辺において電気的に接続されている。
実施例、比較例の構造についてそれぞれ５個ずつ試料を作製し、ＥＳＤ測定と、曲げ試験を行った。
ＥＳＤ測定としては、ガラス基板（厚さ０．５ｎｍ）、アルミ板、導電性シートの積層上に試料を乗せ、試料の第１の導電層又は第２の導電層の形成側から集積回路中央部へＥＳＤ試験機（簡易応答評価 Ｔａｋａｙａ株式会社製）にて電圧を印加し、電圧印加後に除電（１分間）を行い、動作確認を行った。なお、半導体集積回路に対してアンテナ側を表面、半導体集積回路に対してアンテナと反対側の面を裏面として、動作確認を行った。
表１に実施例及び比較例のＥＳＤ測定の結果について示す。なおＥＳＤ測定は、実施例及び比較例について５個ずつ行った。ＥＳＤ印加試験結果の分母は試験試料数、分子は動作試料数を示している。
Figure 0005464914
導電層を設けていない比較例では、表面より電圧を印加した場合において、５ｋＶの電圧を印加した場合には、５個のうち４個が非動作となり、１０ＫＶ、１５ｋＶの電圧を印加した場合には、１つも動作しなくなった。裏面より電圧を印加した場合においては、比較例は、５ｋＶ、１０ｋＶ、１５ｋＶすべての場合で１つも動作しなくなった。一方、導電層を設ける実施例では、表面、裏面のいずれに１５ｋＶの電圧を印加した場合においても、５個とも動作した。
さらに、実施例、比較例の構造それぞれ５個ずつの試料に、曲げ試験を行った。
曲げ試験は、ポリエチレンナフタレートのテープ上に実施例の構造を有する試料、比較例の構造を有する試料を５個ずつ並べて、片側に６７０ｇのおもりを付けたポリエチレンナフタレートのテープを、紙を巻いた金属製ロッド上で往復させて行った。
実施例、比較例の曲げ試験の結果を表２に示す。判定は、３００回曲げ試験実施後の正常動作を確認できたか、できなかったかを示し、判定結果の分母は試験試料数、分子は動作試料数を示している。
Figure 0005464914
導電層を形成していない比較例の試料は、３００回の往復後は５個とも応答を示さなかった。これに対して、導電層が設けられた実施例では、５個の試料全てにおいて、３００回の往復後に応答を示していることが分かる。以上の結果から、集積回路を導電層で覆うことによって、静電気放電による静電気破壊を防止できることがわかった。
上記結果より、半導体集積回路を覆う導電層により、半導体集積回路の静電気放電による静電気破壊（回路の誤動作や半導体素子の損傷）を防止でき、薄型化及び小型化を達成しながら耐性を有する信頼性の高い半導体装置を提供することができることが確認できた。
なお、本実施例に示す構成は、本明細書の他の実施の形態で示した構成又は作製方法と適宜組み合わせて用いることができる。
１００ 基板
１０２ 剥離層
１０４ 半導体集積回路
１０６ アンテナ
１１０ 素子層
１１２ 絶縁体
１１４ 導電層
１１６ 絶縁体
１１８ 導電層
１６０ 繊維体
１６１ 有機樹脂
１９０ チップ
１９１ チップ
１９３ チップ
１９４ チップ
１９５ チップ
１９６ チップ
１９７ チップ
４００ 半導体集積回路チップ
４０１ アンテナ
４０２ 絶縁体
４０３ 半導体集積回路
４０５ アンテナ
４０６ 支持基板
４０７ 破線
４０８ 給電点
４１０ 絶縁層
４１１ 容量
４１２ 絶縁体
４２０ 半導体装置
４２１ 質問器
４２２ アンテナ
４２３ 半導体集積回路
４２４ アンテナ
４４０ａ 導電層
４４０ｂ 導電層
４５０ 繊維体
４５１ 有機樹脂
４６０ 繊維体
４６１ 有機樹脂
５００ マイクロプロセッサ
５０１ 演算回路
５０２ 演算回路制御部
５０３ 命令解析部
５０４ 割り込み制御部
５０５ タイミング制御部
５０６ レジスタ
５０７ レジスタ制御部
５０８ バスインターフェース
５０９ 読み出し専用メモリ
５１０ メモリインターフェース
５１１ ＲＦＣＰＵ
５１２ アナログ回路部
５１３ デジタル回路部
５１４ 共振回路
５１５ 整流回路
５１６ 定電圧回路
５１７ リセット回路
５１８ 発振回路
５１９ 復調回路
５２０ 変調回路
５２１ ＲＦインターフェース
５２２ 制御レジスタ
５２３ クロックコントローラ
５２４ ＣＰＵインターフェース
５２５ 中央処理ユニット
５２６ ランダムアクセスメモリ
５２７ 読み出し専用メモリ
５２８ アンテナ
５２９ 容量部
５３０ 電源管理回路
６００ 半導体集積回路チップ
６０１ 可撓性基板
６０２ 可撓性基板
６０３ 可撓性基板
６０５ 半導体集積回路
６０６ アンテナ
６０７ 絶縁体
６１２ 絶縁体
６４０ａ 導電層
６４０ｂ 導電層
６５０ 繊維体
６５１ 有機樹脂
６６０ 繊維体
６６１ 有機樹脂
７０１ 基板
７０２ 剥離層
７０３ 絶縁膜
７０４ 半導体膜
７０４ａ 半導体膜
７０４ｂ 半導体膜
７０４ｃ 半導体膜
７０４ｄ 半導体膜
７０５ ゲート絶縁膜
７０６ａ チャネル形成領域
７０６ｂ 不純物領域
７０６ｃ 不純物領域
７０７ ゲート電極
７０８ 絶縁膜
７０９ 絶縁膜
７１０ 絶縁膜
７１１ 絶縁膜
７１２ａ 開口部
７１３ 導電膜
７１４ 絶縁膜
７１５ 絶縁体
７１５ａ 繊維体
７１５ｂ 有機樹脂
７１６ 導電層
７１７ 絶縁体
７１７ａ 繊維体
７１７ｂ 有機樹脂
７１８ 導電層
７３０ａ 薄膜トランジスタ
７３０ｂ 薄膜トランジスタ
７３０ｃ 薄膜トランジスタ
７３０ｄ 薄膜トランジスタ
７３１ 導電膜
７５１ 素子層
８００ 半導体装置
８１０ 高周波回路
８２０ 電源回路
８３０ リセット回路
８４０ クロック発生回路
８５０ データ復調回路
８６０ データ変調回路
８７０ 制御回路
８８０ 記憶回路
８９０ アンテナ
９１０ コード抽出回路
９２０ コード判定回路
９３０ ＣＲＣ判定回路
９４０ 出力ユニット回路
３２００ 通信装置
３２１０ 表示部
３２２０ 品物
３２３０ 半導体装置
３２４０ 通信装置
３２５０ 半導体装置
３２６０ 商品

Claims (6)

  1. 半導体集積回路を有する素子層を第１の絶縁体と第２の絶縁体とで封止して、前記第１の絶縁体の表面に設けられた第１の導電層と、前記第１の絶縁体と、前記素子層と、前記第２の絶縁体と、前記第２の絶縁体の表面に設けられた第２の導電層と、を含む積層体を形成し、
    前記第１の絶縁体及び前記第２の絶縁体を溶融させることによって、前記半導体集積回路を含むように前記積層体を分断し、
    前記分断する処理によって、前記第１の導電層と前記第２の導電層とを電気的に接続させることを特徴とする半導体装置の作製方法。
  2. 半導体集積回路を有する素子層を第１の絶縁体と第２の絶縁体とで封止して、前記第１の絶縁体の表面に設けられた第１の導電層と、前記第１の絶縁体と、前記素子層と、前記第２の絶縁体と、前記第２の絶縁体の表面に設けられた第２の導電層と、を含む積層体を形成し、
    前記第１の絶縁体及び前記第２の絶縁体を溶融させることによって、前記半導体集積回路を含むように前記積層体を分断し、
    前記分断する処理によって、前記第１の導電層と前記第２の導電層の間の抵抗値を１ＧΩ以下とすることを特徴とする半導体装置の作製方法。
  3. 請求項１又は２において、
    前記第１の導電層又は前記第２の導電層を積層構造とすることを特徴とする半導体装置の作製方法。
  4. 請求項１乃至３のいずれか一において、
    前記第１の絶縁体及び前記第２の絶縁体の少なくとも一方の厚さは、５μｍ以上５０μｍ以下であることを特徴とする半導体装置の作製方法。
  5. 請求項１乃至４のいずれか一において、
    前記第１の絶縁体又は前記第２の絶縁体は、繊維体に有機樹脂が含浸された構造体を有することを特徴とする半導体装置の作製方法。
  6. 請求項１乃至５のいずれか一において、
    前記素子層は、アンテナを有することを特徴とする半導体装置の作製方法。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008218989A (ja) * 2007-02-09 2008-09-18 Semiconductor Energy Lab Co Ltd 半導体装置
US20090193676A1 (en) * 2008-01-31 2009-08-06 Guo Shengguang Shoe Drying Apparatus
WO2010032611A1 (en) 2008-09-19 2010-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2010035627A1 (en) 2008-09-25 2010-04-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8407888B2 (en) 2010-05-07 2013-04-02 Oracle International Corporation Method of assembling a circuit board assembly
US8507322B2 (en) 2010-06-24 2013-08-13 Akihiro Chida Semiconductor substrate and method for manufacturing semiconductor device
TWI555100B (zh) * 2010-07-26 2016-10-21 矽品精密工業股份有限公司 晶片尺寸封裝件及其製法
KR101021865B1 (ko) * 2010-08-12 2011-03-18 주식회사 다이나트론 금속 소결을 이용한 안테나 제조방법 및 이에 의해 제조되는 안테나
US8633600B2 (en) * 2010-09-21 2014-01-21 Infineon Technologies Ag Device and method for manufacturing a device
DE102011080620B4 (de) * 2011-08-08 2014-06-05 Siemens Aktiengesellschaft Verfahren für die Beschichtung eines Isolationsbauteils und Isolationsbauteil sowie elektrisch leitfähiges Heizkabel
TWI493685B (zh) 2012-02-10 2015-07-21 E Ink Holdings Inc 主動陣列基板上之靜電防護結構
KR20140019699A (ko) * 2012-08-07 2014-02-17 삼성디스플레이 주식회사 플렉시블 유기 발광 표시 장치 및 그 제조방법
US9806407B2 (en) * 2012-08-22 2017-10-31 Honeywell International Inc. Safety radio devices
KR102187752B1 (ko) 2013-05-07 2020-12-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 박리 방법 및 박리 장치
TWI518852B (zh) * 2013-10-02 2016-01-21 矽品精密工業股份有限公司 半導體封裝件及其製法
CN107431277B (zh) * 2015-04-21 2021-02-19 东洋制罐集团控股株式会社 Rf标签
CN107479034B (zh) * 2017-08-18 2019-10-18 华进半导体封装先导技术研发中心有限公司 雷达组件封装体及其制造方法
WO2021059693A1 (ja) * 2019-09-27 2021-04-01 株式会社村田製作所 アンテナ基板、アンテナモジュール、アンテナ基板の製造方法

Family Cites Families (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1092980A (ja) 1996-09-13 1998-04-10 Toshiba Corp 無線カードおよびその製造方法
US6399903B1 (en) * 1999-03-01 2002-06-04 Honeywell International Inc. Multifunctional laminate structure and process
US6224965B1 (en) * 1999-06-25 2001-05-01 Honeywell International Inc. Microfiber dielectrics which facilitate laser via drilling
JP4423779B2 (ja) * 1999-10-13 2010-03-03 味の素株式会社 エポキシ樹脂組成物並びに該組成物を用いた接着フィルム及びプリプレグ、及びこれらを用いた多層プリント配線板及びその製造法
KR100430001B1 (ko) * 2001-12-18 2004-05-03 엘지전자 주식회사 다층기판의 제조방법, 그 다층기판의 패드 형성방법 및 그다층기판을 이용한 반도체 패키지의 제조방법
CN1459811A (zh) * 2002-05-22 2003-12-03 松下电器产业株式会社 陶瓷层压器件、通信设备和制造陶瓷层压器件的方法
US7485489B2 (en) * 2002-06-19 2009-02-03 Bjoersell Sten Electronics circuit manufacture
EP1514307A1 (en) 2002-06-19 2005-03-16 Sten Bjorsell Electronics circuit manufacture
US20040140474A1 (en) * 2002-06-25 2004-07-22 Matsushita Electric Industrial Co., Ltd. Semiconductor light-emitting device, method for fabricating the same and method for bonding the same
JP3863464B2 (ja) * 2002-07-05 2006-12-27 株式会社ヨコオ フィルタ内蔵アンテナ
US7271076B2 (en) * 2003-12-19 2007-09-18 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of thin film integrated circuit device and manufacturing method of non-contact type thin film integrated circuit device
JP4141403B2 (ja) * 2004-04-01 2008-08-27 富士通株式会社 半導体装置及び半導体装置の製造方法
US20050233122A1 (en) * 2004-04-19 2005-10-20 Mikio Nishimura Manufacturing method of laminated substrate, and manufacturing apparatus of semiconductor device for module and laminated substrate for use therein
CN101789378B (zh) * 2004-06-02 2012-07-04 株式会社半导体能源研究所 用于制造半导体器件的方法
WO2006011665A1 (en) 2004-07-30 2006-02-02 Semiconductor Energy Laboratory Co., Ltd. Laminating system, ic sheet, scroll of ic sheet, and method for manufacturing ic chip
JP4749074B2 (ja) 2004-07-30 2011-08-17 株式会社半導体エネルギー研究所 Ｉｃチップの作製方法及び装置
TW200643124A (en) * 2005-06-08 2006-12-16 Yung-Shu Yang The radiation hardening conductive ink and the manufacturing method of conductive substrate by using radiation hardening conductive ink
US7510950B2 (en) * 2005-06-30 2009-03-31 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
TWM288301U (en) * 2005-07-22 2006-03-01 Yung-Shu Yang Structure of electrically conductive substrate
JP5127176B2 (ja) 2005-07-29 2013-01-23 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7776656B2 (en) * 2005-07-29 2010-08-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5063066B2 (ja) 2005-09-30 2012-10-31 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN101278398B (zh) 2005-09-30 2010-09-29 株式会社半导体能源研究所 半导体器件的制造方法
US7504317B2 (en) * 2005-12-02 2009-03-17 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
EP1818860B1 (en) 2006-02-08 2011-03-30 Semiconductor Energy Laboratory Co., Ltd. RFID device
JP2007241999A (ja) 2006-02-08 2007-09-20 Semiconductor Energy Lab Co Ltd 半導体装置
EP2002383B1 (en) 2006-03-15 2012-04-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2007280368A (ja) 2006-03-15 2007-10-25 Semiconductor Energy Lab Co Ltd 半導体装置及び当該半導体装置を具備するｉｄラベル、ｉｄタグ、ｉｄカード
JP4767728B2 (ja) 2006-03-16 2011-09-07 コニカミノルタエムジー株式会社 カード後処理方法
KR101381359B1 (ko) * 2006-08-31 2014-04-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 클록 생성 회로 및 이 클록 생성 회로를 구비한 반도체장치
JP5063256B2 (ja) * 2006-08-31 2012-10-31 株式会社半導体エネルギー研究所 クロック生成回路、クロック生成回路が有するカウンター回路、及び半導体装置
EP1970951A3 (en) * 2007-03-13 2009-05-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5268395B2 (ja) * 2007-03-26 2013-08-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4124264B2 (ja) 2007-05-07 2008-07-23 松下電工株式会社 モジュール集合体
EP2001047A1 (en) * 2007-06-07 2008-12-10 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device
EP2019425A1 (en) * 2007-07-27 2009-01-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5248240B2 (ja) * 2007-08-30 2013-07-31 株式会社半導体エネルギー研究所 半導体装置
WO2009139282A1 (en) * 2008-05-12 2009-11-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
WO2009142310A1 (en) * 2008-05-23 2009-11-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2009142309A1 (en) * 2008-05-23 2009-11-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5248412B2 (ja) * 2008-06-06 2013-07-31 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8053253B2 (en) * 2008-06-06 2011-11-08 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8044499B2 (en) * 2008-06-10 2011-10-25 Semiconductor Energy Laboratory Co., Ltd. Wiring substrate, manufacturing method thereof, semiconductor device, and manufacturing method thereof
JP5473413B2 (ja) * 2008-06-20 2014-04-16 株式会社半導体エネルギー研究所 配線基板の作製方法、アンテナの作製方法及び半導体装置の作製方法

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