TW201314693A - 半導體裝置及其操作方法 - Google Patents

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Abstract

本發明之一實施例提供一種半導體裝置，其包含：記憶體胞串，其包括複數個記憶體胞；頁緩衝器，其包括鎖存器及切換元件，其中該切換元件耦合於該鎖存器與耦合至該記憶體胞串之位元線之間；及一頁緩衝器控制器，其經組態以在一程式化操作之一位元線設置操作期間將一逐漸上升之接通電壓施加至該等切換元件。

Description

半導體裝置及其操作方法
本發明之實施例大體而言係關於一種半導體裝置及其操作方法，且更特定而言係關於一種用於在一程式化操作期間抑制位元線之峰值電流之一增加之半導體裝置。
本申請案主張對於2011年7月20日提出申請之第10-2011-0071940號韓國專利申請案之優先權，該韓國專利申請案之全部揭示內容以引用方式整體併入本文中。
圖1係圖解說明由於半導體裝置之高整合度所致之位元線之負載之一增加之一方塊圖。
參考圖1，一半導體裝置包含用於儲存資料之一記憶體胞陣列10。記憶體胞陣列10包含第一至第k記憶體區塊MB1至MBk。第一至第k記憶體區塊MB1至MBk中之每一者包含各自包括用於儲存資料之複數個記憶體胞且耦合至各別位元線BL之複數個記憶體胞串(未展示)。
半導體裝置之高整合度導致一記憶體晶片中之記憶體區塊之數目及每一記憶體區塊中之記憶體胞串之數目之一增加，且因此，位元線BL之負載可增加。更特定而言，形成一記憶體晶片之記憶體區塊MB1至MBk之數目之一增加致使每一位元線BL之長度之一增加。此外，隨著記憶體胞串之數目增加，位元線BL之數目亦增加，且因此，一負載NBL亦增加。若如上文所闡述位元線BL之一負載增加，則當操作半導體裝置時(例如，當正給位元線BL預充電時)， 位元線BL之一峰值電流可急劇上升。下文參考圖2詳細地闡述峰值電流之一上升。
圖2係圖解說明由於圖1中之位元線之負載之增加所致之峰值電流之一曲線圖。
參考圖2，位元線BL之峰值電流與待預充電之位元線BL之數目成反比。亦即，位元線BL之峰值電流與程式化資料之數目成反比。更特定而言，當將具有不同位準之電壓施加至位元線BL時，在毗鄰位元線BL之間產生由於電容所致之電荷。舉例而言，在一程式化操作之早期階段，待預充電之位元線BL之數目相對小於待放電之位元線BL之數目。因此，當給小數目個位元線BL預充電時，由於電容所致之電荷之一產生增加，此乃因由於毗鄰且經放電位元線BL產生一電位差。因此，經預充電位元線BL之一峰值電流亦上升。因此，當程式化操作處於第一階段時，位元線BL之一峰值電流具有一最大值C1。隨著程式化操作進行至後期階段，經預充電位元線BL之數目增加，此乃因增加了在其上已完成程式化之經程式化記憶體胞之數目。因此，位元線BL之一峰值電流隨著經程式化記憶體胞之數目之增加而減小。
如上文所闡述，當首先執行一程式化操作時，一峰值電流上升，此乃因由於位元線BL之間的電容所致之電流增加。峰值電流之增加可致使一電力降落(稱為突波電力下降)，且因此，半導體裝置可異常地操作。
本發明之一例示性實施例係關於當使用頁緩衝器給位元線預充電時藉由控制以下各項來抑制位元線之峰值電流之一上升：在其下用於將一預充電電壓傳送至位元線之一切換元件接通之一接通電壓位準及該切換元件被任為接通之一接通時間。
本發明之一實施例提供一種半導體裝置，該半導體裝置包含：記憶體胞串，其包括複數個記憶體胞；頁緩衝器，其包括鎖存器及切換元件，其中該切換元件耦合於該鎖存器與耦合至該記憶體胞串之位元線之間；及一頁緩衝器控制器，其經組態以在一程式化操作之一位元線設置操作期間將一逐漸上升之接通電壓施加至該切換元件。
本發明之一實施例提供一種操作一半導體裝置之方法，該方法包含：將一程式化准許電壓或一程式化禁止電壓施加至耦合至位元線之頁緩衝器之鎖存器；設置該位元線同時將一逐漸上升之接通電壓施加至耦合於該位元線與該鎖存器之間的切換元件之閘極；及對耦合至該位元線之記憶體胞串執行一程式化操作。
本發明之一實施例提供一種操作一半導體裝置之方法，該方法包含藉由將一逐漸上升之接通電壓施加至耦合於位元線與包含於透過該位元線耦合至記憶體胞串之頁緩衝器中之鎖存器之間的一切換元件來逐漸增加該切換元件之一源極處之電位。
在後文中，將參考附圖詳細地闡述本發明之某些例示性 實施例。提供各圖以允許熟習此項技術者理解本發明之實施例之範疇。
圖3係根據本發明之一實施例之一半導體裝置之一方塊圖。
參考圖3，半導體記憶體裝置包含：一記憶體胞陣列110；複數個電路130、140、150、160、170、180及190，其經組態以對包含於記憶體胞陣列110中之記憶體胞執行一程式化操作或一讀取操作；及一控制器120，其經組態以控制該複數個電路130、140、150、160、170、180及190以基於所接收資料來設定選定記憶體胞之臨限電壓。
在一NAND快閃記憶體裝置之情形中，該等電路包含：一電壓產生器130、一列解碼器140、一頁緩衝器控制器150、一頁緩衝器群組160、一行選擇器170、一輸入/輸出(I/O)電路180及一通過/失敗(P/F)檢查電路190。
記憶體胞陣列110可包含複數個記憶體區塊。圖3中僅展示該等記憶體區塊中之一者。該等記憶體區塊中之每一者包含複數個記憶體胞串STe及STo。每一記憶體胞串具有一源極選擇電晶體SST、複數個記憶體胞F0至Fn及一汲極選擇電晶體DST。源極選擇電晶體SST之閘極耦合至一源極選擇線SSL，記憶體胞F0至Fn之閘極耦合至各別字線WL0至WLn，且汲極選擇電晶體DST之閘極耦合至一汲極選擇線DSL。記憶體胞串STe及STo耦合於各別位元線BLe及BLo與一共同源極線CSL之間。根據其配置，位元線BLe及BLo之偶數編號之位元線稱為偶數位元線Ble，且其奇數編 號之位元線稱為奇數位元線BLo。此外，耦合至偶數位元線BLe之記憶體胞串稱為偶數串STe，且耦合至奇數位元線BLo之記憶體胞串稱為奇數串STo。
控制器120可經組態以回應於一命令信號CMD而產生一程式化操作信號PGM、一讀取操作信號READ或一抹除操作信號ERASE，且亦根據一操作之類型產生用於控制頁緩衝器控制器150之複數個第一頁緩衝器控制信號PB CNT。控制器120可經組態以回應於一位址信號ADD而產生一列位址信號RADD及一行位址信號CADD。此外，控制器120可經組態以在一程式化或抹除驗證操作中回應於自P/F檢查電路190產生之一計數信號CS而檢查選定記憶體胞之臨限電壓是否已達到一目標位準，並判定是否再次執行一程式化或抹除操作，亦即，根據檢查之一結果判定是否已完成該程式化或抹除操作。
電壓產生器130可經組態以回應於操作信號PGM、READ及ERASE(亦即，控制器120之內部命令信號)而將用於程式化、讀取或抹除記憶體胞之各種操作電壓輸出至全域線。舉例而言，當執行一程式化操作時，電壓產生器130回應於程式化操作信號PGM而將用於程式化操作之操作電壓(例如，Vpgm、Vpass及Vread)輸出至全域線。
列解碼器140可經組態以回應於控制器120之列位址信號RADD而將電壓產生器130之操作電壓傳送至一選定記憶體區塊之線WL[n：0]、DSL及SSL。
頁緩衝器控制器150可經組態以回應於控制器120之第一 頁緩衝器控制信號PB CNT而產生用於控制頁緩衝器群組160之頁緩衝器PB之複數個第二頁緩衝器控制信號PB SIG。第二頁緩衝器控制信號PB SIG包含用於控制包含於頁緩衝器PB中之每一者中之複數個切換元件之信號。特定而言，頁緩衝器控制器150控制用於耦合位元線BLe及BLo與頁緩衝器PB之一切換元件之一接通電壓。更特定而言，頁緩衝器控制器150產生該複數個第二頁緩衝器控制信號PB SIG以使得當增加選自偶數位元線BLe及奇數位元線BLo當中之位元線之電位或給該等位元線預充電時將一低接通電壓施加至用於耦合位元線BLe及BLo與頁緩衝器PB之切換元件之閘極，且然後將逐步上升直至一目標接通電壓之一接通電壓施加至該切換元件。
頁緩衝器群組160可包含各自耦合至一對位元線BLe及BLo之複數個頁緩衝器PB，且回應於第二頁緩衝器控制信號PB SIG而將在記憶體胞F0至Fn中儲存資料所需之各別電壓施加至位元線BLe及BLo。更特定而言，當對記憶體胞F0至Fn執行一程式化操作、一抹除操作或一讀取操作時，頁緩衝器群組160給位元線BLe及BLo預充電或將基於位元線BLe及BLo之電壓之一改變所偵測到的對應於記憶體胞F0至Fn之臨限電壓之資料鎖存於其鎖存器中。舉例而言，在程式化操作期間，當執行一程式化操作時，頁緩衝器PB中之每一者在儲存於鎖存器中之一程式化資料係「0」時將一程式化准許電壓0 V施加至位元線BLe或BLo且在儲存於鎖存器中之一程式化資料係「1」時將一程式化禁止電 壓Vcc施加至位元線BLe或BLo。此外，當執行一讀取操作時，頁緩衝器PB藉由基於儲存於記憶體胞F0至Fn中之資料控制位元線BLe及BLo之電壓來偵測儲存於記憶體胞F0至Fn中之資料。
行選擇器170可經組態以回應於控制器120之行位址信號CADD而自頁緩衝器群組160選擇一頁緩衝器PB。輸出鎖存於由行選擇器170選擇之頁緩衝器PB中之資料。此外，行選擇器170透過一行線CL自頁緩衝器群組160接收資料並將該資料傳送至P/F檢查電路190。
I/O電路180可經組態以在一程式化操作中在控制器120之控制下將外部資料DATA傳送至行選擇器170以使得將資料DATA輸入至頁緩衝器群組160中之頁緩衝器PB。當行選擇器170將外部資料DATA順序地傳送至頁緩衝器群組160中之頁緩衝器PB時，頁緩衝器PB將資料DATA儲存於其鎖存器中。此外，在一讀取操作中，I/O電路180經由行選擇器170向外輸出自頁緩衝器群組160中之頁緩衝器PB所接收之資料DATA。
P/F檢查電路190可經組態以在一程式化或抹除操作之後之一驗證操作中檢查是否發生一失敗記憶體胞並將檢查操作之一結果作為一檢查信號PFC輸出。此外，P/F檢查電路190可經組態以執行計數失敗記憶體胞之數目之一功能並以計數信號CS之形式輸出計數之一結果。
圖4係圖3中所展示之頁緩衝器控制器150及頁緩衝器PB中之一者之一詳細電路圖。
參考圖4，頁緩衝器控制器150可包含複數個位準移位器。位準移位器之數目可等於包含於頁緩衝器PB中之切換元件當中之待控制之切換元件之數目。注意，為便於理解，圖4中僅展示頁緩衝器PB之一簡單組態，但頁緩衝器PB之組態可變化。
下文參考圖4詳細地闡述頁緩衝器PB。
頁緩衝器PB包含：一位元線(BL)選擇電路210、一感測電路222、一預充電電路221、一第一鎖存器225、一第二鎖存器226、一第一傳送電路223、一第二傳送電路224、一第一設定/重設電路227、一第二設定/重設電路228及一放電電路229。BL選擇電路210可經組態以選擇位元線BLe及BLo中之任一者。感測電路222可經組態以當執行一讀取操作時將一選定位元線之電荷傳送至一感測節點SO。預充電電路221可經組態以給感測節點SO預充電。第一鎖存器225及第二鎖存器226可經組態以儲存資料。第一傳送電路223可經組態以將儲存於第一鎖存器225中之資料傳送至感測節點SO。第二傳送電路224可經組態以將儲存於第二鎖存器226中之資料傳送至感測節點SO。第一設定/重設電路227及第二設定/重設電路228可經組態以分別設定或重設第一鎖存器225及第二鎖存器226。放電電路229可經組態以使一共同節點CON放電。
BL選擇電路210可包含：一BL預充電電路211，其用於在一程式化操作期間給偶數位元線BLe或奇數位元線BLo預充電；及一選擇電路212，其用於選擇偶數位元線BLe或 奇數位元線BLo。
BL預充電電路211可包含：一第一切換元件N01，其用於回應於一偶數預充電信號DISE而給偶數位元線BLe預充電；及一第二切換元件N02，其用於回應於一奇數預充電信號DISO而給奇數位元線BLo預充電。第一切換元件N01由耦合於偶數位元線BLe與用於施加一虛擬電壓VIRPWR之一端子之間的一NMOS電晶體形成。第二切換元件N02由耦合於奇數位元線BLo與用於施加虛擬電壓VIRPWR之該端子之間的一NMOS電晶體形成。
選擇電路212包含：一第三切換元件N03，其用於回應於一偶數選擇信號BSLE而選擇偶數位元線BLe；及一第四切換元件N04，其用於回應於一奇數選擇信號BSLO而選擇奇數位元線BLo。第三切換元件N03及第四切換元件N04可由NMOS電晶體形成。
感測電路222可包含一第五切換元件N05，該第五切換元件用於回應於一感測信號PBSENSE而耦合一選定位元線與感測節點SO。第五切換元件N05可由一NMOS電晶體形成。
預充電電路221可包含一第六切換元件N06，該第六切換元件用於回應於一預充電信號PRECHb而耦合一電源電壓Vdd之端子與感測節點SO以給感測節點SO預充電。第六切換元件N06可由一PMOS電晶體形成。
第一鎖存器225可包含第一反相器I1及第二反相器I2。第一反相器I1之輸出端子耦合至第二反相器I2之輸入端 子，且第二反相器I2之輸出端子耦合至第一反相器I1之輸入端子。
第二鎖存器26可包含第三反相器I3及第四反相器I4。第三反相器I3之輸出端子耦合至第四反相器I4之輸入端子，且第四反相器I4之輸出端子耦合至第三反相器I3之輸入端子。儘管圖5之頁緩衝器PB僅圖解說明兩個鎖存器225及226，但頁緩衝器PB可包含一個鎖存器。此外，頁緩衝器PB可包含三個或更多個鎖存器。
第一傳送電路223可包含一第八切換元件N08，該第八切換元件用於回應於一第一傳送信號TRANM而耦合第一反相器I1之輸出端子與感測節點SO。第八切換元件N08可由一NMOS電晶體形成。
第二傳送電路224可包含一第十切換元件N10，該第十切換元件用於回應於一第二傳送信號TRANC而耦合第三反相器I3之輸出端子與感測節點SO。第十切換元件N10可由一NMOS電晶體形成。
第一設定/重設電路227可包含：一第十一切換元件N11，其用於回應於一第一重設信號RESET_A而耦合第二反相器I2之輸出端子與共同節點CON以便重設第一鎖存器225；及一第十二切換元件N12，其用於回應於一第一設定信號SET_A而耦合第二反相器I2之輸入端子與共同節點CON以便設定第一鎖存器225。第十一切換元件N11及第十二切換元件N12可由NMOS電晶體形成。
第二設定/重設電路228可包含：第十三切換元件N13， 其用於回應於一第二重設信號RESET_B而耦合第四反相器I4之輸出端子與共同節點CON以便重設第一鎖存器226；及一第十四切換元件N14，其用於回應於一第二設定信號SET_B而耦合第四反相器I4之輸入端子與共同節點CON以便設定第二鎖存器226。第十三切換元件N13及第十四切換元件N14可由NMOS電晶體形成。
放電電路229可包含一第十五切換元件N15，該第十五切換元件用於回應於感測節點SO之電壓而耦合共同節點CON與一接地端子Vss以便使共同節點CON放電。第十五切換元件N15可由一NMOS電晶體形成。
下文參考圖3及圖4詳細地闡述頁緩衝器控制器150。
頁緩衝器控制器150可包含第一至第十位準移位器，該等位準移位器用於回應於自控制器120產生之第一頁緩衝器控制信號PB CNT而產生第二頁緩衝器控制信號PB SIG。儘管圖4中圖解說明十個位準移位器，但可進一步包含用於控制包含於頁緩衝器PB中之其他切換元件之更多個位準移位器。第一頁緩衝器控制信號PB CNT形成分別施加至第一至第十位準移位器之信號CNT1至CNT10之一群組。第二頁緩衝器控制信號PB SIG形成自第一至第十位準移位器產生之信號BSLE、BSLO、PBSENSE、PRECHb、TRANM、TRANC、RESET_A、RESET_B、SET_A及SET_B之一群組。該等位準移位器回應於各別信號CNT1至CNT10而產生具有增加之電壓位準之各別輸出信號BSLE、BSLO、PBSENSE、PRECHb、TRANM、TRANC、 RESET_A、RESET_B、SET_A及SET_B。
特定而言，在本發明之一實施例中，當提高位元線BLe及BLo之電位或給位元線BLe及BLo預充電時，第三位準移位器產生具有低於一目標位準之一位準之感測信號PBSENSE且然後逐漸增加感測信號PBSENSE之位準直至目標位準。亦即，第三位準移位器回應於控制器120之第三信號CNT3而控制感測信號PBSENSE之位準及時間。舉例而言，在其中已將一高位準之資料「1」輸入至第一鎖存器225之第一節點QA且第三切換元件N03及第八切換元件N08兩者接通之狀態中，當自一低位準逐漸提高感測信號PBSENSE之位準時，亦逐漸接通第五切換元件N05。因此，禁止選定位元線BLe之峰值電流之一急劇上升，此乃因禁止選定位元線BLe之電位突然上升。此可由以下方程式表達。
參考方程式1，i(BL)指示位元線之電流，C(BL)指示該等位元線之間的電容，dV指示施加至該等位元線之電壓之一位準之一改變，且dt指示將電壓施加至該等位元線之時間之一改變。如可自方程式1看到，由於不可改變位元線之間的電容，因此藉由控制電壓位準dV及時間dt來控制電流i(BL)。亦即，為降低施加至位元線之電壓之位準，弱接通第五切換元件N05，此乃因電流i(BL)與電壓位準之一改變dV成正比，但與時間之一改變dt成反比。為此，如上 文所闡述，控制施加至第五切換元件N05之閘極之感測信號PBSENSE之位準。下文闡述半導體裝置之程式化操作作為實例。
圖5A及圖5B係圖解說明根據本發明之某些例示性實施例之程式化操作之時序圖。
下文參考圖3、圖4及圖5A闡述根據本發明之一例示性實施例之一程式化操作方法。
位元線設置區段(Ta至Tb)
當開始一程式化操作時，將儲存於第一鎖存器225中之資料傳送至位元線以設置該等位元線之電位。舉例而言，資料「1」或「0」儲存於第一鎖存器225中。若資料「1」儲存於第一鎖存器225中，則其意指已將程式化禁止電壓施加至第一節點QA。若資料「0」儲存於第一鎖存器225中，則其意指已將程式化准許電壓Vcc施加至第一節點QA。本發明之一實施例係關於當將程式化禁止電壓施加至位元線時之一峰值電流，且因此闡述其中已將資料「1」儲存於第一鎖存器225中之頁緩衝器PB作為一實例。為耦合第一鎖存器225之第一節點QA與一選定位元線(舉例而言，BLe)，控制器120啟用第一信號CNT1、第三信號CNT3及第五信號CNT5。頁緩衝器控制器150之第一位準移位器、第三位準移位器及第五位準移位器分別回應於第一信號CNT1、第三信號CNT3及第五信號CNT5而分別產生偶數選擇信號BSLE、感測信號PBSENSE及第一傳送信號TRANM。特定而言，第三位準移位器回應於第三信號 CNT3而產生具有低於一目標接通位準VP之一位準V1之感測信號PBSENSE並在一特定時間Ta1流逝之後增加感測信號PBSENSE之位準直至目標接通位準VP。舉例而言，感測信號PBSENSE可包括一階梯波形信號。此處，將具有低於目標接通位準VP之位準V1之感測信號PBSENSE設定至在其下至少可接通第五切換元件N05之一位準或更高位準。第五切換元件N05回應於具有低於目標接通位準VP之位準V1之感測信號PBSENSE而接通，但當接收具有目標接通位準VP之感測信號PBSENSE時弱接通。換言之，若施加至第五切換元件N05之閘極之感測信號PBSENSE之位準係低，則無論第五切換元件N05之汲極處之電壓之位準多高，第五切換元件N05之源極處之電壓之位準都不上升。因此，由於將具有低於施加至目標位元線之電壓501之一位準之電壓501a施加至選定位元線BLe，故可抑制其中位元線BLe之一峰值電流急劇上升之一現象。此處，耦合至已將對應於程式化准許電壓之資料「0」輸入至第一鎖存器225之一頁緩衝器PB之位元線之電位並不因程式化准許電壓(502)而上升。
再新區段(Tb至Tc)
在一再新區段期間，將新程式化資料輸入至第一鎖存器225。因此，在該再新區段期間，應將偶數選擇信號BSLE、第一傳送信號TRANM及感測信號PBSENSE之電位降低至一低位準以使得不改變位元線BLe之電位。
通過電壓施加區段(Tc至Td)
當開始(Tc)一通過電壓施加區段時，將程式化通過電壓Vpass施加至一選定字線Sel.WL及剩餘未選定字線Unsel.WL。儘管圖5A中未展示，但當開始(Tc)該通過電壓施加區段時，汲極選擇電晶體DST接通且源極選擇電晶體SST關斷以使得將位元線BLe及BLo之電位傳送至各別相關記憶體胞串。
程式化電壓施加區段(Td至Te)
當開始(Td)一程式化電壓施加區段時，將程式化電壓Vpgm連續地施加至選定字線Sel.WL。亦即，將程式化通過電壓Vpass施加至其之選定字線Sel.WL之電位提高直至程式化電壓Vpgm之位準。當將程式化電壓Vpgm施加至選定字線Sel.WL時，耦合至程式化准許電壓已施加至其(502)之位元線之記憶體胞之臨限電壓上升，且耦合至程式化禁止電壓已施加至其(501)之目標位元線之記憶體胞之臨限電壓不上升。可以此方式來程式化選定記憶體胞。
下文參考圖5B闡述根據本發明之一例示性實施例之一程式化操作方法。
位元線設置區段(Ta至Tb)
當開始一程式化操作時，將儲存於第一鎖存器225中之資料傳送至位元線以設置該等位元線之電位。舉例而言，資料「1」或「0」儲存於第一鎖存器225中。若資料「1」儲存於第一鎖存器225中，則其意指已將程式化禁止電壓施加至第一節點QA。若資料「0」儲存於第一鎖存器225中，則其意指已將程式化准許電壓Vcc施加至第一節點 QA。本發明之一實施例係關於當將程式化禁止電壓施加至位元線時之一峰值電流，且因此闡述其中已將資料「1」儲存於第一鎖存器225中之頁緩衝器PB作為一實例。為耦合第一鎖存器225之第一節點QA與一選定位元線(舉例而言，BLe)，控制器120啟用第一信號CNT1、第三信號CNT3及第五信號CNT5。頁緩衝器控制器150之第一位準移位器、第三位準移位器及第五位準移位器分別回應於第一信號CNT1、第三信號CNT3及第五信號CNT5而分別產生偶數選擇信號BSLE、感測信號PBSENSE及第一傳送信號TRANM。特定而言，第三位準移位器回應於第三信號CNT3而產生具有低於一目標接通位準VP之一位準V1之感測信號PBSENSE且然後以特定時間間隔Ta1、Ta2、...、Tai逐漸增加感測信號PBSENSE之位準至至目標接通位準VP。舉例而言，感測信號PBSENSE可包括一階梯波形信號。此處，可將最低位準V1設定至在其下至少第五切換元件N05可接通之一位準或更高位準。第五切換元件N05回應於具有低於目標接通位準VP之位準V1之感測信號PBSENSE而接通，但當接收具有目標接通位準VP之感測信號PBSENSE時弱接通。換言之，若施加至第五切換元件N05之閘極之感測信號PBSENSE之位準係低，則無論第五切換元件N05之汲極處之電壓之位準多高，第五切換元件N05之源極處之電壓之位準都不上升。因此，由於將具有低於施加至目標位元線之電壓501之一位準之電壓逐漸提高並施加至選定位元線BLe，故可抑制其中位元線BLe之 一峰值電流急劇上升之一現象。此處，耦合至已將對應於程式化准許電壓之資料「0」輸入至第一鎖存器225之一頁緩衝器PB之位元線之電位並不因程式化准許電壓(502)而上升。
再新區段(Tb至Tc)
在一再新區段期間，將新程式化資料輸入至第一鎖存器225。因此，在該再新區段期間，應將偶數選擇信號BSLE、第一傳送信號TRANM及感測信號PBSENSE之電位降低至一低位準以使得不改變位元線BLe之電位。
通過電壓施加區段(Tc至Td)
當開始(Tc)一通過電壓施加區段時，將程式化通過電壓Vpass施加至一選定字線Sel.WL及剩餘未選定字線Unsel.WL。儘管圖5A中未展示，但當開始(Tc)該通過電壓施加區段時，汲極選擇電晶體DST接通且源極選擇電晶體SST關斷以使得將位元線BLe及BLo之電位傳送至各別相關記憶體胞串。
程式化電壓施加區段(Td至Te)
當開始(Td)一程式化電壓施加區段時，將程式化電壓Vpgm連續地施加至選定字線Sel.WL。亦即，將程式化通過電壓Vpass施加至其之選定字線Sel.WL之電位提高直至程式化電壓Vpgm之位準。當將程式化電壓Vpgm施加至選定字線Sel.WL時，耦合至程式化准許電壓已施加至其(502)之位元線之記憶體胞之臨限電壓上升，且耦合至程式化禁止電壓已施加至其(501)之目標位元線之記憶體胞之臨 限電壓不上升。可以此方式來程式化選定記憶體胞。
在本發明之以上實施例中，已藉由逐漸增加感測信號之位準來抑制位元線之峰值電流之一急劇上升。除感測信號以外，亦可藉由逐漸增加偶數選擇信號BSLE或第一傳送信號TRANM之位準來抑制位元線之峰值電流之一急劇上升。亦即，可組態包含以下位準移位器之一半導體裝置，該位準移位器用於逐漸增加耦合於一鎖存器與位元線之間的切換元件中之一者或兩者或兩者以上之接通電壓以使得該等接通電壓達到一目標接通位準。
圖6係圖解說明根據本發明之一實施例之效應之一曲線圖。
參考圖6，當在一程式化操作期間將儲存於一鎖存器中之資料傳送至一位元線時，首先將一低接通電壓施加至包含於該鎖存器中之一切換元件之閘極。接下來，藉由逐漸增加該低接通電壓，該低接通電壓達到一目標接通電壓。在此情形中，儘管增加了位元線之一負載，但可最小化一突然峰值電流之發生。在一程式化操作之早期階段(從前的某段時間)處，由於位元線之間的電容所致之電荷增加，此乃因待儲存於頁緩衝器之鎖存器中之資料「1」(對應於一程式化禁止電壓)之數目大於待儲存之資料「0」(對應於一程式化准許電壓)之數目。出於此原因，在一已知技術中，當將程式化禁止電壓施加至位元線時，一峰值電流急劇上升(C1)，此乃因由於電容所致之增加之電荷。然而，在本發明之一實施例中，一峰值電流具有低於位準 C1之一位準C2，此乃因將程式化禁止電壓施加至位元線同時逐漸增加感測信號之位準。特定而言，若細分並逐漸提高感測信號之位準，則不管程式化操作之數目如何，一峰值電流具有(舉例而言)恆定位準C2。若如上文所闡述最小化峰值電流之一急劇上升，則可抑制一突然電力降落(稱為突波電力下降)。因此，可最小化一半導體裝置之一異常操作，諸如電劣化。
根據本發明之一實施例，當執行給位元線預充電之一操作時，可抑制一峰值電流之一上升。因此，可最小化一半導體裝置之一突然電力降落，且可抑制由於該電力降落所致之半導體裝置之一異常操作。
10‧‧‧記憶體胞陣列
20‧‧‧頁緩衝器群組
110‧‧‧記憶體胞陣列
120‧‧‧控制器
130‧‧‧電壓產生器
140‧‧‧列解碼器
150‧‧‧頁緩衝器控制器
160‧‧‧頁緩衝器群組
170‧‧‧行選擇器
180‧‧‧輸入/輸出電路
190‧‧‧通過/故障檢查電路
210‧‧‧位元線選擇電路
221‧‧‧預充電電路
222‧‧‧感測電路
223‧‧‧第一傳送電路
224‧‧‧第二傳送電路
225‧‧‧第一鎖存器
226‧‧‧第二鎖存器
227‧‧‧第一設定/重設電路
228‧‧‧第二設定/重設電路
229‧‧‧放電電路
圖1係圖解說明由於半導體裝置之整合度之一增加所致之位元線之負載之一增加之一方塊圖。
圖2係圖解說明由於圖1中之位元線之負載之增加所致之峰值電流之一曲線圖。
圖3係根據本發明之一實施例之一半導體裝置之一方塊圖。
圖4係圖3中所展示之一頁緩衝器控制器及一頁緩衝器之一詳細電路圖。
圖5A及圖5B係圖解說明根據本發明之某些例示性實施例之程式化操作之時序圖。
圖6係圖解說明根據本發明之一實施例之效應之一曲線圖。

Claims (14)

  1. 一種半導體裝置，其包括：記憶體胞串，其包括複數個記憶體胞；頁緩衝器，其包括鎖存器及切換元件，其中該切換元件耦合於該鎖存器與耦合至該記憶體胞串之位元線之間；及一頁緩衝器控制器，其經組態以在一程式化操作之一位元線設置操作期間將一逐漸上升之接通電壓施加至該切換元件。
  2. 如請求項1之半導體裝置，其中該接通電壓包括一階梯波形信號。
  3. 如請求項1之半導體裝置，其中該頁緩衝器控制器包括用於將該接通電壓施加至該切換元件之閘極之位準移位器。
  4. 如請求項2之半導體裝置，其中該位準移位器將該接通電壓施加至該切換元件，其中該接通電壓在一程式化操作之該位元線設置操作之開始低於一目標接通電壓且然後逐漸增加直至該目標接通電壓。
  5. 一種操作一半導體裝置之方法，其包括：將一程式化准許電壓或一程式化禁止電壓施加至耦合至位元線之頁緩衝器之鎖存器；設置該位元線同時將一逐漸上升之接通電壓施加至耦合於該位元線與該鎖存器之間的該切換元件之閘極；及對耦合至該位元線之記憶體胞串執行一程式化操作。
  6. 如請求項5之方法，其中該接通電壓包括一階梯波形信號。
  7. 如請求項5之方法，其中該程式化准許電壓係0 V，且該程式化禁止電壓係一電源電壓。
  8. 如請求項5之方法，其中設置該位元線包含將該接通電壓施加至該切換元件之該閘極，其中該接通電壓在一程式化操作之該位元線設置操作之開始低於一目標接通電壓且然後逐漸增加直至該目標接通電壓。
  9. 如請求項8之方法，其中在一特定時間內執行設置該位元線。
  10. 如請求項9之方法，其中在該特定時間內以恆定時間間隔來逐漸提高該接通電壓。
  11. 一種操作一半導體裝置之方法，其包括：藉由將一逐漸上升之接通電壓施加至耦合於位元線與包含於透過該位元線耦合至記憶體胞串之頁緩衝器中之鎖存器之間的一切換元件來逐漸增加該切換元件之一源極處之電位。
  12. 如請求項11之方法，其中該接通電壓包括一階梯波形信號。
  13. 如請求項12之方法，其中該接通電壓在一程式化操作之一位元線設置操作之開始低於一目標接通電壓且然後逐漸增加直至一目標接通電壓。
  14. 如請求項11之方法，其中將一電源電壓施加至耦合至該切換元件之一汲極之該鎖存器以增加該源極之該電位。
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