TW201306107A - 平面式半導體元件及其製作方法 - Google Patents

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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods

Abstract

一種平面式半導體元件，包括：一由一晶圓所切割之半導體元件，其具有上表面、下表面及多個設於該上、下表面之間的側面，該上表面上具有多個引線區域；一批覆於該半導體元件之絕緣結構，該絕緣結構包括一成型於該上表面上之第一絕緣層、一成型於該下表面上之第二絕緣層及一成型於該些側面上之第三絕緣層，其中該些引線區域係裸露於該第一絕緣層；一對應地設於每一該引線區域上的導電焊墊；以及一分別設於該半導體元件的兩端的端電極，該端電極係導接於該導電焊墊。

Description

平面式半導體元件及其製作方法
本發明係有關於一種半導體元件及其製作方法，尤指一種平面式半導體元件及其製作方法。
隨著半導體製程技術能力不斷向上提升，半導體晶片的功能日益強大，以致半導體晶片訊號的傳輸量逐漸增加，晶片的腳數亦隨之增加；進而使封裝技術必須隨著技術的演進而不斷提升。半導體封裝提供積體電路保護、散熱、及電路導通等功能，習知技術除高階封裝技術，如球柵陣列封裝(Ball Grid Array，BGA)、覆晶封裝(Flip-Chip，FC)、及多晶片模組(Multi Chip Module，MCM)，最常用的還是導線架封裝方式，其主要以黏晶(Die Attachment)、打線(Wired Bond)、封裝(Molding)、及印字(Marking)等製程將元件進行封裝。
傳統採用導線架封裝，利用黏晶、焊線、及封裝製程等會衍生出相關問題，例如封裝製程繁瑣複雜且耗費時間，造成成本提高等等。
本發明之目的之一，在於提供一種平面式半導體元件及其製作方法，所製成之平面式半導體元件可被絕緣結構完整包覆，以提供該元件較佳的保護性；且所製成之平面式半導體元件在各個面向上形成端電極等具有導電性及可焊接性的結構，故可以直接將成品焊接固定於電路板等外部裝置上。
本發明實施例係提供一種平面式半導體元件的製作方法，包含以下步驟：步驟一：提供一晶圓，該晶圓上具有多個半導體元件，且該晶圓之上表面上具有多個對應該些半導體元件之引線區域；步驟二：進行一第一絕緣批覆步驟，以於該晶圓之上、下表面分別成型一第一絕緣層及一第二絕緣層，其中該些引線區域係裸露於該第一絕緣層；步驟三：成型一導電焊墊於每一該引線區域上；步驟四：進行一切割步驟，以切割出單一的半導體元件；步驟五：進行一第二絕緣批覆步驟，以成型一第三絕緣層於每一個切割後之半導體元件的側面；步驟六：分別成型一端電極於每一個切割後之半導體元件的兩端，該端電極係導接於該導電焊墊。
本發明實施例係提供一種平面式半導體元件，包括：一由一晶圓所切割之半導體元件，其具有上表面、下表面及多個設於該上、下表面之間的側面，該上表面上具有多個引線區域；一批覆於該半導體元件之絕緣結構，該絕緣結構包括一成型於該上表面上之第一絕緣層、一成型於該下表面上之第二絕緣層及一成型於該些側面上之第三絕緣層，其中該些引線區域係裸露於該第一絕緣層；一對應地設於每一該引線區域上的導電焊墊；以及一分別設於該半導體元件的兩端的端電極，該端電極係導接於該導電焊墊。
本發明具有以下有益的效果：本發明之平面式半導體元件可被絕緣結構所完整包覆，故可有效提高元件的可靠度。此外，本發明所製作的平面式半導體元件可提供多個方向的焊接位置，故可提高焊接作業的效率。
為使能更進一步瞭解本發明之特徵及技術內容，請參閱以下有關本發明之詳細說明與附圖，然而所附圖式僅提供參考與說明用，並非用來對本發明加以限制者。
本發明提出一種平面式半導體元件及其製作方法，本發明所提出之平面式半導體元件可不具方向性地與電路板進行電性連接，且不需透過打線等方式，故可簡化後續連接製程的複雜度。
請參考圖7，本發明所提出的平面式半導體元件之製作方法包括以下步驟。請配合圖1，步驟S101：提供一晶圓10，而晶圓10可根據後續製程或應用的需求而成型有多個半導體元件2′，例如圖1所示，晶圓10上可依照半導體製程，如微影、薄膜沉積、蝕刻、摻雜等等製作出三個半導體元件2′，而所述之半導體元件2′在經過下文之步驟後即可完成本發明之平面式半導體元件。另外，請配合圖1A，晶圓10之上表面102上具有多個對應半導體元件2′之引線區域101，在本具體實施例中，每一個半導體元件2′會在晶圓10之上表面102上成型有引線區域101，所述之引線區域101可為電性連接點、電路接點等等，其目的在於將半導體元件2′的電路向外部連接的效果，且引線區域101的位置可為相互對齊、相互錯置或其他排列態樣。
值得說明的是，為了簡化說明，本發明將晶圓10與半導體元件2′在縱向上視為相同的結構，故晶圓10之上、下表面102、103會在以下的步驟中直接被引用為半導體元件2′的上、下表面102、103。
接下來，請復參考圖1、圖1A；步驟S103：進行一第一絕緣批覆步驟，以於晶圓10之上、下表面102、103分別成型一第一絕緣層11A及一第二絕緣層11B，其中引線區域101係裸露於該第一絕緣層11A。在本具體實施例中，係將有機高分子塗料、氧化矽或多晶矽塗佈於晶圓10之上、下表面102、103而形成所述之第一絕緣層11A及第二絕緣層11B，但不以上述為限，第一絕緣層11A及第二絕緣層11B的厚度約介於1至50μm，以達成保護半導體元件2′的效果。較佳地，第一絕緣層11A上係具有多個對應引線區域101的穿孔111，引線區域101係藉由穿孔111而裸露於第一絕緣層11A，以避免電性連接的部分被第一絕緣層11A所遮斷。
接下來，請參考圖2；步驟S105：成型導電焊墊12於每一引線區域101上。在本具體實施例中，係成型導電金屬如銅、鎳/金、鋁、鈦/鎢等等於引線區域101上，以利後續之電性導接的步驟。換言之，藉由第一絕緣層11A上的穿孔111，導電焊墊12可接觸於引線區域101。而為了簡化說明，圖2僅繪製出兩個導電焊墊12，其用於分別代表半導體元件2′的不同極性(正極或負極)的連接位置。
接著，請參考圖3、圖3A；步驟S107：進行一切割步驟，以切割出單一的半導體元件2′。在本具體實施例中，係利用鑽石刀、雷射等切割工具沿著晶圓10上所事先規劃好的切割道進行切割作業；而經過切割之後，所形成之單一的半導體元件2′則出現多個側面104，如圖3A所示，每一個切割後之半導體元件2′係具有四個設於該晶圓10之上、下表面102、103(亦可稱做半導體元件2′的上、下表面102、103)之間的側面104，如前側面、後側面、左側面及右側面，且上、下表面102、103被第一絕緣層11A及第二絕緣層11B所批覆，而側面104則裸露於外，故下一步驟則是需將裸露之側面104加以批覆而被完整保護。
請參考圖4；步驟S109：進行一第二絕緣批覆步驟，以成型一第三絕緣層11C於每一個切割後之半導體元件2′的側面104。在此步驟中，同樣利用有機高分子塗料、氧化矽或多晶矽等材料在側面104上形成第三絕緣層11C。在本具體實施例中，可利用治具(圖未示)遮蔽半導體元件2′之上表面102的導電焊墊12，以避免導電焊墊12受到第二絕緣批覆步驟的影響，並將治具與半導體元件2′一併置入鍍膜設備中，以進行第二絕緣批覆步驟，使四個所裸露之側面104上批覆有第三絕緣層11C。
在前述之第二絕緣批覆步驟之後，將半導體元件2′自治具上取下，即可得到全面被完整包覆之半導體元件2′(除了裸露的導電焊墊12之外)，換言之，第一絕緣層11A、第二絕緣層11B及第三絕緣層11C可構成一絕緣結構，其可將半導體元件2′進行全面性的完整保護。
接下來的步驟在於成型導接於導電焊墊12之端電極，以利半導體元件2′與電路板等外部裝置進行電性連接。成型端電極的步驟可包括：請參考圖5；步驟S111：成型一電極層13導接於導電焊墊12。如圖所示，由於兩個導電焊墊12分別代表半導體元件2′的不同極性，故在本步驟中係成型兩個電極層13以對應所述之正極、負極的導電焊墊12。而以其中之一的導電焊墊12進行說明，將銀膠或銅膠沾附於半導體元件2′之端面(即上、下表面102、103與側面104)的絕緣結構，並經乾燥(drying)製程、固化(curing)製程或燒附(firing)處理，以形成上述之電極層13，換言之，電極層13係由上表面102經由側面104而延伸至下表面103，並包覆性地接觸於導電焊墊12，以形成對外的導接路徑。
接著，請參考圖6；步驟S113：成型一連接層14批覆於該電極層13。在本具體實施例中，連接層14係以電鍍方法成型，例如電鍍鎳或錫等組成於電極層13上，且連接層14具有可焊接性而形成一焊接介面，以提高該兩端電極的可焊接性，因此，操作者可將所製成之平面式半導體元件2以焊接方式連接於電路板等外部裝置上的電子電路。
值得說明的是，由電極層13與連接層14所構成之端電極在結構上可由上表面102經由部分之側面104延伸至下表面103，且端電極較佳地成型於前側面、後側面、左側面及右側面上，故本發明之平面式半導體元件2在焊接、組裝時就不必考慮方向性，因每一個面向均可與電路板等外部裝置進行連接，故可以大幅簡化後續的連接作業。具體而言，若將具有導電焊墊12之上表面102界定為一導接面，其他表面則為非導接面，本發明之方法可在導接面與非導接面上同時成型端電極，故使半導體元件2在導接面或非導接面上均可直接與電路板等外部裝置進行連接作業。
綜上所述，藉由上述方法，本發明可製作出一種具有良好批覆結構及可焊接結構之平面式半導體元件2，其包括半導體元件2′、一批覆於半導體元件2′之絕緣結構、導電焊墊12及端電極。半導體元件2′具有上表面102、下表面103及多個設於該上、下表面102、103之間的側面104，上表面102上具有多個引線區域101；絕緣結構包括一成型於上表面102上之第一絕緣層11A、一成型於下表面103上之第二絕緣層11B及一成型於該些側面104上之第三絕緣層11C，其中引線區域101係裸露於該第一絕緣層11A；導電焊墊12係設於引線區域101上，端電極則導接於該導電焊墊12，並形成向外連接之路徑。
此外，本發明之平面式半導體元件2之長寬高尺寸可為0.6mm×0.3mm×0.5mm、1.0mm×0.5mm×0.5mm、或1.6mm×0.8mm×0.5mm等等，但不以上述為限；舉例而言，本發明之平面式半導體元件2之最大長寬高尺寸係為1.6mm×0.8mm×0.5mm。
綜上所述，本發明至少具有以下優點：
1、本發明提出一種絕緣批覆製程，使半導體元件上形成具備焊接介面之端電極，以用於與其他電路基板進行電性連接，而省略傳統之導線架封裝製程(例如利用黏晶、焊線、封裝等步驟)，即可將元件固接於電路板上，進而降低製程之難度。另外，本發明之平面式半導體元件可在任意方向上進行連接，故操作者或自動化設備不需調整元件的方位即可進行焊接，亦進一步提高焊接作業的效率。
2、本製程利用絕緣結構以保護平面式半導體元件不受環境條件，如水氣、或灰塵等其他異物影響，以提高元件的可靠度。
以上所述僅為本發明之較佳可行實施例，非因此侷限本發明之專利範圍，故舉凡運用本發明說明書及圖示內容所為之等效技術變化，均包含於本發明之範圍內。
10．．．晶圓
101．．．引線區域
102．．．上表面
103．．．下表面
104．．．側面
11A．．．第一絕緣層
111．．．穿孔
11B．．．第二絕緣層
11C．．．第三絕緣層
12．．．導電焊墊
13．．．電極層
14．．．連接層
2′．．．半導體元件
2．．．平面式半導體元件
S101～S113．．．製程步驟
圖1係顯示本發明之第一、第二絕緣層成型於晶圓上之分解圖。
圖1A係顯示本發明之第一、第二絕緣層成型於晶圓上之示意圖。
圖2係顯示本發明之成型導電焊墊的示意圖。
圖3係顯示本發明之切割形成單一半導體元件的示意圖。
圖3A係顯示本發明之切割形成單一半導體元件的立體圖。
圖4係顯示本發明之形成第三絕緣層的示意圖。
圖5係顯示本發明之形成電極層的示意圖。
圖6係顯示本發明之形成連接層並形成平面式半導體元件的示意圖。
圖7係顯示本發明之平面式半導體元件的製作方法的流程圖。
S101～S113．．．製程步驟

Claims (10)

  1. 一種平面式半導體元件的製作方法，包含以下步驟：提供一晶圓，該晶圓上具有多個半導體元件，且該晶圓之上表面上具有多個對應該些半導體元件之引線區域；進行一第一絕緣批覆步驟，以於該晶圓之上、下表面分別成型一第一絕緣層及一第二絕緣層，其中該些引線區域係裸露於該第一絕緣層；成型一導電焊墊於每一該引線區域上；進行一切割步驟，以切割出單一的半導體元件；進行一第二絕緣批覆步驟，以成型一第三絕緣層於每一個切割後之半導體元件的側面；以及分別成型一端電極於每一個切割後之半導體元件的兩端，該端電極係導接於該導電焊墊。
  2. 如申請專利範圍第1項所述之平面式半導體元件的製作方法，其中在進行一絕緣批覆步驟的步驟中，該第一絕緣層上係具有多個對應該些引線區域的穿孔，該些引線區域係藉由該些穿孔裸露於該第一絕緣層。
  3. 如申請專利範圍第1項所述之平面式半導體元件的製作方法，其中在進行一切割步驟的步驟後，每一個切割後之半導體元件係具有四個設於該晶圓之上、下表面之間的該側面。
  4. 如申請專利範圍第3項所述之平面式半導體元件的製作方法，其中在第二絕緣批覆步驟之步驟中係將該第三絕緣層批覆於四個該側面。
  5. 如申請專利範圍第1項所述之平面式半導體元件的製作方法，其中在成型一端電極的步驟中，係包括以下步驟：成型一電極層導接於該導電焊墊；成型一連接層批覆於該電極層。
  6. 一種平面式半導體元件，包括：一由一晶圓所切割之半導體元件，其具有上表面、下表面及多個設於該上、下表面之間的側面，該上表面上具有多個引線區域；一批覆於該半導體元件之絕緣結構，該絕緣結構包括一成型於該上表面上之第一絕緣層、一成型於該下表面上之第二絕緣層及一成型於該些側面上之第三絕緣層，其中該些引線區域係裸露於該第一絕緣層；一對應地設於每一該引線區域上的導電焊墊；以及一分別設於該半導體元件的兩端的端電極，該端電極係導接於該導電焊墊。
  7. 如申請專利範圍第6項所述之平面式半導體元件，其中該第一絕緣層上係具有多個對應該些引線區域的穿孔，該些引線區域係藉由該些穿孔裸露於該第一絕緣層並與該導電焊墊相接觸。
  8. 如申請專利範圍第6項所述之平面式半導體元件，其中該端電極係包括一導接於該導電焊墊之電極層及一批覆於該電極層的連接層。
  9. 如申請專利範圍第6項所述之平面式半導體元件，其中該端電極由該上表面經由部分之該側面延伸至該下表面。
  10. 如申請專利範圍第6項所述之平面式半導體元件，其中該半導體元件之最大的長寬高尺寸係為1.6mm×0.8mm×0.5mm。
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