TW201145786A - Semiconductor device and power supply apparatus - Google Patents

Semiconductor device and power supply apparatus Download PDF

Info

Publication number
TW201145786A
TW201145786A TW100100930A TW100100930A TW201145786A TW 201145786 A TW201145786 A TW 201145786A TW 100100930 A TW100100930 A TW 100100930A TW 100100930 A TW100100930 A TW 100100930A TW 201145786 A TW201145786 A TW 201145786A
Authority
TW
Taiwan
Prior art keywords
signal
mth
circuit
pulse
node
Prior art date
Application number
TW100100930A
Other languages
English (en)
Other versions
TWI495241B (zh
Inventor
Toshio Nagasawa
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of TW201145786A publication Critical patent/TW201145786A/zh
Application granted granted Critical
Publication of TWI495241B publication Critical patent/TWI495241B/zh

Links

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M3/156—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators
    • H02M3/158—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators including plural semiconductor devices as final control devices for a single load
    • H02M3/1584—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators including plural semiconductor devices as final control devices for a single load with a plurality of power processing stages connected in parallel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L24/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/37147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/4005—Shape
    • H01L2224/4009—Loop shape
    • H01L2224/40095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73221—Strap and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848—Bonding techniques
    • H01L2224/84801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848—Bonding techniques
    • H01L2224/8485—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M3/156—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators
    • H02M3/158—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators including plural semiconductor devices as final control devices for a single load
    • H02M3/1584—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators including plural semiconductor devices as final control devices for a single load with a plurality of power processing stages connected in parallel
    • H02M3/1586—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators including plural semiconductor devices as final control devices for a single load with a plurality of power processing stages connected in parallel switched with a phase shift, i.e. interleaved

Description

201145786 六、發明說明： 【發明所屬之技術領域】 本發明有關一種半導體裝置及使用了該半導體裝置之 電源裝置，例如有關一種對將高電壓轉換成低電壓之開關 電源裝置適用並有效之技術。 【先前技術】 例如，在專利文獻1中，公開了 一種將與各相位對應 之複數個半導體設備連接成環狀之多相電源（圖1)。在 專利文獻2中，公開了下述多相型DC/DC轉換器裝置，即 使用複數個轉換器控制積體電路（IC: integrated circuit )’以各不相同之相位來對負載提供電源（圖1 )。另外 ，在專利文獻3中，公開了下述多相轉換器，即其具有η個 相位1C和對前述各相位ic提供通用之控制信號之控制IC ( 圖1、圖2 )。 專利文獻1:日本特開2009-21 9 1 84號公報 專利文獻2 :日本特開2006-50891號公報 專利文獻3:日本特開2007- 1 3 5 3 90號公報 【發明內容】 〔發明欲解決之問題〕 例如在個人電腦（以下稱作PC (personal computer) )或伺服器等之配線基板（主機板等）印刷電路板（p C B :printed circuit board)上，搭載 DDr_sDRAM ( Double- -5- 201145786
Data-Rate Synchronous Dynamic Random Access Memory · 以雙倍資料傳輸率同步動態隨機存取記億體）或CPU ( Ceimal Pt〇cessing unit :中央處理器）等爲代表之各種電 路單元；°如前述之各種電路單元之電源係透過在配線基板 PCB上安裝於各種電路單元附近且被稱作p〇L ( Point Of L o a d :載荷點）轉換器等之降壓型之非絕緣型D c / D C轉換 器（降壓型轉換器）來提供。 近年來’爲了提高處理能力，各種電路單元之動作頻 率逐年高速化，其電源電壓也正向低電壓化推進。由此， 各種電路單元之消耗電流隨著高速化而趨於增加，漏電流 也隨著低電壓化而趨於增加。爲了應對此類大電流化以及 低電壓化之要求，正推進POL轉換器使用複數個相位（ phase )來依序進行電力供應之所謂多相化技術。當使用 多相型POL轉換器時，配線基板PCB上所需之安裝面積隨 著相位數之增加而擴大，但是另一方面，隨著系統之多樣 化或電子設備之小型化，分配給POL轉換器之安裝面積正 趨於縮小。因此，多相型POL轉換器之小面積化（小型化 )也變得很重要。 而且，近年來，環境問題正受到重視。因而在如上所 述之各種電路單元中進行省電設計，例如根據系統狀況來 僅啓動最小限度之必要電路區塊，因此，消耗電流之變動 幅度（電流範圍）也隨之擴大。對此，對於POL轉換器要 求在寬幅度之電流範圍內提高電力轉換效率。對於多相型 POL轉換器而言，相位數越多，則能夠應對越大之電流，
S -6 - 201145786 但如果在此狀態下驅動輕負載（消耗電流少之各種電路單 元），電力轉換效率將會下降。即，根據負載之消耗電流 ，存在電力轉換效率達到最佳之相位數，期望p〇L轉換器 以相位數可動態變更之方式來構成。 圖1 9係作爲本發明之前提所硏究之電源裝置’圖1 9 ( a )係其槪略結構例之方塊圖，圖1 9 ( b )係圖1 9 ( a )之 動作例之波形圖。圖1 9 ( a )所示之電源裝置包括：控制 單元CTLU、複數個（本例中爲四個）驅動單元P〇Lb[l]〜 POLb[4]、一端共同連接於輸出電源節點VO之複數個電感 器L[l]〜L[4]、以及一端連接於VO之電容Cld。CTLU對 POLb[l]〜P〇Lb[4]輸出相位分別相差90°之相位輸入信號 PHI[1]〜PHI[4]。POLb[l]〜POLb[4]分另!j 以 PHI[1]〜 PHI[4]爲起點來進行規定之動作，並透過開關信號SW[1] 〜SW[4]來控制流經L[l]〜L[4]之電流。在L[l]〜L[4]中， 流過相位分別相差90°之電流，其中一部分被提供給上述 各種電路單元相當之負載LOD，一部分被提供給電容Cld 。LOD將VO之電壓作爲電源電壓，透過從L[l]〜L[4]以及 C1 d提供之電源電流來進行規定之動作。 當使用圖19所示之電源裝置（多相型p〇L轉換器）時 ’可以藉由適當變更相位輸入信號PHI[1]〜PHI[4]之波形 狀態來變更相位數，但是需要控制單元CTLU，因此由於 還需要留有控制單元CTLU之安裝面積，從而難以實現電 源裝置之小型化。而且，相位數之變更幅度受到C T L U之 引腳數限制，因此要想增加相位數，就必須也進一步追加 201145786 CTLU。圖20係不使用控制單元CTLU之結構。 圖2 0係作爲本發明之前提所硏究之另一電源裝置，圖 20(a)係其槪略結構例之方塊圖，圖20 ( b )係圖20 ( a )之動作例之波形圖。圖20 ( a )所示之電源裝置包括： 複數個（本例中爲四個）驅動單元POLa[l]〜POLa[4]、一 端共同連接於輸出電源節點VO之複數個電感器L[l]〜L[4] 以及一端連接於VO之電容Cld。POLa[l]產生與連接於外部 之電容Cct相應之頻率之時脈信號CLK，並將其共同提供給 POLa[2]〜P〇La[4]。 而且，P〇La[n](n=l〜4)輸入成爲單擊脈衝信號之 相位輸入信號PHI [η]，並輸出成爲延遲了一個CLK週期之 信號之相位輸出信號ΡΗΟ[η]。並且，透過設定ΡΗΟ[η]= ΡΗΙ〔η+1〕，並使來自最終段之ΡΗΟ[4]返回初段之ΡΗΙ[1] ，可使ΡΗΙ[1]〜ΡΗΙ[4]成爲相位分別相差90°之信號。各 POLa[n]分別以ΡΗΙ[η](或ΡΗΟ[η])爲起點進行與圖19同 樣之動作，透過由此實現之多相動作來驅動連接於輸出電 源節點VO之負載LOD。 當使用圖20所示之電源裝置（多相型POL轉換器）時 ，由於不需要控制單元CTLU，因此能夠實現電源裝置之 小型化。但是，圖20 ( a )之電源裝置雖然在相位數固定 時不會特別產生問題，但在想要變更相位數時，需要有適 當之變更方法。 因此，本發明之目的之一在於提供一種能夠易於變更 相位數之多相式電源裝置以及成爲其構成要素之半導體裝 -8- 201145786 置。另外，本發明之前述內容及前述內容以外之目的和新 特徵在本說明書之描述及圖式簡單說明中寫明。 〔解決問題之手段〕 下面簡要說明關於本專利申請書中所公開之發明中具 有代表性之實施方式之槪要。 本實施方式之電源裝置使用m個半導體裝置來實現最 大m相位之開關動作。各半導體裝置具有高壓側電晶體及 低壓側電晶體、第一至第四端子、充放電電路、時脈信號 產生電路、第一開關、脈衝信號產生電路以及PWM控制電 路。其中，充放電電路具有規定充電速度或放電速度之恆 定電流源以及切換充電與放電之切換開關，並對第一端子 進行充放電。時脈信號產生電路透過判定第一端子之電壓 位準以產生第一時脈信號。對第二端子傳輸通用時脈信號 。第一開關在被驅動爲導通時，連接時脈信號產生電路與 第二端子，並將第一時脈信號作爲通用時脈信號進行傳輸 。脈衝信號產生電路使從第三端子輸入之脈衝輸入信號以 通用時脈信號之規定之週期量延遲，並將由此而產生之脈 衝輸出信號傳輸至第四端子。PWM控制電路以脈衝輸入信 號或脈衝輸出信號爲起點而產生PWM信號，交換控制高壓 側電晶體及低壓側電晶體。 本例中，各半導體裝置之第二端子共同連接。而且， 第k段半導體裝置之第四端子依次連接於第（k+Ι)段半導 體裝置之第三端子，成爲最終段之第m段半導體裝置之第 -9 - 201145786 四端子返回成爲初段之第1段半導體裝置之第三端子。透 過如前前述之環路連接，各半導體裝置中之脈衝輸入信號 (脈衝輸出信號）之相位分別存在規定之單位差異，由此 能夠實現多相動作。 而且，各半導體裝置之第一端子共同連接於外部電容 ，第一段半導體裝置之第一開關被驅動爲導通，除此以外 之半導體裝置之第一開關被驅動爲斷開，由此，從第一段 半導體裝置之時脈信號產生電路朝向各半導體裝置輸出通 用時脈信號。由於當共同連接於上述外部電容之半導體裝 置之數量（即相位數）增加到η倍時，充電速度及/或放電 速度會自動達到η倍，因此前述通用時脈信號之頻率也會 提高η倍。如上前述，透過根據相位數η來使通用時脈信號 之頻率自動變成η倍，能夠不拘於相位數而容易地實現固 定之開關頻率下之多相動作。 此外，上述電源裝置在各半導體裝置中，在充放電電 路與第一端子之間設置第二開關，除此以外，最好還設置 使第三端子與第四端子短路並且阻斷脈衝信號產生電路與 第四端子之導通之開關電路。透過控制前述第二開關及開 關電路，能夠根據外部負載之消耗電流來動態地變更相位 數，以提高電力轉換效率。另外，前述相位數之動態變更 例如在各半導體裝置進行所謂之峰値電流控制方式之開關 動作時，也可以透過監控用於規定前述峰値電流之判定電 壓位準而自動進行。
S -10- 201145786 〔發明效果〕 下面簡要說明關於本專利申請書中所公開之發明中根 據具有代表性之實施方式所得到之效果，在多相式電源裝 置中，能夠容易地實現相位數之變更。 【實施方式】 在以下實施方式中’爲了方便，在必要時將幾個部分 或將實施方式分割來說明’除了需要特別說明的以外，這 些都不是彼此獨立且無關係的，而係與其他一部分或者全 部之變形例、詳細內容及補充說明等相互關聯的。另外， 在以下實施方式中提及要素數等（包括個數、數値、量、 範圍等）時，除了特別說明及原理上已經明確限定了特定 之數量等除外，前述之特定數並非指固定之數量，而係可 大於等於前述特定數或可小於等於前述特定數。 而且’在以下實施方式中，除了特別說明及原理上已 經明確了是必要時除外，前述之構成要素（包括要素步驟 等）也並非必須之要素。同樣地，在以下實施方式中提及 之構成要素等之形狀、位置關係等時，除了特別說明時及 原理上已經明確了並非如此時，實質上包括與前述形狀等 相近或者類似的。同理，前述之數値及範圍也同樣包括與 其相近的。 而且，構成實施方式之各功能元件之電路區塊並無特 別限制，可以透過CMOS (互補型MOS電晶體）等積體電 路技術形成在單晶矽類之半導體基板上。另外，實施方式 -11 - 201145786 中，在記載爲 MOSFET ( Metal Oxide Semiconductor Field Effect Transistor :金屬氧化物半導體場效應電晶體）（或 簡稱作MOS電晶體）時，並不排除將非氧化膜作爲閘極絕 緣膜。 以下根據附圖詳細說明本發明實施方式。另外，爲了 說明實施方式之所有圖中，原則上對同一構件採用同一符 號，省略掉重複之說明。 〔實施方式1〕 《電源裝置整體之槪略結構》 圖1係本發明實施方式1之電源裝置之槪略結構一例之 方塊圖。圖1所示之電源裝置具有複數個（本例中爲四個 )驅動單元（半導體裝置）P〇L[l]〜POL[4]、複數個電感 器L[l]〜L[4]、以及電容Cct、Cld。各驅動單元POL[n] (η =1〜4 )分別具有相同之內部結構，具有七個外部端子 ΡΝ2[η]、ΡΝ4[η]、ΡΝ5[η]、ΡΝ9[η]、ΡΝ10[η] ' ΡΝ14[η]、 ΡΝ15[η]。POL[l]爲主設備用之驅動單元，POL[2]〜 POL [4]爲從設備用之驅動單元。L[l]〜L[4]之一端共同連 接於輸出電源節點VO上，各L[n]之另一端分別各自連接於 PN2[n]。Cld設置在VO與接地電源電壓GND之間。 各POL[n]之外部端子PN9[n]共同連接於電容Cct之一 端，並傳輸時脈控制信號CT。Cct之另一端連接於接地電 源電壓GND。P0L[1]基於前述CT以產生時脈信號CLK，並 將其從外部端子PN10[1]輸出。經由外部端子PN10[2]〜 201145786 PN10[4]對 POL[2]〜POL[4]輸入來自前述 POL[l]之 CLK。 對於各P〇L[n]之外部端子PN4[n]，輸入成爲單擊脈衝 信號之相位輸入信號PHI[n]。各POL[n]使前述PHI[n]以規 定之CLK之週期量（具有代表性之設定方式爲延遲一個週 期）延遲，再將其作爲相位輸出信號PHO[n]而從外部端子 PN5[n]輸出。本例中，各POL[n]之PN4[n]、PN5[n]呈環狀 連接。即，POL[n]之PN5[n]依次連接於POL〔n+l〕之PN4 〔n+1〕，而且，成爲終點之POL[4]之PN5[4]返回成爲起 點之 P〇L[l]之 PN4[1]。由此，PHI[1]〜PHI[4](及 ΡΗΟ[1] 〜PHO[4])成爲頻率相同而相位分別相差90°之信號》 對於P〇L[l]之外部端子PN14[1]，輸入成爲輸出電源 節點VO之電壓信號之回饋信號FB，並從外部端子PN15[1] 輸出反映了前述FB之通用控制信號SHR。對於POL[2]〜 P〇L[4]，經由外部端子PN15[2]〜PN15[4]輸入來自前述 P〇L[l]之 SHR。各 POL[n]以 PHI[n](或 PHO[n])爲起點開 始動作，並透過外部端子PN2[n]中之開關信號SW[n]對電 感器L[n]蓄積電力。隨後，各P〇L[n]在監控SHR之同時， 基於其結果來停止對L[n]提供電力，並形成L[n]中之回流 電流之路徑。 由此，在各電感器L[n]中，流過相位分別相差90。之電 流，其中一部分被提供給連接於輸出電源節點V 0之負載 LOD，一部分被提供給電容Cld。LOD將VO之電壓作爲電 源電壓’透過從各L[n]以及Cld提供之電源電流進行規定 之動作。各驅動單元POL[n]例如分別由個別之半導體封裝 -13- 201145786 所實現，且在主機板或各種擴展板（圖形板等）類之配線 基板（PCB)上，安裝在成爲負載LOD之各種電路單元（ 例如CPU、GPU、記憶體等）附近。但是，並不僅限於此 ，例如也可爲如同將P〇L[l]和POL[2]搭載於一個半導體封 裝內，將POL[3]和POL[4]搭載于一個半導體封裝內，並以 此匯總複數個驅動單元之結構。 《電源裝置整體之主要部分之詳細結構》 圖2係圖1之電源裝置主要部分之詳細結構例之電路方 塊圖。圖2中表示使用三個驅動單元P〇L[l]〜POL[3]及電 感器L[l]〜L[3]和電容Cct、Cld之結構例。由於各POL[n] (n=l〜3)、各L[n]及Cct、Cld間之連接結構與圖1相同 ，因此略去詳細之說明。但是由於此例中使用了三個 POL[n]-因此POL[3]之外部端子PN5[3]傳出之相位輸出信 號PHO[3]作爲來自POL[l]之外部端子PN4[1]之相位輸入信 號PHI[1]而返回。 各P〇L[n]除了圖1前述之七個外部端子PN2[n]、 ΡΝ4[η]、ΡΝ5[η]、ΡΝ9[η]、ΡΝ10[η]、ΡΝ14[η]、ΡΝ15[η]以 外，還具有四個外部端子ΡΝ1[η]、ΡΝ3[η]、PNll[n]、 P N 1 7 [ η ]。對於P N 1 [ η ]，例如供給1 2 V等之輸入電源電壓 VIN，對ΡΝ3[η]供給接地電源電壓GND。ΡΝ17[η]上連接有 電流檢測用之外部電阻Res [η]。ΡΝ 11 [η]之外部連接結構根 據是主設備用（即P〇L[l])還是從設備用（即P0L[2]、 P〇L[3])而不同。在POL[l]之PN11[1]上’在與輸入來自
S -14 - 201145786 上述輸出電源節點VO之回饋信號FB之外部端子PN14[1]之 間連接環路補償電路（低通濾波器電路）LP。另一方面’ 在 POL[2]、P〇L[3]之 PN11[2]、ΡΝ11[3]上，未特別連接任 何部分，而且，對ΡΝ14[2]、ΡΝ14[3]輸入不同於ΡΝ14[1] 之‘ Η ’位準信號。 POL[l]具有振盪電路區塊OSC_BKa[l]、相位信號產 生電路區塊PG_BKa[l]、PWM信號控制電路PWMCTL[1]、 啓動電流檢測電路ACS[1]、控制邏輯電路LGC[1]、驅動器 電路D Vh [ 1 ]、D V1 [ 1 ]以及電晶體（功率電晶體）Q Η [ 1 ]、 QL[1]。其中，QH[1]及QL[1]分別係DC/DC轉換器之高壓 側電晶體及低壓側電晶體，本例中使用η通道型之金屬氧 化物半導體場效應電晶體（MOSFET : Metal Oxide Semiconductor Field Effect Transistor )(功率 MOSFET) 。QH[ 1 ]之汲極連接於PN1 [1 ] ( VIN )，閘極連接於 DVh[l]之輸出節點，源極連接于成爲開關信號SW[1]輸出 端子之外部端子PN2[1]。QL[1]之汲極連接於PN2[1]( S W [ 1 ]) ’閘極連接於D V 1 [ 1 ]之輸出節點，源極連接於外 部端子PN3 [ 1 ] ( GND )。本例中，將連接于高電壓電源側 之電晶體定義爲高壓側電晶體，連接於低電壓電源側之電 晶體定義爲低壓側電晶體。 振盪電路區塊OSC_BKa[l]具有振盪電路〇sC[l]及開 關SC1[1]。如後前述，〇SC[l]透過連接於外部端子pn9[1] 之電容Cct進行充放電來產生時脈控制信號ct，並基於前 述CT產生時脈信號CLK。前述CLK經由SC1[1]輸出至外部 -15- 201145786 端子PN10[1]以及相位信號產生電路區塊PG_BKa[l]。 PG_BKa[l]具有相位信號產生電路PG[1]。如後前述， PG[1]使經由外部端子PN4[1]而輸入之相位輸入信號PHI[1] 延遲一個CLK週期，並將其作爲相位輸出信號ΡΗΟ[1]而從 外部端子PN5[1]輸出。而且，PG[1]輸出與PHI[1]或 ΡΗΟ[1]成爲同一相位之重置信號RS[1]。 啓動電流檢測電路ACS[1]檢測流經QH[1]之源極/汲極 間之電流，並將反映了前述電流大小之電流輸出至外部端 子PN17[1]。前述電流由連接於PN17[1]之電阻Rcs[l]轉換 成電壓，前述電壓信號成爲電流檢測信號C S [ 1 ]。P W Μ信 號控制電路PWMCTL[1]具有誤差放大器電路ΕΑ[1]、二極 體D[1 ]、比較器電路CMP_CS[1]及閂鎖電路LTp[l]。 誤差放大器電路EA[1]對（—）輸入節點輸入來自外 部端子PN 1 4[ 1 ]之回饋信號FB，並以施加至（+ )輸入節點 之基準電壓VREF爲基準將其放大，且輸出誤差放大器信 號EO。前述EO被輸出至外部端子PN11[1]，並且透過連接 於PN11[1]之環路補償電路LP而穩定化。而且，二極體 D[l]之陽極連接於EA[1]之輸出節點，陰極連接於外部端 子PN15[1]及比較器電路CMP_CS[1]之（一）輸入節點。 因此’ EO經由D[l]輸出至PN15[1]，前述信號成爲通用控 制信號SHR。 比較器電路CMP_CS[1]對（-)輸入節點施加SHR， 對（+ )輸入節點施加上述之電流檢測信號C S [ 1 ]，當 CS[1]之電壓位準達到SHR之電壓位準時輸出‘H，位準信
S -16- 201145786 號。閂鎖電路LTp [ 1 ]係置位重設型閂鎖電路，對重置（R )節點輸入來自上述相位信號產生電路PG[1]之重置信號 RS[1]’對置位（S)節點輸入來自CMP_CS[1]之輸出信號 。並且’ LTp[l]從負極輸出節點（/Q)輸出PWM信號 PWM[1]。控制邏輯電路LGC[1]使用前述PWM[1]，經由驅 動器電路DVh來驅動QH[1]，並透過PWM[1]之互補信號， 經由驅動器電路DV1來驅動QL[1] ^ POL[2]及POL[3]之內部電路結構也與上述P〇L[l]相同 。另外，圖2中，透過[n]之値來區別每個p〇L[n](n=l〜 3 )之上述之各種內部電路。但是，隨著各種控制信號之 不同，POL[2]及P〇L[3]與POL[l]產生動作上之差異。 第一個差異係P〇L[l]之振盪電路區塊OSC_BKa[l]根 據主從控制信號MS[1]來控制開關SCI [1]之導通/斷開，但 MS[1]被驅動成表示主設備之電壓位準，而且SCI [1]被驅 動爲導通。另一方面，P〇L[2]、POL[3]之振盪電路區塊 OSC_BKa[2]、OSC_BKa[3]中，主從控制信號 MS[2] ' MS[3]被驅動成表示從設備之電壓位準，而且SC1[2]、 SC1[3]被驅動爲斷開。由此，從P〇L[l]之OSC_BKa[l]產生 之CLK可由POL[l]〜P〇L[3]之相位信號產生電路區塊 PG_BKa[l]〜PG_BKa[3]共同使用。 第二個差異係P〇L[l]之PWM信號控制電路 PWMCTL[1]根據從外部端子PN14[1]輸入之回饋信號FB， 而從外部端子PN15[1]輸出通用控制信號SHR。另一方面， P〇L[2]、POL[3]之 PWM 信號控制電路 PWMCTL[2]、 -17- 201145786 PWMCTL[3]由於對外部端子PN14[2]、PN14[3]輸入‘Η’ 位準，因此誤差放大器電路ΕΑ[2]、ΕΑ[3]之輸出被固定爲 ‘L’ 位準。而且，PWMCTL[2]、PWMCTL[3]中，ΕΑ[2] 、ΕΑ[3]之輸出節點與外部端子ΡΝ15[2]、ΡΝ15[3]透過二 極體D[2]、D[3]而被分隔。由此，從P〇L[l]之ΡΝ15[1]輸 出之SHR可由POL[l]〜POL[3]之比較器電路CMP_CS[1]〜 CMP_CS[3]共同使用。 如上前述，透過由各POL [η]共用時脈信號CLK和通用 控制信號SHR，能夠實現穩定之多相動作。另外，如上前 述，二極體D[2] ' D[3]作爲導通控制電路發揮作用，因此 也可以置換成例如透過主從控制信號M S [ 2 ]、M S [ 3 ]來控制 導通/斷開之開關等。 《振盪電路區塊之詳細說明》 圖3係圖2之電源裝置之振盪電路區塊OSC_BKa之詳細 結構例之電路方塊圖。圖3中顯示了驅動單元POL[l]、 POL[2]中所具有之振盪電路區塊〇SC_BKa[l]、 OSC_BKa[2]之結構例之一例。其中，〇SC_BKa[l]具有振 盪電路OSCa[l]及開關SC1[1]，OSCa[l]具有恆定電流電路 ISa[l]、ISb[l]、η通道型MOS電晶體MN1[1]及時脈信號產 生電路CKGa[l]。 ISa[l]使恆定電流la從電源電壓VCIN朝向外部端子 PN9[1]流動。MN1[1]及ISb[l]串聯插入PN9[1]與接地電源 電壓GND之間，在MN1[1]被驅動爲導通時，恆定電流lb (
S -18- 201145786 > la)從PN9[1]朝向GND流動。因此，當MN1[1]斷開時， 朝向電容Cct之充電電流la流經PN9[1]，當MN1[1]導通時 ，來自電容Cct之放電電流（Ib-Ia )流經PN9[1 ]。CKGa[l ] 在PN9[1]中之時脈控制信號CT之電壓位準超過高電位側閾 値電壓Vh時，使時脈信號CLK遷移至‘H’位準，在低於 低電位側閾値電壓VI時，使CLK遷移至‘ L’位準。前述 CLK經由被驅動爲導通之開關SC 1 [ 1 ]輸出至外部端子 卩]^10[1]之同時，輸入至]^>^1[1]之閘極。 同樣地，〇SC_BKa[2]具有振盪電路OSCa[2]及開關 SC1[2]，其中，OSCa[2]具有恆定電流電路ISa[2]、ISb[2] 、η通道型MOS電晶體MN1[2]及時脈信號產生電路 CKGa[2]。關於這些結構，與上述〇SC_BKa[l]之情況相同 。但是，對於〇SC_BKa[2]而言，由於開關電路SC1[2]被驅 動爲斷開，因此透過從外部端子PN 1 0[ 1 ]經由外部端子 PN10[2]而輸入之時脈信號CLK來驅動MN1[2]之閘極。而 且，由於SCI [2]被驅動爲斷開，因此相當於不存在 CKGa[2]之情況。
如果使用圖3所示之結構例，首先，當CLK爲‘L’位 準時，MN1[1]、MN1[2]斷開，透過 PN9[1]' PN9[2]中之 充電電流（= 2xla)來對電容Cct進行充電。而且’如果 時脈控制信號C T之電壓位準因進行前述充電而超過Vh時 ，CLK透過CKGa[l ]遷移至‘H’位準。當CLK遷移至‘H ’位準時，MN1[1]、MN1[2]導通，透過 PN9[1]、PN9[2] 中之放電電流（=2χ( Ib-Ia ))使電容Cct放電。如果CT -19 - 201145786 之電壓位準因進行前述放電而低於VI時，CLK透過 CKGa[l]遷移至‘L’位準，之後，重複進行同樣之動作。 因此，當如圖3所示對電容Cct連接兩個振盪電路區塊 (OSC_BKa[l] > 〇SC_BKa[2])，例如設 Ib=2xla時，充 電電流及放電電流分別成爲2xla，因此時脈信號CLK之頻 率（Fclk ( 2 ))成爲公式（1 )。此外，同樣地，當對Cct 連接η個振盪電路區塊時，充電電流及放電電流分別成爲 nxla，因此CLK之頻率（Fclk(n))成爲公式（2)。如 上前述，當使用圖3之結構例時，C LK之頻率與多相之相 位數η之增加成正比而增高η倍。
Fclk ( 2 ) =1/ ( 2><Cctx ( Vh-Vl ) / ( 2xla ) ) ( 1 ) Fclk ( η ) =1 / ( 2 χ Cct χ ( Vh-Vl ) / ( η χ la ) ) ( 2 ) 圖4係圖3之振盪電路區塊OSC_BKa更詳細之結構例之 電路圖。如圖4所示，圖3中之恆定電流電路ISa、ISb由恆 定電流源IS'a、複數個η通道型MOS電晶體MN10、MN11、 MN12a、MN12b以及複數個PMOS電晶體ΜΡ10、ΜΡ11構成 。此時，假設MN10、MN11、MN12a及MN12b全部具有相 同之電晶體尺寸，而MP10與MP11也具有相同之電晶體尺 寸。 IS’a之一端連接於電源電壓VC IN，並輸出電流la。 MN10之源極連接於接地電源電壓GND，閘極與汲極共同 連接於IS’a之另一端。MN1 1之源極連接於接地電源電壓
S •20- 201145786 G N D，閘極連接於μ N 1 0之閘極。Μ P 1 0之源極連接於V C IN ’閘極與汲極共同連接於Μ N 1 1之汲極。Μ P 1 1之源極連接 於VCIN，閘極連接於MP 1 0之閘極。MN 1 2a、MN 1 2b之源 極均連接於圖3中之n通道型MOS電晶體MN1之汲極，閘極 均連接於ΜΝ10之閘極，汲極均連接於ΜΡ11之汲極。並且 ，在前述ΜΡ11、MN12a、MN12b之汲極上產生時脈控制信 號CT。 在圖4中，來自IS4之電流la經由由MN10和MN11構成 之電流鏡電路被轉加至Μ N 1 1，其經由具有Μ P 1 0和Μ P 1 1之 電流鏡電路被轉加至ΜΡ11。而且，當ΜΝ1被驅動爲導通時 ’來自IS'a之la經由具有ΜΝ10和MN12a、MN12b之電流鏡 電路，作爲2xla而被轉加至MN12a、MN12b。因此，作爲 時脈控制信號CT之電流，在MN1被驅動爲導通時流過la之 放電電流，在MN 1被驅動爲斷開時流過la之充電電流。 而且，如圖4所示，圖3中之時脈信號產生電路CKGa 具有閂鎖電路LT1以及比較器電路CMP 1、CM P2。CMP 1在 時脈控制信號CT之電壓位準超過高電位側閾値電壓Vh時 輸出‘ H’位準信號。CMP2在時脈控制信號CT之電壓位準 低於低電位側閾値電壓VI時輸出‘ Η，位準信號。即，當 C Τ之電壓位準高於V h時，從C Μ Ρ 1輸出‘ Η ’位準信號， 從CMP2輸出‘ L’位準信號，當大於vi而小於Vh時，從 CMP1、CMP2均輸出‘L，位準信號，當低於VI時，從 CMP1輸出‘L’位準信號，從CMP2輸出‘H’位準信號。 LT1具有“邏輯積運算電路” AD10、 “邏輯和運算電 -21 - 201145786 路” OR10及反相器電路IV10。AD10經由IV10對二輸入中 之一方輸入CMP2之輸出信號，對二輸入中之另一方輸入 OR 10之輸出信號。OR 10對二輸入中之一方輸入CMP1之輸 出信號，對另一方返回AD10之輸出信號。透過前述結構 ，LT 1作爲置位重設型閂鎖電路進行動作，即將CMP 1之輸 出輸入至置位（S )，將CMP2之輸出輸入至復位（R )， 並將AD10之輸出作爲正極輸出節點（Q)。因此，時脈控 制信號CT之電壓位準因前述充電電流而超過Vh時，LT1伴 隨置位輸入而輸出‘H’位準信號。CT之充電電流也因此 而被切換成放電電流。LT1在CT之電壓位準低於VI時，隨 著復位輸入而使輸出從‘ Η ’位準信號遷移至‘ L’位準信 號。隨後，CT中之放電電流再次切換成充電電流，並重複 進行同樣之動作》 《相位信號產生電路之詳細說明》 圖5係圖2之電源裝置之相位信號產生電路PG之詳細內 容，圖5 ( a )係結構例之電路方塊圖，圖5 ( b )係圖5 ( a )之動作例之波形圖。圖5 ( a )所示之相位信號產生電路 PG具有“邏輯積運算電路” AD20、AD21、單擊脈衝產生 電路 OPG_Fl、OPG_F2、OPG_Rl 及閂鎖電路 LTs。 AD20輸入相位輸入信號PHI和時脈信號CLK，並輸出 前述兩種信號之邏輯積運算結果。OPG — F1在檢測到AD20 之輸出中之下降沿時，輸出單擊脈衝信號。LTs係置位重 設型閂鎖電路，對置位元（S )節點輸入來自OPG — F1之輸
S -22- 201145786 出，對復位（R )節點輸入來自〇PG_F2之輸出。AD2 1輸 入來自LTs之正極輸出節點（Q )之信號和CLK，並將其邏 輯積運算結果作爲相位輸出信號PHO而輸出。〇PG_F2在檢 測到PHO中之下降沿時，輸出單擊脈衝信號。OPG_Rl在 檢測到PHO中之上升沿時，輸出成爲單擊脈衝信號之重置 信號RS。 如果使用如上所述之結構例，如圖5 ( b )所示，可輸 入相位輸入信號PHI，並產生相位輸出信號PHO，前述相 位輸出信號Ρ Η Ο成爲使相位輸入信號ρ Η I延遲時脈信號C LK 之一個週期之信號。而且，可根據前述ΡΗΟ來產生重置信 號R S。另外，相位信號產生電路p g並不僅限於上述結構 例，可以進行適當地變更，即，只要係使PHI延遲CLK之 一個週期並產生PHO之電路即可。而且，前述延遲量也未 必限定於一個週期，也可以視情況設定爲兩個週期等。此 外，R S未必與Ρ Η Ο相應，例如也可以與ρ ΗI相應。 《電源裝置整體之主要部分之詳細動作》 圖6係圖2之電源裝置中，變更相位數時之時脈信號 CLK、相位輸入信號ΡΗΙ&相位輸出信號pHO之動作例之波 形圖。如圖6所示’首先，如果對圖2之電容Cct只連接一 個驅動單元P〇L[l]，則進行將CLK之1個週期設爲開關週 期Tsw之一相位動作。接下來，如果對電容Cct連接兩個 P〇L[l]、P〇L[2] ’則進行將CLK之2個週期設爲Tsw之二相 位動作。但是’如圖3前述，此時，CLK之頻率Fsw與一相 -23- 201145786 位時相比達到兩倍，Tsw與一相位時相等。此外，如果對 電容Cct連接三個P0L[1]〜p〇L[3]，則進行將CLK之3個週 期設爲Tsw之三相位動作。此時，CLK之Fsw與一相位時相 比也達到三倍，因此Tsw與一相位及二相位時相等。 圖7係圖2之電源裝置中，三相位動作時之各驅動單元 POL[l]〜POL[3]詳細動作例之波形圖。如圖7所示，首先 ，POL[l]根據時脈控制信號CT產生時脈信號CLK。此時， 相位信號產生電路PG[1]在與任一個CLK週期同步輸入相 位輸入信號PHI[1]時，與下一個CLK週期同步輸出相位輸 出信號ΡΗΟ[1]，並且，在經過規定之延遲期間後輸出重置 信號RS[1]。閂鎖電路LTp[l]收到前述RS[1]後，並將PWM 信號PWM[1]從‘L’位準驅動爲‘H’位準，結果’將電 晶體QH[1]驅動爲導通、並將QL[1]驅動爲斷開。 當QH[1]被驅動爲導通時，流經電感器L[l]之電流 IL[1]將逐漸增加。而且，當QH[1]被驅動爲導通時，在經 過規定之遮沒期間後，經由啓動電流檢測電路ACS[1]等而 成爲反映了前述IL[1]信號之電流檢測信號CS[1]之電壓位 準上升。另一方面，誤差放大器電路EA[1]以規定之電壓 (VREF )爲基準來放大輸出電源節點VO之電壓位準’從 而產生通用控制信號SHR。此時，當CS[1]之峰値電壓達到 SHR之電壓位準時，由比較器電路CMP_CS[1]產生脈衝信 號。收到前述脈衝信號後’閂鎖電路LTp[l]將PWM[1]從‘ Η ’位準驅動爲‘ L ’位準’並將QH [ 1 ]驅動爲斷開、將 Q L [ 1 ]驅動爲導通。所以’ IL [ 1 ]經由Q L [ 1 ]回流之同時將逐
S -24- 201145786 漸減少。隨後，當再次輸入PHI[1]時，重複進行同樣之動 作。如上前述，以使IL[1] ( CS[1])之峰値成爲規定値（ S HR )之控制方式被稱作峰値電流控制方式等。 而且，POL[2]將從P〇L[l]輸出之相位輸出信號ΡΗΟ[1] 作爲相位輸入信號PHI [2]，與POL[l]同樣地輸出相位輸出 信號PHO[2]，並且與P〇L[l]同樣地控制電感器L[2]之電流 。此時，從POL[l]共同提供時脈信號CLK或通用控制信號 SHR。此外，POL[3]將從P〇L[2]輸出之相位輸出信號 PHO[2]作爲相位輸入信號PHI[3]，與POL[l]同樣地輸出相 位輸出信號PHO[3]，並且與P〇L[l]同樣地控制電感器L[3] 之電流。此時，從P〇L[l]共同提供CLK或SHR。並且，透 過使前述PHO[3]作爲PHI[1]返回P〇L[l]，從而反復進行三 相位之開關動作。 《主要效果之說明》 以上，透過使用本實施方式1之電源裝置，具有代表 性地說明了能夠獲得易於更改相位數之多相式電源裝置。 即，透過對電容Cct連接與相位數相應之驅動單元P〇L，無 論相位數η如何，均能夠自動調整成同一開關頻率，且透 過將各POL環路連接，可將各相位間之相位差自動調整成 規定値（=η/3 60 ° )。而且，如上前述，由於不需要控制 單元，因此還能夠實現電源裝置之小型化。此外，透過使 各POL以峰値電流控制方式進行動作，能夠容易地實現與 時脈信號CLK (相位輸入信號PHI或相位輸出信號PHO )同 -25- 201145786 步之開關動作’並且能夠控制對每個相位提供均等之電流 ’因此還能夠實現多相動作之穩定化。但是，並非必須透 過峰値電流控制方式，只要係具有平均電流控制方式等之 電流模式控制方式，就可以獲得同樣之效果。 〔實施方式2〕 《電源裝置整體之主要部分之詳細結構及動作》 本實施方式2中’說明對實施方式1之圖2中之電源裝 置進一步追加功能之結構例。圖8係本發明實施方式2之電 源裝置主要部分之詳細結構例之電路方塊圖。圖8所示之 電源裝置與圖2之電源裝置相比較，各驅動單元p〇L[l]〜 POL[3]內之各振還電路區塊〇SC_BKb[l]〜〇SC_BKb[3]以 及各相位信號產生電路區塊PG_BKb[ 1 ]〜PG_BKb[3]之內 部結構不同。此外，對於各Ρ Ο L [ 1 ]〜P 〇 L [ 3 ]內之控制邏輯 電路LGC[1]〜LGC[3]，分別輸入賦能信號EN[1]〜EN[3]。 除此以外之結構由於與圖2之電源裝置相同，因此略去詳 細之說明。各LGC [η]在ΕΝ[ η]爲非啓動狀態時，將電晶體 QH[n]、QL[n]固定爲斷開，並停止開關動作。 POL[l]內之振盪電路區塊〇SC_BKb[l]除了具有與圖2 之振盪電路區塊〇SC_BKa[l]同樣之振盪電路OSC[l]及開 關SC1[1]以外，還具有開關SC2[1]。SCI [1]與圖2之情況相 同，隨著主從控制信號MS [ 1 ]爲主側之電壓位準而被驅動 爲導通，將來自〇SC[l]之時脈信號CLK傳遞至外部端子 PN10[1]等。SC2[1]在賦能信號EN[1]爲啓動狀態時被驅動 -26- 201145786 爲導通。EN[1]在啓用p〇L[l]之動作時（即啓用前述相位 時）設爲啓動狀態，在禁用時（即禁用前述相位時）設爲 非啓動狀態。由於POL[l]爲主設備，因此EN[1]設爲啓動 狀態，SC2[1]被驅動爲導通。SC2[1]在被驅動爲導通時， 將OSC[l]連接於外部端子PN9[1](即電容Cct)。 POL[2]內之振盪電路區塊〇SC_BKb[2]與OSC_BKb[l] 同樣具有振盪電路〇SC[2]及開關SC1[2]、SC2[2]。SC1[2] 隨著主從控制信號M S [ 2 ]爲從側之電壓位準而被驅動爲斷 開。而且，圖8之示例中，賦能信號EN[2]被設爲啓動狀態 ，結果SC2[2]被驅動爲導通。POL[3]內之振盪電路區塊 〇SC_BKb[3]與OSC_BKb[l]同樣具有振盪電路OSC[3]及開 關3(：1[3]、302[3]。3(：1[3]隨著主從控制信號1^[3]爲從 側之電壓位準而被驅動爲斷開。而且，圖8之示例中，賦 能信號EN[3]設爲非啓動狀態，結果SC2[3]被驅動爲斷開 〇 即，圖8之電源裝置表示下述示例，即，將三個驅動 單元POL[l]〜POL[3]內之一個驅動單元（本例中爲POL[3] )之動作設定爲禁用（即禁用前述相位），由此，實現二 相位動作。本例中，由於開關SC2[3]被驅動爲斷開，因此 電容Cct未與振盪電路OSC[3]連接’而Cct與振盪電路 OSC[l]、OSC[2]連接。因此，從〇SC[l]輸出之時脈信號 C L K之頻率如圖6之二相位時所示，成爲一相位時（即在 Cct上只連接有〇SC[l]時）之兩倍。 而且，在圖8之電源裝置中’ P 〇 L [ 1 ]內之相位信號產 -27- 201145786 生電路區塊PG_BKb[l]除了具有與圖2之電源裝置同樣之相 位信號產生電路PG[ 1 ]以外，還具有“邏輯積運算電路” AD1[1]及開關 SC3[1]、SC4[1]。AD1[1]對二輸入中之一方 輸入外部端子PN10[1]上傳輸之時脈信號CLK，對二輸入 中之另一方輸入來自外部端子PN4[1]之相位輸入信號 PHI[1]’並輸出邏輯積運算結果。SC3[1]在被驅動爲導通 時，將來自AD1[1]之輸出信號作爲相位輸出信號ΡΗΟ[1]而 傳輸至外部端子PN5[1]。SC4[1]在被驅動爲導通時，將來 自PG[1]之相位輸出信號ΡΗΟ[1]傳輸至PN5[1]。 SC3[1]與SC4[1]根據賦能信號EN[1]之狀態而排他性 地控制導通/斷開。當EN[1]爲啓動狀態時，SC4[1]側導通 ，來自PG[1]之ΡΗΟ[1]被傳輸至PN5[1]。另一方面，當 EN[1]爲非啓動狀態時，SC3[1]側導通，來自PN4[1]之 PHI[1]經由AD1[1]被傳輸至ΡΝ5[1]。β卩，當EN[1]爲啓動 狀態時，從PN5[1]輸出使PHI[1]以規定之CLK週期量延遲 之ΡΗΟ[1]，當EN[1]爲非啓動狀態時，從PN5[1]直接輸出 PHI[1]作爲ΡΗΟ[1]。圖8之示例中，由於EN[1]爲啓動狀態 ，因此SC4[I]側導通。另外，AD1[1]係用於使PHI[1]與 CLK同步（即實現時序之微調），視情況也可以省略。 P〇L[2]內之相位信號產生電路區塊PG_BKb[2]與 PG_BKb[l]同樣具有相位信號產生電路PG[2]、 “邏輯積運 算電路” AD1[2]及開關SC3[2]、SC4[2]。圖8之示例中， 由於賦能信號EN[2]爲啓動狀態，因此SC4[2]側導通。 POL[3]內之相位信號產生電路區塊PG —BKb[3]與
S -28- 201145786 PG_BKb[l]同樣具有相位信號產生電路PG[3]、 “邏輯積運 算電路” A D 1 [ 3 ]及開關S C 3 [ 3 ]、S C 4 [ 3 ]。圖8之示例中， 由於賦能信號EN[3]爲非啓動狀態，因此SC3[3]側導通。 當使用上述結構例時，從P〇L[2]之外部端子PN5[2]輸 出之相位輸出信號PHO[2]經由P〇L[3]之外部端子PN4[3] ' 開關SC3[3]、外部端子PN5[3]而直接返回POL[l]之外部端 子PN4[1]。由此，如圖6之二相位時所示，透過P〇L[l]和 P〇L[2]，能夠實現使用等間隔之相位差（180° )之二相位 動作。 《振盪電路區塊之詳細說明》 圖9係圖8之電源裝置之振盪電路區塊〇SC_BKb詳細結 構例之電路圖。圖9所示之OSC_BKb與圖4所示之振盪電路 區塊OSC_BKa相比，在結構上追加了開關SC2、SClOa、 SClOb。除此以外之結構由於與圖4之OSC_BKa相同，因此 略去詳細之說明。 SC2如圖8所述，在被驅動爲導通時，將恆定電流電路 ISa、ISb連接於時脈控制信號CT (電容Cct) 〇SCl〇a設置 在電源電壓V C IN與恆定電流源IS ’ a之間，S C 1 Ob在被驅動 爲導通時，將時脈信號CLK連接於η通道型MOS電晶體MN1 之閘極。SCI 0a、SCI Ob與上述SC2—同在賦能信號ΕΝ爲啓 動狀態時被驅動爲導通，爲非啓動狀態時被驅動爲斷開。 因此，當EN爲非啓動狀態時，隨著SC2之斷開，ISa、ISb 與CT (電容Cct)之連接被阻斷，並且隨著SClOa、SClOb -29- 201145786 之斷開，IS a、ISb中停止產生恆定電流。由此’在動作被 禁用之驅動單元中可降低消耗電力。另外’當scl〇a、 SClOb被驅動爲斷開時，通常，P通道型MOS電晶體MP11 及η通道型MOS電晶體MN12a、MN12b之汲極節點成爲高阻 抗狀態。這與斷開S C 2之情況等價’因此也可以視情況省 略SC2，而使SClOa、SClOb具有該功能。 《主要效果之說明》 以上，透過使用本實施方式2之電源裝置，具有代表 性地說明了能夠與實施方式1 —樣獲得易於更改相位數之 多相式電源裝置。而且，還能夠實現電源裝置之小型化或 多相動作之穏定化等。此外，除了實施方式1之效果以外 ’還能夠容易地實現多相之相位數之動態變更。即，在圖 8中’例如只要將賦能信號EN[1]、EN[2]、EN[3]全部設爲 啓動狀態，便能夠贲現三相位動作，只要將ΕΝ [3]變更爲 非啓動狀態，就能夠實現二相位動作，再將ΕΝ [2]也變更 爲非啓動狀態，就能夠實現一相位動作。因此，能夠動態 選擇與負載之消耗電流相應之最佳相位數，從而可提高電 力變更效率等。 〔實施方式3〕 《電源裝置整體之主要部分之詳細結構》 本實施方式3中，說明對實施方式2之圖8所述電源裝 置進一步追加功能之結構例。圖1〇係本發明實施方式3之
S -30- 201145786 «'源裝置主要部分之詳細結構例之電路方塊圖。圖丨0所示 之®源裝置與圖8之電源裝置相比較，在結構上，各驅動 單兀P〇L[n] ( η = 1〜3)內追加了外部端子PNllb[n]、 P N 1 2 [ η ]和賦能檢測電路e N D E T [ η ]。除此以外之結構由於 與圖8之電源裝置相同，因此略去詳細之說明。 《賦能檢測電路之詳細說明》 圖1 1係圖10之電源裝置之賦能檢測電路ENDET詳細結 構例之電路圖。圖1 1所示之賦能檢測電路ENDΕΤ包括：比 較器電路CMP_EN，前述比較器電路CMP_EN將上述通用 控制信號SHR作爲（一）輸入，且將來自外部端子PN12之 信號作爲（+ )輸入；以及反相器電路IV20，前述反相器 電路IV20將比較器電路CMP_EN輸出之反轉信號作爲賦能 信號EN進行輸出。CMP_EN之輸出經由外部端子PN1 lb輸 出至外部，並經由外部電阻R 1 1而返回輸入至PN 1 2。而且 ，在PN12與電源電壓VCIN之間連接有外部電阻R10，在 P N 1 2與接地電源電壓G N D之間連接有外部電阻R 1 2。 當使用上述結構例時，PN12之電壓位準在CMP_EN之 輸出爲‘H’位準（VCIN位準）時，由R10及R11之並聯電 阻與R12之電阻分壓所決定，在CMP_EN之輸出爲‘L’位 準（GND位準）時，由R10與R12及R11之並聯電阻之電阻 分壓所決定。即，CMP_EN具有遲滯比較器之功能。當 SHR之電壓位準較低時（即當CMP_EN之輸出爲‘H’位準 時），隨後SHR之電壓位準上升，在超過相對較高之間値 -31 - 201145786 電壓時，CMP_EN之輸出遷移至‘L’位準（EN爲‘H，位 準（啓動狀態））。而且，當SHR之電壓位準較高時（即 當CMP_EN之輸出爲‘L’位準時），隨後SHR之電壓位準 下降，在低於相對較低之閾値電壓時，CMP_EN之輸出遷 移至‘ H’位準（EN爲‘ L’位準（非啓動狀態））。 另一方面，通用控制信號S H R係規定如圖7前述流經 電晶體QH之電流（換言之即流經電感器L之電流）之峰値 電流之信號。Ρ 〇 L [ 1 ]進行環路控制，以使得流經電感器L 之電流之平均値等於負載L Ο D之消耗電流，因此L Ο D之消 耗電流越大，S H R之電壓位準就越高，L Ο D之消耗電流越 小，SHR之電壓位準就越低。即，可以根據SHR之電壓位 準來判別LOD之消耗電流，因此只要監控前述SHR之電壓 位準並自動切換相位數，就可提高電力轉換效率等。 因此，透過圖11之比較器電路CM Ρ_ΕΝ來監控前述 SHR之電壓位準，並控制賦能信號ΕΝ，便可自動切換上述 相位數。例如，對各P〇L[l]〜POL[3]之每一個適當調整如 圖11前述之電阻RIO、Rll、R12之値，使P〇L[l]、POL[2] 、POL[3]之EN[l]、EN[2]、EN[3]遷移至啓動狀態時之上 述相對較高之閩値電壓（即Ρ N 1 2之電壓位準）分別設爲 V1、V2、V3(V1<V2<V3)。由此，負載L O D之消耗電 流越大，越可自動增加相位數。另外，只要以始終啓用主 設備之動作爲前提，VI就能夠固定爲GND位準（0V )等， 從而也可以省略P〇L[l]中之圖11之R10〜R12。而且，上述 CMP_EN[1]〜CMP —EN[3]之遲滯特性係爲了防止EN隨著
S -32- 201145786 SHR之雜訊變動而出現切換而設置的。 《主要效果之說明》 以上，透過使用本實施方式3之電源裝置，具有代表 性地說明了能夠與實施方式2 —樣獲得易於更改相位數（ 包括動態變更）之多相式電源裝置。而且，還能夠實現電 源裝置之小型化或多相動作之穩定化以及提高電力變更效 率等。此外，除了實施方式3之效果以外，也能夠自動進 行多相之相位數之動態變更。 〔實施方式4〕 《半導體裝置之電路結構》 本實施方式4中，說明構成實施方式3中所述之電源裝 置之各半導體裝置（驅動單元Ρ Ο L )更詳細之結構例。圖 12係本發明實施方式4之電源裝置中所含之半導體裝置（ 驅動單元）之詳細結構例之方塊圖。如圖1 2所示，驅動單 元POL大致具有：高壓側之電晶體（功率電晶體）QH ;低 壓側之電晶體（功率電晶體）Q L ;以及各種控制電路’前 述各種控制電路爲由前述電晶體以外之電路群構成，並對 各電晶體進行控制。其中’ QH、QL例如爲η通道型 MOSFET。QH形成於高壓側用之半導體晶片HSCP內，QL 形成於低壓側用之半導體晶片L s C Ρ內’除此以外之各種控 制電路形成於控制用之半導體晶片（後述之CTLCP )內。 前述各半導體晶片如後前述’例如搭載於一個半導體封裝 -33- 201145786 內。 電晶體QH之閘極由驅動器電路DVh進行驅動’汲極連 接於提供輸入電源電壓VIN之外部端子PN 1，源極連接于 成爲開關信號SW之產生端子之外部端子（輸出端子）PN2 。QL之閘極由驅動器電路DV1驅動，汲極連接於PN2 ( SW )，源極連接於提供接地電源電壓PGND之外部端子PN3。 前述PN3(PGND)成爲QH、QL專用之端子，且與各種控 制電路等之接地電源電壓SGND隔離設置，以避免對其他 各種控制電路等造成開關雜訊之影釋。 啓動電流檢測電路ACS例如具有在半導體晶片HSCP內 構成電晶體QH和電流鏡電路之電晶體（設爲QH')。前述 電晶體（QH')例如由QH之1/N(N= 2 1 000等）之電晶體 尺寸構成，由此來檢測流經QH之電流Idh。由ACS檢測到 之電流（Idh/N )被輸入遮沒電路BK。BK將QH及QL之開 關期間設爲遮罩期間（例如設爲50ns等），除了前述期間 以外，將來自ACS之電流（Idh/N )提供給外部端子PN1 7 «在PN 1 7 ( CS )上，連接有電流/電壓轉換用之外部電阻 Res，由此，將來自ACS之電流（Idh/N )作爲電流檢測信 號CS而轉換成電壓。另外，在PN17CCS)上，連接有用 於實現穩定化之偏壓電流源IB1。 驅動器電路DVh基於來自控制邏輯電路LGC之控制來 驅動電晶體QH，驅動器電路DV1基於來自LGC經由“邏輯 和運算電路” Ο R 3 0之控制來驅動電晶體Q L。O R 3 0對二輸 入中之一方輸入來自LGC之控制信號，對二輸入中之另一
S -34- 201145786 方輸入過電壓檢測信號OVP。當OVP爲啓動狀態（輸出電 源節點V Ο爲過電壓狀態）時，經由Ο R 3 0，Q L被驅動爲導 通，由此，實現從過電壓狀態返回。從閂鎖電路LTo v輸出 OVP。LTov根據來自比較器電路CMP_〇V之‘H，位準信號 ，將OVP驅動成啓動狀態，並根據系統賦能信號S YSEN之 啓動狀態，將OVP驅動成非啓動狀態。CMP_OV在從外部 端子PN14輸入並成爲反映了輸出電源節點VO之電壓信號 之回饋信號FB大於規定之比較電壓VC2時，輸出‘H’位 準信號。 將內部電路動作用之電源電壓VC IN (例如爲5V等） 供給外部端子PN6。在PN6上連接有穩定電壓用之外部電 容C1或內部電源電壓檢測電路UVLOC。UVLOC在VCIN達 到規定之電壓位準時，啓動內部電源電壓檢測信號UVLO 。產生升壓電壓BOOT並將之作爲驅動器電路DVh之電源 電壓供給外部端子PN7。PN7 ( BOOT)與PN6 ( VCIN)之 間經由升壓開關BSC而連接，並且與外部端子（輸出端子 )PN2 ( SW )之間經由升壓用外部電容器Cb而連接。當電 晶體QH斷開時，經由BSC及PN7(BOOT)對前述Cb施加 電源電壓VCIN。之後，當QH導通時，透過前述Cb對傳遞 至PN2 ( SW )之輸入電源電壓VIN進行升壓後提供給DVh 。由此，DVh能夠產生QH之閾値以上之電壓。 將用於從外部啓用/禁用前述驅動單元之導通斷開信 號ONOF輸入到外部端子PN8。例如，在實施方式2之圖8所 示之電源裝置之情況下，只要將前述ON OF設爲賦能信號 -35- 201145786 ΕΝ即可。系統監控電路SV在導通斷開信號ON OF及賦能信 號EN均爲啓動狀態時，啓動系統賦能信號S Y S EN。在外部 端子PN 1 8上，連接有外部電阻Rir。圖中雖未示出，但 POL產生與前述Rir相應之基準電流IREF，並由各種內部電 路來使用。對於外部端子PN14，提供各種控制電路用之接 地電源電壓SGND。 在外部端子PN9、PN 10上，連接有實施方式3中之振 盪電路區塊〇SC_BK。PN9中產生時脈控制信號CT，並對 PN10傳輸時脈信號CLK。而且，在PN9與接地電源電壓 SGND之間，連接有η通道型MOS電晶體MN31。前述MN31 在上述過電壓檢測信號OVP爲啓動狀態時被驅動爲導通， 停止〇SC_BK之振盪動作。OSC_BK接收主從控制信號MS 和取代圖10前述之賦能信號ΕΝ之上述系統賦能信號SYS ΕΝ ，以控制上述內部之各開關。例如，爲了啓用實施方式3 中前述之相位之自動切換功能，來自ΡΝ8之導通斷開信號 ON OF被始終設爲啓動狀態，同時，SYSEN成爲與ΕΝ相應 之信號。另一方面，當想要從外部強制停止相位時，將對 應之ON OF設爲非啓動狀態，使SYSEN被驅動成非啓動狀 m 。 在外部端子PN4、PN5上，連接有實施方式3中前述相 位信號產生電路區塊PG_BK。對於PN4輸入相位輸入信號 PHI，從PN5輸出相位輸出信號PHO。PG_BK與振盪電路區 塊〇SC_BK同樣，取代圖10前述賦能信號EN而接收上述系 統賦能信號SYSEN，以控制上述內部之各開關。而且，
S -36- 201145786 PG_BK除了 PHO以外，還輸出重置信號RS及最大延遲信號 Μ X D。例如，R S在從Ρ Η Ο之上升沿算起經過5 0 n s後將被輸 出，MXD以與ΡΗΟ之上升沿相同之時序被輸出。 在外部端子Ρ Ν 1 1、Ρ Ν 1 2上’連接有後述之開關元件 SC_BK。ΡΝ11爲兼用作輸出來自誤差放大器電路ΕΑ之誤 差放大器信號Ε Ο、和輸出來自實施方式3中前述賦能檢測 電路ENDET之賦能信號ΕΝ之端子。ΡΝ12係兼用作對ΕΑ施 加外部基準電壓VREFI和設定實施方式3中前述ENDET之 遲滯特性（POS )之端子。ENDET具有實施方式3中前述比 較器電路CMP — EN。CMP — EN以經由SC_BK輸入並具有遲滯 特性之閩値電壓爲基準，判定透過外部端子ΡΝ 1 5獲取之通 用控制信號SHR，並輸出賦能信號ΕΝ。 向外部端子ΡΝ13輸入軟啓動控制信號SS。在ΡΝ13與 SGND之間，連接有η通道型MOS電晶體ΜΝ32，在經由“ 邏輯和運算電路” OR31且SYSEN爲非啓動狀態或UVLO爲 非啓動狀態時，ΜΝ 3 2被驅動爲導通。圖中雖未示出’但 在ΡΝ 1 3上例如連接有外部電容以及適合前述外部電容之充 電電路。因此，當SYSEN爲非啓動狀態（將前述POL設定 爲禁用之狀態）或UVLO爲非啓動狀態（電源電壓VCIN之 電壓不夠充分之狀態）時，連接於ΡΝ 1 3之外部電容成爲放 電狀態，隨後，s Y S Ε N或U V L Ο遷移至啓動狀態時開始外 部電容之充電動作。由此，ΡΝ 1 3獲得電壓位準逐漸上升之 SS 〇 誤差放大器電路EA對（-）輸入節點輸入來自外部端 -37- 201145786 子PN14之回饋信號FB，對三個（+)輸入節點分別輸入來 自PN12並經由SC_BK之VREFI、內部產生之基準電壓VREF 、上述軟啓動控制信號SS。EA將三個（+)輸入節點中之 最低電壓作爲基準來放大FB，並輸出誤差放大器信號EO 。前述EO被輸入集電極連接於VCIN之雙極電晶體Q10之基 極，並經由Q10之發射極而輸出至外部端子PN15。前述 PN15所獲得之信號成爲通用控制信號SHR。另外，Q10起 著二極體之作用。 SHR經過電阻Rl、R2之電阻分壓被施加至比較器電路 CMP_CS之（-)輸入節點。對於CMP_CS之（+)輸入節 點，經由電阻R3及偏置電壓源VOF輸入上述電流檢測信號 CS。在VOF與R3之連接節點上，連接有斜率補償電路區塊 SLPBK。SLPBK也經由外部端子PN16而連接於斜率補償用 之外部電容Csp。SLPBK爲了防止上述峰値電流方式可能 產生之所謂次諧波振盪，而對C S進行斜率補償。 比較器電路CMP_CS之輸出連接於“邏輯和運算電路 ” OR32之其中一個輸入節點。對於OR32之另一個輸入節 點，輸入來自上述相位信號產生電路區塊PG_BK之最大延 遲信號MXD。OR32之輸出連接於置位重設型閂鎖電路LTp 之置位元（S )輸入節點。對於LPp之復位（R )輸入節點 ，輸入來自上述PG_BK之重置信號RS。LTp從負極輸出節 點（/Q)輸出PWM信號PWM。另外，MXD係用於在pwm 之導通佔空比達到將近1 〇〇%時將PWM強制驅動爲斷開位 準之信號。
S -38- 201145786 控制邏輯電路LGC使用來自閂鎖電路LTp之PWM，並 經由驅動器電路DVh、DV1對電晶體QH、QL進行交換控制 。而且，對LGC輸入上述內部電源電壓檢測信號UVLO、 系統賦能信號SYSEN及過電流檢測信號OCP。OCP係基於 比較器電路CM P_OC以比較電壓VC1爲基準之電流檢測信 號CS之判定結果，而由過電流控制電路OCPCTL所產生。 LGC在UVLO爲非啓動狀態（電源電壓VCIN不夠充分之狀 態）、SYSEN爲非啓動狀態（將前述POL設定爲禁用之狀 態）、或Ο C P爲啓動狀態（電晶體Q Η中流過過剩之電流之 狀態）時，電晶體QH、QL均被驅動爲斷開。 而且，在外部端子ΡΝ 1 4 ( FB )上，連接有主從檢測 電路MSDET。MSDET具有比較器電路CMP_MS，CMP_MS 以比較電壓VC3爲基準來判定PN14之電壓位準，並輸出主 從控制信號MS。即，如圖10等所示，在主設備（POL[l] )之情況下’對PN14輸入回饋信號FB ’在從設備（ POL[2]、P〇L[3])之情況下，PN14被固定爲‘ Η’位準（ VCIN ( 5V等）位準）。如後前述，FB之電壓位準係對輸 出電源節點VO之電壓（例如1.2V等）進行電阻分壓後之値 。因此，例如只要將VC3設定爲比VCIN位準稍低之電壓（ V C IN X 7 0 %等），便能夠判別是主設備還是從設備。 外部端子PN19上產生電源良好信號PGD。在PN1 9與接 地電源電壓SGND之間，連接有η通道型MOS電晶體MN30 "ΜΝ30透過“邏輯和運算電路” 〇R33之輸出來控制導通/ 斷開。對於OR3 3之其中一個輸入節點’輸入過電壓檢測信 -39- 201145786 號OVP。OR33之另一個輸入節點連接於比較器電路 CMP_PG之輸出。CMP_PG係以比較電壓VC4爲基準來判定 回饋信號F B之電壓位準’以檢測F B之電壓位準不會過低 之電路。因此，PGD在FB之電壓位準（即輸出電源節點 VO之電壓位準）處於適當（不過低也不過高）之範圍時 成爲啓動狀態（‘ Η ’位準）。 《開關元件週邊之詳細說明》 圖13 (a)係圖12之半導體裝置爲主設備時之開關元 件SC_BK週邊之詳細結構例之電路圖，圖13 ( b )係圖13 (a )中之賦能檢測電路ENDET及誤差放大器電路EA之狀 態之等價電路圖。圖14(a)係圖12之半導體裝置爲從設 備時之開關元件SC_BK週邊之詳細結構例之電路圖，圖1 4 (b )係圖14 ( a )中之賦能檢測電路ENDET及誤差放大器 電路EA之狀態之等價電路圖。 在圖13 ( a )中，開關元件SC_BK具有四個開關SC20 〜SC23。其中，SC20及SC21之一端連接於外部端子PN11 。S C 2 0之另一端連接於賦能檢測電路EN D E T中所含之比較 器電路CMP_EN之輸出。SC21之另一端連接於誤差放大器 電路EA之輸出。SC22及SC23之一端連接於外部端子PN12 。SC22之另一端連接於CMP_EN之（+)輸入節點。SC23 之另一端連接於EA之（+)輸入節點。SC21及SC23在主從 控制信號M S爲主側之電壓位準時被驅動爲導通，爲從側 之電壓位準時被驅動爲斷開。另一方面，SC20及SC2 2在
S -40- 201145786 MS爲從側之電壓位準時被驅動爲導通，爲主側之電壓位 準時被驅動爲斷開。圖1 3 ( a )係主設備（圖1 〇之P 〇 L [ 1 ] )之示例，因此SC21及SC23被驅動爲導通。 在外部端子P N 1 1與P N 1 4之間，從P N 1 1側開始依次串 聯連接有外部電阻R 1 3及外部電容C 2。R 1 3及C 2相當於圖 10之POL[l]中之環路補償電路LP。而且，在PN14與輸出 電源節點V Ο之間，連接有外部電阻R 1 4，在p N 1 4與接地電 源電壓GND之間，連接有外部電阻R15。R14及R15具有例 如爲數十至數百kQ且均相同之電阻値。 當使用上述結構例時，比較器電路CMP_EN及誤差放 大器電路E A成爲圖1 3 ( b )所示之等價狀態。即， CMP_EN之（+ )輸入節點成爲高阻抗（Hi-Z )狀態，此時 透過將（+ )輸入節點設爲GND位準，從CMP_EN始終輸出 ‘ L ’位準，經由反相器電路IV 2 0之反轉動作，賦能信號 EN始終成爲‘ Η ’位準（啓動狀態）。而且，誤差放大器 電路ΕΑ以基準電壓VREF (例如0.6V等）或來自ΡΝ12之外 部基準電壓VREFI爲對象，將以R14及R15對VO之電壓位 準進行電阻分壓後之値進行放大，並輸出誤差放大器信號 ΕΟ。 另一方面，在圖14(a)中，開關元件SC_BK之結構 與圖1 3 ( a )之情況相同，但是本例中爲從設備（圖1 〇之 POL[2]、POL[3])之示例，因此SC20及SC22被驅動爲導 通。而且，與圖1 3 ( a )之情況不同，在外部端子P N 1 1與 PN12之間連接有外部電阻R11，在PN12與電源電壓VCIN之 -41 - 201145786 間連接有外部電阻RIO，在PN12與GND之間連接有外部電 阻R 1 2。此外，在外部端子PN 1 4與VC IN之間連接有外部電 阻 R 1 6。 當使用上述結構例時，比較器電路CMP_EN及誤差放 大器電路E A成爲圖14 ( b )所示之等價狀態。即’ CMP — EN具有圖1 1中之遲滞比較器之功能’根據通用控制 信號SHR之電壓位準來控制賦能信號EN之啓動狀態/非啓 動狀態。而且，誤差放大器電路E A對（一）輸入節點輸入 電源電壓VCIN，因此以（+)輸入節點之VREF爲對象來進 行放大，其輸出被固定爲‘L’位準（大致爲〇V位準）。 因此，從設備中，圖1 2中之E A之輸出與外部端子PN 1 5中 之通用控制信號SHR透過電晶體Q10而被絕緣。 如上前述，當使用圖1 2之半導體裝置時’在將外部端 子PN11、PN12設爲在主設備與從設備時發揮不同功能之 兼用端子之狀態下，可獲得圖1 〇之電源裝置。由此，能夠 削減外部端子數，從而能夠實現電源裝置（半導體裝置） 之小型化等。另外，本例中，透過開關元件SC-BK ’將 PN11連接於CMP_EN之輸出或EA之輸出，將PN12連接於 CMP_EN之輸入或EA之輸入，但是可適當地進行組合變更 ，例如將PN11連接於CMP_EN之輸入或EA之輸出’將PN12 連接於CMP_EN之輸出或EA之輸入等。 《半導體裝置之封裝結構》 圖15係圖12之半導體裝置（驅動單元）P〇L5：槪略封
S -42- 201145786 裝結構例之平面圖。圖1 6 ( a )係圖1 5中X-X1間之結構例 之剖面圖，圖1 6 ( b )係圖1 5中Υ-Υ·間之結構例之剖面圖 〇 圖15所示之半導體裝置（驅動單元）POL例如具有四 側無引腳扁平封裝（QFN: Quad Flat Non-leaded package )型之面安裝型半導體封裝（密封體）PA。PA之材料例如 爲環氧類之樹脂等。PA具有：分別搭載半導體晶片之三個 晶片焊墊DP_HS、DP_LS、DP_CT ;導線配線LDB ;以及 成爲外部端子之多根導線LD。DP_HS、DP_LS、DP_CT、 LDB分別具有大致矩形之平面形狀。DP_HS與DP_LS在PA 內之平面區域之約2/3之區域內相互鄰接配置，DP_CT配置 在剩餘之約1/3之區域內。LDB配置在DP_LS之一邊和與其 接近並相向之PA上之一邊之間。 在晶片焊墊DP_HS、DP_LS、DP_CT之上表面，分別 經由鍍金屬層來搭載半導體晶片HSCP、LSCP、CTLCP。 如圖12前述，在半導體晶片HSCP上，形成高壓側之電晶 體（功率電晶體）QH、QH’，在半導體晶片LSCP上，形成 低壓側之電晶體（功率電晶體）QL，在半導體晶片CTLCP 上，形成除此以外之各種控制電路。本例中，LSCP之面積 被設計成比HSCP之面積大兩倍左右。例如，在將12V之輸 入電源電壓VIN轉換成1.2 V之輸出電源電壓時，使QL導通 之時間比使QH導通之時間長十倍左右。因此，透過增大 LSCP之面積，能夠降低導通電阻，並提高電源裝置之電力 效率。而且，各晶片焊墊DP_HS、DP_LS、DP_CT之下表 -43- 201145786 面從PA之背面露出（參照圖16 )。其中’ DP_LS之露出面 積最大，其次爲DP_HS之露出面積。由此’在降低QL之導 通電阻之同時，還能夠提高散熱性。 半導體晶片HSCP之背面具有汲極電極’表面具有源 極電極Shi〜Sh3和閘極電極Gh。由此’汲極電極與DP_HS 電連接。源極電極Shi〜Sh3分別透過HSCP之內部配線而 連接。而且，半導體晶片LSCP之背面具有汲極電極’表面 具有源極電極Sll、S12和閘極電極G1。前述汲極電極與 DP_LS電連接。源極電極Sll、S12分別透過LSCP之內部配 線而連接。而且，半導體晶片CTLCP之表面具有電極PDhl 、PDh2、PD11、PD12之複數個電極。CTLCP之背面與 DP_CT電連接。 在晶片焊墊DP_HS之週邊，配置成爲輸入電源電壓 VIN用之多根（本例中爲八根）導線（外部端子）LD和成 爲開關信號SW用之導線LD。其中’成爲VIN用之多根導線 LD係與DP_HS—體化而形成。因此，HSCP之汲極電極經 由DP_HS而與VIN用之導線LD電連接。在晶片焊墊DP_LS 之週邊，配置成爲SW用之多根（本例中爲七根）導線LD 。成爲前述SW用之多根導線LD係與DP_LS—體化而形成 。因此，LSCP之汲極電極經由DP_LS而與SW用之導線LD 電連接。在導線配線LDB之週邊，配置成爲接地電源電壓 PGND用之多根（本例中爲五根）導線LD。成爲前述PGND 用之多根導線LD係與LDB—體化而形成。 在晶片焊墊DP_CT之週邊，配置有成爲接地電源電壓
S -44 - 201145786 SGND用之多根（本例中爲三根）導線LD。成爲前述SGND 用之多根導線LD係與DP_CT—體化形成。因此，CTLCP之 背面經由DP — CT而與SGND用之導線LD電連接。此外，在 DP_CT之週邊，配置有十六根導線LD 〇這些導線分別如圖 12所示’分別爲BOOT用、CLK用、PHI用、PHO用、CT用 、CS 用、CSLP 用、VCIN 用、IREF 用、PGD 用、SHR 用、 EO/EN 用、VREFI/POS 用、FB 用、SS 用、ONOF用之導線 。這些導線LD分別經由鍍金屬層及接合線BW而連接於 CTLCP之表面所具有之規定電極。 圖15所示之封裝PA還具有兩個金屬板（導體板）MB 1 、Μ B 2。Μ B 1、Μ B 2例如由以銅（C u )爲代表之高導電性 及導熱性之金屬所形成。MB 1連接半導體晶片HSCP上所具 有之源極電極Shi與晶片焊墊DP_LS。由此，HSCP中電晶 體QH之源極連接於開關信號SW用之導線LD。MB2連接半 導體晶片LSCP上所具有之源極電極S11與導線配線LDB » 由此，LSCP中電晶體QL之源極連接於接地電源電壓PGND 用之導線LD。 半導體晶片HSCP上所具有之源極電極Sh3經由接合線 BW而連接于配置於上述DP_HS週邊之SW用之導線LD。 H S C P上所具有之閘極電極G h及源極電極S h2分別經由B W 而連接於半導體晶片CTLCP上所具有之電極PDhl及PDh2 。LSCP上所具有之閘極電極G1及源極電極S12分別經由BW 而連接於CTLCP上所具有之電極PD11及PD12。PDhl及 PDh 2相當於圖12中驅動器電路DVh之輸出節點及基準電壓 -45- 201145786 節點，PD11及PD12相當於圖12中驅動器電路DV1之輸出節 點及基準電壓節點。 而且，如圖16(a) ' (b)所示，在封裝pa背面露出 之導線LD之下表面及晶片焊墊DP_HS、DP_LS、DP_CT之 下表面上，形成有鍍金屬層10。鍍金屬層10爲焊錫層，係 封裝PA形成後形成之鍍金屬層。鍍金屬層10係爲了在配線 基板（PCB)上安裝POL時使與PCB之焊接變得容易而設 置的。半導體晶片HSCP經由鑛金屬層9a及黏合層11a而連 接在DP_HS之上表面上。半導體晶片LSCP經由鍍金屬層9b 及黏合層lla而連接在DP_LS之上表面上。半導體晶片 CTLCP經由鍍金屬層9d及黏合層11a而連接在DP_CT之上表 面上。 此外，HSCP、LSCP經由黏合層lib分別連接於金屬板 MB1、MB2。MB1經由黏合層11c及鍍金屬層9c而連接於 DP_LS上。而且，來自CTLCP之接合線BW經由鍍金屬層9f 而連接於導線LD。黏合層lla〜11c由焊錫形成。各晶片焊 墊DP_HS、DP_LS、DP_CT、導線配線LDB及導線LD例如 以銅（Cu)等金屬爲主材料而形成。各鍍金屬層9a、9b、 9c、9d、9f例如爲銀（Ag)鍍金屬層或金（Au)鍍金屬層 等。 如上所述，透過將複數個半導體晶片集成（封裝）到 一個半導體封裝內，除了能夠實現電源裝置之小型化以外 ，還可獲得因縮小配線寄生電感而實現高頻化、高效率化 。而且，透過使各晶片焊墊DP_HS、DP LS、DP CT之下
S -46 - 201145786 表面從封裝PA之背面作爲電極而露出，可使電極低電阻化 或提高散熱性。此外，使用兩個金屬板（導體板）MB 1、 MB2進行連接，與使用接合線Bw進行連接之情況相比， 可使前述連接部分低電阻化或提高散熱性。 《半導體裝置之設備結構》 圖1 7係圖1 2之半導體裝置中，形成有高壓側之電晶體 (功率電晶體）之半導體晶片H S C P設備結構例之剖面圖 。本例中以高壓側之電晶體QH (及QH')爲例，但對於低 壓側之電晶體QL之結構也同樣適用。電晶體qh ( QH')形 成在半導體基板21之主表面上，其中，半導體基板21具有 由η+型單晶矽等構成之基板本體21 a和由η-型矽單晶構成 之磊晶層21b。在前述磊晶層21b之主表面上，形成有例如 由氧化矽等構成之場絕緣膜（元件分隔區域）22。 由前述場絕緣膜22與其下層之P型阱PWL1圍成之啓動 區域內，形成有構成QH、QH’之複數個單位電晶體單元。 QH係透過使前述複數個單位電晶體單元並聯連接而形成 。另一方面，QH'例如爲透過將前述並聯連接之單位電晶 體單元之個數設爲QH之1 /2 1 000等而形成。各單位電晶體 單元例如由溝槽閘極結構之η通道型之功率MOS電晶體形 成。 基板本體2 1 a及磊晶層2 1 b具有作爲上述單位電晶體單 元之汲極區域之功能。在半導體基板2 1之背面’形成有汲 極電極用之背面電極BE。前述背面電極BE例如爲從半導 -47- 201145786 體基板2 1之背面依次層疊鈦（Ti )層、鎳（Ni )層及金（ Au)層而形成。在圖16(a) 、（b)所示之POL中，前述 背面電極BE經由黏合層1 1 a而耦合並電連接於晶片焊墊 DP_HS (鍍金屬層9a )上。 而且，磊晶層21b中形成之p型半導體區域23具有作爲 上述單位電晶體單元之通道形成區域之功能。此外，前述 P型半導體區域23之上部所形成之n+型半導體區域24具有 作爲單位電晶體單元之源極區域之功能。而且，在半導體 基板21上，形成從其主表面朝向半導體基板21之厚度方向 延伸之溝25。溝25以以下方式形成，即，從n +型半導體區 域24之上表面貫穿n +型半導體區域24及p型半導體區域23 ，並在其下層之磊晶層21b中終止。在前述溝25之底面及 側面形成有例如由氧化矽構成之閘極絕緣膜26。 在溝25內，經由閘極絕緣膜26而埋入閘極電極27。閘 極電極2 7例如具有添加有η型雜質之多晶矽膜。閘極電極 2 7具有作爲上述單位電晶體單元之閘極電極之功能。而且 ，在場絕緣膜22上之一部分，還形成有由與閘極電極27爲 同一層之導電性膜構成之閘極引出用之配線部27a，閘極 電極27與閘極引出用之配線部27a係一體地形成並彼此電 連接。另外，在圖17之剖面圖未示出之區域中，閘極電極 27與閘極引出用之配線部27a—體地連接。閘極引出用之 配線部27a透過接觸孔29a而與閘極配線30G電連接，其中 ，前述接觸孔29a形成於覆蓋配線部27a之絕緣膜28。 另一方面，源極配線30S透過形成於絕緣膜28上之接
S -48- 201145786 觸孔29b而與源極用之n +型半導體區域24電連接。而且， 源極配線30S與p型半導體區域23之上部且與n +型半導體區 域24之相鄰形成之P +型半導體區域31電連接，並以此與溝 道形成用之P型半導體區域23電連接。閘極配線30G及源極 配線3 0 S可以透過下述方式形成，即在形成有接觸孔2 9 a、 2 9 b之絕緣膜2 8上’以埋入接觸孔2 9 a、2 9 b之方式形成金 屬膜（例如鋁膜），並對前述金屬膜進行圖案化。 閘極配線3 0G及源極配線3 0S被由聚醯亞胺樹脂等構成 之保護膜（絕緣膜）32所覆蓋。前述保護膜32係半導體晶 片HSCP之最上層之膜（絕緣膜）。在保護膜32之一部分 上，形成露出其下層之閘極配線30G或源極配線30S之一部 分之開口部33，從前述開口部33露出之閘極配線30G部分 係上述閘極電極Gh，從開口部33露出之源極配線30S部分 係上述源極電極Shi〜Sh3。如上前述，源極電極Shi〜Sh3 在最上層被保護膜32隔離，但透過源極配線30S而彼此電 連接。 在電極Gh、Shi〜Sh3之表面（即在開口部33之底部露 出之閘極配線30G部分及源極配線30S部分上），透過鍍金 屬法等形成金屬層3 4。金屬層3 4由閘極配線3 0 G或源極配 線30S上形成之金屬層34a和其上形成之金屬層34b之層疊 膜所形成。下層之金屬層34a例如由鎳（Ni )等構成，主 要具有抑制或防止底層之閘極配線30G或源極配線30S之鋁 發生氧化之功能。而且，其上層之金屬層34b例如由金（ Au )構成，主要具有抑制或防止底層之金屬層34a之鎳發 -49- 201145786 生氧化之功能。 上述高壓側之功率Μ 0 S電晶體Q Η、Q Η ’中’位元電晶 體單元之動作電流在汲極用之磊晶層21b與源極用之η +型 半導體區域24之間，電流沿著閘極電極27之側面（即溝25 之側面）而在基板2 1之厚度方向上流動。即，通道沿著半 導體晶片HSCP之厚度方向而形成。如上前述，半導體晶 片HSCP係形成具有溝槽型閘極結構之縱型MOSFET (功率 MOSFET )之半導體晶片。本例中，所謂縱型MOSFET係 對應於源極/汲極間之電流在半導體基板（基板2 1 )之厚 度方向（與半導體基板之主表面大致垂直之方向）上流動 之 MOSFET。 《主要效果之說明》 以上，透過使用本實施方式4之電源裝置，具有代表 性地說明了能夠與實施方式3 —樣獲得易於更改相位數（ 包括動態變更以及其自動變更）之多相式電源裝置。而且 ，還能夠實現電源裝置之小型化或多相動作之穩定化以及 提高電力變更效率等。此外，能夠以小型半導體裝置來實 現實施方式3之電源裝置之功能。 以上，利用實施方式對本申請發明人所完成之發明進 行了詳細之說明，但是，本發明並不受上述實施方式之限 制，本發明能夠在不脫離其要旨之範圍內作出各種變更。 《振盪電路區塊之變形例》 -50-
S 201145786 圖1 8係圖3之變形例’圖1 8 ( a ) 、 （ b )分別爲不同 結構例之電路方塊圖。在上述之圖3中，利用放電時間和 充電時間這兩者來生成時脈信號C LK，但是也可以視情況 而定’如圖1 8 ( a )所示，只利用放電時間或充電時間之 其中一方（圖18 (a)之示例中爲充電時間）來產生CLK 。與圖3之振盪電路區塊030_8尺8相比，圖18(3)所示之 振盪電路區塊〇SC_BKc在結構上具有如下不同，即：isb 及MN1被置換成η通道型MOS電晶體MN20，時脈信號產生 電路CKGa被置換成時脈信號產生電路CKGb，此外，在圖 1 8 ( a )所示之振盪電路區塊OSC_BKc中，還對MN 20之閘 極追加了開關SC40。 CKGb在時脈控制信號CT之電壓位準超過高電位側閩 値電壓Vh時，輸出具有規定脈衝寬度Tw之單觸發‘ H’脈 衝信號作爲時脈信號C LK，並且輸出具有規定脈衝寬度之 單觸發‘ H’脈衝信號作爲放電信號DIS。前述DIS在開關 SC40導通時被施加至MN20之閘極。SC40根據主從控制信 號MS，在主設備之情況下被驅動爲導通，在從設備之情 況下被驅動爲斷開。 因此，如圖18 ( a )所示，在將兩個OSC_BKc[l]、 〇SC_BKc[2]連接於電容Cct時，以2xla來對Cct進行充電動 作，當Cct之電壓位準達到Vh時，Cct之電荷透過 〇SC_BKc[l]內之MN20[1]瞬間放電後，再次進行充電動作 。當振盪電路區塊〇SC_BKc之連接數爲η時，充電電流達 到nxla，與此相應，CLK之頻率也增加了 η倍。但是，如前 -51 - 201145786 前述之結構例中，由於電容c ct之放電動作，有可能導致 無法對與振盪電路區塊之連接數相應之CLK頻率進行精度 良好之調整。而且，CLKL之佔空比會根據振盪電路區塊之 連接數而發生變化。從此觀點出發，如圖3所示，同時採 用放電時間和充電時間這兩者之方式者爲佳。 而且，在圖3中，採用了在接地電源電壓G N D側之恆 定電流路徑上設置切換開關（η通道型MOS電晶體MN1 ) 之結構，但是也可以如圖1 8 ( b )所示，採用在電源電壓 VCIN側之恆定電流路徑上設置切換開關（p通道型MOS電 晶體MP 1 )之結構來代替圖3之結構。此時，與圖3之結構 例相反，在VC IN側設置恆定電流電路ISb，在接地電源電 壓G N D側設置恆定電流電路I S a。並且，透過時脈信號C LK 來控制VCIN側所設之MP1之導通/斷開。此外，還可以考 慮下述結構：結合圖3與圖1 8 ( b )之結構，在電源電壓 VC IN側和接地電源電壓GND側這兩側設置切換開關，並且 在恆定電流電路中流過相同之電流，從而排他性地控制前 述切換開關。
但是’上述結構中，需要具有p通道型MOS電晶體。 通常’ η通道型MOS電晶體之導通電阻要小於p通道型MOS 電晶體’因此爲了實現小面積化或高精度化，圖3所示之 結構者爲佳。 而且’例如在圖3所示之各振盪電路區塊〇SC_BKa中 ，也可以考慮下述控制方式，即：將恆定電流電路I S a、 Isb作爲可變電流電路’只在主設備上連接電容Cct，並根 -52-
S 201145786 據相位數來使ISa、ISb之電流la、lb設爲n倍。但是，此時 ’必須對主設備設定相位數之資訊，或者因在各半導體裝 置中搭載可變電流電路而導致半導體裝置大型化。從此觀 點出發，圖3所不之結構者爲佳。 【圖式簡單說明】 圖1係本發明實施方式1之電源裝置之槪略結構一例之 方塊圖。 圖2係圖1之電源裝置主要部分之詳細結構例之電路方 塊圖。 圖3係圖2之電源裝置之振盪電路區塊之詳細結構例之 電路方塊圖。 圖4係圖3之振盪電路區塊更詳細之結構例之電路圖。 圖5係圖2之電源裝置之相位信號產生電路之詳細內容 ，圖5 ( a )係該結構例之電路方塊圖，圖5 ( b )係圖5 ( a )之動作例之波形圖。 圖6係圖2之電源裝置中，變更相位數時之時脈信號、 相位輸入信號及相位輸出信號之動作例之波形圖。 圖7係圖2之電源裝置中，三相位動作時各驅動單元之 詳細動作例之波形圖。 圖8係本發明實施方式2之電源裝置主要部分之詳細結 構例之電路方塊圖。 圖9係圖8之電源裝置之振盪電路區塊之詳細結構例之 電路圖。 -53- 201145786 圖1 0係本發明贸施方式3之電源裝置主要部分之詳細 結構例之電路方塊圖。 圖1 1係圖1 0之電源裝置之賦能檢測電路之詳細結構例 之電路圖。 圖12係本發明贲施方式4之電源裝置中所含之半導體 裝置（驅動單元）之詳細結構例之方塊圖。 圖13 (a)係圖12之半導體裝置爲主設備時之開關元 件週邊之詳細結構例之電路圖，圖13(b)係圖13 (a)中 之賦能檢測電路及誤差放大器電路之狀態之等價電路圖。 圖1 4 ( a )係圖1 2之半導體裝置爲從設備時之開關元 件週邊之詳細結構例之電路圖，圖1 4 ( b )係圖1 4 ( a )中 之陚能檢測電路及誤差放大器電路之狀態之等價電路圖。 圖1 5係圖1 2之半導體裝置（驅動單元）之槪略封裝結 構例之平面圖。 圖1 6 ( a )係圖1 5中X-X'間之結構例之剖面圖，圖1 6 (b )係圖1 5中Υ-Y'間之結構例之剖面圖。 圖17係圖12之半導體裝置中，形成有高壓側電晶體（ 功率電晶體）之半導體晶片之設備結構例之剖面圖。 圖1 8係圖3之變形例，圖1 8 ( a )、（ b )係不同結構 例之電路方塊圖。 圖1 9係作爲本發明之前提所硏究之電源裝置，圖1 9 ( a )係其槪略結構例之方塊圖，圖1 9 ( b )係圖1 9 ( a )之 動作例之波形圖。 圖2 0係作爲本發明之前提所硏究之另一電源裝置，圖
S -54- 201145786 20(a)係其槪略結構例之方塊圖，圖2 0 ( b )係圖2 0 ( a )之動作例之波形圖。 【主要元件符號說明】 1 〇 :鍍金屬層 11 :黏合層 2 1 :半導體基板 22 :場絕緣膜 23、24、3 1 :半導體區域 25 :溝 26 :閘極絕緣膜 2 7 :閘極電極 2 8 :絕緣膜 29 :接觸孔 3 0 G :聞極配線 3 0 S :源極配線 3 2 :保護膜 3 3 :開口部 34 :金屬層 9 ·‘鏟金屬層 ACS :啓動電流檢測電路 AD :邏輯積運算電路 B E :背面電極 BK :遮沒電路（blanking circuit) -55- 201145786 B S C :升壓開關 BW :接合線 C :電容 CKG :時脈信號產生電路 CLK :時脈信號 CMP :比較器電路 C S :電流檢測信號 CT :時脈控制信號 CTLU :控制單元 D :二極體 DP_HS 、 DP—LS 、 DP—CT :晶片焊墊 DV :驅動器電路 EA :誤差放大器電路 EN :賦能信號 ENDET ： ® fg ^ flj Μ ^ FB :回饋信號 GND、SGND、PGND:接地電源電壓 G h、G1 :閘極電極 HSCP、LSCP、CTLCP:半導體晶片 I B :偏壓電流源 I S :恆定電流電路 IS’ ：恆定電流源 IV :反相器電路 L :電感器
-56- 201145786 LD :導線 LDB :導線配線 LGC :控制邏輯電路 LOD :負載 LP :環路補償電路 LT :閂鎖電路 MB :金屬板 MN : η通道型MOS電晶體 MP : ρ通道型MOS電晶體 MS :主從控制信號 MSDET ：主從檢測電路 OCP :過電流檢測信號 Ο C P C T L :過電流控制電路 OPG :單擊脈衝產生電路 OR :邏輯和運算電路 〇 S C :振盪電路 〇SC_BK ：振盪電路區塊 OVP :過電壓檢測信號 PA :半導體封裝 PD :電極 PG :相位信號產生電路 PG_BK ：相位信號產生電路區塊 Ρ Η I :相位輸入信號 Ρ Η Ο :相位輸出信號 -57- 201145786 PN :外部端子 POL :驅動單元 P W L : p型阱 P W M : P W Μ 信號 PWMCTL : PWM信號控制電路 Q :電晶體 Q Η、Q L :電晶體 R :電阻 R S :重置信號 s C :開關 SC — BK :開關區塊 SHR :通用控制信號 SLPBK ：斜率補償電路區塊 S V :系統監控電路 SW :開關信號 SYSEN :系統賦能信號 S h、S 1 :源極電極 UVLO :內部電源電壓檢測信號 UVLOC ：內部電源電壓檢測電路 VCIN :電源電壓 V IN :輸入電源電壓 V Ο :輸出電源節點 VOF :偏置電壓源
-58-

Claims (1)

  1. 201145786 七、申請專利範圍： 1. 一種半導體裝置，其特徵在於具有： 第一電晶體及第二電晶體，前述第一電晶體及第二電 晶體分別構成DC/DC轉換器之高壓側電晶體及低壓側電晶 體； 第一節點； 充放電電路，前述充放電電路對前述第一節點進行充 放電’並具有規定充電速度或放電速度之恆定電流源以及 切換充電與放電之切換開關； 時脈信號產生電路’前述時脈信號產生電路利用判定 前述第一節點之電壓位準以產生第一時脈信號； 第二節點，前述第二節點傳輸通用時脈信號； 第一開關，前述第一開關在被驅動爲導通時連接前述 時脈信號產生電路與前述第二節點，並將前述第一時脈信 號作爲前述通用時脈信號進行傳輸； 第三節點，前述第三節點輸入脈衝輸入信號； 第四節點，前述第四節點輸出脈衝輸出信號； 脈衝信號產生電路，前述脈衝信號產生電路產生使前 述脈衝輸入信號以前述通用時脈信號之規定之週期量延遲 之延遲脈衝信號，並將前述延遲脈衝信號作爲前述脈衝輸 出信號進行傳輸；以及 P W Μ控制電路，前述P W Μ控制電路以前述脈衝輸入信 號或前述脈衝輸出信號爲起點，藉由P W Μ信號切換控制前 述第一及第二電晶體。 -59- 201145786 2 ·如專利申請範圍第1項所記載之半導體裝置，其中 前述充放電電路具備有： 第一恆定電流源’前述第一恆定電流源設置在前述第 —節點與高電位側電源電壓之間；以及 切換開關及第二恆定電流源，前述切換開關及第二恆 定電流源串聯設置在前述第一節點與低電位側電源電壓之 間； 前述切換開關藉由前述通用時脈信號來控制導通或斷 開； 前述時脈信號產生電路在前述第一節點之電壓位準達 到高電位側閾値電壓與低電位側閾値電壓時分別使輸出電 壓位準發生遷移，從而產生前述第一時脈信號。 3 .如專利申請範圍第1項所記載之半導體裝置，其中 還具有： 第二開關’前述第二開關在被驅動爲導通時將前述充 放電電路連接到前述第一節點；以及 選擇切換電路’前述選擇切換電路選擇將前述脈衝輸 入信號作爲前述脈衝輸出信號進行傳輸，還是將前述延遲 脈衝信號作爲前述脈衝輸出信號進行傳輸。 4.如專利申請範圍第3項所記載之半導體裝置，其中 前述第一及第二電晶體經由外部電感器對外部負載提 供電源： S -60- 201145786 前述PWM控制電路以前述脈衝輸入信號或前述脈衝輸 出信號爲起點，分別控制前述第一電晶體之導通及前述第 二電晶體之斷開，當流經前述第一電晶體之電流達到反映 了針對前述外部負載之電源檢測結果之判定位準時，分別 控制前述第一電晶體之斷開及前述第二電晶體之導通。 5. 如專利申請範圍第4項所記載之半導體裝置，其中 還具備： 檢測前述判定位準之大小來控制賦能信號之啓動與非 啓動之賦能檢測電路； 當前述賦能信號爲啓動狀態時，控制前述第二開關爲 導通，前述選擇切換電路將前述延遲脈衝信號作爲前述脈 衝輸出信號進行傳輸；當前述賦能信號爲非啓動狀態時’ 控制前述第二開關爲斷開，前述選擇切換電路將前述脈衝 輸入信號作爲前述脈衝輸出信號進行傳輸。 6. 如專利申請範圍第1項所記載之半導體裝置，其中 前述第一至第四節點係外部端子； 前述半導體裝置被搭載於一個半導體封裝內。 7. —種半導體裝置，其特徵在於， 具備= 第一電晶體及第二電晶體，前述第一電晶體及第二電 晶體分別構成DC/DC轉換器之高壓側電晶體及低壓側電晶 體，並向外部負載提供電源； 第一節點； -61 - 201145786 充放電電路，前述充放電電路對前述第一節點進行充 放電，並具有規定充電速度或放電速度之恆定電流源以及 切換充電與放電之切換開關； 時脈信號產生電路，前述時脈信號產生電路利用判定 前述第一節點之電壓位準以產生第一時脈信號； 第二節點，前述第二節點傳輸通用時脈信號； 第一開關，前述第一開關在被驅動爲導通時連接前述 時脈信號產生電路與前述第二節點，並將前述第一時脈信 號作爲前述通用時脈信號進行傳輸； 第三節點，前述第三節點中輸入脈衝輸入信號； 第四節點，前述第四節點輸出脈衝輸出信號； 脈衝信號產生電路，前述脈衝信號產生電路產生使前 述脈衝輸入信號以前述通用時脈信號之規定之週期量延遲 之延遲脈衝信號，並將前述延遲脈衝信號作爲前述脈衝輸 出信號進行傳輸；以及 PWM控制電路，前述PWM控制電路藉由PWM信號切 換控制前述第一及第二電晶體； 前述PWM控制電路具有： 第五節點，前述第五節點成爲前述外部負載之電源電 壓之檢測節點； 誤差放大器電路，前述誤差放大器電路以基準電壓位 準爲基準以放大前述第五節點之電壓位準，並輸出誤差放 大器信號： 第六節點，前述第六節點傳輸判定電壓位準； -62- S 201145786 導通控制電路，前述導通控制電路控制前述誤差放大 器電路之輸出節點與前述第六節點之導通與非導通； 電流檢測電路，前述電流檢測電路檢測流經前述第一 電晶體之電流，並產生將前述電流轉換爲電壓後之電流檢 測信號； 第一比較器電路，前述第~比較器電路在前述電流檢 測信號達到前述判定電壓位準時輸出第一信號；以及 閂鎖電路，前述閂鎖電路以前述脈衝輸入信號或前述 脈衝輸出信號爲起點，使PWM信號遷移至導通位準，並以 前述第一信號爲起點，使前述PWM信號遷移至斷開位準； 當前述PWM信號爲導通位準時，分別控制前述第一電 晶體爲導通及前述第二電晶體爲斷開；當前述PWM信號爲 斷開位準時，分別控制前述第一電晶體爲斷開及前述第二 電晶體爲導通。 8.如專利申請範圍第7項所記載之半導體裝置，其中 更具有主從檢測電路，前述主從檢測電路在前述第五 節點之電壓位準大於第一電壓位準時輸出從信號，小於前 述第一電壓位準時輸出主信號； 前述第五節點耦合於前述外部負載之電源節點，或者 被施加比前述第一電壓位準大之固定電壓； 前述第一開關接收前述主信號而被驅動爲導通，接收 前述從信號而被驅動爲斷開。 9 ·如專利申請範圍第7項所記載之半導體裝置，其中 -63- 201145786 更具有： 第二開關’前述第二開關在被驅動爲導通時將前述充 放電電路連接於前述第一節點；以及 第一選擇切換電路’前述第一選擇切換電路選擇將前 述脈衝輸入信號作爲前述脈衝輸出信號進行傳輸，還是將 前述延遲脈衝信號作爲前述脈衝輸出信號進行傳輸； 則述第一開關在賦能信號爲啓動狀態時被驅動爲導通 、爲非啓動狀態時被驅動爲斷開； 前述第一選擇切換電路在前述賦能信號爲啓動狀態時 將前述延遲脈衝信號作爲前述脈衝輸出信號進行傳輸，爲 非啓動狀態時將前述脈衝輸入信號作爲前述脈衝輸出信號 進ίτ傳輸。 10.如專利申請範圍第9項所記載之半導體裝置，其 中更具有： 賦能檢測電路’前述賦能檢測電路藉由滯後比較器來 判定前述第六節點之前述判定電壓位準之大小，並根據判 定結果將前述賦能信號控制爲啓動與非啓動。 1 1 _如專利申請範圍第1 0項所記載之半導體裝置，其 中， 更具備有： 第七節點；以及 第二選擇切換電路，前述第二選擇切換電路選擇將前 述第七節點連接於前述誤差放大器電路之輸出節點還是連 S -64 - 201145786 接於前述滯後比較器； 前述滯後比較器之遲滞特性能夠藉由連接於前述第七 節點之外部元件以可以可變設定。 12. 如專利申請範圍第7項所記載之半導體裝置，其 中， 前述第一至第六節點爲外部端子； 前述半導體裝置被搭載於一個半導體封裝內。 13. —種電源裝置，其特徵在於： 具備： 第一至第m(m爲二以上之整數）半導體裝置； 第一至第m電感器，前述第一至第m電感器之一端共 同連接於輸出電源節點；以及 外部電容； 前述第一半導體裝置包括第一充放電端子、第一時脈 端子、第一輸出端子、第一脈衝輸入端子以及第一脈衝輸 出端子； 前述第m半導體裝置包括第m充放電端子、第m時脈端 子、第m輸出端子、第m脈衝輸入端子以及第m脈衝輸出端 子； 前述第一至第m充放電端子共同連接於前述外部電容 之一端； 前述第一至第m時脈端子共同連接並且傳輸通用時脈 信號； 前述第一至第m輸出端子分別連接於前述第一至第m -65- 201145786 電感器之另一端； 前述第一脈衝輸入端子連接於前述第m脈衝輸出端子 » 第k ( k爲滿足( m-1 )之整數）脈衝輸出端子依 次連接於第（k+Ι )脈衝輸入端子； 前述第一半導體裝置更具備： 第一高壓側電晶體，前述第一高壓側電晶體之一端連 接於前述第一輸出端子： 第一低壓側電晶體，前述第一低壓側電晶體之一端連 接於前述第一輸出端子； 第一充放電電路，前述第一充放電電路對前述第一充 放電端子進行充放電，並包含了規定充電速度或放電速度 之第一恆定電流源以及切換充電與放電之第一切換開關； 第一時脈信號產生電路，前述第一時脈信號產生電路 利用判定前述第一充放電端子之電壓位準以產生第一時脈 信號； 第一時脈開關，前述第一時脈開關在被驅動爲導通時 ，連接前述第一時脈信號產生電路與前述第一時脈端子； 第一脈衝信號產生電路，前述第一脈衝信號產生電路 產生使從前述第一脈衝輸入端子輸入之第一脈衝輸入信號 以前述通用時脈信號之規定之週期量延遲之第一脈衝輸出 信號，並將前述第一脈衝輸出信號傳輸至前述第一脈衝輸 出端子；以及 第一 PWM控制電路，前述第一 PWM控制電路以前述第 S -66- 201145786 一脈衝輸入信號或前述第一脈衝輸出信號爲起點，藉由第 一 PWM信號切換控制前述第一高壓側電晶體及前述第一低 壓側電晶體； 前述第m半導體裝置更具備： 第m高壓側電晶體，前述第m高壓側電晶體之一端連 接於前述第m輸出端子； 第m低壓側電晶體’前述第m低壓側電晶體之一端連 接於前述第m輸出端子； 第m充放電電路’前述第m充放電電路對前述第m充放 電端子進行充放電’並包含規定充電速度或放電速度之第 m恆定電流源以及切換充電與放電之第m切換開關； 第m時脈信號產生電路’前述第m時脈信號產生電路 利用判定前述第m充放電端子之電壓位準以產生第ra時脈 信號； 第m時脈開關’前述第m時脈開關在被驅動爲導通時 ，連接前述第m時脈信號產生電路與前述第m時脈端子； 第m脈衝信號產生電路，前述第m脈衝信號產生電路 產生使從前述第m脈衝輸入端子輸入之第m脈衝輸入信號 以前述通用時脈信號之規定之週期量延遲之第m脈衝輸出 仏號’並將則述第m脈衝輸出信號傳輸至前述第m脈衝輸 出端子；以及 第m PWM控制電路，前述第m PWM控制電路以前述第 m脈衝輸入信號或前述第m脈衝輸出信號爲起點，藉由第m PWM信號切換控制前述第！^高壓側電晶體及前述第m低壓 -67- 201145786 側電晶體； 利用前述第一時脈開關被驅動爲導通，前述第m時脈 開關被驅動爲斷開，從而將前述第一時脈信號作爲前述通 用時脈信號進行傳輸； 前述第一至第m®定電流源之電流値均相等。 14.如專利申請範圍第1 3項所記載之電源裝置，其中 前述第一充放電電路具備： 第一高電位側恆定電流源，前述第一高電位側恆定電 流源設置在前述第一充放電端子與高電位側電源電壓之間 :以及 前述第一切換開關及第一低電位側恆定電流源，前述 第一切換開關及第一低電位側恆定電流源串聯設置在前述 第一充放電端子與低電位側電源電壓之間； 前述第一切換開關藉由前述通用時脈信號來控制導通 或斷開； 前述第m充放電電路具備： 第m高電位側恆定電流源，前述第m高電位側恆定電 流源設置在前述第m充放電端子與高電位側電源電壓之間 :以及 前述第m切換開關及第m低電位側恆定電流源，前述 第m切換開關及第„1低電位側恆定電流源串聯設置在前述 第m充放電端子與低電位側電源電壓之間； 前述第m切換開關藉由前述通用時脈信號來控制導通 S -68- 201145786 或斷開。 15.如專利申請範圍第1 3項所記載之電源裝置，其中 前述第一半導體裝置更具備： 第一時脈控制開關，前述第一時脈控制開關在第一賦 能信號爲啓動狀態時，將前述第一充放電電路連接於前述 第一充放電端子；以及 第一脈衝選擇切換電路，前述第一脈衝選擇切換電路 在前述第一賦能信號爲啓動狀態時，將來自前述第一脈衝 信號產生電路之前述第一脈衝輸出信號傳輸至前述第一脈 衝輸出端子，並在前述第一賦能信號爲非啓動狀態時，將 前述第一脈衝輸入信號傳輸至前述第一脈衝輸出端子； 前述第m半導體裝置更具備： 第m時脈控制開關，前述第m時脈控制開關在第m賦能 信號爲啓動狀態時，將前述第m充放電電路連接於前述第 m充放電端子；以及 第m脈衝選擇切換電路，前述第m脈衝選擇切換電路 在前述第m賦能信號爲啓動狀態時，將來自前述第m脈衝 信號產生電路之前述第m脈衝輸出信號傳輸至前述第m脈 衝輸出端子，在前述第m賦能信號爲非啓動狀態時，將前 述第m脈衝輸入信號傳輸至前述第m脈衝輸出端子。 1 6 .如專利申請範圍第1 5項所記載之電源裝置，其中 前述第一半導體裝置還包括：第一判定位準端子及第 -69- 201145786 一回饋端子： 前述第m半替體裝置還包括：第m判定位準端子及第m 回饋端子； 前述第一至第m判定位準端子共同連接並且傳輸通用 判定電壓位準； 前述第一回饋端子耦合於前述輸出電源節點； 對前述第m回饋端子施加規定之固定電壓； 前述第一PWM控制電路具備： 第一誤差放大器電路，前述第一誤差放大器電路檢測 前述第一回饋端子之電壓位準，並輸出反映了檢測結果之 第一判定電壓位準； 第一等通控制電路，前述第一導通控制電路控制前述 第一誤差放大器電路之輸出節點與前述第一判定位準端子 之導通與非導通； 第一電流檢測電路，前述第一電流檢測電路檢測流經 前述第一高壓側電晶體之電流，並產生將前述電流轉換爲 電壓後之第一電流檢測信號； 第一比較器電路，前述第一比較器電路在前述第一電 流檢測信號達到前述通用判定電壓位準時輸出第一信號； 以及 第一閂鎖電路，前述第一閂鎖電路以前述第一脈衝輸 入信號或前述第一脈衝輸出信號爲起點，使前述第一 P W Μ 信號遷移至導通位準，並以前述第一信號爲起點，使前述 第一 PWM信號遷移至斷開位準； S -70- 201145786 前述第m PWM控制電路具備： 第m誤差放大器電路，前述第m誤差放大器電路檢測 前述第m回饋端子之電壓位準，並輸出反映了前述檢測結 果之第m判定電壓位準； 第m導通控制電路，前述第m導通控制電路控制前述 第m誤差放大器電路之輸出節點與前述第m判定位準端子 之導通與非導通； 第m電流檢測電路，前述第m電流檢測電路檢測流經 前述第m高壓側電晶體之電流，並產生將前述電流轉換爲 電壓後之第m電流檢測信號； 第m比較器電路，前述第！!!比較器電路在前述第m電流 檢測信號達到前述通用判定電壓位準時輸出第⑴信號：以 及 第m閂鎖電路，前述第m閂鎖電路以前述第⑺脈衝輸入 信號或前述第m脈衝輸出信號爲起點，使前述第m PWM信 號遷移至導通位準’並以前述第m信號爲起點，使前述第 m PWM信號遷移至斷開位準； 前述第一導通控制電路被控制成爲導通狀態； 前述第m導通控制電路被控制成爲非導通狀態。 17.如專利申請範圍第1 6項所記載之電源裝置，其中 前述第一半導體裝置更具有：第一賦能檢測電路，前 述第一賦能檢測電路藉由第一滯後比較器以判定前述通用 判定電壓位準之大小’並根據判定結果來控制前述第一賦 -71 - 201145786 能信號之啓動與非啓動； 前述第m半導體裝置更具有：第m賦能檢測電 述第m賦能檢測電路藉由第m滯後比較器以判定前 判定電壓位準之大小，並根據判定結果來控制前述 能信號之啓動與非啓動。 路，前 述通用 第m賦 S -72-
TW100100930A 2010-01-14 2011-01-11 Semiconductor device and power supply device TWI495241B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010005956A JP5420433B2 (ja) 2010-01-14 2010-01-14 半導体装置および電源装置

Publications (2)

Publication Number Publication Date
TW201145786A true TW201145786A (en) 2011-12-16
TWI495241B TWI495241B (zh) 2015-08-01

Family

ID=44258053

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100100930A TWI495241B (zh) 2010-01-14 2011-01-11 Semiconductor device and power supply device

Country Status (4)

Country Link
US (1) US8497666B2 (zh)
JP (1) JP5420433B2 (zh)
CN (1) CN102158077B (zh)
TW (1) TWI495241B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9077244B2 (en) 2012-05-30 2015-07-07 Linear Technology Corporation Expanding DC/DC converter into multiphase DC/DC converter
TWI613889B (zh) * 2013-02-27 2018-02-01 微晶片科技公司 用於均等化脈衝寬度調變時序之可組態時間延遲
US11250894B2 (en) 2020-01-21 2022-02-15 Samsung Electronics Co., Ltd. Memory device for supporting new command input scheme and method of operating the same
TWI769671B (zh) * 2020-01-21 2022-07-01 南韓商三星電子股份有限公司 記憶體裝置及其操作方法

Families Citing this family (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5057350B2 (ja) * 2008-02-27 2012-10-24 パナソニック株式会社 半導体集積回路、およびこれを備えた各種装置
US8890501B2 (en) * 2011-02-11 2014-11-18 Intersil Americas, Llc System and method for soft-starting a power converter with a pre-charged output
CN103582997B (zh) 2011-02-24 2017-02-15 克兰电子公司 Ac/dc功率转换系统及其制造方法
US20190109049A1 (en) * 2011-06-28 2019-04-11 Monolithic 3D Inc. 3d semiconductor device and system
US8885308B2 (en) * 2011-07-18 2014-11-11 Crane Electronics, Inc. Input control apparatus and method with inrush current, under and over voltage handling
US8890630B2 (en) 2011-07-18 2014-11-18 Crane Electronics, Inc. Oscillator apparatus and method with wide adjustable frequency range
US20130082669A1 (en) * 2011-09-29 2013-04-04 Monolithic Power Systems, Inc. Scalable multiphase-regulator power-integrated circuit system and method for providing scalable power to the same
JP6009810B2 (ja) * 2012-05-14 2016-10-19 ローム株式会社 電源装置、車載機器、車両
JP2014003812A (ja) * 2012-06-19 2014-01-09 Rohm Co Ltd 電源装置、並びに、これを用いた車載機器及び車両
JP2014003814A (ja) 2012-06-19 2014-01-09 Rohm Co Ltd 電源装置、並びに、これを用いた車載機器及び車両
US9281749B2 (en) * 2012-08-13 2016-03-08 Northrop Grumman Systems Corporation Multiple power supply systems and methods
TWI487256B (zh) * 2012-08-31 2015-06-01 Giga Byte Tech Co Ltd 多相電源供應器
JP2014092370A (ja) * 2012-10-31 2014-05-19 Agilent Technologies Inc 電圧電流特性発生器
US9614436B2 (en) * 2013-04-10 2017-04-04 Linear Technology Corporation Circuit and method for dynamic switching frequency adjustment in a power converter
US9276430B2 (en) * 2013-05-24 2016-03-01 Qualcomm, Incorporated Master-slave multi-phase charging
US9590436B2 (en) 2013-05-24 2017-03-07 Qualcomm Incorporated Master-slave multi-phase charging
JP6298671B2 (ja) * 2013-05-31 2018-03-20 エイブリック株式会社 ボルテージレギュレータ
CN105027404B (zh) 2013-07-30 2018-03-30 富士电机株式会社 电源系统
JP6217257B2 (ja) * 2013-09-06 2017-10-25 株式会社リコー Ｄｃ／ｄｃコンバータ及び電源装置
JP6255999B2 (ja) 2013-12-27 2018-01-10 株式会社リコー Ｄｃ／ｄｃコンバータ、スイッチング電源装置及び電子機器
JP6357773B2 (ja) 2013-12-27 2018-07-18 株式会社リコー Ｄｃ／ｄｃコンバータ、スイッチング電源装置及び電子機器
US10396771B2 (en) 2014-01-14 2019-08-27 Mediatek Inc. Voltage supply circuits and controlling methods therefor
US10389344B2 (en) * 2014-01-14 2019-08-20 Mediatek Inc. Voltage supply circuits and controlling methods therefor
JP6326967B2 (ja) * 2014-05-26 2018-05-23 株式会社リコー マルチフェーズ電源装置
US9831768B2 (en) 2014-07-17 2017-11-28 Crane Electronics, Inc. Dynamic maneuvering configuration for multiple control modes in a unified servo system
US9041378B1 (en) 2014-07-17 2015-05-26 Crane Electronics, Inc. Dynamic maneuvering configuration for multiple control modes in a unified servo system
DE102015200716A1 (de) * 2015-01-19 2016-07-21 Efficient Energy Gmbh Schaltnetzteil
US9230726B1 (en) 2015-02-20 2016-01-05 Crane Electronics, Inc. Transformer-based power converters with 3D printed microchannel heat sink
US9160228B1 (en) 2015-02-26 2015-10-13 Crane Electronics, Inc. Integrated tri-state electromagnetic interference filter and line conditioning module
US9293999B1 (en) 2015-07-17 2016-03-22 Crane Electronics, Inc. Automatic enhanced self-driven synchronous rectification for power converters
KR102490603B1 (ko) * 2015-09-24 2023-01-19 현대모비스 주식회사 하이브리드 전기차량 시스템의 컨버터
CN105337392B (zh) * 2015-10-28 2018-03-20 邹小辉 一种锂电池光伏充电宝
CN105244914B (zh) * 2015-11-05 2018-01-23 国家电网公司 一种用于光伏并网逆变器的滑模直接电压/功率控制方法
US10528687B2 (en) 2016-04-29 2020-01-07 Alliance For Sustainable Energy, Llc Virtual oscillator control
US9780635B1 (en) 2016-06-10 2017-10-03 Crane Electronics, Inc. Dynamic sharing average current mode control for active-reset and self-driven synchronous rectification for power converters
US9917510B2 (en) * 2016-07-21 2018-03-13 Dialog Semiconductor (Uk) Limited Multi-staged buck converter with efficient low power operation
US9735566B1 (en) 2016-12-12 2017-08-15 Crane Electronics, Inc. Proactively operational over-voltage protection circuit
US9742183B1 (en) 2016-12-09 2017-08-22 Crane Electronics, Inc. Proactively operational over-voltage protection circuit
US10063145B1 (en) * 2017-02-28 2018-08-28 Apple Inc. On-time modulation for phase locking in a buck converter using coupled inductors
US10340801B2 (en) * 2017-05-05 2019-07-02 Alliance For Sustainable Energy, Llc Decentralized oscillator-based converter control
JP6767710B2 (ja) * 2017-08-04 2020-10-14 パナソニックＩｐマネジメント株式会社 電力変換装置、及び電力変換システム
US10917015B2 (en) * 2017-08-31 2021-02-09 Active-Semi (BVI) Inc. Multiphase converter system and control method
US9979285B1 (en) 2017-10-17 2018-05-22 Crane Electronics, Inc. Radiation tolerant, analog latch peak current mode control for power converters
US10452113B2 (en) * 2017-11-20 2019-10-22 Hong Kong Applied Science and Technology Research Institute Company Limited Power supply switch with programmable switching decision
CN108199424B (zh) * 2017-12-20 2021-06-15 成都芯源系统有限公司 多相充电电路及其控制电路和控制方法
US10802519B2 (en) * 2018-05-25 2020-10-13 Renesas Electronics America Inc. Automatic configuration of multiple-phase digital voltage regulator
JP7119681B2 (ja) * 2018-07-16 2022-08-17 株式会社デンソー 信号伝達装置及び駆動装置
JP7107810B2 (ja) 2018-10-19 2022-07-27 株式会社ソニー・インタラクティブエンタテインメント 半導体装置の製造方法およびスクリーン
JP6835788B2 (ja) * 2018-10-19 2021-02-24 株式会社ソニー・インタラクティブエンタテインメント 電源装置
JP7250474B2 (ja) * 2018-10-19 2023-04-03 株式会社ソニー・インタラクティブエンタテインメント 電源装置
US10425080B1 (en) 2018-11-06 2019-09-24 Crane Electronics, Inc. Magnetic peak current mode control for radiation tolerant active driven synchronous power converters
JP7192964B2 (ja) 2019-03-14 2022-12-20 株式会社村田製作所 システム電源装置
JP7168067B2 (ja) 2019-03-14 2022-11-09 株式会社村田製作所 システムスイッチング電源装置
WO2021005820A1 (ja) 2019-07-09 2021-01-14 株式会社村田製作所 電源システム
CN112421954B (zh) * 2019-08-22 2021-11-23 圣邦微电子（北京）股份有限公司 多相变换器及其控制电路
US10992230B1 (en) * 2019-10-24 2021-04-27 Wavious, Llc Multi-phase switching mode power supply with adaptive synchronous drivers
EP3832871B1 (en) 2019-12-03 2022-10-26 NXP USA, Inc. Distributed interleaving control of multiphase smpcs
JP7016005B2 (ja) * 2020-04-14 2022-02-04 洪▲祿▼有限公司 スイッチングａｃ／ｄｃ電源供給システム
CN111538477B (zh) * 2020-04-20 2023-05-02 佳缘科技股份有限公司 一种提高输出序列随机性的粗粒度校正方法
EP3902132A1 (en) * 2020-04-22 2021-10-27 NXP USA, Inc. Modular interleaving techniques for scalable power electronics converter
CN111865081B (zh) * 2020-07-15 2021-05-18 成都芯源系统有限公司 采用耦合电感的电压变换器的相序纠正方法及电路
US11860702B2 (en) * 2020-12-15 2024-01-02 International Business Machines Corporation Current consumption controller

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3659084B2 (ja) * 1999-10-05 2005-06-15 富士電機デバイステクノロジー株式会社 スイッチング電源装置
JP3888603B2 (ja) * 2000-07-24 2007-03-07 株式会社ルネサステクノロジ クロック生成回路および制御方法並びに半導体記憶装置
JP2006050891A (ja) * 2004-07-08 2006-02-16 Toshiba Tec Corp マルチフェーズ型ｄｃ／ｄｃコンバータ装置
JP4689377B2 (ja) * 2005-07-08 2011-05-25 ローム株式会社 降圧型スイッチングレギュレータおよびその制御回路ならびにそれを用いた電子機器
US7492136B2 (en) * 2005-09-16 2009-02-17 International Rectifier Corporation Multi-phase converter with improved load step-up transient response
JP4739901B2 (ja) * 2005-10-13 2011-08-03 ローム株式会社 スイッチング電源装置およびその制御回路、ならびにそれを用いた電子機器
JP4936315B2 (ja) * 2005-11-08 2012-05-23 ルネサスエレクトロニクス株式会社 スイッチング電源装置と半導体集積回路装置
US7773400B2 (en) * 2006-10-18 2010-08-10 Fuji Electric Systems Co., Ltd. Inverter driving circuit an inverter control circuit
JP2008206239A (ja) * 2007-02-17 2008-09-04 Seiko Instruments Inc 半導体装置
JP5205083B2 (ja) * 2008-03-07 2013-06-05 ルネサスエレクトロニクス株式会社 電源装置
US8193797B2 (en) * 2008-04-16 2012-06-05 Nxp B.V. Self-oscillating switched mode converter with valley detection

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9077244B2 (en) 2012-05-30 2015-07-07 Linear Technology Corporation Expanding DC/DC converter into multiphase DC/DC converter
TWI493856B (zh) * 2012-05-30 2015-07-21 Linear Techn Inc 將直流／直流轉換器擴充爲多相直流／直流轉換器的系統及方法以及包含相同系統及方法之直流／直流轉換器
TWI613889B (zh) * 2013-02-27 2018-02-01 微晶片科技公司 用於均等化脈衝寬度調變時序之可組態時間延遲
US11250894B2 (en) 2020-01-21 2022-02-15 Samsung Electronics Co., Ltd. Memory device for supporting new command input scheme and method of operating the same
TWI769671B (zh) * 2020-01-21 2022-07-01 南韓商三星電子股份有限公司 記憶體裝置及其操作方法
US11636885B2 (en) 2020-01-21 2023-04-25 Samsung Electronics Co.. Ltd. Memory device for supporting new command input scheme and method of operating the same

Also Published As

Publication number Publication date
JP2011147269A (ja) 2011-07-28
CN102158077A (zh) 2011-08-17
CN102158077B (zh) 2014-09-24
US8497666B2 (en) 2013-07-30
JP5420433B2 (ja) 2014-02-19
TWI495241B (zh) 2015-08-01
US20110169471A1 (en) 2011-07-14

Similar Documents

Publication Publication Date Title
TWI495241B (zh) Semiconductor device and power supply device
TWI463775B (zh) Semiconductor device and power supply device
JP5507216B2 (ja) 半導体装置および電源装置
JP4895104B2 (ja) 半導体装置
JP5690545B2 (ja) 電源装置
US7969129B2 (en) Semiconductor circuit and switching power supply apparatus
TWI465022B (zh) Power supply
TWI360218B (zh)
US20050225307A1 (en) Current sensing circuit for a multi-phase DC-DC converter
TW200944995A (en) Multi-phase voltage regulator on motherboard
TW200821789A (en) Power converter with segmented power module

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees