CN102158077B - 半导体器件和电源器件 - Google Patents

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Abstract

本发明提供了一种半导体器件和电源器件。提供一种可容易更改相位数的多相式电源器件。例如，设置与相位数相应的多个驱动单元POL[1]～POL[4]，各POL[n]接收成为脉冲信号的相位输入信号PHI[n]，产生使相位输入信号PHI[n]以时钟信号CLK的预定的周期量延迟的相位输出信号PHO[n]。各POL[n]的PHI[n]、PHO[n]呈环状连接，各POL[n]以PHI[n]或PHO[n]为起点来进行开关动作。此时，各POL[n]分别利用相等的电流来对共用连接于各POL[n]的电容Cct进行充放电，并基于所述充放电速度来决定CLK的频率。即，如果相位数为n倍，则CLK的频率自动控制成n倍。

Description

半导体器件和电源器件
技术领域
本发明涉及一种半导体器件和使用了该半导体器件的电源器件，例如涉及一种对将高电压转换成低电压的开关电源器件适用并有效的技术。
背景技术
例如，在专利文献1中，公开了一种将与各相位对应的多个半导体设备连接成环状的多相电源(图1)。在专利文献2中，公开了下述多相型DC/DC转换器器件，即使用多个转换器控制集成电路(IC：integrated circuit)，以各不相同的相位来对负载提供电源(图1)。另外，在专利文献3中，公开了下述多相转换器，即其具有n个相位IC和对所述各相位IC提供共用的控制信号的控制IC(图1、  图2)。
专利文献1：日本特开2009-2191 84号公报
专利文献2：日本特开2006-50891号公报
专利文献3：日本特开2007-135390号公报
发明内容
例如在个人电脑(以下称作PC(personal computer))或伺服器等的布线基板(主机板等)印刷电路板(PCB：printed circuitboard)上，搭载DDR-SDRAM(Double-Data-Rate SynchronousDynamic Random Access Memory：以双倍数据率同步动态随机存取存储器)或CPU(Central Processing Unit：中央处理器)等为代表的各种电路单元。如前所述的各种电路单元的电源是通过在布线基板PCB上安装在各种电路单元附近且被称作POL(Point OfLoad：载荷点)转换器等的降压型的非绝缘型DC/DC转换器(降压型转换器)来提供。
近年来，为了提高处理能力，各种电路单元的动作频率逐年高速化，且电源电压也正向低电压化推进。由此，各种电路单元的消耗电流随着高速化而趋于增加，漏电流也随着低电压化而趋于增加。为了应对此类大电流化以及低电压化的要求，正推进POL转换器使用多个相位(phase)来依序进行电力供应的所谓多相化技术。当使用多相型POL转换器时，布线基板PCB上所需的安装面积随着相位数的增加而扩大，但是另一方面，随着系统的多样化或电子设备的小型化，分配给POL转换器的安装面积正趋于缩小。因此，多相型POL转换器的小面积化(小型化)也变得很重要。
而且，近年来，环境问题正受到重视。因而在如上所述的各种电路单元中进行省电设计，例如根据系统状况来仅激活最小限度的必要电路组件，因此，消耗电流的变动幅度(电流范围)也随之扩大。对此，对于POL转换器要求在宽幅度的电流范围内提高电力转换效率。对于多相型POL转换器而言，相位数越多，则能够应对越大的电流，但如果在此状态下驱动轻负载(消耗电流少的各种电路单元)，电力转换效率将会下降。即，根据负载的消耗电流，存在电力转换效率达到最佳的相位数，优选POL转换器以相位数可动态变更的方式来构成。
图19所示的是作为本发明的前提所研究的电源器件，图19A所示的是其概略结构例的框图，图19B所示的是图19A的动作例的波形图。图19A所示的电源器件包括：控制单元CTLU、多个(本例中为四个)驱动单元POLb[1]～POLb[4]、一端共用连接于输出电源节点VO的多个电感器L[1]～L[4]、以及一端连接于VO的电容Cld。CTLU对POLb[1]～POLb[4]输出相位分别相差90°的相位输入信号PHI[1]～PHI[4]。POLb[1]～POLb[4]分别以PHI[1]～PHI[4]为起点来进行预定的动作，并通过开关信号SW[1]～SW[4]来控制流经L[1]～L[4]的电流。在L[1]～L[4]中，流过相位分别相差90°的电流，其中一部分被提供给上述各种电路单元相当的负载LOD，一部分被提供给电容Cld。LOD将VO的电压作为电源电压，通过从L[1]～L[4]以及Cld提供的电源电流来进行预定的动作。
当使用图19所示的电源器件(多相型POL转换器)时，可以通过适当变更相位输入信号PHI[1]～PHI[4]的波形状态来变更相位数，但是需要控制单元CTLU，因此由于还需要留有控制单元CTLU的安装面积，从而难以实现电源器件的小型化。而且，相位数的变更幅度受到CTLU的引脚数限制，因此要想增加相位数，就必须也进一步追加CTLU。图20所示的是不使用控制单元CTLU的结构。
图20所示的是作为本发明的前提所研究的另一电源器件，图20A所示的是其概略结构例的框图，图20B所示的是图20A的动作例的波形图。图20A所示的电源器件包括：多个(本例中为四个)驱动单元POLa[1]～POLa[4]、一端共用连接于输出电源节点VO的多个电感器L[1]～L[4]以及一端连接于VO的电容Cld。POLa[1]产生与连接于外部的电容Cct相应的频率的时钟信号CLK，并将其共同提供给POLa[2]～POLa[4]。
而且，POLa[n](n＝1～4)输入成为单触发脉冲信号的相位输入信号PHI[n]，并输出成为延迟了一个CLK周期的信号的相位输出信号PHO[n]。并且，通过设定PHO[n]＝PHI[n+1]，并使来自最终段的PHO[4]返回初段的PHI[1]，可使PHI[1]～PHI[4]成为相位分别相差90°的信号。各POLa[n]分别以PHI[n](或PHO[n])为起点进行与图19同样的动作，通过由此实现的多相动作来驱动连接于输出电源节点VO的负载LOD。
当使用图20所示的电源器件(多相型POL转换器)时，由于不需要控制单元CTLU，因此能够实现电源器件的小型化。但是，图20A的电源器件虽然在相位数固定时不会特别产生问题，但在想要变更相位数时，需要有适当的变更方法。
因此，本发明的目的之一在于提供一种能够易于变更相位数的多相式电源器件以及成为其构成要素的半导体器件。另外，本发明的所述内容及所述内容以外的目的和新特征在本说明书的描述及附图说明中写明。
下面简要说明关于本专利申请书中所公开的发明中具有代表性的实施方式的概要。
本实施方式的电源器件使用m个半导体器件来实现最大m相位的开关动作。各半导体器件具有高压侧晶体管及低压侧晶体管、第一至第四端子、充放电电路、时钟信号产生电路、第一开关、脉冲信号产生电路以及PWM控制电路。其中，充放电电路具有规定充电速度或放电速度的恒流源以及切换充电与放电的切换开关，并对第一端子进行充放电。时钟信号产生电路通过判定第一端子的电压电平以产生第一时钟信号。对第二端子传输共用时钟信号。第一开关在被驱动为导通时，连接时钟信号产生电路与第二端子，并将第一时钟信号作为共用时钟信号进行传输。脉冲信号产生电路使从第三端子输入的脉冲输入信号以共用时钟信号的预定的周期量延迟，并将由此而产生的脉冲输出信号传输至第四端子。PWM控制电路以脉冲输入信号或脉冲输出信号为起点而产生PWM信号，切换控制高压侧晶体管及低压侧晶体管。
本例中，各半导体器件的第二端子共用连接。而且，第k段半导体器件的第四端子依次连接于第(k+1)段半导体器件的第三端子，成为最终段的第m段半导体器件的第四端子返回成为初段的第1段半导体器件的第三端子。通过如前所述的环路连接，各半导体器件中的脉冲输入信号(脉冲输出信号)的相位分别存在规定的单位差异，由此能够实现多相动作。
而且，各半导体器件的第一端子共用连接于外部电容，第一段半导体器件的第一开关被驱动为导通，除此以外的半导体器件的第一开关被驱动为断开，由此，从第一段半导体器件的时钟信号产生电路朝向各半导体器件输出共用时钟信号。由于当共用连接于上述外部电容的半导体器件的数量(即相位数)增加到n倍时，充电速度及/或放电速度会自动达到n倍，因此所述共用时钟信号的频率也会提高n倍。如上所述，通过根据相位数n来使共用时钟信号的频率自动变成n倍，能够不拘于相位数而容易地实现固定的开关频率下的多相动作。
此外，上述电源器件在各半导体器件中，在充放电电路与第一端子之间设置第二开关，除此以外，最好还设置使第三端子与第四端子短路并且阻断脉冲信号产生电路与第四端子的导通的开关电路。通过控制所述第二开关及开关电路，能够根据外部负载的消耗电流来动态地变更相位数，以提高电力转换效率。另外，所述相位数的动态变更例如在各半导体器件进行所谓的峰值电流控制方式的开关动作时，也可以通过监控用于规定所述峰值电流的判定电压电平而自动地进行。
下面简要说明关于本专利申请书中所公开的发明中根据具有代表性的实施方式所得到的效果，在多相式电源器件中，能够容易地实现相位数的变更。
附图说明
图1所示的是本发明实施方式1的电源器件的一例概略结构的框图。
图2所示的是图1的电源器件主要部分的详细结构例的电路框图。
图3所示的是图2的电源器件的振荡电路组件详细结构例的电路框图。
图4所示的是图3的振荡电路组件更详细的结构例的电路图。
图5所示的是图2的电源器件的相位信号产生电路的详细内容，图5A所示的是该结构例的电路框图，图5B所示的是图5A的动作例的波形图。
图6所示的是图2的电源器件中，变更相位数时的时钟信号、相位输入信号及相位输出信号的动作例的波形图。
图7所示的是图2的电源器件中，三相位动作时各驱动单元的详细动作例的波形图。
图8所示的是本发明实施方式2的电源器件主要部分的详细结构例的电路框图。
图9所示的是图8的电源器件的振荡电路组件详细结构例的电路图。
图10所示的是本发明实施方式3的电源器件主要部分的详细结构例的电路框图。
图11所示的是图10的电源器件的使能检测电路详细结构例的电路图。
图12所示的是本发明实施方式4的电源器件中所含的半导体器件(驱动单元)的详细结构例的框图。
图13A所示的是图12的半导体器件为主设备时开关组件外围的详细结构例的电路图，图13B所示的是图13A中的使能检测电路及误差放大器电路的状态的等价电路图。
图14A所示的是图12的半导体器件为从设备时开关组件外围的详细结构例的电路图，图14B所示的是图14A中的使能检测电路及误差放大器电路的状态的等价电路图。
图15所示的是图12的半导体器件(驱动单元)的概略封装结构例的平面图。
图16A所示的是图15中的X-X′间的结构例的剖面图，图16B所示的是图15中的Y-Y′间的结构例的剖面图。
图17所示的是图12的半导体器件中，形成有高压侧晶体管(功率晶体管)的半导体芯片的设备结构例的剖面图。
图18为图3的变形例，图18A、B为不同结构例的电路框图。
图19所示的是作为本发明的前提所研究的电源器件，图19A所示的是其概略结构例的框图，图19B所示的是图19A的动作例的波形图。
图20所示的是作为本发明的前提所研究的另一电源器件，图20A所示的是其概略结构例的框图，图20B所示的是图20A的动作例的波形图。
标号说明
10            电镀层
11            粘合层
21            半导体衬底
22            场绝缘膜
23、24、31    半导体区域
25            槽
26            栅极绝缘膜
27            栅极电极
28            绝缘膜
29            接触孔
30G           栅极布线
30S           源极布线
32            保护膜
33            开口部
34            金属层
9             电镀层
ACS                    激活电流检测电路
AD                     与运算电路
BE                     背面电极
BK                     消隐电路
BSC                    升压开关
BW                     接合线
C                      电容
CKG                    时钟信号产生电路
CLK                    时钟信号
CMP                    比较器电路
CS                     电流检测信号
CT                     时钟控制信号
CTLU                   控制单元
D                      二极管
DP_HS、DP_LS、DP_CT    芯片焊垫
DV                     驱动器电路
EA                     误差放大器电路
EN                     使能信号
ENDET                  使能检测电路
FB                     反馈信号
GND、SGND、PGND        接地电源电压
Gh、Gl                 栅极电极
HSCP、LSCP、CTLCP      半导体芯片
IB                     偏压电流源
IS                     恒定电流电路
IS′                   恒流源
IV                     逆变器电路
L                      电感器
LD                  导线
LDB                 导线布线
LGC                 控制逻辑电路
LOD                 负载
LP                  环路补偿电路
LT                  锁存电路
MB                  金属板
MN                  n沟道型MOS晶体管
MP                  p沟道型MOS晶体管
MS                  主从控制信号
MSDET               主从检测电路
OCP                 过电流检测信号
OCPCTL              过电流控制电路
OPG                 单触发脉冲产生电路
OR                  或运算电路
OSC                 振荡电路
OSC_BK              振荡电路组件
OVP                 过电压检测信号
PA                  半导体封装
PD                  电极
PG                  相位信号产生电路
PG_BK               相位信号产生电路组件
PHI                 相位输入信号
PHO                 相位输出信号
PN                  外部端子
POL                 驱动单元
PWL                 p型阱
PWM                 PWM信号
PWMCTL             PWM信号控制电路
Q                  晶体管
QH、QL             晶体管
R                  电阻
RS                 复位信号
SC                 开关
SC_BK              开关组件
SHR                共用控制信号
SLPBK              斜率补偿电路组件
SV                 系统监控电路
SW                 开关信号
SYSEN              系统使能信号
Sh、Sl             源极电极
UVLO               内部电源电压检测信号
UVLOC              内部电源电压检测电路
VCIN               电源电压
VIN                输入电源电压
VO                 输出电源节点
VOF                失调电压源
具体实施方式
在以下实施方式中，为了方便，在必要时将几个部分或将实施方式分割来说明，除了需要特别说明的以外，这些都不是彼此独立且无关系的，而是与其它一部分或者全部的变形例、详细内容及补充说明等相互关联的。另外，在以下实施方式中提及要素数等(包括个数、数值、量、范围等)时，除了特别说明及原理上已经明确限定了特定的数量等除外，所述的特定数并非指固定的数量，而是可大于等于所述特定数或可小于等于所述特定数。
而且，在以下实施方式中，除了特别说明及原理上已经明确了是必要时除外，所述的构成要素(包括要素步骤等)也并非是必须的要素。同样地，在以下实施方式中提及的构成要素等的形状、位置关系等时，除了特别说明时及原理上已经明确了并非如此时，实质上包括与前述形状等相近或者类似的。同理，前述的数值及范围也同样包括与其相近的。
而且，构成实施方式的各功能组件的电路元件并无特别限制，可以通过CMOS(互补型MOS晶体管)等集成电路技术形成在单晶硅之类的半导体衬底上。另外，实施方式中，在记载为MOSFET(Metal Oxide Semiconductor Field Effect Transistor：金属氧化物半导体场效应晶体管)(或简称作MOS晶体管)时，并不排除将非氧化膜作为栅极绝缘膜。
以下根据附图详细说明本发明实施方式。另外，为了说明实施方式的所有图中，原则上对同一构件采用同一符号，省略掉重复的说明。
(实施方式1)
《电源器件整体的概略结构》
图1所示的是本发明实施方式1的电源器件的概略结构一例的框图。图1所示的电源器件具有多个(本例中为四个)驱动单元(半导体器件)POL[1]～POL[4]、多个电感器L[1]～L[4]、以及电容Cct、Cld。各驱动单元POL[n](n＝1～4)分别具有相同的内部结构，具有七个外部端子PN2[n]、PN4[n]、PN5[n]、PN9[n]、PN10[n]、PN14[n]、PN15[n]。POL[1]为主设备用的驱动单元，POL[2]～POL[4]为从设备用的驱动单元。L[1]～L[4]的一端共用连接于输出电源节点VO上，各L[n]的另一端分别各自连接于PN2[n]。Cld设置在VO与接地电源电压GND之间。
各POL[n]的外部端子PN9[n]共用连接于电容Cct的一端，并传输时钟控制信号CT。Cct的另一端连接于接地电源电压GND。POL[1]基于所述CT以产生时钟信号CLK，并将其从外部端子PN10[1]输出。经由外部端子PN10[2]～PN10[4]对POL[2]～POL[4]输入来自所述POL[1]的CLK。
对于各POL[n]的外部端子PN4[n]，输入成为单触发脉冲信号的相位输入信号PHI[n]。各POL[n]使所述PHI[n]以预定的CLK的周期量(具有代表性的设定方法是延迟一个周期)延迟，再将其作为相位输出信号PHO[n]而从外部端子PN5[n]输出。本例中，各POL[n]的PN4[n]、PN5[n]呈环状连接。即，POL[n]的PN5[n]依次连接于POL[n+1]的PN4[n+1]，而且，成为终点的POL[4]的PN5[4]返回成为起点的POL[1]的PN4[1]。由此，PHI[1]～PHI[4](及PHO[1]～PHO[4])成为频率相同而相位分别相差90°的信号。
对于POL[1]的外部端子PN14[1]，输入成为输出电源节点VO的电压信号的反馈信号FB，并从外部端子PN15[1]输出反映了所述FB的共用控制信号SHR。对于POL[2]～POL[4]，经由外部端子PN15[2]～PN15[4]输入来自所述POL[1]的SHR。各POL[n]以PHI[n](或PHO[n])为起点开始动作，并通过外部端子PN2[n]中的开关信号SW[n]对电感器L[n]蓄积电力。随后，各POL[n]在监控SHR的同时，基于其结果来停止对L[n]提供电力，并形成L[n]中的回流电流的路径。
由此，在各电感器L[n]中，流过相位分别相差90°的电流，其中一部分被提供给连接于输出电源节点VO的负载LOD，一部分被提供给电容Cld。LOD将VO的电压作为电源电压，通过从各L[n]以及Cld提供的电源电流进行预定的动作。各驱动单元POL[n]例如分别由个别的半导体封装所实现，且在主机板或各种扩展板(图形板等)之类的布线基板(PCB)上，安装在成为负载LOD的各种电路单元(例如CPU、GPU、存储器等)的附近。但是，并不仅限于此，例如也可为如同将POL[1]和POL[2]安装在一个半导体封装内，将POL[3]和POL[4]安装在一个半导体封装内，并以此汇总多个驱动单元的结构。
《电源器件整体的主要部分的详细结构》
图2所示的是图1的电源器件的主要部分的详细结构例的电路框图。图2中表示使用三个驱动单元POL[1]～POL[3]及电感器L[1]～L[3]和电容Cct、Cld的结构例。由于各POL[n](n＝1～3)、各L[n]及Cct、Cld间的连接结构与图1相同，因此略去详细的说明。但是由于此例中使用了三个POL[n]，因此POL[3]的外部端子PN5[3]传出的相位输出信号PHO[3]作为来自POL[1]的外部端子PN4[1]的相位输入信号PHI[1]而返回。
各POL[n]除了图1所述的七个外部端子PN2[n]、PN4[n]、PN5[n]、PN9[n]、PN10[n]、PN14[n]、PN15[n]以外，还具有四个外部端子PN1[n]、PN3[n]、PN11[n]、PN17[n]。对于PN1[n]，例如供给12V等的输入电源电压VIN，对PN3[n]供给接地电源电压GND。PN17[n]上连接有电流检测用的外部电阻Rcs[n]。PN11[n]的外部连接结构根据是主设备用(即POL[1])还是从设备用(即POL[2]、POL[3])而不同。在POL[1]的PN11[1]上，在与输入来自上述输出电源节点VO的反馈信号FB的外部端子PN14[1]之间连接环路补偿电路(低通滤波器电路)LP。另一方面，在POL[2]、POL[3]的PN11[2]、PN11[3]上，未特别连接任何部分，而且，对PN14[2]、PN14[3]输入不同于PN14[1]的‘H’电平信号。
POL[1]具有振荡电路组件OSC_BKa[1]、相位信号产生电路组件PG_BKa[1]、PWM信号控制电路PWMCTL[1]、激活电流检测电路ACS[1]、控制逻辑电路LGC[1]、驱动器电路DVh[1]、DV1[1]以及晶体管(功率晶体管)QH[1]、QL[1]。其中，QH[1]及QL[1]分别是DC/DC转换器的高压侧晶体管及低压侧晶体管，本例中使用n沟道型的金属氧化物半导体场效应晶体管(MOSFET：MetalOxide Semiconductor Field Effect Transistor)(功率MOSFET)。QH[1]的漏极连接于PN1[1](VIN)，栅极连接于DVh[1]的输出节点，源极连接于成为开关信号SW[1]输出端子的外部端子PN2[1]。QL[1]的漏极连接于PN2[1](SW[1])，栅极连接于DV1[1]的输出节点，源极连接于外部端子PN3[1](GND)。本例中，将连接于高电压电源侧的晶体管定义为高压侧晶体管，连接于低电压电源侧的晶体管定义为低压侧晶体管。
振荡电路组件OSC_BKa[1]具有振荡电路OSC[1]及开关SC1[1]。如后所述，OSC[1]通过连接于外部端子PN9[1]的电容Cct进行充放电来产生时钟控制信号CT，并基于所述CT产生时钟信号CLK。所述CLK经由SC1[1]输出至外部端子PN10[1]以及相位信号产生电路组件PG_BKa[1]。PG_BKa[1]具有相位信号产生电路PG[1]。如后所述，PG[1]使经由外部端子PN4[1]而输入的相位输入信号PHI[1]延迟一个CLK周期，并将其作为相位输出信号PHO[1]而从外部端子PN5[1]输出。而且，PG[1]输出与PHI[1]或PHO[1]成为同一相位的复位信号RS[1]。
激活电流检测电路ACS[1]检测流经QH[1]的源极/漏极间的电流，并将反映了所述电流大小的电流输出至外部端子PN17[1]。所述电流由连接于PN17[1]的电阻Rcs[1]转换成电压，所述电压信号成为电流检测信号CS[1]。PWM信号控制电路PWMCTL[1]具有误差放大器电路EA[1]、二极管D[1]、比较器电路CMP_CS[1]及锁存电路LTp[1]。
误差放大器电路EA[1]对(-)输入节点输入来自外部端子PN14[1]的反馈信号FB，并以施加至(+)输入节点的基准电压VREF为基准将其放大，且输出误差放大器信号EO。所述EO被输出至外部端子PN11[1]，并且通过连接于PN11[1]的环路补偿电路LP而稳定化。而且，二极管D[1]的阳极连接于EA[1]的输出节点，阴极连接于外部端子PN15[1]及比较器电路CMP_CS[1]的(-)输入节点。因此，EO经由D[1]输出至PN15[1]，所述信号成为共用控制信号SHR。
比较器电路CMP_CS[1]对(-)输入节点施加SHR，对(+)输入节点施加上述的电流检测信号CS[1]，当CS[1]的电压电平达到SHR的电压电平时输出‘H’电平信号。锁存电路LTp[1]是置位复位型锁存电路，对复位(R)节点输入来自上述相位信号产生电路PG[1]的复位信号RS[1]，对置位(S)节点输入来自CMP_CS[1]的输出信号。并且，LTp[1]从负极输出节点(/Q)输出PWM信号PWM[1]。控制逻辑电路LGC[1]使用所述PWM[1]，经由驱动器电路DVh来驱动QH[1]，并通过PWM[1]的互补信号，经由驱动器电路DV1来驱动QL[1]。
POL[2]及POL[3]的内部电路结构也与上述POL[1]相同。另外，图2中，通过[n]的值来区别每个POL[n](n＝1～3)的上述的各种内部电路。但是，随着各种控制信号的不同，POL[2]及POL[3]与POL[1]产生动作上的差异。
第一个差异就是，POL[1]的振荡电路组件OSC BKa[1]根据主从控制信号MS[1]来控制开关SC1[1]的导通/断开，但MS[1]被驱动成表示主设备的电压电平，而且SC1[1]被驱动为导通。另一方面，POL[2]、POL[3]的振荡电路组件OSC_BKa[2]、OSC_BKa[3]中，主从控制信号MS[2]、MS[3]被驱动成表示从设备的电压电平，而且SC1[2]、SC1[3]被驱动为断开。由此，从POL[1]的OSC_BKa[1]产生的CLK可由POL[1]～POL[3]的相位信号产生电路组件PG_BKa[1]～PG_BKa[3]共同使用。
第二个差异是，POL[1]的PWM信号控制电路PWMCTL[1]基于从外部端子PN14[1]输入的反馈信号FB，而从外部端子PN15[1]输出共用控制信号SHR。另一方面，POL[2]、POL[3]的PWM信号控制电路PWMCTL[2]、PWMCTL[3]由于对外部端子PN14[2]、PN14[3]输入‘H’电平，因此误差放大器电路EA[2]、EA[3]的输出被固定为‘L’电平。而且，PWMCTL[2]、PWMCTL[3]中，EA[2]、EA[3]的输出节点与外部端子PN15[2]、PN15[3]通过二极管D[2]、D[3]而被分隔。由此，从POL[1]的PN15[1]输出的SHR可由POL[1]～POL[3]的比较器电路CMP_CS[1]～CMP_CS[3]共同使用。
如上所述，通过由各POL[n]共用时钟信号CLK和共用控制信号SHR，能够实现稳定的多相动作。另外，如上所述，二极管D[2]、D[3]作为导通控制电路发挥作用，因此也可以置换成例如通过主从控制信号MS[2]、MS[3]来控制导通/断开的开关等。
《振荡电路组件的详细说明》
图3所示的是图2的电源器件的振荡电路组件OSC_BKa的详细结构例的电路框图。图3中显示了驱动单元POL[1]、POL[2]中所具有的振荡电路组件OSC_BKa[1]、OSC_BKa[2]的结构例的一例。其中，OSC_BKa[1]具有振荡电路OSCa[1]及开关SC1[1]，OSCa[1]具有恒定电流电路ISa[1]、ISb[1]、n沟道型MOS晶体管MN1[1]及时钟信号产生电路CKGa[1]。
ISa[1]使恒定电流Ia从电源电压VCIN朝向外部端子PN9[1]流动。MN1[1]及ISb[1]串联插入PN9[1]与接地电源电压GND之间，在MN1[1]被驱动为导通时，恒定电流Ib(＞Ia)从PN9[1]朝向GND流动。因此，当MN1[1]断开时，朝向电容Cct的充电电流Ia流经PN9[1]，当MN1[1]导通时，来自电容Cct的放电电流(Ib-Ia)流经PN9[1]。CKGa[1]在PN9[1]中的时钟控制信号CT的电压电平超过高电位侧阈值电压Vh时，使时钟信号CLK跳变至‘H’电平，在低于低电位侧阈值电压V1时，使CLK跳变至‘L’电平。所述CLK经由被驱动为导通的开关SC1[1]输出至外部端子PN10[1]的同时，输入至MN1[1]的栅极。
同样地，OSC_BKa[2]具有振荡电路OSCa[2]及开关SC1[2]，其中，OSCa[2]具有恒定电流电路ISa[2]、ISb[2]、n沟道型MOS晶体管MN1[2]及时钟信号产生电路CKGa[2]。关于这些结构，与上述OSC_BKa[1]的情况相同。但是，对于OSC_BKa[2]而言，由于开关电路SC1[2]被驱动为断开，因此通过从外部端子PN10[1]经由外部端子PN10[2]而输入的时钟信号CLK来驱动MN1[2]的栅极。而且，由于SC1[2]被驱动为断开，因此相当于不存在CKGa[2]。
如果使用图3所示的结构例，首先，当CLK为‘L’电平时，MN1[1]、MN1[2]断开，通过PN9[1]、PN9[2]中的充电电流(＝2×Ia)来对电容Cct进行充电。而且，如果时钟控制信号CT的电压电平因进行所述充电而超过Vh时，CLK通过CKGa[1]跳变至‘H’电平。当CLK跳变至‘H’电平时，MN1[1]、MN1[2]导通，通过PN9[1]、PN9[2]中的放电电流(＝2×(Ib-Ia))使电容Cct放电。如果CT的电压电平因进行所述放电而低于V1时，CLK通过CKGa[1]跳变至‘L’电平，之后，重复进行同样的动作。
因此，当如图3所示对电容Cct连接两个振荡电路组件(OSC_BKa[1]、OSC_BKa[2])，例如设Ib＝2×Ia时，充电电流及放电电流分别成为2×Ia，因此时钟信号CLK的频率(Fclk(2))成为公式(1)。此外，同样地，当对Cct连接n个振荡电路组件时，充电电流及放电电流分别成为n×Ia，因此CLK的频率(Fclk(n))成为公式(2)。如上所述，当使用图3的结构例时，CLK的频率与多相的相位数n的增加成正比而增高n倍。
Fclk(2)＝1/(2×Cct×(Vh-V1)/(2×Ia))      (1)
Fclk(n)＝1/(2×Cct×(Vh-V1)/(n×Ia))      (2)
图4所示的是图3的振荡电路组件OSC_BKa的更详细的结构例的电路图。如图4所示，图3中的恒定电流电路ISa、ISb由恒流源IS′a、多个n沟道型MOS晶体管MN10、MN11、MN12a、MN12b以及多个PMOS晶体管MP10、MP11构成。此时，假设MN10、MN11、MN12a及MN12b全部具有相同的晶体管尺寸，而MP10与MP11也具有相同的晶体管尺寸。
IS′a的一端连接于电源电压VCIN，并输出电流Ia。MN10的源极连接于接地电源电压GND，栅极与漏极共用连接于IS′a的另一端。MN11的源极连接于接地电源电压GND，栅极连接于MN10的栅极。MP10的源极连接于VCIN，栅极与漏极共用连接于MN11的漏极。MP11的源极连接于VCIN，栅极连接于MP10的栅极。MN12a、MN12b的源极均连接于图3中的n沟道型MOS晶体管MN1的漏极，栅极均连接于MN10的栅极，漏极均连接于MP11的漏极。并且，在所述MP11、MN12a、MN12b的漏极上产生时钟控制信号CT。
在图4中，来自IS′a的电流Ia经由由MN10和MN11构成的电流镜电路被转加至MN11，其经由具有MP10和MP11的电流镜电路被转加至MP11。而且，当MN1被驱动为导通时，来自IS′a的Ia经由具有MN10和MN12a、MN12b的电流镜电路，作为2×Ia而被转加至MN12a、MN12b。因此，作为时钟控制信号CT的电流，在MN1被驱动为导通时流动的是Ia的放电电流，在MN1被驱动为断开时流动的是Ia的充电电流。
而且，如图4所示，图3中的时钟信号产生电路CKGa具有锁存电路LT1以及比较器电路CMP1、CMP2。CMP1在时钟控制信号CT的电压电平超过高电位侧阈值电压Vh时输出‘H’电平信号。CMP2在时钟控制信号CT的电压电平低于低电位侧阈值电压V1时输出‘H’电平信号。即，当CT的电压电平高于Vh时，从CMP1输出‘H’电平信号，从CMP2输出‘L’电平信号，当大于V1而小于Vh时，从CMP 1、CMP2均输出‘L’电平信号，当低于V1时，从CMP1输出‘L’电平信号，从CMP2输出‘H’电平信号。
LT1具有“与运算电路”AD10、“或运算电路”OR10及逆变器电路IV10。AD10经由IV10对二输入中的一方输入CMP2的输出信号，对二输入中的另一方输入OR10的输出信号。OR10对二输入中的一方输入CMP1的输出信号，对另一方返回AD10的输出信号。通过所述结构，LT1作为置位复位型锁存电路进行动作，即将CMP1的输出输入至置位(S)，将CMP2的输出输入至复位(R)，并将AD10的输出作为正极输出节点(Q)。因此，时钟控制信号CT的电压电平因所述充电电流而超过Vh时，LT1随着置位输入而输出‘H’电平信号。CT中的充电电流也因此而被切换成放电电流。LT1在CT的电压电平低于V1时，伴随复位输入而使输出从‘H’电平信号跳变至‘L’电平信号。随后，CT中的放电电流再次切换成充电电流，并重复进行同样的动作。
《相位信号产生电路的详细说明》
图5所示的是图2的电源器件的相位信号产生电路PG的详细内容，图5A所示的是结构例的电路框图，图5B所示的是图5A的动作例的波形图。图5A所示的相位信号产生电路PG具有“与运算电路”AD20、AD21、单触发脉冲产生电路OPG_F1、OPG_F2、OPG_R1及锁存电路LTs。
AD20输入相位输入信号PHI和时钟信号CLK，并输出所述两种信号的与运算结果。OPG_F1在检测到AD20的输出中的下降沿时，输出单触发脉冲信号。LTs是置位复位型锁存电路，对置位(S)节点输入来自OPG_F1的输出，对复位(R)节点输入来自OPG_F2的输出。AD21输入来自LTs的正极输出节点(Q)的信号和CLK，并将其与运算结果作为相位输出信号PHO而输出。OPG_F2在检测到PHO中的下降沿时，输出单触发脉冲信号。OPG_R1在检测到PHO中的上升沿时，输出成为单触发脉冲信号的复位信号RS。
如果使用如上所述的结构例，如图5B所示，可输入相位输入信号PHI，并产生相位输出信号PHO，所述相位输出信号PHO成为使相位输入信号PHI延迟时钟信号CLK的一个周期的信号。而且，可根据所述PHO来产生复位信号RS。另外，相位信号产生电路PG并不仅限于上述结构例，可以进行适当地变更，即，只要是使PHI延迟CLK的一个周期并产生PHO的电路即可。而且，所述延迟量也未必限定于一个周期，也可以视情况设定为两个周期等。此外，RS未必与PHO相应，例如也可以与PHI相应。
《电源器件整体的主要部分的详细动作》
图6所示的是图2的电源器件中，变更相位数时的时钟信号CLK、相位输入信号PHI及相位输出信号PHO的动作例的波形图。如图6所示，首先，如果对图2的电容Cct只连接一个驱动单元POL[1]，则进行将CLK的1个周期设为开关周期Tsw的一相位动作。接下来，如果对电容Cct连接两个POL[1]、POL[2]，则进行将CLK的2个周期设为Tsw的二相位动作。但是，如图3所述，此时，CLK的频率Fsw与一相位时相比达到两倍，Tsw与一相位时相等。此外，如果对电容Cct连接三个POL[1]～POL[3]，则进行将CLK的3个周期设为Tsw的三相位动作。此时，CLK的Fsw与一相位时相比也达到三倍，因此Tsw与一相位及二相位时相等。
图7所示的是图2的电源器件中，三相位动作时的各驱动单元POL[1]～POL[3]的详细动作例的波形图。如图7所示，首先，POL[1]根据时钟控制信号CT产生时钟信号CLK。此时，相位信号产生电路PG[1]在与任一个CLK周期同步输入相位输入信号PHI[1]时，与下一个CLK周期同步输出相位输出信号PHO[1]，并且，在经过预定的延迟期间后输出复位信号RS[1]。锁存电路LTp[1]收到所述RS[1]后，并将PWM信号PWM[1]从‘L’电平驱动为‘H’电平，结果，将晶体管QH[1]驱动为导通、并将QL[1]驱动为断开。
当QH[1]被驱动为导通时，流经电感器L[1]的电流IL[1]将逐渐增加。而且，当QH[1]被驱动为导通时，在经过预定的消隐期间之后，经由激活电流检测电路ACS[1]等而成为反映了所述IL[1]信号的电流检测信号CS[1]的电压电平上升。另一方面，误差放大器电路EA[1]以预定的电压(VREF)为基准来放大输出电源节点VO的电压电平，从而产生共用控制信号SHR。此时，当CS[1]的峰值电压达到SHR的电压电平时，由比较器电路CMP_CS[1]产生脉冲信号。收到所述脉冲信号后，锁存电路LTp[1]将PWM[1]从‘H’电平驱动为‘L’电平，并将QH[1]驱动为断开、将QL[1]驱动为导通。所以，IL[1]经由QL[1]回流的同时将逐渐减少。随后，当再次输入PHI[1]时，重复进行同样的动作。如上所述，以使IL[1](CS[1])的峰值成为规定值(SHR)的控制方式被称作峰值电流控制方式等。
而且，POL[2]将从POL[1]输出的相位输出信号PHO[1]作为相位输入信号PHI[2]，与POL[1]同样地输出相位输出信号PHO[2]，并且与POL[1]同样地控制电感器L[2]的电流。此时，从POL[1]共同提供时钟信号CLK或共用控制信号SHR。此外，POL[3]将从POL[2]输出的相位输出信号PHO[2]作为相位输入信号PHI[3]，与POL[1]同样地输出相位输出信号PHO[3]，并且与POL[1]同样地控制电感器L[3]的电流。此时，从POL[1]共同提供CLK或SHR。并且，通过使所述PHO[3]作为PHI[1]而返回POL[1]，从而反复进行三相位的开关动作。
《主要效果的说明》
以上，通过使用本实施方式1的电源器件，具有代表性地说明了能够获得易于更改相位数的多相式电源器件。即，通过对电容Cct连接与相位数相应的驱动单元POL，无论相位数n如何，均能够自动调整成同一开关频率，且通过将各POL环路连接，可将各相位间的相位差自动调整成规定值(＝n/360°)。而且，如上所述，由于不需要控制单元，因此还能够实现电源器件的小型化。此外，通过使各POL以峰值电流控制方式进行动作，能够容易地实现与时钟信号CLK(相位输入信号PHI或相位输出信号PHO)同步的开关动作，并且能够控制对每个相位提供均等的电流，因此还能够实现多相动作的稳定化。但是，不是必须通过峰值电流控制方式，只要是具有平均电流控制方式等的电流模式控制方式，就可以获得同样的效果。
(实施方式2)
《电源器件整体的主要部分的详细结构及动作》
本实施方式2中，说明对实施方式1的图2中的电源器件进一步追加功能的结构例。图8所示的是本发明实施方式2的电源器件的主要部分的详细结构例的电路框图。图8所示的电源器件与图2的电源器件相比较，各驱动单元POL[1]～POL[3]内的各振荡电路组件OSC_BKb[1]～OSC_BKb[3]以及各相位信号产生电路组件PG_BKb[1]～PG_BKb[3]的内部结构不同。此外，对于各POL[1]～POL[3]内的控制逻辑电路LGC[1]～LGC[3]，分别输入使能信号EN[1]～EN[3]。除此以外的结构由于与图2的电源器件相同，因此略去详细的说明。各LGC[n]在EN[n]为非激活状态时，将晶体管QH[n]、QL[n]固定为断开，并停止开关动作。
POL[1]内的振荡电路组件OSC_BKb[1]除了具有与图2的振荡电路组件OSC_BKa[1]同样的振荡电路OSC[1]及开关SC1[1]以外，还具有开关SC2[1]。SC1[1]与图2的情况相同，随着主从控制信号MS[1]为主侧的电压电平而被驱动为导通，将来自OSC[1]的时钟信号CLK传递至外部端子PN10[1]等。SC2[1]在使能信号EN[1]为激活状态时被驱动为导通。EN[1]在启用POL[1]的动作时(即启用所述相位时)设为激活状态，在禁用时(即禁用所述相位时)设为非激活状态。由于POL[1]为主设备，因此EN[1]设为激活状态，SC2[1]被驱动为导通。SC2[1]在被驱动为导通时，将OSC[1]连接于外部端子PN9[1](即电容Cct)。
POL[2]内的振荡电路组件OSC_BKb[2]与OSC_BKb[1]同样具有振荡电路OSC[2]及开关SC1[2]、SC2[2]。SC1[2]随着主从控制信号MS[2]为从侧的电压电平而被驱动为断开。而且，图8的示例中，使能信号EN[2]设为激活状态，结果SC2[2]被驱动为导通。POL[3]内的振荡电路组件OSC_BKb[3]与OSC_BKb[1]同样具有振荡电路OSC[3]及开关SC1[3]、SC2[3]。SC1[3]随着主从控制信号MS[3]为从侧的电压电平而被驱动为断开。而且，图8的示例中，使能信号EN[3]设为非激活状态，结果SC2[3]被驱动为断开。
即，图8的电源器件表示下述示例，即，将三个驱动单元POL[1]～POL[3]内的一个驱动单元(本例中为POL[3])的动作设定为禁用(即禁用所述相位)，由此，实现二相位动作。本例中，由于开关SC2[3]被驱动为断开，因此电容Cct未与振荡电路OSC[3]连接，而Cct与振荡电路OSC[1]、OSC[2]连接。因此，从OSC[1]输出的时钟信号CLK的频率如图6的二相位时所示，成为一相位时(即在Cct上只连接有OSC[1]时)的两倍。
而且，在图8的电源器件中，POL[1]内的相位信号产生电路组件PG_BKb[1]除了具有与图2的电源器件同样的相位信号产生电路PG[1]以外，还具有“与运算电路”AD1[1]及开关SC3[1]、SC4[1]。AD1[1]对二输入中的一方输入外部端子PN10[1]上传输的时钟信号CLK，对二输入中的另一方输入来自外部端子PN4[1]的相位输入信号PHI[1]，并输出与运算结果。SC3[1]在被驱动为导通时，将来自AD1[1]的输出信号作为相位输出信号PHO[1]而传输至外部端子PN5[1]。SC4[1]在被驱动为导通时，将来自PG[1]的相位输出信号PHO[1]传输至PN5[1]。
SC3[1]与SC4[1]根据使能信号EN[1]的状态而排他性地控制导通/断开。当EN[1]为激活状态时，SC4[1]侧导通，来自PG[1]的PHO[1]被传输至PN5[1]。另一方面，当EN[1]为非激活状态时，SC3[1]侧导通，来自PN4[1]的PHI[1]经由AD1[1]被传输至PN5[1]。即，当EN[1]为激活状态时，从PN5[1]输出使PHI[1]以预定的CLK周期量延迟的PHO[1]，当EN[1]为非激活状态时，从PN5[1]直接输出PHI[1]作为PHO[1]。图8的示例中，由于EN[1]为激活状态，因此SC4[1]侧导通。另外，AD1[1]是用于使PHI[1]与CLK同步(即实现时序的微调)，视情况也可以省略。
POL[2]内的相位信号产生电路组件PG_BKb[2]与PG_BKb[1]同样具有相位信号产生电路PG[2]、“与运算电路”AD1[2]及开关SC3[2]、SC4[2]。图8的示例中，由于使能信号EN[2]为激活状态，因此SC4[2]侧导通。POL[3]内的相位信号产生电路组件PG_BKb[3]与PG_BKb[1]同样具有相位信号产生电路PG[3]、“与运算电路”AD1[3]及开关SC3[3]、SC4[3]。图8的示例中，由于使能信号EN[3]为非激活状态，因此SC3[3]侧导通。
当使用上述结构例时，从POL[2]的外部端子PN5[2]输出的相位输出信号PHO[2]经由POL[3]的外部端子PN4[3]、开关SC3[3]、外部端子PN5[3]而直接返回POL[1]的外部端子PN4[1]。由此，如图6的二相位时所示，通过POL[1]和POL[2]，能够实现使用等间隔的相位差(180°)的二相位动作。
《振荡电路组件的详细说明》
图9所示的是图8的电源器件的振荡电路组件OSC_BKb的详细结构例的电路图。图9所示的OSC_BKb与图4所示的振荡电路组件OSC_BKa相比，在结构上追加了开关SC2、SC10a、SC10b。除此以外的结构由于与图4的OSC_BKa相同，因此略去详细的说明。
SC2如图8所述，在被驱动为导通时，将恒定电流电路ISa、ISb连接于时钟控制信号CT(电容Cct)。SC10a设置在电源电压VCIN与恒流源IS′a之间，SC10b在被驱动为导通时，将时钟信号CLK连接于n沟道型MOS晶体管MN1的栅极。SC10a、SC10b与上述SC2一同在使能信号EN为激活状态时被驱动为导通，为非激活状态时被驱动为断开。因此，当EN为非激活状态时，随着SC2的断开，ISa、ISb与CT(电容Cct)的连接被阻断，并且随着SC10a、SC10b的断开，ISa、ISb中停止产生恒定电流。由此，在动作被禁用的驱动单元中可降低消耗电力。另外，当SC10a、SC10b被驱动为断开时，通常，P沟道型MOS晶体管MP11及n沟道型MOS晶体管MN12a、MN12b的漏极节点成为高阻抗状态。这与断开SC2的情况等价，因此也可以视情况省略SC2，而使SC10a、SC10b具有该功能。
《主要效果的说明》
以上，通过使用本实施方式2的电源器件，具有代表性地说明了能够与实施方式1一样获得易于更改相位数的多相式电源器件。而且，还能够实现电源器件的小型化或多相动作的稳定化等。此外，除了实施方式1的效果以外，还能够容易地实现多相的相位数的动态变更。即，在图8中，例如只要将使能信号EN[1]、EN[2]、EN[3]全部设为激活状态，便能够实现三相位动作，只要将EN[3]变更为非激活状态，就能够实现二相位动作，再将EN[2]也变更为非激活状态，就能够实现一相位动作。因此，能够动态选择与负载的消耗电流相应的最佳相位数，从而可提高电力变更效率等。
(实施方式3)
《电源器件整体的主要部分的详细结构》
本实施方式3中，说明对实施方式2的图8所述的电源器件进一步追加功能的结构例。图10所示的是本发明实施方式3的电源器件的主要部分的详细结构例的电路框图。图10所示的电源器件与图8的电源器件相比较，在结构上，各驱动单元POL[n](n＝1～3)内追加了外部端子PN11b[n]、PN12[n]和使能检测电路ENDET[n]。除此以外的结构由于与图8的电源器件相同，因此略去详细的说明。
《使能检测电路的详细说明》
图11所示的是图10的电源器件的使能检测电路ENDET的详细结构例的电路图。图11所示的使能检测电路ENDET包括：比较器电路CMP_EN，所述比较器电路CMP_EN将上述共用控制信号SHR作为(-)输入，且将来自外部端子PN12的信号作为(+)输入；以及逆变器电路IV20，所述逆变器电路IV20将比较器电路CMP_EN输出的反转信号作为使能信号EN进行输出。CMP_EN的输出经由外部端子PN11b输出至外部，并经由外部电阻R11而返回输入至PN12。而且，在PN12与电源电压VCIN之间连接有外部电阻R10，在PN12与接地电源电压GND之间连接有外部电阻R12。
当使用上述结构例时，PN12的电压电平在CMP_EN的输出为‘H’电平(VCIN电平)时，由R10及R11的并联电阻与R12的电阻分压所决定，在CMP_EN的输出为‘L’电平(GND电平)时，由R10与R12及R11的并联电阻的电阻分压所决定。即，CMP_EN具有迟滞比较器的功能。当SHR的电压电平较低时(即当CMP_ EN的输出为‘H’电平时)，随后SHR的电压电平上升，在超过相对较高的阈值电压时，CMP EN的输出跳变至‘L’电平(EN为‘H’电平(激活状态))。而且，当SHR的电压电平较高时(即当CMP EN的输出为‘L’电平时)，随后SHR的电压电平下降，在低于相对较低的阈值电压时，CMP_EN的输出跳变至‘H’电平(EN为‘L’电平(非激活状态))。
另一方面，共用控制信号SHR是规定如图7所述流经晶体管QH的电流(换言之就是，流经电感器L的电流)的峰值电流的信号。POL[1]进行环路控制，以使得流经电感器L的电流的平均值等于负载LOD的消耗电流，因此LOD的消耗电流越大，SHR的电压电平就越高，LOD的消耗电流越小，SHR的电压电平就越低。即，可以根据SHR的电压电平来判别LOD的消耗电流，因此只要监控所述SHR的电压电平并自动切换相位数，就可提高电力转换效率等。
因此，通过图11的比较器电路CMP_EN来监控所述SHR的电压电平，并控制使能信号EN，便可自动切换上述相位数。例如，对各POL[1]～POL[3]的每一个适当调整如图11所述的电阻R10、R11、R12的值，使POL[1]、POL[2]、POL[3]的EN[1]、EN[2]、EN[3]跳变至激活状态时的上述相对较高的阈值电压(即PN12的电压电平)分别设为V1、V2、V3(V1＜V2＜V3)。由此，负载LOD的消耗电流越大，越可自动增加相位数。另外，只要以始终启用主设备的动作为前提，V1就能够固定为GND电平(0V)等，从而也可以省略POL[1]中的图11的R10～R12。而且，上述CMP_EN[1]～CMP_EN[3]的迟滞特性是为了防止EN随着SHR的噪声变动而出现切换而设置的。
《主要效果的说明》
以上，通过使用本实施方式3的电源器件，具有代表性地说明了能够与实施方式2一样获得易于更改相位数(包括动态变更)的多相式电源器件。而且，还能够实现电源器件的小型化或多相动作的稳定化以及提高电力变更效率等。此外，除了实施方式3的效果以外，也能够自动进行多相的相位数的动态变更。
(实施方式4)
《半导体器件的电路结构》
本实施方式4中，说明构成实施方式3中所述的电源器件的各半导体器件(驱动单元POL)的更详细的结构例。图12所示的是本发明实施方式4的电源器件中所含的半导体器件(驱动单元)的详细结构例的框图。如图12所示，驱动单元POL大致具有：高压侧的晶体管(功率晶体管)QH；低压侧的晶体管(功率晶体管)QL；以及各种控制电路，所述各种控制电路为由所述晶体管以外的电路群构成，并对各晶体管进行控制。其中，QH、QL例如为n沟道型MOSFET。QH形成于高压侧用的半导体芯片HSCP内，QL形成于低压侧用的半导体芯片LSCP内，除此以外的各种控制电路形成于控制用的半导体芯片(后述的CTLCP)内。所述各半导体芯片如后所述，例如安装在一个半导体封装内。
晶体管QH的栅极由驱动器电路DVh进行驱动，漏极连接于提供输入电源电压VIN的外部端子PN1，源极连接于成为开关信号SW的产生端子的外部端子(输出端子)PN2。QL的栅极由驱动器电路DV1驱动，漏极连接于PN2(SW)，源极连接于提供接地电源电压PGND的外部端子PN3。所述PN3(PGND)成为QH、QL专用的端子，且与各种控制电路等的接地电源电压SGND隔离设置，以避免对其他的各种控制电路等造成开关噪声的影响。
激活电流检测电路ACS例如具有在半导体芯片HSCP内构成晶体管QH和电流镜电路的晶体管(设为QH′)。所述晶体管(QH′)例如由QH的1/N(N＝21000等)的晶体管尺寸构成，由此来检测流经QH的电流Idh。由ACS检测到的电流(Idh/N)被输入消隐电路BK。BK将QH及QL的开关期间设为屏蔽期间(例如设为50ns等)，除了所述期间以外，将来自ACS的电流(Idh/N)提供给外部端子PN17。在PN17(CS)上，连接有电流/电压转换用的外部电阻Rcs，由此，将来自ACS的电流(Idh/N)作为电流检测信号CS而转换成电压。另外，在PN17(CS)上，连接有用于实现稳定化的偏压电流源IB1。
驱动器电路DVh基于来自控制逻辑电路LGC的控制来驱动晶体管QH，驱动器电路DV1基于来自LGC经由“或运算电路”OR30的控制来驱动晶体管QL。OR30对二输入中的一方输入来自LGC的控制信号，对二输入中的另一方输入过电压检测信号OVP。当OVP为激活状态(输出电源节点VO为过电压状态)时，经由OR30，QL被驱动为导通，由此，实现从过电压状态返回。从锁存电路LTov输出OVP。LTov根据来自比较器电路CMP_OV的‘H’电平信号，将OVP驱动成激活状态，并根据系统使能信号SYSEN的激活状态，将OVP驱动成非激活状态。CMP_OV在从外部端子PN14输入并成为反映了输出电源节点VO的电压的信号的反馈信号FB大于预定的比较电压VC2时，输出‘H’电平信号。
将内部电路动作用的电源电压VCIN(例如为5V等)供给外部端子PN6。在PN6上连接有稳定电压用的外部电容C1或内部电源电压检测电路UVLOC。UVLOC在VCIN达到预定的电压电平时，激活内部电源电压检测信号UVLO。产生升压电压BOOT并将之作为驱动器电路DVh的电源电压供给外部端子PN7。PN7(BOOT)与PN6(VCIN)之间经由升压开关BSC而连接，并且与外部端子(输出端子)PN2(SW)之间经由升压用外部电容器Cb而连接。当晶体管QH断开时，经由BSC及PN7(BOOT)对所述Cb施加电源电压VCIN。之后，当QH导通时，通过所述Cb对传递至PN2(SW)的输入电源电压VIN进行升压后提供给DVh。由此，DVh能够产生QH的阈值以上的电压。
将用于从外部启用/禁用所述驱动单元的导通断开信号ONOF输入到外部端子PN8。例如，在实施方式2中的图8所示的电源器件的情况下，只要将所述ONOF设为使能信号EN即可。系统监控电路SV在导通断开信号ONOF及使能信号EN均为激活状态时，激活系统使能信号SYSEN。在外部端子PN18上，连接有外部电阻Rir。图中虽未示出，但POL产生与所述Rir相应的基准电流IREF，并由各种内部电路来使用。对于外部端子PN14，提供各种控制电路用的接地电源电压SGND。
在外部端子PN9、PN10上，连接有实施方式3中的振荡电路组件OSC_BK。PN9中产生时钟控制信号CT，并对PN10传输时钟信号CLK。而且，在PN9与接地电源电压SGND之间，连接有n沟道型MOS晶体管MN31。所述MN31在上述的过电压检测信号OVP为激活状态时被驱动为导通，停止OSC_BK的振荡动作。OSC_BK接收主从控制信号MS和取代图10所述的使能信号EN的上述系统使能信号SYSEN，以控制上述内部的各开关。例如，为了启用实施方式3中所述的相位的自动切换功能，来自PN8的导通断开信号ONOF被始终设为激活状态，同时，SYSEN成为与EN相应的信号。另一方面，当想要从外部强制停止相位时，将对应的ONOF设为非激活状态，使SYSEN被驱动成非激活状态。
在外部端子PN4、PN5上，连接有实施方式3中所述的相位信号产生电路组件PG_BK。对于PN4输入相位输入信号PHI，从PN5输出相位输出信号PHO。PG_BK与振荡电路组件OSC_BK一样，取代图10所述的使能信号EN而接收上述系统使能信号SYSEN，以控制上述内部的各开关。而且，PG_BK除了PHO以外，还输出复位信号RS及最大延迟信号MXD。例如，RS在从PHO的上升沿算起经过50ns后将被输出，MXD以与PHO的上升沿相同的时序被输出。
在外部端子PN11、PN12上，连接有后述的开关组件SC BK。PN11为兼用作输出来自误差放大器电路EA的误差放大器信号EO、和输出来自实施方式3中所述的使能检测电路ENDET的使能信号EN的端子。PN12是兼用作对EA施加外部基准电压VREFI、和设定实施方式3中所述的ENDET的迟滞特性(POS)的端子。ENDET具有实施方式3中所述的比较器电路CMP_EN。CMP_EN以经由SC_BK输入并具有迟滞特性的阈值电压为基准，判定通过外部端子PN15获取的共用控制信号SHR，并输出使能信号EN。
向外部端子PN13输入软启动控制信号SS。在PN13与SGND之间，连接有n沟道型MOS晶体管MN32，在经由“或运算电路”OR31且SYSEN为非激活状态或UVLO为非激活状态时，MN32被驱动为导通。图中虽未示出，但在PN13上例如连接有外部电容以及适合所述外部电容的充电电路。因此，当SYSEN为非激活状态(将所述POL设定为禁用的状态)或UVLO为非激活状态(电源电压VCIN的电压不够充分的状态)时，连接于PN13的外部电容成为放电状态，随后，SYSEN或UVLO跳变至激活状态时开始外部电容的充电动作。由此，PN13获得电压电平逐渐上升的SS。
误差放大器电路EA对(-)输入节点输入来自外部端子PN14的反馈信号FB，对三个(+)输入节点分别输入来自PN12并经由SC_BK的VREFI、内部产生的基准电压VREF、上述软启动控制信号SS。EA将三个(+)输入节点中的最低的电压作为基准来放大FB，并输出误差放大器信号EO。所述EO被输入集电极连接于VCIN的双极晶体管Q10的基极，并经由Q10的发射极而输出至外部端子PN15。所述PN15所获得的信号成为共用控制信号SHR。另外，Q10起着二极管的作用。
SHR经过电阻R1、R2的电阻分压被施加至比较器电路CMP_CS的(-)输入节点。对于CMP_CS的(+)输入节点，经由电阻R3及失调电压源VOF输入上述电流检测信号CS。在VOF与R3的连接节点上，连接有斜率补偿电路组件SLPBK。SLPBK也经由外部端子PN16而连接于斜率补偿用的外部电容Csp。SLPBK为了防止上述峰值电流方式可能产生的所谓次谐波振荡，而对CS进行斜率补偿。
比较器电路CMP_CS的输出连接于“或运算电路”OR32的其中一个输入节点。对于OR32的另一个输入节点，输入来自上述相位信号产生电路组件PG_BK的最大延迟信号MXD。OR32的输出连接于置位复位型锁存电路LTp的置位(S)输入节点。对于LPp的复位(R)输入节点，输入来自上述PG_BK的复位信号RS。LTp从负极输出节点(/Q)输出PWM信号PWM。另外，MXD是用于在PWM的导通占空比达到将近100％时将PWM强制驱动为断开电平的信号。
控制逻辑电路LGC使用来自锁存电路LTp的PWM，并经由驱动器电路DVh、DV1对晶体管QH、QL进行切换控制。而且，对LGC输入上述内部电源电压检测信号UVLO、系统使能信号SYSEN及过电流检测信号OCP。OCP是基于比较器电路CMP_OC以比较电压VC1为基准的电流检测信号CS的判定结果，而由过电流控制电路OCPCTL所产生。LGC在UVLO为非激活状态(电源电压VCIN不够充分的状态)、SYSEN为非激活状态(将所述POL设定为禁用的状态)、或OCP为激活状态(晶体管QH中流过过剩的电流的状态)时，晶体管QH、QL均被驱动为断开。
而且，在外部端子PN14(FB)上，连接有主从检测电路MSDET。MSDET具有比较器电路CMP_MS，CMP_MS以比较电压VC3为基准来判定PN14的电压电平，并输出主从控制信号MS。即，如图10等所示，在主设备(POL[1])的情况下，对PN14输入反馈信号FB，在从设备(POL[2]、POL[3])的情况下，PN14被固定为‘H’电平(VCIN(5V等)电平)。如后所述，FB的电压电平是对输出电源节点VO的电压(例如1.2V等)进行电阻分压后的值。因此，例如只要将VC3设定为比VCIN电平稍低的电压(VCIN×70％等)，便能够判别是主设备还是从设备。
外部端子PN19上产生电源良好信号PGD。在PN19与接地电源电压SGND之间，连接有n沟道型MOS晶体管MN30。MN30通过“或运算电路”OR33的输出来控制导通/断开。对于OR33的其中一个输入节点，输入过电压检测信号OVP。OR33的另一个输入节点连接于比较器电路CMP_PG的输出。CMP_PG是以比较电压VC4为基准来判定反馈信号FB的电压电平，以检测FB的电压电平不会过低的电路。因此，PGD在FB的电压电平(即输出电源节点VO的电压电平)处于适当(不过低也不过高的)范围时成为激活状态(‘H’电平)。
《开关组件外围的详细说明》
图13A所示的是图12的半导体器件为主设备时的开关组件SC_BK外围的详细结构例的电路图，图13B所示的是图13A中的使能检测电路ENDET及误差放大器电路EA的状态的等价电路图。图14A所示的是图12的半导体器件为从设备时的开关组件SC_BK外围的详细结构例的电路图，图14B所示的是图14A中的使能检测电路ENDET及误差放大器电路EA的状态的等价电路图。
在图13A中，开关组件SC_BK具有四个开关SC20～SC23。其中，SC20及SC21的一端连接于外部端子PN11。SC20的另一端连接于使能检测电路ENDET中所含的比较器电路CMP_EN的输出。SC21的另一端连接于误差放大器电路EA的输出。SC22及SC23的一端连接于外部端子PN12。SC22的另一端连接于CMP_EN的(+)输入节点。SC23的另一端连接于EA的(+)输入节点。SC21及SC23在主从控制信号MS为主侧的电压电平时被驱动为导通，为从侧的电压电平时被驱动为断开。另一方面，SC20及SC22在MS为从侧的电压电平时被驱动为导通，为主侧的电压电平时被驱动为断开。图13A是主设备(图10的POL[1])的例子，因此SC21及SC23被驱动为导通。
在外部端子PN11与PN14之间，从PN11侧开始依次串联连接有外部电阻R13及外部电容C2。R13及C2相当于图10的POL[1]中的环路补偿电路LP。而且，在PN14与输出电源节点VO之间，连接有外部电阻R14，在PN14与接地电源电压GND之间，连接有外部电阻R15。R14及R15具有例如为数十至数百kΩ且均相同的电阻值。
当使用上述结构例时，比较器电路CMP_EN及误差放大器电路EA成为图13B所示的等价状态。即，CMP_EN的(+)输入节点成为高阻抗(Hi-Z)状态，此时通过将(+)输入节点设为GND电平，从CMP_EN始终输出‘L’电平，经由逆变器电路IV20的反转动作，使能信号EN始终成为‘H’电平(激活状态)。而且，误差放大器电路EA以基准电压VREF(例如0.6V等)或来自PN12的外部基准电压VREFI为对象，将以R14及R15对VO的电压电平进行电阻分压后的值进行放大，并输出误差放大器信号EO。
另一方面，在图14A中，开关组件SC_BK的结构与图13A的情况相同，但是本例中为从设备(图10的POL[2]、POL[3])的例子，因此SC20及SC22被驱动为导通。而且，与图13A的情况不同，在外部端子PN11与PN12之间连接有外部电阻R11，在PN12与电源电压VCIN之间连接有外部电阻R10，在PN12与GND之间连接有外部电阻R12。此外，在外部端子PN14与VCIN之间连接有外部电阻R16。
当使用上述结构例时，比较器电路CMP_EN及误差放大器电路EA成为图14B所示的等价状态。即，CMP_EN具有图11中的迟滞比较器的功能，根据共用控制信号SHR的电压电平来控制使能信号EN的激活状态/非激活状态。而且，误差放大器电路EA对(-)输入节点输入电源电压VCIN，因此以(+)输入节点的VREF为对象来进行放大，其输出被固定为‘L’电平(大致为0V电平)。因此，从设备中，图12中的EA的输出与外部端子PN15中的共用控制信号SHR通过晶体管Q10而被绝缘。
如上所述，当使用图12的半导体器件时，在将外部端子PN11、PN12设为在主设备与从设备时发挥不同功能的兼用端子的状态下，能够实现图10的电源器件。由此，能够削减外部端子数，从而能够实现电源器件(半导体器件)的小型化等。另外，本例中，通过开关组件SC_BK，将PN11连接于CMP_EN的输出或EA的输出，将PN12连接于CMP_EN的输入或EA的输入，但是可适当地进行组合变更，例如将PN11连接于CMP_EN的输入或EA的输出，将PN12连接于CMP_EN的输出或EA的输入等。
《半导体器件的封装结构》
图15所示的是图12的半导体器件(驱动单元)POL的概略封装结构例的平面图。图16A所示的是图15中的X-X′间的结构例的剖面图，图16B所示的是图15中的Y-Y′间的结构例的剖面图。
图15所示的半导体器件(驱动单元)POL例如具有四侧无引脚扁平封装(QFN：Quad Flat Non-leaded package)型的面安装型的半导体封装(密封体)PA。PA的材料例如为环氧类的树脂等。PA具有：分别搭载半导体芯片的三个芯片焊垫DP_HS、DP_LS、DP_CT；导线布线LDB；以及成为外部端子的多根导线LD。DP_HS、DP_LS、DP_CT、LDB分别具有大致矩形的平面形状。DP_HS与DP_LS在PA内的平面区域的约2/3的区域内相互邻接配置，DP_CT配置在剩余的约1/3的区域内。LDB配置在DP_LS的一边和与其接近并相向的PA上的一边之间。
在芯片焊垫DP_HS、DP_LS、DP_CT的上表面，分别经由电镀层来搭载半导体芯片HSCP、LSCP、CTLCP。如图12所述，在半导体芯片HSCP上，形成高压侧的晶体管(功率晶体管)QH、QH′，在半导体芯片LSCP上，形成低压侧的晶体管(功率晶体管)QL，在半导体芯片CTLCP上，形成除此以外的各种控制电路。本例中，LSCP的面积被设计成比HSCP的面积大两倍左右。例如，在将12V的输入电源电压VIN转换成1.2V的输出电源电压时，使QL导通的时间比使QH导通的时间长十倍左右。因此，通过增大LSCP的面积，能够降低导通电阻，并提高电源器件的电力效率。而且，各芯片焊垫DP_HS、DP_LS、DP_CT的下表面从PA的背面露出(参照图16)。其中，DP_LS的露出面积最大，其次是DP_HS的露出面积。由此，在降低QL的导通电阻的同时，还能够提高散热性。
半导体芯片HSCP的背面具有漏极电极，表面具有源极电极Sh1～Sh3和栅极电极Gh。由此，漏极电极与DP_HS电连接。源极电极Sh1～Sh3分别通过HSCP的内部布线而连接。而且，半导体芯片LSCP的背面具有漏极电极，表面具有源极电极S11、S12和栅极电极G1。所述漏极电极与DP_LS电连接。源极电极S11、S12分别通过LSCP的内部布线而连接。而且，半导体芯片CTLCP的表面具有电极PDh1、PDh2、PD11、PD12的多个电极。CTLCP的背面与DP_CT电连接。
在芯片焊垫DP_HS的外围，配置成为输入电源电压VIN用的多根(本例中为八根)导线(外部端子)LD和成为开关信号SW用的导线LD。其中，成为VIN用的多根导线LD是与DP_HS一体化而形成。因此，HSCP的漏极电极经由DP_HS而与VIN用的导线LD电连接。在芯片焊垫DP_LS的外围，配置成为SW用的多根(本例中为七根)导线LD。成为所述SW用的多根导线LD是与DP_LS一体化而形成。因此，LSCP的漏极电极经由DP_LS而与SW用的导线LD电连接。在导线布线LDB的外围，配置成为接地电源电压PGND用的多根(本例中为五根)导线LD。成为所述PGND用的多根导线LD是与LDB一体化而形成。
在芯片焊垫DP_CT的外围，配置有成为接地电源电压SGND用的多根(本例中为三根)导线LD。成为所述SGND用的多根导线LD是与DP_CT一体化形成。因此，CTLCP的背面经由DP_CT而与SGND用的导线LD电连接。此外，在DP_CT的外围，配置有十六根导线LD。这些导线分别如图12所示，分别为BOOT用、CLK用、PHI用、PHO用、CT用、CS用、CSLP用、VCIN用、IREF用、PGD用、SHR用、EO/EN用、VREFI/POS用、FB用、SS用、ONOF用的导线。这些导线LD分别经由电镀层及接合线BW而连接于CTLCP的表面所具有的规定电极。
图15所示的封装PA还具有两个金属板(导体板)MB1、MB2。MB1、MB2例如由以铜(Cu)为代表的高导电性及导热性的金属所形成。MB1连接半导体芯片HSCP上所具有的源极电极Sh1与芯片焊垫DP_LS。由此，HSCP中的晶体管QH的源极连接于开关信号SW用的导线LD。MB2连接半导体芯片LSCP上所具有的源极电极S11与导线布线LDB。由此，LSCP中的晶体管QL的源极连接于接地电源电压PGND用的导线LD。
半导体芯片HSCP上所具有的源极电极Sh3经由接合线BW而连接于配置于上述DP_HS外围的SW用的导线LD。HSCP上所具有的栅极电极Gh及源极电极Sh2分别经由BW而连接于半导体芯片CTLCP上所具有的电极PDh1及PDh2。LSCP上所具有的栅极电极G1及源极电极S12分别经由BW而连接于CTLCP上所具有的电极PD11及PD12。PDh1及PDh2相当于图12中的驱动器电路DVh的输出节点及基准电压节点，PD11及PD12相当于图12中的驱动器电路DV1的输出节点及基准电压节点。
而且，如图16A、B所示，在封装PA的背面露出的导线LD的下表面及芯片焊垫DP_HS、DP_LS、DP_CT的下表面上，形成有电镀层10。电镀层10为焊锡层，是封装PA形成后形成的电镀层。电镀层10是为了在布线基板(PCB)上安装POL时使与PCB的焊接变得容易而设置的。半导体芯片HSCP经由电镀层9a及粘合层11a而连接在DP_HS的上表面上。半导体芯片LSCP经由电镀层9b及粘合层11a而连接在DP_LS的上表面上。半导体芯片CTLCP经由电镀层9d及粘合层11a而连接在DP_CT的上表面上。
此外，HSCP、LSCP经由粘合层11b分别连接于金属板MB1、MB2。MB1经由粘合层11c及电镀层9c而连接于DP_LS上。而且，来自CTLCP的接合线BW经由电镀层9f而连接于导线LD。粘合层11a～11c由焊锡形成。各芯片焊垫DP_HS、DP_LS、DP_CT、导线布线LDB及导线LD例如以铜(Cu)等金属为主材料而形成。各电镀层9a、9b、9c、9d、9f例如为银(Ag)电镀层或金(Au)电镀层等。
如上所述，通过将多个半导体芯片集成(封装)到一个半导体封装内，除了能够实现电源器件的小型化以外，还可获得因缩小布线寄生电感而实现的高频化、高效率化。而且，通过使各芯片焊垫DP_HS、DP_LS、DP_CT的下表面从封装PA的背面作为电极而露出，可使电极低电阻化或提高散热性。此外，使用两个金属板(导体板)MB1、MB2进行连接，与使用接合线BW进行连接的情况相比，可使所述连接部分低电阻化或提高散热性。
《半导体器件的设备结构》
图17所示的是图12的半导体器件中，形成有高压侧的晶体管(功率晶体管)的半导体芯片HSCP的设备结构例的剖面图。本例中以高压侧的晶体管QH(及QH′)为例，但对于低压侧的晶体管QL的结构也同样适用。晶体管QH(QH′)形成在半导体衬底21的主表面上，其中，半导体衬底21具有由n+型单晶硅等构成的衬底本体21a和由n-型硅单晶构成的外延层21b。在所述外延层21b的主表面上，形成有例如由氧化硅等构成的场绝缘膜(元件分隔区域)22。
由所述场绝缘膜22与其下层的p型阱PWL1围成的激活区域内，形成有构成QH、QH′的多个单位晶体管单元。QH是通过使所述多个单位晶体管单元并联连接而形成。另一方面，QH′例如为通过将所述并联连接的单位晶体管单元的个数设为QH的1/21000等而形成。各单位晶体管单元例如由沟槽栅极结构的n沟道型的功率MOS晶体管形成。
衬底本体21a及外延层21b具有作为上述单位晶体管单元的漏极区域的功能。在半导体衬底21的背面，形成有漏极电极用的背面电极BE。所述背面电极BE例如为从半导体衬底21的背面依次层叠钛(Ti)层、镍(Ni)层及金(Au)层而形成。在图16A、B所示的POL中，所述背面电极BE经由粘合层11a而耦合并电连接于芯片焊垫DP_HS(电镀层9a)上。
而且，外延层21b中形成的p型半导体区域23具有作为上述单位晶体管单元的沟道形成区域的功能。此外，所述p型半导体区域23的上部所形成的n+型半导体区域24具有作为单位晶体管单元的源极区域的功能。而且，在半导体衬底21上，形成从其主表面朝向半导体衬底21的厚度方向延伸的槽25。槽25以以下方式形成，即，从n+型半导体区域24的上表面贯穿n+型半导体区域24及p型半导体区域23，并在其下层的外延层21b中终止。在所述槽25的底面及侧面形成有例如由氧化硅构成的栅极绝缘膜26。
在槽25内，经由栅极绝缘膜26而埋入栅极电极27。栅极电极27例如具有添加有n型杂质的多晶硅膜。栅极电极27具有作为上述单位晶体管单元的栅极电极的功能。而且，在场绝缘膜22上的一部分，还形成有由与栅极电极27为同一层的导电性膜构成的栅极引出用的布线部27a，栅极电极27与栅极引出用的布线部27a是一体地形成并彼此电连接。另外，在图17的剖面图未示出的区域中，栅极电极27与栅极引出用的布线部27a一体地连接。栅极引出用的布线部27a通过接触孔29a而与栅极布线30G电连接，其中，所述接触孔29a形成于覆盖布线部27a的绝缘膜28。
另一方面，源极布线30S通过形成于绝缘膜28上的接触孔29b而与源极用的n+型半导体区域24电连接。而且，源极布线30S与p型半导体区域23的上部且与n+型半导体区域24的相邻形成的p+型半导体区域31电连接，并以此与沟道形成用的p型半导体区域23电连接。栅极布线30G及源极布线30S可以通过下述方式形成，即在形成有接触孔29a、29b的绝缘膜28上，以埋入接触孔29a、29b的方式形成金属膜(例如铝膜)，并对所述金属膜进行图案化。
栅极布线30G及源极布线30S被由聚酰亚胺树脂等构成的保护膜(绝缘膜)32所覆盖。所述保护膜32是半导体芯片HSCP的最上层的膜(绝缘膜)。在保护膜32的一部分上，形成露出其下层的栅极布线30G或源极布线30S的一部分的开口部33，从所述开口部33露出的栅极布线30G部分是上述栅极电极Gh，从开口部33露出的源极布线30S部分是上述源极电极Sh1～Sh3。如上所述，源极电极Sh1～Sh3在最上层被保护膜32隔离，但通过源极布线30S而彼此电连接。
在电极Gh、Sh1～Sh3的表面(即在开口部33的底部露出的栅极布线30G部分及源极布线30S部分上)，通过电镀法等形成金属层34。金属层34由栅极布线30G或源极布线30S上形成的金属层34a和其上形成的金属层34b的层叠膜所形成。下层的金属层34a例如由镍(Ni)等构成，主要具有抑制或防止底层的栅极布线30G或源极布线30S的铝发生氧化的功能。而且，其上层的金属层34b例如由金(Au)构成，主要具有抑制或防止底层的金属层34a的镍发生氧化的功能。
如上所述的高压侧的功率MOS晶体管QH、QH′中的位晶体管单元的动作电流在漏极用的外延层21b与源极用的n+型半导体区域24之间，电流沿着栅极电极27的侧面(即槽25的侧面)而在衬底21的厚度方向上流动。即，沟道沿着半导体芯片HSCP的厚度方向而形成。如上所述，半导体芯片HSCP是形成具有沟槽型栅极结构的纵型MOSFET(功率MOSFET)的半导体芯片。本例中，所谓纵型MOSFET是指对应于源极/漏极间的电流在半导体衬底(衬底21)的厚度方向(与半导体衬底的主表面大致垂直的方向)上流动的MOSFET。
《主要效果的说明》
以上，通过使用本实施方式4的电源器件，具有代表性地说明了能够与实施方式3一样获得易于更改相位数(包括动态变更以及其自动变更)的多相式电源器件。而且，还能够实现电源器件的小型化或多相动作的稳定化以及提高电力变更效率等。此外，能够以小型的半导体器件来实现实施方式3的电源器件的功能。
以上，利用实施方式对本申请发明人所完成的发明进行了详细的说明，但是，本发明并不受上述实施方式的限制，本发明能够在不脱离其要旨的范围内作出各种变更。
《振荡电路组件的变形例》
图18所示的是图3的变形例，图18A、B分别为不同结构例的电路框图。在上述的图3中，利用放电时间和充电时间这两者来生成时钟信号CLK，但是也可以视情况而定，如图18A所示，只利用放电时间或充电时间的其中一方(图18A的示例中为充电时间)来产生CLK。与图3的振荡电路组件OSC_BKa相比，图18A所示的振荡电路组件OSC_BKc在结构上具有如下不同，即：ISb及MN1被置换成n沟道型MOS晶体管MN20，时钟信号产生电路CKGa被置换成时钟信号产生电路CKGb，此外，在图18A所示的振荡电路组件OSC_BKc中，还对MN20的栅极追加了开关SC40。
CKGb在时钟控制信号CT的电压电平超过高电位侧阈值电压Vh时，输出具有规定脉冲宽度Tw的单触发‘H’脉冲信号作为时钟信号CLK，并且输出具有规定脉冲宽度的单触发‘H’脉冲信号作为放电信号DIS。所述DIS在开关SC40导通时被施加至MN20的栅极。SC40根据主从控制信号MS，在主设备的情况下被驱动为导通，在从设备的情况下被驱动为断开。
因此，如图18A所示，在将两个OSC_BKc[1]、OSC_BKc[2]连接于电容Cct时，以2×Ia来对Cct进行充电动作，当Cct的电压电平达到Vh时，Cct的电荷通过OSC_BKc[1]内的MN20[1]瞬间放电后，再次进行充电动作。当振荡电路组件OSC_BKc的连接数为n时，充电电流达到n×Ia，与此相应，CLK的频率也增加了n倍。但是，如前所述的结构例中，由于电容Cct的放电动作，有可能导致无法对与振荡电路组件的连接数相应的CLK频率进行精度良好的调整。而且，CLK的占空比会根据振荡电路组件的连接数而发生变化。从此观点出发，如图3所示，优选同时采用放电时间和充电时间这两者的方式。
而且，在图3中，采用了在接地电源电压GND侧的恒定电流路径上设置切换开关(n沟道型MOS晶体管MN1)的结构，但是也可以如图18B所示，采用在电源电压VCIN侧的恒定电流路径上设置切换开关(p沟道型MOS晶体管MP1)的结构来代替图3的结构。此时，与图3的结构例相反，在VCIN侧设置恒定电流电路ISb，在接地电源电压GND侧设置恒定电流电路ISa。并且，通过时钟信号CLK来控制VCIN侧所设的MP1的导通/断开。此外，还可以考虑下述结构：结合图3与图18B的结构，在电源电压VCIN侧和接地电源电压GND侧这两侧设置切换开关，并且在恒定电流电路中流过相同的电流，从而排他性地控制所述切换开关。
但是，上述结构中，需要具有p沟道型MOS晶体管。通常，n沟道型MOS晶体管的导通电阻要小于p沟道型MOS晶体管，因此为了实现小面积化或高精度化，优选图3所示的结构。
而且，例如在图3的各振荡电路组件OSC_BKa中，也可以考虑下述控制方式，即：将恒定电流电路ISa、Isb作为可变电流电路，只在主设备上连接电容Cct，并根据相位数来使ISa、ISb的电流Ia、Ib设为n倍。但是，此时，必须对主设备设定相位数的信息，或者因在各半导体器件中搭载可变电流电路而导致半导体器件的大型化。从此观点出发，优选图3所示的结构。

Claims (17)

1.一种半导体器件，其特征在于，
具有：
第一晶体管和第二晶体管，所述第一晶体管和第二晶体管分别构成DC/DC转换器的高压侧晶体管和低压侧晶体管；
第一节点；
充放电电路，所述充放电电路对所述第一节点进行充放电，并具有规定充电速度或放电速度的恒流源以及切换充电和放电的切换开关；
时钟信号产生电路，所述时钟信号产生电路通过判定所述第一节点的电压电平来产生第一时钟信号；
第二节点，所述第二节点传输共用时钟信号；
第一开关，所述第一开关在被驱动为导通时连接所述时钟信号产生电路与所述第二节点，并将所述第一时钟信号作为所述共用时钟信号进行传输；
第三节点，所述第三节点被输入脉冲输入信号；
第四节点，所述第四节点输出脉冲输出信号；
脉冲信号产生电路，所述脉冲信号产生电路产生使所述脉冲输入信号以所述共用时钟信号的预定周期量延迟后的延迟脉冲信号，并将所述延迟脉冲信号作为所述脉冲输出信号进行传输；以及
PWM控制电路，所述PWM控制电路以所述脉冲输入信号或所述脉冲输出信号为起点，通过PWM信号来切换控制所述第一晶体管和所述第二晶体管。
2.如权利要求1所述的半导体器件，其特征在于，
所述充放电电路包括：
第一恒流源，所述第一恒流源设置在所述第一节点与高电位侧电源电压之间；和
切换开关和第二恒流源，所述切换开关和第二恒流源串联设置在所述第一节点与低电位侧电源电压之间，
所述切换开关通过所述共用时钟信号来控制通断；
所述时钟信号产生电路在所述第一节点的电压电平达到高电位侧阈值电压和低电位侧阈值电压时分别使输出电压电平发生跳变，从而产生所述第一时钟信号。
3.如权利要求1所述的半导体器件，其特征在于，还包括：
第二开关，所述第二开关在被驱动为导通时将所述充放电电路连接到所述第一节点；和
选择开关电路，所述选择开关电路选择是将所述脉冲输入信号作为所述脉冲输出信号进行传输，还是将所述延迟脉冲信号作为所述脉冲输出信号进行传输。
4.如权利要求3所述的半导体器件，其特征在于，
所述第一晶体管和所述第二晶体管通过外部电感器向外部负载提供电源；
所述PWM控制电路以所述脉冲输入信号或所述脉冲输出信号为起点，分别将所述第一晶体管控制为导通、将所述第二晶体管控制为断开，当流经所述第一晶体管的电流达到反映了针对所述外部负载的电源检测结果的判定电平时，分别将所述第一晶体管控制为断开、将所述第二晶体管控制为导通。
5.如权利要求4所述的半导体器件，其特征在于，
还包括检测所述判定电平的大小来控制使能信号的激活与非激活的使能检测电路；
当所述使能信号为激活状态时，将所述第二开关控制为导通，所述选择开关电路将所述延迟脉冲信号作为所述脉冲输出信号进行传输，当所述使能信号为非激活状态时，将所述第二开关控制为断开，所述选择开关电路将所述脉冲输入信号作为所述脉冲输出信号进行传输。
6.如权利要求1所述的半导体器件，其特征在于，
所述第一节点至所述第四节点是外部端子；
所述半导体器件被安装在一个半导体封装内。
7.一种半导体器件，其特征在于，
具有：
第一晶体管和第二晶体管，所述第一晶体管和第二晶体管分别构成DC/DC转换器的高压侧晶体管和低压侧晶体管，并向外部负载提供电源；
第一节点；
充放电电路，所述充放电电路对所述第一节点进行充放电，并具有规定充电速度或放电速度的恒流源以及切换充电与放电的切换开关；
时钟信号产生电路，所述时钟信号产生电路通过判定所述第一节点的电压电平来产生第一时钟信号；
第二节点，所述第二节点传输共用时钟信号；
第一开关，所述第一开关在被驱动为导通时连接所述时钟信号产生电路与所述第二节点，并将所述第一时钟信号作为所述共用时钟信号进行传输；
第三节点，所述第三节点被输入脉冲输入信号；
第四节点，所述第四节点输出脉冲输出信号；
脉冲信号产生电路，所述脉冲信号产生电路产生使所述脉冲输入信号以所述共用时钟信号的预定的周期量延迟后的延迟脉冲信号，并将所述延迟脉冲信号作为所述脉冲输出信号进行传输；以及
PWM控制电路，所述PWM控制电路通过PWM信号来切换控制所述第一晶体管和所述第二晶体管，
其中，所述PWM控制电路包括：
第五节点，所述第五节点成为所述外部负载的电源电压的检测节点；
误差放大器电路，所述误差放大器电路以基准电压电平为基准来放大所述第五节点的电压电平，并输出误差放大器信号；
第六节点，所述第六节点传输判定电压电平；
导通控制电路，所述导通控制电路控制所述误差放大器电路的输出节点与所述第六节点的导通与非导通；
电流检测电路，所述电流检测电路检测流经所述第一晶体管的电流，并产生将所述电流转换为电压后的电流检测信号；
第一比较器电路，所述第一比较器电路在所述电流检测信号达到所述判定电压电平时输出第一信号；以及
锁存电路，所述锁存电路以所述脉冲输入信号或所述脉冲输出信号为起点，使PWM信号跳变至导通电平，并以所述第一信号为起点，使所述PWM信号跳变至断开电平；
其中，当所述PWM信号为导通电平时，分别将所述第一晶体管控制为导通、将所述第二晶体管控制为断开，当所述PWM信号为断开电平时，分别将所述第一晶体管控制为断开、将所述第二晶体管控制为导通。
8.如权利要求7所述的半导体器件，其特征在于，
还包括主从检测电路，所述主从检测电路在所述第五节点的电压电平大于第一电压电平时输出从信号，在所述第五节点的电压电平小于所述第一电压电平时输出主信号；
其中，所述第五节点耦合于所述外部负载的电源节点，或者被施加比所述第一电压电平大的固定电压；
所述第一开关接收所述主信号而被驱动为导通，接收所述从信号而被驱动为断开。
9.如权利要求7所述的半导体器件，其特征在于，还包括：
第二开关，所述第二开关在被驱动为导通时将所述充放电电路连接于所述第一节点；和
第一选择开关电路，所述第一选择开关电路选择是将所述脉冲输入信号作为所述脉冲输出信号进行传输，还是将所述延迟脉冲信号作为所述脉冲输出信号进行传输，
所述第二开关在使能信号为激活状态时被驱动为导通、在使能信号为非激活状态时被驱动为断开；
所述第一选择开关电路在所述使能信号为激活状态时将所述延迟脉冲信号作为所述脉冲输出信号进行传输，在所述使能信号为非激活状态时将所述脉冲输入信号作为所述脉冲输出信号进行传输。
10.如权利要求9所述的半导体器件，其特征在于，还具有：
使能检测电路，所述使能检测电路通过迟滞比较器来判定所述第六节点的所述判定电压电平的大小，并根据判定结果将所述使能信号控制为激活与非激活。
11.如权利要求10所述的半导体器件，其特征在于，还包括：
第七节点；和
第二选择开关电路，所述第二选择开关电路选择将所述第七节点连接于所述误差放大器电路的输出节点还是连接于所述迟滞比较器，
其中，所述迟滞比较器的迟滞特性能够通过连接于所述第七节点的外部元件来进行可变设定。
12.如权利要求7所述的半导体器件，其特征在于，
所述第一节点至所述第六节点为外部端子；
所述半导体器件被安装在一个半导体封装内。
13.一种电源器件，其特征在于，
具有：
第一至第m半导体器件，其中m是2以上的整数；
第一至第m电感器，所述第一至第m电感器的一端共用连接于输出电源节点；和
外部电容，
其中，所述第一半导体器件包括第一充放电端子、第一时钟端子、第一输出端子、第一脉冲输入端子和第一脉冲输出端子；
所述第m半导体器件包括第m充放电端子、第m时钟端子、第m输出端子、第m脉冲输入端子和第m脉冲输出端子；
所述第一充放电端子至第m充放电端子共用连接于所述外部电容的一端；
所述第一时钟端子至第m时钟端子共用连接并且传输共用时钟信号；
所述第一输出端子至第m输出端子分别连接于所述第一至第m电感器的另一端；
所述第一脉冲输入端子连接于所述第m脉冲输出端子；
第k脉冲输出端子依次连接于第(k+1)脉冲输入端子，其中k为满足1≤k≤(m-1)的整数；
所述第一半导体器件还包括：
第一高压侧晶体管，所述第一高压侧晶体管的一端连接于所述第一输出端子；
第一低压侧晶体管，所述第一低压侧晶体管的一端连接于所述第一输出端子；
第一充放电电路，所述第一充放电电路对所述第一充放电端子进行充放电，并具有规定充电速度或放电速度的第一恒流源以及切换充电与放电的第一切换开关；
第一时钟信号产生电路，所述第一时钟信号产生电路通过判定所述第一充放电端子的电压电平以产生第一时钟信号；
第一时钟开关，所述第一时钟开关在被驱动为导通时，连接所述第一时钟信号产生电路与所述第一时钟端子；
第一脉冲信号产生电路，所述第一脉冲信号产生电路产生使从所述第一脉冲输入端子输入的第一脉冲输入信号以所述共用时钟信号的预定的周期量延迟后的第一脉冲输出信号，并将所述第一脉冲输出信号传输至所述第一脉冲输出端子；以及
第一PWM控制电路，所述第一PWM控制电路以所述第一脉冲输入信号或所述第一脉冲输出信号为起点，通过第一PWM信号切换控制所述第一高压侧晶体管及所述第一低压侧晶体管；
所述第m半导体器件还包括：
第m高压侧晶体管，所述第m高压侧晶体管的一端连接于所述第m输出端子；
第m低压侧晶体管，所述第m低压侧晶体管的一端连接于所述第m输出端子；
第m充放电电路，所述第m充放电电路对所述第m充放电端子进行充放电，并具有规定充电速度或放电速度的第m恒流源以及切换充电与放电的第m切换开关；
第m时钟信号产生电路，所述第m时钟信号产生电路通过判定所述第m充放电端子的电压电平以产生第m时钟信号；
第m时钟开关，所述第m时钟开关在被驱动为导通时，连接所述第m时钟信号产生电路与所述第m时钟端子；
第m脉冲信号产生电路，所述第m脉冲信号产生电路产生使从所述第m脉冲输入端子输入的第m脉冲输入信号以所述共用时钟信号的预定的周期量延迟后的第m脉冲输出信号，并将所述第m脉冲输出信号传输至所述第m脉冲输出端子；以及
第m PWM控制电路，所述第m PWM控制电路以所述第m脉冲输入信号或所述第m脉冲输出信号为起点，通过第m PWM信号切换控制所述第m高压侧晶体管及所述第m低压侧晶体管；
其中，所述第一时钟开关被驱动为导通，所述第m时钟开关被驱动为断开，从而将所述第一时钟信号作为所述共用时钟信号进行传输；
所述第一恒流源至所述第m恒流源的电流值均相等。
14.如权利要求13所述的电源器件，其特征在于，
所述第一充放电电路包括：
第一高电位侧恒流源，所述第一高电位侧恒流源设置在所述第一充放电端子与高电位侧电源电压之间；和
所述第一切换开关和第一低电位侧恒流源，所述第一切换开关和第一低电位侧恒流源串联设置在所述第一充放电端子与低电位侧电源电压之间，
其中，所述第一切换开关通过所述共用时钟信号来控制导通或断开；
所述第m充放电电路包括：
第m高电位侧恒流源，所述第m高电位侧恒流源设置在所述第m充放电端子与高电位侧电源电压之间；和
所述第m切换开关和第m低电位侧恒流源，所述第m切换开关和第m低电位侧恒流源串联设置在所述第m充放电端子与低电位侧电源电压之间，
其中，所述第m切换开关通过所述共用时钟信号来控制导通或断开。
15.如权利要求13所述的电源器件，其特征在于，
所述第一半导体器件还包括：
第一时钟控制开关，所述第一时钟控制开关在第一使能信号为激活状态时，将所述第一充放电电路连接于所述第一充放电端子；和
第一脉冲选择开关电路，所述第一脉冲选择开关电路在所述第一使能信号为激活状态时，将来自所述第一脉冲信号产生电路的所述第一脉冲输出信号传输至所述第一脉冲输出端子，并在所述第一使能信号为非激活状态时，将所述第一脉冲输入信号传输至所述第一脉冲输出端子，
所述第m半导体器件还包括：
第m时钟控制开关，所述第m时钟控制开关在第m使能信号为激活状态时，将所述第m充放电电路连接于所述第m充放电端子；以及
第m脉冲选择开关电路，所述第m脉冲选择开关电路在所述第m使能信号为激活状态时，将来自所述第m脉冲信号产生电路的所述第m脉冲输出信号传输至所述第m脉冲输出端子，在所述第m使能信号为非激活状态时，将所述第m脉冲输入信号传输至所述第m脉冲输出端子。
16.如权利要求15所述的电源器件，其特征在于，
所述第一半导体器件还包括：第一判定电平端子和第一反馈端子；
所述第m半导体器件还包括：第m判定电平端子和第m反馈端子；
所述第一判定电平端子至所述第m判定电平端子共用连接并且传输共用判定电压电平；
所述第一反馈端子耦合于所述输出电源节点；
对所述第m反馈端子施加预定的固定电压；
所述第一PWM控制电路包括：
第一误差放大器电路，所述第一误差放大器电路检测所述第一反馈端子的电压电平，并输出反映了该检测结果的第一判定电压电平；
第一导通控制电路，所述第一导通控制电路控制所述第一误差放大器电路的输出节点与所述第一判定电平端子的导通与非导通；
第一电流检测电路，所述第一电流检测电路检测流经所述第一高压侧晶体管的电流，并产生将所述电流转换为电压后的第一电流检测信号；
第一比较器电路，所述第一比较器电路在所述第一电流检测信号达到所述共用判定电压电平时输出第一信号；以及
第一锁存电路，所述第一锁存电路以所述第一脉冲输入信号或所述第一脉冲输出信号为起点，使所述第一PWM信号跳变至导通电平，并以所述第一信号为起点，使所述第一PWM信号跳变至断开电平；
所述第m PWM控制电路包括：
第m误差放大器电路，所述第m误差放大器电路检测所述第m反馈端子的电压电平，并输出反映了所述检测结果的第m判定电压电平；
第m导通控制电路，所述第m导通控制电路控制所述第m误差放大器电路的输出节点与所述第m判定电平端子的导通与非导通；
第m电流检测电路，所述第m电流检测电路检测流经所述第m高压侧晶体管的电流，并产生将所述电流转换为电压后的第m电流检测信号；
第m比较器电路，所述第m比较器电路在所述第m电流检测信号达到所述共用判定电压电平时输出第m信号；以及
第m锁存电路，所述第m锁存电路以所述第m脉冲输入信号或所述第m脉冲输出信号为起点，使所述第m PWM信号跳变至导通电平，并以所述第m信号为起点，使所述第m PWM信号跳变至断开电平；
其中，所述第一导通控制电路被控制成为导通状态；
所述第m导通控制电路被控制成为非导通状态。
17.如权利要求16所述的电源器件，其特征在于，
所述第一半导体器件还包括：第一使能检测电路，所述第一使能检测电路通过第一迟滞比较器来判定所述共用判定电压电平的大小，并根据该判定结果来控制所述第一使能信号的激活与非激活；
所述第m半导体器件还包括：第m使能检测电路，所述第m使能检测电路通过第m迟滞比较器来判定所述共用判定电压电平的大小，并根据该判定结果来控制所述第m使能信号的激活与非激活。
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