TW201135942A - Thin film transistor, method of manufacturing active layers of the thin film transistor, and display device - Google Patents

Thin film transistor, method of manufacturing active layers of the thin film transistor, and display device Download PDF

Info

Publication number
TW201135942A
TW201135942A TW100100240A TW100100240A TW201135942A TW 201135942 A TW201135942 A TW 201135942A TW 100100240 A TW100100240 A TW 100100240A TW 100100240 A TW100100240 A TW 100100240A TW 201135942 A TW201135942 A TW 201135942A
Authority
TW
Taiwan
Prior art keywords
layer
polycrystalline semiconductor
semiconductor layer
electrode
thin film
Prior art date
Application number
TW100100240A
Other languages
English (en)
Other versions
TWI436484B (zh
Inventor
Yong-Duck Son
Ki-Yong Lee
Jin-Wook Seo
Min-Jae Jeong
Byung-Soo So
Seung-Kyu Park
Kil-Won Lee
Yun-Mo Chung
Byoung-Keon Park
Dong-Hyun Lee
Jong-Ryuk Park
Tak-Young Lee
Jae-Wan Jung
Original Assignee
Samsung Mobile Display Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Mobile Display Co Ltd filed Critical Samsung Mobile Display Co Ltd
Publication of TW201135942A publication Critical patent/TW201135942A/zh
Application granted granted Critical
Publication of TWI436484B publication Critical patent/TWI436484B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02672—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using crystallisation enhancing elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1277—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using a crystallisation promoting species, e.g. local introduction of Ni catalyst
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1281—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor by using structural features to control crystal growth, e.g. placement of grain filters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs

Description

201135942 六、發明說明： 【發明所屬之技術領域】 [0001] 本發明是有關於一種薄膜電晶體，特別是有關於一種包 含多晶半導體層之薄膜電晶體，薄膜電晶體之活性層之 製造方法，以及包含薄膜電晶體之顯示器裝置。 【先前技術·】 [0002] 目前，顯示器裝置係用於顯示影像。有機發光二極體 (OLED)顯示器越來越常用作顯示器裝置。當有機發光二 極體顯示器作為液晶顯示器（LCD)時，因為其可自行發光 且不需額外光源，所以可減少顯示器裝置的厚度及重量 。另外，有機發光二極體（OLED)顯示器具有高品質特性 ，例如電力消耗低、高發光度、以及高反應速率。傳統 的有機發光二極體（OLED)顯示器包含形成於有機發光二 極體顯示器的每一像素之薄膜電晶體（thin film transistor, TFT)以及連結至薄膜電晶體之有機發光 元件。 [0003] 薄膜電晶體包含一半導體層。近年來，已發展出透過金 屬催化劑的擴散，形成一利用一多晶半導體層的矽層之 技術。然而，透過金屬催化劑的擴散使石夕層由多晶半導 體層形成的案例看來，金屬催化劑在其擴散終止部位的 濃度高於其他部位的濃度。於是，多晶半導體層的半導 體特性的劣化是個問題。 [0004] 上述資訊係僅用以加強了解先前技術之背景知識，並包 含描述此領域中之技術工作者所熟知且不構成先前技術 的資訊。 100100240 表單編號A0101 第4頁/共64頁 1003086361-0 201135942 , 【發明内容】 [0005] 本發明之態樣係提供一種包含一多晶半導體層之薄膜電 晶體，一薄膜電晶體之活性層之製造方法，以及一顯示 器裝置，該顯示器裝置具有可將在透過金屬催化劑之擴 散下，以多晶半導體層形成一矽層時，由於金屬催化劑 濃度的差異，所造成之多晶半導體層的半導體特性劣化 降至最低的優點。 [0006] 本發明之態樣係提供一種薄膜電晶體，其包含一設置於 一基板上之第一多晶半導體層，一設置於第一多晶半導 〇 體層之第二多晶半導體層，以及供以聯接第一多晶半導 體層且彼此相隔一特定區間之複數個金屬催化劑。 [0007] 根據本發明之另一態樣，第一多晶半導體層及第二多晶 ； 半導體層可利用金屬催化劑進行結晶化。 [0008] 根據本發明之另一態樣，金屬催化劑可包含鎳（Ni)、鈀 (Pd)、鈦（Ti)、銀（Ag)、金（Au)、錫（Sn)、銻（Sb)、 銅（Cu)、钻（Co)、翻（Mo)、铽（Tb)、釕（Ru)、鎘（Cd) ◎ ，以及鉑（Pt)之其中之一或多個。 [0009] 根據本發明之另一態樣，第二多晶半導體層的厚度為第 一多晶半導體層厚度之0. 3至3倍。 [0010] 根據本發明之另一態樣，金屬催化劑可設置於基板與第 一多晶半導體層之間。 [0011] 根據本發明之另一態樣，金屬催化劑可放置於第一多晶 半導體層與第二多晶半導體層之間。 [0012] 根據本發明之另一態樣，薄膜電晶體可更進一步包含一 100100240 表單編號 A0101 第 5 頁/共 64 頁 1003086361-0 201135942 設置於第二多晶半導體層之閘極電極，一源極電極，以 及一汲極電極，其中源極電極與汲極電極連結至第二多 晶半導體層。 [0013] 本發明之態樣提出一種薄膜電晶體之活性層之製造方法 ，其包含喷灑複數個金屬催化劑於一基板上使複數個金 屬催化劑彼此相隔一特定區間，形成一具有第一寬度於 有金屬催化劑之基板上之第一矽層，且金屬催化劑介於 第一矽層和基板之間，形成具有一較第一寬度大的第二 寬度之第二矽層於第一矽層上，使得第二矽層覆蓋第一 矽層，加熱第一矽層及第二矽層而形成一第一多晶半導 體層及一第二多晶半導體層，以及圖像化第一多晶半導 體層及第二多晶半導體層，使得第一多晶半導體層及第 二多晶半導體層具有小於第一寬度之一第三寬度。 [0014] 根據本發明之另一態樣，執行第一多晶半導體層與第二 多晶半導體層之圖像化使得第一多晶半導體層之兩端得 以移除。 [0015] 根據本發明之另一態樣，第一多晶半導體層的形成及第 二多晶半導體層的形成包含將金屬催化劑擴散入第一矽 層及第二矽層。 [0016] 根據本發明之另一態樣，喷灑金屬催化劑以使金屬催化 劑設置濃度為1〇12/平方公分至1〇14/平方公分之間。 [0017] 本發明之態樣提供一種薄膜電晶體的活體層之製造方法 ，係包含在基板上形成一第一梦層，噴麗複數個金屬催 化劑於第一矽層上使得金屬催化劑彼此相隔開；圖像化 100100240 表單編號A0101 第6頁/共64頁 1003086361-0 201135942 第一砍層使得第一 χδ夕層具有一第一寬度；在第一 Z夕層上 形成具有大於第一寬度之一第二寬度之一第二矽層，使 得第二矽層覆蓋第一矽層及使得金屬催化劑介於第二矽 層與第一矽層之間；加熱第一矽層及第二矽層而形成一 第一多晶半導體層及一第二多晶半導體層；以及圖像化 第一多晶半導體層及第二多晶半導體層，使得第一多晶 半導體層及第二多晶半導體層具有小於第一寬度之一第 三寬度。 [0018] 根據本發明之另一態樣，執行第一多晶體半導層與第二 多晶半導體層之圖像化使得第一多晶半導體層之兩端得 以移除。 [0019] 根據本發明之另一態樣，其中藉由將金屬催化劑擴散入 第一矽層及第二矽層而形成第一多晶半導體層及第二多 晶半導體層。
[0020] 根據本發明之另一態樣，可執行金屬催化劑之喷灑，使 得金屬催化劑設置濃度為1012/平方公分至1014/平方公 分之間。 [0021] 本發明之態樣提供一有機發光二極體（OLED)，係包含一 基板，一薄膜電晶體，薄膜電晶體係包含一設置於基板 上之第一多晶半導體層，一設置於第一多晶半導體層之 第二多晶半導體層，及供以聯接第一多晶半導體層，且 彼此相隔一特定區間之複數個金屬催化劑，以及一有機 發光元件，此有機發光元件係包含一連結至薄膜電晶體 之第一電極，一設置於第一電極上之有機發光層，以及 100100240 表單編號A0101 第7頁/共64頁 1003086361-0 201135942 一設置於有機發光層上之第二電極。 [0022] 根據本發明之另一態樣，第一多晶半導體層及第二多晶 半導體層可利用金屬催化劑進行結晶化。 [0023] 根據本發明之另一態樣，金屬催化劑可設置於基板與第 一多晶半導體層之間。 [0024] 根據本發明之另一態樣，金屬催化劑可設置於第一多晶 半導體層與第二多晶半導體層之間。 [0025] 根據本發明之另一態樣，薄膜電晶體可更進一步包含一 設置於第二多晶半導體層之閘極電極，一源極電極，以 及一汲極電極，其中源極電極與汲極電極連結至第二多 晶半導體層。第一電極可連結至閘極電極。 [0026] 根據本發明之態樣，為了驅動有機發光層，在一操作電 壓源流經一電極時提供一能夠將一電壓下降最小化的顯 示裝置，而電極為一薄膜或具有一寬區域。 [0027] 以下將說明本發明其他的概念以及優點，且本發明的實 施方式將可從下列描述清楚得到。 【實施方式】 [0028] 以下係提供本發明之具體實施以及範例之圖式，其中相 似的元件係以相似數字標示。以下將根據相關圖式來描 述實施例以解釋本發明。 [0029] 應可理解的是後文中說明一元件，膜或層“形成於“一 可為層或膜的第二元件上或“設置於“一可為層或膜的 第二元件上時，可為層或膜的第一元件可直接形成於或 100100240 表單編號A0101 第8頁/共64頁 1003086361-0 201135942 直接設置於第二元件上，層或膜可介於可為層或膜的第 一元件與可為層或膜的第二元件之間之可為層或膜之元 件。再者’如使用於後文中，該術語“形成於“與“位 於“或“設置於“具有相同的意義且並不意味著限於任 何特定的加工製程。此外，每個圖示中的元件的尺寸及 厚度可任意的使用較容易理解及敘述的方式所示，且本 發明之態樣並不限於此。 [0030] Ο 下文中，根據一例示性實施例，一有機發光二極體 (OLED)顯示器1〇1描述於第丨圖至第5圖。例如，雖然有 機發光二極體（OLED)顯示器1〇1依據本發明例示性實施 例係被据述為一顯示器裝置.，但根榦另e例示性實施例 之顯示器裝置可為包含一薄膜電晶體之一液晶顯示器 (LCD) »再者’將在之後描述的一第一多晶半導體層及一 第二多晶半導體·層形成一薄膜電晶體的活性層。 [0031] ❹ 第1圖為根據本發明例示性實施例所繪示有機發光二極艎 (OLED)顯示器ιοί之平面俯視樹。如第1圖所示，有機發 光二極體（OLED)顯示器1〇1包含一區分為一顯示區域dA 及一非顯示區域NA之基板111。像素區域pe形成於基板 111的顯示區域DA以顯示一影像。一或多個驅動電路⑶及 DD在非顯示區域NA形成。在此，像素區域pe是由顯示影 像的最小單元像素所形成之區域。然而，根據本發明例 示性實施例之有機發光二極體（〇LED)，所有的驅動電路 GD及DD不需开;>成於非顯示區域να内，且可忽略部分或所 有的驅動電路GD及DD。 [0032] 100100240 第2圖係繪示於在第1圖中，一包含於有機發光二極體 表單編號A0101 第9頁/共64頁 1003086361-0 201135942 (OLED)顯不器的像素電路之電路示意圖。 [0033] [0034] [0035] 100100240 '圖斤丁才艮據本發明例示性實施例，有機發光二極 體（0LED)顯不益1〇1具有一設置在每個像素區域pE中之 有機發光^件70、二薄膜電晶體（TFT)i〇及2Q、以及 一電容8〇的兩個電晶體一個電容器(2T卜1Cap)結構。 ‘、、、而本發明之態樣並不限於此，有機發光二極體 “）顯示器101可具有其它合適的結構。例如：有機 發=二極體（0LED)顯示器可具有放置三或多個薄膜電晶 體或是二或多個電容於每個像素區域PE之結構，或是形 成具有各式各樣包含額外導線之結構。 如上所述額外形成的一或多個薄膜電晶體及電容器可成 為一補償電路之構成元件。該補償電路的功能為透過改 善形成於每個像素區域PE的有機發光元件70之均勻度用 以抑制偏差。一般說來，補償電路可包含二至八個薄膜 電晶體。此外’形成於基板111的非顯示區域NA之驅動電 路GD及DD(顯示於第1圖）亦可包含額外的薄膜電晶體。有 機發光元件70(顯示於第3圖）包含一陽極電級（即為一電 洞輸入電極）、一陰極電級（即為一電子輸入電極）、以及 一放置在陽極與陰極間的有機發光層。 更特別的是’根據本發明例示性實施例，有機發光二極 體（0LED)顯示器101在每個像素區域pE中包含第一薄膜 電晶體10及第二薄膜電晶體20。每個第一薄膜電晶體1〇 及第二薄膜電晶體2〇包含一閘極電極、一第一多晶半導 體層、一第二多晶半導體層、一源極電極、以及一汲極 電極" 表單煸號A0101 第10頁/共64頁 100308&361-0 201135942 • [0036] 第2圖係繪示連在一起的一電容線路CL、一閘極線路GL、 一資料線路DL、以及一共同電源源極線路VDD。然而，本 發明之態樣並不限於此，有機發光二極體（OLED)顯示器 除了顯示於第2圖的結構外，還可具有其他合適的結構。 於是，電容線路CL可依環境而忽視。 [0037] 第一薄膜電晶體1 0的源極電極係連結至資料線路DL，以 及第一薄膜電晶體1 0的閘極電極係連結至閘極線路GL。 Ο 第一薄膜電晶體10的汲極電極經由電容80連結至電容線 路CL。此外，一節點生成於電容80與第一薄膜電晶體10 的汲極電極之間。第二薄膜電晶體20的閘極電極連結至 此節點。此外，共用電源源極線路VDD係連結至第二薄膜 電晶體20的源極電極，以及有機發光元件70的陽極係連 結至第二薄膜電晶體20的汲極電極。 [0038] 〇 第一薄膜電晶體10係用於一選取一將發光之像素區域PE 之開關。當第一薄膜電晶體10依序打開時，電容80可被 充電。在此，充電的量與經由資料線路DL供應電壓的電 位成正比。此外，當一具有在一個幀的循環之電壓增加 之訊號輸入電容線路CL，且第一薄膜電晶體10關上的同 時，第二薄膜電晶體20的閘極電位上升。第二薄膜電晶 體20的閘極電位的上升是對應於電容線路CL所供應電壓 的能階，而所供應電壓的能階係基於電容80中充電的電 位。此外，當閘極電位高於一臨限電壓，第二薄膜電晶 體20則開啟。相對於此，供應至共用電源源極線路VDD之 電壓經由第二薄膜電晶體20供應至有機發光元件70，所 以有機發光元件70得以發光。然而，本發明之態樣並不 100100240 表單編號A0101 第11頁/共64頁 1003086361-0 201135942 限於上述像素區域PE之構造，其可在範圍内使用各種方 法修飾，且在此範圍内可由熟習此技術之人士輕易地修 飾。 [0039] 下文中，參閱第3圖及第4圖，根據本發明例示性實施例 ，有機發光二極體（OLED)顯示器1 0 1的描述是關於第二 薄膜電晶體20及電容80堆疊之次序的結構。因此可假設 第二薄膜電晶體20為一薄膜電晶體。 [0040] 第3圖係為第1圖中部分有機發光二極體（OLED)顯示器之 放大剖面圖。第4圖為第3圖中” A”部位之放大圖。如第 3圖所示，基板111由一絕緣基板形成，且此隔離基板由 玻璃、陶瓷或塑膠等類似物製成。然而，本發明之態樣 並不限於此，且基板111可由一金屬基板形成，且此金屬 基板由不鏽鋼或類似材料製成。 [0041] 一缓衝層120形成於基板111上。例如：緩衝層120可由 一單一層形成，且此單一層由氮化矽（SiNx)製成，或可 為由氮化石夕（SiNx)及氧化石夕（SiOx)堆疊之多層結構。緩 衝層120功能為預防非必需成分之滲透，如：雜質元件或 濕氣，且亦有平坦化一平面之功能。然而，本發明之態 樣並不限於此，且緩衝層120可根據基板111製程情況及 種類而忽略。 [0042] 如第3圖及第4圖所示，金屬催化劑125設置於緩衝層120 上。 [0043] 此金屬催化劑125設置於緩衝層120與一第一多晶半導體 層136之間，或換句話說，係設置於基板111與第一多晶 100100240 表單編號A0101 第12頁/共64頁 1003086361-0 201135942 半導體層136之間。即表示，金屬催化劑125鄰近第_多 晶半導體層136。金屬催化劑125在預定之區間與另_金 屬催化劑相隔開。金屬催化劑125係以分子單位作為最小 單位，而設置於緩衝層120。金屬催化劑包含錄（Ni)、她 (pd)、欽（ti)、銀（Ag)、金（Au)、錫（Sn)、銻（sb)、 銅（Cu)、姑（Co)、|a(Mo)、試（Tb)、釕（Ru)、錢（cd) ，以及鉑（Pt)之其中之一或多個。其中，金屬催化劑125 較佳地為包含鎳（Ni)。結合矽（Ni)與鎳（Ni)之二；ε夕化錄 (NiSi2)可有效地加速石夕晶體的成長。然而，本發明之離 〇 樣並不限於此，且金孱催化劑可包含其他合適的材料。 [0044]第一多晶半導體層136設置於淇有金屬催化劑125之緩衝 層120，且金屬催化劑125介於第一多晶半導體層136與 緩衝層120之間。一第二多晶半導體層137形成於第—多 晶半導體層136。第一多晶半導體層136_厚度為第二多 晶半導體層137厚度之〇.3至3倍。更特別的是，第—多晶 半導體層136及第二多晶半導體層m的库度為1〇奈求至 〇 2〇0奈米。當厚度維持奈米至200奈米的範圍内時，第 —多晶半導體層136厚度為第二多晶半導體層m厚度之 〇· 3至3倍。更特別的是，若第—多晶半導體層136的厚度 及第二多晶半導體層137的厚度少於1〇奈米，每個第一^ 半導體層136及第二多晶半導體層137厚度之均句度會 發生問題。若第-多晶半導體層136及第二多晶半導體層 7厚度大於2GG奈米，第二薄膜電晶體2()的整體厚度會 因此問題在於有機發光二極體（0LED)顯示器 1〇1整體厚度會增加。 100100240 表單編號A0I01 第丨3頁/共64頁 100308636卜0 201135942 [0045] 第一多晶半導體層136及第二多晶半導體層137有一第三 寬度W3，其將在後敘述。第一多晶半導體層136及第二多 晶半導體層137是透過將金屬催化劑125設置於緩衝層 120與第一多晶半導體層136之間而結晶化。一將第一多 晶半導體層136及第二多晶半導體層137結晶化之方法， 是在相對低溫和相對短的時間内將一非晶矽層結晶化。 例如：此非晶矽層的結晶化製程是透過利用鎳（Ni)作為 金屬催化劑125，其將於後文所述。將鎳（Ni)擴散入非晶 矽層且與非晶矽層的矽（S i )結合成為二矽化鎳（N i S i 2) 。此二矽化鎳（NiSi2)成為晶種，且晶體在非晶矽層内環 繞晶種成長。於是，非晶石夕層成長為多晶石夕層，或換句 話說，是成長為多晶半導體層。 [0046] 每個透過金屬催化劑125結晶化的第一多晶半導體層136 及第二多晶半導體層137的晶粒尺寸為數十微米且大於利 用一共同結晶化（如：利用一雷射進行結晶化）製程形成 的多晶半導體層的晶粒尺寸。再者’複數個子晶界存在 於一個晶界中。因此，此結晶化之均勻度的劣化可透過 晶界降至最低。 [0047] 與金屬催化劑125設置於非晶矽層上的案例相較之下，金 屬催化劑125放置於非晶矽層之下的優點在於晶界更加模 糊且更加減少晶粒内的瑕疵。根據本發明例示性實施例 之有機發光二極體（OLED)顯示器，此金屬催化劑125係 設置於第一多晶半導體層136與基板111之間，且在第一 多晶半導體層136之下。所以，構成每個第一多晶半導體 層136及第二多晶半導體層137之晶界變得模糊，且晶粒 100100240 表單編號A0101 第14頁/共64頁 1003086361-0 201135942 [0048] Ο [0049] Ο [0050] 内的瑕疵更加減少。結果，第一多晶半導體層136及第二 多晶半導體層137内的電子移動率是高的。因此，構成有 機發光二極體之薄膜電晶體20的半導體特性是可被改善 的，其改善有機發光二極體（OLED)顯示器之顯示品質。 典型地，由於金屬成分殘留於多晶半導體層内，利用金 屬催化劑而結晶化的多晶半導體層具有一高漏電流。然 而，根據本發明例示性實施例，由於相對少量的金屬成 分殘留在第一多晶半導體層136及第二多晶半導體層137 内，因此包含於有機發光二極體（OLED)顯示器101之薄 膜電晶體20具有一低漏電流。第5圖為金屬催化劑濃度相 對於在第3圖中第一及第二多晶半導體層深度之曲線圖。 如第5圖所示，根據多晶半導體層的深度，第一多晶半導 體層136及第二多晶半導體層137具有一低金屬濃度。特 別的是，第一多晶半導體層136及第二多晶半導體層137 厚度為10奈米至200奈米。第二多晶半導體層137及第一 多晶半導體層136具有一低金屬濃度。第一多晶半導體層 136及第二多晶半導體層137具有一低金屬濃度的理由會 在後文中與製造薄膜電晶體之方法有關内容中敘述。 請參閱第3圖，一第一電容電極138設置在緩衝層120上， 且與第一多晶半導體層136及第二多晶半導體層137相隔 開。即表示，第一多晶半導體層136、第二多晶半導體層 137以及第一電容電極138形成於同一層。每個第一多晶 半導體層136、第二多晶半導體層137以及第一電容電極 138包含一與雜質攙雜之多晶矽層。 100100240 表單編號A0101 第15頁/共64頁 1003086361-0 201135942 [0〇51]更特別的是，第一多晶半導體層136及第二多晶半導體層 137皆區分為一通道區CA、一源極區SA以及一沒極區DA 。源極區SA及及極區DA形成於通道區CA的兩側邊。第一 多晶半導體層136及第二多晶半導體層]37的通道區(:八為 一本質半導體，如：一未與雜質攙雜之多晶矽層。第一 多晶半導體層136及第二多晶半導體層137的源極區SA與 >及極區DA為一雜質半導體，如：一與雜質攙雜之多晶石夕 層。此外’第一電容電極138形成於一多晶矽層上，且此 多晶矽層其雜質攙雜的方法實質上與第一多晶半導體層 136及第二多晶半導艘層137的源極區SA及沒極區DA相同 。換句話說’當第一多晶半導體層136與華二多晶半導體 層137的源極區SA與汲極區DA形成時，第一電容電極138 同時形成。 [0052] —閘極絕緣層140係設置於第一多晶半導截層136、第二 多晶半導體層1 37以及第一電容電極1 38上。此閘極絕緣 . . 層140係由一或多個四乙基#酸蠡（TE0S)、氮化矽 (SiNx)、以及氧化矽（Si〇2)製成。然而，本發明之態樣 並不很於此’且閘極絕緣層14 0可由其他合適的材料製成 〇 [0053] 一閘極電極155及一第二電容電極158是形成於閘極絕緣 層140上。閘極電極155與第二電容電極158為形成於同 一層且實質上為由相同的金屬材料製成。此金屬材料包 含一或多個鉬（Mo)、鉻（Cr)、以及鎢（W)。例如：閘極 電極155及第二電容電極158可由包含鉬（Mo)之合金製成 。然而本發明之態樣並不限於此’且閘極電極丨55及第二 100100240 表單編號A0101 第16頁/共64頁 1003086361-0 201135942 電谷電極158可由其他適合的材料製成。 [0054] 閘極電極155設置於第二多晶半導體層 楚—夕曰， 工’使其可與 切體層136及第二多晶半導體層137的通道區 二。：形成第一多晶半導體層136及第二多晶半導體 曰的過程中雜質攙雜入第一多晶半導體層136及第二 多明半導體層137的源極區SA及沒極區da時，門極極 155可排除雜質被攙雜進入通道區CA。 電 [0055] Ο 第一電容電極形成於第一電容電極138上， 及其厚度小於 閘極電極155。於是，雜f穿越第二電容電極158且捷雜 入第一電容電極138内。如上所述，第二電容電極158係 設置於具有閘極絕緣層140之第一電容電極138上且門 極絕緣層140是介於第一電容電極〖38與第二電容電極 I58之間以形成電容80。閘極絕緣層140為電容8〇之一介 電材料。 [0056] Ο 層間絕緣層160形成於閘極電極155及第二電办 ♦電極15 8 上。此層間絕緣層160，類似閘極絕緣層14〇，由四乙其 矽酸鹽（TEOS)、氮化矽（SiNx)、以及氧化矽（Si〇 )等 類似物所製成。然而，本發明之態樣並不限於此，1層 間絕緣層160及閘極絕緣層140可由其他合適的材料製成 。層間絕緣層16 0及閘極絕緣層14 0皆可具有—源極接觸 孔167及一汲極接觸孔166。源極接觸孔167及汲極接觸 孔166分別暴露部分的源極區SA、部分的汲極區DA、以及 部分的第二多晶半導體層137。 [0057] 一源極電極177及一汲極電極176形成於層間絕緣層160 100100240 表單編號A0101 第17頁/共64頁 1003086361-0 201135942 。源極電極177透過源極接觸孔167接觸第二多晶半導體 層137之源極㈣。汲極電極m透過汲極電極孔接觸二 二多晶半導體層137线極疆。源極電極177與沒極電 極176彼此相隔開。於是，根據本發明之例示性實施例， 可形成包含於有機發光二極體（()LED)顯示器⑻之薄膜 電晶體20。 ' [0058] [0059] [0060] 100100240 再者，雖然未顯示於圖中，額外的電容電極，其是與源 極電極177和没極電極176由一相同的材料製成，且形成 於同-層，可設置於層間絕緣層16〇上。額外電容的形成 可與至少一個第一電容電極138及第二電容電極⑽重叠 。如上所述具有額外的電容電桎之案例，電容8〇具有_ 雙重結構，可更加改善電容之充電容量。 覆蓋於源極電極177及汲極電極176的一平坦化層是 形成於層間絕緣層1 6 0。平;t曰化a 1 Λ上 卞—化層180功能為移除一階， 或換句話說，為移除不平坦的表面，且為了增加已形成 有機發光S件70的發光效率而執行平垣化。平㈤化層18〇 具有-暴露部分閘極電針_陽極接觸孔186。平挺化 層刚由至少-包含聚丙烯酸醋樹脂、環氧樹脂盼樹脂 、聚醯胺樹脂 '聚醯亞胺樹脂、+盔 禾跑和聚酯樹脂、聚笨 _樹脂、聚笨硫謎樹脂、以及茉瑗 本環丁烯之材料製成。然 而，本發明之態樣並不限於此，且 且十挺化層180可由其他 適合的材料製成。 一第一有機發光二極體電極71〇設罟 夏於平坦化層180上。 在此’第一有機發光二極體電極 一陽極。第一有機 發光二極體電極710透過平坦化層l8〇 β 表單編號Αοιοι第is頁/共64頁 陽極接觸孔186 201135942 連結至沒極電極1 γ Β ^ ^ 。一像素定義膜190具有一暴露第一 電極71()之開口服，且此像素定義膜 190形成於平坦化_上。即表示，第-有機發光二極 體電極710 „又置在對應於像素定義膜㈣之開口叫。像 素定義膜190由樹脂製成，& :聚丙稀㈣或聚酿亞胺、 矽基無機物質等類似物。 [0061] Ο 有機發光層720形成於第一有機發光二極體電極71〇上 ，且形成於像素定義膜19〇的開口 195内。一第二有機發 光二極體電極730形成於像素定義膜19〇及有機發光層 720上。在此’第二有機發先二極體電極73〇為一陰極。 然而，本發明之態樣並不限於此，且第一有機發光二極 體電極710及第二有機發光二極體電極730可互換極性。 如上所述，可形成包含第一有機發光二極體電極71〇、有 機發光層720、以及第二有機發光二極體電極730之有機 發光元件70。 [0062] ❹ 關於有機發光二極體元件70發光的方與f，有機發光二極 體（OLED)顯示器101可具有一頂發射型、一底發射型、 或一雙重發射型之結構》在一有機發光二極體（OLED)顯 示器101為頂發射型之案例，第一有機發光二極體電極 710形成一反射層，且第二有機發光二極體電極730形成 一半透明膜。同時，在一有機發光二極體（OLED)顯示器 101為底發射型之案例，第一有機發光二極體電極710形 成一半透明層，且第一有機發光二極體電極Ή0形成一反 射層。再者，在一有機發光二極體（OLED)顯示器101為 雙重發射型之案例’第一有機發光二極體電極及第二 100100240 表單編珑A0101 第19頁/共64頁 1003086361-0 201135942 有機發光二極體電極730皆形成一透明層或一半透明膜。 [0063] 反射層及半透膜由至少一金屬製成，包含鎂（Mg)、銀 (Ag)、金（Au)、約（Ca)、鋰（Li)、絡（Cr)、以及紹 (A1)、以及上述金屬之合金。反射層及半透明膜可由各 層之厚度而定。一般而言，半透明膜的厚度為200奈米或 更少。半透膜在厚度減少時具有較高的透光度，但在厚 度增加時具有較低的透光度。透明層可由以下材料製成 ，如：銦錫氧化物（Indium Tin Oxide, ITO)、銦鋅氧 化物（IZO)、氧化鋅（ZnO)、或氧化銦（In90q)。然而， L 〇 本發明之態樣並不限於此，且透明層可由其他合適材料 製成。 [0064] 此外，有機發光層720具有一多層結構，包含一發光層及 一或多個電洞注入層（HIL)、一電洞傳輸層（HTL)、一電 子傳輸層（ETL)、以及一電子注入層（EIL)。在一有機發 光層720包含上述所有發光層之案例中，電洞注入層 (HIL)是設置在作為陽極的第一有機發光二極體電極710 上，且電洞傳輸層（HTL)、發光層、電子傳輸層（ETL)及 電子注入層（EIL)為依序堆疊至電洞注入層（HIL)。然而 ，本發明並不限於此，且有機發光層720可依環境更具有 另一層。 [0065] 如上所述，根據本發明例示性實施例，在包含於有機發 光二極體（0LED)顯示器101之薄膜電晶體20中，構成薄 膜電晶體20之第一多晶半導體層136及第二多晶半導體層 137利用金屬催化劑125結晶化。所以，第一多晶半導體 層136及第二多晶半導體層137的電子移動率是高的。於 100100240 表單編號A0101 第20頁/共64頁 1003086361-0 201135942 • 是，可改善薄膜電晶體20的半導體特性。結果，包含薄 膜電晶體20之有機發光二極體（0LED)顯示器101可具有 一經改善之顯示品質。 [0066] 再者，根據本發明例示性實施例，在有機發光二極體 (OLED)顯示器101的薄膜電晶體20中，係利用金屬催化 劑125使第一多晶半導體層136及第二多晶半導體層137 結晶化。然而，由於相對小量的金屬成份殘留於第一多 晶半導體層136及第二多晶半導體層137内，薄膜電晶體 0 20之半導體特性之劣化可降至最低。於是，包含薄膜電 晶體20之有機發光二極體（OLED)顯示器101之顯示品質 之劣化可降至最低。 [0067] 以下，請參閱第6圖至第13圖，根據一第二例示性實施例 ，一種薄膜電晶體20之製造方法描述於第6圖至第13圖中 。第6圖是根據第二例示性實施例中製造該薄膜電晶體之 方法之流程圖。第7圖至第13圖為根據第二例示性實施例 之該薄膜電晶體之製造方法之圖表。
Q
[0068] 首先如第6圖及第7圖所示，於步驟S110的預定區間中喷 灑金屬催化劑125於一基板110。更特別的是，一緩衝層 120形成於絕緣基板111上。將金屬催化劑125喷灑於緩 衝層120，以在特定區間中將金屬催化劑與另一金屬催化 劑相隔開。金屬催化劑125以濃度為1012/cm2至 1014/cm2設置於緩衝層120。金屬催化劑125包含鎳（Ni) 、把（pd)、鈦（Ti)、銀（Ag)、金（Au)、錫（Sn)、錄 (Sb)、銅（Cu)、钻（Co)、銦（Mo)、錢（Tb)、釕（Ru)、 鎘（Cd)，以及鉑（Pt)之一或多個。鎳（Ni)較佳地作為金 100100240 表單編號A0101 第21頁/共64頁 1003086361-0 201135942 屬催化劑125。然而，本發明之態樣並不限於此，且其他 合適的材料亦可作為金屬催化劑125。設置於緩衝層12〇 中的金屬催化劑12 5以一分子單位作為最小單位。 [0069] 印參閱第6圖，以及如第7圖及第8圖所示，於步驟si2〇中 ，具有一第一寬度W1之第一矽層1361係形成於具有金屬 催化劑125之基板111上，且金屬催化劑125介於第一石夕 層1361與基板111之間。更特別的是’第一石夕層1361形 成於具有金屬催化劑125之基板111，且金屬催化劑125 介於第一矽層1361與基板ill之間。第一矽層1361利用 微機電系統（MEMS)技術:圏“像.化’如：光微影製程，以 使第一矽層1361具有第一寬度1361 ^第一矽層1361包含 非晶碎。 接下來，如第9圖所示，具有一較第一寬度W1大的第二寬 度W2之一第二矽層1371形成於第一矽層1361上，以在操 作步驟S130中，讓第二矽層1371覆蓋第一矽層1361。更 特別的是，具有第二寬度之第二矽層1371形成於具有第 一寬度之第一矽層1361上，以讓第二矽層1371覆蓋第一 石夕層1361。第二矽層包含非晶矽。 [0070] 接下來，如第10圖所示，在步驟S140中加熱第一矽層 1361及第二矽層1371，使第一矽層1361形成為第一多晶 半導體層136且第二矽層1371形成為第二多體半導體層 137 °
100100240 ’加熱（H)第一矽層1361及第二矽層丨371至 溫度範圍60〇t至700〇c，且加熱（H)時間為1〇分鐘至2〇 J時若第—石夕層1361及第二石夕層1371加熱的溫度小於 表單編號A0101 第22頁/共64頁 1003086 201135942 600°C ’第一矽層1361及第二矽層1371可能無法完全結 晶。若第一矽層1361及第二矽層1371加熱的溫度高於 7〇〇°C ’基板111可能因過熱而變形。當加熱第一矽層 1361及第二矽層1371時，設置於緩衝層120與第一矽層 13 61之間的金屬催化劑12 5會擴散開來。金屬催化劑 125的擴散是由基板in與第一矽層1361之間的一部分經 由第一矽層1361朝第二矽層1371的兩端延伸，即為第1〇 圖的箭頭方向所示。 0 [0072]若錄（Ni)作為金屬催化劑125，經擴散的金屬催化劑125 及鎳（N i )與第一矽層13 61及第二矽層13 71的矽（S i )結 合。於是’二矽化氮（NiSi2)在第一矽層1361及第二矽 層1371内形成《在第一矽層1361及第二矽層1371内形成 的二矽化氮（NiSi2)成為晶種。晶體在第一矽層1361及 第二矽層1371内環繞著晶種成長。結果，第一矽層 开>成為第一多晶半導體層136且第二石夕層1371形成為第二 多晶半導體層137。 0 [0073]接下來，如第11圖殊糸，在步驟S150中，圖像化第一多 晶半導體層136及第二多晶半導體層137使它們具有小於 第一寬度W1之一第三寬度W3。更特別的是，第一多晶半 導體層136及第二多晶半導體層137係利用一微機電系統 (MEMS)技術（如：光微影製程）圖像化，以使它們具有小 於第一多晶半導體層136的第一寬度W1之一第三寬度W3。 當圖像化第一多晶半導體層136及第二多晶半導體層137 時，第一多晶半導體層136的兩端被移除。第一多晶 半導體層136的兩端EP具有一寬度，該寬度大於第一多晶 1003086361-0 100100240 表單編號A0101 第23頁/共64頁 201135942 半導體層136的第一寬度W1的0%而小於第一多晶半導體層 136的第一寬度W1的50%。 [0074] [0075] [0076] 即表示，由於圖像化第一多晶半導體層136及第二多晶半 導體層137以具有第三寬度W3，使得一介於第二多晶半導 體層137及第一多晶半導體層136的兩端EP的介面得以移 除。如上所述’將第一多晶半導體層136及第二多晶半導 體層137圖像化使得介於第二多晶半導體層137及第一多 晶半導體層136的兩端EP的介面得以移除。於是，第一多 b曰半導體層136及第二多晶半導.體層J37内之金屬成分的 剩餘1是相對減少.的。如第1 〇;.:圖所·.述.，這是因為將介於 緩衝層120及第一矽層1361之金屬催化劑125經由第一矽 層1361從第一位置朝第二石夕層1371之兩端擴散。 更特別的是，當形成第一多晶半導體層13 §及第二多晶半 導體層137，且金屬催化劑125擴散的同時，金屬催化劑 125之金屬成分殘留於第二多晶半導體層137與第一多晶 半導體層136的兩端EP的界面之間。在此，介於第二多晶 半導體層137與第一多晶半導體層136的兩端EP的界面透 過將第一多晶半導體層】36及第二多晶半導體層】37圖像 化而移除。因此，第一多晶半導體層136及第二多晶半導 體層137内之金屬成分的剩餘量是相對減少的，因為它們 在圖像化的期間被移除。 再者，金屬成分之剩餘量在金屬催化劑125擴散終止的那 一部位是相對高的。金屬催化劑125的擴散是從介於緩衝 層120及第一多晶半導體層136之間的部分經由第一多晶 半導體層136朝著第二多晶半導體層137的兩端執行。於 100100240 表單編號A0101 第24頁/共64頁 1003086361-0 201135942 [0077] Ο [0078] Ο [0079] 是，金屬催化劑125擴散終止的部位是第二多晶半導體層 137的兩端。然而，將第一多晶半導體層136及第二多晶 半導體層137圖像化使得第一多晶半導體層136的兩端得 以移除。結果，第二多晶半導體層137的兩端ΕΡ皆被移除 〇 換句話說，大量餘留在第二多晶半導體層137的兩端的金 屬成分透過將第一多晶半導體層136及第二多晶半導體層 137圖像化而移除。於是，僅留下第一多晶半導體層136 及第二多晶半導體層137其金屬成分殘餘量相對較小的部 位。結果，殘留於第一多晶半導體層136及第二多晶半導 體層137内的金屬成分的量是相對減少的。 接下來，如第12Α圖至第13C圖所示，在步驟S160中，形 成閑極電極15 5、源極電極17 7、以及汲極電極17 6。更 特別的是，如第12Α圖所示，閘極絕緣層140形成於第二 多晶半導體層137上。如第12Β圖所示，一閘極金屬層 1551形成於閘極絕緣層140上。如第12C圖所示，閘極電 極155係利用一微機電系統（MEMS)技術（如：光微影製程 )，圖像化閘極金屬層1551而形成。 接下來，如第13Α圖所示，源極區SA、通道區CA、以及汲 極區DA是透過將雜質攙雜於第一多晶半導體層136及第二 多晶半導體層137，而形成在第一多晶半導體層136及第 二多晶半導體層137内。閘極電極155係作為一遮罩。於 是，對應於通道區CA之第一多晶半導體層136及第二多晶 半導體層137成為一本質半導體。對應於源極區SA及汲極 區DA之第一多晶半導體層136及第二多晶半導體層137成 100100240 表單編號Α0101 第25頁/共64頁 1003086361-0 201135942 為一雜質半導體。接下來，如第13B圖所示，層間絕緣層 160形成於閘極電極155。 [_ >第13⑽所示，分別«部分的源極區SA及祕區⑽之 源極接觸孔167及汲極接觸孔166，係透過在相同時間利 用一微機電系統（MEMS)技術（如：光微影製程），將層間 絕緣層160及閘極絕緣層140圖像化而形成◊所以，源極 電極177及閘極電極176形成於層間絕緣層丨。源極電 極177及汲極電極176分別經由源極接觸孔167及汲極接 觸孔166而接觸第二多晶半導體層137的源極區以及汲極 區D A 〇 [0081] 根據本發明例示性實施例’薄膜電晶體2〇係經由上述之 製程而製造。所以’平坦化層18〇(請參閱第3圖）、第一 有機發光二極體電極710(請參閱第3圖）、像素定義膜 190(請參閱第3圖）、有機發光層720(請參閱第3圖）、以 及第一有機發光二極體電極730..依序形成软源極電極177 及汲極電極176上，因而形成有機發光二極體（OLED)顯 示器。 [0082] 如上所述之薄膜電晶體20之製造方式，根據本發明例示 性實施例，第一多晶半導體層136及第二多晶半導體層 137具有第三寬度W3。它們是透過圖像化第一多晶半導體 層136及第二多晶半導體層137其金屬催化劑125的金屬 成分剩餘量相對較大的部份而形成。於是，相對小量的 金屬成分殘留於第一多晶半導體層136及第二多晶半導體 層137内。即表示，第一多晶半導體層136及第二多晶半 導體層13 7内的金屬濃度相對較小。因此，薄膜電晶體之 100100240 表單編號A0101 第26頁/共64頁 1003086361-0 201135942 [0083] [0084] ❹ [0085] ❹ 半導體特性之劣化可降至最低。 下文中，根據本發明另一例示性實施例，一有機發光二 極體（OLED)顯示器102描述於第14圖及第15圖。第14圖 係為本發明之有機發光二極體顯示器之部分放大剖面圖 。第15圖為第14圖中B部位之放大圖。 如第14圖及第15圖所示，根據本發明例示性實施例，有 機發光二極體（OLED)顯示器102包含供以聯接第一多晶 半導體及設置於第一多晶半導體層136與第二多晶半導體 層137之間的金屬催化劑125。第一多晶半導體層136及 第二多晶半導體層137係利用設置於第一多晶半導體層 136及第二多晶半導體層137之間的金屬催化劑125進行 結晶化。根據本發明之例示性實施例，由於一相對小量 的金屬成分殘留於第一多晶半導體層136及第二多晶半導 體層137内之故，有機發光二極體（OLED)顯示器102之薄 膜電晶體25具有一低漏電流。 如上所述，在薄膜電晶體25中，構成薄膜電晶體25之第 一多晶半導體層136及第二多晶半導體層137係利用金屬 催化劑125進行結晶化。於是，第一多晶半導體層136及 第二多晶半導體層137的電子移動率是高的。因此，可改 善薄膜電晶體2 5之半導體特性。結果，包含薄膜電晶體 25之有機發光二極體（OLED)顯示器102具有一經改善之 顯示品質。 再者，如上所述，在薄膜電晶體25中，第一多晶半導體 層136及第二多晶半導體層137係利用金屬催化劑進行結 100100240 表單編號A0101 第27頁/共64頁 1003086361-0 [0086] 201135942 晶化’但相對小量的金屬成分殘留於第一多晶半導體層 136及第二多晶半導體層137之内。於是，薄膜電晶體25 的半導體特性的劣化可降至最低。結果，包含薄膜電晶 體25之有機發光二極體（〇leD)顯示器102之顯示品質之 劣化可降至最低。 [0087] 根據另一本發明例示性實施例，一種薄膜電晶體25之製 造方法描述於第16圖至第21圖。第16圖為根據本發明例 示性實施例之薄膜電晶體之製造方法流程圖。第17圖至 第21圖係繪示根據本發明例示性實施例之薄膜電晶體的 製造方法之圖示。 [0088] 第一，如第16圖及第17圖所示，於步驟S210中，一第一 多矽層1361形成於一基板in上。更特別的是，一緩衝層 120形成於絕緣基板in，包含非晶矽之第—矽層1361形 成於緩衝層120上。於步驟S220，金屬催化劑125以特定 區間喷灑在第一矽層1361上。 丨:：；e [0089] 更特別的是’噴灑金屬催化劑125於第一矽層1361，使它 們以特定區間與另一金屬催化劑相隔開。金屬催化劑125 以濃度為1012/cm2至l〇14/cm2設置在第一矽層上。金屬 催化劑125包括一個或多個鎳（Ni)、鈀（pd)、鈦（ti)、 銀（Ag)、金（Au)、錫（Sn)、銻（Sb)、銅（Cu)、鈷（Co) 、翻（Mo)、铽（Tb)、釕（RU)、鎘（Cd)，以及鉑（Pt)。 鎳（Ni)可較佳地做為金屬催化劑125。然而，本發明並不 限於此，且其他合適的材料皆可做為金屬催化劑125。金 屬催化劑125是以一分子單位為最小的單位設置在緩衝層 120 上。 100100240 表單編號A0101 第28頁/共64頁 1003086361-0 201135942 [0090] 〇 接下來，如第18圖所示，於步驟S23〇十將第一矽層i36i 圖像化以具有-第—寬⑽。更特制，被金屬催化劑 125噴麗的第—㈣1361，係利用—微機電系統（刪s) 技術（如：一光微影製程）而圖像化，以使第一矽層丨^“ 具有第一寬度W1。接下來，如第19圖所示，一具有較第 一寬度大的第二寬度W2之第二矽層1371形成在第一矽層 1361上。第二矽層1371覆蓋第一矽層1361。而且，於操 作步驟S240中，金屬催化劑125市介於第二矽層1371及 第一矽層1361之間。 [0091] 更特別的，第二矽層13 71形成在具有第一寬度w 1的第一 矽層1361上，以使其覆蓋於有金屬催係劑125的第一矽層 1361上，且金屬催化劑丨25介於鲁謹零_料|1及第一矽 層1361之間。 接下來，如第20圖所示，於步驟S250督，透過對第一多 石夕層1361及第二梦層1371進行加熱，使第一石夕層1361形 成為一第一多晶半導體層136，且第二矽層1371形成為第 二多晶半導體層13 7.。· [喔]更特別的’第一矽層1361及第二砍層1371於溫度範圍 600°C至700°C之間進行加熱（H)，且加熱時間為1〇分鐘 至20小時。若第一矽層1361及第二矽層1371加熱的溫度 低於600°C，則第一矽層1361及第二矽層1371可能無法 完全結晶化。若第一矽層1361及第二矽層1371加熱的溫 度高於700°C，基板111可能因過熱而變形。當加熱第一 矽層1361及第二矽層1371時，設置於第一矽層1361及第 二矽層1371之間的金屬催化劑125則會擴散。 100100240 表單編號A0101 第29頁/共64頁 1003086361-0 201135942 [009幻金屬催化劑125的擴散是由介於第一石夕層1361及第二石夕声 1 3 71之間的一部位開始，且經由第丨〇圖中箭頭指向第一 石夕層1361的方向，朝向第二矽層1371的兩端延伸。同時 ，擴散是由第一矽層1 3 61及第二矽層1 3 71之間的一部位 開始且朝向第二矽層1371的兩端延伸。若鎳（Ni)做為金 屬催化劑125，金屬催化劑125則會擴散且鎳（Ni)則會與 第一矽層1361及第二矽層1371中的矽（Si)結合。於是， 二矽化鎳（NiSi2)形成於第一矽層1361與第二矽層1371 之内。形成於第一矽層1361與第二矽層1371之内的二矽 化錄（NiSi2)成為一晶種。晶體在第一矽層1361及第二 石夕層1 3 71之内係環繞著晶種成長。結果，第一石夕層13 61 形成為第一多晶半導體層136 ’且第二矽層1371形成為第 二多晶半導體層137。 、 [0094] 接下來’如第21圖所示，於步驟S2 60中，將第一多晶半 導體層136及第二多晶半導體層137圖像化而使得它們具 有寬度小於第一寬度W1之一第三寬度W3。更特別的，第 一多晶半導體層136及第二多晶半導體層137係利用一微 機電系統（MEMS)技術（如：光微影製程）而圖像化，以使 它們具有小於第一多晶半導體層136的第一寬度W1之一第 三寬度W3。由於第一多晶半導體層136及第二多晶半導體 層137皆已圖像化’第一多晶半導體層丨36的兩端EP皆 被移除。於是，第二多晶半導體層137及第一多晶半導體 層136的兩端EP之間的一介面則被移除。同時，第二多晶 半導體層1 3 7的兩端則被移除。結果，殘留在第一多晶半 導體層136及第二多晶半導體層13 7之内的金屬成分的量 100100240 表單編號A0101 第30頁/共64頁 1003086361-0 201135942 是相對減少的。 [0095] 接下來，於步驟S270中，形成一閘極電極、一源極電極 、以及一汲極電極。根據本發明例示性實施例，薄膜電 晶體25係透過上述之製程製造。雖然圖未顯示，一平坦 化層、一第一電極、一像素定義膜、一有機發光層、以 及一第二電極依序形成在源極電極及汲極電極上，因此 可根據本發明實施例，製造出有機發光二極體（OLED)顯 示器。 〇 [0096] 如上所述，根據本發明例示性實施例中之薄膜電晶體25 之製造方法，透過將第一多晶半導體層136及第二多晶半 導體層137其金屬催化劑125的金屬成分殘留量較大的各 部分圖像化而形成。於是，殘留在第一多晶半導體層136 及第二多晶半導體層137之内的金屬成分的量相對較小。 即表示，第一多晶半導體層136與第二多晶半導體層137 内的金屬濃度係相對較小。因此，薄膜電畢體的半導體 特性的惡化可降至最低。 ❹ [0097] 雖然本發明已顯示及描述數個實施例，熟於此技術領域 之人士可瞭解在未偏離本發明技術思想及界定於申請專 利範圍與其等效者之範疇進行實施例的變化。 【圖式簡單說明】 [0098] 第1圖係為本發明之有機發光二極體（OLED)之一例示 性實施例之平面俯視圖； 第2圖係為第1圖中包含像素電路之有機發光二極體 (OLED)顯示器之電路圖； 第3圖係為第1圖中部分有機發光二極體（OLED)顯示器 100100240 表單編號 A0101 第 31 頁/共 64 頁 1003086361-0 201135942 之放大剖面圖； 第4圖係為第3圖中‘A’部位之放大圖； 第5圖係為金屬催化劑濃度相對於第3圖中第一及第二 多晶半導體層深度之曲線圖； 第6圖係為本發明之薄膜電晶體之製造方法之一例示性 實施例之流程圖； 第7圖至第13圖係為第6圖之薄膜電晶體之製造方法 之一例示性實施例示意圖； 第14圖係為本發明之有機發光二極體（〇led)顯示器之 一例示性實施例之部分放大剖秦圖； 第15圖係為第14圖中‘B’部分之放大圓； 第16圖係為本發明之薄膜電晶體之製造方法之—例示 性實施例之流程圖； ： 第17圖至第21圖係為第16圖之薄膜電晶體的製造方 法之一例示性實施例示意圖。 【主要元件符號說明】 [0099] 10:第一薄膜電晶體； 101 :有機發光二極體顯示器； 111 :基板； 120 :緩衝層； 125 :金屬催化劑； 136 :第一多晶半導體層； 1361 :第一矽層； 137 :第二多晶半導體層； 1371 :第二矽層； 138 :第一電容電極； 100100240 表單編號A0101 第32頁/共64頁 1003086361-0 201135942 140 :閘極絕緣層； 1 5 5 :閘極電極； 1551 :閘極金屬層； 158 :第二電容電極； 160 :層間絕緣層； 166 :汲極接觸孔； 167 :源極接觸孔； 176 :汲極電極； 177 :源極電極； > 180 :平坦化層； 186 :陽極接觸孔； 190 :像素定義膜； 195 :開口； 20 :第二薄膜電晶體； 70 :有機發光元件； 710 :第一有機發光二極體電極； 720 :有機發光層； 730 :第二有機發光二極體電極； 80 :電容； CA :通道區； CL :電容線路； DA :顯示區域； DD、GD :驅動電路； DL :資料線路； NA :非顯示區域； PE :像素區域； 100100240 表單編號 A0101 第 33 頁/共 64 頁 1003086361-0 201135942 S A :源極區， GL :閘極線路； VDD :電源源極線路； S110~S160、S210-S270 :步驟； W1 :第一寬度； W2 :第二寬度；以及 W3 :第三寬度。 100100240 表單編號A0101 第34頁/共64頁 1003086361-0

Claims (1)

  1. 201135942 七、申請專利範圍： 1 . 一種薄膜電晶體，其包含： 一設置於一基板上之第一多晶半導體層； 一設置於該第一多晶半導體層上之第二多晶半導體層；以 及 複數個金屬催化劑，用以聯接該第一多晶半導體層，且該 複數個金屬催化劑彼此相隔一特定區間。 2 .如申請專利範圍第1項所述之薄膜電晶體，其中該第一多 _ 晶半導體層及該第二多晶半導體層利用該複數個金屬催化 ❹ 劑使其結晶化。 3 .如申請專利範圍第2項所述之薄膜電晶體，其中該複數個 金屬催化劑包含錄（Ni)、把（Pd)、鈦（Ti)、、銀（Ag)、金 (Au)、錫（Sn)、銻（Sb)、銅（Cu)、鈷（Co)、釕（Mo)、 铽（Tb)、釕（Ru)、鎘（Cd)，以及鉑（Pt)之其中之一或多 個。 4. 如申請專利範圍第2項所述之薄膜電晶體，其中該第二多 ^ 晶半導體層的厚度為該第一多晶半導體層厚度之0. 3至3 倍。 5. 如申請專利範圍第2項所述之薄膜電晶體，其中該金屬催 化劑係設置於該基板與該第一多晶半導體層之間。 6. 如申請專利範圍第5項所述之薄膜電晶體，其更包含： 設置於該第二多晶半導體層上之一閘極電極； 一源極電極；以及 一汲極電極； 其中該源極電極與該汲極電極係連結至該第二多晶半導體 100100240 表單編號A0101 第35頁/共64頁 1003086361-0 201135942 層。 7 ·如申請專利範圍第2項所述之薄膜電晶體，其中該金屬摧 化劑係設置於該第一多晶半導體層與該第二多晶半導體層 之間。 8 ·如申請專利範圍第7項所述之薄膜電晶體，其中更包含： —設置於該第二多晶半導體層上之閘極電極； —源極電極；以及 —汲極電極； 其中該源極電極及該汲極電極係連結至該第二多晶半導體 層。 一種薄膜電晶體之活性層之製造方法，該方法包含： 噴灌複數個金隸化劑於-基板上，使該複數個金属催化 劑之間以一特定區間相隔開； 形成一具有-第—寬度之第1層在具有該金屬催化劑之 該基板上，且該金屬催化齡於㈣與該基板之間 形成一第一碎層在該第一發μ 7層上，且該第二矽層具有較該 第一寬度大之一第二寬度，以 1史这第二矽層覆蓋於該第一 矽層； 加熱該第一矽層及該第 及一第·一多晶半導體層 多晶半導體層 ;以及 多晶半導體層，使該 半導體層具有小於該第一 圖像化該第一多晶半導體層及該第_ 第一多晶半導體層及該第二 y曰日 一第三寬度。 100100240 10 V τ明m犯固乐y項所述之 第-多晶半導體層及該第二多其巾執行該圖像化絮 表單編號A0101 第36百/ 晶半導體層之步驟使該第 貝/共64頁 1003086361-0 201135942 11 . 12 . 13 .❹ ❹ 14 · 15 · 多晶半導體層之兩端得以移除。 如申請專利範圍第9項所述之方法，其中形成該第一多晶 半導體層之及該第二多晶半導體層之步驟更包含將該金屬 催化劑擴散入該第一矽層及該第二矽層。 如申請專利範圍第9項所述之方法，其中執行該喷灑該金 屬催化劑之步驟使該複數個金屬催化劑設置濃度為1012/ 平方公分至1014/平方公分之間。 一種薄膜電晶體之複數活性層之製造方法，該方法包含： 形成一第一石夕層在一基板上； 喷灑複數個金屬催化劑於該第一矽層以使該複數個金屬催 化劑彼此相隔開； 圖像化該第一矽層使該第一矽層具有一第一寬度； 形成一第二矽層於該第一矽層上，且該第二矽層具有較該 第一寬度大之一第二寬度，使該第二矽層覆蓋該第一矽層 ，且該金屬催化劑介於該第二矽層與該第一矽層之間； 加熱該第一矽層與該第二矽層而形成一第一多晶半導體層 及一第二多晶半導體層；以及 圖像化該第一多晶半導體層及該第二多晶半導體層，使該 第一多晶半導體層及該第二多晶半導體層具有小於該第一 寬度之一第三寬度。 如申請專利範圍第13項所述之方法，其中執行該圖像化該 第一多晶半導體層及該第二多晶半導體層之步驟使該第一 多晶半導體層之兩端得以移除。 如申請專利範圍第13項所述之方法，其中形成該第一多晶 半導體層及該第二多晶半導體層之步驟為藉由將該金屬催 化劑擴散入該第一矽層及該第二矽層而完成。 100100240 表單編號A0101 第37頁/共64頁 1003086361-0 201135942 16 . 如申請專利範圍第13項所述之方法，其中執行該喷激該金 屬催化劑之步驟使該金屬催化劑設置濃度為1 〇 1 2 /平方公 分至1 〇14 /平方公分之間。 17 , 一種顯示器裝置，其包含： 一基板；以及 薄膜電晶體’其包含： 一設置於該基板上之第一多晶半導體層； 一設置於該第一多晶半導體層之第二多晶半導體層； 以及 複數個金屬催化劑，用以聯接該第一多晶半導體層，且該 複數個金屬催化劑彼此相隔一特定區間。 18 .如申請專利範圍第17項所述之顯示器裝置，其中該第一多 晶半導體層及該第二多晶半導體層利用該金屬催化劑使其 結晶化。 19 .如申請專利範圍第18項所述之顯示器裝置其中該金屬催 化劑係設置於該基板與該嬈_|多晶律導趙層之間。 2〇 .如申請專利範圍第19項所遂之_丨示ϋ裝置，其中更包含一 有機發光元件，其包含： 一連結至該薄膜電晶體之第一電極； 一設置於該第一電極上之有機發光層；以及 一設置於該有機發光層上之第二電極。 .如申請專利範圍第2〇項所述之顯示器裝置，其中該薄膜電 晶體更包含： 一設置於該第二多晶半導體層上之閘極電極； 一源極電極；以及 一汲極電極； 100100240 表單編號Α0101 第38頁/共64頁 1003086361-0 201135942 其中該源極電極與該汲極電極連結至該第二多晶半導體層 ，且該第一電極連結至該汲極電極。 22 .如申請專利範圍第18項所述之顯示器裝置，其中該金屬催 化劑係設置於該第一多晶半導體層與該第二多晶半導體層 之間。 23 .如申請專利範圍第22項所述之顯示器裝置，其中更包含一 有機發光元件，其包含： 一連結至該薄膜電晶體之第一電極； 一設置於該第一電極上之有機發光層；以及 一設置於該有機發光層上之第二電極。 24 .如申請專利範圍第23項所述之顯示器裝置，其中該薄膜電 晶體更包含： 一放置於該第二多晶半導體層之閘極電極； 一源極電極；以及 、一汲極電極， 其中該源極電極與該汲極電極連結至該第二多晶半導體層 ，且热第一電極遷結主該次往·！；蚀。 25 .如申請專利範圍第17項所述之顯示器裝置，其中更包含一 電容，其包含： 一形成於該基板之第一電容電極，且該第一電容電極係與 該薄膜電晶體之該第一多晶半導體層及該第二多晶半導體 同層； 一形成於該第一電容電極上之第二電容電極；以及 一形成於該第一電容電極與該第二電容電極之間的絕緣層 100100240 表單編號Α0101 第39頁/共64頁 1003086361-0
TW100100240A 2010-04-07 2011-01-04 製造薄膜電晶體之活性層之方法 TWI436484B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100031962A KR101041147B1 (ko) 2010-04-07 2010-04-07 박막 트랜지스터, 박막 트랜지스터의 액티브층의 제조 방법 및 표시 장치

Publications (2)

Publication Number Publication Date
TW201135942A true TW201135942A (en) 2011-10-16
TWI436484B TWI436484B (zh) 2014-05-01

Family

ID=44405501

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100100240A TWI436484B (zh) 2010-04-07 2011-01-04 製造薄膜電晶體之活性層之方法

Country Status (4)

Country Link
US (1) US9142405B2 (zh)
JP (1) JP5230699B2 (zh)
KR (1) KR101041147B1 (zh)
TW (1) TWI436484B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103824873A (zh) * 2012-11-15 2014-05-28 三星显示有限公司 有机发光显示设备及其制造方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130025717A (ko) * 2011-09-02 2013-03-12 삼성디스플레이 주식회사 유기 발광 표시 장치 및 유기 발광 표시 장치 제조 방법
KR102227476B1 (ko) * 2014-06-23 2021-03-15 삼성디스플레이 주식회사 유기 발광 표시 장치
KR20170143082A (ko) * 2016-06-17 2017-12-29 삼성디스플레이 주식회사 유기 발광 표시 장치 및 유기 발광 표시 장치의 제조 방법
KR20180045964A (ko) * 2016-10-26 2018-05-08 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
KR20180064600A (ko) * 2016-12-05 2018-06-15 삼성디스플레이 주식회사 플렉시블 유기 발광 표시 장치 및 그 제조방법
CN106531041B (zh) * 2016-12-29 2019-01-22 深圳市华星光电技术有限公司 Oled驱动薄膜晶体管的k值侦测方法
WO2019058501A1 (ja) * 2017-09-22 2019-03-28 シャープ株式会社 表示デバイス、及び、表示デバイスの製造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3540012B2 (ja) * 1994-06-07 2004-07-07 株式会社半導体エネルギー研究所 半導体装置作製方法
KR100440083B1 (ko) 1996-01-23 2004-10-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체박막제작방법
JP3295346B2 (ja) 1997-07-14 2002-06-24 株式会社半導体エネルギー研究所 結晶性珪素膜の作製方法及びそれを用いた薄膜トランジスタ
JP4376979B2 (ja) 1998-01-12 2009-12-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR100653263B1 (ko) * 2000-12-29 2006-12-01 엘지.필립스 엘시디 주식회사 실리콘막의 결정화 방법
JP2002237453A (ja) * 2001-02-08 2002-08-23 Semiconductor Energy Lab Co Ltd 結晶質半導体膜の作製方法
JP4267266B2 (ja) * 2001-07-10 2009-05-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6815788B2 (en) * 2001-08-10 2004-11-09 Hitachi Cable Ltd. Crystalline silicon thin film semiconductor device, crystalline silicon thin film photovoltaic device, and process for producing crystalline silicon thin film semiconductor device
US20080157065A1 (en) * 2004-08-03 2008-07-03 Ahila Krishnamoorthy Compositions, layers and films for optoelectronic devices, methods of production and uses thereof
KR100721555B1 (ko) * 2004-08-13 2007-05-23 삼성에스디아이 주식회사 박막트랜지스터 및 그 제조 방법
KR100611762B1 (ko) * 2004-08-20 2006-08-10 삼성에스디아이 주식회사 박막트랜지스터의 제조 방법
JP2006261632A (ja) 2005-02-18 2006-09-28 Sumco Corp シリコンウェーハの熱処理方法
KR101293589B1 (ko) * 2005-04-27 2013-08-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2006324564A (ja) * 2005-05-20 2006-11-30 Sharp Corp 半導体装置の製造方法
KR100864884B1 (ko) 2006-12-28 2008-10-22 삼성에스디아이 주식회사 박막트랜지스터, 그의 제조방법 및 이를 구비한유기전계발광표시장치
US8334536B2 (en) * 2007-03-16 2012-12-18 Samsung Display Co., Ltd. Thin film transistor, organic light emitting diode display device having the same, flat panel display device, and semiconductor device, and methods of fabricating the same
KR20080086114A (ko) * 2007-03-21 2008-09-25 엘지전자 주식회사 실리사이드 시드를 이용한 실리콘 박막, 이를 포함하는태양전지 및 그 제조방법
KR100882909B1 (ko) 2007-06-27 2009-02-10 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조 방법, 이를 포함하는유기전계발광표시장치, 및 그의 제조 방법
KR101030031B1 (ko) * 2010-01-08 2011-04-20 삼성모바일디스플레이주식회사 유기전계발광표시장치 및 그의 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103824873A (zh) * 2012-11-15 2014-05-28 三星显示有限公司 有机发光显示设备及其制造方法
TWI594413B (zh) * 2012-11-15 2017-08-01 三星顯示器有限公司 有機發光顯示裝置及其製造方法

Also Published As

Publication number Publication date
JP2011222933A (ja) 2011-11-04
JP5230699B2 (ja) 2013-07-10
US20110248276A1 (en) 2011-10-13
US9142405B2 (en) 2015-09-22
TWI436484B (zh) 2014-05-01
KR101041147B1 (ko) 2011-06-13

Similar Documents

Publication Publication Date Title
TW201135942A (en) Thin film transistor, method of manufacturing active layers of the thin film transistor, and display device
JP5399298B2 (ja) 有機電界発光表示装置及びその製造方法
TW201103142A (en) Organic light emitting display device and fabricating method thereof
JP5231497B2 (ja) 多結晶シリコン層の製造方法、薄膜トランジスタ、それを含む有機電界発光表示装置及びその製造方法
JP2007150158A (ja) トランジスタおよびその製造方法
JP2011187506A (ja) 薄膜トランジスタおよびその製造方法、並びに表示装置
TW201208062A (en) Organic light emitting diode display and method for manufacturing the same
TW201034181A (en) System for displaying images and fabrication method thereof
TW201220489A (en) Display device and method for manufacturing the same
TW200908332A (en) Thin film transistor, its manufacturing method, and display unit
CN107039460A (zh) 薄膜晶体管基板
TW200809364A (en) Active matrix display
EP2204844A1 (en) Method of fabricating polysilicon, thin film transistor, method of fabricating the thin film transistor, and organic light emitting diode display device including the thin film transistor
TWI567993B (zh) 薄膜電晶體、其製造方法、以及使用該薄膜電晶體之顯示裝置
TW595002B (en) Fabricating method of low temperature poly-silicon film and low temperature poly-silicon thin film transistor
TW201001711A (en) Display device and manufacturing method thereof
JP4860021B2 (ja) 半導体装置の作製方法
US8633484B2 (en) Organic light emitting display and method of fabricating the same
TWI495044B (zh) 有機發光二極體顯示器及製造其之方法
JP2009152346A (ja) 薄膜トランジスタと、その製造方法と、薄膜トランジスタを用いた電子機器
KR100761082B1 (ko) 박막트랜지스터 및 그의 제조 방법
KR20120134793A (ko) 박막 트랜지스터, 그 제조 방법 및 이를 포함하는 유기 발광 표시 장치
US9000440B2 (en) Thin film transistor, method of manufacturing thin film transistor, and organic light emitting diode display
TWI531072B (zh) 薄膜電晶體、製造其之方法、具有薄膜電晶體之有機發光二極體顯示裝置及製造其之方法
JPWO2013008360A1 (ja) 表示装置、表示装置に用いられる薄膜トランジスタ、及び薄膜トランジスタの製造方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees